JP2009147829A - Ｄｌｌ回路，撮像装置，メモリ装置 - Google Patents

Ｄｌｌ回路，撮像装置，メモリ装置 Download PDF

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Abstract

【課題】ＤＬＬ回路における正常ロック状態の安定性を向上させる。
【解決手段】可変遅延回路１０は、入力クロックＣＫｉｎを順次遅延させ、それぞれ位相が異なる遅延クロックＣＫ（１），・・・ＣＫ（ｋ）を生成する。位相比較回路１１は、遅延クロックＣＫ（ｎ−ｍ），ＣＫ（ｎ＋ｍ）の立ち上がりエッジ間の期間を有効期間として規定し、その有効期間中においてのみ遅延クロックＣＫ（１），ＣＫ（ｎ）のそれぞれの電圧レベルに基づいて位相比較する。遅延制御回路１２は、位相比較回路１１による比較結果に基づいて、可変遅延回路１０における遅延時間を制御する。
【選択図】図１

Description

この発明は、ＤＬＬ回路およびそれを備える撮像装置，メモリ装置に関し、さらに詳しくは、ミスロック状態への遷移を抑制する機能に関する。
図１６は、一般的なＤＬＬ回路の構成を示す。ＤＬＬ回路では、可変遅延回路９０を構成するｎ個の遅延素子９００，９００，・・・によって入力クロックＣＫｉｎが順次遅延され、それぞれ位相が異なるｎ個の遅延クロックＣＫ（１），ＣＫ（２），・・・ＣＫ（ｎ）が生成される。周波数位相比較回路９１は、遅延クロックＣＫ（１），ＣＫ（ｎ）のそれぞれの立ち上がりエッジの発生タイミングに基づいて遅延クロックＣＫ（１）と遅延クロックＣＫ（ｎ）とを位相比較し、比較結果に応じて充電信号ＵＰおよび放電信号ＤＮを出力する。チャージポンプ回路９２は、充電信号ＵＰ，放電信号ＤＮに応答して、ローパスフィルタ９３の出力電圧を充放電する。このローパスフィルタ９３の出力電圧の増加／減少により、遅延素子９００，９００，・・・のそれぞれにおける遅延時間が減少／増加する。このように、位相比較結果に応じて遅延素子９００，９００，・・・のそれぞれの遅延時間が増減されることにより、遅延クロックＣＫ（１），ＣＫ（ｎ）の位相がロックされる。
ＤＬＬ回路では、遅延クロックＣＫ（１），ＣＫ（ｎ）の遅延時間差が遅延クロックＣＫ（１）の１周期分である状態で遅延クロックＣＫ（１），ＣＫ（ｎ）の位相をロックすることが重要である。しかし、ＤＬＬ回路では、遅延クロックＣＫ（１），ＣＫ（ｎ）の遅延時間差を区別することができないので、遅延クロックＣＫ（１），ＣＫ（ｎ）の遅延時間差が１周期分ではない状態（例えば、１よりも大きい整数倍の周期分）で遅延クロックＣＫ（１），ＣＫ（ｎ）の位相がロックされることがある。そこで、一般的には、ＤＬＬ回路において位相調整を開始する際、遅延素子９００における遅延時間を最小に設定した後、遅延クロックＣＫ（１），ＣＫ（ｎ）の遅延時間差が徐々に増加するように遅延素子９００における遅延時間が制御される。このように制御することにより、正常ロック状態（遅延クロックＣＫ（１），ＣＫ（ｎ）の位相がロックされており、遅延クロックＣＫ（１），ＣＫ（ｎ）の遅延時間差が１周期分である位相状態）にすることができる。
また、特開２００５−２０７１１号公報（特許文献１）には、ミスロック状態（遅延クロックＣＫ（１），ＣＫ（ｎ）の位相はロックされているが、遅延クロックＣＫ（１），ＣＫ（ｎ）の遅延時間差が１周期分ではない位相状態）を検出するための回路を設け、ミスロック状態を検出すると遅延素子における遅延時間を最小にするＤＬＬ回路が開示されている。
特開２００５−２０７１１号公報
従来のＤＬＬ回路では、周波数位相比較回路９１が遅延クロックＣＫ（１），ＣＫ（ｎ）のそれぞれのエッジ発生タイミングに基づいて位相比較を行っている。そのため、外乱ノイズが混入した場合や、入力クロックＣＫｉｎの供給が一旦停止した後に再度供給された場合など、クロックの波形が乱れた場合には、図１７のように、時刻ｔ１において遅延クロックＣＫ（１）の立ち上がりエッジが発生しなくなるので、遅延クロックＣＫ（ｎ）の立ち上がりエッジのみが発生することになる。そのため、時刻ｔ２において遅延クロックＣＫ（１）の次の立ち上がりエッジが発生するまでの間、放電信号ＤＮが出力され続けることになる。この放電信号ＤＮの出力期間が長くなる程、遅延素子９００，９００，・・・のそれぞれにおける遅延時間が過剰になり、その結果、遅延クロックＣＫ（１），ＣＫ（ｎ）の遅延時間差が必要以上に大きくなるので、図１７の時刻ｔ３のように、ミスロック状態になりやすかった。
また、特許文献１に記載のＤＬＬ回路では、ミスロック状態を解除するために遅延素子９００，９００，・・・のそれぞれにおける遅延時間を最小に設定するので、遅延素子９００，９００，・・・における遅延時間を徐々に増加させる処理を最初から実行し直す必要があり、遅延クロックＣＫ（１），ＣＫ（ｎ）の位相状態を正常ロック状態に安定させるまでに要する時間（復帰時間）が長期化していた。
そこで、この発明は、ミスロック状態へ遷移しにくくすることにより、ＤＬＬ回路における正常ロック状態の安定性を向上させることを目的とする。
この発明の１つの局面に従うと、ＤＬＬ回路は、入力クロックを順次遅延させ、それぞれ位相が異なる複数の遅延クロックを生成する可変遅延回路と、上記複数の遅延クロックのいずれか１つまたは上記入力クロックである第１の基準クロックと、上記複数の遅延クロックに含まれる遅延クロックであり上記第１の基準クロックよりも位相が遅れた第２の基準クロックとを受け、上記第２の基準クロックについての有効期間を規定し、その有効期間中においてのみ上記第１および第２の基準クロックのそれぞれの電圧レベルに基づいて上記第１および第２の基準クロックの位相を比較する位相比較回路と、上記位相比較回路による比較結果に基づいて上記可変遅延回路における遅延時間を制御する遅延制御回路とを備える。
上記ＤＬＬ回路では、第１および第２の基準クロックのそれぞれのエッジの発生タイミングではなく、第１および第２の基準クロックのそれぞれの電圧レベルに基づいて位相比較を行うことにより、クロック波形の乱れに起因する遅延時間の増大を抑制することができ、第１および第２の基準クロックの遅延時間差の変動量を小さくすることができる。これにより、第１および第２の基準クロックの位相状態がミスロック状態へ遷移しにくくなるので、従来よりも、ＤＬＬ回路における正常ロック状態の安定性を向上させることができる。
好ましくは、上記ＤＬＬ回路は、上記第１および第２の基準クロックの遅延時間差が１周期分よりも大きい遅延過剰状態を検出する遅延過剰状態検出回路をさらに備え、上記遅延制御回路は、上記遅延過剰状態検出回路によって上記遅延過剰状態が検出されている期間中、上記位相比較回路による比較結果に拘わらず上記可変遅延回路における遅延時間を徐々に減少させる。
上記ＤＬＬ回路では、第１および第２の基準クロックの遅延時間差が過剰である場合、位相比較回路による比較結果に拘わらず、可変遅延回路における遅延時間が強制的に徐々に減少する。これにより、第１および第２の基準クロックの遅延時間差を１周期分に近づけることができるので、第１および第２の基準クロックの位相状態がミスロック状態へ遷移しにくくなる。
好ましくは、上記ＤＬＬ回路は、上記第１および第２の基準クロックの遅延時間差が１周期分よりも小さい遅延不足状態を検出する遅延不足状態検出回路をさらに備え、上記遅延制御回路は、上記遅延不足状態検出回路によって遅延不足状態が検出されている期間中、上記可変遅延回路における遅延時間を徐々に増加させる。
上記ＤＬＬ回路では、第１および第２の基準クロックの遅延時間差が不足している場合、可変遅延回路における遅延時間が徐々に増加する。これにより、第１および第２の基準クロックの遅延時間差を１周期分に近づけることができ、第１および第２の基準クロックの位相状態を正常ロック状態に安定させることが可能となる。
この発明の別の局面に従うと、ＤＬＬ回路は、入力クロックを順次遅延させてそれぞれ位相が異なる複数の遅延クロックを生成する可変遅延回路と、上記複数の遅延クロックのいずれか１つまたは上記入力クロックである第１の基準クロックと、上記複数の遅延クロックに含まれる遅延クロックであり上記第１の基準クロックよりも位相が遅れた第２の基準クロックとを受け、上記第１および第２の基準クロックの位相を比較する位相比較回路と、上記第１および第２の基準クロックの遅延時間差が１周期よりも大きい遅延過剰状態を検出する遅延過剰状態検出回路と、上記遅延過剰状態検出回路によって遅延過剰状態が検出されていない期間中では、上記位相比較回路による比較結果に基づいて上記可変遅延回路における遅延時間を制御する一方、上記遅延過剰状態検出回路によって遅延過剰状態が検出されている期間中では、上記位相比較回路による比較結果に拘わらず上記可変遅延回路における遅延時間を徐々に減少させる遅延制御回路とを備える。
上記ＤＬＬ回路では、第１および第２の基準クロックの遅延時間差が過剰である場合、位相比較回路による比較結果に拘わらず、可変遅延回路における遅延時間が強制的に徐々に減少する。これにより、第１および第２の基準クロックの遅延時間差を１周期分に近づけることができるので、第１および第２の基準クロックの位相状態がミスロック状態へ遷移しにくくなる。また、第１および第２の基準クロックの位相状態がミスロック状態であったとしても、正常ロック状態へ復帰させることができる。このように、従来よりも、ＤＬＬ回路における正常ロック状態の安定性を向上させることができる。
以上のように、従来よりも、ＤＬＬ回路における正常ロック状態の安定性を向上させることができる。
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
（実施形態１）
図１は、この発明の実施形態１によるＤＬＬ回路の構成を示す。このＤＬＬ回路１は、可変遅延回路１０と、位相比較回路１１と、遅延制御回路１２とを備える。
可変遅延回路１０は、縦続接続されたｋ個（ｋは３以上の整数）の遅延素子１００，１００，・・・を含み、入力クロックＣＫｉｎを順次遅延させてｋ個の遅延クロックＣＫ（１），ＣＫ（２），・・・，ＣＫ（ｎ）を生成する。遅延素子９００，９００，・・・のそれぞれにおける遅延時間を“Ｔｐ”とすると、遅延クロックＣＫ（１），ＣＫ（２），・・・，ＣＫ（ｎ）の遅延時間は、それぞれ、“Ｔｐ×１”，“Ｔｐ×２”，・・・，“Ｔｐ×ｎ”になる。
位相比較回路１１は、第１番目の遅延クロックＣＫ（１），第ｎ番目（２≦ｎ≦ｋ）の遅延クロックＣＫ（ｎ）をそれぞれ第１および第２の基準クロックとして受け、遅延クロックＣＫ（１），ＣＫ（ｎ）のそれぞれの電圧レベルに基づいて位相比較を行い、比較結果として充電信号ＵＰ１，放電信号ＤＮ１を出力する。充電信号ＵＰ１は、チャージポンプ回路１３に充電動作をさせるための信号であり、遅延クロックＣＫ（ｎ）が遅延クロックＣＫ（１）よりも遅れていることを示す。一方、放電信号ＤＮ１は、チャージポンプ回路１３に放電動作をさせるための信号であり、遅延クロックＣＫ（ｎ）が遅延クロックＣＫ（１）よりも進んでいることを示す。
また、位相比較回路１１は、第（ｎ−ｍ）番目の遅延クロックＣＫ（ｎ−ｍ），第（ｎ＋ｍ）番目の遅延クロックＣＫ（ｎ＋ｍ）をそれぞれ第１および第２の期間規定クロックとして受け、遅延クロックＣＫ（ｎ−ｍ），ＣＫ（ｎ＋ｍ）のそれぞれの立ち上がりエッジ間の期間を有効期間として規定する。遅延クロックＣＫ（ｎ）の立ち上がりエッジは、有効期間中に発生する。位相比較回路１１は、この有効期間中においてのみ遅延クロックＣＫ（１），ＣＫ（ｎ）の位相比較を行う。なお、有効期間の幅は、遅延クロックＣＫ（１）の０．５周期分よりも小さいかまたは等しいことが好ましい。すなわち、ｍ≦（ｎ／４） であることが好ましい。
遅延制御回路１２は、チャージポンプ回路１３と、ローパスフィルタ１４と、電圧制御回路１５とを含む。チャージポンプ回路１３は、位相比較回路１１からの充電信号ＵＰ１，放電信号ＤＮ１に応答してローパスフィルタ１４の出力電圧を充電／放電する。
電圧制御回路１５は、ローパスフィルタ１４の出力電圧を遅延素子９００，９００，・・・のそれぞれの電源端子に供給する。ローパスフィルタ１４の出力電圧が低い程、遅延素子９００，９００，・・・のそれぞれにおける遅延時間が大きくなる。
〔位相比較回路〕
図２は、図１に示した位相比較回路１１の内部構成例を示す。位相比較回路１１は、電圧レベル比較部１０１と、有効期間規定部１０２とを含む。
電圧レベル比較部１０１は、例えば、遅延クロックＣＫ（１）を受ける反転素子１１１，反転素子１１１の出力および遅延クロックＣＫ（ｎ）をそれぞれが受ける否論理積素子１１２および論理和回路１１３によって構成される。電圧レベル比較部１０１は、遅延クロックＣＫ（１）が活性レベル（ここでは、ハイレベル）であり且つ遅延クロックＣＫ（ｎ）が非活性レベル（ここでは、ローレベル）である場合には判定信号ＵＰ１０１をローレベルにする。また、電圧レベル比較部１０１は、遅延クロックＣＫ（１）がローレベルであり且つ遅延クロックＣＫ（ｎ）がハイレベルである場合には判定信号ＤＮ１０１をローレベルにする。
有効期間規定部１０２は、例えば、遅延クロックＣＫ（ｎ＋ｍ）を受ける反転素子１２１，遅延クロックＣＫ（ｎ−ｍ）および反転素子１２１の出力を受ける否論理積素子１２２，判定信号ＵＰ１０１および否論理積素子１２２の出力を受ける否論理和素子１２３，判定信号ＤＮ１０１および否論理積素子１２２の出力を受ける否論理和素子１２３によって構成される。有効期間規定部１０２は、遅延クロックＣＫ（ｎ−ｍ）の立ち上がりエッジが発生してから遅延クロックＣＫ（ｎ＋ｍ）の立ち上がりエッジが発生するまでの期間を有効期間として規定し、その有効期間中のみ判定信号ＵＰ１０１，ＤＮ１０１を充電信号ＵＰ１，放電信号ＤＮ１として出力する。
〔動作〕
次に、図３を参照しつつ、図１に示したＤＬＬ回路１の動作について説明する。なお、ここでは、外乱ノイズの混入や入力クロックＣＫｉｎの供給中断等によりクロック波形が乱れ、時刻ｔ２において発生すべき遅延クロックＣＫ（１）の立ち上がりエッジが時刻ｔ４において発生するものとする。
時刻ｔ１から時刻ｔ２までの期間では、遅延クロックＣＫ（１），ＣＫ（ｎ）の位相状態は正常ロック状態である。ここで、正常ロック状態とは、遅延クロックＣＫ（１），ＣＫ（ｎ）の位相がロックされており、遅延クロックＣＫ（１），ＣＫ（ｎ）の遅延時間差が遅延クロックＣＫ（１）の１周期分である位相状態のことである。遅延クロックＣＫ（１），ＣＫ（ｎ）のそれぞれの位相が互いに一致しているので、位相比較回路１１は、充電信号ＵＰ１および放電信号ＤＮ１のいずれも出力しない。
時刻ｔ２になると、本来発生すべき遅延クロックＣＫ（１）の立ち上がりエッジが発生せず、遅延クロックＣＫ（ｎ）のみがローレベルからハイレベルに遷移する。この電圧レベルの遷移は、遅延クロックＣＫ（ｎ−ｍ），ＣＫ（ｎ＋ｍ）のそれぞれの立ち上がりエッジ間（すなわち、有効期間）において発生しているので、位相比較回路１１は、放電信号ＤＮ１を出力する。
時刻ｔ３になると、遅延クロックＣＫ（ｎ＋ｍ）の立ち上がりエッジが発生する。これにより、有効期間が終了するので、位相比較回路１１は、放電信号ＤＮ１の出力を終了する。
次に、時刻ｔ４になると、遅延クロックＣＫ（１）がローレベルからハイレベルに遷移する。しかし、遅延クロックＣＫ（ｎ−ｍ）の立ち上がりエッジが発生していない（有効期間が開始されていない）ので、位相比較回路１１は、充電信号ＵＰ１を出力しない。
次に、時刻ｔ５から時刻ｔ６までの期間（すなわち、有効期間）において、遅延クロックＣＫ（１）がローレベルからハイレベルに遷移した後、遅延クロックＣＫ（ｎ）がローレベルからハイレベルに遷移するので、位相比較回路１１は、充電信号ＵＰ１を出力する。この充電信号ＵＰ１に応答して、遅延制御回路１２は、可変遅延回路１０における遅延時間を減少させる。このようにして、遅延クロックＣＫ（１），ＣＫ（ｎ）の遅延時間差が調整され、遅延クロックＣＫ（１），ＣＫ（ｎ）の位相状態が正常ロック状態に復帰する。
従来のようなエッジの発生タイミングに基づく位相比較（例えば、周波数位相比較回路９１）では、時刻ｔ２から時刻ｔ４までの期間中、放電信号ＤＮ１が出力され続けてしまう。一方、本実施形態のＤＬＬ回路１では、時刻ｔ３において有効期間が終了することにより、放電信号ＤＮ１の出力期間を短縮することができる。
以上のように、遅延クロックＣＫ（１），ＣＫ（ｎ）のそれぞれのエッジの発生タイミングではなく、遅延クロックＣＫ（１），ＣＫ（ｎ）のそれぞれの電圧レベルに基づいて位相比較を行うことにより、クロック波形の乱れに起因する放電信号ＤＮ１の過剰出力を抑制することができ、遅延時間差の変動量を小さくすることができる。これにより、遅延クロックＣＫ（１），ＣＫ（ｎ）の位相状態がミスロック状態へ遷移しにくくなるので、従来よりも、ＤＬＬ回路における正常ロック状態の安定性を向上させることができる。ここで、ミスロック状態とは、遅延クロックＣＫ（１），ＣＫ（ｎ）の位相がロックされているが、遅延クロックＣＫ（１），ＣＫ（ｎ）の遅延時間差が遅延クロックＣＫ（１）の１周期分ではない位相状態のことであり、例えば、遅延クロックＣＫ（１），ＣＫ（ｎ）の遅延時間差が１よりも大きい整数倍の周期分（２周期分，３周期分，・・・）である位相状態である。
なお、位相比較回路１１に与えられる第１の基準クロックは、入力クロックＣＫｉｎであっても良いし、遅延クロックＣＫ（１）ではない別の遅延クロックであっても良い。位相比較回路１１に与えられる第２の基準クロックは、遅延クロックＣＫ（１），・・・ＣＫ（ｋ）のうち第１の基準クロックよりも位相が遅れた遅延クロックであれば良い。
また、第２の基準クロックに対する第１の期間規定クロックの位相進み量は、第２の基準クロックに対する第２の期間規定クロックの位相遅れ量とは異なる位相量であっても良い。すなわち、第１および第２の期間規定クロックは、それぞれ、第（ｎ−ｘ）番目の遅延クロック，第（ｎ＋ｙ）番目の遅延クロックであっても良い（ここで、ｘ≠ｙ である）。
（実施形態２）
図４は、この発明の実施形態２によるＤＬＬ回路の構成を示す。ＤＬＬ回路２は、図１に示した可変遅延回路１０，位相比較回路１１と、遅延過剰状態検出回路２１と、遅延制御回路２２とを備える。ここで、遅延過剰状態とは、遅延クロックＣＫ（１），ＣＫ（ｎ）の遅延時間差が遅延クロックＣＫ（１）の１周期分よりも大きい所定の位相状態のことであり、例えば、図８のような位相状態のことである。すなわち、遅延過剰状態のうち遅延クロックＣＫ（１），ＣＫ（ｎ）の位相がロックされている位相状態が、ミスロック状態である。
〔遅延過剰状態検出回路〕
遅延過剰状態検出回路２１は、第１番目の遅延クロックＣＫ（１），第ａ番目の遅延クロックＣＫ（ａ），第ｂ番目の遅延クロックＣＫ（ｂ）をそれぞれ第１の基準クロック，第１の過剰検出クロック，第２の過剰検出クロックとして受け、遅延クロックＣＫ（１），ＣＫ（ｎ）の位相状態が遅延過剰状態であることを検出すると、検出結果として強制充電信号ＵＰ２を出力する。
ここで、遅延クロックＣＫ（ａ），ＣＫ（ｂ）について説明する。遅延クロックＣＫ（１），ＣＫ（ｎ）の遅延時間差が遅延クロックＣＫ（１）の１周期分である位相状態（例えば、正常ロック状態）から遅延過剰状態へ遷移すると、遅延クロックＣＫ（ａ），ＣＫ（ｂ）のそれぞれの立ち上がりエッジの発生タイミングの時間的な前後関係が逆転する。例えば、正常ロック状態であるときには、遅延クロックＣＫ（１），ＣＫ（ａ），ＣＫ（ｂ）の順でそれぞれの立ち上がりエッジが発生するが、ミスロック状態になると、遅延クロックＣＫ（１），ＣＫ（ｂ），ＣＫ（ａ）の順でそれぞれの立ち上がりエッジが発生する。なお、ここでは、１＜ａ＜ｂ＜ｎ であるものとする。
遅延過剰状態検出回路２１は、遅延クロックＣＫ（１）の立ち上がりエッジを基準として遅延クロックＣＫ（ａ），ＣＫ（ｂ）のそれぞれの立ち上がりエッジの発生タイミングを比較し、遅延クロックＣＫ（ａ）の立ち上がりエッジの発生タイミングと遅延クロックＣＫ（ｂ）の立ち上がりエッジの発生タイミングとの時間的な前後関係が逆転したことを検出すると、強制充電信号ＵＰ２を出力する。
図５のように、遅延過剰状態検出回路２１は、例えば、フリップフロップ２０１，２０２，２０３によって構成される。フリップフロップ２０１は、遅延クロックＣＫ（１）の立ち上がりエッジに同期して電源電圧を取り込む。フリップフロップ２０２は、遅延クロックＣＫ（ａ）の立ち上がりエッジに同期してフリップフロップ２０１の出力（出力信号Ｄ２０１）を取り込む。フリップフロップ２０２の反転出力（リセット信号Ｄ２０２）がローレベルになると、フリップフロップ２０１がリセットされ、出力信号Ｄ２０１がローレベルになる。フリップフロップ２０３は、遅延クロックＣＫ（ｂ）の立ち上がりエッジに同期して出力信号Ｄ２０１を取り込む。フリップフロップ２０３の出力は、強制充電信号ＵＰ２として出力される。
〔遅延制御回路〕
遅延制御回路２２は、遅延過剰状態検出回路２１が強制充電信号ＵＰ２を出力している期間中では、位相比較回路１１による比較結果に拘わらず、可変遅延回路１０における遅延時間を徐々に減少させる。また、遅延制御回路２２は、遅延過剰状態検出回路２１が強制充電信号ＵＰ２を出力していない期間中では、位相比較回路１１による比較結果に基づいて可変遅延回路１０における遅延時間を制御する。遅延制御回路２２は、図１に示したチャージポンプ回路１３，ローパスフィルタ１４，電圧制御回路１５と、加算回路２３とを含む。
図６のように、加算回路２３は、例えば、充電信号ＵＰ１，強制充電信号ＵＰ２のうち少なくとも一方がハイレベルであれば充電信号ＵＰ３をハイレベルにする論理和素子２１１と、強制充電信号ＵＰ２を反転する反転素子２１２と、反転素子２１２の出力および放電信号ＤＮ１の両方がハイレベルであれば放電信号ＤＮ３をハイレベルにする論理積素子２１３とによって構成される。
強制充電信号ＵＰ２が出力されている場合、加算回路２３は、位相比較回路１１による比較結果（充電信号ＵＰ１，放電信号ＤＮ１）に拘わらず充電信号ＵＰ３のみを出力する。これにより、強制充電信号ＵＰ２が出力されている期間中、チャージポンプ回路１３が充電動作するので、可変遅延回路１０における遅延時間は、徐々に減少する。
一方、強制充電信号ＵＰ２が出力されない場合、加算回路２３は、位相比較回路１１からの充電信号ＵＰ１，放電信号ＤＮ１をそれぞれ充電信号ＵＰ３，放電信号ＤＮ３としてチャージポンプ回路１３に供給する。
〔動作〕
次に、図７，図８を参照しつつ、図４に示したＤＬＬ回路の動作について説明する。なお、以下では、説明の簡略化のため、遅延クロックＣＫ（１），ＣＫ（ｎ）の位相比較は、すべて、有効期間中に実行されているものとする。
図７は、遅延クロックＣＫ（１），ＣＫ（ｎ）の遅延時間差が遅延クロックＣＫ（１）の１周期分よりも小さい位相状態を示す。このとき、遅延クロックＣＫ（１）の立ち上がりエッジを基準とすると、遅延クロックＣＫ（ｂ）の立ち上がりエッジは、遅延クロックＣＫ（ａ）の立ち上がりエッジよりも時間的に後に発生する。
時刻ｔ１になると、フリップフロップ２０１は、遅延クロックＣＫ（１）の立ち上がりエッジに同期して電源電圧を取り込む。これにより、出力信号Ｄ２０１（フリップフロップ２０１の出力）がローレベルからハイレベルに遷移する。
時刻ｔ２になると、フリップフロップ２０２は、遅延クロックＣＫ（ａ）の立ち上がりエッジに同期して出力信号Ｄ２０１を取り込む。これにより、リセット信号Ｄ２０２（フリップフロップ２０２の反転出力）がハイレベルからローレベルに遷移するので、フリップフロップ２０１がリセットされて、出力信号Ｄ２０１（フリップフロップ２０１の出力）は、ハイレベルからローレベルに遷移する。
時刻ｔ３になると、フリップフロップ２０３は、遅延クロックＣＫ（ｂ）の立ち上がりエッジに同期して出力信号Ｄ２０１を取り込む。出力信号Ｄ２０１がローレベルであるので、強制充電信号ＵＰ２（フリップフロップ２０３の出力）は、ローレベルのまま維持される。
次に、時刻ｔ４では、遅延クロックＣＫ（１）の立ち上がりエッジが発生するが、フリップフロップ２０１がリセット状態であるので、出力信号Ｄ２０１は、ローレベルのまま維持される。
時刻ｔ５になると、フリップフロップ２０２は、遅延クロックＣＫ（ａ）の立ち上がりエッジに同期して出力信号Ｄ２０１を取り込む。これにより、リセット信号Ｄ２０２がローレベルからハイレベルに遷移するので、フリップフロップ２０１のリセット状態が解除される。
時刻ｔ６になると、フリップフロップ２０３は、遅延クロックＣＫ（ｂ）の立ち上がりエッジに同期して、出力信号Ｄ２０１を取り込む。出力信号Ｄ２０１がローレベルであるので、強制充電信号ＵＰ２（フリップフロップ２０３の出力）は、ローレベルのまま維持される。
このように、遅延クロックＣＫ（１），ＣＫ（ｎ）の遅延時間差が遅延クロックＣＫ（１）の１周期分よりも小さいかまたは等しい場合には、強制充電信号ＵＰ２が出力されない（すなわち、遅延過剰状態が検出されない）ので、位相比較回路１１からの放電信号ＤＮ１が放電信号ＤＮ３としてチャージポンプ回路１３に供給される。
図８は、遅延クロックＣＫ（１），ＣＫ（ｎ）の遅延時間差が遅延クロックＣＫ（１）の１周期分よりも大きい位相状態を示す。このとき、遅延クロックＣＫ（１）の立ち上がりエッジを基準とすると、遅延クロックＣＫ（ｂ）の立ち上がりエッジは、遅延クロックＣＫ（ａ）の立ち上がりエッジよりも時間的に前に発生する。
時刻ｔ１になると、遅延クロックＣＫ（１）の立ち上がりエッジが発生し、出力信号Ｄ２０１がローレベルからハイレベルに遷移する。
次に、時刻ｔ２になると、遅延クロックＣＫ（ａ）の立ち上がりエッジよりも前に遅延クロックＣＫ（ｂ）の立ち上がりエッジが発生する。そのため、フリップフロップ２０３は、フリップフロップ２０１がリセットされる前に、ハイレベルの出力信号Ｄ２０１を取り込むので、強制充電信号ＵＰ２は、ローレベルからハイレベルに遷移する。
次に、時刻ｔ３になると、遅延クロックＣＫ（ａ）の立ち上がりエッジが発生し、リセット信号Ｄ２０２（フリップフロップ２０２の反転出力）がハイレベルからローレベルに遷移し、フリップフロップ２０１がリセットされる。
時刻ｔ４では、遅延クロックＣＫ（１）の立ち上がりエッジが発生するが、フリップフロップ２０１はリセット状態であるので、出力信号Ｄ２０１はローレベルのまま維持される。
時刻ｔ５になると、フリップフロップ２０３が、遅延クロックＣＫ（ｂ）の立ち上がりエッジに同期して、ローレベルの出力信号Ｄ２０１を取り込むので、強制充電信号ＵＰ２は、ハイレベルからローレベルに遷移する。
時刻ｔ６になると、遅延クロックＣＫ（ａ）の立ち上がりエッジが発生し、リセット信号Ｄ２０２がローレベルからハイレベルに遷移し、フリップフロップ２０１のリセット状態が解除される。
時刻ｔ７，ｔ８では、時刻ｔ１，ｔ２と同様の処理が実行され、強制充電信号ＵＰ２は、再び、ローレベルからハイレベルに遷移する。
このように、遅延クロックＣＫ（１），ＣＫ（ｎ）の遅延時間差が遅延クロックＣＫ（１）の１周期分よりも大きい場合には、強制充電信号ＵＰ２が間欠的に出力される。強制充電信号ＵＰ２が出力される期間中では、位相比較回路１１からの放電信号ＤＮ１は、チャージポンプ回路１３に供給されなくなる。
以上のように、遅延クロックＣＫ（１），ＣＫ（ｎ）の遅延時間差が過剰である場合、位相比較回路１１による比較結果に拘わらず、可変遅延回路１０における遅延時間が強制的に徐々に減少する。これにより、遅延クロックＣＫ（１），ＣＫ（ｎ）の遅延時間差を１周期分に近づけることができるので、遅延クロックＣＫ（１），ＣＫ（ｎ）の位相状態がミスロック状態へ遷移しにくくなる。また、遅延クロックＣＫ（１），ＣＫ（ｎ）の位相状態がミスロック状態であったとしても、正常ロック状態へ復帰させることができる。このように、従来よりも、ＤＬＬ回路における正常ロック状態の安定性を向上させることができる。
特に、強制充電信号ＵＰ２を間欠的に出力することにより、可変遅延回路１０における遅延時間が減少し過ぎることを抑制することができる。なお、強制充電信号ＵＰ２を間欠的に出力しなくても、遅延クロックＣＫ（１），ＣＫ（ｎ）の遅延時間差を１周期分に近づけることは可能である。
また、従来（特許文献１）のように可変遅延回路１０における遅延時間を最小に設定せずに、可変遅延回路１０における遅延時間を徐々に減少させるので、遅延クロックＣＫ（１），ＣＫ（ｎ）の位相状態を正常ロック状態に安定させるまでに要する時間（復帰時間）を短縮することができる。
なお、図４に示したＤＬＬ回路２が、位相比較回路１１の代わりに、エッジの発生タイミングに基づいて位相比較する位相比較回路（例えば、図１６の周波数位相比較回路９１）を備えていても良い。
〔位相調整の開始時〕
位相調整が開始される際、電圧制御回路１５は、可変遅延回路１０における遅延時間を最小に設定する。このように、遅延クロックＣＫ（１），ＣＫ（ｎ）の遅延時間差が比較的小さい場合、遅延クロックＣＫ（ｎ）の立ち上がりエッジが遅延クロックＣＫ（１）のハイレベル期間中に発生する。この場合、遅延クロックＣＫ（１），ＣＫ（ｎ）の遅延時間差を増加させる必要があるのに、位相比較回路１１が充電信号ＵＰ１を出力することになってしまうので、可変遅延回路１０における遅延時間が増加するように工夫する必要がある。
例えば、図９のように、遅延クロックＣＫ（ｎ）の立ち上がりエッジが発生する前に、有効期間外において遅延クロックＣＫ（１）の立ち下がりエッジが発生するように、入力クロックＣＫｉｎの波形を整形する波形整形回路を設け、その波形整形回路によって整形された入力クロックＣＫｉｎを可変遅延回路１０に供給する。これにより、位相比較回路１１に放電信号ＤＮ１を出力させることができ、可変遅延回路１０における遅延時間を増加させることができる。この他に、以下のようにＤＬＬ回路を構成しても良い。
（実施形態３）
図１０は、この発明の実施形態３によるＤＬＬ回路の構成を示す。ＤＬＬ回路３は、図４に示した可変遅延回路１０，位相比較回路１１，遅延過剰状態検出回路２１と、遅延不足状態検出回路３１と、遅延制御回路３２とを備える。ここで、遅延不足状態とは、遅延クロックＣＫ（１），ＣＫ（ｎ）の遅延時間差が遅延クロックＣＫ（１）の１周期分よりも小さい所定の位相状態のことであり、例えば、図１３の時刻ｔ１〜ｔ４における位相状態のことである。
〔遅延不足状態検出回路〕
遅延不足状態検出回路３１は、第１番目の遅延クロックＣＫ（１），第ｃ番目の遅延クロックＣＫ（ｃ），第ｄ番目の遅延クロックＣＫ（ｄ）をそれぞれ第１の基準クロック，補助クロック，不足検出クロックとして受け、遅延クロックＣＫ（１），ＣＫ（ｎ）の位相状態が遅延不足状態であることを検出すると、放電信号ＤＮ２を出力する。
ここで、遅延クロックＣＫ（ｃ），ＣＫ（ｄ）について説明する。遅延クロックＣＫ（ｃ）は、遅延クロックＣＫ（１）よりも位相が遅れ、遅延クロックＣＫ（ｄ）よりも位相が進んでいる。不足検出クロックＣＫ（ｄ）の立ち上がりエッジは、遅延クロックＣＫ（１），ＣＫ（ｎ）の遅延時間差が遅延クロックＣＫ（１）の１周期分である状態では、遅延クロックＣＫ（１）の非活性期間中（ここでは、ローレベル期間中）に発生し、遅延不足状態では、遅延クロックＣＫ（１）の活性期間中（ここでは、ハイレベル期間中）に発生する。なお、ここでは、“１＜ｃ＜ｄ，（ｎ／２）＜ｄ＜ｎ”であるものとする。
遅延不足状態検出回路３１は、遅延クロックＣＫ（１）のハイレベル期間中に遅延クロックＣＫ（ｄ）の立ち上がりエッジが発生したことを検出すると、放電信号ＤＮ２を出力する。
図１１のように、遅延不足状態検出回路３１は、例えば、フリップフロップ３０１，３０２によって構成される。フリップフロップ３０１は、遅延クロックＣＫ（ｃ）の立ち上がりエッジに同期して電源電圧を取り込む。また、遅延クロックＣＫ（１）がローレベルになると、フリップフロップ３０１がリセットされ、フリップフロップ３０１の出力（中間信号Ｄ３０１）がローレベルになる。フリップフロップ３０２は、遅延クロックＣＫ（ｄ）の立ち上がりエッジに同期して中間信号Ｄ３０１を取り込む。フリップフロップ３０２の出力は、放電信号ＤＮ２として出力される。
〔遅延制御回路〕
遅延制御回路３２は、可変遅延回路１０によって遅延不足状態が検出されている期間中、可変遅延回路１０における遅延時間を徐々に増加させる。遅延制御回路３２は、図４に示した加算回路２３に代えて、加算回路３３を含む。その他の構成は図４と同様である。
図１２のように、加算回路３３は、例えば、図５に示した論理和素子２１１，反転素子２１２，論理積素子２１３と、放電信号ＤＮ１，ＤＮ２のうち少なくとも一方がハイレベルであれば自己の出力をハイレベルにする論理和素子３１１とによって構成される。
強制充電信号ＵＰ２が出力されている場合、加算回路３３は、位相比較回路１１による比較結果（充電信号ＵＰ１，放電信号ＤＮ１）および遅延不足状態検出回路３１の検出結果（放電信号ＤＮ２）に拘わらず充電信号ＵＰ３のみをハイレベルにする。
一方、強制充電信号ＵＰ２が出力されていない場合、加算回路３３は、位相比較回路１１からの充電信号ＵＰ１を充電信号ＵＰ３として出力するとともに、放電信号ＤＮ１および放電信号ＤＮ２のうち少なくとも一方が出力されていれば、放電信号ＤＮ３をハイレベルにする。
〔動作〕
次に、図１３を参照しつつ、図１０に示したＤＬＬ回路３による動作について説明する。なお、図１３において、時刻ｔ１から時刻ｔ４までの期間では、遅延クロックＣＫ（１），ＣＫ（ｎ）の遅延時間差は、遅延クロックＣＫ（１）の１周期分よりも小さい。
時刻ｔ１になると、遅延クロックＣＫ（１）がハイレベルになるので、フリップフロップ３０１のリセットが解除される。
時刻ｔ２になると、フリップフロップ３０１は、遅延クロックＣＫ（ｃ）の立ち上がりエッジに同期して、電源電圧を取り込む。これにより、中間信号Ｄ３０１（フリップフロップ３０１の出力）は、ローレベルからハイレベルに遷移する。
時刻ｔ３になると、フリップフロップ３０２は、遅延クロックＣＫ（ｄ）の立ち上がりエッジに同期して、中間信号Ｄ３０１を取り込む。これにより、放電信号ＤＮ２（フリップフロップ３０２の出力）は、ローレベルからハイレベルに遷移する。
時刻ｔ４になると、遅延クロックＣＫ（１）がハイレベルからローレベルに遷移するので、フリップフロップ３０１がリセットされ、中間信号Ｄ３０１（フリップフロップ３０１の出力）がハイレベルからローレベルに遷移する。
このように、遅延クロックＣＫ（ｄ）の立ち上がりエッジが遅延クロックＣＫ（１）のハイレベル期間に発生する場合には、放電信号ＤＮ２が出力される。これにより、放電信号ＤＮ２が出力されている期間中、可変遅延回路１０における遅延時間は、徐々に増加する。
ここで、時刻ｔ４から時刻ｔ５の間に、可変遅延回路１０における遅延時間が十分に大きくなり、遅延クロックＣＫ（１），ＣＫ（ｎ）の遅延時間差が遅延クロックＣＫ（１）の１周期分よりも大きくなったとする。
時刻ｔ５になると、遅延クロックＣＫ（１）がハイレベルになり、フリップフロップ３０１のリセットが解除され、時刻ｔ６になると、遅延クロックＣＫ（ｃ）の立ち上がりエッジが発生し、中間信号Ｄ３０１（フリップフロップ３０１の出力）は、ローレベルからハイレベルに遷移する。
時刻ｔ７になると、遅延クロックＣＫ（１）がハイレベルからローレベルに遷移するので、フリップフロップ３０１がリセットされ、中間信号Ｄ３０１（フリップフロップ３０１の出力）がハイレベルからローレベルに遷移する。
時刻ｔ８になると、フリップフロップ３０２は、遅延クロックＣＫ（ｄ）の立ち上がりエッジに同期して、中間信号Ｄ３０１を取り込む。ここで、中間信号Ｄ３０１はローレベルであるので、放電信号ＤＮ２（フリップフロップ３０２の出力）は、ハイレベルからローレベルに遷移する。
このように、遅延クロックＣＫ（ｄ）の立ち上がりエッジが遅延クロックＣＫ（１）のローレベル期間中に発生すると、放電信号ＤＮ２の出力が終了する。
以上のように、遅延クロックＣＫ（１），ＣＫ（ｎ）の遅延時間差が不足している場合、可変遅延回路１０における遅延時間が徐々に増加する。これにより、遅延クロックＣＫ（１），ＣＫ（ｎ）の遅延時間差を１周期分に近づけることができ、位相比較回路１１が適切に位相比較を実行することができる。このように、クロックの波形を整形することなく、遅延クロックＣＫ（１），ＣＫ（ｎ）の位相状態を正常ロック状態に安定させることが可能となる。
なお、遅延不足状態検出回路３１において、フリップフロップ３０１が遅延クロックＣＫ（ｄ）に同期して電源電圧を取り込むように構成し、フリップフロップ３０１の出力（Ｄ３０１）を放電信号ＤＮ２として出力した場合も、遅延不足状態を検出することが可能である。
（撮像装置）
図１４のように、各実施形態によるＤＬＬ回路１，２，３は、撮像装置に適用可能である。図１４に示した撮像装置は、ＤＬＬ回路１の他に、撮像回路４１，アナログ信号処理回路４２，アナログ・デジタル変換回路４３，デジタル信号処理回路４４を備える。
撮像回路４１は、例えば、ＣＣＤセンサであり、被写体の映像を電気信号に変換する。アナログ信号処理回路４２は、撮像回路４１によって得られた電気信号に対して相関二重サンプリング処理や増幅処理等を実行して輝度値を示すアナログ信号を生成する。アナログ・デジタル変換回路４３は、例えば、パイプライン型ＡＤ変換器であり、アナログ信号処理回路４２によって得られたアナログ信号をデジタル信号に変換する。デジタル信号処理回路４４は、アナログ・デジタル変換回路４３によって得られたデジタル信号に対してＹＣ分離処理等のデジタル処理を実行する。撮像回路４１，アナログ信号処理回路４２，アナログ・デジタル変換回路４３，デジタル信号処理回路４４は、それぞれ、ＤＬＬ回路１によって生成された遅延クロックを動作クロックとして動作する。
このように、正常ロック状態の安定性が高いＤＬＬ回路を撮像装置に適用することにより、撮像処理を正確に実行することができる。
（メモリ装置）
また、図１５のように、ＤＬＬ回路１，２，３は、ＳＲＡＭ等のメモリ装置にも適用可能である。図１５に示したメモリ装置は、ＤＬＬ回路１の他に、メモリアレイ５１，ロウデコーダ５２ｒ，カラムデコーダ５２ｃ，読み出し／書き込み回路５３，メモリ制御回路５４を備える。
メモリアレイ５１は、マトリクス状に配設された複数のメモリセル５１ｃ，５１ｃ，・・・と、メモリセル５１ｃ，５１ｃ，・・・にそれぞれ接続されるワード線ＷＬ，ＷＬ，・・・，ビット線ＢＬ，ＢＬ，・・・とを含む。ロウデコーダ５２ｒは、ワード線ＷＬ，ＷＬ，・・・のいずれか１つを活性状態にする。カラムデコーダ５２ｃは、ビット線ＢＬ，ＢＬ，・・・のうち一対のビット線ＢＬを選択する。このようにして、メモリセル５１ｃ，５１ｃ，・・・のうちいずれか１つが選択される。読み出し／書き込み回路５３は、選択されたメモリセル５１ｃからデータＤｏｕｔを読み出す。または、読み出し／書き込み回路５３は、選択されたメモリセル５１ｃへデータＤｉｎを書き込む。メモリ制御回路５４は、ロウデコーダ５２ｒおよびカラムデコーダ５２ｃのそれぞれにアドレスを出力して、ロウデコーダ５２ｒおよびカラムデコーダ５２ｃを制御する。また、メモリ制御回路５４は、読み出し／書き込み回路５３に所定の命令を出力することで、読み出し／書き込み回路５３の動作を制御する。さらに、メモリ制御回路５４は、ＤＬＬ回路１によって生成された遅延クロックを動作クロックとして動作する。
このように、正常ロック状態の安定性が高いＤＬＬ回路をメモリ装置に適用することにより、データの読み出し／書き込みを正確に実行することができる。
以上の説明において、遅延クロックＣＫ（１），ＣＫ（ｎ）の位相が互いに一致するように遅延クロックＣＫ（１），ＣＫ（ｎ）の位相がロックされていても良いし、定常的な位相誤差が含まれている状態で遅延クロックＣＫ（１），ＣＫ（ｎ）の位相がロックされていても良い。いずれの場合も、遅延クロックＣＫ（１），ＣＫ（ｎ）の遅延時間差が遅延クロックＣＫ（１）の１周期分になっていれば正常ロック状態である。
また、入力クロックＣＫｉｎ，遅延クロックＣＫ（１），・・・，ＣＫ（ｋ）のそれぞれのデューティ比は、５０％でなくても良い。
以上説明したように、この発明によるＤＬＬ回路は、正常ロック状態の安定性が高いので、撮像装置やメモリ装置等に搭載されるクロック供給回路等として有用である。
この発明の実施形態１によるＤＬＬ回路の構成を示す図。 図１に示した位相比較回路の内部構成例を示す図。 図１に示したＤＬＬ回路の動作について説明するための信号波形図。 この発明の実施形態２によるＤＬＬ回路の構成を示す構成図。 図４に示した遅延過剰状態検出回路の内部構成例を示す図。 図４に示した加算回路の内部構成例を示す図。 遅延時間差が１周期分よりも小さい場合における図４に示したＤＬＬ回路の動作について説明するための信号波形図。 遅延時間差が１周期分よりも大きい場合における図４に示したＤＬＬ回路の動作について説明するための信号波形図。 位相調整開始時におけるクロック波形の整形について説明するための信号波形図。 この発明の実施形態３によるＤＬＬ回路の構成を示す図。 図１０に示した遅延不足状態検出回路の内部構成例を示す図。 図１０に示した加算回路の内部構成例を示す図。 図１０に示したＤＬＬ回路の動作について説明するための信号波形図。 図１に示したＤＬＬ回路を備える撮像装置の構成を示す図。 図１に示したＤＬＬ回路を備えるメモリ装置の構成を示す図。 従来のＤＬＬ回路の構成を示す図。 図１６に示したＤＬＬ回路の動作について説明するための信号波形図。
符号の説明
１，２，３ ＤＬＬ回路
１０，９０ 可変遅延回路
１１ 位相比較回路
１２ 遅延制御回路
１３，９２ チャージポンプ回路
１４，９３ ローパスフィルタ
１５ 電圧制御回路
１００ 遅延素子
１０１ 電圧レベル比較部
１０２ 有効期間規定部
２１ 遅延過剰状態検出回路
２２，３２ 加算回路
２０１，２０２，２０３ フリップフロップ
３１ 遅延不足状態検出回路
３０１，３０２ フリップフロップ
４１ 撮像回路
４２ アナログ信号処理回路
４３ アナログ・デジタル変換回路
４４ デジタル信号処理回路
５１ メモリアレイ
５１ｃ メモリセル
５２ｃ カラムデコーダ
５２ｒ ロウデコーダ
５３ 読み出し／書き込み回路
５４ メモリ制御回路
９１ 周波数位相比較回路

Claims (11)

  1. 入力クロックを順次遅延させ、それぞれ位相が異なる複数の遅延クロックを生成する可変遅延回路と、
    前記複数の遅延クロックのいずれか１つまたは前記入力クロックである第１の基準クロックと、前記複数の遅延クロックに含まれる遅延クロックであり前記第１の基準クロックよりも位相が遅れた第２の基準クロックとを受け、前記第２の基準クロックについての有効期間を規定し、その有効期間中においてのみ前記第１および第２の基準クロックのそれぞれの電圧レベルに基づいて前記第１および第２の基準クロックの位相を比較する位相比較回路と、
    前記位相比較回路による比較結果に基づいて前記可変遅延回路における遅延時間を制御する遅延制御回路とを備える
    ことを特徴とするＤＬＬ回路。
  2. 請求項１において、
    前記位相比較回路は、前記第１の基準クロックが活性レベルであり且つ前記第２の基準クロックが非活性レベルである場合には、前記第２の基準クロックの位相が前記第１の基準クロックの位相よりも遅れていることを示す第１の比較結果を出力し、前記第１の基準クロックが非活性レベルであり且つ前記第２の基準クロックが活性レベルである場合には、前記第２の基準クロックの位相が前記第１の基準クロックの位相よりも進んでいることを示す第２の比較結果を出力する
    ことを特徴とするＤＬＬ回路。
  3. 請求項１または請求項３において、
    前記複数の遅延クロックは、
    前記第２の基準クロックよりも位相が所定量だけ進んだ第１の期間規定クロックと、
    前記第２の基準クロックよりも位相が所定量だけ遅れた第２の期間規定クロックとを含み、
    前記位相比較回路は、前記第１および第２の期間規定クロックを受け、前記第１および第２の期間規定クロックのそれぞれのエッジ間の期間を前記有効期間として規定する
    ことを特徴とするＤＬＬ回路。
  4. 請求項１，２，３のいずれか１項において、
    前記第１および第２の基準クロックの遅延時間差が１周期分よりも大きい遅延過剰状態を検出する遅延過剰状態検出回路をさらに備え、
    前記遅延制御回路は、前記遅延過剰状態検出回路によって前記遅延過剰状態が検出されている期間中、前記位相比較回路による比較結果に拘わらず前記可変遅延回路における遅延時間を徐々に減少させる
    ことを特徴とするＤＬＬ回路。
  5. 請求項４において、
    前記複数の遅延クロックは、
    前記第１および第２の基準クロックの遅延時間差が１周期分である状態から前記遅延過剰状態へ遷移すると、それぞれのエッジ発生タイミングの時間的な前後関係が逆転する第１および第２の過剰検出クロックを含み、
    前記遅延過剰検出回路は、前記第１および第２の過剰検出クロックとを受け、前記第１および第２の過剰検出クロックのそれぞれのエッジ発生タイミングの時間的な前後関係が逆転したこと検出することにより、前記遅延過剰状態を検出する
    ことを特徴とするＤＬＬ回路。
  6. 請求項４または請求項５において、
    前記遅延過剰状態検出回路は、前記遅延制御回路への検出結果の出力を間欠的に行う
    ことを特徴とするＤＬＬ回路。
  7. 請求項１〜６のいずれか１項において、
    前記第１および第２の基準クロックの遅延時間差が１周期分よりも小さい遅延不足状態を検出する遅延不足状態検出回路をさらに備え、
    前記遅延制御回路は、前記遅延不足状態検出回路によって遅延不足状態が検出されている期間中、前記可変遅延回路における遅延時間を徐々に増加させる
    ことを特徴とするＤＬＬ回路。
  8. 請求項７において、
    前記複数の遅延クロックは、
    前記第１および第２の基準クロックの遅延時間差が１周期分である状態では前記第１の基準クロックの非活性期間中にエッジが発生し、前記遅延不足状態では前記第１の基準クロックの活性期間中にエッジが発生する不足検出クロックを含み、
    前記遅延不足状態検出回路は、前記第１の基準クロックおよび前記不足検出クロックを受け、前記第１の基準クロックの活性期間中に前記不足検出クロックのエッジが発生したことを検出することにより、前記遅延不足状態を検出する
    ことを特徴とするＤＬＬ回路。
  9. 入力クロックを順次遅延させてそれぞれ位相が異なる複数の遅延クロックを生成する可変遅延回路と、
    前記複数の遅延クロックのいずれか１つまたは前記入力クロックである第１の基準クロックと、前記複数の遅延クロックに含まれる遅延クロックであり前記第１の基準クロックよりも位相が遅れた第２の基準クロックとを受け、前記第１および第２の基準クロックの位相を比較する位相比較回路と、
    前記第１および第２の基準クロックの遅延時間差が１周期よりも大きい遅延過剰状態を検出する遅延過剰状態検出回路と、
    前記遅延過剰状態検出回路によって遅延過剰状態が検出されていない期間中では、前記位相比較回路による比較結果に基づいて前記可変遅延回路における遅延時間を制御する一方、前記遅延過剰状態検出回路によって遅延過剰状態が検出されている期間中では、前記位相比較回路による比較結果に拘わらず前記可変遅延回路における遅延時間を徐々に減少させる遅延制御回路とを備える
    ことを特徴とするＤＬＬ回路。
  10. 請求項１〜９のいずれか１項に記載のＤＬＬ回路と、
    被写体の映像を電気信号に変換する撮像回路と、
    前記撮像回路によって得られた電気信号をアナログ信号に変換するアナログ信号処理回路と、
    前記アナログ信号処理回路によって得られたアナログ信号をデジタル信号に変換するアナログ・デジタル変換回路と、
    前記アナログ・デジタル変換回路によって得られたデジタル信号を処理するデジタル信号処理回路とを備え、
    前記撮像回路，前記アナログ信号処理回路，前記アナログ・デジタル変換回路，および前記デジタル信号処理回路は、それぞれ、前記ＤＬＬによって生成された遅延クロックを動作クロックとして動作する
    ことを特徴とする撮像装置。
  11. 請求項１〜９のいずれか１項に記載のＤＬＬ回路と、
    複数のメモリセルを含むメモリアレイと、
    前記メモリアレイの中からメモリセルを選択するメモリセル選択回路と、
    前記メモリセル選択回路によって選択されたメモリセルに対してデータの読み出し／書き込みを行う読み出し／書き込み回路と、
    前記ＤＬＬ回路によって生成された遅延クロックを動作クロックとして動作し、前記メモリセル選択回路によるメモリセルの選択および前記読み出し／書き込み回路によるデータの読み出し／書き込みを制御するメモリ制御回路とを備える
    ことを特徴とするメモリ装置。
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