JP7461990B2 - 制御回路、半導体記憶装置及び半導体記憶装置の制御方法 - Google Patents

制御回路、半導体記憶装置及び半導体記憶装置の制御方法 Download PDF

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Description

本発明は、制御回路、半導体記憶装置及び半導体記憶装置の制御方法に関する。
半導体記憶装置の一種であるＤＲＡＭ（Dynamic Random Access Memory）は、キャパシタ（コンデンサ）に電荷を蓄えることによって情報を記憶し、電源が供給されなくなると、記憶された情報が失われる揮発性メモリである。ＤＲＡＭには、位相同期回路として遅延ロックループ（ＤＬＬ：Delay locked Loop）回路が設けられている。ＤＲＡＭは、ＤＬＬ回路を用いて、データ信号を出力するための内部クロック信号を、外部から入力された入力クロック信号に同期させて生成している（例えば特許文献１参照）
特開２０１５－３５２４１号公報
ところで、ＤＬＬ回路を用いて内部クロック信号の遅延の調整を行う場合、例えば、ＤＬＬ回路のリセット動作と、ＤＬＬ回路のロック動作（例えば、遅延線を１本ずつ活性化させながら外部クロックと内部クロックとを同期させる動作）と、入力クロック信号と内部クロック信号との間の遅延クロックサイクル数を示すＮ値の検出動作と、を含むシーケンスが実行される。
ここで、ＤＬＬ回路のロック動作によるロック（遅延）時間Ｔｄｌｌは、下記の式で表すことができる。
Ｔｉｎｔ＋Ｔｄｌｌ＝Ｎ×ｔＣＫ
上記式において、ＴｉｎｔはＤＬＬ回路における固有遅延時間を示し、ｔＣＫがクロックサイクルを示す。上記のシーケンスは所定の期間（ｔＤＬＬＫ）内に完了しなければならないが、例えば、半導体記憶装置内の温度等によってクロックサイクル（ｔＣＫ）が固有遅延時間（Ｔｉｎｔ）よりも長くなる場合、特に、遅延線が所定の本数以上活性化して遅延線のオーバーフロー状態となっている場合には、上記の式で示すようにＤＬＬ回路によるロック時間（Ｔｄｌｌ）も長期化してしまう。このようにロック時間が長期化すると、上記のシーケンス全体の実行時間が長くなって、所定の期間（ｔＤＬＬＫ）を超えてしまう虞がある。
本発明は上記課題に鑑みてなされたものであり、遅延線のオーバーフロー状態によりロック時間が長期化する場合であっても、シーケンスの実行時間を所定の期間内に完了することができる制御回路、半導体記憶装置及び半導体記憶装置の制御方法を提供することを目的とする。
本発明の制御回路は、入力クロック信号と出力クロック信号との位相差から遅延量を決定する制御部と、前記遅延量に基づいて、前記入力クロック信号を遅延させて前記出力クロック信号を生成する遅延ライン部と、前記入力クロック信号と前記出力クロック信号とが同期した場合に、前記入力クロック信号から前記出力クロック信号までの遅延クロックサイクル数を検出するための検出動作を行う検出部と、を備えた制御回路であって、前記制御部は、前記遅延量が前記遅延ライン部における所定の遅延量を超えるオーバーフロー状態であるかどうかを判定し、前記オーバーフロー状態であると判定した場合に、オーバーフロー状態を示す信号を前記検出部に入力し、前記検出部は、前記オーバーフロー状態を示す信号が入力されると、前記検出動作を行わずに、所定の設定値を前記遅延クロックサイクル数として設定することを特徴とする（発明１）。
かかる発明（発明１）によれば、検出部は、オーバーフロー状態を示す信号が入力されると、所定の設定値を遅延クロックサイクル数として設定するので、例えば、遅延ライン部における所定の遅延量を超えるオーバーフロー状態が生じた場合には、検出部における遅延クロックサイクル数の検出動作が行われない。これにより、シーケンスの実行時間を短縮することができるので、シーケンスの実行時間が、シーケンスの所定の期間（例えば、ｔＤＬＬＫ）を超えることを抑制することが可能になる。したがって、遅延線のオーバーフロー状態によりロック時間が長期化する場合であっても、シーケンスの実行時間を所定の期間内に終了することができる。
上記発明（発明１）においては、前記検出部は、前記入力クロック信号と前記出力クロック信号とが同期している場合であって、前記オーバーフローを示す信号が入力されない場合に、前記入力クロック信号から前記出力クロック信号までの遅延クロックサイクル数をカウントすることによって、前記検出動作を行ってもよい（発明２）。
かかる発明（発明２）によれば、検出部は、オーバーフローを示す信号が入力されない場合には、入力クロック信号から出力クロック信号までの遅延クロックサイクル数をカウントすることによって、簡易に、かつ、早期に遅延クロックサイクル数を検出することが可能である。
上記発明（発明１～２）においては、前記遅延ライン部によって生成された前記出力クロック信号をフィードバック信号として出力するレプリカ部をさらに備え、前記検出部は、前記入力クロック信号と、前記レプリカ部から出力されたフィードバック信号とを用いて、前記遅延クロックサイクル数を検出してもよい（発明３）。
かかる発明（発明３）によれば、入力クロック信号と、出力クロック信号に対応するフィードバック信号とを用いて、遅延クロックサイクル数を検出することが可能になる。
上記発明（発明１～３）においては、前記遅延ライン部によって生成された前記出力クロック信号をフィードバック信号として出力するレプリカ部と、前記入力クロック信号と、前記レプリカ部から出力されたフィードバック信号との間の位相差を検出する位相検出部と、をさらに備え、前記制御部は、前記位相検出部によって検出された位相差から前記遅延量を決定してもよい（発明４）。
かかる発明（発明４）によれば、入力クロック信号と、出力クロック信号に対応するフィードバック信号との間の位相差に基づいて、遅延量を決定することが可能になる。
上記発明（発明１～４）においては、前記検出部は、前記オーバーフロー状態を示す信号がアサートされた状態で入力されると、前記設定値を前記遅延クロックサイクル数として設定してもよい（発明５）。
かかる発明（発明５）によれば、オーバーフロー状態を示す信号がアサートされた場合に、設定値を遅延クロックサイクル数として設定することが可能になる。
上記発明（発明１～５）においては、前記制御部は、前記入力クロック信号と前記出力クロック信号とが同期した場合に、前記入力クロック信号と前記出力クロック信号とが同期したことを示す信号を前記検出部に入力し、前記検出部は、前記入力クロック信号と前記出力クロック信号とが同期したことを示す信号が前記制御部から入力されると、前記検出動作を行ってもよい（発明６）。
かかる発明（発明６）によれば、検出部は、入力クロック信号と出力クロック信号とが同期したことを制御部が検出することによって、検出動作を実行することが可能になる。
上記発明（発明６）においては、前記制御部は、前記オーバーフロー状態であると判定した場合に、前記入力クロック信号と前記出力クロック信号とが同期したことを示す信号を前記検出部に入力してもよい（発明７）。
かかる発明（発明７）によれば、制御部は、オーバーフロー状態が発生した場合に、入力クロック信号と出力クロック信号とが同期していない状態であっても、入力クロック信号と出力クロック信号とが同期した（つまり、ロック動作が終了した）ことを直ちに検出部に知らせることが可能になる。
上記発明（発明１～７）においては、前記オーバーフロー状態が、前記遅延ライン部における所定数以上の遅延線を活性化した状態であってもよい（発明８）。
かかる発明（発明８）によれば、制御部は、オーバーフロー状態が発生したことを、遅延ライン部に設けられている遅延線のうち所定数以上の遅延線が活性化したタイミングで判定することが可能になる。
上記発明（発明８）においては、前記オーバーフロー状態が、前記遅延ライン部における全ての遅延線を活性化した状態であってもよい（発明９）。
かかる発明（発明９）によれば、制御部は、オーバーフロー状態が発生したことを、遅延ライン部に設けられている全ての遅延線が活性化したタイミングで判定することが可能になる。
上記発明（発明１～９）においては、前記検出部は、前記遅延クロックサイクル数をレイテンシーカウンタに送信してもよい（発明１０）。
また、上記発明（発明１０）においては、前記レイテンシーカウンタは、前記遅延クロックサイクル数を用いてレイテンシのカウントを実行してもよい（発明１１）。
かかる発明（発明１０、１１）によれば、レイテンシーカウンタは、検出部から送信された遅延クロックサイクル数を用いてレイテンシをカウントすることが可能になる。
上記発明（発明１～１１）においては、前記検出部は、前記検出動作が行われる場合に、前記入力クロック信号に対応する信号を生成する信号生成部と、前記入力クロック信号に対応する信号が入力されてから、前記出力クロック信号に対応する信号が入力されるまでの間の遅延クロックサイクル数のカウント用信号のクロックサイクル数を、前記遅延クロックサイクル数としてカウントするカウント部と、を備えてもよい（発明１２）。かかる発明（発明１２）によれば、信号生成部及びカウント部を用いて、検出動作を容易に行うことが可能になる。
上記発明（発明１２）においては、前記信号生成部は、前記入力クロック信号と前記出力クロック信号とが同期したことを示す信号と、前記検出動作を終了するための信号と、前記オーバーフロー状態を示す信号と、が入力される第１ＡＮＤ回路と、前記第１ＡＮＤ回路の出力と、前記入力クロック信号と、が入力される第１ラッチ回路と、前記入力クロック信号と、前記第１ラッチ回路の出力と、が入力される第２ＡＮＤ回路であって、前記入力クロック信号に対応する信号を出力する第２ＡＮＤ回路と、を備えてもよい（発明１３）。かかる発明（発明１３）によれば、検出動作が行われる場合に、入力クロック信号に対応する信号を容易に生成することが可能になる。
上記発明（発明１２～１３）においては、前記カウント部は、前記入力クロック信号と前記出力クロック信号とが同期したことを示す信号と、前記入力クロック信号に対応する信号と、が入力される第１ラッチ回路と、前記入力クロック信号と前記出力クロック信号とが同期したことを示す信号と、前記出力クロック信号に対応する信号と、が入力される第２ラッチ回路と、前記第１ラッチ回路の出力と、前記第２ラッチ回路の出力と、が入力される第３ＡＮＤ回路と、前記第３ＡＮＤ回路の出力と、前記入力クロック信号に対応する信号と、が入力される第３ラッチ回路と、前記入力クロック信号に対応する信号と、前記第３ラッチ回路の出力と、が入力される第４ＡＮＤ回路と、前記第４ＡＮＤ回路から出力された信号のパルスをカウントするカウンタであって、カウントした値を前記遅延クロックサイクル数として出力するカウンタと、を備えてもよい（発明１４）。かかる発明（発明１４）によれば、信号生成部によって生成された信号が入力されてから、出力クロック信号に対応する信号が入力されるまでの間の遅延クロックサイクル数のカウント用信号のクロックサイクル数を、遅延クロックサイクル数として容易にカウントすることが可能になる。
本発明の半導体記憶装置は、上記の何れかの制御回路を備える（発明１３）。かかる発明（発明１３）によれば、シーケンスの実行時間を短縮することができ、シーケンスの実行時間が、シーケンスのあらかじめ定められた所定の期間を超えることがない制御回路を備えるので、所定のシーケンスからの復帰動作が早く、応答時間を短縮化することが可能である。
上記発明（発明１３）においては、前記半導体記憶装置は、ダイナミックランダムアクセスメモリであってもよい（発明１４）。
かかる発明（発明１４）によれば、遅延線のオーバーフロー状態によりロック時間が長期化する場合であっても、シーケンスの実行時間を所定期間内に終了することの可能なダイナミックランダムアクセスメモリを実現することが可能になる。
本発明の半導体記憶装置の制御方法は、半導体記憶装置に設けられた制御部が、入力クロック信号と出力クロック信号との位相差から遅延量を決定するステップと、前記半導体記憶装置に設けられた遅延ライン部が、前記遅延量に基づいて、前記入力クロック信号を遅延させて前記出力クロック信号を生成するステップと、前記半導体記憶装置に設けられた検出部が、前記入力クロック信号と前記出力クロック信号とが同期した場合に、前記入力クロック信号から前記出力クロック信号までの遅延クロックサイクル数を検出するステップと、前記制御部が、前記遅延量が前記遅延ライン部における所定の遅延量を超えるオーバーフロー状態であるかどうかを判定し、前記オーバーフロー状態であると判定した場合に、オーバーフロー状態を示す信号を前記検出部に入力するステップと、前記検出部が、前記オーバーフロー状態を示す信号が入力されると、前記検出動作を行わずに、所定の設定値を前記遅延クロックサイクル数として設定するステップと、を含む（発明１５）。
かかる発明（発明１５）によれば、遅延線のオーバーフロー状態によりロック時間が長期化する場合であっても、シーケンスの実行時間を所定期間内に終了することができる。
本発明の制御回路、半導体記憶装置及び半導体記憶装置の制御方法によれば、遅延線のオーバーフロー状態によりロック時間が長期化する場合であっても、シーケンスの実行時間を所定期間内に終了することができる。
本発明の実施形態に係る制御回路の構成例を示すブロック図である。 入力クロック信号と遅延時間との関係を示す図である。 Ｎ値検出部の構成例を示す図である。 制御回路内の各部の信号の電圧の推移を示すタイムチャートである。 制御回路内の各部の信号の電圧の推移を示すタイムチャートである。 制御回路の各状態を比較して示す図である。
以下、本発明の実施形態に係る制御回路、半導体記憶装置及び半導体記憶装置の制御方法について添付図面を参照して詳細に説明する。ただし、この実施形態は例示であり、本発明はこれに限定されるものではない。
また、本明細書等における「第１」、「第２」、「第３」等の表記は、或る構成要素を他の構成要素と区別するために使用されるものであって、当該構成要素の数、順序又は優先度等を限定するためのものではない。例えば、「第１要素」及び「第２要素」との記載が存在する場合、「第１要素」及び「第２要素」という２つの要素のみが採用されることを意味するものではないし、「第１要素」が「第２要素」に先行しなければならないことを意味するものでもない。
図１に、本発明の実施形態に係る制御回路の構成例を示す。本実施形態において、制御回路は、ＤＬＬ回路１０と、Ｎ値検出部２０と、を備える。また、本実施形態において、制御回路は、例えばＤＲＡＭ等の半導体記憶装置に設けられている。さらに、本実施形態において、半導体記憶装置は、レイテンシーカウンタ３０を備える。ＤＬＬ回路１０は、図示されていないリセット信号（遅延動作の開始信号）が所定の回路（図示省略）等から入力されると、ロック動作を開始して、入力クロック信号に対して出力クロック信号を遅延させることによって入力クロック信号と出力クロック信号とを同期させて、ロック動作を終了する。そして、ＤＬＬ回路１０がロック動作を終了すると、詳しくは後述するが、Ｎ値検出部２０が所定の要件下で遅延クロックサイクル数に相当するＮ値の検出動作を行い、Ｎ値を示す信号をレイテンシーカウンタ３０に入力する。本実施形態では、ＤＬＬ回路１０にリセット信号が入力されてから、Ｎ値を示す信号を検出するまでの制御を「本シーケンス」とする。また、本実施形態では、Ｎ値の検出動作とは、入力クロック信号から出力クロック信号までの遅延クロックサイクル数をカウントする動作を意味する。
なお、本実施形態では、説明を簡略化するために、ＤＲＡＭ等の半導体記憶装置に設けられている周知の構成（例えば、コマンドデコーダ、メモリセルアレイ、入出力用のインタフェース部等）が示されていない。
ＤＬＬ回路１０は、入力バッファ１１と、位相検出部１２と、ＤＬＬ制御部１３と、遅延ライン部１４と、レプリカ部１５と、出力バッファ１６とを備えている。
入力バッファ１１は、入力バッファ１１に入力される外部クロック信号ＣＫをバッファリングして入力クロック信号ｃｌｋを生成する。生成された入力クロック信号ｃｌｋは、マルチプレクサ１７を介して遅延ライン部１４と、Ｎ値検出部２０と、位相検出部１２とに送信される。詳しくは後述するが、遅延ライン部１４は、入力された入力クロック信号ｃｌｋを遅延した遅延信号（出力クロック信号）ｄｌｌ＿ｃｌｋを生成して、出力バッファ１６及びレプリカ部１５へ送信する。レプリカ部１５は、遅延ライン部１４によって生成された遅延信号（出力クロック信号）ｄｌｌ＿ｃｌｋをフィードバック信号ｆｂ＿ｃｌｋとして出力する。具体的に説明すると、レプリカ部１５は、入力された遅延信号ｄｌｌ＿ｃｌｋからフィードバック信号ｆｂ＿ｃｌｋを生成し、Ｎ値検出部２０及び位相検出部１２へ出力する。
位相検出部１２は、入力クロック信号ｃｌｋとフィードバック信号ｆｂ＿ｃｌｋとの間の位相差を検出する。位相検出部１２には、入力クロック信号ｃｌｋが入力されるとともに、フィードバック信号ｆｂ＿ｃｌｋが入力される。位相検出部１２では、入力クロック信号ｃｌｋに対するフィードバック信号ｆｂ＿ｃｌｋの位相の進み又は遅れを示す位相信号ｕｐ／ｄｏｗｎが生成され、ＤＬＬ制御部１３に入力される。
ＤＬＬ制御部１３は、位相検出部１２によって検出された位相差から遅延量を決定する。具体的に説明すると、ＤＬＬ制御部１３は、位相検出部１２からの位相信号ｕｐ／ｄｏｗｎにより、遅延量を決定して遅延ライン部１４を制御する。ＤＬＬ制御部１３は、複数のビットで構成された制御信号ｄｌｌ＿ｃｏｄｅを生成し、出力する。この出力された制御信号ｄｌｌ＿ｃｏｄｅは、遅延ライン部１４へ入力される。なお、ＤＬＬ制御部１３は、本発明の「制御部」の一例である。
遅延ライン部１４は、制御信号ｄｌｌ＿ｃｏｄｅに応じて、遅延線を活性化してＤＬＬの遅延時間を変更する、可変遅延部である。後述する制御信号ｎ＿ｅｎａｂｌｅがハイレベルでマルチプレクサ１７に入力されている場合（Ｎ値検出動作が行われる場合）、遅延ライン部１４には信号ｎ＿ｃｌｋが入力され、それ以外の場合には入力クロック信号ｃｌｋが遅延ライン部１４に入力される。遅延ライン部１４は、制御信号ｄｌｌ＿ｃｏｄｅ中のハイレベルを示すビット数が多い（活性化させる遅延線が多い）ほど、入力クロック信号ｃｌｋに対する遅延信号ｄｌｌ＿ｃｌｋの遅延時間を長くする。一方、制御信号中のハイレベルを示すビット数が少ない（活性化させる遅延線が少ない）ほど、入力クロック信号ｃｌｋに対する遅延信号ｄｌｌ＿ｃｌｋの遅延時間を短くする。このようにして、遅延ライン部１４は、入力クロック信号ｃｌｋを遅延させて遅延信号ｄｌｌ＿ｃｌｋを生成して、前述したように出力バッファ１６とレプリカ部１５へ出力する。
また、本実施形態では、ＤＬＬ制御部１３は、制御信号ｄｌｌ＿ｌｏｃｋｅｄを生成してＮ値検出部２０へ入力する。制御信号ｄｌｌ＿ｌｏｃｋｅｄは、ハイレベルの時はロック動作が終了した場合を示し、ローレベルの時はそれ以外の場合を示す。ＤＬＬ制御部１３は、位相信号ｕｐ／ｄｏｗｎの位相差が所定の範囲に収束した場合はロック動作を終了したとして、入力クロック信号ｃｌｋと、（遅延信号（出力クロック信号）ｄｌｌ＿ｃｌｋに対応する）フィードバック信号ｆｂ＿ｃｌｋとが同期したことを示す制御信号ｄｌｌ＿ｌｏｃｋｅｄをハイレベルにしてＮ値検出部２０へ入力する。さらに、ＤＬＬ制御部１３は、ＤＬＬ回路１０がオーバーフロー状態である場合、即ち全ての遅延線が活性化した状態である場合（制御信号ｄｌｌ＿ｃｏｄｅを構成する複数のビットの全てがハイレベルの場合）、オーバーフロー状態を示す制御信号ｄｌｌ＿ｏｖｅｒｆｌｏｗをハイレベルにしてＮ値検出部２０へ入力する。なお、オーバーフロー状態は、本実施形態では、全ての遅延線が活性化した状態を意味するものであるが、これに限定されず、全ての遅延線のうち所定数以上の遅延線が活性化した状態である場合（制御信号ｄｌｌ＿ｃｏｄｅを構成する複数のビットのうち所定数以上のビットがハイレベルの場合）を意味していてもよい。なお、ＤＬＬ回路１０がオーバーフローした場合、ＤＬＬ制御部１３は、制御信号ｄｌｌ＿ｌｏｃｋｅｄをハイレベルでＮ値検出部２０に入力してもよい。
また、ＤＬＬ制御部１３は、ＤＬＬ回路１０がオーバーフロー状態であると判定した場合に、制御信号ｄｌｌ＿ｌｏｃｋｅｄをハイレベルにしてＮ値検出部２０に入力してもよい。これにより、ＤＬＬ制御部１３は、オーバーフロー状態が発生した場合に、入力クロック信号ｃｌｋと遅延信号（出力クロック信号）ｄｌｌ＿ｃｌｋとが同期していない状態であっても、入力クロック信号ｃｌｋと遅延信号（出力クロック信号）ｄｌｌ＿ｃｌｋとが同期した（つまり、ロック動作が終了した）ことを直ちにＮ値検出部２０に知らせることが可能になる。
Ｎ値検出部２０は、ロック動作終了後、即ち入力クロック信号ｃｌｋと遅延信号ｄｌｌ＿ｃｌｋとが同期した場合（ここでは、制御信号ｄｌｌ＿ｌｏｃｋｅｄがハイレベルの場合）に、Ｎ値を検出し、レイテンシーカウンタ３０に出力する。ここで、Ｎ値とは、Ｔｉｎｔ（ＤＬＬ回路における固有遅延時間）＋Ｔｄｌｌ（ＤＬＬ回路のロック動作によるロック（遅延）時間）＝Ｎ×ｔＣＫで表される値であり、ＤＬＬのロック動作における入力クロック信号から出力クロック信号までの遅延クロックサイクル数（したがって整数である）を示す。なお、Ｎ値検出部２０は、本発明の「検出部」の一例である。
Ｎ値検出部２０は、ＤＬＬ回路１０のロック動作が終了した場合に、カウントによりＮ値を検出するが、ＤＬＬ回路１０がオーバーフロー状態である場合（制御信号ｄｌｌ＿ｏｖｅｒｆｌｏｗがハイレベル（アサート）の場合）には、Ｎ値の検出を行わず、所定の設定値をＮ値とする。これにより、ＤＬＬ回路１０がオーバーフロー状態である場合にはＮ値の検出動作を行うことなく早期に本シーケンスを終了することができる。従来は、ｔＣＫがＴｉｎｔよりも十分に大きい場合に、特にＤＬＬ回路１０がオーバーフロー状態になってＴｄｌｌが長期化してしまうと、本シーケンス全体にかかる時間が所定の期間（ｔＤＬＬＫ、例えば５１２クロックサイクル）を超えてしまう虞があった。しかしながら、本実施形態では、オーバーフロー状態である場合にはカウントによるＮ値の検出動作を行わないので、所定の期間（ｔＤＬＬＫ）内にシーケンスを終了することができる。
具体的には、本実施形態では、Ｎ値検出部２０は、ＤＬＬ回路１０がオーバーフローせずにロック動作が終了した場合、即ち制御信号ｄｌｌ＿ｏｖｅｒｆｌｏｗがローレベルで入力された場合であって、制御信号ｄｌｌ＿ｌｏｃｋｅｄがハイレベルで入力された場合には、Ｎ値の検出動作を行い、検出されたＮ値を、Ｎ値を示すＮ値信号ｎ＿ｖａｌｕｅとして生成し、レイテンシーカウンタ３０に入力する。そして、ＤＬＬ回路１０がオーバーフローした場合、即ち制御信号ｄｌｌ＿ｏｖｅｒｆｌｏｗがハイレベルで入力された場合には、Ｎ値検出部２０は、Ｎ値の検出動作を行わず、所定の設定値を、Ｎ値を示すＮ値信号ｎ＿ｖａｌｕｅとして生成（設定）し、レイテンシーカウンタ３０に入力する。本実施形態では、この所定の設定値は、１である。
ここで、本実施形態では、所定の設定値は１としたが、これに限定されず、適宜設定してもよい。なお、図２（１）、（２）に示すように、ｔＣＫがＴｉｎｔよりも十分に大きい場合には、オーバーフロー状態であるか否かにかかわらず、遅延サイクル数を示すＮ値は１になるために、Ｎ値を１とすることが最も好ましい。そのため、本実施形態では、所定の設定値は１としている。
ここで、Ｎ値検出部２０の構成の一例を、図３を用いて詳細に説明する。
Ｎ値検出部２０は、ｎ＿ｃｌｋ信号生成部２１（本発明の「信号生成部」の一例である）と、Ｎ値カウント部２２（本発明の「カウント部」の一例である）と、を含む。ｎ＿ｃｌｋ信号生成部２１は、第１ＡＮＤ回路２１１と、第１ラッチ回路２１２と、第２ＡＮＤ回路２１３と、を含む。Ｎ値カウント部２２は、２つのＤ－フリップフロップ（Ｄ－ＦＦ）回路２２１，２２２（本発明の「第１ラッチ回路」及び「第２ラッチ回路」の一例である）と、第３ＡＮＤ回路２２３と、ラッチ回路２２４（本発明の「第３ラッチ回路」の一例である）と、第４ＡＮＤ回路２２５と、４ビットカウンタ２２６（本発明の「カウンタ」の一例である）と、を含む。
ｎ＿ｃｌｋ信号生成部２１は、Ｎ値の検出動作時に、入力クロック信号ｃｌｋに対応する信号ｎ＿ｃｌｋを生成する。ｎ＿ｃｌｋ信号生成部２１では、制御信号ｄｌｌ＿ｌｏｃｋｅｄ（本発明の「入力クロック信号と出力クロック信号とが同期したことを示す信号」の一例である）と、後述する信号ｎ＿ｅｎｄ（本発明の「検出動作を終了するための信号」の一例である）と、制御信号ｄｌｌ＿ｏｖｅｒｆｌｏｗ（本発明の「オーバーフロー状態を示す信号」の一例である）とが第１ＡＮＤ回路２１１に入力され、制御信号ｎ＿ｅｎａｂｌｅが生成される。制御信号ｎ＿ｅｎａｂｌｅがハイレベルである場合は、Ｎ値の検出動作が可能であることを意味する。この生成された制御信号ｎ＿ｅｎａｂｌｅが第１ラッチ回路２１２に入力され、入力クロック信号ｃｌｋがクロック信号として第１ラッチ回路２１２に入力される。また、第１ラッチ回路２１２から出力された信号が入力クロック信号ｃｌｋとともに第２ＡＮＤ回路２１３に入力されて、第２ＡＮＤ回路２１３から信号ｎ＿ｃｌｋが出力される。
Ｎ値カウント部２２は、Ｎ値の検出動作時に、入力クロック信号ｃｌｋが入力されてからフィードバック信号ｆｂ＿ｃｌｋが入力されるまでの入力クロック信号ｃｌｋのクロックサイクル数をカウントすることによって、Ｎ値を検出する。Ｎ値カウント部２２では、信号ｎ＿ｃｌｋと制御信号ｄｌｌ＿ｌｏｃｋｅｄとが第１Ｄ－ＦＦ２２１に入力され、信号ｎ＿ｓｔａｒｔが生成される。また、遅延信号ｄｌｌ＿ｃｌｋに対応したフィードバック信号ｆｂ＿ｃｌｋと制御信号ｄｌｌ＿ｌｏｃｋｅｄとが第２Ｄ－ＦＦ２２２に入力され、信号ｎ＿ｅｎｄが生成される。そして、信号ｎ＿ｓｔａｒｔと、信号ｎ＿ｅｎｄとが第３ＡＮＤ回路２２３に入力され、信号ｎ＿ｄｅｔｅｃｔｉｏｎが生成される。ラッチ回路２２４には、信号ｎ＿ｄｅｔｅｃｔｉｏｎが入力され、信号ｎ＿ｃｌｋがクロック信号として入力される。このラッチ回路２２４からの出力と、信号ｎ＿ｃｌｋとが第４ＡＮＤ回路２２５に入力されて、第４ＡＮＤ回路２２５は、Ｎ値のカウント用信号である信号ｃｏｕｎｔ＿ｃｌｋ（本発明の「遅延クロックサイクル数のカウント用信号」の一例である）を出力する。信号ｃｏｕｎｔ＿ｃｌｋは、４ビットカウンタ２２６に入力される。
４ビットカウンタ２２６は、入力された信号ｃｏｕｎｔ＿ｃｌｋのパルスをカウントしてＮ値を検出し、検出したＮ値を示すＮ値信号ｎ＿ｖａｌｕｅを出力する。４ビットカウンタ２２６では、４ビットカウンタ２２６のカウント値をリセットするための信号ｄｌｌ＿ｒｅｓｅｔが入力されると、０が設定される。
このようにして、Ｎ値カウント部２２は、制御信号ｄｌｌ＿ｌｏｃｋｅｄがハイレベルの場合に、入力クロック信号ｃｌｋに対応する信号ｎ＿ｃｌｋが入力されてから、遅延信号（出力クロック信号）ｄｌｌ＿ｃｌｋに対応する信号ｆｂ＿ｃｌｋが入力されるまでの間の信号ｃｏｕｎｔ＿ｃｌｋのクロックサイクル数（パルス数）を遅延クロックサイクル数としてカウントすることによって、Ｎ値の検出動作を行う。
図１に戻り、このＮ値検出部２０で検出されたＮ値を示すＮ値信号ｎ＿ｖａｌｕｅは、レイテンシーカウンタ３０に入力される。
なお、制御信号ｄｌｌ＿ｏｖｅｒｆｌｏｗがハイレベルでＮ値検出部２０に入力された場合には、Ｎ値カウント部２２の４ビットカウンタ２２６は、所定の設定値（ここでは、１）をＮ値信号ｎ＿ｖａｌｕｅとして出力する。このＮ値信号ｎ＿ｖａｌｕｅは、レイテンシーカウンタ３０に入力される。
レイテンシーカウンタ３０は、ＤＬＬ回路１０によって生成された内部クロックに同期してレイテンシのカウントを行う。また、レイテンシーカウンタ３０は、所定の期間（ｔＤＬＬＫ）が経過した後に、Ｎ値検出部２０で検出されたＮ値を示すＮ値信号ｎ＿ｖａｌｕｅを用いて、レイテンシのカウントを実行する。例えば、ＣＡＳ（Column Address Strobe）レイテンシの場合、設定されたレイテンシは、コマンド（例えば、リードコマンド）が半導体記憶装置（ここでは、ＤＲＡＭ）に入力されてからデータ（例えば、読み出しデータ）が半導体記憶装置から出力されるまでの期間を示すクロックサイクル数である。この場合、レイテンシーカウンタ３０は、ＤＬＬ回路１０にリセット信号が入力されると、例えばモードレジスタ（図示省略）に設定されたＣＡＳレイテンシの値から、Ｎ値分を減じた分だけカウントする。具体例を挙げると、レイテンシーカウンタ３０は、例えばＣＡＳレイテンシの値が１０で、Ｎ値が５である場合には、減算結果となる５クロックサイクル分だけカウントする。
本実施形態の制御回路による制御を、図４に示すタイミングチャートも含めて説明する。まず、ＤＬＬ回路１０がオーバーフロー状態ではない場合の制御を説明する。
タイミングｔ１で、図示されていないリセット信号（遅延動作の開始信号）が所定の回路（図示省略）等から入力されてＤＬＬリセット状態となると、タイミングｔ２において、ＤＬＬ回路１０は、ロック動作を開始する。また、ＤＬＬリセット状態となると、信号ｄｌｌ＿ｒｅｓｅｔがＮ値カウント部２２の４ビットカウンタ２２６に入力されて、４ビットカウンタ２２６において、Ｎ値として０が設定される。
続いて、タイミングｔ２において、ＤＬＬロック動作が開始され、ＤＬＬロック状態に移行する。まず、位相検出部１２が、入力された入力クロック信号ｃｌｋと、フィードバック信号ｆｂ＿ｃｌｋとから、位相検出を行い、位相信号ｕｐ／ｄｏｗｎをＤＬＬ制御部１３に送信する。ＤＬＬ制御部１３は、位相信号ｕｐ／ｄｏｗｎに基づいて遅延量を決定し、遅延量に従ってハイレベルとした制御信号ｄｌｌ＿ｃｏｄｅを遅延ライン部１４に送信する。遅延ライン部１４では、遅延線を使用して所定の時間遅延した遅延信号ｄｌｌ＿ｃｌｋを生成する。この遅延信号がレプリカ部１５を介して位相検出部１２に再度入力されてフィードバックが行われる。
タイミングｔ３において、位相信号ｕｐ／ｄｏｗｎの位相差が所定の範囲に収束して遅延が解消される（図４に示す例では、このときのｄｌｌｃｏｄｅは「１０」であり、遅延線を１０本活性化した段階である）。これにより、タイミングｔ３では、ＤＬＬ制御部１３が制御信号ｄｌｌ＿ｌｏｃｋｅｄをハイレベルとして、また、制御信号ｄｌｌ＿ｏｖｅｒｆｌｏｗをローレベルとしてＮ値検出部２０に入力する。これにより、タイミングｔ３からＮ値検出状態が始まる。
タイミングｔ３では、ｎ＿ｃｌｋ信号生成部２１の第１ＡＮＤ回路２１１に、制御信号ｄｌｌ＿ｌｏｃｋｅｄがハイレベルとして入力され、信号ｎ＿ｅｎｄと制御信号ｄｌｌ＿ｏｖｅｒｆｌｏｗとがローレベルで第１ＡＮＤ回路２１１に入力されると、制御信号ｎ＿ｅｎａｂｌｅがハイレベルで生成される。この生成された制御信号ｎ＿ｅｎａｂｌｅと、入力クロック信号ｃｌｋとが第１ラッチ回路２１２に入力され、生成された信号が、入力クロック信号ｃｌｋとともに第２ＡＮＤ回路２１３に入力されて、信号ｎ＿ｃｌｋが生成される。
Ｎ値カウント部２２では、制御信号ｄｌｌ＿ｌｏｃｋｅｄがハイレベルで第１Ｄ－ＦＦ２２１に入力されている場合、信号ｎ＿ｃｌｋの入力に応じて信号ｎ＿ｓｔａｒｔがハイレベルで生成される。他方で、フィードバックされたクロック信号であるフィードバック信号ｆｂ＿ｃｌｋがローレベルで第２Ｄ－ＦＦ２２２に入力されている場合、信号ｎ＿ｅｎｄがローレベルで生成される。そして、ハイレベルである信号ｎ＿ｓｔａｒｔと、ローレベルである信号ｎ＿ｅｎｄが第３ＡＮＤ回路２２３に入力され、信号ｎ＿ｄｅｔｅｃｔｉｏｎがハイレベルで生成される。ラッチ回路２２４には、この信号ｎ＿ｄｅｔｅｃｔｉｏｎと、信号ｎ－ｃｌｋとが入力され、このラッチ回路２２４からの出力と、信号ｎ＿ｃｌｋとが第４ＡＮＤ回路２２５に入力される。これにより、Ｎ値カウント用信号である信号ｃｏｕｎｔ＿ｃｌｋが出力される。信号ｃｏｕｎｔ＿ｃｌｋは、４ビットカウンタ２２６に入力される。
４ビットカウンタ２２６では、Ｎ値検出状態の開始時においてＮ値が０に設定されており、この４ビットカウンタ２２６は、信号ｎ＿ｃｌｋに対応する信号ｃｏｕｎｔ＿ｃｌｋの１つのパルスが入力される毎に、Ｎ値信号ｎ＿ｖａｌｕｅの値を１つずつインクリメントして出力する。このように、信号ｎ＿ｃｌｋに従ってＮ値信号ｎ＿ｖａｌｕｅの値がカウントアップされ、Ｎ値信号ｎ＿ｖａｌｕｅがレイテンシーカウンタ３０に入力される。Ｎ値カウント部２２では、タイミングｔ４まで信号ｎ＿ｃｌｋに従ってＮ値信号ｎ＿ｖａｌｕｅの値がカウントアップされる。なお、図４に示す例では、Ｎ値が値「ａ」（ここでは、ａは３以上の整数）までカウントアップされた場合を一例として示している。
タイミングｔ４で、Ｎ値カウント部２２で、第２Ｄ－ＦＦ２２２にフィードバック信号ｆｂ＿ｃｌｋが入力されると、信号ｎ＿ｅｎｄがハイレベルで生成される。また、この信号ｎ＿ｅｎｄがハイレベルになることによって、ｎ＿ｃｌｋ信号生成部２１では、制御信号ｎ＿ｅｎａｂｌｅがローレベルで生成され、Ｎ値の検出動作が終了する。また、ｎ＿ｃｌｋ信号生成部２１では、信号ｎ＿ｃｌｋもローレベルで生成される。さらに、Ｎ値カウント部２２では、信号ｎ＿ｅｎｄがハイレベルになることによって、信号ｎ＿ｄｅｔｅｃｔｉｏｎ及び信号ｃｏｕｎｔ＿ｃｌｋもローレベルになる。他方で、制御信号ｎ＿ｅｎａｂｌｅがローレベルで生成されることで、マルチプレクサ１７では入力クロック信号ｃｌｋが選択され、遅延ライン部１４では、この入力クロック信号ｃｌｋに対して同期したｄｌｌ＿ｃｌｋが出力される。
このようにして、Ｎ値検出部２０において検出された値「ａ」のＮ値が、レイテンシーカウンタ３０に入力される。
なお、４ビットカウンタ２２６は、タイミングｔ３～ｔ４までの間、Ｎ値信号ｎ＿ｖａｌｕｅをレイテンシーカウンタ３０に常時出力してもよいし、タイミングｔ４においてＮ値検出状態が終了した時点でＮ値信号ｎ＿ｖａｌｕｅをレイテンシーカウンタ３０に出力してもよい。レイテンシーカウンタ３０は、所定の期間（ｔＤＬＬＫ）が経過した後に、Ｎ値信号ｎ＿ｖａｌｕｅを用いてレイテンシのカウントを実行するので、所定の期間（ｔＤＬＬＫ）が経過するまでにＮ値検出部２０から正確なＮ値が入力されていれば、レイテンシのカウントを適切に実行することができる。
次に、ＤＬＬ回路１０のオーバーフロー時の動作を、図５を用いて説明する。
タイミングｔ１１で、図示されていないリセット信号（遅延動作の開始信号）が所定の回路（図示省略）等から入力されてＤＬＬリセット状態となると、リセット信号ｄｌｌ＿ｒｅｓｅｔが４ビットカウンタ２２６に入力されて、Ｎ値として０が設定される。
ＤＬＬリセット状態となると、上記と同様にタイミングｔ１２でＤＬＬ回路１０はロック動作を行うが、遅延が解消されずに全ての遅延線が活性化されたオーバーフロー状態となると（図５に示す例では、３２本の遅延線を全て活性化した段階である）、タイミングｔ１３において、ＤＬＬ制御部１３は、制御信号ｄｌｌ＿ｏｖｅｒｆｌｏｗをハイレベルでＮ値検出部２０に入力する。また、ＤＬＬ制御部１３は、制御信号ｄｌｌ＿ｌｏｃｋｅｄをハイレベルでＮ値検出部２０に入力してもよい。
タイミングｔ１３において、ｎ＿ｃｌｋ信号生成部２１では、制御信号ｎ＿ｅｎａｂｌｅがローレベルで生成される。また、制御信号ｎ＿ｅｎａｂｌｅがローレベルの場合には、信号ｎ＿ｃｌｋはローレベルで生成される。
Ｎ値検出部２０では、信号ｎ＿ｃｌｋがローレベルで入力されると、Ｎ値カウント用の信号ｃｏｕｎｔ－ｃｌｋもローレベルで４ビットカウンタ２２６に入力される。また、４ビットカウンタ２２６は、タイミングｔ１３においてハイレベルの制御信号ｄｌｌ＿ｏｖｅｒｆｌｏｗがＮ値検出部２０に入力されると、所定の設定値（ここでは、１）をＮ値信号ｎ＿ｖａｌｕｅとして出力し、当該Ｎ値信号ｎ＿ｖａｌｕｅをレイテンシーカウンタ３０に入力する。
このようにして、ＤＬＬ回路１０においてオーバーフローが発生した場合には、Ｎ値検出部２０においてＮ値検出動作が行われることなく、所定の設定値（ここでは、１）がＮ値としてレイテンシーカウンタ３０に入力される。
このように、ＤＬＬ回路１０がオーバーフローにならずにロック状態となった場合には、Ｎ値検出部２０がＮ値の検出動作を行い、検出したＮ値をレイテンシーカウンタ３０に入力する。したがって、図６の（１）に示すように、本シーケンスは、全体として、リセット状態、ロック状態及びＮ値検出状態を経て終了する。ここで、ｔＣＫ＜Ｔｉｎｔの場合には、検出したＮ値は２以上の整数であると考えられるが、図６の（１）では、検出したＮ値が、上述した値「ａ」である場合を一例として示している。しかし、ＤＬＬ回路１０がオーバーフローになると、Ｎ値検出部２０は、Ｎ値を検出するためにクロックサイクルをカウントする制御を行わない。そのため、オーバーフローが発生した場合には、図６の（２）のように、Ｎ値検出状態を省略することができるので、例えば、ロック状態が長期化したとしても、本シーケンスにかかる時間を図６の（３）に示す従来の場合よりも短くすることができる。これにより、所定の期間（ｔＤＬＬＫ）よりも本シーケンスの実行時間を短くすることができ、ＤＬＬ回路１０は、本シーケンス後にＤＬＬ制御に直ぐに復帰することが可能である。
なお、本実施形態では、制御回路を備える半導体記録装置がＤＲＡＭである場合を一例として説明したが、本発明は、この場合に限定されない。例えば、半導体記憶装置は、ＳＲＡＭ（Static Random Access Memory）や、フラッシュメモリや、他の半導体記憶装置であってもよい。
以上説明した各実施形態及び変形例は、本発明の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。したがって、上記各実施形態及び変形例に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含む趣旨である。
上述した実施形態におけるＤＬＬ回路１０の構成は一例であり、適宜変更されてもよいし、他の様々な構成が採用されてもよい。また、Ｎ値検出部２０の構成として図３を示したが、この構成も一例であり、適宜変更されてもよいし、他の様々な構成が採用されてもよい。
１０…ＤＬＬ回路
１１…入力バッファ
１２…位相検出部
１３…ＤＬＬ制御部
１４…遅延ライン部
１５…レプリカ部
１６…出力バッファ
１７…マルチプレクサ
２０…Ｎ値検出部
２１…ｎ＿ｃｌｋ信号生成部
２２…Ｎ値カウント部
３０…レイテンシーカウンタ
ｃｌｋ…入力クロック信号
ｄｌｌ＿ｌｏｃｋｅｄ…制御信号
ｄｌｌ＿ｏｖｅｒｆｌｏｗ…制御信号
ｆｂ＿ｃｌｋ…フィードバック信号
ｎ＿ｅｎａｂｌｅ…制御信号
ｎ＿ｖａｌｕｅ…Ｎ値信号
ｕｐ／ｄｏｗｎ…位相信号

Claims (14)

  1. 入力クロック信号と出力クロック信号との位相差から遅延量を決定する制御部と、
    前記遅延量に基づいて、前記入力クロック信号を遅延させて前記出力クロック信号を生成する遅延ライン部と、
    前記入力クロック信号と前記出力クロック信号とが同期した場合に、前記入力クロック信号から前記出力クロック信号までの遅延クロックサイクル数を検出するための検出動作を行う検出部と、を備えた制御回路であって、
    前記制御部は、前記遅延量が前記遅延ライン部における所定の遅延量を超えるオーバーフロー状態であるかどうかを判定し、前記オーバーフロー状態であると判定した場合に、オーバーフロー状態を示す信号を前記検出部に入力し、
    前記検出部は、前記オーバーフロー状態を示す信号が入力されると、前記検出動作を行わずに、所定の設定値を前記遅延クロックサイクル数として設定し、
    前記検出部は、前記入力クロック信号と前記出力クロック信号とが同期している場合であって、前記オーバーフロー状態を示す信号が入力されない場合に、前記入力クロック信号から前記出力クロック信号までの遅延クロックサイクル数をカウントすることによって、前記検出動作を行うことを特徴とする制御回路。
  2. 前記遅延ライン部によって生成された前記出力クロック信号をフィードバック信号として出力するレプリカ部をさらに備え、
    前記検出部は、前記入力クロック信号と、前記レプリカ部から出力されたフィードバック信号とを用いて、前記遅延クロックサイクル数を検出することを特徴とする請求項１に記載の制御回路。
  3. 前記遅延ライン部によって生成された前記出力クロック信号をフィードバック信号として出力するレプリカ部と、
    前記入力クロック信号と、前記レプリカ部から出力されたフィードバック信号との間の位相差を検出する位相検出部と、をさらに備え、
    前記制御部は、前記位相検出部によって検出された位相差から前記遅延量を決定することを特徴とする請求項１に記載の制御回路。
  4. 前記検出部は、前記オーバーフロー状態を示す信号がアサートされた状態で入力されると、前記設定値を前記遅延クロックサイクル数として設定することを特徴とする請求項１に記載の制御回路。
  5. 前記制御部は、前記入力クロック信号と前記出力クロック信号とが同期した場合に、前記入力クロック信号と前記出力クロック信号とが同期したことを示す信号を前記検出部に入力し、
    前記検出部は、前記入力クロック信号と前記出力クロック信号とが同期したことを示す信号が前記制御部から入力されると、前記検出動作を行うことを特徴とする請求項１に記載の制御回路。
  6. 前記制御部は、前記オーバーフロー状態であると判定した場合に、前記入力クロック信号と前記出力クロック信号とが同期したことを示す信号を前記検出部に入力することを特徴とする請求項５に記載の制御回路。
  7. 前記オーバーフロー状態が、前記遅延ライン部における所定数以上の遅延線を活性化した状態であることを特徴とする請求項１に記載の制御回路。
  8. 前記オーバーフロー状態が、前記遅延ライン部における全ての遅延線を活性化した状態であることを特徴とする請求項７に記載の制御回路。
  9. 前記検出部は、
    前記遅延クロックサイクル数をレイテンシーカウンタに送信することを特徴とする請求項１に記載の制御回路。
  10. 前記レイテンシーカウンタは、前記遅延クロックサイクル数を用いてレイテンシのカウントを実行することを特徴とする請求項９に記載の制御回路。
  11. 前記検出部は、
    前記検出動作が行われる場合に、前記入力クロック信号に対応する信号を生成する信号生成部と、
    前記入力クロック信号に対応する信号が入力されてから、前記出力クロック信号に対応する信号が入力されるまでの間の遅延クロックサイクル数のカウント用信号のクロックサイクル数を、前記遅延クロックサイクル数としてカウントするカウント部と、を備えることを特徴とする請求項１に記載の制御回路。
  12. 前記信号生成部は、
    前記入力クロック信号と前記出力クロック信号とが同期したことを示す信号と、前記検出動作を終了するための信号と、前記オーバーフロー状態を示す信号と、が入力される第１ＡＮＤ回路と、
    前記第１ＡＮＤ回路の出力と、前記入力クロック信号と、が入力される第１ラッチ回路と、
    前記入力クロック信号と、前記第１ラッチ回路の出力と、が入力される第２ＡＮＤ回路であって、前記入力クロック信号に対応する信号を出力する第２ＡＮＤ回路と、を備えることを特徴とする請求項１１に記載の制御回路。
  13. 前記カウント部は、
    前記入力クロック信号と前記出力クロック信号とが同期したことを示す信号と、前記入力クロック信号に対応する信号と、が入力される第１ラッチ回路と、
    前記入力クロック信号と前記出力クロック信号とが同期したことを示す信号と、前記出力クロック信号に対応する信号と、が入力される第２ラッチ回路と、
    前記第１ラッチ回路の出力と、前記第２ラッチ回路の出力と、が入力される第３ＡＮＤ回路と、
    前記第３ＡＮＤ回路の出力と、前記入力クロック信号に対応する信号と、が入力される第３ラッチ回路と、
    前記入力クロック信号に対応する信号と、前記第３ラッチ回路の出力と、が入力される第４ＡＮＤ回路と、
    前記第４ＡＮＤ回路から出力された信号のパルスをカウントするカウンタであって、カウントした値を前記遅延クロックサイクル数として出力するカウンタと、を備えることを特徴とする請求項１１に記載の制御回路。
  14. 半導体記憶装置に設けられた制御部が、入力クロック信号と出力クロック信号との位相差から遅延量を決定するステップと、
    前記半導体記憶装置に設けられた遅延ライン部が、前記遅延量に基づいて、前記入力クロック信号を遅延させて前記出力クロック信号を生成するステップと、
    前記半導体記憶装置に設けられた検出部が、前記入力クロック信号と前記出力クロック信号とが同期した場合に、前記入力クロック信号から前記出力クロック信号までの遅延クロックサイクル数を検出するための検出動作を行うステップと、
    前記制御部が、前記遅延量が前記遅延ライン部における所定の遅延量を超えるオーバーフロー状態であるかどうかを判定し、前記オーバーフロー状態であると判定した場合に、オーバーフロー状態を示す信号を前記検出部に入力するステップと、
    前記検出部が、前記オーバーフロー状態を示す信号が入力されると、前記検出動作を行わずに、所定の設定値を前記遅延クロックサイクル数として設定するステップと、を含み、
    前記検出部は、前記入力クロック信号と前記出力クロック信号とが同期している場合であって、前記オーバーフロー状態を示す信号が入力されない場合に、前記入力クロック信号から前記出力クロック信号までの遅延クロックサイクル数をカウントすることによって、前記検出動作を行うことを特徴とする半導体記憶装置の制御方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006098103A (ja) 2004-09-28 2006-04-13 Fujitsu Ltd 半導体集積回路
WO2009125580A1 (ja) 2008-04-11 2009-10-15 株式会社アドバンテスト ループ型クロック調整回路および試験装置
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* Cited by examiner, † Cited by third party
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Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006098103A (ja) 2004-09-28 2006-04-13 Fujitsu Ltd 半導体集積回路
WO2009125580A1 (ja) 2008-04-11 2009-10-15 株式会社アドバンテスト ループ型クロック調整回路および試験装置
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