JP7369829B1 - 制御回路、半導体記憶装置及び半導体記憶装置の制御方法。 - Google Patents

制御回路、半導体記憶装置及び半導体記憶装置の制御方法。 Download PDF

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Abstract

【課題】遅延動作の長期化を抑制し、ＤＬＬ回路を用いて内部クロック信号の遅延の調整を行うシーケンスを所定の実行期間内に完了することができる制御回路等を提供する。【解決手段】制御回路は、遅延量を設定する制御部と、遅延動作を行う遅延ライン部と、遅延動作によって入力クロック信号と出力クロック信号とが同期した場合に、入力クロック信号から出力クロック信号までの遅延クロックサイクル数を検出する検出動作を行う検出部と、を備える。検出部は、遅延動作が行われる前に、入力クロック信号から出力クロック信号までの遅延クロックサイクル数をプレ遅延クロックサイクル数として検出するプレ検出動作を行い、制御部は、プレ遅延クロックサイクル数が所定値以下である場合に、遅延動作における遅延量の変化率が、プレ遅延クロックサイクル数が所定値より大きい場合の遅延動作における遅延量の変化率よりも高くなるように、遅延量を設定する。【選択図】図１

Description

本発明は、制御回路、半導体記憶装置及び半導体記憶装置の制御方法に関する。
半導体記憶装置の一種であるＤＲＡＭ（Dynamic Random Access Memory）は、キャパシタ（コンデンサ）に電荷を蓄えることによって情報を記憶し、電源が供給されなくなると、記憶された情報が失われる揮発性メモリである。ＤＲＡＭには、位相同期回路として遅延ロックループ（ＤＬＬ：Delay locked Loop）回路が設けられている。ＤＲＡＭは、ＤＬＬ回路を用いて、データ信号を出力するための内部クロック信号を、外部から入力された入力クロック信号に同期させて生成している（例えば特許文献１参照）
特開２０１５－３５２４１号公報
ところで、ＤＬＬ回路を用いて内部クロック信号の遅延の調整を行う場合、例えば、ＤＬＬ回路のリセット動作と、ＤＬＬ回路の遅延（ロック）動作（例えば、遅延線を１本ずつ活性化させながら外部クロックと内部クロックとを同期させる動作）と、入力クロック信号と内部クロック信号との間の遅延クロックサイクル数を示すＮ値の検出動作と、を含むシーケンスが実行される。
ここで、ＤＬＬ回路の遅延動作によるロック時間Ｔｄｌｌは、下記の式で表すことができる。
Ｔｉｎｔ＋Ｔｄｌｌ＝Ｎ×ｔＣＫ
上記式において、ＴｉｎｔはＤＬＬ回路における固有遅延時間を示し、ｔＣＫがクロックサイクルを示す。例えば半導体記憶装置内の温度等によってクロックサイクル（ｔＣＫ）が固有遅延時間（Ｔｉｎｔ）よりも長くなる場合、上記の式で示すようにＤＬＬ回路の遅延動作によるロック時間（Ｔｄｌｌ）も長期化してしまう。このようにロック時間が長期化すると、上記のシーケンス全体の実行時間が長くなってしまい、次のシーケンスの実行が遅延する虞や、事前に定められたシーケンスの実行期間（ｔＤＬＬＫ）を超える虞がある。
本発明は上記課題に鑑みてなされたものであり、遅延動作の長期化を抑制し、ＤＬＬ回路を用いて内部クロック信号の遅延の調整を行うシーケンスを所定の実行期間内に完了することができる制御回路、半導体記憶装置及び半導体記憶装置の制御方法を提供することを目的とする。
上記課題を解決するために、第一に本発明は、入力クロック信号と出力クロック信号との位相差から、遅延量を設定する制御部と、前記遅延量が設定される毎に、前記遅延量に基づいて前記入力クロック信号を遅延させて前記出力クロック信号を生成する、遅延動作を行う遅延ライン部と、前記遅延動作によって前記入力クロック信号と前記出力クロック信号とが同期した場合に、前記入力クロック信号から前記出力クロック信号までの遅延クロックサイクル数を検出する検出動作を行う検出部と、を備えた制御回路であって、前記検出部は、前記遅延動作が行われる前に、前記入力クロック信号から前記出力クロック信号までの遅延クロックサイクル数をプレ遅延クロックサイクル数として検出するプレ検出動作を行い、前記制御部は、前記プレ遅延クロックサイクル数が所定値以下である場合に、前記遅延動作における前記遅延量の変化率が、前記プレ遅延クロックサイクル数が前記所定値より大きい場合の前記遅延動作における前記遅延量の変化率よりも高くなるように、前記遅延量を設定することを特徴とする制御回路を提供する（発明１）。
かかる発明（発明１）では、遅延動作を行う前に、検出部が、遅延動作が長期化する可能性があるかどうかを示すプレ遅延クロックサイクル数を検出する。そして、プレ遅延クロックサイクルが所定値以下である場合には、遅延動作が長期化するものと予測されるので、制御部が、前記遅延量の変化率が高くなるように前記遅延量を設定することによって、遅延動作を早期に終了させることができる。このようにして遅延動作の長期化を抑制することによって、シーケンス全体の実行期間の長期化を抑制することが可能になるので、シーケンスを所定の実行期間内に完了させることができる。
上記発明（発明１）において、前記制御部は、前記プレ遅延クロックサイクル数が所定値以下である場合に、前記遅延動作における前記遅延量の増加率が、前記プレ遅延クロックサイクル数が前記所定値より大きい場合の前記遅延動作における前記遅延量の増加率よりも高くなるように、前記遅延量を設定してもよい（発明２）。かかる発明（発明２）によれば、プレ遅延クロックサイクル数が所定値以下である場合には、遅延量の増加率が高くなるので、遅延動作をより早期に終了させることができる。
上記発明（発明１～２）において、前記制御部は、複数の値の各々を前記所定値として設定し、前記変化率は、前記複数の値の各々に対応して設定されてもよい（発明３）。かかる発明（発明３）によれば、所定の値として設定された複数の値毎に変化率が設定されている（つまり、複数の変化率が設定されている）ので、複数の変化率のうちプレ遅延クロックサイクル数に応じて選択された変化率を用いて遅延動作を実行することが可能になる。
上記発明（発明１～３）において、前記変化率は、前記複数の値のうち対応する値が小さいほど高くなるように設定されてもよい（発明４）。かかる発明（発明４）によれば、プレ遅延クロックサイクル数が小さいほど遅延量の変化率が高くなるので、プレ遅延クロックサイクル数が小さいほど遅延動作をより早期に終了させることができる。
上記発明（発明１～４）において、前記検出部は、前記プレ遅延クロックサイクル数が前記所定値以下である場合に、前記遅延動作後の前記遅延クロックサイクル数の検出動作を行わなくてもよい（発明５）。かかる発明（発明５）によれば、プレ遅延クロックサイクル数が所定値以下の場合（つまり、遅延動作が長期化すると予想される場合）に遅延クロックサイクル数の検出動作が省略されるので、シーケンスの実行期間を短縮化することができる。
上記発明（発明１～５）において、前記検出部は、前記プレ検出動作において検出された前記プレ遅延クロック数、又は、前記プレ遅延クロック数を１クロック分増加させた値を前記遅延クロックサイクル数として検出してもよい（発明６）。かかる発明（発明６）によれば、プレ遅延クロックサイクル数、又は、プレ遅延クロックサイクル数を１クロック分増加させた値を遅延クロックサイクル数として使用することが可能になる。
上記発明（発明１～６）において、前記検出部は、前記プレ検出動作において検出された前記プレ遅延クロックサイクル数、又は、前記プレ遅延クロックサイクル数を１クロック分増加させた値を前記プレ遅延クロックサイクル数として検出してもよい（発明７）。かかる発明（発明７）によれば、プレ遅延クロックサイクル数、又は、プレ遅延クロックサイクル数を１クロック分増加させた値に基づいて、遅延量の変化率を設定することが可能になる。
上記発明（発明１～７）において、前記制御部は、前記プレ遅延クロックサイクル数が前記所定値以下である場合に、前記遅延ライン部の１つ以上の遅延線のうち活性化させる遅延線の割合を、前記プレ遅延クロックサイクル数が前記所定値より大きい場合に活性化させる遅延線の割合よりも高くすることによって、前記変化率が高くなるように設定してもよい（発明８）。かかる発明（発明８）によれば、プレ遅延クロックサイクル数が所定値以下である場合により多くの遅延線を活性化させることによって、遅延量の変化率を容易に高めることが可能になる。
上記発明（発明１～８）において、前記プレ遅延クロックサイクル数が前記所定値以下の場合の前記変化率は、前記プレ遅延クロックサイクル数が前記所定値より大きい場合の前記変化率の少なくとも２倍であってもよい（発明９）。かかる発明（発明９）によれば、プレ遅延クロックサイクル数が所定値以下の場合には、変化率が、プレ遅延クロックサイクル数が所定値より大きい場合の少なくとも２倍になるので、遅延動作をより早期に終了させることが可能になる。
上記発明（発明１～９）において、前記制御部は、前記プレ遅延クロックサイクル数が前記所定値以下の場合の前記変化率を、前記遅延動作中に変更してもよい（発明１０）。かかる発明（発明１０）によれば、例えば、遅延動作中の入力クロック信号と出力クロック信号との位相差に応じて変化率を動的に変更することによって、遅延動作を早期且つ確実に終了させることが可能になる。
上記発明（発明１～１０）において、前記検出部は、前記遅延クロックサイクル数をレイテンシーカウンタに送信してもよい（発明１１）。かかる発明（発明１１）によれば、レイテンシーカウンタは、検出部から送信された遅延クロックサイクル数を用いてレイテンシをカウントすることが可能になる。
上記発明（発明１～１１）において、前記検出部は、前記検出動作又は前記プレ検出動作が行われる場合に、前記入力クロック信号に対応する信号を生成する信号生成部と、前記入力クロック信号に対応する信号が入力されてから、前記出力クロック信号に対応する信号が入力されるまでの間の遅延クロックサイクル数のカウント用信号のクロックサイクル数を、前記遅延クロックサイクル数又は前記プレ遅延クロックサイクル数としてカウントするカウント部と、を備えてもよい（発明１２）。かかる発明（発明１２）によれば、信号生成部及びカウント部を用いて、検出動作及びプレ検出動作を容易に行うことが可能になる。
上記発明（発明１２）において、前記信号生成部は、前記入力クロック信号と前記出力クロック信号とが同期したことを示す信号が入力される第１ワンショット回路と、前記プレ検出動作又は前記検出動作を開始するための信号が入力される第２ワンショット回路と、前記プレ検出動作又は前記検出動作を終了するための信号が入力される第３ワンショット回路と、前記第１ワンショット回路の出力と、前記第２ワンショット回路の出力と、が入力されるＮＯＲ回路と、前記第３ワンショット回路の出力と、前記ＮＯＲ回路の出力と、が入力されるフリップフロップ回路と、前記フリップフロップ回路の出力と、前記入力クロック信号と、が入力される第１ラッチ回路と、前記入力クロック信号と、前記第１ラッチ回路の出力と、が入力される第１ＡＮＤ回路であって、前記入力クロック信号に対応する信号を出力する第１ＡＮＤ回路と、を備えてもよい（発明１３）。かかる発明（発明１３）によれば、検出動作又はプレ検出動作が行われる場合に、入力クロック信号に対応する信号を容易に生成することが可能になる。
上記発明（発明１２～１３）において、前記カウント部は、前記プレ検出動作又は前記検出動作を可能にするための信号と、前記入力クロック信号に対応する信号と、が入力される第２ラッチ回路と、前記プレ検出動作又は前記検出動作を可能にするための信号と、前記出力クロック信号に対応する信号と、が入力される第３ラッチ回路と、前記第２ラッチ回路の出力と、前記第３ラッチ回路の出力と、が入力される第２ＡＮＤ回路と、前記第２ＡＮＤ回路の出力と、前記入力クロック信号に対応する信号と、が入力される第４ラッチ回路と、前記入力クロック信号と、前記第４ラッチ回路の出力と、が入力される第３ＡＮＤ回路と、前記第３ＡＮＤ回路から出力された信号のパルスをカウントするカウンタであって、カウントした値を前記遅延クロックサイクル数又は前記プレ遅延クロックサイクル数として出力するカウンタと、を備えてもよい（発明１４）。かかる発明（発明１４）によれば、信号生成部によって生成された信号が入力されてから、出力クロック信号に対応する信号が入力されるまでの間の遅延クロックサイクル数のカウント用信号のクロックサイクル数を、遅延クロックサイクル数又はプレ遅延クロックサイクル数として容易にカウントすることが可能になる。
本発明の半導体記憶装置の制御方法は、半導体記憶装置に設けられた制御部が、入力クロック信号と出力クロック信号との位相差から、遅延量を設定するステップと、前記半導体記憶装置に設けられた遅延ライン部が、前記遅延量が設定される毎に、前記遅延量に基づいて前記入力クロック信号を遅延させて前記出力クロック信号を生成する、遅延動作を行うステップと、前記半導体記憶装置に設けられた検出部が、前記遅延動作によって前記入力クロック信号と前記出力クロック信号とが同期した場合に、前記入力クロック信号から前記出力クロック信号までの遅延クロックサイクル数を検出する検出動作を行うステップと、前記検出部が、前記遅延動作が行われる前に、前記入力クロック信号から前記出力クロック信号までの遅延クロックサイクル数をプレ遅延クロックサイクル数として検出するプレ検出動作を行うステップと、前記制御部が、前記プレ遅延クロックサイクル数が所定値以下である場合に、前記遅延動作における前記遅延量の変化率が、前記プレ遅延クロックサイクル数が前記所定値より大きい場合の前記遅延動作における前記遅延量の変化率よりも高くなるように、前記遅延量を設定するステップと、を含むことを特徴とする（発明１５）。
本発明の制御回路、半導体記憶装置及び半導体記憶装置の制御方法によれば、遅延動作の長期化を抑制し、ＤＬＬ回路を用いて内部クロック信号の遅延の調整を行うシーケンスを所定の実行期間内に完了することができる。
本発明の実施形態に係る制御回路の構成例を示すブロック図である。 入力クロック信号と遅延時間との関係を示す図である。 本シーケンスと従来のシーケンスとの各状態を示す図である。 Ｎ値検出部の構成例を示す図である。 ノーマルモードのロック動作時の制御回路内の各部の信号の電圧の推移を示すタイムチャートである。 ファストモードのロック動作時の制御回路内の各部の信号の電圧の推移を示すタイムチャートである。 Ｎ値検出部の別の構成例を示す図である。 別の構成例のＮ値検出部を用いた場合のノーマルモードのロック動作時の制御回路内の各部の信号の電圧の推移を示すタイムチャートである。 別の実施形態における制御回路内のｄｌｌ＿ｃｏｄｅの推移を示すタイムチャートである。
以下、本発明の実施形態に係る制御回路、半導体記憶装置及び半導体記憶装置の制御方法について添付図面を参照して詳細に説明する。ただし、この実施形態は例示であり、本発明はこれに限定されるものではない。
また、本明細書等における「第１」、「第２」、「第３」等の表記は、或る構成要素を他の構成要素と区別するために使用されるものであって、当該構成要素の数、順序又は優先度等を限定するためのものではない。例えば、「第１要素」及び「第２要素」との記載が存在する場合、「第１要素」及び「第２要素」という２つの要素のみが採用されることを意味するものではないし、「第１要素」が「第２要素」に先行しなければならないことを意味するものでもない。
図１に、本発明の実施形態に係る制御回路の構成例を示す。本実施形態において、制御回路は、ＤＬＬ回路１０と、Ｎ値検出部２０と、を備える。また、本実施形態において、制御回路は、例えばＤＲＡＭ等の半導体記憶装置に設けられている。さらに、本実施形態において、半導体記憶装置は、レイテンシーカウンタ３０を備える。
なお、本実施形態では、説明を簡略化するために、ＤＲＡＭ等の半導体記憶装置に設けられている周知の構成（例えば、コマンドデコーダ、メモリセルアレイ、入出力用のインタフェース部等）が示されていない。
ＤＬＬ回路１０は、入力バッファ１１と、位相検出部１２と、ＤＬＬ制御部１３と、遅延ライン部１４と、レプリカ部１５と、出力バッファ１６とを備えている。
入力バッファ１１は、入力バッファ１１に入力される外部クロック信号ＣＫをバッファリングして入力クロック信号ｃｌｋを生成する。生成された入力クロック信号ｃｌｋは、マルチプレクサ１７を介して遅延ライン部１４と、Ｎ値検出部２０と、位相検出部１２とに送信される。詳しくは後述するが、遅延ライン部１４は、入力された入力クロック信号ｃｌｋを遅延した遅延信号（出力クロック信号）ｄｌｌ＿ｃｌｋを生成して、出力バッファ１６及びレプリカ部１５へ送信する。レプリカ部１５は、遅延ライン部１４によって生成された遅延信号（出力クロック信号）ｄｌｌ＿ｃｌｋをフィードバック信号ｆｂ＿ｃｌｋとして出力する。具体的に説明すると、レプリカ部１５は、入力された遅延信号ｄｌｌ＿ｃｌｋからフィードバック信号ｆｂ＿ｃｌｋを生成し、Ｎ値検出部２０及び位相検出部１２へ出力する。
位相検出部１２は、入力クロック信号ｃｌｋとフィードバック信号ｆｂ＿ｃｌｋとの間の位相差を検出する。位相検出部１２には、入力クロック信号ｃｌｋが入力されるとともに、フィードバック信号ｆｂ＿ｃｌｋが入力される。位相検出部１２では、入力クロック信号ｃｌｋに対するフィードバック信号ｆｂ＿ｃｌｋの位相の進み又は遅れを示す位相信号ｕｐ／ｄｏｗｎが生成され、ＤＬＬ制御部１３に入力される。
ＤＬＬ制御部１３は、位相検出部１２によって検出された位相差から遅延量を決定する。具体的に説明すると、ＤＬＬ制御部１３は、位相検出部１２からの位相信号ｕｐ／ｄｏｗｎと、詳しくは後述するＮ値検出部２０からのプレＮ値信号ｐｒｅ＿ｎ＿ｖａｌｕｅとにより、ロック動作（本発明の「遅延動作」の一例である）における遅延量の増加率（本発明の「変化率」の一例である）を設定し、設定した増加率に基づいて遅延量を決定する。そして、ＤＬＬ制御部１３は、ロック動作（本発明の「遅延動作」の一例である）における遅延量を示す信号として、複数のビットで構成された制御信号ｄｌｌ＿ｃｏｄｅを生成し、出力する。この出力された制御信号ｄｌｌ＿ｃｏｄｅは、遅延ライン部１４へ入力される。なお、ＤＬＬ制御部１３は、本発明の「制御部」の一例である。
遅延ライン部１４は、ＤＬＬ制御部１３によって遅延量が設定される毎に、遅延量に基づいて入力クロック信号ｃｌｋを遅延させて遅延信号ｄｌｌ＿ｃｌｋ（出力クロック信号）を生成する、ロック動作を行う可変遅延部である。具体的に説明すると、遅延ライン部１４は、制御信号ｄｌｌ＿ｃｏｄｅに応じて遅延線を活性化することにより、入力クロック信号ｃｌｋを遅延させて遅延信号ｄｌｌ＿ｃｌｋ（出力クロック信号）を生成する。詳しくは後述する。
ＤＬＬ制御部１３は、図示されていないリセット信号（ロック動作の開始信号）が所定の回路（図示省略）等からＤＬＬ回路１０に入力されることによってＤＬＬリセット状態となると、制御信号ｄｌｌ＿ｒｅｓｅｔ＿ｎをハイレベルで生成してＮ値検出部２０へ入力する。ハイレベルで制御信号ｄｌｌ＿ｒｅｓｅｔ＿ｎが入力されることにより、Ｎ値検出部２０は、後述するプレＮ値検出動作（本発明の「プレ検出動作」の一例である）を実行する。
また、ＤＬＬ制御部１３は、位相信号ｕｐ／ｄｏｗｎの位相差が所定の範囲に収束した場合には、ロック動作が終了した（つまり、入力クロック信号ｃｌｋと、（遅延信号（出力クロック信号）ｄｌｌ＿ｃｌｋに対応する）フィードバック信号ｆｂ＿ｃｌｋとが同期した）と判別して、入力クロック信号ｃｌｋと、（遅延信号（出力クロック信号）ｄｌｌ＿ｃｌｋに対応する）フィードバック信号ｆｂ＿ｃｌｋとが同期したことを示す制御信号ｄｌｌ＿ｌｏｃｋｅｄをハイレベルにしてＮ値検出部２０へ入力する。ハイレベルで制御信号ｄｌｌ＿ｌｏｃｋｅｄが入力されることにより、Ｎ値検出部２０は、後述するＮ値検出動作（本発明の「検出動作」の一例である）を実行する。
Ｎ値検出部２０は、プレＮ値検出動作及びＮ値検出動作を行う。即ち、Ｎ値検出部２０は、プレＮ値検出動作時には、入力クロック信号ｃｌｋとフィードバック信号ｆｂ＿ｃｌｋとからプレＮ値を検出し、Ｎ値検出動作時には、入力クロック信号ｃｌｋとフィードバック信号ｆｂ＿ｃｌｋとからＮ値を検出する。
ここで、Ｎ値は、Ｔｉｎｔ（ＤＬＬ回路における固有遅延時間）＋Ｔｄｌｌ（ＤＬＬ回路のロック動作によるロック（遅延）時間）＝Ｎ×ｔＣＫで表される値であり、ＤＬＬ回路１０のロック動作における入力クロック信号から出力クロック信号までの遅延クロックサイクル数（したがって整数である）を意味する。
具体的には、Ｎ値検出部２０は、ロック動作が終了したことを示すアサート（ハイレベル）された制御信号ｄｌｌ＿ｌｏｃｋｅｄが入力されると、Ｎ値検出動作として、入力クロック信号ｃｌｋからフィードバック信号ｆｂ＿ｃｌｋまでの遅延クロックサイクル数をＮ値として検出し、検出されたＮ値を示すＮ値信号ｎ＿ｖａｌｕｅをレイテンシーカウンタ３０に入力する。なお、本実施形態では、ＤＬＬ回路１０にリセット信号が入力されてから、Ｎ値検出動作が終了するまでの制御を「本シーケンス」としている。
また、Ｎ値検出部２０は、リセット信号がＤＬＬ回路に入力されたことを示す制御信号ｄｌｌ＿ｒｅｓｅｔ＿ｎがハイレベルで入力されると、プレＮ値検出動作として、入力クロック信号ｃｌｋからフィードバック信号ｆｂ＿ｃｌｋまでの遅延クロックサイクル数をプレＮ値（本発明の「プレ遅延クロックサイクル数」の一例である）として検出し、検出されたプレＮ値を示すプレＮ値信号ｐｒｅ＿ｎ＿ｖａｌｕｅをＤＬＬ制御部１３へ入力する。即ち、プレＮ値検出動作とは、ロック動作前、つまり実際には遅延時間が生じていない状態（ロック時間Ｔｄｌｌが０である状態）で、仮のＮ値を検出する動作を意味する。
Ｎ値とプレＮ値とは、実際のロック時間Ｔｄｌｌが短い場合には一致することもあるが、通常その値は「１」程度異なる。そこで、プレＮ値が所定値（本実施形態では１）以下である場合には、ロック時間であるＴｄｌｌが長期化すると考えられるので、本実施形態では、ロック動作前にこのプレＮ値を検出することで、ロック時間Ｔｄｌｌが長期化するかどうかを予測している。そして、ＤＬＬ回路１０は、ロック時間Ｔｄｌｌが長期化すると予測される場合には、通常のロック動作（ノーマルモード）の実行時間よりも短時間でロック動作が終了するファストモードでロック動作を行う。
この点を詳細に説明すると、図２（１）に示すように、クロック時間ｔＣＫが固有遅延時間Ｔｉｎｔよりも短い場合には、ロック時間Ｔｄｌｌが長期化しないので、図３（１）に示すように本シーケンス全体にかかる時間が所定の期間（ｔＤＬＬＫ、例えば５１２クロックサイクル）を超える虞がない。しかし、図２（２）に示すように、クロック時間ｔＣＫが固有遅延時間Ｔｉｎｔよりも十分に大きくロック時間Ｔｄｌｌが長期化してしまうと、従来技術では、図３（２）に示すように、本シーケンス全体にかかる時間が上記の所定の期間（ｔＤＬＬＫ）を超えてしまう虞があった。
しかしながら、本実施形態では、ロック動作が行われる前にプレＮ値検出動作を行ってプレＮ値を検出（Ｎ値を予測）し、プレＮ値が１以下である場合にはロック動作が長期化する虞があるとしてロック動作を短縮化することによって、本シーケンス全体の長期化を抑制する。即ち、図２（２）に示すような場合には、プレＮ値が１以下であり、通常通りの遅延量の増加率でロック動作を行う（ノーマルモードのロック動作を行う）とロック動作が長期化する可能性がある。そこで、本実施形態では、ＤＬＬ回路１０は、遅延量の増加率をノーマルモードより高くすることによって、図３（２）に示す従来の場合と比較してロック動作を短期間で終了させるファストモードでロック動作を行う。これにより、図３（４）に示すように、所定の期間（ｔＤＬＬＫ）内にシーケンスを終了することができる。
なお、図２（１）に示すように、プレＮ値が１よりも大きい場合には、ロック時間が長期化する可能性が低いと考えられるので、ＤＬＬ回路１０は、図３（３）に示すように、遅延量の増加率が低い通常のノーマルモードでロック動作を行う。この場合、プレＮ値検出動作はロック動作よりも短時間で終了するので、プレＮ値検出動作を行ったとしても、シーケンス全体の時間が所定の期間（ｔＤＬＬＫ）を超えるのを抑制することが可能である。なお、Ｎ値検出部２０は、本発明の「検出部」の一例である。
以下、Ｎ値検出部２０の構成について図４も参照して詳細に説明する。
Ｎ値検出部２０は、ｎ＿ｃｌｋ信号生成部２１（本発明の「信号生成部」の一例である）と、Ｎ値カウント部２２（本発明の「カウント部」の一例である）と、を含む。ｎ＿ｃｌｋ信号生成部２１は、第１～第３ワンショット回路２１１～２１３と、ＮＯＲ回路２１４と、フリップフロップ回路２１５と、第１ラッチ回路２１６と、第１ＡＮＤ回路２１７と、を含む。Ｎ値カウント部２２は、２つのＤ－フリップフロップ（Ｄ－ＦＦ）回路２２１，２２２（本発明の「第２ラッチ回路」及び「第３ラッチ回路」の一例である）と、第２ＡＮＤ回路２２３と、ラッチ回路２２４（本発明の「第４ラッチ回路」の一例である）と、第３ＡＮＤ回路２２５と、４ビットカウンタ２２６（本発明の「カウンタ」の一例である）と、を含む。
ｎ＿ｃｌｋ信号生成部２１は、プレＮ値又はＮ値の検出動作時に、入力クロック信号ｃｌｋに対応する信号ｎ＿ｃｌｋを生成する。ｎ＿ｃｌｋ信号生成部２１では、制御信号ｄｌｌ＿ｌｏｃｋｅｄ（本発明の「入力クロック信号と出力クロック信号とが同期したことを示す信号」の一例である）が第１ワンショット回路２１１に入力され、また、制御信号ｄｌｌ＿ｒｅｓｅｔ＿ｎ（本発明の「プレ検出動作又は検出動作を開始するための信号」の一例である）が、第２ワンショット回路２１２に入力され、これらがＮＯＲ回路２１４に入力される。そして、このＮＯＲ回路２１４から出力された信号と、後述する信号ｎ＿ｅｎｄが第３ワンショット回路２１３を経て出力された信号とが、フリップフロップ回路２１５に入力されて制御信号ｎ＿ｅｎａｂｌｅ（本発明の「前記プレ検出動作又は前記検出動作を可能にするための信号」の一例である）が生成される。制御信号ｎ＿ｅｎａｂｌｅがハイレベルである場合は、プレＮ値又はＮ値の検出動作が可能であることを意味する。この生成された制御信号ｎ＿ｅｎａｂｌｅが第１ラッチ回路２１６に入力され、また、入力クロック信号ｃｌｋがクロック信号として第１ラッチ回路２１６に入力される。また、第１ラッチ回路２１６から出力された信号が入力クロック信号ｃｌｋとともに第１ＡＮＤ回路２１７に入力されて、第１ＡＮＤ回路２１７から信号ｎ＿ｃｌｋが出力される。
Ｎ値カウント部２２は、プレＮ値又はＮ値の検出動作時に、入力クロック信号ｃｌｋが入力されてからフィードバック信号ｆｂ＿ｃｌｋが生成されるまでの入力クロック信号ｃｌｋのクロックサイクル数をカウントすることによって、プレＮ値又はＮ値を検出する。Ｎ値カウント部２２では、信号ｎ＿ｃｌｋと制御信号ｎ＿ｅｎａｂｌｅとが第１Ｄ－ＦＦ２２１に入力され、信号ｎ＿ｓｔａｒｔが生成される。また、遅延信号ｄｌｌ＿ｃｌｋに対応したフィードバック信号ｆｂ＿ｃｌｋと制御信号ｎ＿ｅｎａｂｌｅとが第２Ｄ－ＦＦ２２２に入力され、信号ｎ＿ｅｎｄ（本発明の「プレ検出動作又は検出動作を終了するための信号」の一例である）が生成される。そして、信号ｎ＿ｓｔａｒｔと、信号ｎ＿ｅｎｄとが第２ＡＮＤ回路２２３に入力され、信号ｎ＿ｄｅｔｅｃｔｉｏｎが生成される。ラッチ回路２２４には、信号ｎ＿ｄｅｔｅｃｔｉｏｎが入力され、信号ｎ＿ｃｌｋがクロック信号として入力される。このラッチ回路２２４からの出力と、信号ｎ＿ｃｌｋとが第３ＡＮＤ回路２２５に入力されて、第３ＡＮＤ回路２２５は、プレＮ値又はＮ値のカウント用信号である信号ｃｏｕｎｔ＿ｃｌｋ（本発明の「遅延クロックサイクル数のカウント用信号」の一例である）を出力する。信号ｃｏｕｎｔ＿ｃｌｋは、４ビットカウンタ２２６に入力される。
４ビットカウンタ２２６は、入力された信号ｃｏｕｎｔ＿ｃｌｋのパルスをカウントしてプレＮ値又はＮ値を検出し、検出したプレＮ値又はＮ値を示すＮ値信号ｎ＿ｖａｌｕｅを出力する。出力されたＮ値信号ｎ＿ｖａｌｕｅは、レイテンシーカウンタ３０へ入力されるとともに、プレＮ値信号ｐｒｅ＿ｎ＿ｖａｌｕｅとしてＤＬＬ制御部１３へ入力される。なお、４ビットカウンタ２２６は、制御信号ｄｌｌ＿ｒｅｓｅｔ＿ｎ又は制御信号ｄｌｌ＿ｌｏｃｋｅｄがハイレベルで入力されると値が初期値（例えば０）にリセットされて、新たにカウントを始めるように構成されてもよい。
このようにして、Ｎ値カウント部２２は、制御信号ｄｌｌ＿ｒｅｓｅｔ＿ｎ又は制御信号ｄｌｌ＿ｌｏｃｋｅｄがハイレベルの場合に、入力クロック信号ｃｌｋに対応する信号ｎ＿ｃｌｋが入力されてから、遅延信号（出力クロック信号）ｄｌｌ＿ｃｌｋに対応するフィードバック信号ｆｂ＿ｃｌｋが入力されるまでの間の信号ｃｏｕｎｔ＿ｃｌｋのクロックサイクル数（パルス数）を遅延クロックサイクル数としてカウントすることによって、プレＮ値又はＮ値の検出動作を行う。
図１に戻り、ＤＬＬ制御部１３と遅延ライン部１４について詳述する。制御信号ｎ＿ｅｎａｂｌｅがハイレベルでマルチプレクサ１７に入力されている場合（すなわち、プレＮ値検出動作又はＮ値検出動作が行われる場合）、遅延ライン部１４には信号ｎ＿ｃｌｋが入力され、それ以外の場合には入力クロック信号ｃｌｋが遅延ライン部１４に入力される。遅延ライン部１４は、入力クロック信号ｃｌｋに対して、ＤＬＬ制御部１３からの制御信号ｄｌｌ＿ｃｏｄｅに応じた遅延を実行して、遅延信号ｄｌｌ＿ｃｌｋを生成する。
本実施形態では、ＤＬＬ制御部１３は、Ｎ値検出部２０から入力されたプレＮ値信号ｐｒｅ＿ｎ＿ｖａｌｕｅの値に応じて、ロック動作時の遅延量の増加率を設定し、設定した増加率に基づいて遅延量を決定する。そして、ＤＬＬ制御部１３は、遅延ライン部１４を制御する制御信号ｄｌｌ＿ｃｏｄｅを生成する。具体的には、ＤＬＬ制御部１３は、プレＮ値検出動作においてプレＮ値が１より大きい場合、ノーマルモードのロック動作を実行するので、増加率が低い状態で決定された遅延量によって遅延ライン部１４を制御する制御信号ｄｌｌ＿ｃｏｄｅを生成する。一方、ＤＬＬ制御部１３は、プレＮ値検出動作においてプレＮ値が１以下である場合、ファストモードのロック動作を実行するために、増加率が高い状態で決定された遅延量によって遅延ライン部１４を制御する制御信号ｄｌｌ＿ｃｏｄｅを生成する。
ここで、遅延量の増加率とは、本実施形態では、遅延ライン部１４の１つ以上の遅延線のうち活性化される遅延線の数が、制御信号ｄｌｌ＿ｃｏｄｅが入力される毎に増加する割合を意味している。例えば、制御信号ｄｌｌ＿ｃｏｄｅが最初に入力されることによって遅延線が１本活性化した状態から、次の制御信号ｄｌｌ＿ｃｏｄｅが入力されることによって遅延線が２本活性化した状態となった場合には、増加率は「１」である。これに対し、制御信号ｄｌｌ＿ｃｏｄｅが最初に入力されることによって遅延線が１本活性化した状態から、次の制御信号ｄｌｌ＿ｃｏｄｅが入力されることによって遅延線が３本活性化した状態となった場合には、増加率は「２」となる。なお、増加率とは、本実施形態のように、制御信号ｄｌｌ＿ｃｏｄｅが入力されたときに活性化した状態の遅延線の数が、１つ前に制御信号ｄｌｌ＿ｃｏｄｅが入力されたときから何本増加するかを表すものに限定されず、所定の時間周期毎に遅延量が増加する割合を示していればよい。
遅延ライン部１４は、制御信号ｄｌｌ＿ｃｏｄｅ中のハイレベルを示すビット数が多い（活性化させる遅延線が多い）ほど、入力クロック信号ｃｌｋに対する遅延信号ｄｌｌ＿ｃｌｋの遅延時間を長くする。ファストモードの場合、制御信号ｄｌｌ＿ｃｏｄｅ中のハイレベルを示すビット数が高い増加率で増えることにより、遅延ライン部１４において活性化される遅延線の数が短時間で増加する。したがって、遅延信号の遅延が早期に達成され、ロック時間Ｔｄｌｌが短縮化される。このようにして、遅延ライン部１４は、制御信号ｄｌｌ＿ｃｏｄｅに従って入力クロック信号ｃｌｋを遅延させて遅延信号ｄｌｌ＿ｃｌｋを生成して、前述したように出力バッファ１６とレプリカ部１５へ出力する。
レイテンシーカウンタ３０は、ＤＬＬ回路１０によって生成された内部クロックに同期してレイテンシのカウントを行う。また、レイテンシーカウンタ３０は、所定の期間（ｔＤＬＬＫ）が経過した後に、Ｎ値検出部２０で検出されたＮ値を示すＮ値信号ｎ＿ｖａｌｕｅを用いて、レイテンシのカウントを実行する。例えば、ＣＡＳ（Column Address Strobe）レイテンシの場合、設定されたレイテンシは、コマンド（例えば、リードコマンド）が半導体記憶装置（ここでは、ＤＲＡＭ）に入力されてからデータ（例えば、読み出しデータ）が半導体記憶装置から出力されるまでの期間を示すクロックサイクル数である。この場合、レイテンシーカウンタ３０は、ＤＬＬ回路１０にリセット信号が入力されると、例えばモードレジスタ（図示省略）に設定されたＣＡＳレイテンシの値から、Ｎ値分を減じた分だけカウントする。具体例を挙げると、レイテンシーカウンタ３０は、例えばＣＡＳレイテンシの値が１０で、Ｎ値が５である場合には、減算結果となる５クロックサイクル分だけカウントする。
本実施形態の制御回路による制御を、図５に示すタイミングチャートも含めて説明する。まず、ＤＬＬ回路１０がノーマルモードのロック動作を行う場合の制御を説明する。
タイミングｔ１で、図示されていないリセット信号が入力されてＤＬＬリセット状態となると、タイミングｔ２において、ＤＬＬ制御部１３が制御信号ｄｌｌ＿ｒｅｓｅｔ＿ｎをハイレベルでＮ値検出部２０へ入力する。これにより、Ｎ値検出部２０はプレＮ値検出動作を開始する。
まず、ｎ＿ｃｌｋ信号生成部２１の第１ワンショット回路２１１に制御信号ｄｌｌ＿ｌｏｃｋｅｄがローレベルで入力され、第２ワンショット回路２１２に、制御信号ｄｌｌ＿ｒｅｓｅｔ＿ｎがハイレベルで入力され、出力信号がＮＯＲ回路２１４に入力されて、フリップフロップ回路２１５に入力される。また、信号ｎ＿ｅｎｄがローレベルで第３ワンショット回路２１３に入力されて、その出力信号もフリップフロップ回路２１５に入力される。フリップフロップ回路２１５から出力される制御信号ｎ＿ｅｎａｂｌｅは、ハイレベルで生成される。このハイレベルで生成された制御信号ｎ＿ｅｎａｂｌｅと入力クロック信号ｃｌｋとが第１ラッチ回路２１６に入力され、生成された信号が、入力クロック信号ｃｌｋとともに第１ＡＮＤ回路２１７に入力されて、プレＮ値検出動作中又はＮ値検出動作中のみ生成されるクロック信号である信号ｎ＿ｃｌｋが生成される。
Ｎ値カウント部２２では、制御信号ｎ＿ｅｎａｂｌｅがハイレベルで第１Ｄ－ＦＦ２２１に入力されている場合、信号ｎ＿ｃｌｋの入力に応じて信号ｎ＿ｓｔａｒｔがハイレベルで生成される。他方で、フィードバックされたクロック信号であるフィードバック信号ｆｂ＿ｃｌｋがローレベルで第２Ｄ－ＦＦ２２２に入力されている場合、信号ｎ＿ｅｎｄがローレベルで生成される。そして、ハイレベルである信号ｎ＿ｓｔａｒｔと、ローレベルである信号ｎ＿ｅｎｄが第２ＡＮＤ回路２２３に入力され、信号ｎ＿ｄｅｔｅｃｔｉｏｎがハイレベルで生成される。ラッチ回路２２４には、この信号ｎ＿ｄｅｔｅｃｔｉｏｎと、信号ｎ－ｃｌｋとが入力され、このラッチ回路２２４からの出力と、信号ｎ＿ｃｌｋとが第３ＡＮＤ回路２２５に入力される。これにより、プレＮ値又はＮ値カウント用信号である信号ｃｏｕｎｔ＿ｃｌｋが出力される。信号ｃｏｕｎｔ＿ｃｌｋは、４ビットカウンタ２２６に入力される。
４ビットカウンタ２２６では、信号ｃｏｕｎｔ＿ｃｌｋのパルスが入力される毎に、Ｎ値信号ｎ＿ｖａｌｕｅの値をインクリメントしてＮ値信号ｎ＿ｖａｌｕｅを出力する。このように、信号ｎ＿ｃｌｋに従ってＮ値信号ｎ＿ｖａｌｕｅの値がカウントアップされる。生成されたＮ値信号ｎ＿ｖａｌｕｅは、レイテンシーカウンタ３０に入力されるとともに、プレＮ値信号ｐｒｅ＿ｎ＿ｖａｌｕｅとしてＤＬＬ制御部１３に入力される。Ｎ値カウント部２２では、タイミングｔ３まで信号ｎ＿ｃｌｋに従ってＮ値信号ｎ＿ｖａｌｕｅの値がカウントアップされる。なお、図５に示す例では、プレＮ値を示すＮ値信号ｎ＿ｖａｌｕｅが値「３」までカウントアップされた場合を一例として示している。
このようにして、Ｎ値検出部２０は、プレＮ値検出動作において検出されたプレ遅延クロックサイクル数（プレＮ値）を、そのままプレ遅延クロックサイクル数（プレＮ値）として検出することができる。
タイミングｔ３で、Ｎ値カウント部２２の第２Ｄ－ＦＦ２２２にフィードバック信号ｆｂ＿ｃｌｋが入力されると、信号ｎ＿ｅｎｄがハイレベルで生成される。また、この信号ｎ＿ｅｎｄがハイレベルになることによって、ｎ＿ｃｌｋ信号生成部２１では、制御信号ｎ＿ｅｎａｂｌｅがローレベルで生成され、プレＮ値検出動作が終了する。また、ｎ＿ｃｌｋ信号生成部２１では、信号ｎ＿ｃｌｋもローレベルで生成される。さらに、Ｎ値カウント部２２では、信号ｎ＿ｅｎｄがハイレベルになることによって、信号ｎ＿ｄｅｔｅｃｔｉｏｎ及び信号ｃｏｕｎｔ＿ｃｌｋもローレベルになる。これにより、プレＮ値検出動作が終了する。
このタイミングｔ３から、ＤＬＬロック動作が開始され、ＤＬＬ回路１０はＤＬＬロック状態に移行する。位相検出部１２は、入力された入力クロック信号ｃｌｋと、フィードバック信号ｆｂ＿ｃｌｋとから、位相検出を行い、位相信号ｕｐ／ｄｏｗｎをＤＬＬ制御部１３に送信する。他方で、制御信号ｎ＿ｅｎａｂｌｅがローレベルで生成されることによって、マルチプレクサ１７では入力クロック信号ｃｌｋが選択される。
ＤＬＬ制御部１３は、位相信号ｕｐ／ｄｏｗｎと、プレＮ値信号ｐｒｅ＿ｎ＿ｖａｌｕｅとに基づいて遅延量の増加率を設定し、設定した増加率に基づいて遅延量を決定する。ここで、前述のようにプレＮ値信号ｐｒｅ＿ｎ＿ｖａｌｕｅが３であったため、ＤＬＬ制御部１３は、ノーマルモードによるロック動作を行う。なお、ここでは、ノーマルモードによるＤＬＬロック動作が行われる際に遅延ライン部１４において活性化される遅延線の増加率が１である場合を一例として説明する。この場合、ＤＬＬ制御部１３は、増加率に基づいて決定された遅延量を示す制御信号ｄｌｌ＿ｃｏｄｅを生成する。これにより、遅延ライン部１４は、制御信号ｄｌｌ＿ｃｏｄｅが入力される毎に、活性化される遅延線の数が（図５に示す例では「４」から「１０」まで）「１」ずつ増加するように制御され、これに従って遅延された遅延信号ｄｌｌ＿ｃｌｋが生成される。生成された遅延信号ｄｌｌ＿ｃｌｋは、レプリカ部１５を介して位相検出部１２に再度入力されてフィードバックが行われる。
タイミングｔ４において、位相信号ｕｐ／ｄｏｗｎの位相差が所定の範囲に収束して遅延が解消される。これにより、タイミングｔ４では、ＤＬＬ制御部１３が制御信号ｄｌｌ＿ｌｏｃｋｅｄをハイレベルとしてＮ値検出部２０に入力する。これにより、タイミングｔ４からＮ値検出動作が始まる。
Ｎ値検出動作が始まると、ｎ＿ｃｌｋ信号生成部２１の第１ワンショット回路に制御信号ｄｌｌ＿ｌｏｃｋｅｄがハイレベルで入力され、第２ワンショット回路に、プレＮ値信号ｐｒｅ＿ｎ＿ｖａｌｕｅがローレベルで入力され、出力信号がＮＯＲ回路２１４に入力されて、フリップフロップ回路２１５に入力される。この点以外は、すべてプレＮ値検出動作と同一であるので、詳細は省略する。そして、Ｎ値カウント部２２では、タイミングｔ５まで信号ｎ＿ｃｌｋに従ってＮ値信号ｎ＿ｖａｌｕｅの値がカウントアップされて出力される。なお、図５に示す例では、Ｎ値が値「４」までカウントアップされている。ＤＬＬ回路１０は、生成されたＮ値信号ｎ＿ｖａｌｕｅをレイテンシーカウンタ３０に入力する。
なお、図５に示す例では、Ｎ値検出動作において、Ｎ値が値「４」までカウントアップされている場合（つまり、プレＮ値検出動作において検出されたプレ遅延クロックサイクル数（プレＮ値）を１クロック分増加した値が遅延クロックサイクル数（Ｎ値）として検出された場合）を一例として説明したが、Ｎ値検出動作において検出されたＮ値は、プレＮ値検出動作において検出されたプレＮ値と同じ値となる場合も考えられる。このようにして、Ｎ値検出部２０は、プレＮ値検出動作において検出されたプレ遅延クロックサイクル数（プレＮ値）、又は、プレ遅延クロックサイクル数（プレＮ値）を１クロック分増加させた値を、遅延クロックサイクル数（Ｎ値）として検出することができる。
なお、４ビットカウンタ２２６は、タイミングｔ４～ｔ５までの間、Ｎ値信号ｎ＿ｖａｌｕｅをレイテンシーカウンタ３０に常時出力してもよいし、タイミングｔ５においてＮ値検出状態が終了した時点でＮ値信号ｎ＿ｖａｌｕｅをレイテンシーカウンタ３０に出力してもよい。レイテンシーカウンタ３０は、所定の期間（ｔＤＬＬＫ）が経過した後に、Ｎ値信号ｎ＿ｖａｌｕｅを用いてレイテンシのカウントを実行するので、所定の期間（ｔＤＬＬＫ）が経過するまでにＮ値検出部２０から正確なＮ値が入力されていれば、レイテンシのカウントを適切に実行することができる。
次に、ＤＬＬ回路１０のファストモード時のロック動作を、図６を参照して説明する。なお、図５に示したノーマルモード時のロック動作と同一の点については説明を省略する。まず、タイミングｔ１１で、ＤＬＬリセット状態となり、タイミングｔ１２において、ＤＬＬ回路１０は、プレＮ値検出動作を開始したところ、タイミングｔ１３において、検出されたＮ値信号ｎ＿ｖａｌｕｅが「１」を示してプレＮ値検出動作が終了する。「１」を示すＮ値信号ｎ＿ｖａｌｕｅは、プレＮ値信号ｐｒｅ＿ｎ＿ｖａｌｕｅとしてＤＬＬ制御部１３へ入力される。
このタイミングｔ１３から、ＤＬＬロック動作が開始され、ＤＬＬロック状態に移行する。ここで、ＤＬＬ制御部１３は、「１」を示すプレＮ値信号ｐｒｅ＿ｎ＿ｖａｌｕｅが入力されていることによって、ファストロック動作を行う。すなわち、ＤＬＬ制御部１３は、遅延量の増加率をノーマルモードの場合よりも高くなるように設定した制御信号ｄｌｌ＿ｃｏｄｅを遅延ライン部１４に送信する。本実施形態では、ノーマルモードのＤＬＬロック動作が行われる際の増加率が「１」であるのに対し、ファストロック動作が行われる際の増加率が「４」に設定されている場合を一例として説明する。このような設定に基づいて決定された遅延量を示す制御信号ｄｌｌ＿ｃｏｄｅが遅延ライン部１４に入力されることによって、遅延ライン部１４は、制御信号ｄｌｌ＿ｃｏｄｅが入力される毎に、活性化される遅延線の数が（図６に示す例では「４」から「３２」まで）「４」ずつ増加するように制御される。ここで、ノーマルモードでは、活性化される遅延線が「４」から「３２」まで増加するために、制御信号ｄｌｌ＿ｃｏｄｅが２８回入力される必要があるが、本実施形態のファストモードでは、制御信号ｄｌｌ＿ｃｏｄｅが７回入力されることによってロック動作が終了する。
その後、タイミングｔ１４において、ＤＬＬ回路１０は、Ｎ値検出動作を行い、Ｎ値として「１」を検出する。そして、タイミングｔ１５において、ＤＬＬ回路１０は、検出したＮ値をレイテンシーカウンタ３０に入力する。
このように、本実施形態では、プレＮ値が１以下である場合には、ロック動作がファストモードとなり、ノーマルモードに比べてロック動作の実行時間が短縮される。このようにしてロック動作の長期化を抑制することによって、シーケンス全体の実行期間の長期化を抑制することが可能になるので、シーケンスを所定の期間（ｔＤＬＬＫ）内に完了させることができる。これにより、ＤＬＬ回路１０は、本シーケンス後にＤＬＬ制御に直ぐに復帰することが可能である。
（変形例）
図７に、Ｎ値検出部５０の変形例を示す。Ｎ値検出部５０において、図４に示すＮ値検出部２０と同じ構成要素については、同じ符号を付している。図４に示すＮ値検出部２０では、４ビットカウンタ２２６で生成されたＮ値信号ｎ＿ｖａｌｕｅが、レイテンシーカウンタ３０にそのまま入力されるとともに、プレＮ値信号ｐｒｅ＿ｎ＿ｖａｌｕｅとしてＤＬＬ制御部１３に入力されていた。これに対し、図７に示すＮ値検出部５０は、４ビットカウンタ２２６で生成されたＮ値信号ｎ＿ｖａｌｕｅがレイテンシーカウンタ３０にそのまま入力されるが、プレＮ値信号ｐｒｅ＿ｎ＿ｖａｌｕｅが、加算器２２７を介してＤＬＬ制御部１３に入力されるように構成されている点で異なっている。
前述のように、ロック時間Ｔｄｌｌが短い場合にはＮ値及びプレＮ値が一致することもあるが、プレＮ値は、ロック動作前に検出されているので、Ｎ値より１少ないこともある。そこで、本変形例では、加算器２２７を用いてプレＮ値を「１」だけ加算することによって、プレＮ値信号ｐｒｅ＿ｎ＿ｖａｌｕｅとＮ値信号ｎ＿ｖａｌｕｅとが同じ値を示すように構成されている。すなわち、本変形例において、Ｎ値検出部５０は、プレＮ値検出動作において検出されたプレ遅延クロックサイクル数（ここでは、Ｎ値信号ｎ＿ｖａｌｕｅの値）を１クロック分増加させた値を、プレＮ値（プレ遅延クロックサイクル数）として検出するように構成されている。
この場合、図８に示すタイミングチャートのように、プレＮ値検出動作において、プレＮ値として検出された値は「４」である。そして、Ｎ値検出動作においてＮ値として検出された値も「４」である。したがって、プレＮ値信号ｐｒｅ＿ｎ＿ｖａｌｕｅとＮ値信号ｎ＿ｖａｌｕｅとが同じ値を示すことができる。なお、プレＮ値については、所定の値（本変形例では、１）を加算器２２７により加算したが、加算方法については限定されない。
また、上述した実施形態では、制御回路は、ファストモードである場合に遅延量の増加率を高めるように構成されているが、制御回路は、ファストモードである場合に遅延量の減少率を高めるように構成されてもよい。即ち、ＤＬＬ制御部１３は、プレ遅延クロックサイクル数が所定値（例えば１）以下である場合に、ロック動作における遅延量の減少率が、プレ遅延クロックサイクル数が所定値より大きい場合のロック動作における遅延量の減少率よりも高くなるように、遅延量を設定してもよい。例えば、上述した実施形態では、ＤＬＬ制御部１３は、遅延線の数を「４」から徐々に増加して遅延させるように制御信号ｄｌｌ＿ｃｏｄｅを構成したが、遅延線の数を「３２」から徐々に減じて遅延させることも可能である。この場合においても、例えば、ノーマルモードでは、制御信号ｄｌｌ＿ｃｏｄｅが入力される毎に、活性化された遅延線が「１」本ずつ減少するが、ファストモードでは、制御信号ｄｌｌ＿ｃｏｄｅが入力される毎に、活性化された遅延線が「４」本ずつ減少する等のように、ノーマルモードよりも遅延量の減少率を高めることによって、早期に遅延動作を完了するように構成されてもよい。
また、ＤＬＬ制御部１３は、ファストモードでロック動作を行う際に、最初（ロック動作直後）に設定する遅延量（活性化する遅延線の本数）を、ノーマルモードの場合よりも多く設定してもよい。例えば、上述した実施形態では、ロック動作において最初に活性化される遅延線の本数は「４」であるが、図９（１）に示すように、ＤＬＬ制御部１３は、ファストモードでロック動作を実行する場合に、活性化される遅延線の本数を「８」から始めてもよい。このように設定することによって、ロック動作をより早く実行するうことが可能になる。
また、Ｎ値検出部２０は、プレＮ値検出動作においてプレＮ値が所定値（例えば１）以下である場合に、ロック動作後のＮ値検出動作を行わなくてもよい。ここで、正確なＮ値を検出するためには、上述した実施形態のように、ロック動作後にＮ値検出動作を行うことが好ましいが、プレＮ値が所定値以下の場合（つまり、ロック動作が長期化すると予想される場合）にはＮ値が「１」となると考えられるので、この場合にはロック動作後のＮ値検出動作を省略することによって、本シーケンスの実行期間をさらに短縮することが可能である。
さらに、上述した実施形態では、プレＮ値が１である場合を一例として説明したが、プレＮ値の値は、１以外の任意の値に設定されてもよい。
また、ＤＬＬ制御部１３は、所定値として複数の値を有し、所定値としての複数の値の各々に対応して変化率が設定されていてもよい。この場合、変化率は、複数の値のうち対応する値が小さいほど高くなるように設定されてもよい。例えば、所定値として「１」及び「２」が設定されている場合に、ＤＬＬ制御部１３は、プレＮ値が１以下である場合に、増加率が「４」である第１のファストモードを実行し、プレＮ値が２である場合に、増加率が「２」である第２のファストモードを実行する等のように、所定値毎に増加率の異なるファストモードを実行してもよい。このようにして、複数の変化率のうちプレＮ値に応じて選択された変化率を用いてロック動作を実行することが可能になる。
また、上述した実施形態では、ファストモードでのロック動作中における遅延量の変化率を一定とした場合を一例として説明したが、これに限定されず、ロック動作中に変化率が変更されるようにＤＬＬ制御部１３を構成してもよい。例えば、ＤＬＬ制御部１３は、ファストモードにおいて、遅延量の増加率を途中で変更してもよい。この場合、図９（２）に示すように、ロック動作の開始時点において、遅延量の増加率を「４」に設定し、所定のタイミング（例えば、入力クロック信号とフィードバック信号との位相差が所定値以下となったタイミング等）以降に増加率を「２」に変更してもよい。このようにして、増加率（変化率）を動的に変更することによって、ロック動作を早期且つ確実に終了させることが可能になる。
また、本実施形態では、プレＮ値の値が１以下である場合の遅延量の増加率が「４」である場合を一例として説明したが、これに限定されず、遅延量の変化率は、任意に設定されてもよい。例えば、プレＮ値の値が１以下である場合の増加率（変化率）は、プレＮ値の値が１より大きい場合の増加率の少なくとも２倍（例えば、２倍や４倍等）であってもよい。これにより、ロック動作をより早期に終了させることが可能になる。
なお、上述した実施形態では、制御回路を備える半導体記録装置がＤＲＡＭである場合を一例として説明したが、本発明は、この場合に限定されない。例えば、半導体記憶装置は、ＳＲＡＭ（Static Random Access Memory）や、フラッシュメモリや、他の半導体記憶装置であってもよい。
以上説明した実施形態及び変形例は、本発明の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。したがって、上記実施形態及び変形例に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含む趣旨である。
上述した実施形態におけるＤＬＬ回路１０の構成は一例であり、適宜変更されてもよいし、他の様々な構成が採用されてもよい。また、Ｎ値検出部２０，５０の構成として図４及び図７を示したが、これらの構成も一例であり、適宜変更されてもよいし、他の様々な構成が採用されてもよい。
１０…ＤＬＬ回路
１１…入力バッファ
１２…位相検出部
１３…ＤＬＬ制御部
１４…遅延ライン部
１５…レプリカ部
１６…出力バッファ
１７…マルチプレクサ
２０，５０…Ｎ値検出部
２１…ｎ＿ｃｌｋ信号生成部
２２…Ｎ値カウント部
３０…レイテンシーカウンタ
ｃｌｋ…入力クロック信号
ｄｌｌ＿ｌｏｃｋｅｄ…制御信号
ｆｂ＿ｃｌｋ…フィードバック信号
ｎ＿ｅｎａｂｌｅ…制御信号
ｎ＿ｖａｌｕｅ…Ｎ値信号
ｐｒｅ＿ｎ＿ｖａｌｕｅ…プレＮ値信号
ｕｐ／ｄｏｗｎ…位相信号

Claims (15)

  1. 入力クロック信号と出力クロック信号との位相差から、遅延量を設定する制御部と、
    前記遅延量が設定される毎に、前記遅延量に基づいて前記入力クロック信号を遅延させて前記出力クロック信号を生成する、遅延動作を行う遅延ライン部と、
    前記遅延動作によって前記入力クロック信号と前記出力クロック信号とが同期した場合に、前記入力クロック信号から前記出力クロック信号までの遅延クロックサイクル数を検出する検出動作を行う検出部と、を備えた制御回路であって、
    前記検出部は、前記遅延動作が行われる前に、前記入力クロック信号から前記出力クロック信号までの遅延クロックサイクル数をプレ遅延クロックサイクル数として検出するプレ検出動作を行い、
    前記制御部は、前記プレ遅延クロックサイクル数が所定値以下である場合に、前記遅延動作における前記遅延量の変化率が、前記プレ遅延クロックサイクル数が前記所定値より大きい場合の前記遅延動作における前記遅延量の変化率よりも高くなるように、前記遅延量を設定することを特徴とする制御回路。
  2. 前記制御部は、前記プレ遅延クロックサイクル数が所定値以下である場合に、前記遅延動作における前記遅延量の増加率が、前記プレ遅延クロックサイクル数が前記所定値より大きい場合の前記遅延動作における前記遅延量の増加率よりも高くなるように、前記遅延量を設定することを特徴とする請求項１に記載の制御回路。
  3. 前記制御部は、複数の値の各々を前記所定値として設定し、
    前記変化率は、前記複数の値の各々に対応して設定されることを特徴とする請求項１に記載の制御回路。
  4. 前記変化率は、前記複数の値のうち対応する値が小さいほど高くなるように設定されていることを特徴とする請求項３に記載の制御回路。
  5. 前記検出部は、前記プレ遅延クロックサイクル数が前記所定値以下である場合に、前記遅延動作後の前記遅延クロックサイクル数の検出動作を行わないことを特徴とする請求項１に記載の制御回路。
  6. 前記検出部は、前記プレ検出動作において検出された前記プレ遅延クロックサイクル数、又は、前記プレ遅延クロックサイクル数を１クロック分増加させた値を前記遅延クロックサイクル数として検出することを特徴とする請求項１に記載の制御回路。
  7. 前記検出部は、前記プレ検出動作において検出された前記プレ遅延クロックサイクル数、又は、前記プレ遅延クロックサイクル数を１クロック分増加させた値を前記プレ遅延クロックサイクル数として検出することを特徴とする請求項１に記載の制御回路。
  8. 前記制御部は、前記プレ遅延クロックサイクル数が前記所定値以下である場合に、前記遅延ライン部の１つ以上の遅延線のうち活性化させる遅延線の割合を、前記プレ遅延クロックサイクル数が前記所定値より大きい場合に活性化させる遅延線の割合よりも高くすることによって、前記変化率が高くなるように設定することを特徴とする請求項１に記載の制御回路。
  9. 前記プレ遅延クロックサイクル数が前記所定値以下の場合の前記変化率は、前記プレ遅延クロックサイクル数が前記所定値より大きい場合の前記変化率の少なくとも２倍であることを特徴とする請求項１に記載の制御回路。
  10. 前記制御部は、前記プレ遅延クロックサイクル数が前記所定値以下の場合の前記変化率を、前記遅延動作中に変更することを特徴とする請求項１に記載の制御回路。
  11. 前記検出部は、前記遅延クロックサイクル数をレイテンシーカウンタに送信することを特徴とする請求項１に記載の制御回路。
  12. 前記検出部は、
    前記検出動作又は前記プレ検出動作が行われる場合に、前記入力クロック信号に対応する信号を生成する信号生成部と、
    前記入力クロック信号に対応する信号が入力されてから、前記出力クロック信号に対応する信号が入力されるまでの間の遅延クロックサイクル数のカウント用信号のクロックサイクル数を、前記遅延クロックサイクル数又は前記プレ遅延クロックサイクル数としてカウントするカウント部と、を備えることを特徴とする請求項１に記載の制御回路。
  13. 前記信号生成部は、
    前記入力クロック信号と前記出力クロック信号とが同期したことを示す信号が入力される第１ワンショット回路と、
    前記プレ検出動作又は前記検出動作を開始するための信号が入力される第２ワンショット回路と、
    前記プレ検出動作又は前記検出動作を終了するための信号が入力される第３ワンショット回路と、
    前記第１ワンショット回路の出力と、前記第２ワンショット回路の出力と、が入力されるＮＯＲ回路と、
    前記第３ワンショット回路の出力と、前記ＮＯＲ回路の出力と、が入力されるフリップフロップ回路と、
    前記フリップフロップ回路の出力と、前記入力クロック信号と、が入力される第１ラッチ回路と、
    前記入力クロック信号と、前記第１ラッチ回路の出力と、が入力される第１ＡＮＤ回路であって、前記入力クロック信号に対応する信号を出力する第１ＡＮＤ回路と、を備えることを特徴とする請求項１２に記載の制御回路。
  14. 前記カウント部は、
    前記プレ検出動作又は前記検出動作を可能にするための信号と、前記入力クロック信号に対応する信号と、が入力される第２ラッチ回路と、
    前記プレ検出動作又は前記検出動作を可能にするための信号と、前記出力クロック信号に対応する信号と、が入力される第３ラッチ回路と、
    前記第２ラッチ回路の出力と、前記第３ラッチ回路の出力と、が入力される第２ＡＮＤ回路と、
    前記第２ＡＮＤ回路の出力と、前記入力クロック信号に対応する信号と、が入力される第４ラッチ回路と、
    前記入力クロック信号と、前記第４ラッチ回路の出力と、が入力される第３ＡＮＤ回路と、
    前記第３ＡＮＤ回路から出力された信号のパルスをカウントするカウンタであって、カウントした値を前記遅延クロックサイクル数又は前記プレ遅延クロックサイクル数として出力するカウンタと、を備えることを特徴とする請求項１２に記載の制御回路。
  15. 半導体記憶装置に設けられた制御部が、入力クロック信号と出力クロック信号との位相差から、遅延量を設定するステップと、
    前記半導体記憶装置に設けられた遅延ライン部が、前記遅延量が設定される毎に、前記遅延量に基づいて前記入力クロック信号を遅延させて前記出力クロック信号を生成する、遅延動作を行うステップと、
    前記半導体記憶装置に設けられた検出部が、前記遅延動作によって前記入力クロック信号と前記出力クロック信号とが同期した場合に、前記入力クロック信号から前記出力クロック信号までの遅延クロックサイクル数を検出する検出動作を行うステップと、
    前記検出部が、前記遅延動作が行われる前に、前記入力クロック信号から前記出力クロック信号までの遅延クロックサイクル数をプレ遅延クロックサイクル数として検出するプレ検出動作を行うステップと、
    前記制御部が、前記プレ遅延クロックサイクル数が所定値以下である場合に、前記遅延動作における前記遅延量の変化率が、前記プレ遅延クロックサイクル数が前記所定値より大きい場合の前記遅延動作における前記遅延量の変化率よりも高くなるように、前記遅延量を設定するステップと、を含むことを特徴とする半導体記憶装置の制御方法。
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