WO2014119558A1 - Ｄｌｌ回路および半導体装置 - Google Patents

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WO2014119558A1
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circuit
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弘樹 高橋
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ピーエスフォー ルクスコ エスエイアールエル
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Definitions

  • the present invention is based on the priority claim of Japanese Patent Application No. 2013-014453 (filed on Jan. 29, 2013), the entire contents of which are incorporated herein by reference. Shall.
  • the present invention relates to a DLL (Delay Locked Loop) circuit and a semiconductor device, for example, a DLL circuit mounted on a semiconductor memory device and a semiconductor memory device including the DLL circuit.
  • a synchronous memory that operates in synchronization with a clock signal has been widely used as a main memory of a personal computer or the like.
  • DDR Double Data Rate
  • input / output data needs to be accurately synchronized with an external clock signal. Therefore, a DLL (Delay Locked) that generates an internal clock signal synchronized with the external clock signal is required. Loop) circuit is essential.
  • Patent Document 1 describes a DRAM (Dynamic Random Access Memory) having a DLL circuit.
  • DRAM Dynamic Random Access Memory
  • output of data read from a memory cell, self refresh timing of the memory cell, and the like are controlled based on an internal clock signal generated by a DLL circuit.
  • Patent Document 2 describes a DLL circuit used in a semiconductor memory device.
  • the DLL circuit described in Patent Document 2 includes a delay line CDL (Coarse Delay Line) with a coarse adjustment pitch and a delay line FDL (Fine Delay Line) with a fine adjustment pitch. After the delay amount is roughly set using the delay line CDL, the delay amount is accurately set using the delay line FDL, thereby determining the delay amount at high speed.
  • CDL Coarse Delay Line
  • FDL Fast Delay Line
  • Patent Document 3 discloses a clock generation circuit that divides an external clock signal to generate an operation clock signal based on the divided clock signal, and a counter circuit that updates a count value in synchronization with the generated operation clock signal. And a delay line that delays an external clock signal based on a delay amount determined according to a count value to generate an internal clock signal.
  • Patent Document 4 includes a variable delay circuit that generates an internal clock signal by delaying an external clock signal, and a frequency dividing circuit that generates a sampling clock signal by dividing the external clock signal. There is described a DLL circuit configured to use a sampling clock signal as a synchronization signal indicating the timing of changing the delay amount of the delay circuit.
  • FIG. 1 is a block diagram illustrating a configuration of a digitally controlled DLL according to Study Example 1.
  • the DLL circuit includes a granularity changing circuit 116, a control circuit 117, a counter circuit 118, a decoder circuit 119, a variable delay circuit 122, a phase determination circuit 124, a frequency divider circuit 126, and a detection circuit 128. Yes.
  • the DLL circuit shown in FIG. 1 generates the output clock signal CKOUT by delaying the input clock signal CK by a desired phase (target phase).
  • the divider circuit 126 divides the input clock signal CK to generate divided clock signals CK1 to CK3 having different phases.
  • the divided clock signal CK1 has a phase advanced from the divided clock signal CK2, and the divided clock signal CK2 has a phase advanced from the divided clock signal CK3.
  • the division ratio of the divided clock signal is determined by the operating frequency and the feedback delay of the DLL circuit. As an example, in DDR3 (DoubleDData Rate 3), a division ratio of 10 or more is used.
  • the counter circuit 118 generates a count value that determines the delay amount of the signal by the variable delay circuit 122, and outputs a count signal CNT indicating the count value to the decoder circuit 119.
  • the decoder circuit 119 decodes the count signal CNT received from the counter circuit 118 and outputs it to the variable delay circuit 122.
  • the variable delay circuit 122 generates and outputs an output clock signal CKOUT obtained by delaying the input clock signal CK according to the delay amount determined according to the count signal CNT.
  • the phase determination circuit 124 determines whether or not the phase difference between the input clock signal CK and the output clock signal CKOUT is larger than the desired target phase, and outputs the determination result to the control circuit 117 as a phase determination signal.
  • the control circuit 117 refers to the phase determination signal in synchronization with the divided clock signal CK1, and indicates whether the phase difference between the input clock signal CK and the output clock signal CKOUT is larger than a desired target phase. Is generated. When the phase difference between the input clock signal CK and the output clock signal CKOUT is larger than the desired target phase, the control circuit 117 outputs a low-level up / down signal UPDN, and the phase difference between the input clock signal CK and the output clock signal CKOUT is If it is smaller than the desired target phase, a high level up / down signal UPDN is output.
  • the level of the up / down signal UPDN output by the control circuit 117 is low level and high level. It detects whether it changed between.
  • the detection circuit 128 outputs a high-level target edge detection signal TE when the level of the up / down signal UPDN changes before and after the count value is changed, and otherwise outputs a low-level target edge detection signal TE.
  • the granularity changing circuit 116 refers to the target edge detection signal TE in synchronization with the frequency-divided clock signal CK2, and when the target edge detection signal TE is at a high level, the width when the counter circuit 118 increments or decrements the count value. (Also referred to as granularity or count width) is changed from large to small, and a granularity designation signal indicating the count width is output.
  • the counter circuit 118 refers to the up / down signal UPDN and the granularity designation signal in synchronization with the divided clock signal CK3.
  • the count value is the count width designated by the granularity designation signal.
  • the count value is decremented by the count width specified by the granularity designation signal.
  • the count width or granularity
  • the count value has a large count width.
  • the granularity is said to be coarse, and the case where the count width of the count value is small is said to be fine. That is, when the granularity is coarse, the delay amount is roughly adjusted by the variable delay circuit 122, and when the granularity is fine, the delay amount is finely adjusted by the variable delay circuit 122.
  • FIG. 2 is a timing chart showing an example of the operation of the DLL circuit (FIG. 1) according to the present study example.
  • the division ratio of the divided clock signals CK1 to CK3 is set to 5.
  • the control circuit 117 refers to the phase determination signal output from the phase determination circuit 124 in synchronization with the rising edge of the divided clock signal CK1 at time t1, and outputs the DLL circuit output phase (ie, the input clock signal CK and the output clock). Since the phase difference from the signal CKOUT is larger than the target phase, the low-level up / down signal UPDN is output.
  • the detection circuit 128 detects that the up / down signal UPDN output from the control circuit 117 has fluctuated before and after the counter circuit 118 changes the count value, and outputs a high-level target edge detection signal TE. .
  • the granularity changing circuit 116 refers to the target edge detection signal TE output from the detection circuit 128 in synchronization with the rising edge of the divided clock signal CK2 at time t2, and the target edge detection signal TE is at a high level. Then, the count width of the counter circuit 118 is changed from 16 to 4, and a granularity designation signal indicating the changed count width 4 is output.
  • the counter circuit 118 refers to the up / down signal UPDN and the granularity designation signal in synchronization with the rising edge of the divided clock signal CK3 at time t3. Since the up / down signal UPDN is at the low level and the granularity designation signal indicates the count width 4, the counter circuit 118 decrements the count value by the count width 4.
  • the granularity changing circuit 116 changes the granularity every time the target edge is detected in synchronization with the divided clock signal CK2 having a phase advanced from that of the divided clock signal CK3. Finally, the DLL circuit reaches a locked state by adjusting the phase with the minimum granularity.
  • the locked state is reached in a period corresponding to five cycles of the divided clock signal.
  • the time until the lock state is reached corresponds to 25 cycles of the input clock signal CK.
  • the setup time (counter width change time) tCR from when the count width (granularity) is changed to when the counter value is updated Is required.
  • the count value is updated using the divided clock signal CK3 that is delayed in phase from the divided clock signal CK2. Since the divided clock signals CK1, CK2, and CK3 are generated in synchronization with the input clock signal CK, they have a phase difference that is an integral multiple of the input clock signal CLK.
  • the setup time tCR is required as the setup time tCR.
  • the frequency division ratio of the control frequency-divided clock signal is always the frequency division ratio (the frequency division ratio of 5 in FIG. 2) obtained by adding the setup time tCR. Yes.
  • FIG. 3 is a block diagram illustrating a configuration of a digitally controlled DLL circuit according to Study Example 2.
  • the counter circuit 118 increments or decrements the count value by using the divided clock signal CK2.
  • the DLL circuit according to Study Example 1 (FIG. 1), in order to change the count value using the divided clock signal CK3, it is necessary to insert the setup time tCR for each frequency division cycle.
  • the DLL circuit according to Study Example 2 it is not necessary to insert the setup time tCR for each frequency division cycle, and the frequency division cycle is shortened by one cycle compared with the DLL circuit according to Study Example 1 (that is, the division time is divided).
  • the frequency division ratio of the peripheral clock signal can be reduced by 1).
  • FIG. 4 is a timing chart showing an example of the operation of the DLL circuit (FIG. 3) according to Study Example 2.
  • the division ratio of the divided clock signals CK1 to CK3 is 4.
  • the control circuit 117 refers to the phase determination signal output from the phase determination circuit 124 in synchronization with the rising edge of the divided clock signal CK1 at the time t1, and the output phase of the DLL circuit is larger than the target phase. Output an up / down signal UPDN.
  • the detection circuit 128 detects that the up / down signal UPDN output from the control circuit 117 has fluctuated before and after the counter circuit 118 changes the count value, and outputs a high-level target edge detection signal TE. .
  • the granularity changing circuit 116 refers to the target edge detection signal TE output from the detection circuit 128 in synchronization with the rising edge of the divided clock signal CK2 at time t2, and the target edge detection signal TE is at a high level.
  • the counter circuit 118 changes the count width when the count value is updated from 16 to 4, and outputs a granularity designation signal indicating the changed count width 4.
  • the counter circuit 118 refers to the up / down signal UPDN and the granularity designation signal in synchronization with the rising edge of the divided clock signal CK2 at time t2. Since the up / down signal UPDN is at the low level and the granularity designation signal indicates the count width 16, the counter circuit 118 decrements the count value by the count width 16. In Study Example 2, the change in the count width and the update of the count value are performed in synchronization with the same divided clock signal CK2, so that the change in the count width is not reflected in the update of the count value at time t2.
  • control circuit 117 refers to the phase determination signal output from the phase determination circuit 124 in synchronization with the rising edge of the divided clock signal CK1 at time t5, and the output phase of the DLL circuit is smaller than the target phase. To output a high level up / down signal UPDN.
  • the detection circuit 128 detects that the up / down signal UPDN output from the control circuit 117 has fluctuated before and after the counter circuit 118 changes the count value, and outputs a high-level target edge detection signal TE. .
  • the granularity changing circuit 116 refers to the target edge detection signal TE output from the detection circuit 128 in synchronization with the rising edge at time t6 of the divided clock signal CK2. Although the target edge detection signal TE is at a high level, a period from when the previous count width is changed until the count width change is reflected in the update of the count value (that is, a period corresponding to one cycle of the divided clock signal) ) Has not elapsed, the granularity changing circuit 116 does not change the count width. Therefore, the granularity changing circuit 116 outputs a granularity designation signal indicating the count width 4.
  • the counter circuit 118 refers to the up / down signal and the granularity designation signal in synchronization with the rising edge of the divided clock signal CK2 at time t6. Since the up / down signal UPDN is at the high level and the granularity designation signal indicates the count width 4, the counter circuit 118 increments the count value by the count width 4.
  • the locked state is reached in a period corresponding to eight cycles of the divided clock signal.
  • the time until the locked state is 32 periods of the input clock signal CK.
  • the granularity change waiting time tCR for one frequency division cycle occurs when the granularity is changed. That is, according to the DLL circuit according to the study example 2, the frequency division ratio of the divided clock signal can be reduced as compared with the DLL circuit according to the study example 1 (FIG. 1).
  • a DLL (Delay Locked Loop) circuit is A variable frequency dividing circuit for generating a first divided clock signal and a second divided clock signal by dividing the first clock signal by a variable dividing ratio; A granularity changing circuit for changing a count width in synchronization with the first divided clock signal; A counter circuit that updates a count value in accordance with the count width in synchronization with the second divided clock signal; A variable delay circuit that generates a second clock signal by delaying the first clock signal based on a delay amount corresponding to the count value; When the magnitude relationship between the phase difference between the first clock signal and the second clock signal and a predetermined value is reversed before and after the update of the count value, the granularity changing circuit changes the count width and changes the variable
  • the frequency dividing circuit makes the frequency dividing ratio of the second frequency-divided clock signal larger than the frequency dividing ratio of the first frequency-divided clock signal.
  • the DLL circuit capable of adjusting the change amount of the delay amount can be locked in a short time.
  • FIG. 6 is a timing diagram illustrating an operation of the DLL circuit according to the first embodiment as an example. It is the table
  • FIG. 6 is a block diagram showing an example of the configuration of a DLL (Delay Locked Loop) circuit according to the present invention.
  • the DLL circuit (70) divides the first clock signal (input clock signal CK) by a variable division ratio, thereby dividing the first divided clock signal (CK2) and the second clock signal (CK2).
  • a variable frequency dividing circuit (26) that generates a divided clock signal (CK2C), and a granularity change that changes the count width (increment width or decrement width of the count value) in synchronization with the first divided clock signal (CK2).
  • FIG. 7 is a timing chart showing an example of the operation of the DLL circuit (70).
  • the magnitude relationship between the phase difference (DLL circuit output phase) between the first clock signal (CK) and the second clock signal (CKOUT) and a predetermined value (target phase) is an update of the count value.
  • the granularity changing circuit (16) changes the count width
  • the variable frequency dividing circuit (26) changes the frequency dividing ratio of the second frequency divided clock signal (CK2C) to the first frequency divided clock signal ( It is made larger than the frequency division ratio of CK2).
  • the granularity changing circuit (16) changes the count width from 16 to 4 to 4 to 1.
  • the variable frequency dividing circuit (26) sets the frequency dividing ratio of the second frequency-divided clock signal (CK2C) to 5 and is larger than 4 that is the frequency-dividing ratio of the first frequency-divided clock signal (CK2). ing.
  • the DLL circuit (70) when the magnitude relationship between the phase difference between the first clock signal (CK) and the second clock signal (CKOUT) and a predetermined value (target phase) is reversed before and after the count value is updated.
  • the frequency division ratio of the second frequency-divided clock signal (CK2C) is made larger than the frequency division ratio of the first frequency-divided clock signal (CK2).
  • the lock timing of the count value can be delayed from the change timing of the count width. Therefore, according to the DLL circuit (70), the locked state can be reached in a shorter time as compared with the DLL circuits according to the study example 1 (FIG. 1) and the study example 2 (FIG. 3). This is because the frequency division ratio can be increased only when the count width is updated.
  • variable frequency dividing circuit (26) increases the frequency dividing ratio of the second frequency-divided clock signal (CK2C) higher than the frequency dividing ratio of the first frequency-divided clock signal (CK2), and then It is preferable that the division ratio of the divided clock signal (CK2) is larger than the division ratio of the second divided clock signal (CK2C).
  • the division ratio of the divided clock signal (CK2) is larger than the division ratio of the second divided clock signal (CK2C).
  • variable frequency dividing circuit (26) divides the first clock signal (CK) by the same frequency dividing ratio (frequency dividing ratio 4 in FIG. 7) to thereby generate a first frequency divided clock having no phase difference.
  • the signal (CK2) and the second divided clock signal (CK2C) are generated, and the second divided clock signal (CK2C) is divided in the divided clock cycle in which the magnitude relationship is reversed before and after the count value is updated.
  • the ratio is made larger than the division ratio of the first divided clock signal (CK2), and the division ratio of the first divided clock signal (CK2) is set in the next divided clock period of the divided clock period.
  • the frequency division ratio of the second frequency-divided clock signal (CK2) may be set larger.
  • variable frequency dividing circuit (26) divides the first clock signal (CK) by the same frequency dividing ratio, thereby dividing the first frequency-divided clock signal (CK2) and the first frequency-divided circuit (CK2). It is preferable to further generate a third divided clock signal (CK1) having a phase advanced from that of the divided clock signal (CK2C).
  • the DLL circuit (70) refers to the determination result by the phase determination circuit (24) in synchronization with the third divided clock signal (CK1), and the first clock signal (CK1) and the second clock signal. It is preferable to further include a control circuit (17) that generates an up / down signal (UPDN) indicating a magnitude relationship between the phase difference of (CKOUT) and a predetermined value (target phase). At this time, when the up / down signal (UPDN) indicates that the phase difference is smaller than the predetermined value, the counter circuit (18) increments the count value by the count width, and the phase difference becomes the predetermined value. If the up / down signal (UPDN) indicates that the count value is larger than the count value, the count value is decremented by the count width.
  • UPDN up / down signal
  • variable frequency dividing circuit (26) sets the frequency dividing ratio of the second frequency-divided clock signal (CK2C) to the first in the frequency-divided clock cycle in which the magnitude relationship is reversed before and after the count value is updated.
  • the first divided clock signal (CK2) and the third frequency-divided clock signal (CK1) may be larger than the frequency division ratio of the second frequency-divided clock signal (CK2C).
  • the DLL circuit (70) determines whether or not the phase difference between the first clock signal (CK) and the second clock signal (CKOUT) is larger than a predetermined value. (24) is preferably provided. Further, the DLL circuit (70) reverses the magnitude relationship between the phase difference and the predetermined value before and after the counter circuit (18) updates the count value based on the determination result of the phase determination circuit (24). It is preferable to include a detection circuit (28) for detecting this and notifying the detection result to the variable frequency dividing circuit (26) and the granularity changing circuit (16).
  • FIG. 5 is a block diagram illustrating an example of the configuration of the semiconductor device (10) including the DLL circuit (70).
  • the semiconductor device (10) receives the external clock signal (CKS) as the first clock signal (CK) and is synchronized with the external clock signal (CKS) as the second clock signal (CKOUT).
  • a DLL circuit (70) for generating an internal clock signal (LCLK_OUT1), a memory cell (MC) for storing output data, and an output buffer (input / output) for outputting the output data to the outside in synchronization with the internal clock signal (LCLK_OUT1) Circuit 64).
  • the semiconductor device (10) it is possible to realize a high-speed read operation.
  • FIG. 5 is a block diagram showing an example of the configuration of a semiconductor device including a DLL circuit according to the present embodiment.
  • the semiconductor device 10 is a DDR type SDRAM (Synchronous Dynamic Random Access Memory), and as external terminals, a clock terminal 11, a command terminal 12, an address terminal 13, and a data input / output terminal 14 (external data terminal).
  • the data strobe terminal 15 is provided.
  • the clock terminal 11 is supplied with an external clock signal CKS.
  • the supplied external clock signal CKS is supplied to the clock buffer 40 and the DLL circuit 70.
  • the clock buffer 40 generates a single-phase internal clock signal ICLK based on the external clock signal CKS and supplies it to the command decoder 32.
  • the DLL circuit 70 receives the external clock signal CKS and generates an internal clock signal LCLK that is phase-controlled and duty-controlled with respect to the external clock signal CKS.
  • the phase control is control for adjusting the phase of the rising (rise) edge of the clock signal.
  • the duty control is a control for adjusting the ratio of the rising period and the falling period (duty ratio) in one cycle of the clock signal to 1: 1 by adjusting the phase of the falling (falling) edge of the clock signal.
  • the generated internal clock signal LCLK is supplied to clock output control circuits 73 and 74.
  • the DLL circuit 70 has a function of determining whether or not the phase and duty ratio of the internal clock signal LCLK have reached the target values (that is, whether the internal clock signal LCLK has been locked), and when determining that the internal clock signal LCLK has locked, the oscillator start signal DLL_OSC_Enable And a function of activating.
  • the oscillator start signal DLL_OSC_Enable is supplied to the DLL refresh control circuit 71.
  • the oscillator activation signal DLL_OSC_Enable is an activation signal for starting measurement after the phase control is once completed until the next phase control is performed. During this period, the oscillator circuit included in the DLL refresh control circuit 71 operates in response to the oscillator start signal DLL_OSC_Enable, counts a predetermined number of clock signals, and then the DLL refresh control circuit 71 instructs readjustment. This is realized by activating DLL_START. In response to the DLL start signal DLL_START, the DLL circuit 70 executes phase control and the like again.
  • the clock output control circuit 73 receives the internal clock signal LCLK, generates the internal clock signal LCLK_OUT1 while switching the operation mode according to the active states of an internal active command ACT and an internal read command READ, which will be described later, and outputs the internal clock signal LCLK_OUT1 to the output node 73a. Output.
  • the internal clock signal LCLK_OUT1 is not output, the clock stop mode in which the potential of the output node 73a is fixed to a low level or a high level, and a clock signal (long cycle clock signal) having a longer cycle than the internal clock signal LCLK is generated.
  • a long cycle clock output mode for outputting the internal clock signal LCLK_OUT1
  • a normal clock output mode for outputting the internal clock signal LCLK as the internal clock signal LCLK_OUT1.
  • the output potential of the output node 73a is supplied to the FIFO 63, the input / output circuit 64, and the DQS input / output circuit 65 through the clock transmission circuit 3.
  • the clock transmission circuit 3 includes a buffer circuit 75 and a clock tree 76.
  • the buffer circuit 75 includes, for example, a plurality of CMOS (Complementary Metal Oxide Semiconductor) connected in series, and outputs an internal clock signal LCLK_OUT1 to the FIFO 63 and the clock tree 76.
  • the clock tree 76 distributes the supplied internal clock signal LCLK_OUT1 to the input / output circuit 64 and the DQS input / output circuit 65.
  • the clock tree 76 also includes, for example, a plurality of CMOSs inside.
  • the clock output control circuit 74 supplies the internal clock signal LCLK to the replica circuit 72 as the internal clock signal LCLK_OUT2 when any of the later-described DLL on signal DLL_ON and DLL start signal DLL_START is activated. When neither is activated, the output of the clock output control circuit 74 is controlled to be fixed at a low level or a high level.
  • the replica circuit 72 is a circuit that reproduces the clock transmission circuit 3 in a pseudo manner.
  • the internal clock signal LCLK_OUT2 input to the replica circuit 72 is supplied to the DLL circuit 70 after receiving a delay or waveform change substantially equal to the delay or waveform change that the internal clock signal LCLK_OUT1 receives while passing through the clock transmission circuit 3.
  • the replica circuit 72 reproduces the internal delay of the semiconductor device 10 and feeds it back to the DLL circuit 70 to control the timing of the internal clock signal LCLK.
  • the semiconductor device 10 can output read data at a timing synchronized with the external clock signal CKS.
  • the command terminal 12 includes a clock enable signal CKE, a row address strobe signal / RAS, a column address strobe signal / CAS, a write enable signal / WE, a chip select signal / CS, a reset signal / RESET, an active command signal ACT, and a read command signal READ.
  • Each command signal CMD such as an idle command signal IDLE is supplied.
  • a signal having “/” at the head of the signal name means an inverted signal of the corresponding signal or a low active signal.
  • the command signal CMD supplied to the command terminal 12 is supplied to the command decoder 32 via the command buffer 31.
  • the internal clock enable signal ICKE obtained by buffering the clock enable signal CKE is also supplied to the clock buffer 40 and the address buffer 41. This is because power consumption can be reduced by stopping the operations of the clock buffer 40 and the address buffer 41 when the clock enable signal CKE is inactive (the internal clock enable signal ICKE is inactive), that is, in a so-called power down mode. .
  • the clock buffer 40 and the address buffer 41 each perform a buffering operation.
  • the command decoder 32 receives various command signals CMD from the command buffer 31, and generates various internal commands by holding, decoding and counting the command signal CMD.
  • These internal commands include various internal commands related to reading / writing of memory cells such as an internal active command ACT, an internal idle command IDLE, an internal read command READ, and an internal write command WRITE, as well as activation / deactivation of the DLL circuit 70.
  • a DLL enable command DLLEnable instructing deactivation, a self-refresh command SelfEnable instructing start / stop of the self-refresh of the memory cell array 60, and the like are also included.
  • Each internal command generated by the command decoder 32 is supplied to each circuit in the semiconductor device 10. Specifically, the internal active command ACT is sent to the row control circuit 51, the internal active command ACT, the internal read command READ, and the internal idle command IDLE are sent to the clock output control circuit 73, and the internal read command READ is sent to the column control circuit 52. However, a DLL enable command DLLEnable and a self-refresh command SelfEnable are supplied to the DLL refresh control circuit 71, respectively.
  • the address terminal 13 is a terminal to which an address signal ADD composed of n + 1 address bits A0 to An is supplied.
  • the supplied address signal ADD is buffered in the address buffer 41, and the row address control circuit for the row address. 51, the column address is supplied to the column control circuit 52 and latched.
  • the row-related control circuit 51 is a circuit that selects one of the word lines WL included in the memory cell array 60 based on the row address supplied from the address buffer 41.
  • a plurality of word lines WL and a plurality of bit lines BL intersect, and memory cells MC are arranged at the intersections (in FIG. 5, one word line WL, one line) Only the bit line BL and one memory cell MC are shown).
  • the bit line BL is connected to the corresponding sense amplifier SA in the sense circuit 61.
  • the column system control circuit 52 is a circuit that selects one of the sense amplifiers SA included in the sense circuit 61.
  • the sense amplifier SA selected by the column control circuit 52 is connected to a read / write amplifier (RWAMP) 62 via the main I / O line MIO.
  • RWAMP read / write amplifier
  • the read data DQ amplified by the sense amplifier SA is further amplified by the read / write amplifier 62, and is output to the outside from the data input / output terminal 14 via the FIFO 63 and the input / output circuit 64.
  • write data DQ input from the outside through the data input / output terminal 14 is sequentially input to the read / write amplifier 62 through the input / output circuit 64 and the FIFO 63, amplified, and then supplied to the sense amplifier SA. Supplied.
  • Data input / output terminal 14 outputs read data DQ and input write data DQ.
  • the semiconductor device 10 is provided with m + 1 (m ⁇ 0) data input / output terminals 14 so that m + 1 bits of data can be input or output simultaneously.
  • the FIFO 63 is a first-in first-out circuit for queuing the read data DQ or the write data DQ, and is provided for each data input / output terminal 14. The description will be focused on the read operation.
  • the read data DQ output from the read / write amplifier 62 is distributed to each data input / output terminal 14 by a multiplexer (not shown) and is queued to the corresponding FIFO 63.
  • the FIFO 63 outputs the queued read data DQ to the input / output circuit 64 at a timing synchronized with the internal clock signal LCLK.
  • the input / output circuit 64 has an output circuit and an input circuit provided for each data input / output terminal 14. The description will focus on the read operation.
  • the output buffer shapes the read data DQ output from the corresponding FIFO 63 and outputs the read data DQ from the corresponding data input / output terminal 14 to the outside at a timing synchronized with the internal clock signal LCLK_OUT1.
  • the data strobe terminal 15 is a terminal for inputting / outputting a data strobe signal DQS which is an operation reference of data input / output between the DQS input / output circuit 65 and an external controller.
  • the DQS input / output circuit 65 has an output circuit and an input circuit provided for each data input / output terminal 14.
  • the data strobe signal DQS is input from the outside to the DQS input / output circuit 65 through the data strobe terminal 15.
  • the DQS input / output circuit 65 controls the timing at which the input / output circuit 64 takes in the write data DQ from the data input / output terminal 14 based on the input data strobe signal DQS.
  • the data strobe data signal DQS_DATA is supplied from the inside of the semiconductor device 10 to the DQS input / output circuit 65.
  • the DQS input / output circuit 65 outputs the data strobe data signal DQS_DATA to the data strobe terminal 15 in synchronization with the internal clock signal LCLK_OUT 1 supplied from the clock tree 76.
  • the external controller takes in the read data DQ output from the data input / output terminal 14 in synchronization with the output data strobe data signal DQS_DATA. That is, the DLL circuit 70 controls the internal clock signal LCLK so that the data strobe data signal DQS_DATA is synchronized with the external clock signal CKS.
  • the DLL refresh control circuit 71 controls the timing for performing the self refresh of the memory cell array 60 and the timing for starting the DLL circuit 70. Since the self-refresh control timing and the start timing of the DLL circuit 70 can be reduced in area by using a common oscillator circuit included in the DLL refresh control circuit 71, the common refresh circuit is used in this way. However, those for self-refreshing and for DLL control may be provided without sharing them.
  • the DLL refresh control circuit 71 includes data Self_Timing indicating the self-refresh interval and data DLL_Timing indicating the periodic start interval of the DLL circuit 70. Is supplied from the ROM 77. These data are written in the ROM 77 at the time of manufacture.
  • the DLL refresh control circuit 71 first activates the DLL on signal DLL_ON indicating the DLL activation period when the input DLL enable command DLLEnable is activated, and the DLL on when the DLL enable command DLLEnable is input.
  • the signal DLL_ON is deactivated.
  • the DLL on signal DLL_ON is supplied to the DLL circuit 70, the clock output control circuit 74, and the replica circuit 72.
  • the DLL ON signal DLL_ON When the DLL ON signal DLL_ON is activated, the DLL circuit 70 performs phase control and duty control of the internal clock signal LCLK, and generates an internal clock signal LCLK in which they are adjusted. This is called the first adjustment.
  • the DLL circuit 70 activates the oscillator start signal DLL_OSC_Enable.
  • the DLL refresh control circuit 71 periodically generates a DLL start signal DLL_START indicating the update period of the DLL circuit 70 at an interval indicated by the data DLL_Timing. Activate.
  • the DLL start signal DLL_START is activated after the oscillator start signal DLL_OSC_Enable is input to an oscillator circuit (not shown) in the DLL refresh control circuit 71 to oscillate a clock signal and count a predetermined number of the clock signal. This is because the DLL circuit 70 adjusts the internal clock signal LCLK for the second and subsequent times according to the DLL start signal DLL_START. In this manner, the DLL circuit 70 periodically adjusts the internal clock signal LCLK to generate the internal clock LCLK within the semiconductor device 10 so that the read data output timing can be synchronized with the external clock at any timing. It is possible to do.
  • the DLL refresh control circuit 71 periodically generates a self-refresh start signal SREF_START at an interval indicated by the data Self_Timing when the self-refresh command SelfEnable is activated, and a refresh circuit (REF) 53 Output to.
  • the self refresh start signal SREF_START is also activated by the control of the oscillator.
  • the refresh circuit 53 outputs row addresses in a predetermined order.
  • the refresh circuit 53 receives the self-refresh start signal SREF_START, the refresh circuit 53 outputs the row address next to the previously output row address to the row-related control circuit 51. By repeating this process, self refresh is finally performed for all row addresses.
  • FIG. 6 is a block diagram showing an example of the configuration of the DLL circuit 70 according to the present embodiment.
  • the DLL circuit 70 includes a granularity changing circuit 16, a control circuit 17, a counter circuit 18, a decoder circuit 19, a variable delay circuit 22, a phase determination circuit 24, a variable frequency dividing circuit 26, and a detection circuit 28.
  • the DLL circuit 70 generates the output clock signal CKOUT by delaying the input clock signal CK by a desired phase (target phase), and outputs the generated output clock signal CKOUT.
  • the variable frequency dividing circuit 26 divides the input clock signal CK by a variable frequency dividing ratio to generate frequency-divided clock signals CK1, CK2, and CK2C having different phases.
  • the phase of the divided clock signal CK1 is ahead of that of the divided clock signals CK2 and CK2C.
  • the divided clock signals CK2 and CK2C have the same phase in the default state except for the case described later.
  • the variable frequency divider 26 outputs three frequency-divided clock signals CK1, CK2, and CK2C.
  • the variable frequency divider 26 outputs other frequency-divided clock signals. You may make it do.
  • the counter circuit 18 generates a count value for determining the delay amount of the signal by the variable delay circuit 22, and outputs a count signal CNT indicating the count value to the decoder circuit 19.
  • the decoder circuit 19 decodes the count signal CNT received from the counter circuit 18 and outputs it to the variable delay circuit 22.
  • variable delay circuit 22 delays the input clock signal CK according to the delay amount determined according to the count signal CNT, and generates the output clock signal CKOUT.
  • the phase determination circuit 24 determines whether or not the phase difference between the input clock signal CK and the output clock signal CKOUT is larger than the desired target phase, and outputs the determination result to the control circuit 17 as a phase determination signal.
  • the control circuit 17 refers to the phase determination signal in synchronization with the divided clock signal CK1, and indicates whether the phase difference between the input clock signal CK and the output clock signal CKOUT is larger than the desired target phase.
  • a signal UPDN is generated.
  • the control circuit 17 outputs a low-level up / down signal UPDN, and the level of the input clock signal CK and the output clock signal CKOUT. If the phase difference is smaller than the desired target phase, a high level up / down signal UPDN is output.
  • the detection circuit 28 detects whether or not the up / down signal UPDN output from the control circuit 17 has changed before and after the counter circuit 18 changes the count value (that is, before and after the variable delay circuit 22 changes the delay amount). To do.
  • the detection circuit 28 outputs a high-level target edge detection signal TE when the up / down signal UPDN fluctuates before and after the count value is changed, and outputs a low-level target edge detection signal TE otherwise.
  • the granularity changing circuit 16 refers to the target edge detection signal TE in synchronization with the divided clock signal CK2, and when the target edge detection signal TE is at high level, the counter circuit 18 updates (increments or decrements) the count value. The count width at that time is changed from large to small, and a granularity designation signal indicating the count width is output.
  • variable frequency dividing circuit 26 When the variable frequency dividing circuit 26 detects that the target edge detection signal TE has transitioned from the low level to the high level, the frequency dividing circuit 26 divides the frequency dividing ratio of the divided clock signal CK2C in the clock cycle. Larger than the ratio. Further, the variable frequency dividing circuit 26 makes the frequency dividing ratio of the frequency-divided clock signals CK1 and CK2 larger than the frequency dividing ratio of the frequency-divided clock signal CK2C in the next clock cycle of the clock cycle.
  • the counter circuit 18 refers to the up / down signal UPDN and the granularity designation signal in synchronization with the divided clock signal CK2C.
  • the count value is the count width designated by the granularity designation signal. Increment only.
  • the counter circuit 18 decrements the count value by the count width designated by the granularity designation signal.
  • FIG. 7 is a timing chart showing an example of the operation of the DLL circuit 70 (FIG. 6) according to the present embodiment.
  • the division ratio of the divided clock signals CK1, CK2, and CK2C generated by the variable frequency dividing circuit 26 in the default state is set to 4.
  • control circuit 17 refers to the phase determination signal output from the phase determination circuit 24 in synchronization with the rising edge of the divided clock signal CK1 at time t1, and outputs the output phase of the DLL circuit 70 (ie, Since the phase difference between the input clock signal CK and the output clock signal CKOUT is larger than the target phase, the low-level up / down signal UPDN is output.
  • the detection circuit 28 detects that the up / down signal UPDN output from the control circuit 17 has fluctuated before and after the counter circuit 18 changes the count value, and outputs a high-level target edge detection signal TE. .
  • the granularity changing circuit 16 refers to the target edge detection signal TE output from the detection circuit 28 in synchronization with the rising edge of the divided clock signal CK2 at time t2, and the target edge detection signal TE is at a high level.
  • the counter circuit 18 changes the count width when the count value is updated from 16 to 4, and outputs a granularity designation signal indicating the changed count width 4.
  • variable frequency dividing circuit 26 When the variable frequency dividing circuit 26 detects that the target edge detection signal TE has transitioned from the low level to the high level at the time t1, the variable frequency dividing circuit 26 sets the frequency dividing ratio of the frequency divided clock signal CK2C to 5 in the clock cycle.
  • the division ratio of CK1 and CK2 is larger than 4.
  • the variable frequency dividing circuit 26 sets the frequency dividing ratio of the frequency-divided clock signals CK1 and CK2 to 5 in the clock cycle next to the clock cycle, which is larger than the frequency dividing ratio 4 of the frequency-divided clock signal CK2C.
  • the counter circuit 18 refers to the up / down signal UPDN and the granularity designation signal in synchronization with the rising edge of the divided clock signal CK2C at time t3. Since the up / down signal UPDN is at the low level and the granularity designation signal indicates the count width 4, the counter circuit 18 decrements the count value by the count width 4.
  • the locked state is reached in a period in which three cycles of the divided clock signal with the division ratio 4 and two cycles of the divided clock signal with the division ratio 6 are added. That is, the time until the lock state is reached (lock time) corresponds to 22 cycles of the input clock signal CK.
  • the detection circuit 28 when the detection circuit 28 detects that the phase difference between the output clock signal CKOUT and the input clock signal CK has crossed the target phase (that is, the magnitude relationship is reversed), the detection circuit 28 Generates a high-level target edge detection signal TE.
  • the variable frequency dividing circuit 26 is a frequency dividing circuit that can change the frequency dividing ratio as necessary. Further, a target edge detection signal TE that is an output signal of the detection circuit 28 is connected to the variable frequency dividing circuit 26.
  • the variable frequency dividing circuit 26 has a period of n times the input clock signal CLK (frequency dividing ratio n, in the example shown in FIG. 7, the frequency dividing ratio 4) in the normal time when the magnitude reversal is not detected. A peripheral clock signal is generated.
  • the detection circuit 28 When the DLL circuit 70 starts the locking operation and the counter circuit 18 adjusts the count value and the above-described magnitude relationship is reversed, the detection circuit 28 generates the high-level target edge detection signal TE.
  • the variable frequency dividing circuit 26 delays the divided clock signal CK2C by an arbitrary period (one period of the input clock signal CK in FIG. 7) and sets the setup time tCR. Secure.
  • the divided clock signal CK2C is delayed, the change in the variable delay circuit 22 is delayed, so that the feedback delay is also extended. Therefore, the next divided clock signal CK1 is also delayed by the setup time tCR. As a result, the frequency dividing period is extended only when the target edge is detected.
  • the DLL circuit 70 of the present embodiment regardless of whether the count width is changed or not, the DLL circuit (FIG. 1) according to Study Example 1 in which the division period is always added with the setup time tCR, or the count width is changed. As compared with the DLL circuit (FIG. 3) according to Example 2 in which one period of the divided clock is assigned as the setup time tCR at the time, the lock time can be shortened.
  • the divided clock that is constantly added with the counter granularity change time tCR is increased only by changing the counter granularity.
  • the overhead when changing the counter granularity is shortened, and the DLL circuit It is possible to greatly reduce the time required for the phase lock.
  • FIG. 8 is a table comparing the performance of the DLL circuit according to the first and second study examples and the performance of the DLL circuit 70 according to the present embodiment.
  • the variable delay circuit was adjusted with an 11-bit counter, and the count width (granularity) was changed as shown in FIG. Further, the frequency division ratio of the divided clock signal of the DLL circuit (FIG. 1) of the study example 1 is set to 10, and the frequency division ratio of the divided clock signal of the DLL circuit of the study example 2 (FIG. 3) is set to 8. Furthermore, the division ratio of the divided clock signal of the DLL circuit 70 of the present embodiment is set to 8 by default, and the division ratio when the division ratio is changed and increased is set to 10. That is, the setup time (counter width change time) tCR is set to two cycles of the input clock signal CK.
  • the count value was updated 32 times when the count width was 64, and the count value was updated four times when the count width was 16, 4, and 1.
  • the number of changes of the count width is 3 (64 ⁇ 16, 16 ⁇ 4, 4 ⁇ 1).
  • the reduction rate of the number of lock cycles for the DLLs in the examination examples 1 and 2 is approximately expressed by the following equation.
  • Reduction rate for the DLL circuit of Study Example 1 tCR (number of cycles) / frequency division ratio; Reduction rate for DLL circuit in Study Example 2: Count width change count / count total update count
  • the reduction rate increases as the setup time tCR increases for the DLL circuit of the study example 1, while the DLL circuit of the study example 2
  • the reduction rate increases as the number of count width switching increases.

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Abstract

ＤＬＬ回路は、第１のクロック信号を可変な分周比で分周することにより第１の分周クロック信号および第２の分周クロック信号を生成する可変分周回路と、第１の分周クロック信号に同期してカウント幅を変更する粒度変更回路と、第２の分周クロック信号に同期してカウント値を前記カウント幅に応じて更新するカウンタ回路と、カウント値に応じた遅延量に基づいて第１のクロック信号を遅延させることにより第２のクロック信号を生成する可変遅延回路とを備え、第１のクロック信号と第２のクロック信号の位相差と所定の値との大小関係がカウント値の更新前後で逆転した場合、粒度変更回路はカウント幅を変更し、可変分周回路は第２の分周クロック信号の分周比を第１の分周クロック信号の分周比よりも大きくする。遅延量の変更幅を調整可能なＤＬＬ回路において、短い時間でロック状態とする。

Description

ＤＬＬ回路および半導体装置
［関連出願についての記載］
　本発明は、日本国特許出願：特願２０１３－０１４４５３号（２０１３年０１月２９日出願）の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
　本発明は、ＤＬＬ（Delay Locked Loop）回路および半導体装置に関し、例えば、半導体記憶装置に搭載されるＤＬＬ回路およびＤＬＬ回路を備えた半導体記憶装置に関する。
　近年、パーソナルコンピュータ等のメインメモリとして、クロック信号に同期した動作を行うシンクロナスメモリが広く用いられている。特に、ＤＤＲ（Double Data Rate）型のシンクロナスメモリでは、入出力データを外部クロック信号に対して正確に同期させる必要があるため、外部クロック信号に同期した内部クロック信号を生成するＤＬＬ（Delay Locked Loop）回路が必須とされる。
　一例として、特許文献１には、ＤＬＬ回路を備えたＤＲＡＭ（Dynamic Random Access Memory）が記載されている。特許文献１に記載されたＤＲＡＭでは、メモリセルから読み出されたデータの出力、メモリセルのセルフリフレッシュのタイミング等をＤＬＬ回路によって生成された内部クロック信号に基づいて制御する。
　また、特許文献２には、半導体記憶装置において使用されるＤＬＬ回路が記載されている。特許文献２に記載されたＤＬＬ回路は、調整ピッチの粗い遅延線ＣＤＬ（Coarse Delay Line）と、調整ピッチの細かい遅延線ＦＤＬ（Fine Delay Line）を有する。遅延線ＣＤＬを用いて遅延量を大まかに設定した後、遅延線ＦＤＬを用いて遅延量を正確に設定することで、高速に遅延量を確定する。
　さらに、特許文献３には、外部クロック信号を分周して分周クロック信号に基づいて動作クロック信号を生成するクロック生成回路と、生成した動作クロック信号に同期してカウント値を更新するカウンタ回路と、カウント値に従って決定された遅延量に基づいて外部クロック信号を遅延させて内部クロック信号を生成するディレイライン（遅延線）と、を備えたＤＬＬ回路が記載されている。
　また、特許文献４には、外部クロック信号を遅延させることにより内部クロック信号を生成する可変遅延回路と、外部クロック信号を分周することによりサンプリングクロック信号を生成する分周回路とを備え、可変遅延回路の遅延量を変化させるタイミングを示す同期信号としてサンプリングクロック信号を用いるように構成されたＤＬＬ回路が記載されている。
特開２０１２－１２９６３０号公報 特開２００９－０２１７０６号公報 特開２０１０－２２６１７３号公報 特開２０１１－００９９２２号公報
　上記特許文献の全開示内容は、本書に引用をもって繰り込み記載されているものとする。以下の分析は、本発明者によってなされたものである。本発明者は、本願発明の着想に至る前に、以下の２つのＤＬＬ回路（検討例１、検討例２）について検討し、これらのＤＬＬ回路に含まれる問題点について考察した。
　（検討例１）
　第１の検討例（検討例１）に係るＤＬＬ回路について、図面を参照して説明する。図１は、検討例１に係るデジタル制御型のＤＬＬの構成を示すブロック図である。図１を参照すると、ＤＬＬ回路は、粒度変更回路１１６、制御回路１１７、カウンタ回路１１８、デコーダ回路１１９、可変遅延回路１２２、位相判定回路１２４、分周回路１２６、および、検出回路１２８を備えている。
　図１に示したＤＬＬ回路は、入力クロック信号ＣＫを所望の位相（ターゲット位相）だけ遅延することにより、出力クロック信号ＣＫＯＵＴを生成する。
　分周回路１２６は、入力クロック信号ＣＫを分周して、位相の異なる分周クロック信号ＣＫ１～ＣＫ３を生成する。分周クロック信号ＣＫ１は分周クロック信号ＣＫ２よりも位相が進んでおり、分周クロック信号ＣＫ２は分周クロック信号ＣＫ３よりも位相が進んでいる。分周クロック信号の分周比は、動作周波数と、ＤＬＬ回路のフィードバック遅延によって決定され、一例として、ＤＤＲ３（Double Data Rate 3）では、分周比１０以上が用いられる。
　カウンタ回路１１８は、可変遅延回路１２２による信号の遅延量を決定するカウント値を生成し、カウント値を示すカウント信号ＣＮＴをデコーダ回路１１９に出力する。
　デコーダ回路１１９は、カウンタ回路１１８から受信したカウント信号ＣＮＴをデコードし、可変遅延回路１２２に出力する。
　可変遅延回路１２２は、カウント信号ＣＮＴに応じて決まる遅延量に応じて、入力クロック信号ＣＫを遅延させた出力クロック信号ＣＫＯＵＴを生成して出力する。
　位相判定回路１２４は、入力クロック信号ＣＫと出力クロック信号ＣＫＯＵＴの位相差が所望のターゲット位相よりも大きいか否かを判定し、判定結果を位相判定信号として制御回路１１７に出力する。
　制御回路１１７は、分周クロック信号ＣＫ１に同期して位相判定信号を参照し、入力クロック信号ＣＫと出力クロック信号ＣＫＯＵＴの位相差が所望のターゲット位相よりも大きいか否かを示すアップダウン信号ＵＰＤＮを生成する。制御回路１１７は、入力クロック信号ＣＫと出力クロック信号ＣＫＯＵＴの位相差が所望のターゲット位相よりも大きい場合、ロウレベルのアップダウン信号ＵＰＤＮを出力し、入力クロック信号ＣＫと出力クロック信号ＣＫＯＵＴの位相差が所望のターゲット位相よりも小さい場合、ハイレベルのアップダウン信号ＵＰＤＮを出力する。
　検出回路１２８は、カウンタ回路１１８がカウント値を変更する前後（すなわち、可変遅延回路１２２が遅延量を変更する前後）で、制御回路１１７が出力するアップダウン信号ＵＰＤＮのレベルがロウレベルとハイレベルとの間で変化したか否かを検出する。検出回路１２８は、カウント値の変更前後においてアップダウン信号ＵＰＤＮのレベルが変化した場合、ハイレベルのターゲットエッジ検出信号ＴＥを出力し、それ以外の場合、ロウレベルのターゲットエッジ検出信号ＴＥを出力する。
　粒度変更回路１１６は、分周クロック信号ＣＫ２に同期してターゲットエッジ検出信号ＴＥを参照し、ターゲットエッジ検出信号ＴＥがハイレベルである場合、カウンタ回路１１８がカウント値をインクリメントないしデクリメントする際の幅（粒度、カウント幅ともいう。）を大から小へと変更し、当該カウント幅を示す粒度指定信号を出力する。
　カウンタ回路１１８は、分周クロック信号ＣＫ３に同期して、アップダウン信号ＵＰＤＮおよび粒度指定信号を参照し、アップダウン信号ＵＰＤＮがハイレベルである場合、カウント値を粒度指定信号で指定されたカウント幅（粒度）だけインクリメントし、一方、アップダウン信号ＵＰＤＮがロウレベルである場合、カウント値を粒度指定信号で指定されたカウント幅だけデクリメントする。
　なお、本明細書においては、可変遅延回路の遅延量を決定するカウント値をインクリメントないしデクリメントする際のカウント値の変動の幅をカウント幅（ないし粒度）といい、カウント値のカウント幅が大きい場合を粒度が粗いといい、カウント値のカウント幅が小さい場合を粒度が細かいという。すなわち、粒度が粗い場合、可変遅延回路１２２によって遅延量の粗調整が行われ、粒度が細かい場合、可変遅延回路１２２によって遅延量の微調整が行われる。
　図２は、本検討例に係るＤＬＬ回路（図１）の動作を一例として示すタイミング図である。図２においては、一例として、分周クロック信号ＣＫ１～ＣＫ３の分周比を５とした。
　制御回路１１７は、分周クロック信号ＣＫ１の時刻ｔ１の立ち上がりエッジに同期して、位相判定回路１２４が出力した位相判定信号を参照し、ＤＬＬ回路の出力位相（すなわち、入力クロック信号ＣＫと出力クロック信号ＣＫＯＵＴとの位相差）がターゲット位相よりも大きいことから、ロウレベルのアップダウン信号ＵＰＤＮを出力する。
　時刻ｔ１において、検出回路１２８は、カウンタ回路１１８がカウント値を変更する前後で、制御回路１１７が出力するアップダウン信号ＵＰＤＮが変動したことを検出し、ハイレベルのターゲットエッジ検出信号ＴＥを出力する。
　粒度変更回路１１６は、分周クロック信号ＣＫ２の時刻ｔ２の立ち上がりエッジに同期して、検出回路１２８から出力されたターゲットエッジ検出信号ＴＥを参照し、ターゲットエッジ検出信号ＴＥがハイレベルであることから、カウンタ回路１１８のカウント幅を１６から４に変更し、変更後のカウント幅４を示す粒度指定信号を出力する。
　カウンタ回路１１８は、分周クロック信号ＣＫ３の時刻ｔ３の立ち上がりエッジに同期して、アップダウン信号ＵＰＤＮおよび粒度指定信号を参照する。アップダウン信号ＵＰＤＮがロウレベルであり、粒度指定信号がカウント幅４を示すことから、カウンタ回路１１８はカウント値をカウント幅４だけデクリメントする。
　このように、カウンタ回路１１８によるカウント幅（粒度）を大から小へと変更することにより、ＤＬＬ回路によるロック動作を高速化することが可能となる。検討例１では、粒度変更回路１１６は、分周クロック信号ＣＫ３よりも位相の進んだ分周クロック信号ＣＫ２に同期して、ターゲットエッジ検出毎に、粒度を変更する。最終的には、最小粒度で位相の調整を行うことで、ＤＬＬ回路はロック状態に至る。
　図２に示した例においては、分周クロック信号の５周期に相当する期間でロック状態に至る。検討例１では、分周クロック信号の分周比が５であるから、ロック状態となるまでの時間（ロック時間）は、入力クロック信号ＣＫの２５周期分に相当する。
　検討例１のようにターゲットエッジ検出毎にカウンタ回路１１８のカウント値の粒度を変更する場合、カウント幅（粒度）を変更してからカウンタ値を更新するまでのセットアップ時間（カウンタ幅変更時間）ｔＣＲが必要となる。図１に示した例では、カウンタ回路１１８のカウント値の更新（インクリメントまたはデクリメント）は、分周クロック信号ＣＫ２で確定した粒度指定信号に基づいて実行する必要がある。したがって、カウント値の更新は、分周クロック信号ＣＫ２よりも位相の遅れた分周クロック信号ＣＫ３を利用して行われる。分周クロック信号ＣＫ１、ＣＫ２、ＣＫ３は、入力クロック信号ＣＫに同期して生成されるため、入力クロック信号ＣＬＫの整数倍の位相差を有する。したがって、セットアップ時間ｔＣＲとして、最低でも１サイクルが必要とされる。このセットアップ時間ｔＣＲを確保するために、検討例１では、制御用の分周クロック信号の分周比は、常に、セットアップ時間ｔＣＲを加算した分周比（図２では、分周比５）としている。
　（検討例２）
　第２の検討例（検討例２）に係るＤＬＬ回路について、図面を参照して説明する。図３は、検討例２に係るデジタル制御型のＤＬＬ回路の構成を示すブロック図である。
　検討例２では、カウンタ回路１１８は、カウント値のインクリメントまたはデクリメントを、分周クロック信号ＣＫ２を利用して行う。検討例１に係るＤＬＬ回路（図１）では、分周クロック信号ＣＫ３を用いてカウント値を変更するために、分周サイクル毎にセットアップ時間ｔＣＲを挿入する必要がある。一方、検討例２に係るＤＬＬ回路では、分周サイクル毎にセットアップ時間ｔＣＲを挿入する必要がなく、検討例１に係るＤＬＬ回路と比較して、分周サイクルを１サイクルだけ短く（すなわち、分周クロック信号の分周比を１だけ小さく）することができる。
　図４は、検討例２に係るＤＬＬ回路（図３）の動作を一例として示すタイミング図である。図４においては、一例として、分周クロック信号ＣＫ１～ＣＫ３の分周比を４とした。
　制御回路１１７は、位相判定回路１２４が出力した位相判定信号を、分周クロック信号ＣＫ１の時刻ｔ１の立ち上がりエッジに同期して参照し、ＤＬＬ回路の出力位相がターゲット位相よりも大きいことから、ロウレベルのアップダウン信号ＵＰＤＮを出力する。
　時刻ｔ１において、検出回路１２８は、カウンタ回路１１８がカウント値を変更する前後で、制御回路１１７が出力するアップダウン信号ＵＰＤＮが変動したことを検出し、ハイレベルのターゲットエッジ検出信号ＴＥを出力する。
　粒度変更回路１１６は、分周クロック信号ＣＫ２の時刻ｔ２の立ち上がりエッジに同期して、検出回路１２８から出力されたターゲットエッジ検出信号ＴＥを参照し、ターゲットエッジ検出信号ＴＥがハイレベルであることから、カウンタ回路１１８がカウント値を更新する際のカウント幅を１６から４に変更し、変更後のカウント幅４を示す粒度指定信号を出力する。
　カウンタ回路１１８は、分周クロック信号ＣＫ２の時刻ｔ２の立ち上がりエッジに同期して、アップダウン信号ＵＰＤＮおよび粒度指定信号を参照する。アップダウン信号ＵＰＤＮがロウレベルであり、粒度指定信号がカウント幅１６を示すことから、カウンタ回路１１８は、カウント値をカウント幅１６だけデクリメントする。検討例２においては、カウント幅の変更およびカウント値の更新が同一の分周クロック信号ＣＫ２に同期して行われるため、時刻ｔ２におけるカウント値の更新においては、カウント幅の変更が反映されない。
　次に、制御回路１１７は、分周クロック信号ＣＫ１の時刻ｔ５の立ち上がりエッジに同期して、位相判定回路１２４が出力した位相判定信号を参照し、ＤＬＬ回路の出力位相がターゲット位相よりも小さいことから、ハイレベルのアップダウン信号ＵＰＤＮを出力する。
　時刻ｔ５において、検出回路１２８は、カウンタ回路１１８がカウント値を変更する前後で、制御回路１１７が出力するアップダウン信号ＵＰＤＮが変動したことを検出し、ハイレベルのターゲットエッジ検出信号ＴＥを出力する。
　粒度変更回路１１６は、分周クロック信号ＣＫ２の時刻ｔ６の立ち上がりエッジに同期して、検出回路１２８から出力されたターゲットエッジ検出信号ＴＥを参照する。ターゲットエッジ検出信号ＴＥはハイレベルであるものの、前回カウント幅を変更した後、カウント幅の変更がカウント値の更新に反映されるまでの期間（すなわち、分周クロック信号の１周期に相当する期間）を経過していないため、粒度変更回路１１６は、カウント幅を変更しない。したがって、粒度変更回路１１６は、カウント幅４を示す粒度指定信号を出力する。
　カウンタ回路１１８は、分周クロック信号ＣＫ２の時刻ｔ６の立ち上がりエッジに同期して、アップダウン信号および粒度指定信号を参照する。アップダウン信号ＵＰＤＮがハイレベルであり、粒度指定信号がカウント幅４を示すことから、カウンタ回路１１８は、カウント値をカウント幅４だけインクリメントする。
　図４に示した例においては、分周クロック信号の８周期に相当する期間でロック状態に至る。検討例２では、分周クロック信号の分周比が４であるから、ロック状態となるまでの時間（ロック時間）は、入力クロック信号ＣＫの３２周期分となる。
　検討例２に係るＤＬＬ回路によると、粒度変更時に１分周サイクル分の粒度変更待ち時間ｔＣＲが発生する。すなわち、検討例２に係るＤＬＬ回路によると、検討例１に係るＤＬＬ回路（図１）と比較して分周クロック信号の分周比を小さくできるものの、粒度を変更する都度、１分周サイクルに相当するセットアップ時間ｔＣＲが生じる。
　以上のように、検討例１に係るＤＬＬ回路および検討例２に係るＤＬＬ回路のいずれの場合にも、ＤＬＬ回路がロック状態となるまでの時間が長くなるという問題がある。
　一実施の形態によれば、ＤＬＬ（Delay Locked Loop）回路は、
　第１のクロック信号を可変な分周比で分周することにより第１の分周クロック信号および第２の分周クロック信号を生成する可変分周回路と、
　前記第１の分周クロック信号に同期してカウント幅を変更する粒度変更回路と、
　前記第２の分周クロック信号に同期してカウント値を前記カウント幅に応じて更新するカウンタ回路と、
　前記カウント値に応じた遅延量に基づいて前記第１のクロック信号を遅延させることにより第２のクロック信号を生成する可変遅延回路と、を備え、
　前記第１のクロック信号と前記第２のクロック信号の位相差と所定の値との大小関係が前記カウント値の更新前後で逆転した場合、前記粒度変更回路は前記カウント幅を変更し、前記可変分周回路は前記第２の分周クロック信号の分周比を前記第１の分周クロック信号の分周比よりも大きくする。
　前記一実施の形態に係るＤＬＬ回路によると、遅延量の変更幅を調整可能なＤＬＬ回路において、短い時間でロック状態とすることができる。
第１の検討例に係るＤＬＬ回路の構成を一例として示すブロック図である。 第１の検討例に係るＤＬＬ回路の動作を一例として示すタイミング図である。 第２の検討例に係るＤＬＬ回路の構成を一例として示すブロック図である。 第２の検討例に係るＤＬＬ回路の動作を一例として示すタイミング図である。 第１の実施形態に係るＤＬＬ回路を備えた半導体装置の構成を一例として示すブロック図である。 第１の実施形態に係るＤＬＬ回路の構成を一例として示すブロック図である。 第１の実施形態に係るＤＬＬ回路の動作を一例として示すタイミング図である。 第１および第２の検討例に係るＤＬＬ回路の性能と、第１の実施形態に係るＤＬＬ回路の性能を例示した表である。
　はじめに、本発明の概要について説明する。なお、この概要に付記する図面参照符号は、専ら理解を助けるための例示であり、本発明を図示の態様に限定することを意図するものではない。
　図６は、本発明に係るＤＬＬ（Delay Locked Loop）回路の構成を一例として示すブロック図である。図６を参照すると、ＤＬＬ回路（７０）は、第１のクロック信号（入力クロック信号ＣＫ）を可変な分周比で分周することにより第１の分周クロック信号（ＣＫ２）および第２の分周クロック信号（ＣＫ２Ｃ）を生成する可変分周回路（２６）と、第１の分周クロック信号（ＣＫ２）に同期してカウント幅（カウント値のインクリメント幅ないしデクリメント幅）を変更する粒度変更回路（１６）と、第２の分周クロック信号（ＣＫ２Ｃ）に同期してカウント値をカウント幅に応じて更新するカウンタ回路（１８）と、カウント値に応じた遅延量に基づいて第１のクロック信号（ＣＫ）を遅延させることにより、第２のクロック信号（出力クロック信号ＣＫＯＵＴ）を生成する可変遅延回路（２２）と、を備えている。
　図７は、ＤＬＬ回路（７０）の動作を一例として示すタイミング図である。図７を参照すると、第１のクロック信号（ＣＫ）と第２のクロック信号（ＣＫＯＵＴ）との位相差（ＤＬＬ回路出力位相）と所定の値（ターゲット位相）との大小関係がカウント値の更新前後で逆転した場合、粒度変更回路（１６）はカウント幅を変更し、可変分周回路（２６）は第２の分周クロック信号（ＣＫ２Ｃ）の分周比を第１の分周クロック信号（ＣＫ２）の分周比よりも大きくする。
　図７では、一例として、上記大小関係がカウント値の更新前後で逆転した場合、粒度変更回路（１６）は、カウント幅を１６から４へ、４から１へと変更している。また、可変分周回路（２６）は、第２の分周クロック信号（ＣＫ２Ｃ）の分周比を５とし、第１の分周クロック信号（ＣＫ２）の分周比である４よりも大きくしている。
　ＤＬＬ回路（７０）では、第１のクロック信号（ＣＫ）と第２のクロック信号（ＣＫＯＵＴ）の位相差と所定の値（ターゲット位相）との大小関係がカウント値の更新前後で逆転した場合に、第２の分周クロック信号（ＣＫ２Ｃ）の分周比を第１の分周クロック信号（ＣＫ２）の分周比より大きくする。このとき、カウント幅の変更時において、カウント値の更新のタイミングをカウント幅の変更のタイミングよりも遅らせることが可能となる。したがって、ＤＬＬ回路（７０）によると、検討例１（図１）および検討例２（図３）に係るＤＬＬ回路と比較して、短い時間でロック状態に到達することができる。なぜなら、カウント幅の更新時にのみ、分周比を大きくすることができるからである。
　さらに、可変分周回路（２６）は、第２の分周クロック信号（ＣＫ２Ｃ）の分周比を第１の分周クロック信号（ＣＫ２）の分周比よりも大きくした後、第１の分周クロック信号（ＣＫ２）の分周比を第２の分周クロック信号（ＣＫ２Ｃ）の分周比よりも大きくすることが好ましい。図７では、一例として、第２の分周クロック信号（ＣＫ２Ｃ）の分周比を５とし、第１の分周クロック信号（ＣＫ２）の分周比を４とした後の分周クロック周期において、第１の分周クロック信号（ＣＫ２）の分周比を５とし、第２の分周クロック信号（ＣＫ２Ｃ）の分周比４よりも大きくしている。これにより、第１の分周クロック信号（ＣＫ２）と第２の分周クロック信号（ＣＫ２Ｃ）との位相差を解消することが可能となる。
　また、可変分周回路（２６）は、第１のクロック信号（ＣＫ）を同一の分周比（図７では分周比４）で分周することにより位相差のない第１の分周クロック信号（ＣＫ２）および第２の分周クロック信号（ＣＫ２Ｃ）を生成し、上記大小関係がカウント値の更新前後で逆転した分周クロック周期において、第２の分周クロック信号（ＣＫ２Ｃ）の分周比を第１の分周クロック信号（ＣＫ２）の分周比よりも大きくし、当該分周クロック周期の次の分周クロック周期において、第１の分周クロック信号（ＣＫ２）の分周比を第２の分周クロック信号（ＣＫ２）の分周比よりも大きくするようにしてもよい。
　図６および図７を参照すると、可変分周回路（２６）は、第１のクロック信号（ＣＫ）を同一の分周比で分周することにより第１の分周クロック信号（ＣＫ２）および第２の分周クロック信号（ＣＫ２Ｃ）よりも位相の進んだ第３の分周クロック信号（ＣＫ１）をさらに生成することが好ましい。
　また、ＤＬＬ回路（７０）は、第３の分周クロック信号（ＣＫ１）に同期して位相判定回路（２４）による判定結果を参照し、第１のクロック信号（ＣＫ１）と第２のクロック信号（ＣＫＯＵＴ）の位相差と所定の値（ターゲット位相）との大小関係を示すアップダウン信号（ＵＰＤＮ）を生成する制御回路（１７）をさらに備えることが好ましい。このとき、カウンタ回路（１８）は、上記位相差が上記所定の値よりも小さいことをアップダウン信号（ＵＰＤＮ）が示す場合、カウント値をカウント幅だけインクリメントし、上記位相差が上記所定の値よりも大きいことをアップダウン信号（ＵＰＤＮ）が示す場合、カウント値をカウント幅だけデクリメントする。
　図７を参照すると、可変分周回路（２６）は、上記大小関係がカウント値の更新前後で逆転した分周クロック周期において、第２の分周クロック信号（ＣＫ２Ｃ）の分周比を第１の分周クロック信号（ＣＫ２）および第３の分周クロック信号（ＣＫ１）の分周比よりも大きくし、当該分周クロック周期の次の分周クロック周期において、第１の分周クロック信号（ＣＫ２）および第３の分周クロック信号（ＣＫ１）の分周比を第２の分周クロック信号（ＣＫ２Ｃ）の分周比よりも大きくするようにしてもよい。
　図６を参照すると、ＤＬＬ回路（７０）は、第１のクロック信号（ＣＫ）と第２のクロック信号（ＣＫＯＵＴ）との位相差が所定の値よりも大きいか否かを判定する位相判定回路（２４）を備えることが好ましい。また、ＤＬＬ回路（７０）は、位相判定回路（２４）の判定結果に基づいて、カウンタ回路（１８）がカウント値を更新する前後で上記位相差と上記所定の値との大小関係が逆転したことを検出し、検出結果を可変分周回路（２６）および粒度変更回路（１６）に通知する検出回路（２８）を備えることが好ましい。
　図５は、ＤＬＬ回路（７０）を備えた半導体装置（１０）の構成を一例として示すブロック図である。図５を参照すると、半導体装置（１０）は、第１のクロック信号（ＣＫ）として外部クロック信号（ＣＫＳ）を受信し、第２のクロック信号（ＣＫＯＵＴ）として外部クロック信号（ＣＫＳ）に同期した内部クロック信号（ＬＣＬＫ＿ＯＵＴ１）を生成するＤＬＬ回路（７０）と、出力データを記憶するメモリセル（ＭＣ）と、出力データを内部クロック信号（ＬＣＬＫ＿ＯＵＴ１）に同期して外部に出力する出力バッファ（入出力回路６４）と、を備えている。かかる半導体装置（１０）によると、高速な読み出し動作を実現することが可能となる。
　（実施形態１）
　第１の実施形態に係るＤＬＬ（Delay Locked Loop）回路について、図面を参照して説明する。始めに、本実施形態に係るＤＬＬ回路を備えた半導体装置（例えば、ＤＲＡＭ等のメモリ装置）の全体構成について説明する。
　図５は、本実施形態に係るＤＬＬ回路を備えた半導体装置の構成を一例として示すブロック図である。図５を参照すると、半導体装置１０はＤＤＲ型のＳＤＲＡＭ(Synchronous Dynamic Random Access Memory)であり、外部端子として、クロック端子１１、コマンド端子１２、アドレス端子１３、データ入出力端子１４（外部データ端子）、データストローブ端子１５を備えている。
　クロック端子１１は、外部クロック信号ＣＫＳが供給される。供給された外部クロック信号ＣＫＳは、クロックバッファ４０およびＤＬＬ回路７０に供給される。クロックバッファ４０は、外部クロック信号ＣＫＳに基づいて単相の内部クロック信号ＩＣＬＫを生成し、コマンドデコーダ３２に供給する。
　ＤＬＬ回路７０は、外部クロック信号ＣＫＳを受けて、外部クロック信号ＣＫＳに対して位相制御され、かつデューティー制御された内部クロック信号ＬＣＬＫを生成する。位相制御とは、クロック信号の立ち上がり（ライズ）エッジの位相を調整する制御である。一方、デューティー制御とは、クロック信号の立ち下がり（フォール）エッジの位相を調整することで、クロック信号の１周期におけるライズ期間およびフォール期間の比（デューティー比）を１：１にする制御である。生成された内部クロック信号ＬＣＬＫは、クロック出力制御回路７３、７４に供給される。
　また、ＤＬＬ回路７０は、内部クロック信号ＬＣＬＫの位相およびデューティー比がそれぞれ目標値になったか（すなわち、ロックしたか）否かを判定する機能と、ロックしたと判定した場合に、オシレータ起動信号ＤＬＬ＿ＯＳＣ＿Ｅｎａｂｌｅを活性化する機能とを有する。オシレータ起動信号ＤＬＬ＿ＯＳＣ＿Ｅｎａｂｌｅは、ＤＬＬリフレッシュ制御回路７１に供給される。
　ＤＬＬリフレッシュ制御回路７１については後述するが、ＤＬＬ回路７０は、一旦位相制御およびデューティ制御を終えても（ロックしても）半導体装置１０の温度変化等に追随して再度位相制御等を行うことが望ましい。したがって、適切な期間を経てから再度位相制御等を行うことが望ましい。オシレータ起動信号ＤＬＬ＿ＯＳＣ＿Ｅｎａｂｌｅは、一旦位相制御を終えた後、次の位相制御を行うまでの期間を測定開始するための起動信号である。その期間の測定は、ＤＬＬリフレッシュ制御回路７１に含まれるオシレータ回路がオシレータ起動信号ＤＬＬ＿ＯＳＣ＿Ｅｎａｂｌｅを受けて動作し、所定数のクロック信号をカウントした後にＤＬＬリフレッシュ制御回路７１が再調整を指示するＤＬＬスタート信号ＤＬＬ＿ＳＴＡＲＴを活性化させることで実現される。そして、該ＤＬＬスタート信号ＤＬＬ＿ＳＴＡＲＴを受けて、ＤＬＬ回路７０が再度位相制御等を実行する。
　クロック出力制御回路７３は、上記内部クロック信号ＬＣＬＫを受け、後述する内部アクティブコマンドＡＣＴおよび内部リードコマンドＲＥＡＤそれぞれの活性状態に応じて動作モードを切り替えながら内部クロック信号ＬＣＬＫ＿ＯＵＴ１を生成し、出力ノード７３ａに出力する。動作モードには、内部クロック信号ＬＣＬＫ＿ＯＵＴ１を出力せず、出力ノード７３ａの電位をロウレベルまたはハイレベルに固定するクロック停止モード、内部クロック信号ＬＣＬＫよりも周期の長いクロック信号（長周期クロック信号）を生成し、内部クロック信号ＬＣＬＫ＿ＯＵＴ１として出力する長周期クロック出力モード、および、内部クロック信号ＬＣＬＫを内部クロック信号ＬＣＬＫ＿ＯＵＴ１として出力する通常クロック出力モード、の３つの動作モードが含まれる。出力ノード７３ａの出力電位は、クロック伝送回路３を経て、ＦＩＦＯ６３、入出力回路６４、およびＤＱＳ入出力回路６５に供給される。
　クロック伝送回路３は、バッファ回路７５およびクロックツリー７６を含む。バッファ回路７５は、例えば、直列に接続された複数のＣＭＯＳ（Complementary Metal Oxide Semiconductor）を含み、内部クロック信号ＬＣＬＫ＿ＯＵＴ１を、ＦＩＦＯ６３およびクロックツリー７６に出力する。クロックツリー７６は、供給された内部クロック信号ＬＣＬＫ＿ＯＵＴ１を入出力回路６４およびＤＱＳ入出力回路６５に分配する。クロックツリー７６も、例えば、内部に複数のＣＭＯＳを含む。
　クロック出力制御回路７４は、後述するＤＬＬオン信号ＤＬＬ＿ＯＮおよびＤＬＬスタート信号ＤＬＬ＿ＳＴＡＲＴのいずれかが活性化している場合に、内部クロック信号ＬＣＬＫを内部クロック信号ＬＣＬＫ＿ＯＵＴ２としてレプリカ回路７２に供給する。いずれも活性化していない場合には、クロック出力制御回路７４の出力はロウレベルまたはハイレベルに固定されるように制御される。
　レプリカ回路７２は、クロック伝送回路３を疑似的に再現した回路である。レプリカ回路７２に入力した内部クロック信号ＬＣＬＫ＿ＯＵＴ２は、内部クロック信号ＬＣＬＫ＿ＯＵＴ１がクロック伝送回路３の通過中に受ける遅延や波形変化と実質的に同等の遅延や波形変化を受けて、ＤＬＬ回路７０に供給される。
　レプリカ回路７２によって半導体装置１０が持つ内部遅延を再現し、それをＤＬＬ回路７０にフィードバックして内部クロック信号ＬＣＬＫのタイミング制御を行う。これにより、半導体装置１０が外部クロック信号ＣＫＳに同期したタイミングでリードデータを出力することが可能となる
　コマンド端子１２は、クロックイネーブル信号ＣＫＥ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、リセット信号／ＲＥＳＥＴ、アクティブコマンド信号ＡＣＴ、リードコマンド信号ＲＥＡＤ、アイドルコマンド信号ＩＤＬＥ等の各コマンド信号ＣＭＤが供給される。なお、信号名の先頭に「／」が付されている信号は、対応する信号の反転信号またはロウアクティブな信号であることを意味する。
　コマンド端子１２に供給されたコマンド信号ＣＭＤは、コマンドバッファ３１を介してコマンドデコーダ３２に供給される。クロックイネーブル信号ＣＫＥをバッファリングした内部クロックイネーブル信号ＩＣＫＥは、クロックバッファ４０およびアドレスバッファ４１にも供給される。クロックイネーブル信号ＣＫＥが非活性状態（内部クロックイネーブル信号ＩＣＫＥが非活性状態）、いわゆるパワーダウンモードのときにクロックバッファ４０およびアドレスバッファ４１の動作を停止させることで消費電力の削減を図るためである。一方、活性状態のときは、クロックバッファ４０およびアドレスバッファ４１はそれぞれバッファリング動作を行う。
　コマンドデコーダ３２は、コマンドバッファ３１からの各種コマンド信号ＣＭＤを受け、コマンド信号ＣＭＤの保持、デコードおよびカウント等を行うことによって各種内部コマンドを生成する。これらの内部コマンドには、内部アクティブコマンドＡＣＴ、内部アイドルコマンドＩＤＬＥ、内部リードコマンドＲＥＡＤ、内部ライトコマンドＷＲＩＴＥ等メモリセルのリード／ライトに関わる各種内部コマンドが含まれる他、ＤＬＬ回路７０の活性化／非活性化を指示するＤＬＬイネーブルコマンドＤＬＬＥｎａｂｌｅや、メモリセルアレイ６０のセルフリフレッシュの開始／停止を指示するセルフリフレッシュコマンドＳｅｌｆＥｎａｂｌｅ等も含まれる。
　コマンドデコーダ３２によって生成された各内部コマンドは、半導体装置１０内の各回路に供給される。具体的には、ロウ系制御回路５１に内部アクティブコマンドＡＣＴが、クロック出力制御回路７３に内部アクティブコマンドＡＣＴ、内部リードコマンドＲＥＡＤ、および内部アイドルコマンドＩＤＬＥが、カラム系制御回路５２に内部リードコマンドＲＥＡＤが、ＤＬＬリフレッシュ制御回路７１にＤＬＬイネーブルコマンドＤＬＬＥｎａｂｌｅおよびセルフリフレッシュコマンドＳｅｌｆＥｎａｂｌｅが、それぞれ供給される。
　アドレス端子１３は、ｎ＋１個のアドレスビットＡ０～Ａｎからなるアドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、アドレスバッファ４１においてバッファリングされ、ロウアドレスについてはロウ系制御回路５１に、カラムアドレスについてはカラム系制御回路５２に、それぞれ供給されてラッチされる。
　ロウ系制御回路５１は、アドレスバッファ４１より供給されるロウアドレスに基づいて、メモリセルアレイ６０に含まれるいずれかのワード線ＷＬを選択する回路である。メモリセルアレイ６０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図５では、１本のワード線ＷＬ、１本のビット線ＢＬおよび１個のメモリセルＭＣのみを示している）。ビット線ＢＬは、センス回路６１内の対応するセンスアンプＳＡに接続されている。
　カラム系制御回路５２は、センス回路６１に含まれるいずれかのセンスアンプＳＡを選択する回路である。カラム系制御回路５２によって選択されたセンスアンプＳＡは、メインＩ／Ｏ線ＭＩＯを介してリードライトアンプ（ＲＷＡＭＰ）６２に接続される。
　リード動作時においては、センスアンプＳＡによって増幅されたリードデータＤＱはリードライトアンプ６２でさらに増幅され、ＦＩＦＯ６３および入出力回路６４を経て、データ入出力端子１４から外部に出力される。一方、ライト動作時においては、データ入出力端子１４を通じて外部から入力されたライトデータＤＱは、順に入出力回路６４、ＦＩＦＯ６３を経てリードライトアンプ６２に入力され、増幅されたうえでセンスアンプＳＡに供給される。
　データ入出力端子１４は、リードデータＤＱの出力およびライトデータＤＱの入力を行う。半導体装置１０には、ｍ＋１個（ｍ≧０）のデータ入出力端子１４が設けられ、ｍ＋１ビットのデータを同時に入力または出力可能とされている。
　ＦＩＦＯ６３はリードデータＤＱまたはライトデータＤＱのキューイングを行う先入れ先出しの回路であり、データ入出力端子１４ごとに設けられる。リード動作時に着目して説明すると、リードライトアンプ６２から出力されたリードデータＤＱは、図示しないマルチプレクサによってデータ入出力端子１４ごとに振り分けられ、対応するＦＩＦＯ６３にキューイングされる。ＦＩＦＯ６３は、キューイングしたリードデータＤＱを内部クロック信号ＬＣＬＫに同期したタイミングで、入出力回路６４に出力する。
　入出力回路６４は、それぞれデータ入出力端子１４ごとに設けられた出力回路および入力回路を有する。リード動作時に着目して説明すると、出力バッファは、対応するＦＩＦＯ６３から出力されたリードデータＤＱを整形し、内部クロック信号ＬＣＬＫ＿ＯＵＴ１に同期したタイミングで、対応するデータ入出力端子１４から外部に出力する。
　データストローブ端子１５は、ＤＱＳ入出力回路６５と外部のコントローラとの間で、データ入出力の動作基準となるデータストローブ信号ＤＱＳの入出力を行うための端子である。ＤＱＳ入出力回路６５は、それぞれデータ入出力端子１４ごとに設けられた出力回路および入力回路を有する。
　ライト時には、データストローブ端子１５を通じて、外部からＤＱＳ入出力回路６５にデータストローブ信号ＤＱＳが入力される。ＤＱＳ入出力回路６５は、入力されたデータストローブ信号ＤＱＳに基づいて、入出力回路６４がデータ入出力端子１４からライトデータＤＱを取り込むタイミングを制御する。
　一方、リード時には、半導体装置１０の内部からＤＱＳ入出力回路６５に、データストローブデータ信号ＤＱＳ＿ＤＡＴＡが供給される。ＤＱＳ入出力回路６５は、クロックツリー７６から供給される内部クロック信号ＬＣＬＫ＿ＯＵＴ１に同期して、データストローブデータ信号ＤＱＳ＿ＤＡＴＡをデータストローブ端子１５に出力する。外部のコントローラは、出力されたデータストローブデータ信号ＤＱＳ＿ＤＡＴＡに同期して、データ入出力端子１４から出力されるリードデータＤＱを取り込む。すなわち、ＤＬＬ回路７０は、データストローブデータ信号ＤＱＳ＿ＤＡＴＡが外部クロック信号ＣＫＳと同期するように内部クロック信号ＬＣＬＫを制御する。
　ＤＬＬリフレッシュ制御回路７１は、メモリセルアレイ６０のセルフリフレッシュを行うタイミングと、ＤＬＬ回路７０が起動するタイミングとを制御する。セルフリフレッシュの制御タイミングもＤＬＬ回路７０の起動タイミングもＤＬＬリフレッシュ制御回路７１に含まれる共通のオシレータ回路を用いることで面積の削減を行うことができるため、このように共通の回路としている。ただし、共通化せずにセルフリフレッシュ用、ＤＬＬ制御用のものを、それぞれ設けるようにしてもよい。ＤＬＬリフレッシュ制御回路７１には、上述したＤＬＬイネーブルコマンドＤＬＬＥｎａｂｌｅ、セルフリフレッシュコマンドＳｅｌｆＥｎａｂｌｅ、およびオシレータ起動信号ＤＬＬ＿ＯＳＣ＿Ｅｎａｂｌｅの他に、セルフリフレッシュの間隔を示すデータＳｅｌｆ＿ＴｉｍｉｎｇおよびＤＬＬ回路７０の定期起動の間隔を示すデータＤＬＬ＿Ｔｉｍｉｎｇが、ＲＯＭ７７から供給される。これらのデータは、製造中の時点でＲＯＭ７７に書き込まれる。
　ＤＬＬリフレッシュ制御回路７１は、まずＤＬＬ回路７０に関しては、入力されるＤＬＬイネーブルコマンドＤＬＬＥｎａｂｌｅが活性化されている場合に、ＤＬＬの起動期間を示すＤＬＬオン信号ＤＬＬ＿ＯＮを活性化し、そうでない場合にＤＬＬオン信号ＤＬＬ＿ＯＮを非活性化する。ＤＬＬオン信号ＤＬＬ＿ＯＮはＤＬＬ回路７０、クロック出力制御回路７４、およびレプリカ回路７２に供給される。ＤＬＬ回路７０は、ＤＬＬオン信号ＤＬＬ＿ＯＮが活性化されている場合に、内部クロック信号ＬＣＬＫの位相制御、デューティー制御を行い、それらが調整された内部クロック信号ＬＣＬＫを生成する。これを最初の調整と呼ぶこととする。その最初の調整が終わった（ＤＬＬ回路がロックした）時にＤＬＬ回路７０はオシレータ起動信号ＤＬＬ＿ＯＳＣ＿Ｅｎａｂｌｅを活性化する。
　続いて、ＤＬＬリフレッシュ制御回路７１は、入力されるオシレータ起動信号ＤＬＬ＿ＯＳＣ＿Ｅｎａｂｌｅが活性化されている場合に、データＤＬＬ＿Ｔｉｍｉｎｇによって示される間隔で定期的に、ＤＬＬ回路７０の更新期間を示すＤＬＬスタート信号ＤＬＬ＿ＳＴＡＲＴを活性化する。ＤＬＬスタート信号ＤＬＬ＿ＳＴＡＲＴは、オシレータ起動信号ＤＬＬ＿ＯＳＣ＿ＥｎａｂｌｅがＤＬＬリフレッシュ制御回路７１内の図示しないオシレータ回路に入力されてクロック信号の発振を行い、該クロック信号を所定数カウントした後に活性化される。ＤＬＬスタート信号ＤＬＬ＿ＳＴＡＲＴにより、ＤＬＬ回路７０において２回目以降の内部クロック信号ＬＣＬＫの調整を行うためである。このようにして、ＤＬＬ回路７０は、定期的に内部クロック信号ＬＣＬＫを調整してリードデータの出力タイミングが外部クロックにどのようなタイミングにおいても同期できるように半導体装置１０内部において内部クロックＬＣＬＫを生成することを可能としている。
　セルフリフレッシュに関しては、ＤＬＬリフレッシュ制御回路７１は、セルフリフレッシュコマンドＳｅｌｆＥｎａｂｌｅが活性化されている場合に、データＳｅｌｆ＿Ｔｉｍｉｎｇによって示される間隔で定期的にセルフリフレッシュ開始信号ＳＲＥＦ＿ＳＴＡＲＴを生成し、リフレッシュ回路（ＲＥＦ）５３に出力する。このセルフリフレッシュ開始信号ＳＲＥＦ＿ＳＴＡＲＴを活性化するのもまた上記オシレータの制御による。リフレッシュ回路５３は、ロウアドレスを所定の順序で出力する。リフレッシュ回路５３は、セルフリフレッシュ開始信号ＳＲＥＦ＿ＳＴＡＲＴを受けると、前回出力したロウアドレスの次のロウドレスをロウ系制御回路５１に出力する。この処理を繰り返すことで、最終的には全ロウアドレスについて、セルフリフレッシュが行われる。
　図６は、本実施形態に係るＤＬＬ回路７０の構成を一例として示すブロック図である。図６を参照すると、ＤＬＬ回路７０は、粒度変更回路１６、制御回路１７、カウンタ回路１８、デコーダ回路１９、可変遅延回路２２、位相判定回路２４、可変分周回路２６、および、検出回路２８を備えている
　ＤＬＬ回路７０は、入力クロック信号ＣＫを所望の位相（ターゲット位相）だけ遅延することにより、出力クロック信号ＣＫＯＵＴを生成し、生成した出力クロック信号ＣＫＯＵＴを出力する。
　可変分周回路２６は、入力クロック信号ＣＫを可変な分周比で分周して、位相の異なる分周クロック信号ＣＫ１、ＣＫ２およびＣＫ２Ｃを生成する。分周クロック信号ＣＫ１は分周クロック信号ＣＫ２、ＣＫ２Ｃよりも位相が進んでいる。一方、分周クロック信号ＣＫ２とＣＫ２Ｃは、後述する場合を除いてデフォルト状態では同位相である。なお、図６においては、一例として、可変分周回路２６は３つの分周クロック信号ＣＫ１、ＣＫ２およびＣＫ２Ｃを出力するものとしたが、可変分周回路２６はこれら以外の分周クロック信号も出力するようにしてもよい。
　カウンタ回路１８は、可変遅延回路２２による信号の遅延量を決定するカウント値を生成し、カウント値を示すカウント信号ＣＮＴをデコーダ回路１９に出力する。
　デコーダ回路１９は、カウンタ回路１８から受信したカウント信号ＣＮＴをデコードして可変遅延回路２２に出力する。
　可変遅延回路２２は、カウント信号ＣＮＴに応じて決まる遅延量に応じて、入力クロック信号ＣＫを遅延させて、出力クロック信号ＣＫＯＵＴを生成する。
　位相判定回路２４は、入力クロック信号ＣＫと出力クロック信号ＣＫＯＵＴの位相差が所望のターゲット位相と比較して大きいか否かを判定し、判定結果を位相判定信号として制御回路１７に出力する。
　制御回路１７は、分周クロック信号ＣＫ１に同期して位相判定信号を参照し、入力クロック信号ＣＫと出力クロック信号ＣＫＯＵＴの位相差が所望のターゲット位相と比較して大きいか否かを示すアップダウン信号ＵＰＤＮを生成する。制御回路１７は、入力クロック信号ＣＫと出力クロック信号ＣＫＯＵＴの位相差が所望のターゲット位相と比較して大きい場合、ロウレベルのアップダウン信号ＵＰＤＮを出力し、入力クロック信号ＣＫと出力クロック信号ＣＫＯＵＴの位相差が所望のターゲット位相と比較して小さい場合、ハイレベルのアップダウン信号ＵＰＤＮを出力する。
　検出回路２８は、カウンタ回路１８がカウント値を変更する前後（すなわち、可変遅延回路２２が遅延量を変更する前後）で、制御回路１７が出力するアップダウン信号ＵＰＤＮが変動したか否かを検出する。検出回路２８は、カウント値の変更前後においてアップダウン信号ＵＰＤＮが変動した場合、ハイレベルのターゲットエッジ検出信号ＴＥを出力し、それ以外の場合、ロウレベルのターゲットエッジ検出信号ＴＥを出力する。
　粒度変更回路１６は、分周クロック信号ＣＫ２に同期してターゲットエッジ検出信号ＴＥを参照し、ターゲットエッジ検出信号ＴＥがハイレベルである場合、カウンタ回路１８がカウント値を更新（インクリメントないしデクリメント）する際のカウント幅を大から小へと変更し、当該カウント幅を示す粒度指定信号を出力する。
　可変分周回路２６は、ターゲットエッジ検出信号ＴＥがロウレベルからハイレベルに遷移したことを検出すると、当該クロックサイクルにおいて、分周クロック信号ＣＫ２Ｃの分周比を分周クロック信号ＣＫ１、ＣＫ２の分周比よりも大きくする。また、可変分周回路２６は、当該クロックサイクルの次のクロックサイクルにおいて、分周クロック信号ＣＫ１、ＣＫ２の分周比を分周クロック信号ＣＫ２Ｃの分周比よりも大きくする。
　カウンタ回路１８は、分周クロック信号ＣＫ２Ｃに同期して、アップダウン信号ＵＰＤＮおよび粒度指定信号を参照し、アップダウン信号ＵＰＤＮがハイレベルである場合、カウント値を粒度指定信号で指定されたカウント幅だけインクリメントする。一方、カウンタ回路１８は、アップダウン信号ＵＰＤＮがロウレベルである場合、カウント値を粒度指定信号で指定されたカウント幅だけデクリメントする。
　図７は、本実施形態に係るＤＬＬ回路７０（図６）の動作を一例として示すタイミング図である。図７においては、一例として、可変分周回路２６がデフォルト状態で生成する分周クロック信号ＣＫ１、ＣＫ２およびＣＫ２Ｃの分周比を４とした。
　図７を参照すると、制御回路１７は、分周クロック信号ＣＫ１の時刻ｔ１の立ち上がりエッジに同期して、位相判定回路２４が出力した位相判定信号を参照し、ＤＬＬ回路７０の出力位相（すなわち、入力クロック信号ＣＫと出力クロック信号ＣＫＯＵＴとの位相差）がターゲット位相よりも大きいことから、ロウレベルのアップダウン信号ＵＰＤＮを出力する。
　時刻ｔ１において、検出回路２８は、カウンタ回路１８がカウント値を変更する前後で、制御回路１７が出力するアップダウン信号ＵＰＤＮが変動したことを検出し、ハイレベルのターゲットエッジ検出信号ＴＥを出力する。
　粒度変更回路１６は、検出回路２８から出力されたターゲットエッジ検出信号ＴＥを、分周クロック信号ＣＫ２の時刻ｔ２の立ち上がりエッジに同期して参照し、ターゲットエッジ検出信号ＴＥがハイレベルであることから、カウンタ回路１８がカウント値を更新する際のカウント幅を１６から４に変更し、変更後のカウント幅４を示す粒度指定信号を出力する。
　可変分周回路２６は、時刻ｔ１においてターゲットエッジ検出信号ＴＥがロウレベルからハイレベルに遷移したことを検出すると、当該クロックサイクルにおいて、分周クロック信号ＣＫ２Ｃの分周比を５とし、分周クロック信号ＣＫ１、ＣＫ２の分周比４よりも大きくする。なお、可変分周回路２６は、当該クロックサイクルの次のクロックサイクルにおいては、分周クロック信号ＣＫ１、ＣＫ２の分周比を５とし、分周クロック信号ＣＫ２Ｃの分周比４よりも大きくする。
　カウンタ回路１８は、分周クロック信号ＣＫ２Ｃの時刻ｔ３の立ち上がりエッジに同期して、アップダウン信号ＵＰＤＮおよび粒度指定信号を参照する。アップダウン信号ＵＰＤＮがロウレベルであり、粒度指定信号がカウント幅４を示すことから、カウンタ回路１８は、カウント値をカウント幅４だけデクリメントする。
　同様の処理を繰り返し、最終的には、最小のカウント幅１で入力クロック信号ＣＫと出力クロック信号ＣＫＯＵＴの位相差を調整することで、ロック状態に至る。
　図７に示した例においては、分周比４の分周クロック信号の３周期と、分周比６の分周クロック信号の２周期を足し合わせた期間でロック状態に至る。すなわち、ロック状態となるまでの時間（ロック時間）は、入力クロック信号ＣＫの２２周期分に相当する。
　本実施形態に係るＤＬＬ回路７０では、検出回路２８は、出力クロック信号ＣＫＯＵＴと入力クロック信号ＣＫの位相差がターゲット位相を横切った（すなわち、大小関係が逆転した）ことを検出すると、検出回路２８はハイレベルのターゲットエッジ検出信号ＴＥを生成する。また、可変分周回路２６は、必要に応じて分周比を変更可能な分周回路である。さらに、検出回路２８の出力信号であるターゲットエッジ検出信号ＴＥは、可変分周回路２６に接続されている。可変分周回路２６は、上記大小関係の逆転が検出されない通常時においては、入力クロック信号ＣＬＫのｎ倍の周期（分周比ｎ、図７に示した例においては分周比４）の分周クロック信号を生成する。
　ＤＬＬ回路７０がロック動作を開始し、カウンタ回路１８がカウント値を調整して上記大小関係の逆転が生じると、検出回路２８がハイレベルのターゲットエッジ検出信号ＴＥを生成する。ターゲットエッジ検出信号ＴＥがロウレベルからハイレベルに遷移すると、可変分周回路２６は、分周クロック信号ＣＫ２Ｃを任意周期分（図７では入力クロック信号ＣＫの１周期分）だけ遅らせてセットアップ時間ｔＣＲを確保する。分周クロック信号ＣＫ２Ｃを遅らせた場合、可変遅延回路２２の変化が遅れることにより、フィードバック遅延も伸びる。そこで、次の分周クロック信号ＣＫ１も、セットアップ時間ｔＣＲだけ遅らせる。この結果、ターゲットエッジ検出時のみ、分周周期が延長されることになる。
　したがって、本実施形態のＤＬＬ回路７０によると、カウント幅の変更の有無にかかわらず、つねにセットアップ時間ｔＣＲを加えた分周周期とする検討例１に係るＤＬＬ回路（図１）や、カウント幅変更時のセットアップ時間ｔＣＲとして、分周クロックの１周期分を割り当てる検討例２に係るＤＬＬ回路（図３）と比較して、ロック時間を短くすることが可能となる。
　すなわち、本実施形態に係るＤＬＬ回路７０では、カウンタ粒度を変更しながらロックするＤＬＬ回路において、カウンタ粒度変更時のみ分周比を増加させることで、カウンタ粒度変更時間ｔＣＲを常時加算した分周クロック信号で制御した場合（検討例１）や、セットアップ時間ｔＣＲに分周クロック信号の１周期分を割り当てた場合（検討例２）と比較して、カウンタ粒度変更時のオーバーヘッドを短縮し、ＤＬＬ回路の位相ロックに要する時間を大幅に削減することが可能となる。
　図８は、第１および第２の検討例に係るＤＬＬ回路の性能と、本実施形態に係るＤＬＬ回路７０の性能を比較した表である。
　可変遅延回路の調整を１１ビットカウンタで行い、図８のようにカウント幅（粒度）を変更した。また、検討例１のＤＬＬ回路（図１）の分周クロック信号の分周比を１０とし、検討例２のＤＬＬ回路（図３）の分周クロック信号の分周比を８とした。さらに、本実施形態のＤＬＬ回路７０の分周クロック信号の分周比をデフォルトで８とし、分周比を変更して大きくしたときの分周比を１０とした。すなわち、セットアップ時間（カウンタ幅変更時間）ｔＣＲを入力クロック信号ＣＫの２周期分とした。
　かかる条件下において、カウント幅６４のときのカウント値の更新回数は３２回、カウント幅１６、４、１のときのカウント値の更新回数はいずれも４回となった。このとき、カウント値の総更新回数は４４（＝３２＋４＋４＋４）回である。また、カウント幅の変更回数は３回（６４→１６、１６→４、４→１）である。
　この場合、検討例１のＤＬＬ回路がロック状態となるまでに要する時間は、入力クロック信号ＣＫの４４０周期（＝分周比１０×４４）となる。また、検討例２のＤＬＬ回路がロック状態となるまでに要する時間は、入力クロック信号ＣＫの３７６周期（＝分周比８×４４＋分周比８×３）となる。一方、本実施形態のＤＬＬ回路７０がロック状態となるまでに要する時間は、入力クロック信号ＣＫの３５８周期（＝分周比８×４１＋分周比１０×３）となる。
　したがって、本実施形態のＤＬＬ回路７０によると、図８の表に示した場合において、位相ロックに要する時間を、検討例１のＤＬＬ回路に対して１９％（＝（４４０－３５８）／４４０）削減することができ、検討例２のＤＬＬ回路に対して５％（＝（３７６－３５８）／３７６）削減することができる。
　なお、本実施形態に係るＤＬＬ回路７０によると、検討例１、２のＤＬＬに対するロックサイクル数の削減率は、近似的に次式で表される。
　検討例１のＤＬＬ回路に対する削減率：ｔＣＲ（サイクル数）／分周比；
　検討例２のＤＬＬ回路に対する削減率：カウント幅変更回数／カウント総更新回数
　したがって、本実施形態に係るＤＬＬ回路７０によると、検討例１のＤＬＬ回路に対しては、セットアップ時間ｔＣＲが大きくなるに従って削減率が大きくなり、一方、検討例２のＤＬＬ回路に対しては、カウント幅切り替え回数が大きくなるに従って削減率が大きくなる。
　なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。
３　　クロック伝送回路
１０　　半導体装置
１１　　クロック端子
１２　　コマンド端子
１３　　アドレス端子
１４　　データ入出力端子
１５　　データストローブ端子
１６、１１６　　粒度変更回路
１７、１１７　　制御回路
１８、１１８　　カウンタ回路
１９、１１９　　デコーダ回路
２２、１２２　　可変遅延回路
２４、１２４　　位相判定回路
２６　　可変分周回路
２８、１２８　　検出回路
３１　　コマンドバッファ
３２　　コマンドデコーダ
４０　　クロックバッファ
４１　　アドレスバッファ
５１　　ロウ系制御回路
５２　　カラム系制御回路
５３　　リフレッシュ回路（ＲＥＦ）
６０　　メモリセルアレイ
６１　　センス回路
６２　　リードライトアンプ（ＲＷＡＭＰ）
６３　　ＦＩＦＯ
６４　　入出力回路
６５　　ＤＱＳ入出力回路
７０　　ＤＬＬ回路
７１　　ＤＬＬリフレッシュ制御回路
７２　　レプリカ回路
７３、７４　　クロック出力制御回路
７３ａ　　出力ノード
７５　　バッファ回路
７６　　クロックツリー
７７　　ＲＯＭ
１２６　　分周回路
ＡＣＴ　　アクティブコマンド信号、内部アクティブコマンド
ＡＤＤ　　アドレス信号
ＢＬ　　ビット線
／ＣＡＳ　　カラムアドレスストローブ信号
ＣＫ　　入力クロック信号
ＣＫ１～ＣＫ３、ＣＫ２Ｃ　　分周クロック信号
ＣＫＥ　　クロックイネーブル信号
ＣＫＯＵＴ　　出力クロック信号
ＣＫＳ　　外部クロック信号
ＣＭＤ　　コマンド信号
ＣＮＴ　　カウント信号
／ＣＳ　　チップセレクト信号
ＤＬＬＥｎａｂｌｅ　　ＤＬＬイネーブルコマンド
ＤＬＬ＿ＯＮ　　ＤＬＬオン信号
ＤＬＬ＿ＯＳＣ＿Ｅｎａｂｌｅ　　オシレータ起動信号
ＤＬＬ＿ＳＴＡＲＴ　　ＤＬＬスタート信号
ＤＱＳ　　データストローブ信号
ＤＱＳ＿ＤＡＴＡ　　データストローブデータ信号
ＩＣＫＥ　　内部クロックイネーブル信号
ＩＣＬＫ　　内部クロック信号
ＩＤＬＥ　　アイドルコマンド信号、内部アイドルコマンド
ＬＣＬＫ、ＬＣＬＫ＿ＯＵＴ１、ＬＣＬＫ＿ＯＵＴ２　　内部クロック信号
ＭＣ　　メモリセル
ＭＩＯ　　メインＩ／Ｏ線
／ＲＡＳ　　ロウアドレスストローブ信号
ＲＥＡＤ　　リードコマンド、内部リードコマンド
／ＲＥＳＥＴ　　リセット信号
ＳＡ　　センスアンプ
ＳｅｌｆＥｎａｂｌｅ　　セルフリフレッシュコマンド
ＳＲＥＦ＿ＳＴＡＲＴ　　セルフリフレッシュ開始信号
ＴＥ　　ターゲットエッジ検出信号
ＵＰＤＮ　　アップダウン信号
／ＷＥ　　ライトイネーブル信号
ＷＬ　　ワード線
ＷＲＩＴＥ　　内部ライトコマンド

Claims (9)

  1. 　第１のクロック信号を可変な分周比で分周することにより第１の分周クロック信号および第２の分周クロック信号を生成する可変分周回路と、
    　前記第１の分周クロック信号に同期してカウント幅を変更する粒度変更回路と、
    　前記第２の分周クロック信号に同期してカウント値を前記カウント幅に応じて更新するカウンタ回路と、
    　前記カウント値に応じた遅延量に基づいて前記第１のクロック信号を遅延させることにより第２のクロック信号を生成する可変遅延回路と、を備え、
    　前記第１のクロック信号と前記第２のクロック信号の位相差と所定の値との大小関係が前記カウント値の更新前後で逆転した場合、前記粒度変更回路は前記カウント幅を変更し、前記可変分周回路は前記第２の分周クロック信号の分周比を前記第１の分周クロック信号の分周比よりも大きくする、ＤＬＬ（Delay Locked Loop）回路。
  2. 　前記可変分周回路は、前記第２の分周クロック信号の分周比を前記第１の分周クロック信号の分周比よりも大きした後、前記第１の分周クロック信号の分周比を前記第２の分周クロック信号の分周比よりも大きくする、請求項１に記載のＤＬＬ回路。
  3. 　前記可変分周回路は、前記第１のクロック信号を同一の分周比で分周することにより位相差のない第１の分周クロック信号および第２の分周クロック信号を生成し、前記大小関係が前記カウント値の更新前後で逆転した分周クロック周期において、前記第２の分周クロック信号の分周比を前記第１の分周クロック信号の分周比よりも大きくし、該分周クロック周期の次の分周クロック周期において、前記第１の分周クロック信号の分周比を前記第２の分周クロック信号の分周比よりも大きくする、請求項２に記載のＤＬＬ回路。
  4. 　前記可変分周回路は、前記第１のクロック信号を前記同一の分周比で分周することにより前記第１の分周クロック信号および前記第２の分周クロック信号よりも位相の進んだ第３の分周クロック信号を生成する、請求項３に記載のＤＬＬ回路。
  5. 　前記第３の分周クロック信号に同期して前記位相判定回路による判定結果を参照し、前記位相差と前記所定の値との大小関係を示すアップダウン信号を生成する制御回路をさらに備え、
    　前記カウンタ回路は、前記位相差が前記所定の値よりも小さいことを前記アップダウン信号が示す場合、前記カウント値を前記カウント幅だけインクリメントし、前記位相差が前記所定の値よりも大きいことを前記アップダウン信号が示す場合、前記カウント値を前記カウント幅だけデクリメントする、請求項４に記載のＤＬＬ回路。
  6. 　前記可変分周回路は、前記大小関係が前記カウント値の更新前後で逆転した分周クロック周期において、前記第２の分周クロック信号の分周比を前記第１の分周クロック信号および前記第３の分周クロック信号の分周比よりも大きくし、該分周クロック周期の次の分周クロック周期において、前記第１の分周クロック信号および前記第３の分周クロック信号の分周比を前記第２の分周クロック信号の分周比よりも大きくする、請求項４または５に記載のＤＬＬ回路。
  7. 　前記第１のクロック信号と前記第２のクロック信号との位相差が所定の値よりも大きいか否かを判定する位相判定回路を備える、請求項１ないし６のいずれか１項に記載のＤＬＬ回路。
  8. 　前記位相判定回路の判定結果に基づいて、前記カウンタ回路が前記カウント値を更新する前後で前記位相差と前記所定の値との大小関係が逆転したことを検出し、検出結果を前記可変分周回路および前記粒度変更回路に通知する検出回路を備える、請求項７に記載のＤＬＬ回路。
  9. 　前記第１のクロック信号として外部クロック信号を受信し、前記第２のクロック信号として該外部クロック信号に同期した内部クロック信号を生成する、請求項１ないし８のいずれか１項に記載のＤＬＬ回路と、
    　出力データを記憶するメモリセルと、
    　前記出力データを前記内部クロック信号に同期して外部に出力する出力バッファと、を備える、半導体装置。
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