KR20200097903A - 비휘발성 메모리 장치 - Google Patents

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Abstract

비휘발성 메모리 장치가 제공된다. 비휘발성 메모리 장치는, 제1 데이터를 저장하는 제1 메모리 셀 어레이, 제1 데이터를 수신하여 제1 및 제2 서브 데이터로 분배하는 제1 양방향 멀티 플렉서, 제1 양방향 멀티 플렉서로부터 제1 서브 데이터를 저장하는 제1 레지스터, 제2 양방향 멀티 플렉서로부터 제2 서브 데이터를 저장하는 제2 레지스터, 제1 레지스터로부터 제1 서브 데이터를 외부로 출력하는 제1 입출력 패드, 및 제2 레지스터로부터 제2 서브 데이터를 외부로 출력하는 제2 입출력 패드를 포함하는 비휘발성 메모리 장치를 포함한다.

Description

비휘발성 메모리 장치{Nonvolatile memory device}
본 발명은 비휘발성 메모리 장치에 관한 것이다.
반도체 메모리 장치(Semiconductor memory device)는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 저장 장치이다. 반도체 메모리 장치는 크게 램(Random Access Memory; RAM)과 롬(Read Only Memory; ROM)으로 나눌 수 있다. 램(RAM)은 전원이 끊어지면 저장된 데이터가 소멸되는 휘발성 메모리 장치(volatile memory device)이다. 롬(ROM)은 전원이 끊어지더라도 저장된 데이터가 소멸되지 않는 불휘발성 메모리(nonvolatile memory device)이다. 램(RAM)은 DRAM(Dynamic RAM), SRAM(Static RAM) 등을 포함한다. 롬(ROM)은 PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(flash memory device) 등을 포함한다.
마이크로프로세서의 고속화에 따라, 반도체 메모리 장치에 있어서도 고속화가 요구되고 있다. 이 때문에 파이프라인 기술을 도입한 반도체 메모리 장치가 도입되었다. 파이프라인 기술은 디바이스 내에 직렬로 행해지는 일련의 처리(반도체 메모리 장치에서는 어드레스의 입력, 어드레스의 디코드, 셀로부터의 데이터의 출력, 출력 회로로의 데이터 전송, 데이터 출력)를 분할하여, 제 1 명령에 대한 제 1 처리를 실행한 후 제 1 명령에 대한 제 2 처리를 개시하는 동시에 제 2 명령에 대한 제 1 처리를 개시한다. 따라서 파이프라인 기술을 이용한 반도체 메모리 장치는 효율적으로 명령의 처리 속도를 향상할 수 있게 된다. 또한, 반도체 메모리 장치는 논리 회로의 전파지연을 이용하여 파이프를 구성하고, 출력에 연결되는 레지스터를 구비함으로 데이터 출력 대기시간을 제어하는 웨이브 파이프라인 방식을 이용하고 있다.
하지만, HF(High Frequency)로 동작하는 출력에 연결된 최종 레지스터들과 출력 사이의 통로에서 스큐(skew)가 발생하고 전류 특성이 열화된다. 결과적으로, 저장 장치의 고속동작이 어려워질 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 고속으로 동작하는 비휘발성 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 데이터와 클럭 신호 간의 스큐를 감소시키는 비휘발성 메모리 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치는, 제1 데이터를 저장하는 제1 메모리 셀 어레이, 제1 데이터를 수신하여 제1 및 제2 서브 데이터로 분배하는 제1 양방향 멀티 플렉서, 제2 서브 데이터를 상기 제1 양방향 멀티 플렉서로부터 수신하는 제2 양방향 멀티 플렉서, 제1 양방향 멀티 플렉서로부터 제1 서브 데이터를 저장하는 제1 레지스터, 제2 양방향 멀티 플렉서로부터 제2 서브 데이터를 저장하는 제2 레지스터, 제1 레지스터로부터 제1 서브 데이터를 외부로 출력하는 제1 입출력 패드 및 제2 레지스터로부터 제2 서브 데이터를 외부로 출력하는 제2 입출력 패드를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치는, 제1 데이터를 수신하는 제1 입출력 패드, 제1 데이터를 저장하고 제1 입출력 패드로 상기 제1 데이터를 전송하는 제1 레지스터, 제1 레지스터로 제1 데이터를 전송하는 제1 양방향 멀티 플렉서로서, 제1 데이터는 제1 및 제2 서브 데이터를 포함하는 제1 양방향 멀티 플렉서, 제2 서브 데이터를 전송하는 제2 양방향 멀티 플렉서, 제1 서브 데이터를 저장하고 상기 제1 양방향 멀티 플렉서로 제1 서브 데이터를 전송하는 제1 메모리 셀 어레이 및 제2 서브 데이터를 저장하고 제2 양방향 멀티 플렉서로 제2 서브 데이터를 전송하는 제2 메모리 셀 어레이를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치는, 제1 및 제2 데이터가 각각 저장되는 제1 및 제2 메모리 셀 어레이, 제1 데이터를 수신하는 제1 양방향 멀티 플렉서로서, 제1 데이터는 제1 및 제2 서브 데이터를 포함하는 제1 양방향 멀티 플렉서, 제2 데이터를 수신하는 제2 양방향 멀티 플렉서로서, 제2 데이터는 제3 및 제4 서브 데이터를 포함하고, 제2 양방향 멀티 플렉서는 제2 서브 데이터를 제1 양방향 멀티 플렉서로부터 수신하고, 제4 서브 데이터를 제1 양방향 멀티 플렉서로 전송하는 제2 양방향 멀티 플렉서, 제1 양방향 멀티 플렉서로부터 제1 및 제3 서브 데이터를 수신하는 제1 레지스터, 제2 양방향 멀티 플렉서로부터 제2 및 제4 서브 데이터를 수신하는 제2 레지스터, 제1 레지스터로부터 제1 및 제3 서브 데이터를 외부로 출력하는 제1 입출력 패드 및 제2 레지스터로부터 제2 및 제4 서브데이터를 외부로 출력하는 제2 입출력 패드를 포함하되, 제1 및 제2 양방향 멀티 플렉서에 인가되는 제1 클럭의 주파수는 제1 및 제2 레지스터에 인가되는 제2 클럭의 주파수보다 낮다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치는, 컨트롤러, 컨트롤러와 데이터를 주고 받는 복수의 입출력 패드, 복수의 입출력 패드 각각에 데이터를 전송하는 복수의 레지스터, 복수의 레지스터에 데이터를 전송하고, 서로 데이터를 전송하는 복수의 양방향 멀티 플렉서 및 데이터를 저장하고, 복수의 양방향 멀티 플렉서와 연결된 복수의 메모리 셀 어레이를 포함하되, 복수의 양방향 멀티 플렉서에 인가되는 제1 클럭의 주파수는 복수의 레지스터에 인가되는 제2 클럭의 주파수보다 낮다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 비휘발성 메모리 장치가 포함된 저장 장치를 설명하는 예시적인 블록도이다.
도 2는 도 1의 비휘발성 메모리 장치에 대한 예시적인 블록도이다.
도 3은 도 2의 제1 플레인에 대한 예시적인 블록도이다.
도 4는 도 2의 제2 플레인에 대한 예시적인 블록도이다.
도 5는 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 예시적인 블록도이다.
도 6은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 예시적인 블록도이다.
도 7은 도 1의 비휘발성 메모리 장치에 대한 예시적인 블록도이다.
도 8은 도 7의 제3 플레인에 대한 예시적인 블록도이다.
도 9는 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 예시적인 블록도이다.
도 10은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 예시적인 블록도이다.
도 11은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치를 포함하는 컴퓨팅 시스템을 도시한 블록도이다.
도 1은 비휘발성 메모리 장치가 포함된 저장 장치를 설명하는 예시적인 블록도이다.
도 1을 참조하면, 저장 장치(1)는, 비휘발성 메모리 장치(100)와 컨트롤러(3)를 포함한다.
컨트롤러(3)는 호스트(2) 및 비휘발성 메모리 장치(100)에 연결될 수 있다. 컨트롤러(3)는 호스트(2)로부터의 요청에 응답하여, 비휘발성 메모리 장치(100)를 액세스할 수 있다. 예를 들어, 컨트롤러(3)는 비휘발성 메모리 장치(100)의 읽기(read), 프로그램(program), 소거(erase), 그리고 배경(background) 동작을 제어하도록 구성될 수 있다.
컨트롤러(3)는 인터페이스를 포함할 수 있다. 또한, 컨트롤러(3)는 비휘발성 메모리 장치(100)를 제어하기 위해 펌웨어(firmware)를 구동할 수 있다.
도 2는 도 1의 비휘발성 메모리 장치에 대한 예시적인 블록도이다. 도 3은 도 2의 제1 플레인에 대한 예시적인 블록도이다. 도 4는 도 2의 제2 플레인에 대한 예시적인 블록도이다.
도 2를 참조하면, 비휘발성 메모리 장치(100)는 제1 플레인(Plane)(600), 제2 플레인(700), 클럭 생성기(190), 레이턴시(Latency) 클럭 생성기(195) 및 비휘발성 메모리 장치의 마지막 단(800)을 포함하되, 비휘발성 메모리 장치의 마지막 단(800)은 제1 양방향 멀티 플렉서(150), 제2 양방향 멀티 플렉서(160), 제3 레지스터(155), 제4 레지스터(165), 제1 입출력 패드(161), 제2 입출력 패드(171), 클럭 멀티 플렉서(170), 제3 지연 트림(137), 제3 클럭 입력(139), 제3 레이턴시 클럭 입력(140)을 포함한다.
비휘발성 메모리 장치(100)는 클럭 생성기(190) 및 레이턴시 클럭 생성기(195)와 같은 외부 클럭에 동기되어 동작할 수 있다. 그런데, 클럭 생성기(190)의 주파수가 높아지면 레이턴시가 지속적으로 증가할 수 있다. 여기서 레이턴시는 외부에서 비휘발성 메모리 장치(100)에 출력 명령이 입력된 후 첫 번째 데이터가 출력되기까지 필요한 클럭 생성기(190)의 싸이클 수이다. 비휘발성 메모리 장치(100)는 레이턴시의 증가를 효율적으로 제어하기 위해 레이턴시 클럭 생성기(195)를 활용한 웨이브 파이프라인 방식을 이용할 수 있으며, 웨이브 파이프라인 방식의 구조는 이에 제한되지 않는다.
도 2 및 도 3을 참조하면, 제1 플레인(600)은 제1 메모리 셀 어레이(101), 제1 페이지 버퍼 드라이버(103), 제1 지연 트림(107), 제1 클럭 입력(109), 제1 레이턴시 입력(110), 및 제1 레지스터(105)를 포함한다.
제1 플레인(600)은 웨이브 파이프라인 방식을 이용하는 예시적인 블록도이나 제1 플레인(600)의 구성은 이에 제한되지 않는다.
제1 메모리 셀 어레이(101) 내의 제1 데이터에 대한 출력 명령이 입력되면, 제1 데이터는 제1 메모리 셀 어레이(101)로부터 제1 페이지 버퍼 드라이버(103)를 거쳐 제1 레지스터(105)에 전송된다. 제1 데이터는 병렬 데이터일 수 있다. 제1 데이터가 전송되는 방식은 이에 제한되지 않는다.
제1 메모리 셀 어레이(101)로부터 출력된 제1 데이터들은 클럭 생성기(190)에서 발생된 제1 클럭 신호(CLK1)에 동기되어 제1 레지스터(105)에 저장될 수 있다. 제1 클럭 신호(CLK1)는 제1 지연 트림(107) 및 제1 클럭 입력(109)을 거쳐 제1 레지스터(105)에 전송될 수 있으나 전송 방식은 이에 제한되지 않는다. 또한 제1 레지스터(105)에는 레이턴시 제어를 위해 레이턴시 클럭 생성기(195)를 통해 전송되는 제1 레이턴시 클럭 신호(L_CLK1)가 주어질 수 있다. 제1 레이턴시 클럭 신호(L_CLK1)는 제1 클럭 레이턴시 입력(110)을 통해 제1 레지스터(105)에 전송될 수 있다. 제1 클럭 레이턴시 입력(110)은 제1 클럭 멀티 플렉서 신호(CLKM1)를 클럭 멀티 플렉서(170)에 전송할 수 있다.
도 2 및 도 4를 참조하면, 제2 플레인(700)은 제2 메모리 셀 어레이(111), 제2 페이지 버퍼 드라이버(113), 제2 지연 트림(117), 제2 클럭 입력(119), 제2 레이턴시 입력(120), 및 제2 레지스터(115)를 포함한다.
제2 플레인(700)은 웨이브 파이프라인 방식을 이용하는 예시적인 블록도이나 제2 플레인(700)의 구성은 이에 제한되지 않는다.
제2 메모리 셀 어레이(111) 내의 제2 데이터에 대한 출력 명령이 입력되면, 제2 데이터는 제2 메모리 셀 어레이(111)로부터 제2 페이지 버퍼 드라이버(113)를 거쳐 제2 레지스터(115)에 전송된다. 제2 데이터는 병렬 데이터일 수 있다. 제2 데이터가 전송되는 방식은 이에 제한되지 않는다.
제2 메모리 셀 어레이(111)로부터 출력된 제2 데이터들은 클럭 생성기(190)에서 발생된 제2 클럭 신호(CLK2)에 동기되어 제2 레지스터(115)에 저장될 수 있다. 제2 클럭 신호(CLK2)는 제2 지연 트림(117) 및 제2 클럭 입력(119)을 거쳐 제2 레지스터(115)에 전송될 수 있으나 전송 방식은 이에 제한되지 않는다. 또한 제2 레지스터(115)에는 레이턴시 제어를 위해 레이턴시 클럭 생성기(195)를 통해 전송되는 제2 레이턴시 클럭 신호(L_CLK2)가 주어질 수 있다. 제2 레이턴시 클럭 신호(L_CLK2)는 제2 클럭 레이턴시 입력(120)을 통해 제2 레지스터(115)에 전송될 수 있다. 제2 클럭 레이턴시 입력(120)은 제2 클럭 멀티 플렉서 신호(CLKM2)를 클럭 멀티 플렉서(170)에 전송할 수 있다.
다시 도 2를 참조하여, 제1 플레인(600) 내의 제1 데이터를 출력하는 경로를 설명한다.
제1 플레인(600) 내 제1 데이터를 출력시, 클럭 멀티 플렉서(170)로부터 제1 클럭 멀티 플렉서 신호(CLKM1)가 제3 지연 트림(137) 및 제3 클럭 입력(139)을 통해 제3 레지스터(155) 및 제4 레지스터(165)에 전송될 수 있다. 제1 클럭 멀티 플렉서 신호(CLKM1)의 전송 방식은 이에 제한되지 않는다. 또한, 레이턴시 제어를 위해 레이턴시 클럭 생성기(195)로부터 제3 클럭 레이턴시 입력(140)을 통해 레이턴시 신호가 제3 레지스터(155) 및 제4 레지스터(165)에 전송될 수 있다. 웨이브 파이프라인 구조에 따른 클럭 입력 방식은 이에 제한되지 않는다.
제1 플레인(600) 내 제1 데이터 중 제1 서브 데이터는 제1 양방향 멀티 플렉서(150)를 통해 제3 레지스터(155)에 전송될 수 있다. 제1 서브 데이터는 제3 레지스터(155)를 통해 제1 입출력 패드(161)에 전송될 수 있다. 제1 입출력 패드(161)는 제1 내지 제4 입출력 레지스터들(IO0 내지 IO3)을 포함할 수 있으나 이에 제한되지 않는다.
또한, 제1 플레인(600) 내 제1 데이터 중 제2 서브 데이터는 제1 양방향 멀티 플렉서(150)를 통해 제2 양방향 멀티 플렉서(160)에 전송될 수 있다. 제2 서브 데이터는 제2 양방향 멀티 플렉서(160)를 통해 제4 레지스터(165)에 전송될 수 있다. 제2 서브 데이터는 제4 레지스터(165)를 통해 제2 입출력 패드(171)에 전송될 수 있다. 제2 입출력 패드(171)는 제5 내지 제8 입출력 레지스터들(IO4 내지 IO7)을 포함할 수 있으나 이에 제한되지 않는다.
제3 및 제4 레지스터들(155, 165)은 HF(High Frequency)영역에서 동작할 수 있으며, 제1 데이터와 제3 클럭 입력(139) 및/또는 제3 클럭 레이턴시 입력(140)을 통해 전송되는 클럭 신호들 간에 스큐가 발생할 수 있다. 따라서, 제1 및 제2 입출력 패드들(161, 171)과 제3 및 제4 레지스터들(155, 165)간의 데이터 전송 거리를 짧게 하여 스큐 발생 가능성을 낮출 수 있으며, 이를 통해 비휘발성 메모리 장치(100)의 고속 동작이 가능하게 할 수 있다.
예를 들어, 제1 데이터가 제1 입출력 패드(161) 및 제2 입출력 패드(171)까지 하나의 멀티 플렉서 및 하나의 레지스터를 이용해서 출력되는 경우를 가정한다. 이 경우, HF로 동작하는 하나의 레지스터를 통해, 좌우에 배치된 제1 및 제2 입출력 패드들(161, 171)까지 제1 데이터가 가는 경로는 도 2의 마지막 단(800)에 비해 더 길게 된다.
즉, 제1 및 제2 입출력 패드들(161, 171) 각각에 제3 및 제4 레지스터들(155, 165)을 배치하여, HF에서 동작하는 제1 데이터의 경로를 감소시킬 수 있으며, 이를 통해 스큐 발생 가능성을 낮추고 비휘발성 메모리 장치(100)의 고속 동작을 가능하게 할 수 있다.
제2 플레인(700) 내의 제2 데이터를 출력하는 경로를 설명한다.
제2 플레인(700) 내 제2 데이터를 출력시, 클럭 멀티 플렉서(170)로부터 제2 클럭 멀티 플렉서 신호(CLKM2)가 제3 지연 트림(137) 및 제3 클럭 입력(139)을 통해 제3 레지스터(155) 및 제4 레지스터(165)에 전송될 수 있다. 제2 클럭 멀티 플렉서 신호(CLKM2)의 전송 방식은 이에 제한되지 않는다. 또한, 레이턴시 제어를 위해 레이턴시 클럭 생성기(195)로부터 제3 클럭 레이턴시 입력(140)을 통해 레이턴시 신호가 제3 레지스터(155) 및 제4 레지스터(165)에 전송될 수 있다. 웨이브 파이프라인 구조에 따른 클럭 입력 방식은 이에 제한되지 않는다.
제2 플레인(700) 내 제2 데이터 중 제1 서브 데이터는 제2 양방향 멀티 플렉서(160)를 통해 제4 레지스터(165)에 전송될 수 있다. 제1 서브 데이터는 제4 레지스터(165)를 통해 제2 입출력 패드(171)에 전송될 수 있다. 제2 입출력 패드(171)는 제5 내지 제8 입출력 레지스터들(IO4 내지 IO7)을 포함할 수 있으나 이에 제한되지 않는다.
또한, 제2 플레인(700) 내 제2 데이터 중 제2 서브 데이터는 제2 양방향 멀티 플렉서(160)를 통해 제1 양방향 멀티 플렉서(150)에 전송될 수 있다. 제2 서브 데이터는 제1 양방향 멀티 플렉서(150)를 통해 제3 레지스터(155)에 전송될 수 있다. 제2 서브 데이터는 제3 레지스터(155)를 통해 제1 입출력 패드(161)에 전송될 수 있다. 제1 입출력 패드(161)는 제1 내지 제4 입출력 레지스터들(IO0 내지 IO3)을 포함할 수 있으나 이에 제한되지 않는다.
제3 및 제4 레지스터는 HF(High Frequency)영역에서 동작할 수 있으며, 제2 데이터와 제3 클럭 입력(139) 및/또는 제3 클럭 레이턴시 입력(140)을 통해 전송되는 클럭 신호들 간에 스큐가 발생할 수 있다. 따라서, 제1 및 제2 입출력 패드들(161, 171)과 제3 및 제4 레지스터들(155, 165)간의 데이터 전송 거리를 짧게 하여 스큐 발생 가능성을 낮출 수 있으며, 이를 통해 비휘발성 메모리 장치(100)의 고속 동작이 가능하게 할 수 있다.
예를 들어, 제2 데이터가 제1 입출력 패드(161) 및 제2 입출력 패드(171)까지 하나의 멀티 플렉서 및 하나의 레지스터를 이용해서 출력되는 경우를 가정한다. 이 경우, HF로 동작하는 하나의 레지스터를 통해, 좌우에 배치된 제1 및 제2 입출력 패드들(161, 171)까지 제2 데이터가 가는 경로는 도 2의 마지막 단(800)에 비해 더 길게 된다.
즉, 제1 및 제2 입출력 패드들(161, 171) 각각에 제3 및 제4 레지스터들(155, 165)을 배치하여, HF에서 동작하는 제2 데이터의 경로를 감소시킬 수 있으며, 이를 통해 스큐 발생 가능성을 낮추고 비휘발성 메모리 장치(100)의 고속 동작을 가능하게 할 수 있다.
도 5는 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 예시적인 블록도이다.
도 2 및 도 5를 참조하면, 비휘발성 메모리 장치(100)의 마지막 단(800)은 제1 양방향 멀티 플렉서(150), 제2 양방향 멀티 플렉서(160), 제3 내지 제6 레지스터들(213, 215, 223, 및 225) 및 제1 내지 제 4 입출력 패드들(230, 240, 250, 및 260)을 포함한다.
참고적으로, 각각의 레지스터에 전송되는 클럭과 관련된 블록들은 편의를 위해 도면에서 생략되었다.
제1 양방향 멀티 플렉서(150)에는 제3 및 제4 레지스터들(213, 215)이 연결될 수 있다. 제3 레지스터(213)에는 제1 입출력 패드(230)가 연결될 수 있다. 제4 레지스터(215)(혹은 제3 레지스터(213)의 서브 레지스터)에는 제2 입출력 패드(240)가 연결될 수 있다. 제2 양방향 멀티 플렉서(160)에는 제5 및 제6 레지스터들(223, 225)이 연결될 수 있다. 제5 레지스터(223)에는 제3 입출력 패드(250)가 연결될 수 있다. 제6 레지스터(225)(혹은 제5 레지스터(223)의 서브 레지스터)에는 제4 입출력 패드(260)가 연결될 수 있다.
제1 플레인(600) 내의 제1 데이터를 출력하는 경로를 설명한다.
제1 플레인(600) 내 제1 데이터의 제1 서브 데이터는 제1 양방향 멀티 플렉서(150)를 통해 제3 레지스터(213)에 전송될 수 있다. 제1 서브 데이터는 제3 레지스터(213)를 통해 제1 입출력 패드(230)에 전송될 수 있다. 제1 입출력 패드(230)는 제1 내지 제2 입출력 레지스터들(IO0 내지 IO1)을 포함할 수 있으나 이에 제한되지 않는다.
제1 플레인(600) 내 제1 데이터의 제2 서브 데이터는 제1 양방향 멀티 플렉서(150)를 통해 제4 레지스터(215)에 전송될 수 있다. 제2 서브 데이터는 제4 레지스터(215)를 통해 제2 입출력 패드(240)에 전송될 수 있다. 제2 입출력 패드(250)는 제3 내지 제4 입출력 레지스터들(IO2 내지 IO3)을 포함할 수 있으나 이에 제한되지 않는다.
제1 플레인(600) 내 제1 데이터의 제3 서브 데이터는 제1 양방향 멀티 플렉서(150)를 통해 제2 양방향 멀티 플렉서(160)에 전송될 수 있다. 제3 서브 데이터는 제2 양방향 멀티 플렉서(160)를 통해 제5 레지스터(223)에 전송될 수 있다. 제3 서브 데이터는 제5 레지스터(223)를 통해 제3 입출력 패드(250)에 전송될 수 있다. 제3 입출력 패드(250)는 제5 내지 제6 입출력 레지스터들(IO4 내지 IO5)을 포함할 수 있으나 이에 제한되지 않는다.
제1 플레인(600) 내 제1 데이터의 제4 서브 데이터는 제1 양방향 멀티 플렉서(150)를 통해 제2 양방향 멀티 플렉서(160)에 전송될 수 있다. 제4 서브 데이터는 제2 양방향 멀티 플렉서(160)를 통해 제6 레지스터(225)에 전송될 수 있다. 제4 서브 데이터는 제6 레지스터(225)를 통해 제4 입출력 패드(260)에 전송될 수 있다. 제4 입출력 패드(260)는 제7 내지 제8 입출력 레지스터들(IO6 내지 IO7)을 포함할 수 있으나 이에 제한되지 않는다.
제3 내지 제6 레지스터들(213, 215, 223, 및 225)는 HF(High Frequency)영역에서 동작할 수 있으며, 제1 데이터와 제3 내지 제6 레지스터들(213, 215, 223, 및 225)에 입력되는 클럭 신호들 간에 스큐가 발생할 수 있다. 따라서, 제1 내지 제4 입출력 패드들(230, 240, 250, 및 260)과 제3 내지 제6 레지스터들(213, 215, 223, 및 225)간의 데이터 전송 거리를 짧게 하여 스큐 발생 가능성을 낮출 수 있으며, 이를 통해 비휘발성 메모리 장치(100)의 고속 동작이 가능하게 할 수 있다.
예를 들어, 제1 데이터가 제1 내지 제4 입출력 패드들(230, 240, 250, 및 260)까지 하나의 멀티 플렉서 및 하나의 레지스터를 이용해서 출력되는 경우를 가정한다. 이 경우, HF로 동작하는 하나의 레지스터를 통해, 좌우에 배치된 제1 내지 제4 입출력 패드들(230, 240, 250, 및 260)까지 제1 데이터가 가는 경로는 도 5의 마지막 단(800)에 비해 더 길게 된다.
즉, 제1 내지 제4 입출력 패드들(230, 240, 250, 및 260) 각각에 제3 내지 제6 레지스터들(213, 215, 223, 및 225)을 배치하여, HF에서 동작하는 제1 데이터의 경로를 감소시킬 수 있으며, 이를 통해 스큐 발생 가능성을 낮추고 비휘발성 메모리 장치(100)의 고속 동작을 가능하게 할 수 있다.
제2 플레인(700) 내의 제2 데이터를 출력하는 경로를 설명한다.
제2 플레인(700) 내 제2 데이터의 제1 서브 데이터는 제2 양방향 멀티 플렉서(150)를 통해 제6 레지스터(225)에 전송될 수 있다. 제1 서브 데이터는 제6 레지스터(225)를 통해 제4 입출력 패드(260)에 전송될 수 있다. 제4 입출력 패드(260)는 제7 내지 제8 입출력 레지스터들(IO6 내지 IO7)을 포함할 수 있으나 이에 제한되지 않는다.
제2 플레인(700) 내 제2 데이터의 제2 서브 데이터는 제2 양방향 멀티 플렉서(160)를 통해 제5 레지스터(223)에 전송될 수 있다. 제2 서브 데이터는 제5 레지스터(223)를 통해 제3 입출력 패드(250)에 전송될 수 있다. 제3 입출력 패드(250)는 제5 내지 제6 입출력 레지스터들(IO4 내지 IO5)을 포함할 수 있으나 이에 제한되지 않는다.
제2 플레인(700) 내 제2 데이터의 제3 서브 데이터는 제2 양방향 멀티 플렉서(160)를 통해 제1 양방향 멀티 플렉서(150)에 전송될 수 있다. 제3 서브 데이터는 제1 양방향 멀티 플렉서(150)를 통해 제4 레지스터(215)에 전송될 수 있다. 제3 서브 데이터는 제4 레지스터(215)를 통해 제2 입출력 패드(240)에 전송될 수 있다. 제2 입출력 패드(240)는 제3 내지 제4 입출력 레지스터들(IO3 내지 IO4)을 포함할 수 있으나 이에 제한되지 않는다.
제2 플레인(600) 내 제2 데이터의 제4 서브 데이터는 제2 양방향 멀티 플렉서(160)를 통해 제1 양방향 멀티 플렉서(150)에 전송될 수 있다. 제4 서브 데이터는 제1 양방향 멀티 플렉서(150)를 통해 제1 레지스터(213)에 전송될 수 있다. 제4 서브 데이터는 제1 레지스터(213)를 통해 제1 입출력 패드(230)에 전송될 수 있다. 제1 입출력 패드(230)는 제1 내지 제2 입출력 레지스터들(IO1 내지 IO2)을 포함할 수 있으나 이에 제한되지 않는다.
제3 내지 제6 레지스터들(213, 215, 223, 및 225)는 HF(High Frequency)영역에서 동작할 수 있으며, 제2 데이터와 제3 내지 제6 레지스터들(213, 215, 223, 및 225)에 입력되는 클럭 신호들 간에 스큐가 발생할 수 있다. 따라서, 제1 내지 제4 입출력 패드들(230, 240, 250, 및 260)과 제3 내지 제6 레지스터들(213, 215, 223, 및 225)간의 데이터 전송 거리를 짧게 하여 스큐 발생 가능성을 낮출 수 있으며, 이를 통해 비휘발성 메모리 장치(100)의 고속 동작이 가능하게 할 수 있다.
예를 들어, 제2 데이터가 제1 내지 제4 입출력 패드들(230, 240, 250, 및 260)까지 하나의 멀티 플렉서 및 하나의 레지스터를 이용해서 출력되는 경우를 가정한다. 이 경우, HF로 동작하는 하나의 레지스터를 통해, 좌우에 배치된 제1 내지 제4 입출력 패드들(230, 240, 250, 및 260)까지 제2 데이터가 가는 경로는 도 5의 마지막 단(800)에 비해 더 길게 된다.
즉, 제1 내지 제4 입출력 패드들(230, 240, 250, 및 260) 각각에 제3 내지 제6 레지스터들(213, 215, 223, 및 225)을 배치하여, HF에서 동작하는 제2 데이터의 경로를 감소시킬 수 있으며, 이를 통해 스큐 발생 가능성을 낮추고 비휘발성 메모리 장치(100)의 고속 동작을 가능하게 할 수 있다.
도 6은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 예시적인 블록도이다.
도 2 및 도 6를 참조하면, 비휘발성 메모리 장치(100)의 마지막 단(800)은 제1 양방향 멀티 플렉서(150), 제2 양방향 멀티 플렉서(160), 제3 내지 제10 레지스터들(313, 315, 317, 319, 323, 325, 327, 및 329) 및 제1 내지 제 8 입출력 패드들(330, 340, 350, 360, 370, 380, 390, 및 395)을 포함한다.
참고적으로, 각각의 레지스터에 전송되는 클럭과 관련된 블록들은 편의를 위해 도면에서 생략되었다.
제1 양방향 멀티 플렉서(150)에는 제3 내지 제6 레지스터들(313, 315, 317, 및 319)이 연결될 수 있다. 제3 레지스터(313)에는 제1 입출력 패드(330)가 연결될 수 있다. 제4 레지스터(315)에는 제2 입출력 패드(340)가 연결될 수 있다. 제5 레지스터(317)에는 제3 입출력 패드(350)가 연결될 수 있다. 제6 레지스터(319)에는 제4 입출력 패드(360)가 연결될 수 있다. 제2 양방향 멀티 플렉서(160)에는 제7 내지 제10 레지스터들(323, 325, 327, 및 329)이 연결될 수 있다. 제7 레지스터(323)에는 제5 입출력 패드(370)가 연결될 수 있다. 제8 레지스터(325)에는 제6 입출력 패드(380)가 연결될 수 있다. 제9 레지스터(327)에는 제7 입출력 패드(390)가 연결될 수 있다. 제10 레지스터(329)에는 제8 입출력 패드(395)가 연결될 수 있다.
제1 플레인(600) 내의 제1 데이터를 출력하는 경로를 설명한다.
제1 플레인(600) 내 제1 데이터의 제1 서브 데이터는 제1 양방향 멀티 플렉서(150)를 통해 제3 레지스터(313)에 전송될 수 있다. 제1 서브 데이터는 제3 레지스터(313)를 통해 제1 입출력 패드(330)에 전송될 수 있다. 제1 입출력 패드(230)는 제1 입출력 레지스터(IO0)를 포함할 수 있으나 이에 제한되지 않는다.
제1 플레인(600) 내 제1 데이터의 제2 서브 데이터는 제1 양방향 멀티 플렉서(150)를 통해 제4 레지스터(315)에 전송될 수 있다. 제2 서브 데이터는 제4 레지스터(315)를 통해 제2 입출력 패드(340)에 전송될 수 있다. 제2 입출력 패드(340)는 제2 입출력 레지스터(IO1)를 포함할 수 있으나 이에 제한되지 않는다.
제1 플레인(600) 내 제1 데이터의 제3 서브 데이터는 제1 양방향 멀티 플렉서(150)를 통해 제5 레지스터(317)에 전송될 수 있다. 제3 서브 데이터는 제5 레지스터(317)를 통해 제3 입출력 패드(350)에 전송될 수 있다. 제3 입출력 패드(350)는 제3 입출력 레지스터(IO2)를 포함할 수 있으나 이에 제한되지 않는다.
제1 플레인(600) 내 제1 데이터의 제4 서브 데이터는 제1 양방향 멀티 플렉서(150)를 통해 제6 레지스터(319)에 전송될 수 있다. 제4 서브 데이터는 제6 레지스터(319)를 통해 제4 입출력 패드(360)에 전송될 수 있다. 제4 입출력 패드(360)는 제4 입출력 레지스터(IO3)를 포함할 수 있으나 이에 제한되지 않는다.
제1 플레인(600) 내 제1 데이터의 제5 서브 데이터는 제1 양방향 멀티 플렉서(150)를 통해 제2 양방향 멀티 플렉서(160)에 전송될 수 있다. 제5 서브 데이터는 제2 양방향 멀티 플렉서(160)를 통해 제7 레지스터(323)에 전송될 수 있다. 제5 서브 데이터는 제7 레지스터(323)를 통해 제5 입출력 패드(370)에 전송될 수 있다. 제5 입출력 패드(370)는 제5 입출력 레지스터(IO4)를 포함할 수 있으나 이에 제한되지 않는다.
제1 플레인(600) 내 제1 데이터의 제6 서브 데이터는 제1 양방향 멀티 플렉서(150)를 통해 제2 양방향 멀티 플렉서(160)에 전송될 수 있다. 제6 서브 데이터는 제2 양방향 멀티 플렉서(160)를 통해 제8 레지스터(325)에 전송될 수 있다. 제6 서브 데이터는 제8 레지스터(325)를 통해 제6 입출력 패드(380)에 전송될 수 있다. 제6 입출력 패드(380)는 제6 입출력 레지스터(IO5)를 포함할 수 있으나 이에 제한되지 않는다.
제1 플레인(600) 내 제1 데이터의 제7 서브 데이터는 제1 양방향 멀티 플렉서(150)를 통해 제2 양방향 멀티 플렉서(160)에 전송될 수 있다. 제7 서브 데이터는 제2 양방향 멀티 플렉서(160)를 통해 제9 레지스터(327)에 전송될 수 있다. 제7 서브 데이터는 제9 레지스터(327)를 통해 제7 입출력 패드(390)에 전송될 수 있다. 제7 입출력 패드(390)는 제7 입출력 레지스터(IO6)를 포함할 수 있으나 이에 제한되지 않는다.
제1 플레인(600) 내 제1 데이터의 제8 서브 데이터는 제1 양방향 멀티 플렉서(150)를 통해 제2 양방향 멀티 플렉서(160)에 전송될 수 있다. 제8 서브 데이터는 제2 양방향 멀티 플렉서(160)를 통해 제10 레지스터(329)에 전송될 수 있다. 제8 서브 데이터는 제10 레지스터(329)를 통해 제8 입출력 패드(395)에 전송될 수 있다. 제8 입출력 패드(395)는 제8 입출력 레지스터(IO7)를 포함할 수 있으나 이에 제한되지 않는다.
제3 내지 제10 레지스터들(313, 315, 317, 319, 323, 325, 327, 및 329)는 HF(High Frequency)영역에서 동작할 수 있으며, 제1 데이터와 제3 내지 제10 레지스터들(313, 315, 317, 319, 323, 325, 327, 및 329)에 입력되는 클럭 신호들 간에 스큐가 발생할 수 있다. 따라서, 제1 내지 제8 입출력 패드들(330, 340, 350, 360, 370, 380, 390, 및 395)과 제3 내지 제10 레지스터들(313, 315, 317, 319, 323, 325, 327, 및 329)간의 데이터 전송 거리를 짧게 하여 스큐 발생 가능성을 낮출 수 있으며, 이를 통해 비휘발성 메모리 장치(100)의 고속 동작이 가능하게 할 수 있다.
예를 들어, 제1 데이터가 제1 내지 제8 입출력 패드들(330, 340, 350, 360, 370, 380, 390, 및 395)까지 하나의 멀티 플렉서 및 하나의 레지스터를 이용해서 출력되는 경우를 가정한다. 이 경우, HF로 동작하는 하나의 레지스터를 통해, 좌우에 배치된 제1 내지 제8 입출력 패드들(330, 340, 350, 360, 370, 380, 390, 및 395)까지 제1 데이터가 가는 경로는 도 6의 마지막 단(800)에 비해 더 길게 된다.
즉, 제1 내지 제8 입출력 패드들(330, 340, 350, 360, 370, 380, 390, 및 395) 각각에 제3 내지 제10 레지스터들(313, 315, 317, 319, 323, 325, 327, 및 329)을 배치하여, HF에서 동작하는 제1 데이터의 경로를 감소시킬 수 있으며, 이를 통해 스큐 발생 가능성을 낮추고 비휘발성 메모리 장치(100)의 고속 동작을 가능하게 할 수 있다.
제2 플레인(700) 내의 제2 데이터를 출력하는 경로는 제1 플레인(600) 내의 제1 데이터를 출력하는 경로와 대칭되므로 설명을 생략한다.
도 7은 도 1의 비휘발성 메모리 장치에 대한 예시적인 블록도이다. 도 8은 도 7의 제3 플레인에 대한 예시적인 블록도이다.
참고적으로 도 2의 설명과 중복되는 부분은 생략하고 제3 플레인(900)을 중심으로 설명한다.
도 7 및 도 8을 참조하면, 비휘발성 메모리 장치(100)는 도 2의 비휘발성 메모리 장치(100)와 비교하여 제3 플레인(900), 제3 양방향 멀티 플렉서(180), 제6 레지스터(185), 및 제3 입출력 패드(181)를 더 포함한다. 제3 플레인(900)은 제3 메모리 셀 어레이(121), 제3 페이지 버퍼 드라이버(123), 제3 지연 트림(127), 제3 클럭 입력(129), 제3 레이턴시 입력(130), 및 제3 레지스터(125)를 포함한다.
제3 플레인(900)은 웨이브 파이프라인 방식을 이용하는 예시적인 블록도이나 제3 플레인(900)의 구성은 이에 제한되지 않는다.
제3 메모리 셀 어레이(121) 내의 제3 데이터에 대한 출력 명령이 입력되면, 제3 데이터는 제3 메모리 셀 어레이(121)로부터 제3 페이지 버퍼 드라이버(123)를 거쳐 제3 레지스터(125)에 전송된다. 제3 데이터는 병렬 데이터일 수 있다. 제3 데이터가 전송되는 방식은 이에 제한되지 않는다.
제3 메모리 셀 어레이(121)로부터 출력된 제3 데이터들은 클럭 생성기(190)에서 발생된 제3 클럭 신호(CLK3)에 동기되어 제3 레지스터(125)에 저장될 수 있다. 제3 클럭 신호(CLK3)는 제3 지연 트림(127) 및 제3 클럭 입력(129)을 거쳐 제3 레지스터(125)에 전송될 수 있으나, 전송 방식은 이에 제한되지 않는다. 또한 제3 레지스터(125)에는 레이턴시 제어를 위해 레이턴시 클럭 생성기(195)를 통해 전송되는 제3 레이턴시 클럭 신호(L_CLK3)가 주어질 수 있다. 제3 레이턴시 클럭 신호(L_CLK3)는 제3 클럭 레이턴시 입력(130)을 통해 제3 레지스터(125)에 전송될 수 있다. 제3 클럭 레이턴시 입력(130)은 제3 클럭 멀티 플렉서 신호(CLKM3)를 클럭 멀티 플렉서(170)에 전송할 수 있다.
다시 도 7을 참조하여, 제3 플레인(900) 내의 제3 데이터를 출력하는 경로를 설명한다.
제3 플레인(900) 내 제3 데이터를 출력시, 클럭 멀티 플렉서(170)로부터 제3 클럭 멀티 플렉서 신호(CLKM3)가 제3 지연 트림(137) 및 제3 클럭 입력(139)을 통해 제4 레지스터(155), 제5 레지스터(165) 및 제6 레지스터(185)에 전송될 수 있다. 제3 클럭 멀티 플렉서 신호(CLKM3)의 전송 방식은 이에 제한되지 않는다. 또한, 레이턴시 제어를 위해 레이턴시 클럭 생성기(195)로부터 제3 클럭 레이턴시 입력(140)을 통해 레이턴시 신호가 제4 레지스터(155), 제5 레지스터(165) 및 제6 레지스터(185)에 전송될 수 있다. 웨이브 파이프라인 구조에 따른 클럭 입력 방식은 이에 제한되지 않는다.
제3 플레인(900) 내 제3 데이터 중 제1 서브 데이터는 제3 양방향 멀티 플렉서(180)를 통해 제6 레지스터(185)에 전송될 수 있다. 제1 서브 데이터는 제6 레지스터(185)를 통해 제3 입출력 패드(181)에 전송될 수 있다. 제3 입출력 패드(181)는 제6 내지 제8 입출력 레지스터들(IO6 내지 IO8)을 포함할 수 있으나 이에 제한되지 않는다.
또한, 제3 플레인(600) 내 제3 데이터 중 제2 서브 데이터는 제3 양방향 멀티 플렉서(180)를 통해 제2 양방향 멀티 플렉서(160)에 전송될 수 있다. 제2 서브 데이터는 제2 양방향 멀티 플렉서(160)를 통해 제5 레지스터(165)에 전송될 수 있다. 제2 서브 데이터는 제5 레지스터(165)를 통해 제2 입출력 패드(171)에 전송될 수 있다. 제2 입출력 패드(171)는 제4 내지 제6 입출력 레지스터들(IO3 내지 IO5)을 포함할 수 있으나 이에 제한되지 않는다.
마지막으로, 제3 플레인(600) 내 제3 데이터 중 제3 서브 데이터는 제3 양방향 멀티 플렉서(180)를 통해 제2 양방향 멀티 플렉서(160)에 전송될 수 있다. 그후 제3 서브 데이터는 제2 양방향 멀티 플렉서(160)를 통해 제1 양방향 멀티 플렉서(150)에 전송될 수 있다. 제3 서브 데이터는 제1 양방향 멀티 플렉서(150)를 통해 제4 레지스터(155)에 전송될 수 있다. 제3 서브 데이터는 제4 레지스터(155)를 통해 제1 입출력 패드(161)에 전송될 수 있다. 제1 입출력 패드(161)는 제1 내지 제3 입출력 레지스터들(IO0 내지 IO2)을 포함할 수 있으나 이에 제한되지 않는다.
제4 내지 제6 레지스터들(155, 165, 및 185)은 HF(High Frequency)영역에서 동작할 수 있으며, 제3 데이터와 제3 클럭 입력(139) 및/또는 제3 클럭 레이턴시 입력(140)을 통해 전송되는 클럭 신호들 간에 스큐가 발생할 수 있다. 따라서, 제1 내지 제3 입출력 패드들(161, 171 및 181)과 제4 내지 제6 레지스터들(155, 165, 및 185)간의 데이터 전송 거리를 짧게 하여 스큐 발생 가능성을 낮출 수 있으며, 이를 통해 비휘발성 메모리 장치(100)의 고속 동작이 가능하게 할 수 있다.
예를 들어, 제3 데이터가 제1 내지 제3 입출력 패드들(161, 171 및 181)까지 하나의 멀티 플렉서 및 하나의 레지스터를 이용해서 출력되는 경우를 가정한다. 이 경우, HF로 동작하는 하나의 레지스터를 통해, 좌우에 배치된 제1 내지 제3 입출력 패드들(161, 171 및 181)까지 제3 데이터가 가는 경로는 도 7의 마지막 단(800)에 비해 더 길게 된다.
즉, 제1 내지 제3 입출력 패드들(161, 171 및 181) 각각에 제4 내지 제6 레지스터들(155, 165, 및 185)을 배치하여, HF에서 동작하는 제3 데이터의 경로를 감소시킬 수 있으며, 이를 통해 스큐 발생 가능성을 낮추고 비휘발성 메모리 장치(100)의 고속 동작을 가능하게 할 수 있다.
도 9는 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 예시적인 블록도이다.
도 7 및 도 9를 참조하면, 비휘발성 메모리 장치(100)의 마지막 단(800)은 제1 양방향 멀티 플렉서(150), 제2 양방향 멀티 플렉서(160), 제3 양방향 멀티 플렉서(180), 제4 내지 제9 레지스터들(301, 303, 305, 306, 307, 및 308) 및 제1 내지 제6 입출력 패드들(311, 313, 315, 317, 319, 및 321)을 포함한다.
참고적으로, 각각의 레지스터에 전송되는 클럭과 관련된 블록들은 편의를 위해 도면에서 생략되었다.
제1 양방향 멀티 플렉서(150)에는 제4 및 제5 레지스터들(301, 303)이 연결될 수 있다. 제4 레지스터(301)에는 제1 입출력 패드(311)가 연결될 수 있다. 제5 레지스터(303)에는 제2 입출력 패드(313)가 연결될 수 있다. 제2 양방향 멀티 플렉서(160)에는 제6 및 제7 레지스터들(305, 306)이 연결될 수 있다. 제6 레지스터(305)에는 제3 입출력 패드(315)가 연결될 수 있다. 제7 레지스터(306)에는 제4 입출력 패드(317)가 연결될 수 있다. 제3 양방향 멀티 플렉서(180)에는 제8 및 제9 레지스터들(307, 308)이 연결될 수 있다. 제8 레지스터(307)에는 제5 입출력 패드(319)가 연결될 수 있다. 제9 레지스터(308)에는 제6 입출력 패드(321)가 연결될 수 있다.
제1 플레인(600) 내의 제1 데이터를 출력하는 경로를 설명한다.
제1 플레인(600) 내 제1 데이터의 제1 서브 데이터는 제1 양방향 멀티 플렉서(150)를 통해 제4 레지스터(301)에 전송될 수 있다. 제1 서브 데이터는 제4 레지스터(301)를 통해 제1 입출력 패드(311)에 전송될 수 있다. 제1 입출력 패드(311)는 제1 입출력 레지스터(IO0)를 포함할 수 있으나 이에 제한되지 않는다.
제1 플레인(600) 내 제1 데이터의 제2 서브 데이터는 제1 양방향 멀티 플렉서(150)를 통해 제5 레지스터(303)에 전송될 수 있다. 제2 서브 데이터는 제5 레지스터(303)를 통해 제2 입출력 패드(313)에 전송될 수 있다. 제2 입출력 패드(313)는 제2 내지 제3 입출력 레지스터들(IO1 내지 IO2)을 포함할 수 있으나 이에 제한되지 않는다.
제1 플레인(600) 내 제1 데이터의 제3 서브 데이터는 제1 양방향 멀티 플렉서(150)에 전송될 수 있다. 이후, 제3 서브 데이터는 제1 양방향 멀티 플렉서(150)를 통해 제2 양방향 멀티 플렉서(160)에 전송될 수 있다. 제3 서브 데이터는 제2 양방향 멀티 플렉서(150)로부터 제6 레지스터(305)에 전송될 수 있다. 제3 서브 데이터는 제6 레지스터(305)를 통해 제3 입출력 패드(315)에 전송될 수 있다. 제3 입출력 패드(315)는 제4 입출력 레지스터(IO3)를 포함할 수 있으나 이에 제한되지 않는다.
제1 플레인(600) 내 제1 데이터의 제4 서브 데이터는 제1 양방향 멀티 플렉서(150)에 전송될 수 있다. 이후, 제4 서브 데이터는 제1 양방향 멀티 플렉서(150)를 통해 제2 양방향 멀티 플렉서(160)에 전송될 수 있다. 제4 서브 데이터는 제2 양방향 멀티 플렉서(150)로부터 제7 레지스터(306)에 전송될 수 있다. 제4 서브 데이터는 제7 레지스터(306)를 통해 제4 입출력 패드(317)에 전송될 수 있다. 제4 입출력 패드(317)는 제5 및 제6 입출력 레지스터들(IO4, IO5)를 포함할 수 있으나 이에 제한되지 않는다.
제1 플레인(600) 내 제1 데이터의 제5 서브 데이터는 제1 양방향 멀티 플렉서(150)에 전송될 수 있다. 이후, 제5 서브 데이터는 제1 양방향 멀티 플렉서(150)를 통해 제2 양방향 멀티 플렉서(160)에 전송될 수 있다. 그리고, 제5 서브 데이터는 제2 양방향 멀티 플렉서(160)를 통해 제3 양방향 멀티 플렉서(180)에 전송될 수 있다. 제5 서브 데이터는 제3 양방향 멀티 플렉서(180)로부터 제8 레지스터(307)에 전송될 수 있다. 제5 서브 데이터는 제8 레지스터(307)를 통해 제5 입출력 패드(319)에 전송될 수 있다. 제5 입출력 패드(319)는 제6 입출력 레지스터(IO3)를 포함할 수 있으나 이에 제한되지 않는다.
제1 플레인(600) 내 제1 데이터의 제6 서브 데이터는 제1 양방향 멀티 플렉서(150)에 전송될 수 있다. 이후, 제6 서브 데이터는 제1 양방향 멀티 플렉서(150)를 통해 제2 양방향 멀티 플렉서(160)에 전송될 수 있다. 그리고, 제6 서브 데이터는 제2 양방향 멀티 플렉서(160)를 통해 제3 양방향 멀티 플렉서(180)에 전송될 수 있다. 제6 서브 데이터는 제3 양방향 멀티 플렉서(180)로부터 제9 레지스터(308)에 전송될 수 있다. 제6 서브 데이터는 제9 레지스터(308)를 통해 제6 입출력 패드(321)에 전송될 수 있다. 제6 입출력 패드(321)는 제8 및 제9 입출력 레지스터들(IO7, IO8)를 포함할 수 있으나 이에 제한되지 않는다.
제4 내지 제9 레지스터들(301, 303, 305, 306, 307, 및 308)는 HF(High Frequency)영역에서 동작할 수 있으며, 제1 데이터와 제4 내지 제9 레지스터들(301, 303, 305, 306, 307, 및 308)에 입력되는 클럭 신호들 간에 스큐가 발생할 수 있다. 따라서, 제1 내지 제6 입출력 패드들(311, 313, 315, 317, 319, 및 321)과 제4 내지 제9 레지스터들(301, 303, 305, 306, 307, 및 308)간의 데이터 전송 거리를 짧게 하여 스큐 발생 가능성을 낮출 수 있으며, 이를 통해 비휘발성 메모리 장치(100)의 고속 동작이 가능하게 할 수 있다.
예를 들어, 제1 데이터가 제1 내지 제6 입출력 패드들(311, 313, 315, 317, 319, 및 321)까지 하나의 멀티 플렉서 및 하나의 레지스터를 이용해서 출력되는 경우를 가정한다. 이 경우, HF로 동작하는 하나의 레지스터를 통해, 좌우에 배치된 제1 내지 제6 입출력 패드들(311, 313, 315, 317, 319, 및 321)까지 제1 데이터가 가는 경로는 도 7의 마지막 단(800)에 비해 더 길게 된다.
즉, 제1 내지 제6 입출력 패드들(311, 313, 315, 317, 319, 및 321) 각각에 제4 내지 제9 레지스터들(301, 303, 305, 306, 307, 및 308)을 배치하여, HF에서 동작하는 제1 데이터의 경로를 감소시킬 수 있으며, 이를 통해 스큐 발생 가능성을 낮추고 비휘발성 메모리 장치(100)의 고속 동작을 가능하게 할 수 있다.
제2 플레인(700) 내 제2 데이터 및 제3 플레인(900) 내 제3 데이터의 출력 경로는 제1 플레인(600) 내 제1 데이터의 출력 경로와 대칭되므로 설명을 생략한다.
도 10은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 예시적인 블록도이다.
도 7 및 도 10를 참조하면, 비휘발성 메모리 장치(100)의 마지막 단(800)은 제1 양방향 멀티 플렉서(150), 제2 양방향 멀티 플렉서(160), 제3 양방향 멀티 플렉서(180), 제4 내지 제12 레지스터들(401, 403, 405, 407, 409, 411, 413, 415, 및 417) 및 제1 내지 제9 입출력 패드들(421, 423, 425, 427, 429, 431, 433, 435, 및 437)을 포함한다.
참고적으로, 각각의 레지스터에 전송되는 클럭과 관련된 블록들은 편의를 위해 도면에서 생략되었다.
제1 양방향 멀티 플렉서(150)에는 제4 내지 제6 레지스터들(401, 403, 및 405)이 연결될 수 있다. 제4 레지스터(401)에는 제1 입출력 패드(421)가 연결될 수 있다. 제5 레지스터(403)에는 제2 입출력 패드(423)가 연결될 수 있다. 제6 레지스터(404)에는 제3 입출력 패드(425)가 연결될 수 있다. 제2 양방향 멀티 플렉서(160)에는 제7 내지 제9 레지스터들(407, 409, 및 411)이 연결될 수 있다. 제7 레지스터(407)에는 제4 입출력 패드(427)가 연결될 수 있다. 제8 레지스터(409)에는 제5 입출력 패드(429)가 연결될 수 있다. 제9 레지스터(411)에는 제6 입출력 패드(431)가 연결될 수 있다. 제3 양방향 멀티 플렉서(180)에는 제10 내지 제12 레지스터들(413, 415, 및 417)이 연결될 수 있다. 제10 레지스터(413)에는 제7 입출력 패드(433)가 연결될 수 있다. 제11 레지스터(415)에는 제8 입출력 패드(435)가 연결될 수 있다. 제12 레지스터(417)에는 제9 입출력 패드(437)가 연결될 수 있다.
제1 플레인(600) 내의 제1 데이터를 출력하는 경로를 설명한다.
제1 플레인(600) 내 제1 데이터의 제1 서브 데이터는 제1 양방향 멀티 플렉서(150)를 통해 제4 레지스터(401)에 전송될 수 있다. 제1 서브 데이터는 제4 레지스터(401)를 통해 제1 입출력 패드(421)에 전송될 수 있다. 제1 입출력 패드(421)는 제1 입출력 레지스터(IO0)를 포함할 수 있으나 이에 제한되지 않는다.
제1 플레인(600) 내 제1 데이터의 제2 서브 데이터는 제1 양방향 멀티 플렉서(150)를 통해 제5 레지스터(403)에 전송될 수 있다. 제2 서브 데이터는 제5 레지스터(403)를 통해 제2 입출력 패드(423)에 전송될 수 있다. 제2 입출력 패드(423)는 제2 입출력 레지스터(IO1)를 포함할 수 있으나 이에 제한되지 않는다.
제1 플레인(600) 내 제1 데이터의 제3 서브 데이터는 제1 양방향 멀티 플렉서(150)를 통해 제6 레지스터(405)에 전송될 수 있다. 제3 서브 데이터는 제6 레지스터(405)를 통해 제3 입출력 패드(425)에 전송될 수 있다. 제3 입출력 패드(425)는 제3 입출력 레지스터(IO2)를 포함할 수 있으나 이에 제한되지 않는다.
제1 플레인(600) 내 제1 데이터의 제4 내지 제6 서브 데이터는 제1 양방향 멀티 플렉서(150)에 전송될 수 있다. 이후, 제4 내지 제6 서브 데이터는 제1 양방향 멀티 플렉서(150)를 통해 제2 양방향 멀티 플렉서(160)에 전송될 수 있다. 제4 서브 데이터는 제2 양방향 멀티 플렉서(150)로부터 제7 레지스터(407)에 전송될 수 있다. 제4 서브 데이터는 제7 레지스터(407)를 통해 제4 입출력 패드(427)에 전송될 수 있다. 제4 입출력 패드(427)는 제4 입출력 레지스터(IO3)를 포함할 수 있으나 이에 제한되지 않는다. 제5 서브 데이터는 제2 양방향 멀티 플렉서(150)로부터 제8 레지스터(409)에 전송될 수 있다. 제5 서브 데이터는 제8 레지스터(409)를 통해 제5 입출력 패드(429)에 전송될 수 있다. 제5 입출력 패드(429)는 제5 입출력 레지스터(IO4)를 포함할 수 있으나 이에 제한되지 않는다. 제6 서브 데이터는 제2 양방향 멀티 플렉서(150)로부터 제9 레지스터(411)에 전송될 수 있다. 제6 서브 데이터는 제9 레지스터(411)를 통해 제6 입출력 패드(431)에 전송될 수 있다. 제6 입출력 패드(431)는 제6 입출력 레지스터(IO5)를 포함할 수 있으나 이에 제한되지 않는다.
제1 플레인(600) 내 제1 데이터의 제7 내지 제9 서브 데이터는 제1 양방향 멀티 플렉서(150)에 전송될 수 있다. 이후, 제7 내지 제9 서브 데이터는 제1 양방향 멀티 플렉서(150)를 통해 제2 양방향 멀티 플렉서(160)에 전송될 수 있다. 그리고, 제7 내지 제9 서브 데이터는 제2 양방향 멀티 플렉서(160)를 통해 제3 양방향 멀티 플렉서(180)에 전송될 수 있다. 제7 서브 데이터는 제3 양방향 멀티 플렉서(150)로부터 제10 레지스터(413)에 전송될 수 있다. 제7 서브 데이터는 제10 레지스터(413)를 통해 제7 입출력 패드(433)에 전송될 수 있다. 제7 입출력 패드(433)는 제7 입출력 레지스터(IO6)를 포함할 수 있으나 이에 제한되지 않는다. 제8 서브 데이터는 제3 양방향 멀티 플렉서(180)로부터 제11 레지스터(415)에 전송될 수 있다. 제8 서브 데이터는 제11 레지스터(415)를 통해 제8 입출력 패드(435)에 전송될 수 있다. 제8 입출력 패드(435)는 제8 입출력 레지스터(IO7)를 포함할 수 있으나 이에 제한되지 않는다. 제9 서브 데이터는 제3 양방향 멀티 플렉서(180)로부터 제12 레지스터(417)에 전송될 수 있다. 제9 서브 데이터는 제12 레지스터(411)를 통해 제9 입출력 패드(437)에 전송될 수 있다. 제9 입출력 패드(437)는 제9 입출력 레지스터(IO9)를 포함할 수 있으나 이에 제한되지 않는다.
제4 내지 제12 레지스터들(401, 403, 405, 407, 409, 411, 413, 415, 및 417)는 HF(High Frequency)영역에서 동작할 수 있으며, 제4 내지 제12 레지스터들(401, 403, 405, 407, 409, 411, 413, 415, 및 417)에 입력되는 클럭 신호들 간에 스큐가 발생할 수 있다. 따라서, 제1 내지 제9 입출력 패드들(421, 423, 425, 427, 429, 431, 433, 435, 및 437)과 제4 내지 제12 레지스터들(401, 403, 405, 407, 409, 411, 413, 415, 및 417)간의 데이터 전송 거리를 짧게 하여 스큐 발생 가능성을 낮출 수 있으며, 이를 통해 비휘발성 메모리 장치(100)의 고속 동작이 가능하게 할 수 있다.
예를 들어, 제1 내지 제9 입출력 패드들(421, 423, 425, 427, 429, 431, 433, 435, 및 437)까지 하나의 멀티 플렉서 및 하나의 레지스터를 이용해서 출력되는 경우를 가정한다. 이 경우, HF로 동작하는 하나의 레지스터를 통해, 좌우에 배치된 제1 내지 제9 입출력 패드들(421, 423, 425, 427, 429, 431, 433, 435, 및 437)까지 제1 데이터가 가는 경로는 도 7의 마지막 단(800)에 비해 더 길게 된다.
즉, 제1 내지 제9 입출력 패드들(421, 423, 425, 427, 429, 431, 433, 435, 및 437) 각각에 제4 내지 제12 레지스터들(401, 403, 405, 407, 409, 411, 413, 415, 및 417)을 배치하여, HF에서 동작하는 제1 데이터의 경로를 감소시킬 수 있으며, 이를 통해 스큐 발생 가능성을 낮추고 비휘발성 메모리 장치(100)의 고속 동작을 가능하게 할 수 있다.
제2 플레인(700) 내 제2 데이터 및 제3 플레인(900) 내 제3 데이터의 출력 경로는 제1 플레인(600) 내 제1 데이터의 출력 경로와 대칭되므로 설명을 생략한다.
도 11은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치를 포함하는 컴퓨팅 시스템을 도시한 블록도이다.
도 11을 참조하면, 컴퓨팅 시스템(1000)은 중앙 처리 장치(1100), RAM(Random Access Memory)(1200), 사용자 인터페이스(1300), 전원(1400), 그리고 저장 장치(1)를 포함할 수 있다.
저장 장치(1)는 시스템 버스(1500)를 통해, 중앙처리장치(CPU; Central Processing Unit)(1100)에 의해서 처리된 데이터는 저장 장치(1)에 저장될 수 있다.
컴퓨팅 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 태블릿(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공될 수 있으나, 본 발명이 이러한 예시에 제한되는 것은 아니다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 저장 장치 3: 컨트롤러
100: 비휘발성 메모리 장치 101: 제1 메모리 셀 어레이
150: 제1 양방향 멀티 플렉서 160: 제2 양방향 멀티 플렉서

Claims (10)

  1. 제1 데이터를 저장하는 제1 메모리 셀 어레이;
    상기 제1 데이터를 수신하여 제1 및 제2 서브 데이터로 분배하는 제1 양방향 멀티 플렉서;
    상기 제2 서브 데이터를 상기 제1 양방향 멀티 플렉서로부터 수신하는 제2 양방향 멀티 플렉서;
    상기 제1 양방향 멀티 플렉서로부터 상기 제1 서브 데이터를 저장하는 제1 레지스터;
    상기 제2 양방향 멀티 플렉서로부터 상기 제2 서브 데이터를 저장하는 제2 레지스터;
    상기 제1 레지스터로부터 상기 제1 서브 데이터를 외부로 출력하는 제1 입출력 패드; 및
    상기 제2 레지스터로부터 상기 제2 서브 데이터를 외부로 출력하는 제2 입출력 패드를 포함하는 비휘발성 메모리 장치.
  2. 제 1항에 있어서,
    제2 데이터를 저장하는 제2 메모리 셀 어레이를 더 포함하되,
    상기 제2 양방향 멀티 플렉서는 상기 제2 데이터를 수신하여 제3 및 제4 서브 데이터로 분배하고,
    상기 제1 양방향 멀티 플렉서는 상기 제3 서브 데이터를 수신하고,
    상기 제1 레지스터는 상기 제1 양방향 멀티 플렉서로부터 상기 제3 서브 데이터를 수신하여 저장하고,
    상기 제2 레지스터는 상기 제2 양방향 멀티 플렉서로부터 상기 제4 서브 데이터를 수신하여 저장하고,
    상기 제1 및 제2 입출력 패드는 상기 제3 및 제4 서브 데이터를 각각 외부로 출력하는 비휘발성 메모리 장치.
  3. 제 2항에 있어서,
    상기 제1 레지스터는 제1 및 제2 서브 레지스터를 포함하고,
    상기 제1 서브 레지스터는 상기 제1 입출력 패드 중 일부와 연결되고,
    상기 제2 서브 레지스터는 상기 제1 입출력 패드 중 나머지와 연결되는 비휘발성 메모리 장치.
  4. 제 2항에 있어서,
    제3 데이터를 저장하는 제3 메모리 셀 어레이,
    상기 제3 데이터를 수신하여 제5 내지 제7 서브 데이터로 분배하는 제3 양방향 멀티 플렉서,
    상기 제3 양방향 멀티 플렉서로부터 상기 제7 서브 데이터를 저장하는 제3 레지스터, 및
    상기 제3 레지스터로부터 상기 제7 서브 데이터를 외부로 출력하는 제3 입출력 패드를 더 포함하되,
    상기 제3 양방향 멀티 플렉서는 상기 제5 및 제6 서브 데이터를 상기 제2 양방향 멀티 플렉서로 전송하고,
    상기 제2 양방향 멀티 플렉서는 상기 제6 서브 데이터를 상기 제2 레지스터에 전송하고,
    상기 제2 양방향 멀티 플렉서는 상기 제5 서브 데이터를 상기 제1 양방향 멀티 플렉서에 전송하고,
    상기 제1 양방향 멀티 플렉서는 상기 제5 서브 데이터를 상기 제1 레지스터에 전송하고,
    상기 제1 입출력 패드는 상기 제1 양방향 멀티 플렉서로부터 상기 제5 서브 데이터를 외부로 출력하고,
    상기 제2 입출력 패드는 상기 제2 양방향 멀티 플렉서로부터 상기 제6 서브 데이터를 외부로 출력하는 비휘발성 메모리 장치.
  5. 제 4항에 있어서,
    상기 제3 레지스터는 제5 및 제6 서브 레지스터를 포함하고,
    상기 제5 서브 레지스터는 상기 제3 입출력 패드 중 일부와 연결되고,
    상기 제6 서브 레지스터는 상기 제3 입출력 패드 중 나머지와 연결되는 비휘발성 메모리 장치.
  6. 제 2항에 있어서,
    상기 제1 메모리 셀 어레이는 제1 페이지 버퍼 드라이버를 포함하고,
    상기 제2 메모리 셀 어레이는 제2 페이지 버퍼 드라이버를 포함하고,
    상기 제1 양방향 멀티 플렉서는 상기 제1 페이지 버퍼 드라이버로부터 상기 제1 데이터를 수신하고,
    상기 제2 양방향 멀티 플렉서는 상기 제2 페이지 버퍼 드라이버로부터 상기 제2 데이터를 수신하는 비휘발성 메모리 장치.
  7. 제1 데이터를 수신하는 제1 입출력 패드;
    상기 제1 데이터를 저장하고 상기 제1 입출력 패드로 상기 제1 데이터를 전송하는 제1 레지스터;
    상기 제1 레지스터로 상기 제1 데이터를 전송하는 제1 양방향 멀티 플렉서로서, 상기 제1 데이터는 제1 및 제2 서브 데이터를 포함하는 제1 양방향 멀티 플렉서;
    상기 제2 서브 데이터를 전송하는 제2 양방향 멀티 플렉서;
    상기 제1 서브 데이터를 저장하고 상기 제1 양방향 멀티 플렉서로 상기 제1 서브 데이터를 전송하는 제1 메모리 셀 어레이; 및
    상기 제2 서브 데이터를 저장하고 상기 제2 양방향 멀티 플렉서로 상기 제2 서브 데이터를 전송하는 제2 메모리 셀 어레이를 포함하는 비휘발성 메모리 장치.
  8. 제 7항에 있어서,
    제2 데이터를 수신하는 제2 입출력 패드,
    상기 제2 데이터를 저장하고 상기 제2 입출력 패드로 상기 제2 데이터를 전송하는 제2 레지스터를 더 포함하되,
    상기 제2 데이터는 제3 및 제4 서브 데이터를 포함하고,
    상기 제1 양방향 멀티 플렉서는 상기 제2 양방향 멀티 플렉서로 상기 제3 서브 데이터를 전송하고,
    상기 제1 메모리 셀 어레이는 상기 제3 서브 데이터를 저장하고 상기 제1 양방향 멀티 플렉서로 상기 제3 서브 데이터를 전송하며,
    상기 제2 메모리 셀 어레이는 상기 제4 서브 데이터를 저장하고 상기 제2 양방향 멀티 플렉서로 상기 제4 서브 데이터를 전송하는 비휘발성 메모리 장치.
  9. 제 8항에 있어서,
    상기 제1 레지스터는 제1 및 제2 서브 레지스터를 포함하고,
    상기 제1 서브 레지스터는 상기 제1 입출력 패드 중 일부와 연결되고,
    상기 제2 서브 레지스터는 상기 제1 입출력 패드 중 나머지와 연결되는 비휘발성 메모리 장치.
  10. 제1 및 제2 데이터가 각각 저장되는 제1 및 제2 메모리 셀 어레이;
    상기 제1 데이터를 수신하는 제1 양방향 멀티 플렉서로서, 상기 제1 데이터는 제1 및 제2 서브 데이터를 포함하는 제1 양방향 멀티 플렉서;
    상기 제2 데이터를 수신하는 제2 양방향 멀티 플렉서로서, 상기 제2 데이터는 제3 및 제4 서브 데이터를 포함하고, 상기 제2 양방향 멀티 플렉서는 상기 제2 서브 데이터를 상기 제1 양방향 멀티 플렉서로부터 수신하고, 상기 제4 서브 데이터를 상기 제1 양방향 멀티 플렉서로 전송하는 제2 양방향 멀티 플렉서;
    상기 제1 양방향 멀티 플렉서로부터 상기 제1 및 제3 서브 데이터를 수신하는 제1 레지스터;
    상기 제2 양방향 멀티 플렉서로부터 상기 제2 및 제4 서브 데이터를 수신하는 제2 레지스터;
    상기 제1 레지스터로부터 상기 제1 및 제3 서브 데이터를 외부로 출력하는 제1 입출력 패드; 및
    상기 제2 레지스터로부터 상기 제2 및 제4 서브데이터를 외부로 출력하는 제2 입출력 패드를 포함하되,
    상기 제1 및 제2 양방향 멀티 플렉서에 인가되는 제1 클럭의 주파수는 상기 제1 및 제2 레지스터에 인가되는 제2 클럭의 주파수보다 낮은 비휘발성 메모리 장치.
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