JP2014165881A - 遅延回路及び半導体装置 - Google Patents

Abstract

【課題】偶数信号と奇数信号との間の遅延時間差のばらつきを抑制する遅延回路を提供する。
【解決手段】遅延回路は、第１の遅延回路列と、第２の遅延回路列と、第３の遅延回路列と、を備える。第１の遅延回路列は、入力信号から複数の遅延信号を生成する。第２の遅延回路列は、複数の遅延信号の一部を入力し、入力した遅延信号から一の遅延信号を、トーナメント方式により選択し出力する。第３の遅延回路列は、複数の遅延信号の一部であって、第２の遅延回路列が入力する遅延信号とは異なる遅延信号を入力し、入力した遅延信号から一の遅延信号を、トーナメント方式により選択し出力する。
【選択図】図１

Description

本発明は、遅延回路及び半導体装置に関する。

特許文献１及び２において、ＤＬＬ（Delay Lock Loop）回路を備えるＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）等の半導体メモリが開示されている。これらの半導体メモリは、クロック信号に同期した動作を行う。近年では、ＤＤＲ（Double Data Rate）型のシンクロナスメモリが広く使用され、これらの半導体メモリは、入出力データを外部クロック信号に対して正確に同期させる必要がある。そこで、外部クロック信号に同期した内部クロック信号を生成するためのＤＬＬ回路が用いられる。

特許文献３〜６において、入力クロック信号を粗いピッチで調整する粗調整遅延回路（ＣＤＬ；Coarse Delay Line）と、粗調整遅延回路により遅延されたクロック信号を細かいピッチで調整する微調整遅延回路（ＦＤＬ；Fine Delay Line）を備えるＤＬＬ回路が開示されている。

特開２００７−１４１３８３号公報 特開２０１２−１２９６３０号公報 特開２００５−０５１６７３号公報 特開２００６−１２９１８０号公報 特開２００９−０２１７０６号公報 特開２００９−２８４２６６号公報

なお、上記先行技術文献の各開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明者らによってなされたものである。

微調整遅延回路（インタポレータ）には隣接する２つの遅延信号を入力する必要がある。微調整遅延回路に対して入力される１対の信号を、偶数（イーブン）信号及び奇数（オッド）信号と表記し、以降の説明を行う。ここで、偶数信号と奇数信号の生成には、種々の形態が考えられる。例えば、２つの遅延回路列（ディレイライン）を組み合わせる２相型遅延回路列や、２つの遅延回路列を組み合わせつつ、一部の遅延素子について共用する半共用型遅延回路列等が考えられる。なお、２相型遅延回路列及び半共用型遅延回路列の詳細は後述する。

２相型遅延回路列は、偶数信号及び奇数信号のそれぞれの信号を生成するための遅延回路列が独立する構成を備える。しかし、それぞれの遅延回路列が独立しているため、遅延素子の数が多くなり、回路規模やコストが増加するという問題がある。また、それぞれの遅延回路列に含まれる遅延素子が共通ではないため、偶数信号及び奇数信号それぞれの側の遅延素子における遅延時間がばらつくことによる影響が大きく、偶数信号と奇数信号との間の遅延時間差のばらつきが増加する（遅延時間差が均一ではなくなる）。

半共用型遅延回路列は、一部の遅延素子について、偶数信号の生成と奇数信号の生成とで共用し、必要な遅延素子数を削減する。しかし、半共用型遅延回路列における遅延素子の共有率は５０％に留まり、半共用型遅延回路列に利用する遅延素子数の増加に伴い、遅延回路列内の「非共用部分」が増加する。非共用部分が増加すれば、やはり、偶数信号と奇数信号との間の遅延時間差のばらつきが増加する。以上のような状況を鑑み、偶数信号と奇数信号との間の遅延時間差のばらつきを抑制する遅延回路が、望まれる。より好ましくは、このバラツキを抑制する粗調整遅延回路が、望まれる。

本発明の第１の視点によれば、入力信号から複数の遅延信号を生成する第１の遅延回路列と、前記複数の遅延信号の一部を入力し、前記入力した遅延信号から一の遅延信号を、トーナメント方式により選択し出力する第２の遅延回路列と、前記複数の遅延信号の一部であって、前記第２の遅延回路列が入力する遅延信号とは異なる遅延信号を入力し、前記入力した遅延信号から一の遅延信号を、トーナメント方式により選択し出力する第３の遅延回路列と、を備える遅延回路が提供される。

本発明の第２の視点によれば、入力信号と出力信号の位相を合致させる半導体装置であって、前記入力信号と前記出力信号の位相差に応じて、第１及び第２の制御信号を活性化する制御回路と、前記入力信号を遅延する第１の遅延回路と、前記第１の遅延回路よりも細かい粒度で、前記第１の遅延回路の出力信号を遅延する第２の遅延回路と、を備え、前記第１の遅延回路は、前記入力信号から複数の遅延信号を生成する第１の遅延回路列と、前記複数の遅延信号の一部を入力し、前記第１の制御信号の活性化に応じて、前記入力した遅延信号から一の遅延信号を、トーナメント方式により選択し出力する第２の遅延回路列と、前記複数の遅延信号の一部であって、前記第２の遅延回路列が入力する遅延信号とは異なる遅延信号を入力し、前記第２の制御信号の活性化に応じて、前記入力した遅延信号から一の遅延信号を、トーナメント方式により選択し出力する第３の遅延回路列と、を備える半導体装置が提供される。

本発明の各視点によれば、偶数信号と奇数信号との間の遅延時間差のばらつきを抑制することに寄与する遅延回路及び半導体装置が、提供される。

第１の実施形態に係る粗調整遅延回路２００の回路構成の一例を示す図である。 第１の実施形態に係るＤＬＬ回路７０を含む半導体装置１０の内部構成の一例を示す図である。 第１の実施形態に係るＤＬＬ回路７０の回路構成の一例を示す図である。 外部クロック信号ＣＫＳと内部クロック信号ＬＣＬＫの波形図の一例を示す図である。 ＣＤＬ粒度が３２０ｐｓの場合におけるロック状態の各種パラメータの一例を示す図である。 ＦＤＬ粒度が１０ｐｓの場合におけるロック状態の各種パラメータの一例を示す図である。 粗調整遅延回路２００から選択可能な遅延信号をまとめた図である。 ２相型遅延回路列の回路構成の一例を示す図である。 半共用型遅延回路列の回路構成の一例を示す図である。

一実施形態の概要について説明する。遅延回路は、第１の遅延回路列（例えば、図１の遅延信号生成回路２０１）と、第２の遅延回路列（例えば、図１の遅延信号選択回路２０２に含まれる否定論理和回路ＮＯＲ３１を最上位階層とするトーナメント型構造遅延回路列）と、第３の遅延回路列（例えば、図１の遅延信号選択回路２０２に含まれる否定論理和回路ＮＯＲ３２を最上位階層とするトーナメント型構造遅延回路列）と、を備える。第１の遅延回路列は、入力信号から複数の遅延信号を生成する。第２の遅延回路列は、複数の遅延信号の一部を入力し、入力した遅延信号から一の遅延信号を、トーナメント方式により選択し出力する。第３の遅延回路列は、複数の遅延信号の一部であって、第２の遅延回路列が入力する遅延信号とは異なる遅延信号を入力し、入力した遅延信号から一の遅延信号を、トーナメント方式により選択し出力する。遅延回路は、第１の遅延回路列が生成した複数の遅延信号から２つの遅延信号をそれぞれトーナメント方式により選択し、微調整遅延回路に偶数信号及び奇数信号として出力する。その際、偶数信号及び奇数信号の選択に利用される遅延信号は、第１の遅延信号列により共通して生成されるため、偶数信号と奇数信号との間の遅延時間差のばらつきを抑制できる。

また、他の実施形態の１つによれば、半導体装置は、入力信号と出力信号の位相を合致させる半導体装置であって、制御回路（例えば、図３の遅延制御回路１０４）と、第１の遅延回路（例えば、図３の粗調整遅延回路２００）と、第２の遅延回路（例えば、図３の微調整遅延回路３００）と、を備える。制御回路は、入力信号と出力信号の位相差に応じて、第１及び第２の制御信号を活性化する。第１の遅延回路は、入力信号を遅延する。第２の遅延回路は、第１の遅延回路よりも細かい粒度で、第１の遅延回路の出力信号を遅延する。さらに、第１の遅延回路は、上述の第１の遅延回路列と、第１及び第２の制御信号に応じて、遅延信号を選択する上述の第２及び第３の遅延回路列と、を備える。

以下に具体的な実施の形態について、図面を参照してさらに詳しく説明する。

［第１の実施形態］
第１の実施形態について、図面を用いてより詳細に説明する。

本実施形態に係るＤＬＬ回路を備えた半導体装置（例えば、ＤＲＡＭ等の半導体メモリ）の全体構成について説明する。

図２は、本実施形態に係るＤＬＬ回路７０を含む半導体装置１０の内部構成の一例を示す図である。図２を参照すると、半導体装置１０はＤＤＲ−ＳＤＲＡＭであり、外部端子として、クロック端子１１、コマンド端子１２、アドレス端子１３、データ入出力端子１４（外部データ端子）、データストローブ端子１５を備えている。

クロック端子１１は、外部クロック信号ＣＫＳが供給される。供給された外部クロック信号ＣＫＳは、クロックバッファ４０及びＤＬＬ回路７０に供給される。クロックバッファ４０は、外部クロック信号ＣＫＳに基づいて単相の内部クロック信号ＩＣＬＫを生成し、コマンドデコーダ３２に供給する。

ＤＬＬ回路７０は、外部クロック信号ＣＫＳを遅延することで内部クロック信号ＬＣＬＫを生成する。生成された内部クロック信号ＬＣＬＫは、クロック出力制御回路７３及び７４に供給される。ＤＬＬ回路７０は、外部クロック信号ＣＫＳと内部クロック信号ＬＣＫＫの位相を合致させる位相制御を行う。ＤＬＬ回路７０は、これらの信号の位相が合致した場合に、オシレータ起動信号ＤＬＬ＿ＯＳＣ＿Ｅｎａｂｌｅを活性化する機能を備える。オシレータ起動信号ＤＬＬ＿ＯＳＣ＿Ｅｎａｂｌｅは、ＤＬＬリフレッシュ制御回路７１に供給される。オシレータ起動信号ＤＬＬ＿ＯＳＣ＿Ｅｎａｂｌｅは、一旦位相制御を終えた後、次の位相制御を行うまでの期間を測定開始するための起動信号である。その期間の測定は、ＤＬＬリフレッシュ制御回路７１に含まれるオシレータ回路がオシレータ起動信号ＤＬＬ＿ＯＳＣ＿Ｅｎａｂｌｅを受けて動作し、所定数のクロック信号をカウントした後にＤＬＬリフレッシュ制御回路７１が再調整を指示するＤＬＬスタート信号ＤＬＬ＿ＳＴＡＲＴを活性化させることで実現される。そして、当該ＤＬＬスタート信号ＤＬＬ＿ＳＴＡＲＴを受けて、ＤＬＬ回路７０が再度位相制御等を実行する。なお、ＤＬＬ回路７０の詳細は後述する。

クロック出力制御回路７３は、内部クロック信号ＬＣＬＫを受け、内部アクティブコマンドＡＣＴ及び内部リードコマンドＲＥＡＤそれぞれの活性状態に応じて動作モードを切り替えながら内部クロック信号ＬＣＬＫ＿ＯＵＴ１を生成し、出力ノード７３ａに出力する。動作モードには、内部クロック信号ＬＣＬＫ＿ＯＵＴ１を出力せず、出力ノード７３ａの電位をロウレベル又はハイレベルに固定するクロック停止モード、内部クロック信号ＬＣＬＫよりも周期の長いクロック信号（長周期クロック信号）を生成し、内部クロック信号ＬＣＬＫ＿ＯＵＴ１として出力する長周期クロック出力モード、及び、内部クロック信号ＬＣＬＫを内部クロック信号ＬＣＬＫ＿ＯＵＴ１として出力する通常クロック出力モード、の３つの動作モードが含まれる。出力ノード７３ａの出力電位は、クロック伝送回路３０を経て、ＦＩＦＯ６３、入出力回路６４、及びＤＱＳ入出力回路６５に供給される。

クロック伝送回路３０は、バッファ回路７５及びクロックツリー７６を含む。バッファ回路７５は、例えば、直列に接続された複数のＣＭＯＳ（Complementary Metal Oxide Semiconductor）を含み、内部クロック信号ＬＣＬＫ＿ＯＵＴ１を、ＦＩＦＯ６３及びクロックツリー７６に出力する。クロックツリー７６は、供給された内部クロック信号ＬＣＬＫ＿ＯＵＴ１を入出力回路６４及びＤＱＳ入出力回路６５に分配する。クロックツリー７６も、例えば、内部に複数のＣＭＯＳを含む。

クロック出力制御回路７４は、ＤＬＬオン信号ＤＬＬ＿ＯＮ及びＤＬＬスタート信号ＤＬＬ＿ＳＴＡＲＴのいずれかが活性化している場合に、内部クロック信号ＬＣＬＫを内部クロック信号ＬＣＬＫ＿ＯＵＴ２としてレプリカ回路７２に供給する。いずれもが活性化していない場合には、クロック出力制御回路７４の出力はロウレベルまたはハイレベルに固定されるように制御される。

レプリカ回路７２は、クロック伝送回路３０を疑似的に再現した回路である。レプリカ回路７２に入力した内部クロック信号ＬＣＬＫ＿ＯＵＴ２は、内部クロック信号ＬＣＬＫ＿ＯＵＴ１がクロック伝送回路３０の通過中に受ける遅延や波形変化と実質的に同等の遅延や波形変化を受けて、ＤＬＬ回路７０に供給される。

レプリカ回路７２によって半導体装置１０が持つ内部遅延を再現し、それをＤＬＬ回路７０にフィードバックして内部クロック信号ＬＣＬＫの位相制御を行う。これにより、半導体装置１０が外部クロック信号ＣＫＳに同期したタイミングでリードデータを出力することが可能となる。

コマンド端子１２は、クロックイネーブル信号ＣＫＥ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、リセット信号／ＲＥＳＥＴ、アクティブコマンド信号ＡＣＴ、リードコマンド信号ＲＥＡＤ、アイドルコマンド信号ＩＤＬＥ等の各コマンド信号ＣＭＤが供給される。なお、信号名の先頭に「／」が付されている信号は、対応する信号の反転信号またはロウアクティブな信号であることを意味する。

コマンド端子１２に供給されたコマンド信号ＣＭＤは、コマンドバッファ３１を介してコマンドデコーダ３２に供給される。クロックイネーブル信号ＣＫＥをバッファリングした内部クロックイネーブル信号ＩＣＫＥは、クロックバッファ４０及びアドレスバッファ４１にも供給される。クロックイネーブル信号ＣＫＥが非活性状態（内部クロックイネーブル信号ＩＣＫＥが非活性状態）、いわゆるパワーダウンモードのときにクロックバッファ４０及びアドレスバッファ４１の動作を停止させることで消費電力の削減を図るためである。一方、活性状態のときは、クロックバッファ４０及びアドレスバッファ４１はそれぞれバッファリング動作を行う。

コマンドデコーダ３２は、コマンドバッファ３１からの各種コマンド信号ＣＭＤを受け、コマンド信号ＣＭＤの保持、デコード及びカウント等を行うことによって各種内部コマンドを生成する。これらの内部コマンドには、内部アクティブコマンドＡＣＴ、内部アイドルコマンドＩＤＬＥ、内部リードコマンドＲＥＡＤ、内部ライトコマンドＷＲＩＴＥ等メモリセルのリード／ライトに関わる各種内部コマンドが含まれる他、ＤＬＬ回路７０の活性化／非活性化を指示するＤＬＬイネーブルコマンドＤＬＬＥｎａｂｌｅや、メモリセルアレイ６０のセルフリフレッシュの開始／停止を指示するセルフリフレッシュコマンドＳｅｌｆＥｎａｂｌｅ等も含まれる。

コマンドデコーダ３２によって生成された各内部コマンドは、半導体装置１０内の各回路に供給される。具体的には、ロウ系制御回路５１に内部アクティブコマンドＡＣＴが、クロック出力制御回路７３に内部アクティブコマンドＡＣＴ、内部リードコマンドＲＥＡＤ、及び内部アイドルコマンドＩＤＬＥが、カラム系制御回路５２に内部リードコマンドＲＥＡＤが、ＤＬＬリフレッシュ制御回路７１にＤＬＬイネーブルコマンドＤＬＬＥｎａｂｌｅ及びセルフリフレッシュコマンドＳｅｌｆＥｎａｂｌｅが、それぞれ供給される。

アドレス端子１３は、ｎ＋１個のアドレスビットＡ０〜Ａｎ（ｎは自然数、以下同じ）からなるアドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、アドレスバッファ４１においてバッファリングされ、ロウアドレスについてはロウ系制御回路５１に、カラムアドレスについてはカラム系制御回路５２に、それぞれ供給されてラッチされる。

ロウ系制御回路５１は、アドレスバッファ４１より供給されるロウアドレスに基づいて、メモリセルアレイ６０に含まれるいずれかのワード線ＷＬを選択する回路である。メモリセルアレイ６０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図２では、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ビット線ＢＬは、センス回路６１内の対応するセンスアンプＳＡに接続されている。

カラム系制御回路５２は、センス回路６１に含まれるいずれかのセンスアンプＳＡを選択する回路である。カラム系制御回路５２によって選択されたセンスアンプＳＡは、メインＩ／Ｏ線ＭＩＯを介してリードライトアンプ（ＲＷＡＭＰ）６２に接続される。

リード動作時においては、センスアンプＳＡによって増幅されたリードデータＤＱはリードライトアンプ６２でさらに増幅され、ＦＩＦＯ６３及び入出力回路６４を経て、データ入出力端子１４から外部に出力される。一方、ライト動作時においては、データ入出力端子１４を通じて外部から入力されたライトデータＤＱは、順に入出力回路６４、ＦＩＦＯ６３を経てリードライトアンプ６２に入力され、増幅されたうえでセンスアンプＳＡに供給される。

データ入出力端子１４は、リードデータＤＱの出力及びライトデータＤＱの入力を行う。半導体装置１０には、複数のデータ入出力端子１４が設けられ、複数のデータを同時に入力又は出力可能とされている。

ＦＩＦＯ６３は、リードデータＤＱ又はライトデータＤＱのキューイングを行う先入れ先出しの回路であり、データ入出力端子１４ごとに設けられる。リード動作時に着目して説明すると、リードライトアンプ６２から出力されたリードデータＤＱは、図示しないマルチプレクサによってデータ入出力端子１４ごとに振り分けられ、対応するＦＩＦＯ６３にキューイングされる。ＦＩＦＯ６３は、キューイングしたリードデータＤＱを内部クロック信号ＬＣＬＫ＿ＯＵＴ１に同期したタイミングで、入出力回路６４に出力する。

入出力回路６４は、それぞれデータ入出力端子１４ごとに設けられた出力回路及び入力回路を有する。リード動作時に着目して説明すると、出力バッファは、対応するＦＩＦＯ６３から出力されたリードデータＤＱを整形し、内部クロック信号ＬＣＬＫ＿ＯＵＴ１に同期したタイミングで、対応するデータ入出力端子１４から外部に出力する。

データストローブ端子１５は、ＤＱＳ入出力回路６５と外部のコントローラとの間で、データ入出力の動作基準となるデータストローブ信号ＤＱＳの入出力を行うための端子である。ＤＱＳ入出力回路６５は、それぞれデータ入出力端子１４ごとに設けられた出力回路及び入力回路を有する。

ライト時には、データストローブ端子１５を通じて、外部からＤＱＳ入出力回路６５にデータストローブ信号ＤＱＳが入力される。ＤＱＳ入出力回路６５は、入力されたデータストローブ信号ＤＱＳに基づいて、入出力回路６４がデータ入出力端子１４からライトデータＤＱを取り込むタイミングを制御する。

一方、リード時には、半導体装置１０の内部からＤＱＳ入出力回路６５に、データストローブデータ信号ＤＱＳ＿ＤＡＴＡが供給される。ＤＱＳ入出力回路６５は、クロックツリー７６から供給される内部クロック信号ＬＣＬＫ＿ＯＵＴ１に同期して、データストローブデータ信号ＤＱＳ＿ＤＡＴＡをデータストローブ端子１５に出力する。外部のコントローラは、出力されたデータストローブデータ信号ＤＱＳ＿ＤＡＴＡに同期して、データ入出力端子１４から出力されるリードデータＤＱを取り込む。即ち、ＤＬＬ回路７０は、データストローブデータ信号ＤＱＳ＿ＤＡＴＡが外部クロック信号ＣＫＳと同期するように内部クロック信号ＬＣＬＫを制御する。

ＤＬＬリフレッシュ制御回路７１は、メモリセルアレイ６０のセルフリフレッシュを行うタイミングと、ＤＬＬ回路７０が起動するタイミングとを制御する。セルフリフレッシュの制御タイミングもＤＬＬ回路７０の起動タイミングもＤＬＬリフレッシュ制御回路７１に含まれる共通のオシレータ回路を用いることで面積の削減を行うことができるため、このように共通の回路としている。ただし、共通化せずにセルフリフレッシュ用、ＤＬＬ制御用のものそれぞれ設けるようにしてもよい。ＤＬＬリフレッシュ制御回路７１には、上述したＤＬＬイネーブルコマンドＤＬＬＥｎａｂｌｅ、セルフリフレッシュコマンドＳｅｌｆＥｎａｂｌｅ、及びオシレータ起動信号ＤＬＬ＿ＯＳＣ＿Ｅｎａｂｌｅの他に、セルフリフレッシュの間隔を示すデータＳｅｌｆ＿Ｔｉｍｉｎｇ及びＤＬＬ回路７０の定期起動の間隔を示すデータＤＬＬ＿Ｔｉｍｉｎｇが、ＲＯＭ７７から供給される。これらのデータは、製造中の時点でＲＯＭ７７に書き込まれる。

ＤＬＬリフレッシュ制御回路７１は、まずＤＬＬ回路７０に関しては、入力されるＤＬＬイネーブルコマンドＤＬＬＥｎａｂｌｅが活性化されている場合に、ＤＬＬの起動期間を示すＤＬＬオン信号ＤＬＬ＿ＯＮを活性化し、そうでない場合にＤＬＬオン信号ＤＬＬ＿ＯＮを非活性化する。ＤＬＬオン信号ＤＬＬ＿ＯＮはＤＬＬ回路７０、クロック出力制御回路７４、及びレプリカ回路７２に供給される。ＤＬＬ回路７０は、ＤＬＬオン信号ＤＬＬ＿ＯＮが活性化されている場合に、内部クロック信号ＬＣＬＫの位相制御を行い、内部クロック信号ＬＣＬＫを生成する。これを最初の調整と呼ぶこととする。その最初の調整が終わった（ＤＬＬ回路がロックした）時にＤＬＬ回路７０はオシレータ起動信号ＤＬＬ＿ＯＳＣ＿Ｅｎａｂｌｅを活性化する。

続いて、ＤＬＬリフレッシュ制御回路７１は、入力されるオシレータ起動信号ＤＬＬ＿ＯＳＣ＿Ｅｎａｂｌｅが活性化されている場合に、データＤＬＬ＿Ｔｉｍｉｎｇによって示される間隔で定期的に、ＤＬＬ回路７０の更新期間を示すＤＬＬスタート信号ＤＬＬ＿ＳＴＡＲＴを活性化する。ＤＬＬスタート信号ＤＬＬ＿ＳＴＡＲＴは、オシレータ起動信号ＤＬＬ＿ＯＳＣ＿ＥｎａｂｌｅがＤＬＬリフレッシュ制御回路７１内の図示しないオシレータ回路に入力されてクロック信号の発振を行い、当該クロック信号を所定数カウントした後に活性化される。ＤＬＬスタート信号ＤＬＬ＿ＳＴＡＲＴにより、ＤＬＬ回路７０において２回目以降の内部クロック信号ＬＣＬＫの調整を行うためである。このようにして、ＤＬＬ回路７０は、定期的に内部クロック信号ＬＣＬＫを調整してリードデータの出力タイミングが外部クロックにどのようなタイミングにおいても同期できるように半導体装置１０内部において内部クロック信号ＬＣＬＫを生成することを可能としている。

セルフリフレッシュに関しては、ＤＬＬリフレッシュ制御回路７１は、セルフリフレッシュコマンドＳｅｌｆＥｎａｂｌｅが活性化されている場合に、データＳｅｌｆ＿Ｔｉｍｉｎｇによって示される間隔で定期的にセルフリフレッシュ開始信号ＳＲＥＦ＿ＳＴＡＲＴを生成し、リフレッシュ回路（ＲＥＦ）５３に出力する。このセルフリフレッシュ開始信号ＳＲＥＦ＿ＳＴＡＲＴを活性化するのもまた上記オシレータの制御による。リフレッシュ回路５３は、ロウアドレスを所定の順序で出力する。リフレッシュ回路５３は、セルフリフレッシュ開始信号ＳＲＥＦ＿ＳＴＡＲＴを受けると、前回出力したロウアドレスの次のロウドレスをロウ系制御回路５１に出力する。この処理を繰り返すことで、最終的には全ロウアドレスについて、セルフリフレッシュが行われる。

図３は、本実施形態に係るＤＬＬ回路７０の回路構成の一例を示す図である。

ＤＬＬ回路７０は、外部クロック信号ＣＫＳを受け付けるバッファ回路である入力回路１０１と、遅延調整回路１０２と、位相検知回路１０３と、遅延制御回路１０４と、を含んで構成される。

初めに、本実施形態に係るＤＬＬ回路７０の動作の概略について説明する。

図３を参照すると、ＤＬＬ回路７０は外部クロック信号ＣＫＳを受け付け、内部クロック信号ＬＣＬＫを出力する。外部クロック信号ＣＫＳと内部クロック信号ＬＣＬＫの位相を合致させる動作は、ロック動作（Ｌｏｃｋ動作）と呼ばれる。ロック動作は、ＤＬＬ回路７０自身が持つ遅延時間に、一定の遅延を加え、ＤＬＬ回路７０の全体で実現する遅延時間を外部クロック信号ＣＫＳの周期の整数倍に設定する動作である。なお、ＤＬＬ回路７０自身が持つ遅延時間を固有遅延と表記し、ＤＬＬ回路７０の設定を切り替えることで実現できる遅延時間を可変遅延と表記する。また、ロック動作により、外部クロック信号ＣＫＳと内部クロック信号ＬＣＬＫの位相が合致した状態は、ロック状態（Ｌｏｃｋ状態）と呼ばれる。

ロック動作によりＤＬＬ回路７０の全体で実現する遅延時間が、外部クロック信号ＣＫＳの周期の整数倍に設定できれば、外部クロック信号ＣＫＳの入力タイミングと内部クロック信号ＬＣＬＫの出力タイミングが同期する。即ち、外部クロック信号ＣＫＳと内部クロック信号ＬＣＬＫの位相が合致したロック状態を作り出すことができる。

図４は、外部クロック信号ＣＫＳと内部クロック信号ＬＣＬＫの波形図の一例を示す図である。図４（ａ）は、ロック状態にある外部クロック信号ＣＫＳと内部クロック信号ＬＣＬＫの波形の一例である。図４（ｂ）は、ロック状態にない外部クロック信号ＣＫＳと内部クロック信号ＬＣＬＫの波形の一例である。図４（ａ）を参照すると、内部クロック信号ＬＣＬＫは、外部クロック信号ＣＫＳから５周期分遅れて出力されている。例えば、外部クロック信号ＣＫＳの周期を１．０ｎｓとすれば、５．０ｎｓ遅れて内部クロック信号ＬＣＬＫが出力される。なお、外部クロック信号ＣＫＳの入力後、外部クロック信号ＣＫＳの周期Ｔの整数ｎでの倍数により内部クロック信号ＬＣＬＫが出力される場合を、ｎＴ−ロック状態と表記する。例えば、上述のように内部クロック信号ＬＣＬＫが、外部クロック信号ＣＫＳから５周期分遅れて出力される状態を、５Ｔ−ロック状態と表記する。

一方、図４（ｂ）を参照すると、内部クロック信号ＬＣＬＫは、外部クロック信号ＣＫＳの周期の整数倍に相当する時間分、遅れて出力されていないことが分かる。その結果、外部クロック信号ＣＫＳと内部クロック信号ＬＣＬＫとの間には、位相差が生じている。例えば、外部クロック信号ＣＫＳの周期を１．０ｎｓ、内部クロック信号ＬＣＬＫの遅延を４．６ｎｓとすれば、位相差は４００ｐｓとなる。ＤＬＬ回路７０は、このような位相差を、位相検知回路１０３を用いて検知する。位相検知回路１０３が検知した位相差は、遅延制御回路１０４に出力される。なお、位相検知回路１０３は、外部クロック信号ＣＫＳと、内部クロック信号ＬＣＬＫ＿ＯＵＴ２と、の位相差を検出する。さらに、位相検知回路１０３は、外部クロック信号ＣＫＳと内部クロック信号ＬＣＬＫがロック状態にあれば、オシレータ起動信号ＤＬＬ＿ＯＳＣ＿Ｅｎａｂｌｅを活性化する。

遅延制御回路１０４は、位相検知回路１０３の検知結果（位相差）に応じて、遅延調整回路１０２の設定を変更するための回路である。より具体的には、遅延制御回路１０４は、内部にカウンタを含み、当該カウンタによるカウント値に基づいて、遅延調整回路１０２に含まれる遅延素子の利用数を変更し、可変遅延を実現する。例えば、内部クロック信号ＬＣＬＫの位相が外部クロック信号ＣＫＳの位相よりも進んでいる場合には、遅延制御回路１０４は、遅延時間が長くなるように遅延調整回路１０２を制御する。一方、内部クロック信号ＬＣＬＫの位相が外部クロック信号ＣＫＳの位相よりも遅れている場合には、遅延制御回路１０４は、遅延時間が短くなるように遅延調整回路１０２を制御する。遅延制御回路１０４は、ＤＬＬオン信号ＤＬＬ＿ＯＮ又はＤＬＬスタート信号ＤＬＬ＿ＳＴＡＲＴの活性化に応じて、遅延調整回路１０２を制御する。

なお、ＤＬＬ回路７０全体の遅延時間は、周辺温度やＤＬＬ回路７０に供給する電源電圧の変動に伴い変化する。これらの要因により、レプリカ回路７２の出力する信号（内部クロック信号ＬＣＬＫ＿ＯＵＴ２、即ち、内部クロック信号ＬＣＬＫ）と外部クロック信号ＣＫＳの位相差は拡大する。しかし、ＤＬＬ回路７０はロック状態となった後もロック動作を継続させれば、周辺温度や電源電圧等が変動したとしても、外部クロック信号ＣＫＳと内部クロック信号ＬＣＬＫにおける位相の合致が維持できる。

遅延調整回路１０２は、粗調整遅延回路２００と、微調整遅延回路３００と、を含んで構成される。

粗調整遅延回路２００は、複数の遅延素子を含んで構成され、入力回路１０１を介して入力する外部クロック信号ＣＫＳを粗い粒度（ピッチ）で遅延する回路である。より具体的には、粗調整遅延回路２００は、外部クロック信号ＣＫＳを遅延させた隣接する２つの遅延信号（偶数信号及び奇数信号）を生成し、微調整遅延回路３００に出力する。

粗調整遅延回路２００は、遅延制御回路１０４が出力する制御信号に基づいて、利用する遅延素子の数を変更する。粗調整遅延回路２００に含まれる遅延素子には、例えば、インバータ回路、否定論理積回路（ＮＡＮＤ回路）や否定論理和回路（ＮＯＲ回路）等の論理回路が考えられる。また、これらの論理回路を単位遅延素子とすれば、２つの単位遅延素子を組み合わせて遅延調整の粒度とする。例えば、１つの単位遅延素子あたりの遅延時間を１６０ｐｓとした場合、粗調整遅延回路２００は、３２０ｐｓの粒度で信号を遅延できる。なお、遅延素子の粒度は、２つの単位遅延素子からなる粒度に限定されない、３以上の単位遅延素子を組み合わせることもできる。

粗調整遅延回路２００に含まれる遅延素子で実現可能な遅延時間をＣＤＬ粒度と表記する。上述の例では、ＣＤＬ粒度は３２０ｐｓである。さらに、利用する遅延素子の個数を、ＣＤＬ利用数と表記する。

図５は、ＣＤＬ粒度が３２０ｐｓの場合におけるロック状態の各種パラメータの一例を示す図である。図５を参照すると、粗調整遅延回路２００は、ＣＤＬ粒度（例えば、３２０ｐｓ）以下のオフセットを残しつつロック状態となることが分かる。

ここで、粗調整遅延回路２００の粒度では、実際の遅延時間の調整には十分ではなく、より細かい粒度で遅延時間の調整が必要になる。そのために、微調整遅延回路３００が用いられる。

ＤＬＬ回路７０は、粗調整遅延回路２００と微調整遅延回路３００を併用することで、ロック動作時の精度を高める。微調整遅延回路３００は、粗調整遅延回路２００と併用される回路であって、遅延時間の微調整を担当する。例えば、微調整遅延回路３００が１０ｐｓの粒度で遅延時間の調整が可能であれば、上述の３２０ｐｓのＣＤＬ粒度を持つ粗調整遅延回路２００と併用することで、図６に示すロック状態を実現できる。なお、図６において、微調整遅延回路３００が実現する遅延時間を、その粒度（例えば、１０ｐｓ）の倍数（ＦＤＬ利用数）として表記している。

図６を参照すると、粗調整遅延回路２００と微調整遅延回路３００を併用することで、オフセット（又はジッタ）が、微調整遅延回路３００の粒度である１０ｐｓ以下となり、位相合致の精度が向上することが分かる。

ここで、粗調整遅延回路２００と微調整遅延回路３００が連携し、任意の遅延時間を得るためには、両者の遅延時間が以下の式（１）の関係を持つことが望ましい。

ｔｄＣＤＬ＝ｔｄＦＤＬ×ｍ（ｍは正の整数、以下同じ） ・・・（１）

なお、式（１）において、粗調整遅延回路２００に含まれる各遅延素子の遅延時間をｔｄＣＤＬと表記する。また、微調整遅延回路３００により実現する遅延時間をｔｄＦＤＬと表記する。

式（１）のような関係を持つことが望ましいのは、例えば、遅延制御回路１０４がカウンタにより構成されている場合である。つまり、微調整遅延回路３００を制御するカウンタのカウント値の整数倍が、粗調整遅延回路２００を制御するカウンタの１値となるため、微調整遅延回路３００を制御するカウンタが最大値又は最小値に到達した際、微調整遅延回路３００を制御するカウンタのカウント値を粗調整遅延回路２００を制御するカウンタのカウント値に置換できるためである。

より具体的には、ｔｄＣＤＬ＝ｔｄＦＤＬ×３２とすれば、２進数の５ビットカウンタを微調整遅延回路３００の制御に利用し、６ビット目以降を粗調整遅延回路２００の制御に利用する。微調整遅延回路３００を制御するカウンタが最大値に到達した際に、粗調整遅延回路２００を制御するカウンタをインクリメントすると共に、微調整遅延回路３００を制御するカウンタを最小値に戻すことで、再び、微調整遅延回路３００による遅延調整が可能となる。あるいは、微調整遅延回路３００を制御するカウンタが最小値であれば、粗調整遅延回路２００を制御するカウンタをデクリメントし、微調整遅延回路３００を制御するカウンタを最大値とする。

即ち、式（１）に示す関係が成立すれば、粗調整遅延回路２００と微調整遅延回路３００を制御するカウンタの連携が可能となる。換言するならば、粗調整遅延回路２００と微調整遅延回路３００の粒度に整数倍の関係を持たせることで、微調整遅延回路３００の粒度を保ったまま粗調整遅延回路２００が担当する領域に跨がった広範囲な遅延調整ができる。

しかし、粗調整遅延回路２００及び微調整遅延回路３００の遅延時間の選択によっては、常に、式（１）の関係を満たすことができるとは限らない。特に、ｔｄＦＤＬ×ｍ＞ｔｄＣＤＬといった関係が存在する場合には、本来、カウンタ値の増加に比例する遅延時間が、粗調整遅延回路２００のカウンタ値の境界において減少するという問題が生じる。

そのため、微調整遅延回路３００には、入力信号を遅延させつつ、隣接する２信号間の中間位相を持つ信号を生成するインタポレータが使用されることが多い。つまり、インタポレータは、隣接する２信号間の中間位相を持つ信号を生成するため、ＣＤＬ×ｍ＋ｔｄＦＤＬ×３１の遅延時間は、ＣＤＬ×（ｍ＋１）＋ｔｄＦＤＬ×０の遅延時間と同等以下となる。インタポレータを使用することで、カウント値と遅延時間が比例し、粗調整遅延回路２００のカウント値の境界における遅延時間の減少を回避し、精度の高い遅延が実現できる。なお、微調整遅延回路３００は、例えば、特許文献５の図４及び図５に開示されるような、バイアス回路と補間回路により実現できる。

図１は、粗調整遅延回路（ＣＤＬ）２００の回路構成の一例を示す図である。

粗調整遅延回路２００は、遅延信号生成回路２０１と、遅延信号選択回路２０２と、を含んで構成される。

粗調整遅延回路２００は、共通遅延素子制御信号ＣＳ１と、信号伝搬数制御信号ＣＳ２と、外部クロック信号ＣＫＳと、を受け付ける。共通遅延素子制御信号ＣＳ１及び信号伝搬数制御信号ＣＳ２は、遅延制御回路１０４が出力する制御信号である。なお、共通遅延素子制御信号ＣＳ１は、共通遅延素子制御信号ＣＳ１［０］〜ＣＳ１［７］の総称である。また、信号伝搬数制御信号ＣＳ２は、信号伝搬数制御信号ＣＳ２［０］〜ＣＳ２［６］の総称である。即ち、共通遅延素子制御信号ＣＳ１及び信号伝搬数制御信号ＣＳ２を伝達する配線は、それぞれ、８ビット幅と７ビット幅のバスを形成する。

粗調整遅延回路２００は、外部クロック信号ＣＫＳに対して、粒度の粗い遅延を加え、隣接する２つの遅延信号（偶数信号及び奇数信号）を微調整遅延回路３００に出力する。粗調整遅延回路２００に含まれる遅延信号生成回路２０１と遅延信号選択回路２０２は、遅延制御回路１０４が出力する制御信号（共通遅延素子制御信号ＣＳ１及び信号伝搬数制御信号ＣＳ２）に基づいて、偶数信号及び奇数信号を生成する。より具体的には、粗調整遅延回路２００に含まれる遅延回路列は、受け付けた制御信号に基づいて、外部クロック信号ＣＫＳが通過する遅延素子を選択すると共に、隣接する２種類の遅延信号（偶数信号及び奇数信号）を生成する。

遅延信号生成回路２０１は、粗調整遅延回路２００に要求される遅延を実現するための遅延信号を生成する。遅延信号生成回路２０１が生成する遅延信号は、遅延信号選択回路２０２において、偶数信号及び奇数信号の生成に利用される。換言するならば、遅延信号生成回路２０１は、偶数信号及び奇数信号の生成に共通して利用される遅延信号を生成する。遅延信号生成回路２０１には、１４段の遅延素子が含まれている。より具体的には、遅延信号生成回路２０１は、インバータ回路ＩＮＶ０１〜ＩＮＶ０７と、否定論理積回路ＮＡＮＤ０１〜ＮＡＮＤ０７と、を含む。

遅延信号生成回路２０１は、複数の遅延素子（図１においては１４個の遅延素子）を縦続接続することで実現され、初段の遅延素子（インバータ回路ＩＮＶ０１）で外部クロック信号ＣＫＳを受け付ける。

上述のように、遅延信号生成回路２０１は、遅延信号選択回路２０２に供給する遅延信号を生成する。例えば、インバータ回路ＩＮＶ０１の入力ノードにおける遅延信号の遅延時間は０である。一方、否定論理積回路ＮＡＮＤ０７の出力ノードにおける遅延信号は、１４段全ての遅延素子を利用することで、遅延信号生成回路２０１で実現できる最大の遅延時間を持った遅延信号が生成できる。なお、図１に示す遅延信号生成回路２０１に含まれる遅延素子の個数は例示であって、その個数を１４に限定する趣旨ではない。遅延素子の数は、必要に応じて増減することができるのは当然である。

また、否定論理積回路ＮＡＮＤ０１〜ＮＡＮＤ０７の各入力ノードには、信号伝搬数制御信号ＣＳ２が入力される。信号伝搬数制御信号ＣＳ２は、遅延制御回路１０４が活性化する信号であって、遅延信号生成回路２０１で生成する遅延信号の数に応じて決定される。例えば、信号伝搬数制御信号ＣＳ２［０］〜ＣＳ２［２］をＨレベルに設定し、信号伝搬数制御信号ＣＳ２［３］〜ＣＳ２［６］をＬレベルに設定することで、３種類の遅延信号（インバータ回路ＩＮＶ０１〜ＩＮＶ０３の入力ノードにおける信号）を生成すると共に、不要な遅延信号の生成を停止できる。即ち、必要な遅延信号の個数に応じて、信号伝搬数制御信号ＣＳ２を制御することで、不要な遅延信号の生成を停止する。その結果、粗調整遅延回路２００における消費電力が抑制できる。遅延信号生成回路２０１は、信号伝搬数制御信号ＣＳ２の活性化に応じて、縦続接続された遅延素子のうち、遅延信号を生成する遅延素子の個数を定める。

遅延信号選択回路２０２は、遅延信号生成回路２０１が生成した遅延信号を受け付け、共通遅延素子制御信号ＣＳ１に基づいて、受け付けた遅延信号から２つの遅延信号をトーナメント方式により選択し、偶数信号と奇数信号を生成する。換言するならば、遅延信号選択回路２０２は、遅延信号生成回路２０１において生成された遅延信号がトーナメント型に構成された複数の遅延素子を通過する経路を入れ替えることで、偶数信号及び奇数信号を生成する。

遅延信号選択回路２０２は、２つの入力ノードに対して１つの出力ノードを持つ遅延素子を複数含んで構成されている。より具体的には、遅延信号選択回路２０２は、否定論理積回路ＮＡＮＤ１１〜ＮＡＮＤ１８と、否定論理積回路ＮＡＮＤ２１〜ＮＡＮＤ２４と、否定論理和回路ＮＯＲ３１及びＮＯＲ３２と、を含む。

遅延信号選択回路２０２には、偶数信号を生成するために階層化されたトーナメント型遅延回路列と、奇数信号を生成するために階層化されたトーナメント型遅延回路列が独立して存在する。より具体的には、否定論理積回路ＮＡＮＤ１１、ＮＡＮＤ１３、ＮＡＮＤ１５、ＮＡＮＤ１７、ＮＡＮＤ２１、ＮＡＮＤ２３、否定論理和回路ＮＯＲ３１により、偶数信号を生成するためのトーナメント型遅延回路列を形成する。同様に、否定論理積回路ＮＡＮＤ１２、ＮＡＮＤ１４、ＮＡＮＤ１６、ＮＡＮＤ１８、ＮＡＮＤ２２、ＮＡＮＤ２４、否定論理和回路ＮＯＲ３２により、奇数信号を生成するためのトーナメント型遅延回路列を形成する。

２つのトーナメント型遅延回路列が、遅延信号生成回路２０１から供給を受ける遅延信号は、互いに隣接している。即ち、偶数信号の生成に対応したトーナメント型遅延回路列が入力するそれぞれの遅延信号と、奇数信号の生成に対応したトーナメント型遅延回路列が入力するそれぞれの遅延信号は、互いに隣接する遅延信号である。図１を参照すると、２つのトーナメント型遅延回路列の最下層に位置するＮＡＮＤ１１〜ＮＡＮＤ１８には、遅延信号生成回路２０１で生成された遅延信号が交互に入力されることが理解できる。つまり、遅延信号選択回路２０２に含まれる２つのトーナメント型遅延回路列は、遅延信号生成回路２０１が生成する複数の遅延信号の一部を受け付け、それぞれのトーナメント型遅延回路列に入力される遅延信号は重複することなく隣接する。

否定論理積回路ＮＡＮＤ１１〜ＮＡＮＤ１８のそれぞれは、入力ノードに供給される共通遅延素子制御信号ＣＳ１に基づいて、他の入力ノードにおける信号を、上位の遅延素子に供給するか否かを決定する。例えば、否定論理積回路ＮＡＮＤ１３の入力ノードにＨレベルの共通遅延素子制御信号ＣＳ１［２］が供給されると、否定論理積回路ＮＡＮＤ０２が出力する遅延信号を選択して、上位の否定論理積回路ＮＡＮＤ２１に供給する。否定論理積回路ＮＡＮＤ２１〜ＮＡＮＤ２４についても同様であり、下位階層の遅延素子が出力する遅延信号を、上位の遅延素子（図１においては、否定論理和回路ＮＯＲ３１又はＮＯＲ３２）に供給する。

否定論理和回路ＮＯＲ３１及びＮＯＲ３２は、否定論理積回路ＮＡＮＤ２１〜ＮＡＮＤ２４から供給される遅延信号をそれぞれ、偶数信号及び奇数信号として出力する。

続いて、粗調整遅延回路２００の動作をより具体的に説明する。

粗調整遅延回路２００を制御する遅延制御回路１０４は、粗調整遅延回路２００により実現を望む可変遅延（遅延時間）に応じて、共通遅延素子制御信号ＣＳ１の一部をＨレベルに活性化する。例えば、遅延信号生成回路２０１において、インバータ回路ＩＮＶ０１から否定論理積回路ＮＡＮＤ０３までと、インバータ回路ＩＮＶ０１から否定論理積回路ＮＡＮＤ０４までの遅延時間を得たいとすれば、共通遅延素子制御信号ＣＳ１［３］及びＣＳ１［４］をＨレベルに設定する。その際、共通遅延素子制御信号ＣＳ１［３］及びＣＳ１［４］以外についてはＬレベルに設定する。

否定論理積回路ＮＡＮＤ１４の入力ノードにＨレベルが供給されているため、遅延信号生成回路２０１に含まれる否定論理積回路ＮＡＮＤ０３が出力する遅延信号は、否定論理積回路ＮＡＮＤ１４の上位階層に位置する否定論理積回路ＮＡＮＤ２２に供給される。同様に、否定論理積回路ＮＡＮＤ１５も遅延信号生成回路２０１に含まれる否定論理積回路ＮＡＮＤ０４が出力する遅延信号は、上位階層の否定論理積回路ＮＡＮＤ２３に供給される。

また、否定論理積回路ＮＡＮＤ１４及びＮＡＮＤ１５と同じ階層に属する否定論理積回路であって、否定論理積回路ＮＡＮＤ１４及びＮＡＮＤ１５以外の否定論理積回路は、遅延信号生成回路２０１が生成する遅延信号を上位の否定論理積回路に供給しない。これらの否定論理積回路（例えば、否定論理積回路ＮＡＮＤ１１）の入力ノードに入力される共通遅延素子制御信号ＣＳ１はＬレベルであるためである。即ち、これらの否定論理積回路の出力ノードはＨレベルに固定される。その結果、上位階層の否定論理積回路（例えば、否定論理積回路ＮＡＮＤ２１）の２つの入力ノードには共にＨレベルの信号が供給されるため、このような否定論理積回路の出力はＬレベルとなる。

一方、否定論理積回路ＮＡＮＤ２２の入力ノードであって、否定論理積回路ＮＡＮＤ１２の出力ノードと接続されている入力ノードにはＨレベルの信号が供給され、他の入力ノードには否定論理積回路ＮＡＮＤ１４が伝達する遅延信号が供給される。その結果、否定論理積回路ＮＡＮＤ２２は、遅延信号生成回路２０１に含まれる否定論理積回路ＮＡＮＤ０３が出力する遅延信号を伝達する。同様に、否定論理積回路ＮＡＮＤ２３が遅延信号生成回路２０１において生成された遅延信号を伝達し、否定論理積回路ＮＡＮＤ２４の出力信号はＬレベルに固定される。

さらに、否定論理和回路ＮＯＲ３１の入力ノードには、Ｌレベルに固定された信号と、否定論理積回路ＮＡＮＤ１５及びＮＡＮＤ２３を経由した遅延信号が供給される。否定論理和回路ＮＯＲ３１は、これらの信号の論理和を演算することから、否定論理積回路ＮＡＮＤ２３が出力する遅延信号の論理を反転して、偶数信号として出力する。同様に、否定論理和回路ＮＯＲ３２は、否定論理積回路ＮＡＮＤ２２が出力する遅延信号の論理を反転して、奇数信号として出力する。

このように、例えば、遅延信号生成回路２０１の否定論理積回路ＮＡＮＤ０３により生成された遅延信号は、否定論理積回路ＮＡＮＤ１４、否定論理積回路ＮＡＮＤ２２、否定論理和回路ＮＯＲ３２、という経路を辿り、奇数信号として出力される。同様に、遅延信号生成回路２０１の否定論理積回路ＮＡＮＤ０４により生成された遅延信号は、否定論理積回路ＮＡＮＤ１５、否定論理積回路ＮＡＮＤ２３、否定論理和回路ＮＯＲ３１、という経路を辿り、偶数信号として出力される。このように、共通遅延素子制御信号ＣＳ１の活性化に応じて、選択された２つの遅延信号の遅延時間差は、遅延信号生成回路２０１が生成する複数の遅延信号であって、隣接する２つの遅延信号間の遅延時間差に実質的に等しくなる。

また、２つのトーナメント型遅延回路列に入力される遅延信号は隣接しているため、それぞれのトーナメント型遅延回路列により生成される偶数信号及び奇数信号の時間差は、遅延信号生成回路２０１に含まれる２つの遅延素子の遅延時間に等しい。図１に示す遅延信号生成回路２０１においては、インバータ回路及び否定論理積回路のそれぞれが、単位遅延素子に相当するので、偶数信号及び奇数信号の時間差は、１個のインバータ回路及び１個の否定論理積回路の遅延時間の合算に等しい。

遅延信号生成回路２０１が生成する遅延信号から、遅延信号選択回路２０２に供給する遅延信号を選択する場合に、隣接する２つの共通遅延素子制御信号ＣＳ１をＨレベルに設定することで、上記の遅延時間差を得ることができる。従って、図１に示す粗調整遅延回路２００から選択可能な遅延信号は、図７のようにまとめることができる。

次に、遅延信号選択回路２０２に含まれる２つのトーナメント型遅延回路列に必要な階層数（段数）について説明する。２つのトーナメント型遅延回路列の段数は、それぞれ、遅延信号生成回路２０１から取り出す遅延信号の数に依存する。例えば、図１に示すように、遅延信号生成回路２０１から取り出す遅延信号の数が８であれば（８カウント値構造であれば）、２つのトーナメント型遅延回路列の段数は３段となる。また、選択可能な遅延信号の数が３２であれば、２つのトーナメント型遅延回路列の段数は５段となる。また、選択可能な遅延信号の数が６４であれば、２つのトーナメント型遅延回路列の段数は６段となる。

２つのトーナメント型遅延回路列のトーナメント段数Ｙと選択可能な遅延信号数Ｘの間には、以下の式（２）に示す関係が成立する。

Ｙ＝ｌｏｇ_２Ｘ ・・・（２）

さらに、遅延素子をどの程度共用しているかの尺度となる遅延素子共用率Ｚは、以下の式（３）により算出できる。

本実施形態に係る粗調整遅延回路２００は、遅延素子共用率Ｚが他の遅延回路に比べて高い。そこで、本実施形態に係る粗調整遅延回路２００の遅延素子共用率Ｚが他の遅延回路の遅延素子共用率Ｚよりも高いことを説明するために、他のＤＬＬ回路について概説する。

上述したように、粗調整遅延回路を実現する形態には、２相型遅延回路列と半共用型遅延回路列が存在する。

初めに、２相型遅延回路列について説明する。

図８は、２相型遅延回路列の回路構成の一例を示す図である。２相型遅延回路列では、偶数信号を生成する遅延回路列と、奇数信号を生成する遅延回路列とが、互いに独立して存在する。それぞれの遅延回路列は、図８の点線で囲まれた領域の遅延素子を除いて同一の構造を備える。点線で囲まれた領域には、２つの否定論理積回路が含まれている。

上述したように、微調整遅延回路（インタポレータ）に入力する信号は隣接した２信号の必要がある。そこで、２相型遅延回路列では偶数信号と奇数信号との間に２遅延単位の関係を持たせる。図８を参照すると、奇数信号側の遅延回路列は、偶数信号側の遅延回路列よりも２遅延単位遅れた遅延信号を出力する。例えば、入力端子Ｅ０と入力端子Ｏ１にＬレベルの信号を与え、他の入力端子にはＨレベルの信号を与える場合を考える。この場合、偶数信号側と奇数信号側とでは、２遅延単位に相当する遅延時間差が存在する（奇数信号側の方が、点線の領域に存在する２つの否定論理積回路に相当する時間だけ遅延する）。

また、偶数信号側同士、又は、奇数信号側同士で、遅延時間を比較すると、入力端子Ｅ０にＬレベルの信号を与えた場合と、入力端子Ｅ２にＬレベルの信号を与えた場合とでは４つの否定論理積回路に相当する遅延時間が生じる。このように、２相型遅延回路列では、偶数信号を生成する遅延回路列と、奇数信号を生成する遅延回路列とが独立した構成を備える。

そのため、必要な遅延素子の個数が増加するという問題点に加え、偶数信号と奇数信号間の遅延時間差のばらつきが大きくなると言う問題が生じる。なお、２相型遅延回路列では、遅延素子を共用することはないため、上述の遅延素子共用率Ｚは０である。

次に、半共用型遅延回路列について説明する。

図９は、半共用型遅延回路列の回路構成の一例を示す図である。半共用型遅延回路列における遅延信号を生成する仕組み（遅延回路列の構成）は、２相型遅延回路列と同様である。しかし、一部の遅延素子を偶数信号側と奇数信号側の遅延回路列で共用する点が、２相型遅延回路列とは異なる。図９を参照すると、半共用型遅延回路列では、点線の領域に含まれる遅延素子を共用する。さらに、共用する領域に含まれる遅延素子が生成する遅延信号を選択する際に１段ずらすことで、１遅延単位分の遅延時間を生じさせると共に、奇数信号側に遅延素子を追加することで、最終的に２遅延単位の遅延時間差を生成している。

また、例えば、入力端子Ｅ０にＬレベルの信号を与えると、４個の遅延素子を使用して偶数信号が生成される。この４個の遅延素子のうち、共用される領域には２個の遅延素子が含まれる。さらに、例えば、入力端子Ｏ１にＬレベルの信号を与えると、６個の遅延素子を使用して奇数信号が生成される。この６個の遅延素子のうち、共用される領域には３個の遅延素子が含まれる。このように、半共用型遅延回路列では、遅延信号を生成する遅延素子のうち、５０％を共用する。

５０％の遅延素子を共用するため、半共用型遅延回路列には、必要な遅延素子の個数を削減できるという利点と、偶数信号と奇数信号間の遅延時間のばらつきが抑制できるという利点がある。しかし、上述の遅延素子共用率Ｚは５０％であるから、必ずしも共有率は高いとはいえない。

続いて、本実施形態に係る粗調整遅延回路２００の遅延素子共用率Ｚを算出する。本実施形態に係る粗調整遅延回路２００におけるトーナメント段数は、式（２）を用いて算出することができる。そこで、選択可能な遅延信号数Ｘ＝６４とすれば、トーナメント段数Ｙは６段となる。従って、式（３）を用いれば、遅延素子共用率Ｚ＝９１．４％（６４／（６＋６４））となる。さらに、選択可能な遅延信号数Ｘ＝１２８とすれば、トーナメント段数Ｙは７段となる。従って、式（３）を用いれば、遅延素子共用率Ｚ＝９４．８％（１２８／（７＋１２８））となる。このように、遅延信号生成回路２０１が生成する遅延信号が増えれば（遅延素子の数が増えれば）、遅延素子共用率Ｚは上昇する。

さらに、ＤＤＲ−ＳＤＲＡＭ等の半導体メモリでは、高速動作を実現するため、クロック信号の立ち上がりエッジと立ち下りエッジの双方に同期してデータを出力する。このような半導体メモリでは、立ち上がりエッジ用の遅延回路列と立ち下りエッジ用の遅延回路列とを備え、エッジ制御を行うＤＬＬ回路が使用される。エッジ制御に対応したＤＬＬ回路を、半共用型遅延回路列で実現しようとすれば、非共用部分の４相化が必要となる。その結果、半共用型遅延回路列の遅延素子共用率Ｚは２５％に低下する。また、立ち上がりエッジ及び立ち下りエッジそれぞれの偶数信号と奇数信号間の遅延時間差のばらつきを抑制することは困難になる。

対して、トーナメント型遅延回路列を備える遅延回路であれば、トーナメント型遅延回路列を追加すれば足り、遅延信号を生成する構造は共有可能である。より具体的には、立ち上がりエッジ用のトーナメント型遅延回路列とは別に、立ち下りエッジ用のトーナメント型遅延回路列を用意する。例えば、遅延信号選択回路２０２に含まれる２つのトーナメント型遅延回路列を立ち上がりエッジ用のトーナメント型遅延回路列とすれば、これらの遅延回路列とは独立した２つのトーナメント型遅延回路列を立ち下りエッジ用のトーナメント型遅延回路列として用意する。さらに、立ち上がりエッジ用のトーナメント型遅延回路列を制御する共通遅延素子制御信号ＣＳ１とは同種の信号であるが、独立に制御される制御信号を立ち下りエッジ用の２つのトーナメント型遅延回路列に供給する。

エッジ制御に対応する遅延回路の場合、例えば、選択可能な遅延信号数Ｘ＝１２８とすると、追加するトーナメント段数Ｙは７段となる。従って、遅延素子共用率Ｚ＝９０．１％（１２８／（７＋７＋１２８））となる。このように、エッジ制御を行う遅延回路は、半共用型遅延回路列を備える遅延回路と比較して、トーナメント型遅延回路列を採用することで、遅延素子共用率Ｚを高めることができる。その結果、偶数信号と奇数信号間の遅延時間差のばらつきを抑制できる。

以上、説明したように、本実施形態に係る粗調整遅延回路２００では、従来の粗調整遅延回路と比較して高い遅延素子共用率Ｚを持つ。遅延素子共用率Ｚが低いほど、遅延回路列に含まれる遅延素子のばらつきによる影響が顕著になる。より具体的には、遅延素子共用率Ｚが低い２相型遅延回路列や半共用型遅延回路列では、使用する遅延素子の増加に共に、遅延素子のばらつきによる影響が強くなる。その結果、偶数信号及び奇数信号間の遅延時間差が拡大する。一方、本実施形態に係る粗調整遅延回路２００では、使用する遅延素子が増加したとしても共用されない遅延素子の増加は緩やかであるため、遅延素子のばらつきによる影響もまた限定的となる。

また、既に半共用型遅延回路列等を用いているＤＬＬ回路において、当該遅延回路列を、本実施形態において説明した粗調整遅延回路２００に置き換えることができる。即ち、微調整遅延回路３００等の設計を変更することなく、偶数信号及び奇数信号間の遅延時間差のばらつきを抑制することができる。さらに、遅延信号の伝搬経路自体が短縮されるので、ジッタの重畳度合いが低減する。即ち、偶数信号及び奇数信号を生成する際の遅延信号の共有率が高まった事で、遅延信号の伝搬経路は、伝搬経路が完全に独立している図８に示す２相型遅延回路列や共用率が５０％である図９に示す半共用型遅延回路列と比較して、短縮される。信号伝播経路の長短に応じて、外乱によるジッタ重畳度合いは拡大してしまうため、本実施形態に係る粗調整遅延回路２００は、相対的に低ジッタ性に優れる。

なお、引用した上記の特許文献等の各開示は、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。

１０ 半導体装置
１１ クロック端子
１２ コマンド端子
１３ アドレス端子
１４ データ入出力端子
１５ データストローブ端子
３０ クロック伝送回路
３１ コマンドバッファ
３２ コマンドデコーダ
４０ クロックバッファ
４１ アドレスバッファ
５１ ロウ系制御回路
５２ カラム系制御回路
５３ リフレッシュ回路（ＲＥＦ）
６０ メモリセルアレイ
６１ センス回路
６２ リードライトアンプ（ＲＷＡＭＰ）
６３ ＦＩＦＯ
６４ 入出力回路
６５ ＤＱＳ入出力回路
７０ ＤＬＬ回路
７１ ＤＬＬリフレッシュ制御回路
７２ レプリカ回路
７３、７４ クロック出力制御回路
７３ａ 出力ノード
７５ バッファ回路
７６ クロックツリー
７７ ＲＯＭ
１０１ 入力回路
１０２ 遅延調整回路
１０３ 位相検知回路
１０４ 遅延制御回路
２００ 粗調整遅延回路
２０１ 遅延信号生成回路
２０２ 遅延信号選択回路
３００ 微調整遅延回路

Claims (12)

1. 入力信号から複数の遅延信号を生成する第１の遅延回路列と、
   前記複数の遅延信号の一部を入力し、前記入力した遅延信号から一の遅延信号を、トーナメント方式により選択し出力する第２の遅延回路列と、
   前記複数の遅延信号の一部であって、前記第２の遅延回路列が入力する遅延信号とは異なる遅延信号を入力し、前記入力した遅延信号から一の遅延信号を、トーナメント方式により選択し出力する第３の遅延回路列と、
   を備える遅延回路。
2. 前記第２の遅延回路列が入力するそれぞれの遅延信号と、前記第３の遅延回路列が入力するそれぞれの遅延信号は、互いに隣接する遅延信号である請求項１の遅延回路。
3. 前記第２の遅延回路列が選択する遅延信号と前記第３の遅延回路列が選択する遅延信号の遅延時間差は、前記第１の遅延回路列が生成する複数の遅延信号であって、隣接する２つの遅延信号間の遅延時間差に等しい請求項１又は２の遅延回路。
4. 前記第２の遅延回路列が出力する遅延信号と前記第３の遅延回路列が出力する遅延信号の遅延時間差は、前記第１の遅延回路列が生成する複数の遅延信号であって、隣接する２つの遅延信号間の遅延時間差に等しい請求項１乃至３のいずれか一項に記載の遅延回路。
5. 前記第２の遅延回路列は、第１の制御信号の活性化に応じて、出力する遅延信号を選択し、
   前記第３の遅延回路列は、第２の制御信号の活性化に応じて、出力する遅延信号を選択する請求項１乃至４のいずれか一項に記載の遅延回路。
6. 前記第２及び第３の遅延回路列は、トーナメント型に階層化された複数の遅延素子から構成され、
   前記第２及び第３の遅延回路列における最下層の複数の遅延素子は、それぞれ、前記第１及び第２の制御信号と前記第１の遅延回路列が生成する遅延信号と、を入力すると共に、前記入力した第１及び第２の制御信号の活性化に応じて、前記入力した遅延信号を、上位階層の遅延素子に出力する請求項５の遅延回路。
7. 前記第１の遅延回路列は、複数の遅延素子の縦続接続から構成され、
   前記第２及び第３の遅延回路列は、前記縦続接続された遅延素子同士の接続ノードから遅延信号を入力する請求項１乃至６のいずれか一項に記載の遅延回路。
8. 前記第１の遅延回路列は、第３の制御信号の活性化に応じて、前記縦続接続された遅延素子のうち、遅延信号を生成する遅延素子の個数を定める請求項７の遅延回路。
9. 前記第２及び第３の遅延回路列が出力する信号の中間位相を持つ信号を生成するインタポレータをさらに備える請求項１乃至８のいずれか一項に記載の遅延回路。
10. 前記複数の遅延信号の一部を入力し、第４の制御信号の活性化に応じて、前記入力した遅延信号から一の遅延信号を、トーナメント方式により選択し出力する第４の遅延回路列と、
    前記複数の遅延信号の一部であって、前記第４の遅延回路列が入力する遅延信号とは異なる遅延信号を入力し、第５の制御信号の活性化に応じて、前記入力した遅延信号から一の遅延信号を、トーナメント方式により選択し出力する第５の遅延回路列と、
    をさらに備える請求項１乃至９のいずれか一項に記載の遅延回路。
11. 入力信号と出力信号の位相を合致させる半導体装置であって、
    前記入力信号と前記出力信号の位相差に応じて、第１及び第２の制御信号を活性化する制御回路と、
    前記入力信号を遅延する第１の遅延回路と、
    前記第１の遅延回路よりも細かい粒度で、前記第１の遅延回路の出力信号を遅延する第２の遅延回路と、
    を備え、
    前記第１の遅延回路は、
    前記入力信号から複数の遅延信号を生成する第１の遅延回路列と、
    前記複数の遅延信号の一部を入力し、前記第１の制御信号の活性化に応じて、前記入力した遅延信号から一の遅延信号を、トーナメント方式により選択し出力する第２の遅延回路列と、
    前記複数の遅延信号の一部であって、前記第２の遅延回路列が入力する遅延信号とは異なる遅延信号を入力し、前記第２の制御信号の活性化に応じて、前記入力した遅延信号から一の遅延信号を、トーナメント方式により選択し出力する第３の遅延回路列と、
    を備える半導体装置。
12. 前記制御回路は、前記入力信号と前記出力信号の位相差に応じて定めた前記第１の遅延回路列で生成する遅延信号の個数に応じて、第３の制御信号を活性化し、
    前記第１の遅延回路列は、前記第３の制御信号の活性化に応じて、前記第２及び第３の遅延回路列にて使用されない遅延信号の生成を停止する請求項１１の半導体装置。

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