KR20070036560A - 반도체 메모리 장치의 지연고정루프 - Google Patents
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- 238000000034 method Methods 0.000 claims description 19
- 239000000872 buffer Substances 0.000 claims description 11
- 230000010076 replication Effects 0.000 claims description 6
- 230000003213 activating effect Effects 0.000 claims 4
- 230000003111 delayed effect Effects 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 18
- 101150088702 Denr gene Proteins 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 4
- 230000002457 bidirectional effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/22—Control and timing of internal memory operations
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Abstract
Description
Claims (19)
- DLL클럭을 드라이빙하는 DLL드라이버; 및액티브 모드에 관련된 정보를 갖는 신호에 응답하여 상기 DLL드라이버의 구동을 제어하기 위한 제어신호를 생성하는 DLL드라이버 제어부를 포함하는 것을 특징으로 하는 DLL드라이버 제어장치.
- 제1항에 있어서,상기 DLL 드라이버 제어부는,DLL클럭을 카운팅하여 복수 비트의 카운팅 값을 생성하는 카운터부;상기 카운팅값을 복수 비트의 셋팅값과 비교하여 일치하는 경우 활성화된 이퀄신호를 생성하는 비교부; 및상기 이퀄신호와 상기 액티브 모드에 관련된 정보를 갖는 신호를 입력으로 하여, 상기 제어신호를 생성하는 SR래치를 포함하는 것을 특징으로 하는 DLL드라이버 제어장치.
- 제2항에 있어서,상기 카운터부는,상기 제어신호를 리셋신호로서 입력받아 리셋되는 것을 특징으로 하는 DLL드라이버 제어장치.
- 제2항에 있어서,상기 카운터 비교부는,상기 카운팅 값과 상기 세팅값의 각 대응되는 비트값을 각각의 입력으로 하는 복수개의 익스크루시브 노어게이트;상기 복수개의 익스크루시브 노어게이트의 각 출력을 입력으로 받는 낸드게이트; 및상기 낸드게이트의 출력값을 입력으로 받아 이퀄신호를 생성하는 인버터로 구성된 것을 특징으로 하는 DLL드라이버 제어장치.
- 제2항에 있어서,상기 비교부는,상기 카운팅값의 복수의 비트값과 상기 셋팅값의 복수의 비트값을 각각 비교하여 모두 일치할때 상기 이퀄신호를 활성화시키는 것을 특징으로 하는 DLL드라이버 제어장치.
- 제2항에 있어서,상기 SR래치는,상기 액티브 모드에 관련된 정보를 갖는 신호가 활성화되면 상기 제어신호를 활성화시키고, 상기 이퀄신호가 활성화되면 상기 제어신호를 비활성화 시키는 것을 특징으로 하는 DLL드라이버 제어장치.
- 제2항에 있어서,상기 SR래치는,상기 액티브 모드에 관련된 정보를 갖는 신호를 입력으로 하는 인버터;상기 인버터 출력을 일 입력으로 하는 제1낸드게이트;및상기 이퀄신호와 상기 제1낸드게이트의 출력을 입력받고 자신의 출력을 상기 제1낸드게이트의 타입력으로 제공하는 제2낸드게이트로 구성된 것을 특징으로 하는 DLL드라이버 제어장치.
- 제1항에 있어서,상기 액티브 모드에 관련된 정보를 갖는 신호는 읽기모드인 것을특징으로 하는 DLL드라이버 제어장치.
- 제1항에 있어서,상기 액티브 모드에 관련된 정보를 갖는 신호는 쓰기모드인 것을특징으로 하는 DLL드라이버 제어장치.
- DLL클럭을 생성하는 것을 특징으로 하는 DLL크럭 생성부;DLL클럭을 드라이빙하는 DLL드라이버; 및액티브 모드에 관련된 정보를 갖는 신호에 응답하여 상기 DLL드라이버의 구동을 제어하기 위한 제어신호를 생성하는 DLL드라이버 제어부를 포함하는 것을 특징으로 하는 지연고정루프.
- 제10항에 있어서,DLL클럭생성부는,외부클럭을 입력받아 버퍼링하여 내부클럭를 생성하는 클럭버퍼;상기 소스클럭을 입력받아 위상을 지연시켜 출력하는 위상지연부;상기 위상지연부와 실질적으로 동일한 구성을 가지는 더미위상지연부;상기 더미위상지연부의 출력신호를 메모리내 클럭신호의 지연요소들로 모델링하여 피드백신호로서 출력하는 지연복제모델부;상기 기준클럭과 상기 피드백신호를 입력받아 두 신호의 위상의 차이를 검출 하는 위상비교부; 및상기 위상비교부로부터 출력신호를 입력받아 상기 위상지연부와 상기 더미위상지연부의 위상 지연을 제어하는 지연제어부로 구성된 것을 특징으로 하는 지연고정루프.
- 제10항에 있어서,상기 DLL 드라이버 제어부는,DLL클럭을 카운팅하여 복수 비트의 카운팅 값을 생성하는 카운터부;상기 카운팅값을 복수 비트의 셋팅값과 비교하여 일치하는 경우 활성화된 이퀄신호를 생성하는 비교부.상기 이퀄신호와 상기 액티브 모드에 관련된 정보를 갖는 신호를 입력으로 하여, 상기 제어신호를 생성하는 SR래치를 포함하는 것을 특징으로 하는 지연고정루프.
- 제12항에 있어서,상기 카운터부는,상기 제어신호를 리셋신호로서 입력받아 리셋되는 것을 특징으로 하는 DLL드라이버 제어장치.
- 제12항에 있어서,상기 카운터 비교부는,상기 카운팅 값과 상기 세팅값의 각 대응되는 비트값을 각각의 입력으로 하는 복수개의 익스크루시브 노어게이트;상기 복수개의 익스크루시브 노어게이트의 각 출력을 입력으로 받는 낸드게이트; 및상기 낸드게이트의 출력값을 입력으로 받아 이퀄신호를 생성하는 인버터로 구성된 것을 특징으로 하는 지연고정루프.
- 제12항에 있어서,상기 비교부는,상기 카운팅값의 복수의 비트값과 상기 셋팅값의 복수의 비트값을 각각 비교하여 모두 일치할때 상기 이퀄신호를 활성화시키는 것을 특징으로 하는 지연고정루프.
- 제12항에 있어서,상기 SR래치는,상기 액티브 모드에 관련된 정보를 갖는 신호가 활성화되면 상기 제어신호를 활성화시키고, 상기 이퀄신호가 활성화되면 상기 제어신호를 비활성화 시키는 것을 특징으로 하는 지연고정루프.
- 제12항에 있어서,상기 SR래치는,상기 액티브 모드에 관련된 정보를 갖는 신호를 입력으로 하는 인버터;상기 인버터 출력을 일 입력으로 하는 제1낸드게이트;및상기 이퀄신호와 상기 제1낸드게이트의 출력을 입력받고 자신의 출력을 상기 제1낸드게이트의 타입력으로 제공하는 제2낸드게이트로 구성된 것을 특징으로 하는 지연고정루프.
- 제10항에 있어서,상기 액티브 모드에 관련된 정보를 갖는 신호는 읽기모드인 것을특징으로 하는 지연고정루프.
- 제10항에 있어서,상기 액티브 모드에 관련된 정보를 갖는 신호는 쓰기모드인 것을특징으로 하는 지연고정루프.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006182746A JP5086572B2 (ja) | 2005-09-29 | 2006-06-30 | 遅延固定ループのクロックドライバー制御装置 |
TW095123974A TWI309837B (en) | 2005-09-29 | 2006-06-30 | Dll driver control circuit |
US11/478,082 US7489172B2 (en) | 2005-09-29 | 2006-06-30 | DLL driver control circuit |
CN2006101515301A CN1941172B (zh) | 2005-09-29 | 2006-09-11 | 延迟锁定回路电路和延迟锁定回路驱动控制电路 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR20050091650 | 2005-09-29 | ||
KR1020050091650 | 2005-09-29 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20070036560A true KR20070036560A (ko) | 2007-04-03 |
KR100753100B1 KR100753100B1 (ko) | 2007-08-31 |
Family
ID=37959238
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020050125353A KR100753100B1 (ko) | 2005-09-29 | 2005-12-19 | 반도체 메모리 장치의 지연고정루프 |
Country Status (3)
Country | Link |
---|---|
KR (1) | KR100753100B1 (ko) |
CN (1) | CN1941172B (ko) |
TW (1) | TWI309837B (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100935602B1 (ko) * | 2008-06-24 | 2010-01-07 | 주식회사 하이닉스반도체 | 클럭 드라이버 및 이를 포함하는 반도체 메모리 장치 |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100988809B1 (ko) * | 2008-11-06 | 2010-10-20 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 출력인에이블 신호 생성 방법 |
TWI401693B (zh) * | 2009-01-05 | 2013-07-11 | Nanya Technology Corp | 電壓提供電路、以及使用此電壓提供電路的訊號延遲系統 |
CN102081965B (zh) * | 2011-02-21 | 2013-04-10 | 西安华芯半导体有限公司 | 一种产生dram内部写时钟的电路 |
US11004499B1 (en) * | 2020-05-08 | 2021-05-11 | Winbond Electronics Corp. | Latency control circuit and method |
TWI732558B (zh) * | 2020-05-18 | 2021-07-01 | 華邦電子股份有限公司 | 延遲鎖相迴路裝置及其操作方法 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100333708B1 (ko) * | 1999-12-24 | 2002-04-22 | 박종섭 | 전력 소모를 감소시킨 지연고정루프 |
-
2005
- 2005-12-19 KR KR1020050125353A patent/KR100753100B1/ko active IP Right Grant
-
2006
- 2006-06-30 TW TW095123974A patent/TWI309837B/zh not_active IP Right Cessation
- 2006-09-11 CN CN2006101515301A patent/CN1941172B/zh not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100935602B1 (ko) * | 2008-06-24 | 2010-01-07 | 주식회사 하이닉스반도체 | 클럭 드라이버 및 이를 포함하는 반도체 메모리 장치 |
US7916562B2 (en) | 2008-06-24 | 2011-03-29 | Hynix Semiconductor Inc. | Clock driver device and semiconductor memory apparatus having the same |
Also Published As
Publication number | Publication date |
---|---|
KR100753100B1 (ko) | 2007-08-31 |
TWI309837B (en) | 2009-05-11 |
TW200713331A (en) | 2007-04-01 |
CN1941172B (zh) | 2011-11-23 |
CN1941172A (zh) | 2007-04-04 |
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Legal Events
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A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
G170 | Publication of correction | ||
FPAY | Annual fee payment |
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|
FPAY | Annual fee payment |
Payment date: 20130723 Year of fee payment: 7 |
|
FPAY | Annual fee payment |
Payment date: 20140723 Year of fee payment: 8 |
|
FPAY | Annual fee payment |
Payment date: 20150721 Year of fee payment: 9 |
|
FPAY | Annual fee payment |
Payment date: 20160721 Year of fee payment: 10 |
|
FPAY | Annual fee payment |
Payment date: 20170724 Year of fee payment: 11 |
|
FPAY | Annual fee payment |
Payment date: 20180725 Year of fee payment: 12 |
|
FPAY | Annual fee payment |
Payment date: 20190724 Year of fee payment: 13 |