KR100935602B1 - 클럭 드라이버 및 이를 포함하는 반도체 메모리 장치 - Google Patents

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Abstract

본 발명의 클럭 드라이버는, 내부 리드 펄스 신호에 응답하여 인에이블 되고 데이터 출력 인에이블 신호와 내부 클럭에 응답하여 디스에이블 되는 클럭 출력 인에이블 신호를 생성하는 구동 제어 수단; 및 상기 클럭 출력 인에이블 신호 및 파워 다운 신호에 응답하여 상기 내부 클럭을 구동하여 구동 클럭을 생성하는 클럭 구동 수단;을 포함한다.
Figure R1020080059862
반도체 메모리 장치, 클럭 드라이버, 내부 리드 펄스 신호

Description

클럭 드라이버 및 이를 포함하는 반도체 메모리 장치{Clock Driver and Semiconductor Memory Apparatus having the Same}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치의 클럭 드라이버에 관한 것이다.
일반적으로 반도체 메모리 장치는 DLL(Delay Locked Loop) 회로 또는 PLL(Phase Locked Loop) 회로와 같은 클럭 생성 회로를 구비하여, 외부 클럭보다 소정 시간 앞선 위상을 갖는 내부 클럭을 생성한다. 일반적으로 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory)과 같은 반도체 메모리 장치에서, 상기 클럭 생성 회로에서 출력되는 내부 클럭은 서로 반대의 위상을 갖는 라이징 클럭과 폴링 클럭으로서 구현되며, 라이징 클럭은 데이터 출력 버퍼에서 외부 클럭의 라이징 에지에 데이터를 출력하기 위한 용도로 이용되고, 폴링 클럭은 데이터 출력 버퍼에서 외부 클럭의 폴링 에지에 데이터를 출력하기 위한 용도로 이용된다.
이와 같이 클럭 생성 회로에서 출력되는 상기 라이징 클럭과 상기 폴링 클럭이 데이터 출력 버퍼까지 전송되기 위해서는 드라이버에 의해 구동될 필요가 있으 며, 이에 따라 반도체 메모리 장치는 클럭 드라이버를 구비하여 라이징 클럭과 폴링 클럭을 각각 구동한다. 이 때, 클럭 드라이버는 액티브 커맨드가 입력되면 활성화되고 프리차지 커맨드가 입력되면 비활성화되어, 액티브 모드시에만 동작함으로써 전력 소모를 감소시킨다.
도 1을 참조하면, 외부 클럭(clk_ext), 라이징 클럭(rclk) 및 폴링 클럭(fclk)의 파형을 확인할 수 있다. 상기 라이징 클럭(rclk)과 상기 폴링 클럭(fclk)은 클럭 생성 회로로부터 출력되는 클럭들로서, 각각 데이터 출력 버퍼까지 전송되는 과정에서 발생할 지연량만큼 앞선 위상을 갖는다. 또한, 상기 라이징 클럭(rclk)과 상기 폴링 클럭(fclk)은 도시된 것처럼 하이(High) 구간이 로우(Low) 구간에 비해 좁은 형태로 구현됨으로써, 데이터 출력 버퍼에서 글리치(Glitch)와 같은 부작용을 방지할 수 있다.
클럭 드라이버는 액티브 커맨드(act)가 입력되면 인에이블 되고 프리차지 커맨드(pcg)가 입력되면 디스에이블 되는 클럭 출력 인에이블 신호(ckoen)를 생성하며, 상기 클럭 출력 인에이블 신호(ckoen)가 인에이블 되는 구간 동안만 상기 라이징 클럭(rclk)과 상기 폴링 클럭(fclk)을 구동하여 각각 라이징 구동 클럭(rdclk)과 폴링 구동 클럭(fdclk)을 출력한다.
그런데, 상기 액티브 커맨드(act)는 반도체 메모리 장치가 배치되는 메모리 모듈에서 다른 반도체 메모리 장치에도 공통적으로 입력되는 신호이다. 즉, 도 2에 도시한 것과 같이, 메모리 모듈(1)에 배치된 제 1 내지 제 5 반도체 메모리 장치(2 ~ 6)에 파워 다운 모드 진입을 지시하는 클럭 인에이블 신호(cke<1:5>)는 개별 적으로 입력되나, 상기 액티브 커맨드(act)는 공통으로 입력된다. 따라서, 제 1 내지 제 5 반도체 메모리 장치(2 ~ 6) 중 파워 다운 모드에 진입한 어느 하나의 반도체 메모리 장치에 액티브 커맨드(act)가 입력되는 상황이 발생할 수 있다. 상기 클럭 드라이버는 액티브 커맨드(act)에만 응답하여 동작하므로, 이와 같은 반도체 메모리 장치에 구비된 클럭 드라이버는 파워 다운 모드임에도 불구하고 지속적으로 활성화될 수 있으며, 이에 따라 전력 소비가 증가하는 결과가 발생할 수 있다.
게다가, 반도체 메모리 장치에서 일반적으로 클럭 드라이버와 데이터 출력 버퍼는 상당히 먼 거리에 각각 배치된다. 파워 다운 모드로의 진입 등의 여러 이유로 실질적으로 데이터 출력 동작이 수행되지 않음에도, 이처럼 클럭 드라이버가 지속적으로 라이징 구동 클럭과 폴링 구동 클럭을 데이터 출력 버퍼에 공급하게 되면, 상대적으로 긴 클럭의 전송 라인을 따라 전류 소모가 발생하게 되며, 이는 반도체 메모리 장치의 저전력화 구현을 저해하는 요소로서 작용하게 된다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 리드 동작시에만 활성화됨에 따라 전류 소모를 감소시키는 클럭 드라이버 및 이를 포함하는 반도체 메모리 장치를 제공하는 데에 그 기술적 과제가 있다.
또한, 본 발명은 저전력화 구현을 가능하게 하는 클럭 드라이버 및 이를 포함하는 반도체 메모리 장치를 제공하는 데에 다른 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 클럭 드라이버는, 내부 리드 펄스 신호에 응답하여 인에이블 되고 데이터 출력 인에이블 신호와 내부 클럭에 응답하여 디스에이블 되는 클럭 출력 인에이블 신호를 생성하는 구동 제어 수단; 및 상기 클럭 출력 인에이블 신호 및 파워 다운 신호에 응답하여 상기 내부 클럭을 구동하여 구동 클럭을 생성하는 클럭 구동 수단;을 포함한다.
또한 본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 외부 클럭의 위상을 제어하여 내부 클럭을 생성하는 클럭 생성 회로; 내부 리드 펄스 신호에 응답하여 상기 내부 클럭을 구동하여 구동 클럭을 생성하는 클럭 드라이버; 상기 구동 클럭을 전송하는 전송 라인; 및 상기 전송 라인으로부터 전달되는 상기 구동 클럭을 이용하여 출력 데이터를 버퍼링하는 데이터 출력 버퍼;를 포함한다.
본 발명의 클럭 드라이버 및 이를 포함하는 반도체 메모리 장치는, DLL 회로 또는 PLL 회로와 같은 클럭 생성 장치로부터 출력되는 내부 클럭을 구동함에 있어서, 실제 리드 동작이 수행될 때에만 동작함으로써 불필요한 소모 전류를 감소시켜 전력 효율을 향상시키는 효과를 창출한다.
아울러, 본 발명의 클럭 드라이버 및 이를 포함하는 반도체 메모리 장치는, 클럭 드라이버와 데이터 출력 버퍼 사이의 전송 라인에서의 전류 소모를 감소시켜, 효율적인 파워 다운 모드를 구현하고 저전력화 구현을 가능하게 하는 효과를 창출한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성을 나타낸 블록도이다.
도시한 바와 같이, 상기 반도체 메모리 장치는, 외부 클럭(clk_ext)의 위상을 제어하여 라이징 클럭(rclk)과 폴링 클럭(fclk)을 생성하는 클럭 생성 회로(10); 내부 리드 펄스 신호(irdp), 데이터 출력 인에이블 신호(doen), 파워 업 신호(pwrup), 파워 다운 신호(pwrdn) 및 칩 액티브 신호(chact)에 응답하여 상기 라이징 클럭(rclk)과 상기 폴링 클럭(fclk)을 구동하여 라이징 구동 클럭(rdclk)과 폴링 구동 클럭(fdclk)을 생성하는 클럭 드라이버(20); 상기 라이징 구동 클럭(rdclk)과 상기 폴링 구동 클럭(fdclk)을 전송하는 전송 라인(30); 및 상기 전송 라인(30)으로부터 전달되는 상기 라이징 구동 클럭(rdclk)과 상기 폴링 구동 클 럭(fdclk)을 이용하여 출력 데이터를 버퍼링하는 데이터 출력 버퍼(40);를 포함한다.
여기에서, 상기 클럭 생성 회로(10)는 DLL 회로 또는 PLL 회로일 수 있다. 그리고, 상기 내부 리드 펄스 신호(irdp)는 반도체 메모리 장치에 입력되는 리드 커맨드로부터 생성되는 신호로서, 칩 내부에서 리드 동작을 명령하는 기능을 수행하는 신호이다. 상기 데이터 출력 인에이블 신호(doen)는 데이터 출력 구간을 정의하기 위한 신호이며, 상기 반도체 메모리 장치에 규정된 애디티브 레이턴시(이하, AL(Additive Latency; 외부 커맨드의 입력 이후의 대기 시간)) + 카스 레이턴시(이하, CL(CAS Latency)) + 버스트 렝쓰(이하, BL(Burst Length))/2만큼의 인에이블 구간을 갖는 신호이다. 상기 파워 업 신호(pwrup)는 상기 반도체 메모리 장치의 동작의 시작을 알리는 신호이다. 상기 파워 다운 신호(pwrdn)는 파워 다운 모드로의 진입을 지시하는 신호로서, 여기에서는 클럭 인에이블 신호(CKE)의 지시에 의한 파워 다운 모드뿐만 아니라, 셀프 리프레쉬(Self Refresh) 모드시에도 인에이블 되는 신호이다. 상기 칩 액티브 신호(chact)는 상기 반도체 메모리 장치의 액티브 모드를 정의하는 신호로서, 프리차지(Precharge) 모드시 디스에이블 되고, 액티브 모드시 인에이블 되는 신호이다.
상술한 것처럼, 상기 클럭 드라이버(20)는 상기 내부 리드 펄스 신호(irdp)에 의해 동작 여부가 결정된다. 즉, 상기 내부 리드 펄스 신호(irdp)가 인에이블 되면 상기 클럭 생성 회로(10)로부터 출력되는 상기 라이징 클럭(rclk)과 상기 폴링 클럭(fclk)을 구동하여 상기 라이징 구동 클럭(rdclk)과 상기 폴링 구동 클 럭(fdclk)을 생성하는 동작을 수행하나, 상기 내부 리드 펄스 신호(irdp)가 인에이블 되지 않으면 상기 라이징 클럭(rclk)과 상기 폴링 클럭(fclk)에 대한 구동 동작을 수행하지 않으며, 이에 따라 상기 라이징 구동 클럭(rdclk)과 상기 폴링 구동 클럭(fdclk)은 그라운드 전원(VSS)의 레벨을 갖게 된다. 이처럼, 상기 클럭 드라이버(20)는 실질적인 리드 동작시, 즉 상기 데이터 출력 버퍼(40)가 상기 라이징 구동 클럭(rdclk)과 상기 폴링 구동 클럭(fdclk)을 필요로 하는 구간에서만 상기 클럭들에 대한 구동 동작을 수행한다. 따라서, 불필요한 구간에서 상기 라이징 구동 클럭(rdclk)과 상기 폴링 구동 클럭(fdclk)을 생성하지 않음에 따라, 불필요한 전류의 소비를 감소시킬 수 있다.
한편, 상기 전송 라인(30)에는 전송 신호의 손실을 방지하기 위한 버퍼 또는 리시버들이 다수 포함될 수 있다. 이처럼, 본 발명에서의 상기 클럭 드라이버(20)는 반드시 필요한 구간에서만 동작하게 되므로, 상기 전송 라인(30)을 통해 불필요하게 전류가 소모되지 않게 함으로써, 전력 효율을 향상시킨다.
도 4는 도 3에 도시한 클럭 드라이버의 상세 구성도이다.
도시한 바와 같이, 상기 클럭 드라이버(20)는, 상기 파워 업 신호(pwrup), 상기 데이터 출력 인에이블 신호(doen), 상기 라이징 클럭(rclk) 및 상기 내부 리드 펄스 신호(irdp)에 응답하여 클럭 출력 인에이블 신호(ckoen)를 생성하는 구동 제어 수단(210); 상기 파워 다운 신호(pwrdn), 상기 칩 액티브 신호(chact) 및 상기 클럭 출력 인에이블 신호(ckoen)에 응답하여 상기 라이징 클럭(rclk)을 구동하여 상기 라이징 구동 클럭(rdclk)을 생성하는 라이징 클럭 구동 수단(220); 및 상 기 파워 다운 신호(pwrdn), 상기 칩 액티브 신호(chact) 및 상기 클럭 출력 인에이블 신호(ckoen)에 응답하여 상기 폴링 클럭(fclk)을 구동하여 상기 폴링 구동 클럭(fdclk)을 생성하는 폴링 클럭 구동 수단(230);을 포함한다.
상기 구동 제어 수단(210)으로부터 생성되는 상기 클럭 출력 인에이블 신호(ckoen)는 상기 내부 리드 펄스 신호(irdp)에 응답하여 인에이블 되고, 상기 데이터 출력 인에이블 신호(outen)와 상기 라이징 클럭(rclk)에 응답하여 디스에이블 된다. 즉, 상기 클럭 출력 인에이블 신호(ckoen)는 상기 내부 리드 펄스 신호(irdp)가 인에이블 되면 인에이블 구간이 시작되는데, 이 때 상기 데이터 출력 인에이블 신호(doen) 또한 인에이블 구간이 시작된다. 상기 데이터 출력 인에이블 신호(doen)는 상술한 것처럼 반도체 메모리 장치의 AL + CL + BL/2만큼의 구간 동안 인에이블 된다. 상기 데이터 출력 인에이블 신호(doen)가 디스에이블 되면 이후 상기 라이징 클럭(rclk)의 폴링 에지(Falling Edge) 시점에 상기 클럭 출력 인에이블 신호(ckoen)는 디스에이블 된다. 여기에서는, 상기 구동 제어 수단(210)이 라이징 클럭(rclk)을 이용하여 상기 클럭 출력 인에이블 신호(ckoen)를 생성하는 것을 예로 들어 나타내었으나, 상기 폴링 클럭(fclk)을 이용할 수도 있으며, 이는 당업자에게 특별한 사항이 아니다.
상기 라이징 클럭 구동 수단(220)과 상기 폴링 클럭 구동 수단(230)은 이와 같은 특성을 갖는 상기 클럭 출력 인에이블 신호(ckoen)를 이용하여 상기 라이징 클럭(rclk)과 상기 폴링 클럭(fclk)을 각각 구동한다. 상기 클럭 출력 인에이블 신호(ckoen)가 상기 반도체 메모리 장치에서 실질적으로 리드 동작이 일어날 때에만 인에이블 되는 신호로서 구현되므로, 상기 라이징 클럭 구동 수단(220)과 상기 폴링 클럭 구동 수단(230)은 상기 데이터 출력 버퍼(40)가 상기 라이징 구동 클럭(rdclk)과 상기 폴링 구동 클럭(fdclk)을 필요로 하는 구간 동안만 동작하게 되며, 이에 따라 불필요한 전류 소모가 감소하게 된다.
도 5는 도 4에 도시한 구동 제어 수단의 상세 구성도이다.
도시한 바와 같이, 상기 구동 제어 수단(210)은, 제 1 노드(N1); 상기 파워 업 신호(pwrup)와 상기 내부 리드 펄스 신호(irdp)에 응답하여 상기 제 1 노드(N1)의 전위를 제어하는 인에이블 설정부(212); 상기 데이터 출력 인에이블 신호(doen)와 상기 라이징 클럭(rclk)에 응답하여 상기 제 1 노드(N1)의 전위를 제어하는 디스에이블 설정부(214); 및 상기 제 1 노드(N1)의 전위를 래치 및 구동하여 상기 클럭 출력 인에이블 신호(ckoen)를 생성하는 신호 생성부(216);를 포함한다.
상기 인에이블 설정부(212)는, 게이트 단에 상기 파워 업 신호(pwrup)가 입력되고 소스 단에 외부 공급전원(VDD)이 인가되며 드레인 단이 상기 제 1 노드(N1)에 접속되는 제 1 트랜지스터(TR1); 및 게이트 단에 상기 내부 리드 펄스 신호(irdp)가 입력되고 드레인 단이 상기 제 1 노드(N1)에 접속되며 소스 단이 접지되는 제 2 트랜지스터(TR2);를 포함한다.
상기 디스에이블 설정부(214)는, 상기 라이징 클럭(rclk)을 입력 받는 제 1 인버터(IV1); 상기 데이터 출력 인에이블 신호(doen)와 상기 제 1 인버터(IV1)의 출력 신호를 입력 받는 제 1 낸드게이트(ND1); 게이트 단에 상기 제 1 낸드게이트(ND1)의 출력 신호가 입력되고 소스 단에 상기 외부 공급전원(VDD)이 인가되며 드레인 단이 상기 제 1 노드(N1)에 접속되는 제 3 트랜지스터(TR3); 상기 제 1 인버터(IV1)의 출력 신호를 입력 받는 제 2 인버터(IV2); 상기 데이터 출력 인에이블 신호(doen)와 상기 제 2 인버터(IV2)의 출력 신호를 입력 받는 제 1 노어게이트(NR1); 및 게이트 단에 상기 제 1 노어게이트(NR1)의 출력 신호가 입력되고 드레인 단이 상기 제 1 노드(N1)에 접속되며 소스 단이 접지되는 제 4 트랜지스터(TR4);를 포함한다.
상기 신호 생성부(216)는, 상기 제 1 노드(N1)의 출력 신호를 입력 받는 제 3 인버터(IV3); 상기 제 3 인버터(IV3)와 래치 구조를 형성하는 제 4 인버터(IV4); 상기 제 3 인버터(IV3)의 출력 신호를 입력 받는 제 5 인버터(IV5); 및 상기 제 5 인버터(IV5)의 출력 신호를 입력 받아 상기 클럭 출력 인에이블 신호(ckoen)를 출력하는 제 6 인버터(IV6);를 포함한다.
이와 같이 구성된 상기 구동 제어 수단(210)에서, 상기 파워 업 신호(pwrup)가 인에이블 되기 이전에는, 상기 인에이블 설정부(212)의 상기 제 1 트랜지스터(TR1)가 턴 온(Turn On) 되므로, 상기 제 1 노드(N1)의 전위는 하이 레벨(High Level)이 된다. 따라서 이 때의 상기 클럭 출력 인에이블 신호(ckoen)는 로우 레벨(Low Level)로 디스에이블 된다. 이후, 상기 파워 업 신호(pwrup)가 인에이블 되면 상기 제 1 노드(N1)에 더 이상 전원이 공급되지 않는다.
이 상태에서, 상기 내부 리드 펄스 신호(irdp)가 인에이블 되면 상기 제 1 노드(N1)의 전위는 로우 레벨로 천이하게 되고, 상기 클럭 출력 인에이블 신호(ckoen)는 하이 레벨로 인에이블 된다. 상기 내부 리드 펄스 신호(irdp)의 전위 가 다시 로우 레벨이 되어도 상기 신호 생성부(216)가 갖는 래치 구조에 의해 상기 클럭 출력 인에이블 신호(ckoen)의 인에이블 상태는 유지된다.
여기에서, 상기 데이터 출력 인에이블 신호(doen)는 로우 인에이블(Low Enable) 신호로서, 상기 내부 리드 펄스 신호(irdp)가 인에이블 될 때, 인에이블 구간이 시작되는 신호이다. 따라서, 상기 내부 리드 펄스 신호(irdp)가 인에이블 되기 이전에는 상기 디스에이블 설정부(214)의 상기 제 1 노어게이트(NR1)가 로우 레벨의 신호를 출력하므로, 상기 제 1 노드(N1)의 전위는 하이 레벨을 유지할 수 있게 되고, 상기 내부 리드 펄스 신호(irdp)가 인에이블 되면 상기 제 1 낸드게이트(ND1)의 출력 신호가 하이 레벨이 되므로, 상기 제 1 노드(N1)의 전위는 로우 레벨을 유지할 수 있게 된다.
상기 데이터 출력 인에이블 신호(doen)가 하이 레벨로 디스에이블 되면, 상기 라이징 클럭(rclk)의 폴링 에지 타임에 상기 제 1 낸드게이트(ND1)의 출력 신호가 로우 레벨이 된다. 이에 따라, 상기 제 3 트랜지스터(TR3)가 턴 온 되므로, 상기 제 1 노드(N1)는 전원을 공급 받아 하이 레벨의 전위를 갖게 된다. 상기 제 1 노드(N1)의 전위가 하이 레벨이 됨에 따라, 상기 신호 생성부(216)는 상기 클럭 출력 인에이블 신호(ckoen)의 전위를 로우 레벨로 디스에이블 시키게 된다.
이와 같이, 상기 클럭 출력 인에이블 신호(ckoen)는 상기 내부 리드 펄스 신호(irdp)가 인에이블 되면 인에이블 되고, 상기 데이터 출력 인에이블 신호(doen)가 디스에이블 된 후 상기 라이징 클럭(rclk)의 폴링 에지 타임에 디스에이블 되는 형태로서 구현된다. 이처럼, 상기 구동 제어 수단(210)은 상기 라이징 클럭 구동 수단(220)과 상기 폴링 클럭 구동 수단(230)의 동작을 상기 내부 리드 펄스 신호(irdp)의 입력 시점을 기준으로 데이터 출력 동작 구간만큼만 활성화되도록 제어한다는 특징을 갖는다.
도 6은 도 4에 도시한 라이징 클럭 구동 수단의 상세 구성도이다.
상기 라이징 클럭 구동 수단(220)과 상기 폴링 클럭 구동 수단(230)은 입력 신호와 출력 신호의 명칭만이 상이할 뿐 같은 구조로 구성되므로, 상기 라이징 클럭 구동 수단(220)의 구성을 설명하여 상기 폴링 클럭 구동 수단(230)의 구성의 설명을 대체하고자 나타낸 것이다.
도시한 바와 같이, 상기 라이징 클럭 구동 수단(220)은, 상기 라이징 클럭(rclk)을 구동하여 상기 라이징 구동 클럭(rdclk)을 생성하는 구동부(222); 및 상기 파워 다운 신호(pwrdn), 상기 칩 액티브 신호(chact), 상기 클럭 출력 인에이블 신호(ckoen) 및 상기 구동부(222)에 래치된 신호에 응답하여 상기 구동부(222)의 동작 구간을 정의하는 제어부(224);를 포함한다.
상기 구동부(222)는, 제 2 노드(N2); 게이트 단에 상기 라이징 클럭(rclk)이 입력되고 소스 단에 상기 외부 공급전원(VDD)이 인가되며 드레인 단이 상기 제 2 노드(N2)에 접속되는 제 5 트랜지스터(TR5); 게이트 단에 상기 라이징 클럭(rclk)이 입력되고 드레인 단이 상기 제 2 노드(N2)에 접속되며 소스 단이 상기 제어부(224)와 연결되는 제 6 트랜지스터(TR6); 상기 제 2 노드(N2)에 인가된 전위를 입력 받아 상기 라이징 구동 클럭(rdclk)을 출력하는 제 7 인버터(IV7); 및 상기 제 7 인버터(IV7)와 래치 구조를 형성하는 제 8 인버터(IV8);를 포함한다.
상기 제어부(224)는, 상기 칩 액티브 신호(chact)와 상기 클럭 출력 인에이블 신호(ckoen)를 입력 받는 제 2 낸드게이트(ND2); 상기 파워 다운 신호(pwrdn)와 상기 제 2 낸드게이트(ND2)의 출력 신호를 입력 받는 제 2 노어게이트(NR2); 상기 제 2 노어게이트(NR2)의 출력 신호와 상기 제 2 노드(N2)에 인가된 전위를 입력 받는 제 3 낸드게이트(ND3); 상기 제 3 낸드게이트(ND3)의 출력 신호를 입력 받는 제 9 인버터(IV9); 제 1 입력단으로 상기 제 9 인버터(IV9)의 출력 신호를 입력 받는 제 4 낸드게이트(ND4); 상기 라이징 클럭(rclk)과 상기 제 4 낸드게이트(ND4)의 출력 신호를 입력 받아 출력 신호를 상기 제 4 낸드게이트(ND4)의 제 2 입력단에 출력하는 제 5 낸드게이트(ND5); 상기 클럭 출력 인에이블 신호(ckoen)를 입력 받는 제 10 인버터(IV10); 상기 제 4 낸드게이트(ND4)의 출력 신호와 상기 제 10 인버터(IV10)의 출력 신호를 입력 받는 제 6 낸드게이트(ND6); 및 게이트 단에 상기 제 6 낸드게이트(ND6)의 출력 신호가 입력되고 드레인 단이 상기 구동부(222)의 상기 제 6 트랜지스터(TR6)의 소스 단에 접속되며 소스 단이 접지되는 제 7 트랜지스터(TR7);를 포함한다.
이와 같은 상기 라이징 클럭 구동 수단(220)의 구성에서, 상기 구동부(222)가 활성화되기 위해서는 상기 제어부(224)의 상기 제 7 트랜지스터(TR7)가 턴 온 되어야만 한다. 상기 제 7 트랜지스터(TR7)가 턴 오프(Turn Off) 된 상태에서는 상기 구동부(222) 내부의 래치 구조에 의해 상기 라이징 구동 클럭(rdclk)은 로우 레벨을 유지하게 된다.
상기 반도체 메모리 장치가 프리차지 모드에 들어가게 되면 상기 칩 액티브 신호(chact)가 디스에이블 되므로, 상기 제 4 낸드게이트(ND4)의 출력 신호는 하이 레벨이 된다. 이 경우에는 상기 클럭 출력 인에이블 신호(ckoen)가 인에이블 되지 않으므로, 상기 제 6 낸드게이트(ND6)는 로우 레벨의 신호를 출력하게 되고, 상기 제 7 트랜지스터(TR7)는 턴 오프 된다.
상기 반도체 메모리 장치가 파워 다운 모드 또는 셀프 리프레쉬 모드에 들어가게 되면, 상기 파워 다운 신호(pwrdn)가 인에이블 되므로, 이 경우에도 상기 제 4 낸드게이트(ND4)의 출력 신호는 하이 레벨이 된다. 마찬가지로, 이 때에는 상기 클럭 출력 인에이블 신호(ckoen)가 인에이블 되지 않으므로, 상기 제 6 낸드게이트(ND6)는 로우 레벨의 신호를 출력하게 되고, 상기 제 7 트랜지스터(TR7)는 턴 오프 된다.
상기 반도체 메모리 장치가 리드 동작을 수행하는 경우에는, 상기 칩 액티브 신호(chact)가 인에이블 되고, 상기 파워 다운 신호(pwrdn)가 디스에이블 된다. 이 경우에는 상기 제 4 낸드게이트(ND4)의 출력 신호가 상기 라이징 클럭(rclk)의 영향 또는 상기 제 2 노드(N2)에 인가되는 전위의 영향으로 토글(Toggle)하게 될 수 있다. 그러나, 이 때 상기 클럭 출력 인에이블 신호(ckoen)가 인에이블 되므로, 상기 제 6 낸드게이트(ND6)의 출력 신호는 하이 레벨이 되며, 이에 따라 상기 제 7 트랜지스터(TR7)가 턴 온 되어 상기 구동부(222)의 상기 라이징 클럭(rclk)에 대한 구동 동작이 수행된다.
도시하지는 않았으나, 상기 폴링 클럭 구동 수단(230) 또한 상기 클럭 출력 인에이블 신호(ckoen)가 인에이블 되는 구간 동안만 상기 폴링 클럭(fclk)을 구동 하여 상기 폴링 구동 클럭(fdclk)을 생성한다는 것은 상기 라이징 클럭 구동 수단(220)의 구성을 통해 용이하게 유추할 수 있다.
도 7은 도 3에 도시한 클럭 드라이버의 동작을 설명하기 위한 타이밍도이다.
도면에는, 외부 클럭(clk_ext), 상기 라이징 클럭(rclk) 및 상기 폴링 클럭(fclk)의 파형이 도시되어 있다. 상기 데이터 출력 인에이블 신호(doen)는 리드 커맨드(RD)가 입력되면 로우 레벨로 인에이블 되며, 앞서 설명한 것과 같이, AL + CL + BL/2만큼의 인에이블 구간을 갖는다. 상기 내부 리드 펄스 신호(irdp)는 상기 리드 커맨드(RD)의 입력에 응답하여 인에이블 된다. 그리고, 상기 클럭 출력 인에이블 신호(ckoen)는 상기 내부 리드 펄스 신호(irdp)에 응답하여 인에이블 되기 시작하여, 상기 데이터 출력 인에이블 신호(doen)의 디스에이블 이후 상기 라이징 클럭(rclk)의 폴링 에지 타임에 동기하여 디스에이블 된다. 상기 라이징 구동 클럭(rdclk)과 상기 폴링 구동 클럭(fdclk)은 상기 클럭 출력 인에이블 신호(ckoen)가 인에이블 되는 구간 동안만 유효한 레벨을 갖는다.
상술한 바와 같이, 본 발명의 클럭 드라이버는 실질적으로 리드 동작이 일어나는 구간 동안에만 동작하므로, 종래에 액티브 커맨드에 응답하여 동작함에 따라 파워 다운 모드시 발생하던 불필요한 전류 소모를 방지할 수 있다. 이를 위해, 리드 커맨드의 입력에 응답하여 활성화되고, 데이터 출력 구간만큼의 시간이 경과되면 비활성화되는 구성을 갖는다. 이와 같은 상기 클럭 드라이버의 구성에 의해, 반도체 메모리 장치는 전송 라인을 따라 발생하던 불필요한 전류의 소모를 감소시킴 으로써, 효과적으로 전력 효율을 향상시킬 수 있게 된다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래의 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도,
도 2는 종래의 반도체 메모리 장치의 배치도,
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성을 나타낸 블록도,
도 4는 도 3에 도시한 클럭 드라이버의 상세 구성도,
도 5는 도 4에 도시한 구동 제어 수단의 상세 구성도,
도 6은 도 4에 도시한 라이징 클럭 구동 수단의 상세 구성도,
도 7은 도 3에 도시한 클럭 드라이버의 동작을 설명하기 위한 타이밍도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 클럭 생성 회로 20 : 클럭 드라이버
30 : 전송 라인 40 : 데이터 출력 버퍼
210 : 구동 제어 수단 220 : 라이징 클럭 구동 수단
230 : 폴링 클럭 구동 수단

Claims (17)

  1. 내부 리드 펄스 신호에 응답하여 인에이블 되고 데이터 출력 인에이블 신호와 내부 클럭에 응답하여 디스에이블 되는 클럭 출력 인에이블 신호를 생성하는 구동 제어 수단; 및
    상기 클럭 출력 인에이블 신호 및 파워 다운 신호에 응답하여 상기 내부 클럭을 구동하여 구동 클럭을 생성하는 클럭 구동 수단을 포함하며,
    상기 구동 제어 수단은,
    제 1 노드;
    파워 업 신호와 상기 내부 리드 펄스 신호에 응답하여 상기 제 1 노드의 전위를 제어하는 인에이블 설정부;
    상기 내부 클럭과 상기 데이터 출력 인에이블 신호에 응답하여 상기 제 1 노드의 전위를 제어하는 디스에이블 설정부; 및
    상기 제 1 노드의 전위를 래치 및 구동하여 상기 클럭 출력 인에이블 신호를 생성하는 신호 생성부;
    를 포함하는 것을 특징으로 하는 클럭 드라이버.
  2. 제 1 항에 있어서,
    상기 내부 리드 펄스 신호는 반도체 메모리 장치의 외부로부터 입력되는 리드 커맨드에 의해 생성되는 신호인 것을 특징으로 하는 클럭 드라이버.
  3. 제 1 항에 있어서,
    상기 내부 클럭은 DLL(Delay Locked Loop) 회로 또는 PLL(Phase Locked Loop) 회로로부터 생성되는 클럭으로서, 라이징 클럭과 폴링 클럭을 포함하는 것을 특징으로 하는 클럭 드라이버.
  4. 제 3 항에 있어서,
    상기 데이터 출력 인에이블 신호는 데이터 출력 구간을 정의하는 신호로서, 반도체 메모리 장치에 규정된 애디티브 레이턴시, 카스 레이턴시 및 버스트 렝쓰에 따라 인에이블 구간이 결정되는 신호인 것을 특징으로 하는 클럭 드라이버.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 디스에이블 설정부는 상기 라이징 클럭 및 폴링 클럭 중 어느 하나의 클럭에 응답하여 상기 제 1 노드의 전위를 제어하도록 구성되는 것을 특징으로 하는 클럭 드라이버.
  6. 제 1 항에 있어서,
    상기 파워 다운 신호는 클럭 인에이블 신호의 지시에 의한 파워 다운 모드시 또는 셀프 리프레쉬 모드시에 인에이블 되는 신호인 것을 특징으로 하는 클럭 드라이버.
  7. 제 3 항에 있어서,
    상기 클럭 구동 수단은 라이징 클럭 구동 수단과 폴링 클럭 구동 수단을 포함하며,
    상기 라이징 클럭 구동 수단은,
    상기 라이징 클럭을 구동하여 라이징 구동 클럭을 생성하는 구동부; 및
    상기 파워 다운 신호, 칩 액티브 신호, 상기 클럭 출력 인에이블 신호 및 상기 구동부에 래치된 신호에 응답하여 상기 구동부의 동작 구간을 정의하는 제어부;
    를 포함하는 것을 특징으로 하는 클럭 드라이버.
  8. 제 3 항에 있어서,
    상기 클럭 구동 수단은 라이징 클럭 구동 수단과 폴링 클럭 구동 수단을 포함하며,
    상기 폴링 클럭 구동 수단은,
    상기 폴링 클럭을 구동하여 폴링 구동 클럭을 생성하는 구동부; 및
    상기 파워 다운 신호, 칩 액티브 신호, 상기 클럭 출력 인에이블 신호 및 상기 구동부에 래치된 신호에 응답하여 상기 구동부의 동작 구간을 정의하는 제어부;
    를 포함하는 것을 특징으로 하는 클럭 드라이버.
  9. 외부 클럭의 위상을 제어하여 내부 클럭을 생성하는 클럭 생성 회로;
    내부 리드 펄스 신호에 응답하여 상기 내부 클럭을 구동하여 구동 클럭을 생성하는 클럭 드라이버;
    상기 구동 클럭을 전송하는 전송 라인; 및
    상기 전송 라인으로부터 전달되는 상기 구동 클럭을 이용하여 출력 데이터를 버퍼링하는 데이터 출력 버퍼를 포함하며,
    상기 내부 클럭은 라이징 클럭 및 폴링 클럭을 포함하고, 상기 구동 클럭은 라이징 구동 클럭과 폴링 구동 클럭을 포함하며,
    상기 클럭 드라이버는,
    파워 업 신호, 데이터 출력 인에이블 신호, 상기 라이징 클럭 또는 상기 폴링 클럭 및 상기 내부 리드 펄스 신호에 응답하여 클럭 출력 인에이블 신호를 생성하는 구동 제어 수단;
    파워 다운 신호, 칩 액티브 신호 및 상기 클럭 출력 인에이블 신호에 응답하여 상기 라이징 클럭을 구동하여 상기 라이징 구동 클럭을 생성하는 라이징 클럭 구동 수단; 및
    상기 파워 다운 신호, 상기 칩 액티브 신호 및 상기 클럭 출력 인에이블 신호에 응답하여 상기 폴링 클럭을 구동하여 상기 폴링 구동 클럭을 생성하는 폴링 클럭 구동 수단;
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 클럭 생성 회로는 DLL(Delay Locked Loop) 회로 또는 PLL(Phase Locked Loop) 회로인 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 9 항에 있어서,
    상기 내부 리드 펄스 신호는 외부로부터 입력되는 리드 커맨드에 의해 생성되는 신호인 것을 특징으로 하는 반도체 메모리 장치.
  12. 삭제
  13. 제 9 항에 있어서,
    상기 데이터 출력 인에이블 신호는 데이터 출력 구간을 정의하는 신호로서, 반도체 메모리 장치에 규정된 애디티브 레이턴시, 카스 레이턴시 및 버스트 렝쓰에 따라 인에이블 구간이 결정되는 신호인 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 구동 제어 수단은 상기 내부 리드 펄스 신호에 응답하여 인에이블 되고 상기 데이터 출력 인에이블 신호와 상기 라이징 클럭에 또는 상기 폴링 클럭에 응답하여 디스에이블 되는 상기 클럭 출력 인에이블 신호를 생성하도록 구성됨을 특징으로 하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 구동 제어 수단은,
    제 1 노드;
    상기 파워 업 신호와 상기 내부 리드 펄스 신호에 응답하여 상기 제 1 노드의 전위를 제어하는 인에이블 설정부;
    상기 라이징 클럭 또는 상기 폴링 클럭과 상기 데이터 출력 인에이블 신호에 응답하여 상기 제 1 노드의 전위를 제어하는 디스에이블 설정부; 및
    상기 제 1 노드의 전위를 래치 및 구동하여 상기 클럭 출력 인에이블 신호를 생성하는 신호 생성부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 9 항에 있어서,
    상기 라이징 클럭 구동 수단은,
    상기 라이징 클럭을 구동하여 상기 라이징 구동 클럭을 생성하는 구동부; 및
    상기 파워 다운 신호, 상기 칩 액티브 신호, 상기 클럭 출력 인에이블 신호 및 상기 구동부에 래치된 신호에 응답하여 상기 구동부의 동작 구간을 정의하는 제어부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 9 항에 있어서,
    상기 폴링 클럭 구동 수단은,
    상기 폴링 클럭을 구동하여 상기 폴링 구동 클럭을 생성하는 구동부; 및
    상기 파워 다운 신호, 상기 칩 액티브 신호, 상기 클럭 출력 인에이블 신호 및 상기 구동부에 래치된 신호에 응답하여 상기 구동부의 동작 구간을 정의하는 제어부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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