KR19980083817A - 클럭 입력 버퍼를 분리시킨 반도체 메모리 장치 - Google Patents

Abstract

본 발명은 클럭 입력 버퍼를 분리시킨 반도체 메모리 장치에 관한 것으로, 특히 데이타 출력 버퍼의 인에이블 신호 발생용 제 1클럭 입력 버퍼와 입력신호(어드레스 신호, 라스바, 카스바, 라이트 인에이블 신호 등)를 래치하기 위한 신호 발생용 제 2클럭 입력 버퍼를 분리시켜 배치함으로써, 클럭 억세스 타임의 고속화와 대기모드시 전류소모의 감소를 실현할 수 있는 클럭 입력 버퍼를 분리시킨 반도체 메모리 장치에 관한 것이다.

Description

클럭 입력 버퍼를 분리시킨 반도체 메모리 장치

본 발명은 클럭 신호를 사용하는 반도체 메모리 장치에 관한 것으로, 특히 하나의 명령 신호에 의해 데이타 출력 버퍼와 래치회로의 동작을 같이 제어하던 클럭 입력 버퍼를 각각 따로 제어하기 위해 클럭 입력 버퍼를 분리시킨 반도체 메모리 장치에 관한 것이다.

본 발명은 클럭 신호를 사용하는 모든 반도체 메모리 장치에 응용될 수 있으며, 특히 싱크로노스 디램(sychronous dram) 및 싱크로노스 그래픽 램(sychronous graphics ram) 등에 사용할 수 있다.

이하, 종래에 사용되던 클럭 입력 버퍼의 배치를 도면을 참조하며 상세히 설명하기로 한다.

도 1에 도시된 바와 같이, 종래의 클럭 입력 버퍼가 배치된 반도체 메모리 장치는 인가된 클럭 신호를 버퍼링해 출력하는 클럭 입력 버퍼(10)와, 상기 클럭 입력 버퍼의 출력 신호를 반전시켜 일정시간 지연시키기 위해 홀수개의 인버터로 구성된 버퍼링부(20)와, 상기 버퍼링부를 거쳐 출력된 신호(clkt4)를 입력으로해서 데이타 출력 버퍼의 인에이블 신호를 발생시키는 출력 인에이블신호 발생기(30)와, 출력 패드로 데이타를 버퍼링해 출력하게 되는 데이타 출력 버퍼(40)로 구성되며, 소정의 입력 신호(AN, /RAS, /CAS, /WE, …)를 버퍼링하여 출력하는 입력신호 버퍼(50)와, 그 출력 신호를 일정 시간동안 지연시키는 지연 회로(60)와, 상기 버퍼링부(20)의 출력 신호(clkt4)에 의해 상기 지연 회로(60)로부터 출력된 신호를 래치시키는 래치 회로(70)로 구성된다.

그리고, 도 2는 도 1에 도시된 데이타 입력 버퍼의 회로도로서, 각 입력 패드로 입력된 신호와 기준전압(Vref)를 비교·증폭한 값을 출력하는 차동증폭기 구조이다.

이 차동증폭기의 동작은 출력 인에이블신호가 하이로 액티브된 상태에서 각 입력 패드로 입력된 신호가 기준전위(Vref)보다 높으면 출력 신호는 하이가 되고 기준전위(Vref)보다 낮을 경우는 로우가 된다.

도 3은 도 1에 도시된 래치 회로의 한 실시예를 도시한 것으로, 제어 신호(clkt4)가 하이로 액티브되면 현재 입력된 신호의 값을 이 신호의 전위가 바뀌기 전까지 래치시키게 된다. 만약, 입력 신호(inout)가 하이이면, 입력 신호바(inoutb)는 로우가 되어 N채널 모스 트랜지스터 MN6을 MN7보다 크게 턴-온시키게 된다. 따라서, N 채널 모스 트랜지스터 MN4와 P 채널 모스 트랜지스터 MP5가 턴-온되어 출력단자 'latout'로 하이를, 출력단자 'latoutb'로 로우를 출력한다. 그리고, 제어신호 'clkt4'에 의해 동작이 제어되는 P 채널 모스 트랜지스터 MP3, MP6은 출력단자로 나오는 신호를 유지시켜 주기 위한 역할을 한다.

그러면, 다시 도 1에 도시된 종래의 반도체 메모리 장치에 대해 설명하기로 한다.

도 1에 도시된 바와 같이, 클럭 입력 버퍼(10) 및 버퍼링부(20)를 지나 발생된 'clkt4' 신호는 데이타 출력 버퍼(40)와 래치 회로(70)의 동작을 제어하는 신호로 사용되고 있다. 즉, 'clk4' 신호는 데이타 출력 버퍼를 동작시키기 위해 발생하는 신호인 출력 인에이블신호(oe신호)의 발생기에 입력되어서 클럭 신호가 발생하였을 때 데이타 출력 버퍼가 인에이블되어 데이타가 출력 패드(DQ패드)로 출력되게 하는 동작을 수행하며, 또한 모든 입력 신호가 입력 신호 버퍼와 지연 회로를 거쳐 나온 신호를 래치하기 위한 동기신호로 사용되어진다.

그러므로, 종래의 클럭 입력 버퍼를 배치한 반도체 메모리 장치에서는 상기 clkt4신호가 데이타 출력 버퍼쪽으로 진행됨과 동시에 데이타 입력 버퍼로 입력된 모든 입력 신호를 래치하기 위한 인에이블신호로 사용되고, 데이타 출력 버퍼로 가는 것은 싱크로노스 디램(synchronous dram : SDRAM)분야에 있어서 가장 중요한 요소인 클럭 억세스 타임(clock access time)을 결정하는 중요한 경로이므로 상기 clkt4신호의 드라이버 크기(driver size)가 커야하고 그러기 위해서는 클럭 입력 버퍼의 크기가 커야해서 이로인한 클럭 입력 버퍼의 전류소모가 커짐과 동시에 엑세스 타임이 길어진다는 문제점이 있었다.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 클럭 억세스 타임의 고속화를 실현할 수 있는 클럭 입력 버퍼를 분리시킨 반도체 메모리 장치를 제공하는데 있다.

또한 본 발명의 다른 목적은 데이타 출력용 클럭 입력 버퍼를 분리해서 리드(read)시에만 데이타 출력 버퍼를 동작하도록 하여 대기모드시 전류소모를 줄일 수 있는 클럭 입력 버퍼를 분리시킨 반도체 메모리 장치를 제공하는데 있다.

도 1은 종래에 사용되던 클럭 입력 버퍼의 배치를 나타낸 반도체 메모리 장치의 블럭 구성도.

도 2는 도 1에 도시된 데이타 입력 버퍼의 상세회로도.

도 3은 도 1에 도시된 래치 회로의 상세회로도.

도 4는 클럭 입력 버퍼를 분리시킨 본 발명의 일실시예에 따른 반도체 메모리 장치의 블럭 구성도.

도 5는 도 4에 도시된 제 1클럭 입력 버퍼의 인에이블신호(EN1) 발생기의 제 1실시예를 도시한 회로도.

도 6은 도 4에 도시된 제 1클럭 입력 버퍼의 인에이블신호(EN1) 발생기의 제 2실시예를 도시한 회로도.

도 7은 도 4에 도시된 제 1클럭 입력 버퍼의 인에이블신호(EN1) 발생기의 제 3실시예를 도시한 회로도.

도 8은 도 4에 도시된 각부 신호의 동작 타이밍도.

* 도면의 주요부분에 대한 부호의 설명 *

10, 90 : 클럭 입력 버퍼20 : 버퍼링부

30 : 출력 인에이블신호 발생기40 : 데이타 출력 버퍼

50 : 입력신호 버퍼60 : 지연 회로

70 : 래치 회로80 : 인에이블신호(EN1) 발생기

상기 목적을 달성하기 위하여, 본 발명에 의한 클럭 입력 버퍼를 분리시킨 반도체 메모리 장치에서는;

데이타 출력 버퍼의 인에이블 신호 발생용 제 1클럭 입력 버퍼(10)와,

어드레스 신호, 라스신호, 카스신호 등 외부로부터의 입력신호를 래치하기 위한 신호 발생용 제 2클럭 입력 버퍼(90)로 따로 분리해서 구비한다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 본 발명의 일실시예에 관하여 첨부도면을 참조하면서 상세히 설명하면 다음과 같다.

도 4는 클럭 입력 버퍼를 분리시킨 본 발명의 일실시예에 따른 반도체 메모리 장치의 블럭 구성도를 도시한 것으로, 출력패드(DQ패드)로 데이타를 출력하기 위해, 인가된 클럭 신호를 버퍼링해서 출력하는 제 1클럭 입력 버퍼(10)와, 상기 제 1클럭 입력 버퍼의 출력신호를 반전시켜 발생하는 신호(clkt2)를 입력으로 출력 인에이블신호를 발생시키는 출력 인에이블신호 발생기(30)와, 상기 출력 인에이블신호 발생기의 출력 신호와 리드 신호를 입력으로 해서 버퍼링을 해 출력시키는 데이타 출력 버퍼(40)를 구비하며, 어드레스 신호, 라스신호, 카스신호 등 외부로부터의 입력신호를 래치하기 위해 입력신호를 버퍼링해 출력하는 입력신호 버퍼(50)와, 상기 입력신호 버퍼(50)의 출력신호를 일정 시간동안 지연시키는 지연 회로(60)와, 인가된 클럭 신호를 버퍼링해 출력시키는 제 2클럭 입력 버퍼(90)와 홀수개의 인버터로 구성된 버퍼링부(20)를 거쳐 출력된 신호(clkt4)를 상기 지연 회로의 출력 신호와 같이 입력 신호로 해서 상기 입력신호 버퍼(50)의 출력신호를 래치시키는 래치 회로(70)를 구비한다.

상기 구성으로 이루어진 클럭 입력 버퍼를 분리시킨 반도체 메모리 장치는, 데이타 출력 버퍼가 인에이블되는데 사용되는 신호(clkt2)를 발생시키는 제 1클럭 입력 버퍼(10)와, 어드레스 신호, 라스신호, 카스신호 등 외부로부터의 입력신호를 래치하는데 사용되는 신호(clkt4)를 발생시키는 제 2클럭 입력 버퍼(90)를 분리해서 사용하게 되므로, 데이타 출력 버퍼로 가는 경로를 빠르게 구현해 클럭 억세스 타임의 고속화를 실현했으며, 동시에 데이타 출력경로용 클럭 입력 버퍼를 도 5에 도시된 회로도에 의해 발생하는 인에이블신호(EN1)와 리드신호의 결합에 의해 발생한 신호를 이용해 리드시에만 동작할 수 있도록 설계하여서 대기모드시 전류소모를 줄였다.

그리고, 상기 제 1클럭 입력 버퍼(10)는 상기 제 2클럭 입력 버퍼(90)보다 부하가 작게 걸리도록 설계하는 것을 특징으로 한다.

그러면, 도 4에 도시된 데이타 출력 버퍼가 인에이블되는데 사용되는 신호(clkt2)를 발생시키는 제 1클럭 입력 버퍼의 인에이블신호(EN1)의 발생장치를 도 5 및 도 6과 도 7의 제 1, 2, 3 실시예를 도시한 회로도를 보며 알아보기로 한다.

도 5에 도시된 상기 인에이블신호(EN1) 발생 장치의 제 1실시예는, 데이타 출력 버퍼의 인에이블 신호 발생용 제 1클럭 입력 버퍼의 동작을 제어함에 의해 리드 신호동안 데이타가 출력되는 동안에만 제 1클럭 입력 버퍼가 턴-온되도록 설계하여 대기모드시 전류소모를 줄였으며, 그 구성은 다음과 같다.

클럭 인에이블신호에 의해 동작되는 클럭 입력 버퍼와, 그 출력 신호를 일정시간동안 지연시키는 지연 회로와, 그 지연된 출력 신호를 래치시키는 래치 회로와, 상기 래치 회로의 진위 출력 신호단에 연결된 제 1인버터와 제 1P채널 모스 트랜지스터와, 상기 래치회로의 보수 출력단에 게이트가 접속되고 그 드레인 단이 제 1노드에 의해 상기 제 1P채널 모스 트랜지스터에 연결되는 제 1N 채널 모스 트랜지스터와, 상기 제 1노드의 출력 신호를 지연시키기 위해 짝수개의 인버터로 구성된 버퍼링부와, 상기 짝수개의 인버터로 구성된 버퍼링부의 출력 신호와 리드기간을 나타내는 출력 인에이블 신호(oe신호)를 입력으로 해서 앤드조합시켜 인에이블신호(EN1)를 출력하는 제 1낸드게이트와 제 4인버터로 구성된다.

상기 구성으로 이루어진 제 1클럭 입력 버퍼의 인에이블신호(EN1)의 발생 장치의 제 일실시예는 클럭 인에이블신호가 '하이(HIGH)'로 인에이블되었을 때 데이타의 리드구간임을 알리는 출력 인에이블신호(oe신호)와 결합하여서 데이타가 출력되는 구간동안만 데이타 출력 버퍼가 동작하도록 하였으며, 상기 출력인에이블신호(oe신호)는 리드 신호에 의해 발생하고 버스트(burst)동작이 완료되는 시점을 나타내는 신호(burstend)에 의해 완료되는 oe0신호와 clkt4신호에 의하여 시프트 레지스터동작을 실시하는 디플립플롭(D flip-flop)을 거쳐 출력된 oe1신호, 또한번의 시프트 레지스터동작을 디플립플롭(D flip-flop)을 거쳐 출력된 oe2신호의 합에 의하여 발생하는 신호이다.

도 6은 도 5에 도시된 제 1클럭 입력 버퍼의 인에이블신호(EN1)의 발생장치를 구현하는 제 2실시예를 도시한 회로도로, 라이트 명령이 게이트에 인가되는 P 채널 모스 트랜지스터와, 상기 P 채널 모스 트랜지스터의 소스단과 노드 N1에 의해 드레인단이 접속되며 리드명령이 게이트에 인가되는 N 채널 모스 트랜지스터와, 상기 노드 N1과 출력부사이에 연결되어 래치기능을 하는 입출력이 엇갈리게 연결된 두개의 인버터로 구성된다.

상기 구성을 갖는 제 1클럭 입력 버퍼의 인에이블신호(EN1)의 발생장치는 도 8(c)의 clkt2신호처럼 데이타가 리드되는 동안만 한정할 필요없이 리드전체구간 동안 턴-온되도록 구현해서 리드명령에 의해서 인에이블되었다가 라이트명령에 의해 리세트(reset)되게 동작한다.

그리고, 도 7은 도 5에 도시된 제 1클럭 입력 버퍼의 인에이블신호(EN1)의 발생장치를 구현하는 제 3실시예를 도시한 회로도로, 대기모드를 알려주는 신호를 게이트에 인가하는 P 채널 모스 트랜지스터와, 상기 P 채널 모스 트랜지스터의 소스단과 노드 N1에 의해 드레인단이 접속되며 동작모드임을 알려주는 신호가 게이트에 인가되는 N채널 모스 트랜지스터와, 상기 노드 N1과 출력부사이에 연결되어 래치기능을 하는 입출력이 엇갈리게 연결된 두개의 인버터로 구성된다.

상기 구성으로 이루어진 제 1클럭 입력 버퍼의 인에이블신호(EN1)의 발생 장치는 리드/라이트 전체구간동안 턴-온 되어 있어도 상관없으므로 메모리 칩이 동작되어 있으면 상기 인에이블신호(EN1)는 발생하였다가 다시 대기모드상태가 되면 턴-오프되게 동작한다.

그리고, 도 8은 본 발명에 도시된 각 신호의 동작 타이밍도를 나타낸 것으로, (e)의 클럭 인에이블신호(cke)는 외부 입력 신호로 '하이(HIGH)'인 동안에만 클럭신호가 내부로 전달되도록 하는 역할을 하며, (d)는 clkt4신호는 상기 클럭 인에이블 신호가 '하이(HIGH)' 이므로 클럭 신호와 동일하게 지연되어서 나타나고, (c)의 clkt2신호는 출력 인에이블신호(oe신호)가 동작하고 있는 구간동안인 클럭 2, 3, 4, 5동안에만 동작하고 있으며, (i)의 리드기간을 알려주는 출력 인에이블신호(oe신호)는 리드신호와 버스트 길이에 따라 그 길이가 결정되는 버스트앤드신호에 의해 결정된 oe0신호의 상승구간에서 발생하였다가 oe1신호의 하강구간에 의해 완료되는 형태의 신호파형을 하고 있다.

도 8에 도시된 각 신호의 동작 타이밍도를 통해, 데이타 출력 버퍼를 인에이블하는데 사용되는 신호(clkt2)는 리드신호가 나오는 구간동안만 동작하고 있어서 대기모드시 전류소모를 줄일 수 있으며, 동시에 상기 신호(clkt2)가 분리되어 배치된 제 2클럭 입력 버퍼를 통해 출력하게 되는 신호(clkt4)와 부하를 분리하게 되므로 클럭 억세스 타임의 고속화를 실현할 수 있게 된다.

이상에서 설명한 바와 같이, 본 발명에 의한 클럭 입력 버퍼를 분리시킨 반도체 메모리 장치에 의하면, 데이타 출력 버퍼의 인에이블 신호 발생용 제 1클럭 입력 버퍼와 모든 입력신호를 래치하기 위한 신호발생용 제 2클럭 입력 버퍼를 분리시켜 배치함으로써, 모든 입력 신호의 래치회로로 가는 클럭신호와 데이타 출력 버퍼를 인에이블시키기 위한 클럭신호를 분리할 수 있게 되어 데이타 출력 버러로 가는 경로를 줄여 클럭 억세스 타임의 고속화를 실현할 수 있는 효과가 있으며, 뿐만 아니라 데이타 출력 버퍼를 인에이블하는데 사용되는 신호(clkt2)가 리드신호가 나오는 구간동안만 동작하게 되어 대기모드시 전류소모를 줄일 수 있는 매우 뛰어난 효과가 있다.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

1. 어드레스 신호, 라스신호, 카스신호 등 외부로부터의 입력신호를 각각 입력하는 다수개의 입력신호버퍼와, 상기 다수개의 입력신호버퍼로부터 출력된 신호를 래치시키기 위한 다수개의 래치회로와, 데이타를 출력하는 데이타 출력 버퍼를 포함하는 반도체 메모리 장치에 있어서,

   데이타 리드 동작시, 클럭신호에 의해 상기 데이타 출력 버퍼의 동작을 제어하는 신호를 발생시키는 제 1클럭 입력 버퍼와,

   상기 클럭 신호에 의해 입력신호를 래치시키는 래치회로의 동작을 제어하는 제 2클럭 입력 버퍼를 구비하는 것을 특징으로 하는 클럭 입력 버퍼를 분리시킨 반도체 메모리 장치.
2. 제 1항에 있어서,

   상기 데이타 출력 버퍼를 동작시키기 위한 제 1클럭 입력 버퍼가 대기모드 구간을 제외한 아머지 모든 동작 모드 구간에서 동작하는 것을 특징으로 하는 클럭 입력 버퍼를 분리시킨 반도체 메모리 장치.
3. 제 1항에 있어서,

   상기 제 1클럭 입력 버퍼가 리드전체 구간동안 동작하는 것을 특징으로 하는 클럭 입력 버퍼를 분리시킨 반도체 메모리 장치.
4. 제 1항에 있어서,

   상기 데이타 출력 버퍼가 리드신호동안 중 데이타가 출력되는 동안만 동작하는 것을 특징으로 하는 클럭 입력 버퍼를 분리시킨 반도체 메모리 장치.
5. 제 1항에 있어서,

   상기 제 2클럭 입력버퍼와 상기 래치 회로 사이에 홀수개의 인버터로 구성된 신호 지연 회로부를 추가로 구비하는 것을 특징으로 하는 클럭 입력 버퍼를 분리시킨 반도체 메모리 장치.
6. 제 1항에 있어서,

   상기 제 1클럭 입력 버퍼는 상기 제 2클럭 입력 버퍼보다 부하가 작게 걸리는 것을 특징으로 하는 클럭 입력 버퍼를 분리시킨 반도체 메모리 장치.