KR100295065B1 - 반도체메모리장치의출력장치 - Google Patents

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Abstract

본 발명은 반도체 메모리장치의 출력장치에 관한 것으로, 특히 전원전압 인가단과 접지 사이에 직렬연결되어 각각 로직 하이신호 및 로직 로우신호를 출력하는 풀-업부 및 제1 풀-다운부로 이루어진 드라이버와, 리드 명령신호를 입력받아 풀-다운용 펄스신호를 발생시키는 펄스 발생부와, 상기 펄스신호에 의해 동작이 제어되어 고전압이 라이트되었을 경우 출력신호의 레벨을 낮추는 제2 풀-다운부를 구비하므로써, 입력전위와 출력전위가 다른 시스템 환경에서의 동작속도의 저하를 방지하여 서로 다른 동작 전위가 혼재한 시스템에서도 사용이 가능케 한 반도체 메모리장치의 출력장치에 관한 것이다.

Description

반도체 메모리장치의 출력장치
본 발명은 반도체 메모리장치의 출력장치에 관한 것으로, 특히 입력전위와 출력전위가 다른 시스템 환경에서의 동작속도의 저하를 방지하여 서로 다른 동작 전위가 혼재한 시스템에서도 사용이 가능케 한 반도체 메모리장치의 출력장치에 관한 것이다.
일반적으로, 반도체를 비롯한 전기·전자 기술이 발전함에 따라 저전압 및 저소비 전력에 대한 요구가 점점 증가하고 있으며 또한 실현되고 있다. 이에 따라 컴퓨터 등의 시스템을 구성하는데 있어 모든 구성요소들이 같은 동작전위를 갖지 않는 경우가 발생하게 되고, 이때 여러가지 문제를 발생시키는데, 그 중 대표적인 예로 동작속도의 저하를 들 수 있다.
도 1 은 종래에 사용된 반도체 메모리장치의 출력장치를 나타낸 회로도로, 전원전압 인가단과 접지 사이에 직렬연결된 P채널 모스 트랜지스터(MP1)와 N채널 모스 트랜지스터(MN1)로 구성되며, 상기 P채널 모스 트랜지스터(MP1)의 게이트로는 풀-업 신호(pu)가, 그리고 상기 N채널 모스 트랜지스터(MN1)의 게이트로는 풀-다운 신호(pd)가 인가되도록 구성된다.
상기 구성에 의해,‘하이’신호 출력을 위해서는 풀-업 신호(pu)가 입력되어 P채널 모스 트랜지스터(MP1)를 턴-온시켜 출력단(out)으로‘하이’신호가 출력된다. 그리고,‘로우’신호 출력을 위해서는 풀-다운 신호(pd)가 입력되어 N채널 모스 트랜지스터(MN1)를 턴-온시켜 출력단(out)으로‘로우’신호가 출력된다.
도 2 는 상기 도 1 에 도시된 출력장치가 라이트(write)동작 후 리드(read)동작을 할 경우의 동작 타이밍도를 나타낸 것이다.
일반적으로 리드(read) 동작시 메모리 칩 외부로 출력되는 데이타의 레벨이 로직‘로우’는 접지전압(Vss)이고, 로직‘하이’는 전원전압(Vdd)레벨인데 반해, 라이트(write) 동작시 메모리 칩 외부에서 입력되는 데이타의 레벨은 로직‘로우’가 접지전압(Vss)으로 일정할 수 있지만, 로직‘하이’는 전원전압이 아닌 그보다 높은 고전압일 수 있다.
그래서, 상기 라이트 동작시 로직‘하이’의 고전압을 Vdde라 하면, 이를 라이트하였다가 다음에 로직‘로우’를 리드할 경우에 출력시간은 t2가 된다. 이는 로직‘하이’로 전원전압(Vdd)을 라이트한 후 로직‘로우’를 리드하는 경우의 출력시간인 t1보다 늦은시간이다.(도 2(c)참조)
만약, 상기 로직‘하이’레벨 전압으로 라이트해주는 Vdde 전압이 전원전압(Vdd)보다 많이 높을수록 그 출력시간(t2)은 전원전압에 대한 출력시간(t1)보다 훨씬 늦어져 동작속도가 많이 저하된다.
그런데, 상기 서로 다른 동작전위에서의 출력시간차(t2-t1)는 첫번째 데이타 출력시에만 발생하며 그 후 연속적인 데이터 출력이 이루어질때는 출력신호 레벨이 접지전위와 전원전위사이에서만 전이하므로 더이상의 동작속도 지연은 없다.
일반적으로, 리드(read)명령이 입력되어 데이타를 외부로 출력하게 될 때 데이타 출력 유지시간(data output hold time)을 만족하기 위해 즉시 출력하지 않고 일정시간이 흐른 후 출력하게 되는데, 도 4 의 동작 타이밍도를 통해 알 수 있드시 종래의 반도체 메모리장치의 출력장치는 라이트한 하이레벨 신호의 전위차에 따라 다음 리드 동작시 동작속도가 달라지기 때문에, 서로 동작전위가 다를 경우 동작 속도차에 의한 시스템 장애를 불러 일으키는 문제점이 발생한다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 리드명령이 입력된 후 데이타 출력이 이루어지기 전까지 출력단의 전위를 풀-다운시켜 낮은레벨로 만들어주므로써, 첫번째 출력 데이타의 동작속도 지연을 개선한 반도체 메모리장치의 출력장치를 제공하는데 있다.
도 1 은 종래에 사용된 반도체 메모리 장치의 출력장치를 나타낸 회로도
도 2 는 도 1 의 동작 타이밍도
도 3 은 본 발명에 의한 반도체 메모리장치의 출력장치를 나타낸 회로도
도 4 는 도 3 의 동작 타이밍도
<도면의 주요부분에 대한 부호의 설명>
10 : 펄스 발생부
상기 목적을 달성하기 위하여, 본 발명에 의한 반도체 메모리장치의 출력장치는 전원전압 인가단과 접지 사이에 직렬연결되어 각각 로직 하이신호 및 로직 로우신호를 출력하는 풀-업부 및 제1 풀-다운부로 이루어진 드라이버와, 리드 명령신호를 입력받아 풀-다운용 펄스신호를 발생시키는 펄스 발생부와, 상기 펄스신호에 의해 동작이 제어되어 고전압이 라이트되었을 경우 출력신호의 레벨을 낮추는 제2 풀-다운부를 구비한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 3 은 본 발명에 의한 반도체 메모리장치의 출력장치를 나타낸 회로도로, 동 도면은 전원전압 인가단과 접지 사이에 직렬연결되어 각각 로직 하이신호 및 로직 로우신호를 출력하는 풀-업 트랜지스터(MP1) 및 제1 풀-다운 트랜지스터(MN1)와, 리드(read) 명령신호를 입력받아 풀-다운용 펄스신호(pd2)를 발생시키는 펄스 발생부(10)와, 상기 펄스신호(pd2)가 게이트로 인가되며 상기 풀-업 트랜지스터(MP1) 및 제1 풀-다운 트랜지스터(MN1)의 연결노드(N1)와 접지 사이에 연결되어 고전압리 라이트 되었을 경우 출력신호의 레벨을 낮추는 제2 풀-다운 트랜지스터(MN2)로 구성된다.
그리고, 상기 펄스 발생부(10)는 리드 명령신호(read)를 제1 입력으로 하고, 상기 리드 명령신호(read)를 세개의 인버터(I1, I2, I3)에 의해 반전 지연시킨 신호를 제2 입력으로 하는 낸드게이트(NAND1)와, 상기 낸드게이트(NAND1)에 직렬연결된 인버터(I4)로 구성된다.
이하, 상기 구성으로 이루어지는 본발명의 동작을 살펴보기로 한다.
우선, 풀-업 트랜지스터(MP1)의 게이트로 인가되는 풀-업신호(pu)는 로직 하이에서 로직 로우로 천이하여 상기 풀-업 트랜지스터(MP1)를 턴-온시켜 하이 데이타를 출력하고자 할 때 사용되며, 풀-다운 트랜지스터(MN1)의 게이트로 인가되는 풀-다운신호(pd1)는 로직 로우에서 로직 하이로 천이하여 상기 풀-다운 트랜지스터(MN1)를 턴-온시켜 로우 데이타를 출력하고자 할 때 사용된다.
그리고, 리드(read) 명령이 입력되면 이를 감지하여 펄스 발생부(10)에서 펄스신호(pd2)를 발생하는데, 이에따라 제2 풀-다운 트랜지스터(MN2)를 턴-온시켜 출력단이 로직 하이 상태일 경우에 고전압(Vdde)보다 낮은 상태로 만든다.
상기 동작에 의해, 전원전압보다 높은 고전압(Vdde)이 라이트되었을 경우, 제2 풀-다운 트랜지스터(MN2)를 턴-온시켜 감소시키게 되어서, 로우 신호를 리드할 때 동작속도의 저하를 막을 수 있게 되는 것이다.
그런데, 상기 펄스신호(pd2)의 펄스폭이 작으면 출력신호가 고전압(Vdde)보다 낮은 레벨로 전이되지 못하게 되어 여전히 첫번째 데이타의 동작속도 지연이 발생하게 된다. 따라서, 상기 펄스신호(pd2)의 펄스폭을 충분히 크게하여 출력신호의 전위레벨을 상기 고전압(Vdde)보다 낮은 레벨이 되도록 해야 하는데, 상기 펄스신호(pd2)의 펄스폭이 또한 너무 커서 첫번째 출력신호가 입력될 때까지도 상기 제2 풀-다운 트랜지스터(MN2)를 턴-온시키고 있으면 상기 첫번째 출력신호가 로직 하이로 가는 것을 방해하게 되어 동작속도를 더 느리게 할 수 있다. 뿐만 아니라 출력신호를 로직 하이로 만들어 주는 풀-업 트랜지스터(MP1)와, 로직 로우로 만들어 주는 풀-다운 트랜지스터(MN1)가 동시에 턴-온되는 시간이 존재하여 잡음을 유발하게 되는 문제가 발생한다.
따라서, 상기 펄스신호(pd2)는 출력신호를 전원전압(Vdd)보다 충분히 낮은 레벨로 만들어 줄 수 있을만큼 커야 하며, 첫번째 출력신호가 입력되기 전까지보다는 작도록 제한되는 것을 특징으로 한다.
이상에서 설명한 바와같이 본 발명에 따른 반도체 메모리장치의 출력장치에 의하면, 입력전위와 출력전위가 다른 시스템 환경에서의 동작속도의 저하를 방지하여 서로 다른 동작 전위가 혼재한 시스템에서도 잡음 및 동작속도 지연없이 사용가능케 할 수 있는 매우 뛰어난 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (3)

  1. 전원전압 인가단과 접지 사이에 직렬연결되어 각각 로직 하이신호 및 로직로우신호를 출력하는 풀-업부 및 제1 풀-다운부로 이루어진 드라이버와,
    리드 명령신호를 입력받아 풀-다운용 펄스신호를 발생시키는 펄스 발생부와,
    상기 펄스신호에 의해 동작이 제어되어 고전압이 라이트되었을 경우 출력신호의 레벨을 낮추는 제2 풀-다운부를 구비하는 것을 특징으로 하는 반도체 메모리장치의 출력장치.
  2. 제 1 항에 있어서,
    상기 제2 풀-다운부는 N채널 모스 트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리장치의 출력장치.
  3. 제 1 항에 있어서,
    상기 펄스신호의 펄스폭은 상기 리드신호가 입력된 후부터 출력단으로 첫번째 출력신호가 입력될 때까지로 제한되는 것을 특징으로 하는 반도체 메모리장치의 출력장치.
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