JP3287248B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP3287248B2 JP3287248B2 JP34186796A JP34186796A JP3287248B2 JP 3287248 B2 JP3287248 B2 JP 3287248B2 JP 34186796 A JP34186796 A JP 34186796A JP 34186796 A JP34186796 A JP 34186796A JP 3287248 B2 JP3287248 B2 JP 3287248B2
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Description
【０００１】
【発明の属する技術分野】本発明は、出力回路に供給す
べき電源電圧を入力するための電源端子と、出力回路以
外の内部回路に供給すべき電源電圧を入力するための電
源端子とを備える半導体集積回路に関する。
べき電源電圧を入力するための電源端子と、出力回路以
外の内部回路に供給すべき電源電圧を入力するための電
源端子とを備える半導体集積回路に関する。
【０００２】近年、マイクロプロセッサの高速化に伴
い、半導体記憶装置においても高速化が要求されてお
り、例えば、シンクロナス・ダイナミック・ランダム・
アクセス・メモリ、いわゆる、シンクロナスＤＲＡＭに
おいても、その例外ではない。
い、半導体記憶装置においても高速化が要求されてお
り、例えば、シンクロナス・ダイナミック・ランダム・
アクセス・メモリ、いわゆる、シンクロナスＤＲＡＭに
おいても、その例外ではない。
【０００３】そこで、シンクロナスＤＲＡＭにおいて
は、出力回路用の電源と、出力回路以外の内部回路用の
電源とを分離し、更に、２個又は４個という少ない数の
出力回路を単位として独立の電源電圧を供給するように
し、数十ｐＦという大きな容量に対する充放電を高速に
行うことにより大電流を消費する出力回路の動作の安定
性を確保するという技術が用いられている。
は、出力回路用の電源と、出力回路以外の内部回路用の
電源とを分離し、更に、２個又は４個という少ない数の
出力回路を単位として独立の電源電圧を供給するように
し、数十ｐＦという大きな容量に対する充放電を高速に
行うことにより大電流を消費する出力回路の動作の安定
性を確保するという技術が用いられている。
【０００４】もっとも、出力回路用の電源電圧ＶＤＤＱ
と、出力回路以外の内部回路用の電源電圧ＶＤＤとは、
電圧値を異にする場合もあるが、通常、同一の電圧値、
例えば、３.３［Ｖ］とされる場合が多い。
と、出力回路以外の内部回路用の電源電圧ＶＤＤとは、
電圧値を異にする場合もあるが、通常、同一の電圧値、
例えば、３.３［Ｖ］とされる場合が多い。
【０００５】ところで、シンクロナスＤＲＡＭを使用す
るシステムの中には、複数のシンクロナスＤＲＡＭを搭
載し、これら複数のシンクロナスＤＲＡＭのデータ端子
を共通の外部データバスに接続するとしているものがあ
る。
るシステムの中には、複数のシンクロナスＤＲＡＭを搭
載し、これら複数のシンクロナスＤＲＡＭのデータ端子
を共通の外部データバスに接続するとしているものがあ
る。
【０００６】このようなシステムにおいては、動作状態
時、リード・コマンドが入力されたシンクロナスＤＲＡ
Ｍのみが外部データバスを駆動し、他のシンクロナスＤ
ＲＡＭはデータ端子をハイ・インピーダンス状態（開放
状態）とすることで、複数のシンクロナスＤＲＡＭが互
いに逆の電圧方向に外部データバスを駆動して複数のシ
ンクロナスＤＲＡＭ間に大きな貫通電流が流れることを
回避するようにしている。
時、リード・コマンドが入力されたシンクロナスＤＲＡ
Ｍのみが外部データバスを駆動し、他のシンクロナスＤ
ＲＡＭはデータ端子をハイ・インピーダンス状態（開放
状態）とすることで、複数のシンクロナスＤＲＡＭが互
いに逆の電圧方向に外部データバスを駆動して複数のシ
ンクロナスＤＲＡＭ間に大きな貫通電流が流れることを
回避するようにしている。
【０００７】
【従来の技術】図５は従来のシンクロナスＤＲＡＭの一
例の要部を示す回路図である。図５中、１はデータ端
子、２はデータ端子１に出力データＤＱを出力する出力
回路、３は出力回路用の電源電圧ＶＤＤＱ（＝３.３
［Ｖ］）を供給するＶＤＤＱ電源線である。
例の要部を示す回路図である。図５中、１はデータ端
子、２はデータ端子１に出力データＤＱを出力する出力
回路、３は出力回路用の電源電圧ＶＤＤＱ（＝３.３
［Ｖ］）を供給するＶＤＤＱ電源線である。
【０００８】また、４はメモリコア部から出力されたリ
ードデータＲＤに基づいて出力回路２の出力動作を制御
する出力制御回路、５は出力回路以外の内部回路用の電
源電圧ＶＤＤ（＝３.３［Ｖ］）を供給するＶＤＤ電源
線である。
ードデータＲＤに基づいて出力回路２の出力動作を制御
する出力制御回路、５は出力回路以外の内部回路用の電
源電圧ＶＤＤ（＝３.３［Ｖ］）を供給するＶＤＤ電源
線である。
【０００９】また、６は電源起動時に出力回路以外の内
部回路用の電源電圧ＶＤＤを監視し、出力回路以外の内
部回路用の電源電圧ＶＤＤの立ち上がりを検出した時
は、ＶＤＤ立ち上がり検出信号ＳＴＴを出力制御回路４
に供給し、データ端子１がハイ・インピーダンス状態に
なるように出力制御回路４を制御するＶＤＤ立ち上がり
検出回路である。
部回路用の電源電圧ＶＤＤを監視し、出力回路以外の内
部回路用の電源電圧ＶＤＤの立ち上がりを検出した時
は、ＶＤＤ立ち上がり検出信号ＳＴＴを出力制御回路４
に供給し、データ端子１がハイ・インピーダンス状態に
なるように出力制御回路４を制御するＶＤＤ立ち上がり
検出回路である。
【００１０】このシンクロナスＤＲＡＭは、電源起動
時、出力回路以外の内部回路用の電源電圧ＶＤＤの立ち
上がりを検出した時は、データ端子１をハイ・インピー
ダンス状態とすることにより、外部データバスを共有し
ているシンクロナスＤＲＡＭ間に貫通電流が流れないよ
うにするというものである。
時、出力回路以外の内部回路用の電源電圧ＶＤＤの立ち
上がりを検出した時は、データ端子１をハイ・インピー
ダンス状態とすることにより、外部データバスを共有し
ているシンクロナスＤＲＡＭ間に貫通電流が流れないよ
うにするというものである。
【００１１】
【発明が解決しようとする課題】しかし、シンクロナス
ＤＲＡＭを使用するシステムによっては、電源起動時、
出力回路用の電源電圧ＶＤＤＱと、出力回路以外の内部
回路用の電源電圧ＶＤＤとが同時に立ち上がるとは限ら
ず、どちらかが先に立ち上がってしまうという場合があ
る。
ＤＲＡＭを使用するシステムによっては、電源起動時、
出力回路用の電源電圧ＶＤＤＱと、出力回路以外の内部
回路用の電源電圧ＶＤＤとが同時に立ち上がるとは限ら
ず、どちらかが先に立ち上がってしまうという場合があ
る。
【００１２】ここに、図５に示すシンクロナスＤＲＡＭ
によれば、出力回路以外の内部回路用の電源電圧ＶＤＤ
が、出力回路用の電源電圧ＶＤＤＱよりも先に立ち上が
ってしまうような場合には、出力回路用の電源電圧ＶＤ
ＤＱが立ち上がる前にデータ端子１をハイ・インピーダ
ンス状態とし、外部データバスを共有しているシンクロ
ナスＤＲＡＭ間に貫通電流が流れないようにすることが
できる。
によれば、出力回路以外の内部回路用の電源電圧ＶＤＤ
が、出力回路用の電源電圧ＶＤＤＱよりも先に立ち上が
ってしまうような場合には、出力回路用の電源電圧ＶＤ
ＤＱが立ち上がる前にデータ端子１をハイ・インピーダ
ンス状態とし、外部データバスを共有しているシンクロ
ナスＤＲＡＭ間に貫通電流が流れないようにすることが
できる。
【００１３】ところが、図６に示すように、出力回路用
の電源電圧ＶＤＤＱが出力回路以外の内部回路用の電源
電圧ＶＤＤよりも先に立ち上がってしまうような場合に
は、出力回路２は、出力制御回路４に制御されてデータ
端子１をハイ・インピーダンス状態とする前に、出力回
路用の電源電圧ＶＤＤＱが供給されてしまい、外部デー
タバスを共有しているシンクロナスＤＲＡＭ間に貫通電
流が流れてしまう場合が発生してしまう。
の電源電圧ＶＤＤＱが出力回路以外の内部回路用の電源
電圧ＶＤＤよりも先に立ち上がってしまうような場合に
は、出力回路２は、出力制御回路４に制御されてデータ
端子１をハイ・インピーダンス状態とする前に、出力回
路用の電源電圧ＶＤＤＱが供給されてしまい、外部デー
タバスを共有しているシンクロナスＤＲＡＭ間に貫通電
流が流れてしまう場合が発生してしまう。
【００１４】本発明は、かかる点に鑑み、出力回路に供
給すべき電源電圧を入力するための電源端子と、出力回
路以外の内部回路に供給すべき電源電圧を入力するため
の電源端子とを備える半導体集積回路であって、電源起
動時に、外部データバスを共有する同様の半導体集積回
路間に貫通電流が流れないようにし、消費電力の低減化
を図ることができるようにした半導体集積回路に関す
る。
給すべき電源電圧を入力するための電源端子と、出力回
路以外の内部回路に供給すべき電源電圧を入力するため
の電源端子とを備える半導体集積回路であって、電源起
動時に、外部データバスを共有する同様の半導体集積回
路間に貫通電流が流れないようにし、消費電力の低減化
を図ることができるようにした半導体集積回路に関す
る。
【００１５】
【課題を解決するための手段】本発明中、第１の発明
（請求項１記載の半導体集積回路）は、第１の電源電圧
が印加される第１の電源端子と、第２の電源電圧が印加
される第２の電源端子と、第１の電源電圧を監視し、第
１の電源電圧の立ち上がりを検出したときは、パルス状
の第１の電源電圧立ち上がり検出信号を出力する第１の
電源電圧立ち上がり検出回路と、第２の電源電圧を監視
し、第２の電源電圧の立ち上がりを検出したときは、パ
ルス状の第２の電源電圧立ち上がり検出信号を出力する
第２の電源電圧立ち上がり検出回路と、第１の電源電圧
が供給され、第１の電源電圧立ち上がり検出回路が第１
の電源電圧の立ち上がりを検出した時は、第１の電源電
圧立ち上がり検出信号に制御され、データ端子をハイ・
インピーダンス状態とし、データ出力動作時には、デー
タ端子にデータを出力する出力回路と、第２の電源電圧
が供給され、第２の電源電圧立ち上がり検出回路が第２
の電源電圧の立ち上がりを検出した時は、第２の電源電
圧立ち上がり検出信号に制御され、出力回路がデータ端
子をハイ・インピーダンス状態とするように出力回路を
制御し、データ出力動作時には、内部回路から与えられ
るデータに基づいて出力回路の出力動作を制御する出力
制御回路とを備えるというものである。
（請求項１記載の半導体集積回路）は、第１の電源電圧
が印加される第１の電源端子と、第２の電源電圧が印加
される第２の電源端子と、第１の電源電圧を監視し、第
１の電源電圧の立ち上がりを検出したときは、パルス状
の第１の電源電圧立ち上がり検出信号を出力する第１の
電源電圧立ち上がり検出回路と、第２の電源電圧を監視
し、第２の電源電圧の立ち上がりを検出したときは、パ
ルス状の第２の電源電圧立ち上がり検出信号を出力する
第２の電源電圧立ち上がり検出回路と、第１の電源電圧
が供給され、第１の電源電圧立ち上がり検出回路が第１
の電源電圧の立ち上がりを検出した時は、第１の電源電
圧立ち上がり検出信号に制御され、データ端子をハイ・
インピーダンス状態とし、データ出力動作時には、デー
タ端子にデータを出力する出力回路と、第２の電源電圧
が供給され、第２の電源電圧立ち上がり検出回路が第２
の電源電圧の立ち上がりを検出した時は、第２の電源電
圧立ち上がり検出信号に制御され、出力回路がデータ端
子をハイ・インピーダンス状態とするように出力回路を
制御し、データ出力動作時には、内部回路から与えられ
るデータに基づいて出力回路の出力動作を制御する出力
制御回路とを備えるというものである。
【００１６】この第１の発明によれば、電源起動時、第
１の電源電圧が立ち上がった場合には、出力回路は、第
１の電源電圧立ち上がり検出信号に制御され、データ端
子をハイ・インピーダンス状態とし、第２の電源電圧が
立ち上がった場合には、出力制御回路は、第２の電源電
圧立ち上がり検出信号に制御され、出力回路がデータ端
子をハイ・インピーダンス状態とするように出力回路を
制御する。
１の電源電圧が立ち上がった場合には、出力回路は、第
１の電源電圧立ち上がり検出信号に制御され、データ端
子をハイ・インピーダンス状態とし、第２の電源電圧が
立ち上がった場合には、出力制御回路は、第２の電源電
圧立ち上がり検出信号に制御され、出力回路がデータ端
子をハイ・インピーダンス状態とするように出力回路を
制御する。
【００１７】したがって、電源起動時、第１の電源電圧
又は第２の電源電圧のいずれかが先に立ち上がってしま
うような場合であっても、データ端子をハイ・インピー
ダンス状態とすることができる。
又は第２の電源電圧のいずれかが先に立ち上がってしま
うような場合であっても、データ端子をハイ・インピー
ダンス状態とすることができる。
【００１８】本発明中、第２の発明（請求項２記載の半
導体集積回路）は、第１の発明において、出力回路は、
第１の電源電圧が供給され、入力端に出力制御回路から
第１の出力制御信号が供給される第１のインバータと、
ソースを第１の電源電圧を供給する第１の電源線に接続
され、ドレインをデータ端子に接続され、ゲートを第１
のインバータの出力端に接続されたｐチャネル絶縁ゲー
ト型電界効果トランジスタと、第１の電源電圧が供給さ
れ、入力端に出力制御回路から第２の出力制御信号が供
給される第２のインバータと、第１の電源電圧が供給さ
れ、入力端を第２のインバータの出力端に接続された第
３のインバータと、ドレインをデータ端子に接続され、
ソースを接地線に接続され、ゲートを第３のインバータ
の出力端に接続されたｎチャネル絶縁ゲート型電界効果
トランジスタと、一端を第１のインバータの入力端に接
続され、他端を接地線に接続され、第１の電源電圧立ち
上がり検出信号により導通とされる第１のスイッチ素子
と、一端を第２のインバータの入力端に接続され、他端
を接地線に接続され、第１の電源電圧立ち上がり検出信
号により導通とされる第２のスイッチ素子とを備えて構
成されるというものである。
導体集積回路）は、第１の発明において、出力回路は、
第１の電源電圧が供給され、入力端に出力制御回路から
第１の出力制御信号が供給される第１のインバータと、
ソースを第１の電源電圧を供給する第１の電源線に接続
され、ドレインをデータ端子に接続され、ゲートを第１
のインバータの出力端に接続されたｐチャネル絶縁ゲー
ト型電界効果トランジスタと、第１の電源電圧が供給さ
れ、入力端に出力制御回路から第２の出力制御信号が供
給される第２のインバータと、第１の電源電圧が供給さ
れ、入力端を第２のインバータの出力端に接続された第
３のインバータと、ドレインをデータ端子に接続され、
ソースを接地線に接続され、ゲートを第３のインバータ
の出力端に接続されたｎチャネル絶縁ゲート型電界効果
トランジスタと、一端を第１のインバータの入力端に接
続され、他端を接地線に接続され、第１の電源電圧立ち
上がり検出信号により導通とされる第１のスイッチ素子
と、一端を第２のインバータの入力端に接続され、他端
を接地線に接続され、第１の電源電圧立ち上がり検出信
号により導通とされる第２のスイッチ素子とを備えて構
成されるというものである。
【００１９】この第２の発明によれば、第１の発明と同
様に、電源起動時、第１の電源電圧又は第２の電源電圧
のいずれかが先に立ち上がってしまうような場合であっ
ても、データ端子をハイ・インピーダンス状態にするこ
とができ、しかも、出力回路は簡単な回路構成で足り
る。
様に、電源起動時、第１の電源電圧又は第２の電源電圧
のいずれかが先に立ち上がってしまうような場合であっ
ても、データ端子をハイ・インピーダンス状態にするこ
とができ、しかも、出力回路は簡単な回路構成で足り
る。
【００２０】本発明中、第３の発明（請求項３記載の半
導体集積回路）は、第１の発明において、出力回路は、
一端を接地線に接続され、第１の出力制御回路から出力
される第１の出力制御信号により導通、非導通が制御さ
れる第１のスイッチ素子と、第１の電源電圧が供給さ
れ、入力端を第１のスイッチ素子の他端に接続された第
１のインバータと、第１の電源電圧が供給され、入力端
を第１のインバータの出力端に接続され、出力端を第１
のインバータの入力端に接続された第２のインバータ
と、第１の電源電圧が供給され、入力端を第１のインバ
ータの出力端に接続された第３のインバータと、一端を
第３のインバータの入力端に接続され、他端を接地線に
接続され、出力制御回路から出力される第２の出力制御
信号により導通、非導通が制御される第２のスイッチ素
子と、ソースを第１の電源電圧を供給する第１の電源線
に接続され、ドレインをデータ端子に接続され、ゲート
を第３のインバータの出力端に接続されたｐチャネル絶
縁ゲート型電界効果トランジスタと、一端を接地線に接
続され、第１の出力制御回路から出力される第３の出力
制御信号により導通、非導通が制御される第３のスイッ
チ素子と、第１の電源電圧が供給され、入力端を第３の
スイッチ素子の他端に接続された第４のインバータと、
第１の電源電圧が供給され、入力端を第４のインバータ
の出力端に接続され、出力端を第４のインバータの入力
端に接続された第５のインバータと、第１の電源電圧が
供給され、入力端を第５のインバータの出力端に接続さ
れた第６のインバータと、一端を第６のインバータの入
力端に接続され、他端を接地線に接続され、出力制御回
路から出力される第４の出力制御信号により導通、非導
通が制御される第４のスイッチ素子と、ドレインをデー
タ端子に接続され、ソースを接地線に接続され、ゲート
を第６のインバータの出力端に接続されたｎチャネル絶
縁ゲート型電界効果トランジスタと、一端を第３のイン
バータの入力端に接続され、他端を接地線に接続され、
第１の電源電圧立ち上がり検出信号により導通とされる
第５のスイッチ素子と、一端を第６のインバータの入力
端に接続され、他端を接地線に接続され、第１の電源電
圧立ち上がり検出信号により導通とされる第６のスイッ
チ素子とを備えて構成されるというものである。
導体集積回路）は、第１の発明において、出力回路は、
一端を接地線に接続され、第１の出力制御回路から出力
される第１の出力制御信号により導通、非導通が制御さ
れる第１のスイッチ素子と、第１の電源電圧が供給さ
れ、入力端を第１のスイッチ素子の他端に接続された第
１のインバータと、第１の電源電圧が供給され、入力端
を第１のインバータの出力端に接続され、出力端を第１
のインバータの入力端に接続された第２のインバータ
と、第１の電源電圧が供給され、入力端を第１のインバ
ータの出力端に接続された第３のインバータと、一端を
第３のインバータの入力端に接続され、他端を接地線に
接続され、出力制御回路から出力される第２の出力制御
信号により導通、非導通が制御される第２のスイッチ素
子と、ソースを第１の電源電圧を供給する第１の電源線
に接続され、ドレインをデータ端子に接続され、ゲート
を第３のインバータの出力端に接続されたｐチャネル絶
縁ゲート型電界効果トランジスタと、一端を接地線に接
続され、第１の出力制御回路から出力される第３の出力
制御信号により導通、非導通が制御される第３のスイッ
チ素子と、第１の電源電圧が供給され、入力端を第３の
スイッチ素子の他端に接続された第４のインバータと、
第１の電源電圧が供給され、入力端を第４のインバータ
の出力端に接続され、出力端を第４のインバータの入力
端に接続された第５のインバータと、第１の電源電圧が
供給され、入力端を第５のインバータの出力端に接続さ
れた第６のインバータと、一端を第６のインバータの入
力端に接続され、他端を接地線に接続され、出力制御回
路から出力される第４の出力制御信号により導通、非導
通が制御される第４のスイッチ素子と、ドレインをデー
タ端子に接続され、ソースを接地線に接続され、ゲート
を第６のインバータの出力端に接続されたｎチャネル絶
縁ゲート型電界効果トランジスタと、一端を第３のイン
バータの入力端に接続され、他端を接地線に接続され、
第１の電源電圧立ち上がり検出信号により導通とされる
第５のスイッチ素子と、一端を第６のインバータの入力
端に接続され、他端を接地線に接続され、第１の電源電
圧立ち上がり検出信号により導通とされる第６のスイッ
チ素子とを備えて構成されるというものである。
【００２１】この第３の発明によれば、第１の発明と同
様に、電源起動時、第１の電源電圧又は第２の電源電圧
のいずれかが先に立ち上がってしまうような場合であっ
ても、データ端子をハイ・インピーダンス状態にするこ
とができるが、第１、第２のインバータでラッチ回路が
構成され、第４、第５のインバータでラッチ回路が構成
されるので、電源起動時、第２の発明の場合よりも長い
期間、データ端子をハイ・インピーダンス状態にするこ
とができる。
様に、電源起動時、第１の電源電圧又は第２の電源電圧
のいずれかが先に立ち上がってしまうような場合であっ
ても、データ端子をハイ・インピーダンス状態にするこ
とができるが、第１、第２のインバータでラッチ回路が
構成され、第４、第５のインバータでラッチ回路が構成
されるので、電源起動時、第２の発明の場合よりも長い
期間、データ端子をハイ・インピーダンス状態にするこ
とができる。
【００２２】
【発明の実施の形態】以下、図１〜図４を参照して、本
発明の実施の第１形態及び第２形態について、本発明を
シンクロナスＤＲＡＭに適用した場合を例にして説明す
る。
発明の実施の第１形態及び第２形態について、本発明を
シンクロナスＤＲＡＭに適用した場合を例にして説明す
る。
【００２３】第１形態・・図１〜図３ 図１は本発明の実施の第１形態の要部を示す回路図であ
る。図１中、１０は外部クロックＣＬＫが入力される外
部クロック端子、１１は外部クロック端子１０に印加さ
れる外部クロックＣＬＫを反転増幅するクロック・バッ
ファである。
る。図１中、１０は外部クロックＣＬＫが入力される外
部クロック端子、１１は外部クロック端子１０に印加さ
れる外部クロックＣＬＫを反転増幅するクロック・バッ
ファである。
【００２４】また、１２は出力回路以外の内部回路用の
電源電圧ＶＤＤ（＝３.３［Ｖ］）を供給するＶＤＤ電
源線であり、このＶＤＤ電源線１２は、外部から供給さ
れる出力回路以外の内部回路用の電源電圧ＶＤＤが印加
される電源端子（図示せず）に接続されている。
電源電圧ＶＤＤ（＝３.３［Ｖ］）を供給するＶＤＤ電
源線であり、このＶＤＤ電源線１２は、外部から供給さ
れる出力回路以外の内部回路用の電源電圧ＶＤＤが印加
される電源端子（図示せず）に接続されている。
【００２５】また、１３は内部回路用の電源電圧ＶＤＤ
を監視し、図２に示すように、内部回路用の電源電圧Ｖ
ＤＤの立ち上がりを検出したときは、パルス状のＶＤＤ
立ち上がり検出信号ＳＴＴを出力するＶＤＤ立ち上がり
検出回路である。
を監視し、図２に示すように、内部回路用の電源電圧Ｖ
ＤＤの立ち上がりを検出したときは、パルス状のＶＤＤ
立ち上がり検出信号ＳＴＴを出力するＶＤＤ立ち上がり
検出回路である。
【００２６】また、１４はデータの出力動作を規制する
出力イネーブル信号／ＯＥを出力する出力イネーブル信
号発生回路であり、この出力イネーブル信号／ＯＥは、
ＶＤＤ立ち上がり検出回路１３からＶＤＤ立ち上がり検
出信号ＳＴＴが出力された場合には出力イネーブル信号
／ＯＥを高論理レベル（以下、Ｈレベルという）とし、
その後、リードコマンドが取り込まれて、ＣＡＳレイテ
ンシで決定されるデータ出力サイクルになると、出力イ
ネーブル信号／ＯＥを低論理レベル（以下、Ｌレベルと
いう）とするものである。
出力イネーブル信号／ＯＥを出力する出力イネーブル信
号発生回路であり、この出力イネーブル信号／ＯＥは、
ＶＤＤ立ち上がり検出回路１３からＶＤＤ立ち上がり検
出信号ＳＴＴが出力された場合には出力イネーブル信号
／ＯＥを高論理レベル（以下、Ｈレベルという）とし、
その後、リードコマンドが取り込まれて、ＣＡＳレイテ
ンシで決定されるデータ出力サイクルになると、出力イ
ネーブル信号／ＯＥを低論理レベル（以下、Ｌレベルと
いう）とするものである。
【００２７】また、１５はクロック・バッファ１１から
出力されるクロック／ＣＬＫと、ＶＤＤ立ち上がり検出
回路１３から出力されるＶＤＤ立ち上がり検出信号ＳＴ
Ｔと、出力イネーブル信号発生回路１４から出力される
出力イネーブル信号／ＯＥと、メモリコア部（図示せ
ず）から読み出されたリードデータＲＤとが入力される
出力制御回路である。
出力されるクロック／ＣＬＫと、ＶＤＤ立ち上がり検出
回路１３から出力されるＶＤＤ立ち上がり検出信号ＳＴ
Ｔと、出力イネーブル信号発生回路１４から出力される
出力イネーブル信号／ＯＥと、メモリコア部（図示せ
ず）から読み出されたリードデータＲＤとが入力される
出力制御回路である。
【００２８】出力制御回路１５において、１６はＶＤＤ
立ち上がり検出信号ＳＴＴを反転するインバータ、１７
はクロック・バッファ１１から出力されるクロック／Ｃ
ＬＫとインバータ１６の出力とをＮＡＮＤ処理するＮＡ
ＮＤ回路である。
立ち上がり検出信号ＳＴＴを反転するインバータ、１７
はクロック・バッファ１１から出力されるクロック／Ｃ
ＬＫとインバータ１６の出力とをＮＡＮＤ処理するＮＡ
ＮＤ回路である。
【００２９】また、１８はリードデータＲＤを反転する
インバータ、１９はインバータ１８の出力と出力イネー
ブル信号／ＯＥとをＮＯＲ処理するＮＯＲ回路、２０は
ＮＯＲ回路１９の出力を反転するインバータである。
インバータ、１９はインバータ１８の出力と出力イネー
ブル信号／ＯＥとをＮＯＲ処理するＮＯＲ回路、２０は
ＮＯＲ回路１９の出力を反転するインバータである。
【００３０】また、２１はリードデータＲＤと出力イネ
ーブル信号／ＯＥとをＮＯＲ処理するＮＯＲ回路、２２
はＮＯＲ回路２１の出力を反転するインバータである。
ーブル信号／ＯＥとをＮＯＲ処理するＮＯＲ回路、２２
はＮＯＲ回路２１の出力を反転するインバータである。
【００３１】また、２３はＮＡＮＤ回路１７の出力を反
転するインバータ、２４はＮＡＮＤ回路１７の出力によ
って導通（以下、ＯＮという）、非導通（以下、ＯＦＦ
という）が制御されるｎＭＯＳトランジスタ２５と、イ
ンバータ２３の出力によってＯＮ、ＯＦＦが制御される
ｐＭＯＳトランジスタ２６からなる伝送ゲート回路であ
る。
転するインバータ、２４はＮＡＮＤ回路１７の出力によ
って導通（以下、ＯＮという）、非導通（以下、ＯＦＦ
という）が制御されるｎＭＯＳトランジスタ２５と、イ
ンバータ２３の出力によってＯＮ、ＯＦＦが制御される
ｐＭＯＳトランジスタ２６からなる伝送ゲート回路であ
る。
【００３２】また、２７はＮＡＮＤ回路１７の出力によ
ってＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ２
８と、インバータ２３の出力によってＯＮ、ＯＦＦが制
御されるｐＭＯＳトランジスタ２９からなる伝送ゲート
回路である。
ってＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ２
８と、インバータ２３の出力によってＯＮ、ＯＦＦが制
御されるｐＭＯＳトランジスタ２９からなる伝送ゲート
回路である。
【００３３】また、３０はインバータ２０の出力をラッ
チする、インバータ３１、３２からなるラッチ回路、３
３はインバータ２２の出力をラッチする、インバータ３
４、３５からなるラッチ回路である。
チする、インバータ３１、３２からなるラッチ回路、３
３はインバータ２２の出力をラッチする、インバータ３
４、３５からなるラッチ回路である。
【００３４】なお、インバータ１６、１８、２０、２
２、２３、３１、３２、３４、３５、ＮＡＮＤ回路１７
及びＮＯＲ回路１９、２１は、電源電圧として、出力回
路以外の内部回路用の電源電圧ＶＤＤが供給されるもの
である。
２、２３、３１、３２、３４、３５、ＮＡＮＤ回路１７
及びＮＯＲ回路１９、２１は、電源電圧として、出力回
路以外の内部回路用の電源電圧ＶＤＤが供給されるもの
である。
【００３５】また、３６は出力回路用の電源電圧ＶＤＤ
Ｑ（＝３.３［Ｖ］）を供給するＶＤＤＱ電源線であ
り、このＶＤＤＱ電源線３６は、出力回路用の電源電圧
ＶＤＤＱが印加される電源端子（図示せず）に接続され
ている。
Ｑ（＝３.３［Ｖ］）を供給するＶＤＤＱ電源線であ
り、このＶＤＤＱ電源線３６は、出力回路用の電源電圧
ＶＤＤＱが印加される電源端子（図示せず）に接続され
ている。
【００３６】また、３７は出力回路用の電源電圧ＶＤＤ
Ｑを監視し、図３に示すように、出力回路用の電源電圧
ＶＤＤＱの立ち上がりを検出したときは、パルス状のＶ
ＤＤＱ立ち上がり検出信号ＳＴＴＱを出力するＶＤＤ立
ち上がり検出回路である。
Ｑを監視し、図３に示すように、出力回路用の電源電圧
ＶＤＤＱの立ち上がりを検出したときは、パルス状のＶ
ＤＤＱ立ち上がり検出信号ＳＴＴＱを出力するＶＤＤ立
ち上がり検出回路である。
【００３７】また、３８はラッチ回路３０、３３の出力
及びＶＤＤＱ立ち上がり検出信号ＳＴＴＱが入力される
出力回路、３９は出力回路３８から出力データＤＱが出
力されるデータ端子である。
及びＶＤＤＱ立ち上がり検出信号ＳＴＴＱが入力される
出力回路、３９は出力回路３８から出力データＤＱが出
力されるデータ端子である。
【００３８】出力回路３８において、４０はラッチ回路
３０の出力を反転するインバータ、４１はソースをＶＤ
ＤＱ電源線３６に接続され、ドレインをデータ端子３９
に接続され、ゲートをインバータ４０の出力端に接続さ
れ、インバータ４０の出力によりＯＮ、ＯＦＦが制御さ
れるｐＭＯＳトランジスタである。
３０の出力を反転するインバータ、４１はソースをＶＤ
ＤＱ電源線３６に接続され、ドレインをデータ端子３９
に接続され、ゲートをインバータ４０の出力端に接続さ
れ、インバータ４０の出力によりＯＮ、ＯＦＦが制御さ
れるｐＭＯＳトランジスタである。
【００３９】また、４２はラッチ回路３３の出力を反転
するインバータ、４３はインバータ４２の出力を反転す
るインバータ、４４はドレインをデータ端子３９に接続
され、ソースを接地線に接続され、ゲートをインバータ
４３の出力端に接続され、インバータ４３の出力により
ＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタであ
る。
するインバータ、４３はインバータ４２の出力を反転す
るインバータ、４４はドレインをデータ端子３９に接続
され、ソースを接地線に接続され、ゲートをインバータ
４３の出力端に接続され、インバータ４３の出力により
ＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタであ
る。
【００４０】また、４５はドレインをインバータ４０の
入力端に接続され、ソースを接地線に接続され、ＶＤＤ
Ｑ立ち上がり検出信号ＳＴＴＱによりＯＮとされるスイ
ッチ素子をなすｎＭＯＳトランジスタである。
入力端に接続され、ソースを接地線に接続され、ＶＤＤ
Ｑ立ち上がり検出信号ＳＴＴＱによりＯＮとされるスイ
ッチ素子をなすｎＭＯＳトランジスタである。
【００４１】また、４６はドレインをインバータ４２の
入力端に接続され、ソースを接地線に接続され、ＶＤＤ
Ｑ立ち上がり検出信号ＳＴＴＱによりＯＮとされるスイ
ッチ素子をなすｎＭＯＳトランジスタである。
入力端に接続され、ソースを接地線に接続され、ＶＤＤ
Ｑ立ち上がり検出信号ＳＴＴＱによりＯＮとされるスイ
ッチ素子をなすｎＭＯＳトランジスタである。
【００４２】なお、インバータ４０、４２、４３は、電
源電圧として、出力回路用の電源電圧ＶＤＤＱが供給さ
れるものである。
源電圧として、出力回路用の電源電圧ＶＤＤＱが供給さ
れるものである。
【００４３】このように構成された本発明の実施の第１
形態においては、電源起動時、出力回路以外の内部回路
用の電源電圧ＶＤＤが立ち上がった場合には、ＶＤＤ立
ち上がり検出回路１３からＶＤＤ立ち上がり検出信号Ｓ
ＴＴが出力される。
形態においては、電源起動時、出力回路以外の内部回路
用の電源電圧ＶＤＤが立ち上がった場合には、ＶＤＤ立
ち上がり検出回路１３からＶＤＤ立ち上がり検出信号Ｓ
ＴＴが出力される。
【００４４】この結果、インバータ１６の出力＝Ｌレベ
ル、ＮＡＮＤ回路１７の出力＝Ｈレベル、インバータ２
３の出力＝Ｌレベルとなり、伝送ゲート回路２４＝Ｏ
Ｎ、伝送ゲート回路２７＝ＯＮとなる。
ル、ＮＡＮＤ回路１７の出力＝Ｈレベル、インバータ２
３の出力＝Ｌレベルとなり、伝送ゲート回路２４＝Ｏ
Ｎ、伝送ゲート回路２７＝ＯＮとなる。
【００４５】また、この場合には、出力イネーブル信号
／ＯＥ＝Ｈレベルとなり、ＮＯＲ回路１９の出力＝Ｌレ
ベル、インバータ２０の出力＝Ｈレベル、インバータ３
１の出力＝Ｌレベル、インバータ４０の出力＝Ｈレベ
ル、ｐＭＯＳトランジスタ４１＝ＯＦＦとなる。
／ＯＥ＝Ｈレベルとなり、ＮＯＲ回路１９の出力＝Ｌレ
ベル、インバータ２０の出力＝Ｈレベル、インバータ３
１の出力＝Ｌレベル、インバータ４０の出力＝Ｈレベ
ル、ｐＭＯＳトランジスタ４１＝ＯＦＦとなる。
【００４６】また、ＮＯＲ回路２１の出力＝Ｌレベル、
インバータ２２の出力＝Ｈレベル、インバータ３４の出
力＝Ｌレベル、インバータ４２の出力＝Ｈレベル、イン
バータ４３の出力＝Ｌレベル、ｎＭＯＳトランジスタ４
４＝ＯＦＦとなる。
インバータ２２の出力＝Ｈレベル、インバータ３４の出
力＝Ｌレベル、インバータ４２の出力＝Ｈレベル、イン
バータ４３の出力＝Ｌレベル、ｎＭＯＳトランジスタ４
４＝ＯＦＦとなる。
【００４７】このように、電源起動時、出力回路以外の
内部回路用の電源電圧ＶＤＤが立ち上がった場合には、
出力制御回路１５は、ＶＤＤ立ち上がり検出信号ＳＴＴ
に制御されて、ｐＭＯＳトランジスタ４１＝ＯＦＦ、ｎ
ＭＯＳトランジスタ４４＝ＯＦＦとなるように出力回路
３８を制御する。
内部回路用の電源電圧ＶＤＤが立ち上がった場合には、
出力制御回路１５は、ＶＤＤ立ち上がり検出信号ＳＴＴ
に制御されて、ｐＭＯＳトランジスタ４１＝ＯＦＦ、ｎ
ＭＯＳトランジスタ４４＝ＯＦＦとなるように出力回路
３８を制御する。
【００４８】したがって、出力回路以外の内部回路用の
電源電圧ＶＤＤが出力回路用の電源電圧ＶＤＤＱよりも
先に立ち上がってしまうような場合であっても、データ
端子３９をハイ・インピーダンス状態とすることができ
る。
電源電圧ＶＤＤが出力回路用の電源電圧ＶＤＤＱよりも
先に立ち上がってしまうような場合であっても、データ
端子３９をハイ・インピーダンス状態とすることができ
る。
【００４９】また、電源起動時に、電源電圧ＶＤＤＱが
立ち上がった場合には、ＶＤＤＱ立ち上がり検出回路３
７からＶＤＤＱ立ち上がり検出信号ＳＴＴＱが出力され
る。
立ち上がった場合には、ＶＤＤＱ立ち上がり検出回路３
７からＶＤＤＱ立ち上がり検出信号ＳＴＴＱが出力され
る。
【００５０】この結果、ｎＭＯＳトランジスタ４５＝Ｏ
Ｎ、インバータ４０の入力＝Ｌレベル、インバータ４０
の出力＝Ｈレベル、ｐＭＯＳトランジスタ４１＝ＯＦＦ
となる。
Ｎ、インバータ４０の入力＝Ｌレベル、インバータ４０
の出力＝Ｈレベル、ｐＭＯＳトランジスタ４１＝ＯＦＦ
となる。
【００５１】また、ｎＭＯＳトランジスタ４６＝ＯＮ、
インバータ４２の入力＝Ｌレベル、インバータ４２の出
力＝Ｈレベル、インバータ４３の出力＝Ｌレベル、ｎＭ
ＯＳトランジスタ４４＝ＯＦＦとなる。
インバータ４２の入力＝Ｌレベル、インバータ４２の出
力＝Ｈレベル、インバータ４３の出力＝Ｌレベル、ｎＭ
ＯＳトランジスタ４４＝ＯＦＦとなる。
【００５２】このように、電源起動時、出力回路用の電
源電圧ＶＤＤＱが立ち上がった場合には、出力回路３８
は、ＶＤＤＱ立ち上がり検出信号ＳＴＴＱに制御され、
ｐＭＯＳトランジスタ４１＝ＯＦＦ、ｎＭＯＳトランジ
スタ４４＝ＯＦＦとする。
源電圧ＶＤＤＱが立ち上がった場合には、出力回路３８
は、ＶＤＤＱ立ち上がり検出信号ＳＴＴＱに制御され、
ｐＭＯＳトランジスタ４１＝ＯＦＦ、ｎＭＯＳトランジ
スタ４４＝ＯＦＦとする。
【００５３】したがって、出力回路用の電源電圧ＶＤＤ
Ｑが出力回路以外の内部回路用の電源電圧ＶＤＤよりも
先に立ち上がってしまうような場合であっても、データ
端子３９をハイ・インピーダンス状態とすることができ
る。
Ｑが出力回路以外の内部回路用の電源電圧ＶＤＤよりも
先に立ち上がってしまうような場合であっても、データ
端子３９をハイ・インピーダンス状態とすることができ
る。
【００５４】そして、出力回路以外の内部回路用の電源
電圧ＶＤＤが立ち上がった後は、ＶＤＤ立ち上がり検出
信号ＳＴＴは立ち下がり、インバータ１６の出力＝Ｈレ
ベルとなり、ＮＡＮＤ回路１７はクロック・バッファ１
１の出力／ＣＬＫに対してインバータとして機能するこ
とになる。
電圧ＶＤＤが立ち上がった後は、ＶＤＤ立ち上がり検出
信号ＳＴＴは立ち下がり、インバータ１６の出力＝Ｈレ
ベルとなり、ＮＡＮＤ回路１７はクロック・バッファ１
１の出力／ＣＬＫに対してインバータとして機能するこ
とになる。
【００５５】また、出力回路用の電源電圧ＶＤＤＱが立
ち上がった後は、ＶＤＤＱ立ち上がり検出信号ＳＴＴＱ
は立ち下がり、ｎＭＯＳトランジスタ４５＝ＯＦＦ、ｎ
ＭＯＳトランジスタ４６＝ＯＦＦとなる。
ち上がった後は、ＶＤＤＱ立ち上がり検出信号ＳＴＴＱ
は立ち下がり、ｎＭＯＳトランジスタ４５＝ＯＦＦ、ｎ
ＭＯＳトランジスタ４６＝ＯＦＦとなる。
【００５６】ここに、データ出力サイクル時でない場合
には、出力イネーブル信号／ＯＥ＝Ｈレベルとされるの
で、この場合には、ＮＯＲ回路１９の出力＝Ｌレベル、
インバータ２０の出力＝Ｈレベルとなると共に、ＮＯＲ
回路２１の出力＝Ｌレベル、インバータ２２の出力＝Ｈ
レベルとなる。
には、出力イネーブル信号／ＯＥ＝Ｈレベルとされるの
で、この場合には、ＮＯＲ回路１９の出力＝Ｌレベル、
インバータ２０の出力＝Ｈレベルとなると共に、ＮＯＲ
回路２１の出力＝Ｌレベル、インバータ２２の出力＝Ｈ
レベルとなる。
【００５７】そして、外部クロックＣＬＫがＨレベルに
なると、クロック・バッファ１１の出力／ＣＬＫ＝Ｌレ
ベル、ＮＡＮＤ回路１７の出力＝Ｈレベル、インバータ
２３の出力＝Ｌレベル、伝送ゲート回路２４＝ＯＮ、伝
送ゲート回路２７＝ＯＮとなる。
なると、クロック・バッファ１１の出力／ＣＬＫ＝Ｌレ
ベル、ＮＡＮＤ回路１７の出力＝Ｈレベル、インバータ
２３の出力＝Ｌレベル、伝送ゲート回路２４＝ＯＮ、伝
送ゲート回路２７＝ＯＮとなる。
【００５８】この結果、インバータ２０の出力であるＨ
レベルは、ラッチ回路３０にラッチされ、インバータ３
１の出力＝Ｌレベル、インバータ４０の出力＝Ｈレベ
ル、ｐＭＯＳトランジスタ４１＝ＯＦＦとなる。
レベルは、ラッチ回路３０にラッチされ、インバータ３
１の出力＝Ｌレベル、インバータ４０の出力＝Ｈレベ
ル、ｐＭＯＳトランジスタ４１＝ＯＦＦとなる。
【００５９】また、インバータ２２の出力であるＨレベ
ルは、ラッチ回路３３にラッチされ、インバータ３４の
出力＝Ｌレベル、インバータ４２の出力＝Ｈレベル、イ
ンバータ４３の出力＝Ｌレベル、ｎＭＯＳトランジスタ
４４＝ＯＦＦとなる。
ルは、ラッチ回路３３にラッチされ、インバータ３４の
出力＝Ｌレベル、インバータ４２の出力＝Ｈレベル、イ
ンバータ４３の出力＝Ｌレベル、ｎＭＯＳトランジスタ
４４＝ＯＦＦとなる。
【００６０】このように、データ出力サイクル時でない
場合には、出力制御回路１５は、ｐＭＯＳトランジスタ
４１＝ＯＦＦ、ｎＭＯＳトランジスタ４４＝ＯＦＦとな
るように出力回路３８を制御するので、データ端子３９
は、ハイ・インピーダンス状態となる。
場合には、出力制御回路１５は、ｐＭＯＳトランジスタ
４１＝ＯＦＦ、ｎＭＯＳトランジスタ４４＝ＯＦＦとな
るように出力回路３８を制御するので、データ端子３９
は、ハイ・インピーダンス状態となる。
【００６１】これに対して、データ出力サイクル時にお
いては、出力イネーブル信号／ＯＥ＝Ｌレベルとされる
ので、この場合には、ＮＯＲ回路１９は、インバータ１
８の出力に対してインバータとして機能すると共に、Ｎ
ＯＲ回路２１は、リードデータＲＤに対してインバータ
として機能することになる。
いては、出力イネーブル信号／ＯＥ＝Ｌレベルとされる
ので、この場合には、ＮＯＲ回路１９は、インバータ１
８の出力に対してインバータとして機能すると共に、Ｎ
ＯＲ回路２１は、リードデータＲＤに対してインバータ
として機能することになる。
【００６２】ここに、リードデータＲＤ＝Ｈレベルの場
合には、インバータ１８の出力＝Ｌレベル、ＮＯＲ回路
１９の出力＝Ｈレベル、インバータ２０の出力＝Ｌレベ
ルとなると共に、ＮＯＲ回路２１の出力＝Ｌレベル、イ
ンバータ２２の出力＝Ｈレベルとなる。
合には、インバータ１８の出力＝Ｌレベル、ＮＯＲ回路
１９の出力＝Ｈレベル、インバータ２０の出力＝Ｌレベ
ルとなると共に、ＮＯＲ回路２１の出力＝Ｌレベル、イ
ンバータ２２の出力＝Ｈレベルとなる。
【００６３】そして、外部クロックＣＬＫがＨレベルに
なると、クロック・バッファ１１の出力／ＣＬＫ＝Ｌレ
ベル、ＮＡＮＤ回路１７の出力＝Ｈレベル、インバータ
２３の出力＝Ｌレベル、伝送ゲート回路２４＝ＯＮ、伝
送ゲート回路２７＝ＯＮとなる。
なると、クロック・バッファ１１の出力／ＣＬＫ＝Ｌレ
ベル、ＮＡＮＤ回路１７の出力＝Ｈレベル、インバータ
２３の出力＝Ｌレベル、伝送ゲート回路２４＝ＯＮ、伝
送ゲート回路２７＝ＯＮとなる。
【００６４】この結果、インバータ２０の出力であるＬ
レベルは、ラッチ回路３０にラッチされ、インバータ３
１の出力＝Ｈレベル、インバータ４０の出力＝Ｌレベ
ル、ｐＭＯＳトランジスタ４１＝ＯＮとなる。
レベルは、ラッチ回路３０にラッチされ、インバータ３
１の出力＝Ｈレベル、インバータ４０の出力＝Ｌレベ
ル、ｐＭＯＳトランジスタ４１＝ＯＮとなる。
【００６５】また、インバータ２２の出力であるＨレベ
ルは、ラッチ回路３３にラッチされ、インバータ３４の
出力＝Ｌレベル、インバータ４２の出力＝Ｈレベル、イ
ンバータ４３の出力＝Ｌレベル、ｎＭＯＳトランジスタ
４４＝ＯＦＦとなる。
ルは、ラッチ回路３３にラッチされ、インバータ３４の
出力＝Ｌレベル、インバータ４２の出力＝Ｈレベル、イ
ンバータ４３の出力＝Ｌレベル、ｎＭＯＳトランジスタ
４４＝ＯＦＦとなる。
【００６６】このように、データ出力サイクル時におい
て、リードデータＲＤ＝Ｈレベルの場合には、出力制御
回路１５は、ｐＭＯＳトランジスタ４１＝ＯＮ、ｎＭＯ
Ｓトランジスタ４４＝ＯＦＦとなるように出力回路３８
を制御するので、データ端子３９に出力される出力デー
タＤＱはＨレベルとなる。
て、リードデータＲＤ＝Ｈレベルの場合には、出力制御
回路１５は、ｐＭＯＳトランジスタ４１＝ＯＮ、ｎＭＯ
Ｓトランジスタ４４＝ＯＦＦとなるように出力回路３８
を制御するので、データ端子３９に出力される出力デー
タＤＱはＨレベルとなる。
【００６７】これに対して、リードデータＲＤ＝Ｌレベ
ルの場合には、インバータ１８の出力＝Ｈレベル、ＮＯ
Ｒ回路１９の出力＝Ｌレベル、インバータ２０の出力＝
Ｈレベルとなると共に、ＮＯＲ回路２１の出力＝Ｈレベ
ル、インバータ２２の出力＝Ｌレベルとなる。
ルの場合には、インバータ１８の出力＝Ｈレベル、ＮＯ
Ｒ回路１９の出力＝Ｌレベル、インバータ２０の出力＝
Ｈレベルとなると共に、ＮＯＲ回路２１の出力＝Ｈレベ
ル、インバータ２２の出力＝Ｌレベルとなる。
【００６８】そして、外部クロックＣＬＫがＨレベルに
なると、クロック・バッファ１１の出力／ＣＬＫ＝Ｌレ
ベル、ＮＡＮＤ回路１７の出力＝Ｈレベル、インバータ
２３の出力＝Ｌレベル、伝送ゲート回路２４＝ＯＮ、伝
送ゲート回路２７＝ＯＮとなる。
なると、クロック・バッファ１１の出力／ＣＬＫ＝Ｌレ
ベル、ＮＡＮＤ回路１７の出力＝Ｈレベル、インバータ
２３の出力＝Ｌレベル、伝送ゲート回路２４＝ＯＮ、伝
送ゲート回路２７＝ＯＮとなる。
【００６９】この結果、インバータ２０の出力であるＨ
レベルは、ラッチ回路３０にラッチされ、インバータ３
１の出力＝Ｌレベル、インバータ４０の出力＝Ｈレベ
ル、ｐＭＯＳトランジスタ４１＝ＯＦＦとなる。
レベルは、ラッチ回路３０にラッチされ、インバータ３
１の出力＝Ｌレベル、インバータ４０の出力＝Ｈレベ
ル、ｐＭＯＳトランジスタ４１＝ＯＦＦとなる。
【００７０】また、インバータ２２の出力であるＬレベ
ルは、ラッチ回路３３にラッチされ、インバータ３４の
出力＝Ｈレベル、インバータ４２の出力＝Ｌレベル、イ
ンバータ４３の出力＝Ｈレベル、ｎＭＯＳトランジスタ
４４＝ＯＮとなる。
ルは、ラッチ回路３３にラッチされ、インバータ３４の
出力＝Ｈレベル、インバータ４２の出力＝Ｌレベル、イ
ンバータ４３の出力＝Ｈレベル、ｎＭＯＳトランジスタ
４４＝ＯＮとなる。
【００７１】このように、データ出力サイクル時におい
て、リードデータＲＤ＝Ｌレベルの場合には、出力制御
回路１５は、ｐＭＯＳトランジスタ４１＝ＯＦＦ、ｎＭ
ＯＳトランジスタ４４＝ＯＮとなるように出力回路３８
を制御するので、データ端子３９に出力される出力デー
タＤＱはＬレベルとなる。
て、リードデータＲＤ＝Ｌレベルの場合には、出力制御
回路１５は、ｐＭＯＳトランジスタ４１＝ＯＦＦ、ｎＭ
ＯＳトランジスタ４４＝ＯＮとなるように出力回路３８
を制御するので、データ端子３９に出力される出力デー
タＤＱはＬレベルとなる。
【００７２】以上のように、本発明の実施の第１形態に
よれば、電源起動時、出力回路用の電源電圧ＶＤＤＱ及
び出力回路以外の内部回路用の電源電圧ＶＤＤのいずれ
かが先に立ち上がってしまうような場合であっても、デ
ータ端子３９をハイ・インピーダンス状態とすることが
できるので、同一の外部データバスに接続されている他
のシンクロナスＤＲＡＭとの間に貫通電流が流れること
を回避し、消費電力の低減化を図ることができる。
よれば、電源起動時、出力回路用の電源電圧ＶＤＤＱ及
び出力回路以外の内部回路用の電源電圧ＶＤＤのいずれ
かが先に立ち上がってしまうような場合であっても、デ
ータ端子３９をハイ・インピーダンス状態とすることが
できるので、同一の外部データバスに接続されている他
のシンクロナスＤＲＡＭとの間に貫通電流が流れること
を回避し、消費電力の低減化を図ることができる。
【００７３】第２形態・・図４ 図４は本発明の実施の第２形態の要部を示す回路図であ
り、本発明の実施の第２形態は、本発明の実施の第１形
態が備える出力制御回路１５及び出力回路３８の代わり
に、これら出力制御回路１５及び出力回路３８と回路構
成の異なる出力制御回路４８及び出力回路４９を設け、
その他については、本発明の実施の第１形態と同様に構
成したものである。
り、本発明の実施の第２形態は、本発明の実施の第１形
態が備える出力制御回路１５及び出力回路３８の代わり
に、これら出力制御回路１５及び出力回路３８と回路構
成の異なる出力制御回路４８及び出力回路４９を設け、
その他については、本発明の実施の第１形態と同様に構
成したものである。
【００７４】ここに、出力制御回路４８において、５０
はＶＤＤ立ち上がり検出信号ＳＴＴを反転するインバー
タ、５１はクロック・バッファ１１から出力されるクロ
ック／ＣＬＫとインバータ５０の出力とをＮＡＮＤ処理
するＮＡＮＤ回路である。
はＶＤＤ立ち上がり検出信号ＳＴＴを反転するインバー
タ、５１はクロック・バッファ１１から出力されるクロ
ック／ＣＬＫとインバータ５０の出力とをＮＡＮＤ処理
するＮＡＮＤ回路である。
【００７５】また、５２はリードデータＲＤを反転する
インバータ、５３はインバータ５２の出力と出力イネー
ブル信号／ＯＥとをＮＯＲ処理するＮＯＲ回路、５４は
ＮＯＲ回路５３の出力を反転するインバータである。
インバータ、５３はインバータ５２の出力と出力イネー
ブル信号／ＯＥとをＮＯＲ処理するＮＯＲ回路、５４は
ＮＯＲ回路５３の出力を反転するインバータである。
【００７６】また、５５はリードデータＲＤと出力イネ
ーブル信号／ＯＥとをＮＯＲ処理するＮＯＲ回路、５６
はＮＯＲ回路５５の出力を反転するインバータである。
ーブル信号／ＯＥとをＮＯＲ処理するＮＯＲ回路、５６
はＮＯＲ回路５５の出力を反転するインバータである。
【００７７】また、５７はＮＡＮＤ回路５１の出力とＮ
ＯＲ回路５３の出力とをＮＡＮＤ処理するＮＡＮＤ回
路、５８はＮＡＮＤ回路５７の出力を反転するインバー
タである。
ＯＲ回路５３の出力とをＮＡＮＤ処理するＮＡＮＤ回
路、５８はＮＡＮＤ回路５７の出力を反転するインバー
タである。
【００７８】また、５９はＮＡＮＤ回路５１の出力とイ
ンバータ５４の出力とをＮＡＮＤ処理するＮＡＮＤ回
路、６０はＮＡＮＤ回路５９の出力を反転するインバー
タである。
ンバータ５４の出力とをＮＡＮＤ処理するＮＡＮＤ回
路、６０はＮＡＮＤ回路５９の出力を反転するインバー
タである。
【００７９】また、６１はＮＡＮＤ回路５１の出力とイ
ンバータ５６の出力とをＮＡＮＤ処理するＮＡＮＤ回
路、６２はＮＡＮＤ回路６１の出力を反転するインバー
タである。
ンバータ５６の出力とをＮＡＮＤ処理するＮＡＮＤ回
路、６２はＮＡＮＤ回路６１の出力を反転するインバー
タである。
【００８０】また、６３はＮＡＮＤ回路５１の出力とＮ
ＯＲ回路５５の出力とをＮＡＮＤ処理するＮＡＮＤ回
路、６４はＮＡＮＤ回路６３の出力を反転するインバー
タである。
ＯＲ回路５５の出力とをＮＡＮＤ処理するＮＡＮＤ回
路、６４はＮＡＮＤ回路６３の出力を反転するインバー
タである。
【００８１】なお、インバータ５０、５２、５４、５
６、５８、６０、６２、６４、ＮＡＮＤ回路５１、５
７、５９、６１、６３及びＮＯＲ回路５３、５５は、電
源電圧として、出力回路以外の内部回路用の電源電圧Ｖ
ＤＤが供給されるものである。
６、５８、６０、６２、６４、ＮＡＮＤ回路５１、５
７、５９、６１、６３及びＮＯＲ回路５３、５５は、電
源電圧として、出力回路以外の内部回路用の電源電圧Ｖ
ＤＤが供給されるものである。
【００８２】また、出力回路４９において、６６はソー
スを接地線に接続され、ゲートをインバータ５８の出力
端に接続され、インバータ５８の出力によりＯＮ、ＯＦ
Ｆが制御されるスイッチ素子をなすｎＭＯＳトランジス
タである。
スを接地線に接続され、ゲートをインバータ５８の出力
端に接続され、インバータ５８の出力によりＯＮ、ＯＦ
Ｆが制御されるスイッチ素子をなすｎＭＯＳトランジス
タである。
【００８３】また、６７はソースを接地線に接続され、
ゲートをインバータ６０の出力端に接続され、インバー
タ６０の出力によりＯＮ、ＯＦＦが制御されるスイッチ
素子をなすｎＭＯＳトランジスタである。
ゲートをインバータ６０の出力端に接続され、インバー
タ６０の出力によりＯＮ、ＯＦＦが制御されるスイッチ
素子をなすｎＭＯＳトランジスタである。
【００８４】また、６８はソースを接地線に接続され、
ＶＤＤＱ立ち上がり検出信号ＳＴＴＱによりＯＮとされ
るスイッチ素子をなすｎＭＯＳトランジスタである。
ＶＤＤＱ立ち上がり検出信号ＳＴＴＱによりＯＮとされ
るスイッチ素子をなすｎＭＯＳトランジスタである。
【００８５】また、６９はインバータ７０、７１からな
るラッチ回路であり、このラッチ回路６９は、インバー
タ７１の出力端とインバータ７０の入力端との接続点を
ｎＭＯＳトランジスタ６６のドレインに接続され、イン
バータ７０の出力端とインバータ７１の入力端との接続
点をｎＭＯＳトランジスタ６７、６８のドレインに接続
されている。
るラッチ回路であり、このラッチ回路６９は、インバー
タ７１の出力端とインバータ７０の入力端との接続点を
ｎＭＯＳトランジスタ６６のドレインに接続され、イン
バータ７０の出力端とインバータ７１の入力端との接続
点をｎＭＯＳトランジスタ６７、６８のドレインに接続
されている。
【００８６】また、７２はインバータ７０の出力を反転
するインバータ、７３はソースをＶＤＤＱ電源線３６に
接続され、ドレインをデータ端子３９に接続され、ゲー
トをインバータ７２の出力端に接続され、インバータ７
２の出力によりＯＮ、ＯＦＦが制御されるｐＭＯＳトラ
ンジスタである。
するインバータ、７３はソースをＶＤＤＱ電源線３６に
接続され、ドレインをデータ端子３９に接続され、ゲー
トをインバータ７２の出力端に接続され、インバータ７
２の出力によりＯＮ、ＯＦＦが制御されるｐＭＯＳトラ
ンジスタである。
【００８７】また、７４はソースを接地線に接続され、
ゲートをインバータ６２の出力端に接続され、インバー
タ６２の出力によりＯＮ、ＯＦＦが制御されるスイッチ
素子をなすｎＭＯＳトランジスタである。
ゲートをインバータ６２の出力端に接続され、インバー
タ６２の出力によりＯＮ、ＯＦＦが制御されるスイッチ
素子をなすｎＭＯＳトランジスタである。
【００８８】また、７５はソースを接地線に接続され、
ＶＤＤＱ立ち上がり検出信号ＳＴＴＱによりＯＮとされ
るスイッチ素子をなすｎＭＯＳトランジスタである。
ＶＤＤＱ立ち上がり検出信号ＳＴＴＱによりＯＮとされ
るスイッチ素子をなすｎＭＯＳトランジスタである。
【００８９】また、７６はソースを接地線に接続され、
ゲートをインバータ６４の出力端に接続され、インバー
タ６４の出力によりＯＮ、ＯＦＦが制御されるスイッチ
素子をなすｎＭＯＳトランジスタである。
ゲートをインバータ６４の出力端に接続され、インバー
タ６４の出力によりＯＮ、ＯＦＦが制御されるスイッチ
素子をなすｎＭＯＳトランジスタである。
【００９０】また、７７はインバータ７８、７９からな
るラッチ回路であり、このラッチ回路７７は、インバー
タ７９の出力端とインバータ７８の入力端との接続点を
ｎＭＯＳトランジスタ７４、７５のドレインに接続さ
れ、インバータ７８の出力端とインバータ７９の入力端
との接続点をｎＭＯＳトランジスタ７６のドレインに接
続されている。
るラッチ回路であり、このラッチ回路７７は、インバー
タ７９の出力端とインバータ７８の入力端との接続点を
ｎＭＯＳトランジスタ７４、７５のドレインに接続さ
れ、インバータ７８の出力端とインバータ７９の入力端
との接続点をｎＭＯＳトランジスタ７６のドレインに接
続されている。
【００９１】また、８０はインバータ７８の出力を反転
するインバータ、８１はドレインをデータ端子３９に接
続され、ソースを接地線に接続され、ゲートをインバー
タ８０の出力端に接続され、インバータ８０の出力によ
りＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタであ
る。
するインバータ、８１はドレインをデータ端子３９に接
続され、ソースを接地線に接続され、ゲートをインバー
タ８０の出力端に接続され、インバータ８０の出力によ
りＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタであ
る。
【００９２】なお、インバータ７０、７１、７２、７
８、７９、８０は、電源電圧として、出力回路用の電源
電圧ＶＤＤＱが供給されるものである。
８、７９、８０は、電源電圧として、出力回路用の電源
電圧ＶＤＤＱが供給されるものである。
【００９３】このように構成された本発明の実施の第２
形態においては、電源起動時、電源電圧ＶＤＤが立ち上
がった場合には、ＶＤＤ立ち上がり検出回路１３からＶ
ＤＤ立ち上がり検出信号ＳＴＴが出力される。
形態においては、電源起動時、電源電圧ＶＤＤが立ち上
がった場合には、ＶＤＤ立ち上がり検出回路１３からＶ
ＤＤ立ち上がり検出信号ＳＴＴが出力される。
【００９４】この結果、インバータ５０の出力＝Ｌレベ
ル、ＮＡＮＤ回路５１の出力＝Ｈレベルとなり、ＮＡＮ
Ｄ回路５７は、ＮＯＲ回路５３の出力に対してインバー
タとして機能し、ＮＡＮＤ回路５９は、インバータ５４
の出力に対してインバータとして機能し、ＮＡＮＤ回路
６１は、インバータ５６の出力に対してインバータとし
て機能し、ＮＡＮＤ回路６３は、ＮＯＲ回路５５の出力
に対してインバータとして機能することになる。
ル、ＮＡＮＤ回路５１の出力＝Ｈレベルとなり、ＮＡＮ
Ｄ回路５７は、ＮＯＲ回路５３の出力に対してインバー
タとして機能し、ＮＡＮＤ回路５９は、インバータ５４
の出力に対してインバータとして機能し、ＮＡＮＤ回路
６１は、インバータ５６の出力に対してインバータとし
て機能し、ＮＡＮＤ回路６３は、ＮＯＲ回路５５の出力
に対してインバータとして機能することになる。
【００９５】また、この場合には、出力イネーブル信号
／ＯＥ＝Ｈレベルとなり、ＮＯＲ回路５３の出力＝Ｌレ
ベル、ＮＡＮＤ回路５７の出力＝Ｈレベル、インバータ
５８の出力＝Ｌレベル、ｎＭＯＳトランジスタ６６＝Ｏ
ＦＦとなると共に、インバータ５４の出力＝Ｈレベル、
ＮＡＮＤ回路５９の出力＝Ｌレベル、インバータ６０の
出力＝Ｈレベル、ｎＭＯＳトランジスタ６７＝ＯＮとな
る。
／ＯＥ＝Ｈレベルとなり、ＮＯＲ回路５３の出力＝Ｌレ
ベル、ＮＡＮＤ回路５７の出力＝Ｈレベル、インバータ
５８の出力＝Ｌレベル、ｎＭＯＳトランジスタ６６＝Ｏ
ＦＦとなると共に、インバータ５４の出力＝Ｈレベル、
ＮＡＮＤ回路５９の出力＝Ｌレベル、インバータ６０の
出力＝Ｈレベル、ｎＭＯＳトランジスタ６７＝ＯＮとな
る。
【００９６】この結果、インバータ７２の入力＝Ｌレベ
ル、インバータ７２の出力＝Ｈレベル、ｐＭＯＳトラン
ジスタ７３＝ＯＦＦとなる。
ル、インバータ７２の出力＝Ｈレベル、ｐＭＯＳトラン
ジスタ７３＝ＯＦＦとなる。
【００９７】また、ＮＯＲ回路５５の出力＝Ｌレベル、
インバータ５６の出力＝Ｈレベル、ＮＡＮＤ回路６１の
出力＝Ｌレベル、インバータ６２の出力＝Ｈレベル、ｎ
ＭＯＳトランジスタ７４＝ＯＮとなると共に、ＮＡＮＤ
回路６３の出力＝Ｈレベル、インバータ６４の出力＝Ｌ
レベル、ｎＭＯＳトランジスタ７６＝ＯＦＦとなる。
インバータ５６の出力＝Ｈレベル、ＮＡＮＤ回路６１の
出力＝Ｌレベル、インバータ６２の出力＝Ｈレベル、ｎ
ＭＯＳトランジスタ７４＝ＯＮとなると共に、ＮＡＮＤ
回路６３の出力＝Ｈレベル、インバータ６４の出力＝Ｌ
レベル、ｎＭＯＳトランジスタ７６＝ＯＦＦとなる。
【００９８】この結果、インバータ７８の入力＝Ｌレベ
ル、インバータ７８の出力＝Ｈレベル、インバータ８０
の出力＝Ｌレベル、ｎＭＯＳトランジスタ８１＝ＯＦＦ
となる。
ル、インバータ７８の出力＝Ｈレベル、インバータ８０
の出力＝Ｌレベル、ｎＭＯＳトランジスタ８１＝ＯＦＦ
となる。
【００９９】このように、電源起動時、出力回路以外の
内部回路用の電源電圧ＶＤＤが立ち上がった場合には、
出力制御回路４８は、ＶＤＤ立ち上がり検出信号ＳＴＴ
及び出力イネーブル信号／ＯＥに制御され、ｐＭＯＳト
ランジスタ７３＝ＯＦＦ、ｎＭＯＳトランジスタ８１＝
ＯＦＦとなるように出力回路４９を制御する。
内部回路用の電源電圧ＶＤＤが立ち上がった場合には、
出力制御回路４８は、ＶＤＤ立ち上がり検出信号ＳＴＴ
及び出力イネーブル信号／ＯＥに制御され、ｐＭＯＳト
ランジスタ７３＝ＯＦＦ、ｎＭＯＳトランジスタ８１＝
ＯＦＦとなるように出力回路４９を制御する。
【０１００】したがって、出力回路以外の内部回路用の
電源電圧ＶＤＤが出力回路用の電源電圧ＶＤＤＱよりも
先に立ち上がってしまうような場合であっても、データ
端子３９をハイ・インピーダンス状態とすることができ
る。
電源電圧ＶＤＤが出力回路用の電源電圧ＶＤＤＱよりも
先に立ち上がってしまうような場合であっても、データ
端子３９をハイ・インピーダンス状態とすることができ
る。
【０１０１】これに対して、電源起動時に、出力回路用
の電源電圧ＶＤＤＱが立ち上がった場合には、ＶＤＤＱ
立ち上がり検出回路３７からＶＤＤＱ立ち上がり検出信
号ＳＴＴＱが出力される。
の電源電圧ＶＤＤＱが立ち上がった場合には、ＶＤＤＱ
立ち上がり検出回路３７からＶＤＤＱ立ち上がり検出信
号ＳＴＴＱが出力される。
【０１０２】この結果、ｎＭＯＳトランジスタ６８＝Ｏ
Ｎとなり、インバータ７２の入力＝Ｌレベル、インバー
タ７２の出力＝Ｈレベル、ｐＭＯＳトランジスタ７３＝
ＯＦＦとなる。
Ｎとなり、インバータ７２の入力＝Ｌレベル、インバー
タ７２の出力＝Ｈレベル、ｐＭＯＳトランジスタ７３＝
ＯＦＦとなる。
【０１０３】また、ｎＭＯＳトランジスタ７５＝ＯＮと
なり、インバータ７８の入力＝Ｌレベル、インバータ７
８の出力＝Ｈレベル、インバータ８０の出力＝Ｌレベ
ル、ｎＭＯＳトランジスタ８１＝ＯＦＦとなる。
なり、インバータ７８の入力＝Ｌレベル、インバータ７
８の出力＝Ｈレベル、インバータ８０の出力＝Ｌレベ
ル、ｎＭＯＳトランジスタ８１＝ＯＦＦとなる。
【０１０４】このように、電源起動時、出力回路用の電
源電圧ＶＤＤＱが立ち上がった場合には、出力回路４８
は、ＶＤＤＱ立ち上がり検出信号ＳＴＴＱに制御され、
ｐＭＯＳトランジスタ７３＝ＯＦＦ、ｎＭＯＳトランジ
スタ８１＝ＯＦＦとする。
源電圧ＶＤＤＱが立ち上がった場合には、出力回路４８
は、ＶＤＤＱ立ち上がり検出信号ＳＴＴＱに制御され、
ｐＭＯＳトランジスタ７３＝ＯＦＦ、ｎＭＯＳトランジ
スタ８１＝ＯＦＦとする。
【０１０５】したがって、出力回路用の電源電圧ＶＤＤ
Ｑが出力回路以外の内部回路用の電源電圧ＶＤＤよりも
先に立ち上がってしまうような場合であっても、データ
端子３９をハイ・インピーダンス状態とすることができ
る。
Ｑが出力回路以外の内部回路用の電源電圧ＶＤＤよりも
先に立ち上がってしまうような場合であっても、データ
端子３９をハイ・インピーダンス状態とすることができ
る。
【０１０６】そして、出力回路以外の内部回路用の電源
電圧ＶＤＤが立ち上がった後は、ＶＤＤ立ち上がり検出
信号ＳＴＴは立ち下がり、インバータ５０の出力＝Ｈレ
ベルとなり、ＮＡＮＤ回路５１は、クロック・バッファ
１１の出力／ＣＬＫに対してインバータとして機能す
る。
電圧ＶＤＤが立ち上がった後は、ＶＤＤ立ち上がり検出
信号ＳＴＴは立ち下がり、インバータ５０の出力＝Ｈレ
ベルとなり、ＮＡＮＤ回路５１は、クロック・バッファ
１１の出力／ＣＬＫに対してインバータとして機能す
る。
【０１０７】また、出力回路用の電源電圧ＶＤＤＱが立
ち上がった後は、ＶＤＤＱ立ち上がり検出信号ＳＴＴＱ
は立ち下がり、ｎＭＯＳトランジスタ６８、７５＝ＯＦ
Ｆとなる。
ち上がった後は、ＶＤＤＱ立ち上がり検出信号ＳＴＴＱ
は立ち下がり、ｎＭＯＳトランジスタ６８、７５＝ＯＦ
Ｆとなる。
【０１０８】ここに、データ出力サイクル時でない場合
には、出力イネーブル信号／ＯＥ＝Ｈレベルとされるの
で、この場合には、ＮＯＲ回路５３の出力＝Ｌレベル、
インバータ５４の出力＝Ｈレベルとなると共に、ＮＯＲ
回路５５の出力＝Ｌレベル、インバータ５６の出力＝Ｈ
レベルとなる。
には、出力イネーブル信号／ＯＥ＝Ｈレベルとされるの
で、この場合には、ＮＯＲ回路５３の出力＝Ｌレベル、
インバータ５４の出力＝Ｈレベルとなると共に、ＮＯＲ
回路５５の出力＝Ｌレベル、インバータ５６の出力＝Ｈ
レベルとなる。
【０１０９】ここに、外部クロックＣＬＫ＝Ｈレベルと
なると、クロック・バッファ１１の出力／ＣＬＫ＝Ｌレ
ベル、ＮＡＮＤ回路５１の出力＝Ｈレベルとなる。
なると、クロック・バッファ１１の出力／ＣＬＫ＝Ｌレ
ベル、ＮＡＮＤ回路５１の出力＝Ｈレベルとなる。
【０１１０】この結果、ＮＡＮＤ回路５７の出力＝Ｈレ
ベル、インバータ５８の出力＝Ｌレベル、ｎＭＯＳトラ
ンジスタ６６＝ＯＦＦとなると共に、ＮＡＮＤ回路５９
の出力＝Ｌレベル、インバータ６０の出力＝Ｈレベル、
ｎＭＯＳトランジスタ６７＝ＯＮとなる。
ベル、インバータ５８の出力＝Ｌレベル、ｎＭＯＳトラ
ンジスタ６６＝ＯＦＦとなると共に、ＮＡＮＤ回路５９
の出力＝Ｌレベル、インバータ６０の出力＝Ｈレベル、
ｎＭＯＳトランジスタ６７＝ＯＮとなる。
【０１１１】この結果、インバータ７２の入力＝Ｌレベ
ル、インバータ７２の出力＝Ｈレベル、ｐＭＯＳトラン
ジスタ７３＝ＯＦＦとなる。
ル、インバータ７２の出力＝Ｈレベル、ｐＭＯＳトラン
ジスタ７３＝ＯＦＦとなる。
【０１１２】また、ＮＡＮＤ回路６１の出力＝Ｌレベ
ル、インバータ６２の出力＝Ｈレベル、ｎＭＯＳトラン
ジスタ７４＝ＯＮとなると共に、ＮＡＮＤ回路６３の出
力＝Ｈレベル、インバータ６４の出力＝Ｌレベル、ｎＭ
ＯＳトランジスタ７６＝ＯＦＦとなる。
ル、インバータ６２の出力＝Ｈレベル、ｎＭＯＳトラン
ジスタ７４＝ＯＮとなると共に、ＮＡＮＤ回路６３の出
力＝Ｈレベル、インバータ６４の出力＝Ｌレベル、ｎＭ
ＯＳトランジスタ７６＝ＯＦＦとなる。
【０１１３】この結果、インバータ７８の入力＝Ｌレベ
ル、インバータ７８の出力＝Ｈレベル、インバータ８０
の出力＝Ｌレベル、ｎＭＯＳトランジスタ８１＝ＯＦＦ
となる。
ル、インバータ７８の出力＝Ｈレベル、インバータ８０
の出力＝Ｌレベル、ｎＭＯＳトランジスタ８１＝ＯＦＦ
となる。
【０１１４】このように、データ出力サイクル時ではな
い場合には、出力制御回路４８は、ｐＭＯＳトランジス
タ７３＝ＯＦＦ、ｎＭＯＳトランジスタ８１＝ＯＦＦと
なるように出力回路４９を制御するので、データ端子３
９は、ハイ・インピーダンス状態となる。
い場合には、出力制御回路４８は、ｐＭＯＳトランジス
タ７３＝ＯＦＦ、ｎＭＯＳトランジスタ８１＝ＯＦＦと
なるように出力回路４９を制御するので、データ端子３
９は、ハイ・インピーダンス状態となる。
【０１１５】これに対して、データ出力サイクル時にお
いては、出力イネーブル信号／ＯＥ＝Ｌレベルとされる
ので、この場合には、ＮＯＲ回路５３は、インバータ５
２の出力に対してインバータとして機能し、ＮＯＲ回路
５５は、リードデータＲＤに対してインバータとして機
能することになる。
いては、出力イネーブル信号／ＯＥ＝Ｌレベルとされる
ので、この場合には、ＮＯＲ回路５３は、インバータ５
２の出力に対してインバータとして機能し、ＮＯＲ回路
５５は、リードデータＲＤに対してインバータとして機
能することになる。
【０１１６】ここに、リードデータＲＤ＝Ｈレベルの場
合には、インバータ５２の出力＝Ｌレベル、ＮＯＲ回路
５３の出力＝Ｈレベル、インバータ５４の出力＝Ｌレベ
ルとなると共に、ＮＯＲ回路５５の出力＝Ｌレベル、イ
ンバータ５６の出力＝Ｈレベルとなる。
合には、インバータ５２の出力＝Ｌレベル、ＮＯＲ回路
５３の出力＝Ｈレベル、インバータ５４の出力＝Ｌレベ
ルとなると共に、ＮＯＲ回路５５の出力＝Ｌレベル、イ
ンバータ５６の出力＝Ｈレベルとなる。
【０１１７】ここに、外部クロックＣＬＫ＝Ｈレベルと
なると、クロック・バッファ１１の出力／ＣＬＫ＝Ｌレ
ベル、ＮＡＮＤ回路５１の出力＝Ｈレベルとなる。
なると、クロック・バッファ１１の出力／ＣＬＫ＝Ｌレ
ベル、ＮＡＮＤ回路５１の出力＝Ｈレベルとなる。
【０１１８】この結果、ＮＡＮＤ回路５７の出力＝Ｌレ
ベル、インバータ５８の出力＝Ｈレベル、ｎＭＯＳトラ
ンジスタ６６＝ＯＮとなると共に、ＮＡＮＤ回路５９の
出力＝Ｈレベル、インバータ６０の出力＝Ｌレベル、ｎ
ＭＯＳトランジスタ６７＝ＯＦＦとなる。
ベル、インバータ５８の出力＝Ｈレベル、ｎＭＯＳトラ
ンジスタ６６＝ＯＮとなると共に、ＮＡＮＤ回路５９の
出力＝Ｈレベル、インバータ６０の出力＝Ｌレベル、ｎ
ＭＯＳトランジスタ６７＝ＯＦＦとなる。
【０１１９】したがって、インバータ７０の入力＝Ｌレ
ベル、インバータ７０の出力＝Ｈレベル、インバータ７
２の出力＝Ｌレベル、ｐＭＯＳトランジスタ７３＝ＯＮ
となる。
ベル、インバータ７０の出力＝Ｈレベル、インバータ７
２の出力＝Ｌレベル、ｐＭＯＳトランジスタ７３＝ＯＮ
となる。
【０１２０】また、ＮＡＮＤ回路６１の出力＝Ｌレベ
ル、インバータ６２の出力＝Ｈレベル、ｎＭＯＳトラン
ジスタ７４＝ＯＮとなると共に、ＮＡＮＤ回路６３の出
力＝Ｈレベル、インバータ６４の出力＝Ｌレベル、ｎＭ
ＯＳトランジスタ７６＝ＯＦＦとなる。
ル、インバータ６２の出力＝Ｈレベル、ｎＭＯＳトラン
ジスタ７４＝ＯＮとなると共に、ＮＡＮＤ回路６３の出
力＝Ｈレベル、インバータ６４の出力＝Ｌレベル、ｎＭ
ＯＳトランジスタ７６＝ＯＦＦとなる。
【０１２１】この結果、インバータ７８の入力＝Ｌレベ
ル、インバータ７８の出力＝Ｈレベル、インバータ８０
の出力＝Ｌレベル、ｎＭＯＳトランジスタ８１＝ＯＦＦ
となる。
ル、インバータ７８の出力＝Ｈレベル、インバータ８０
の出力＝Ｌレベル、ｎＭＯＳトランジスタ８１＝ＯＦＦ
となる。
【０１２２】このように、データ出力サイクル時におい
て、リードデータＲＤ＝Ｈレベルの場合には、出力制御
回路４８は、ｐＭＯＳトランジスタ７３＝ＯＮ、ｎＭＯ
Ｓトランジスタ８１＝ＯＦＦとなるように出力回路４９
を制御するので、データ端子３９に出力される出力デー
タＤＱはＨレベルとなる。
て、リードデータＲＤ＝Ｈレベルの場合には、出力制御
回路４８は、ｐＭＯＳトランジスタ７３＝ＯＮ、ｎＭＯ
Ｓトランジスタ８１＝ＯＦＦとなるように出力回路４９
を制御するので、データ端子３９に出力される出力デー
タＤＱはＨレベルとなる。
【０１２３】これに対して、リードデータＲＤ＝Ｌレベ
ルの場合には、インバータ５２の出力＝Ｈレベル、ＮＯ
Ｒ回路５３の出力＝Ｌレベル、インバータ５４の出力＝
Ｈレベルとなると共に、ＮＯＲ回路５５の出力＝Ｈレベ
ル、インバータ５６の出力＝Ｌレベルとなる。
ルの場合には、インバータ５２の出力＝Ｈレベル、ＮＯ
Ｒ回路５３の出力＝Ｌレベル、インバータ５４の出力＝
Ｈレベルとなると共に、ＮＯＲ回路５５の出力＝Ｈレベ
ル、インバータ５６の出力＝Ｌレベルとなる。
【０１２４】ここに、外部クロックＣＬＫ＝Ｈレベルと
なると、クロック・バッファ１１の出力／ＣＬＫ＝Ｌレ
ベル、ＮＡＮＤ回路５１の出力＝Ｈレベルとなる。
なると、クロック・バッファ１１の出力／ＣＬＫ＝Ｌレ
ベル、ＮＡＮＤ回路５１の出力＝Ｈレベルとなる。
【０１２５】この結果、ＮＡＮＤ回路５７の出力＝Ｈレ
ベル、インバータ５８の出力＝Ｌレベル、ｎＭＯＳトラ
ンジスタ６６＝ＯＦＦとなると共に、ＮＡＮＤ回路５９
の出力＝Ｌレベル、インバータ６０の出力＝Ｈレベル、
ｎＭＯＳトランジスタ６７＝ＯＮとなる。
ベル、インバータ５８の出力＝Ｌレベル、ｎＭＯＳトラ
ンジスタ６６＝ＯＦＦとなると共に、ＮＡＮＤ回路５９
の出力＝Ｌレベル、インバータ６０の出力＝Ｈレベル、
ｎＭＯＳトランジスタ６７＝ＯＮとなる。
【０１２６】したがって、インバータ７２の入力＝Ｌレ
ベル、インバータ７２の出力＝Ｈレベル、ｐＭＯＳトラ
ンジスタ７３＝ＯＦＦとなる。
ベル、インバータ７２の出力＝Ｈレベル、ｐＭＯＳトラ
ンジスタ７３＝ＯＦＦとなる。
【０１２７】また、ＮＡＮＤ回路６１の出力＝Ｈレベ
ル、インバータ６２の出力＝Ｌレベル、ｎＭＯＳトラン
ジスタ７４＝ＯＦＦとなると共に、ＮＡＮＤ回路６３の
出力＝Ｌレベル、インバータ６４の出力＝Ｈレベル、ｎ
ＭＯＳトランジスタ７６＝ＯＮとなる。
ル、インバータ６２の出力＝Ｌレベル、ｎＭＯＳトラン
ジスタ７４＝ＯＦＦとなると共に、ＮＡＮＤ回路６３の
出力＝Ｌレベル、インバータ６４の出力＝Ｈレベル、ｎ
ＭＯＳトランジスタ７６＝ＯＮとなる。
【０１２８】したがって、インバータ８０の入力＝Ｌレ
ベル、インバータ８０の出力＝Ｈレベル、ｎＭＯＳトラ
ンジスタ８１＝ＯＮとなる。
ベル、インバータ８０の出力＝Ｈレベル、ｎＭＯＳトラ
ンジスタ８１＝ＯＮとなる。
【０１２９】このように、データ出力サイクル時におい
て、リードデータＲＤ＝Ｌレベルの場合には、出力制御
回路４８は、ｐＭＯＳトランジスタ７３＝ＯＦＦ、ｎＭ
ＯＳトランジスタ８１＝ＯＮとなるように出力回路４９
を制御するので、データ端子３９に出力される出力デー
タＤＱはＬレベルとなる。
て、リードデータＲＤ＝Ｌレベルの場合には、出力制御
回路４８は、ｐＭＯＳトランジスタ７３＝ＯＦＦ、ｎＭ
ＯＳトランジスタ８１＝ＯＮとなるように出力回路４９
を制御するので、データ端子３９に出力される出力デー
タＤＱはＬレベルとなる。
【０１３０】以上のように、本発明の実施の第２形態に
よれば、電源起動時、出力回路用の電源電圧ＶＤＤＱ及
び出力回路以外の内部回路用の電源電圧ＶＤＤのいずれ
かが先に立ち上がってしまうような場合であっても、デ
ータ端子３９をハイ・インピーダンス状態とすることが
できるので、同一の外部データバスに接続されている他
のシンクロナスＤＲＡＭとの間に貫通電流が流れること
を回避し、消費電力の低減化を図ることができる。
よれば、電源起動時、出力回路用の電源電圧ＶＤＤＱ及
び出力回路以外の内部回路用の電源電圧ＶＤＤのいずれ
かが先に立ち上がってしまうような場合であっても、デ
ータ端子３９をハイ・インピーダンス状態とすることが
できるので、同一の外部データバスに接続されている他
のシンクロナスＤＲＡＭとの間に貫通電流が流れること
を回避し、消費電力の低減化を図ることができる。
【０１３１】また、本発明の実施の第２形態によれば、
ラッチ回路６９、７７を設けているので、出力回路用の
電源電圧ＶＤＤＱの立ち上がりと、出力回路以外の内部
回路用の電源電圧ＶＤＤの立ち上がりとの間の時間差が
大きい場合においても、同一の外部データバスに接続さ
れている他のシンクロナスＤＲＡＭとの間に貫通電流が
流れることを回避することができる。
ラッチ回路６９、７７を設けているので、出力回路用の
電源電圧ＶＤＤＱの立ち上がりと、出力回路以外の内部
回路用の電源電圧ＶＤＤの立ち上がりとの間の時間差が
大きい場合においても、同一の外部データバスに接続さ
れている他のシンクロナスＤＲＡＭとの間に貫通電流が
流れることを回避することができる。
【０１３２】なお、本発明は、出力回路以外の内部回路
用の電源電圧ＶＤＤを降圧する電圧降圧回路を内蔵し、
出力回路及び出力制御回路以外の内部回路を電源電圧Ｖ
ＤＤよりも低電圧で動作させるように構成される半導体
集積回路や、電源電圧ＶＤＤが電源電圧ＶＤＤＱよりも
低電圧とされている半導体集積回路においても適用する
ことができる。
用の電源電圧ＶＤＤを降圧する電圧降圧回路を内蔵し、
出力回路及び出力制御回路以外の内部回路を電源電圧Ｖ
ＤＤよりも低電圧で動作させるように構成される半導体
集積回路や、電源電圧ＶＤＤが電源電圧ＶＤＤＱよりも
低電圧とされている半導体集積回路においても適用する
ことができる。
【０１３３】
【発明の効果】本発明中、第１の発明（請求項１記載の
半導体集積回路）によれば、電源起動時、第１の電源電
圧又は第２の電源電圧のいずれかが先に立ち上がってし
まうような場合であっても、データ端子をハイ・インピ
ーダンス状態にすることができるので、同一の外部デー
タバスに接続されている他の半導体集積回路との間に貫
通電流が流れることを回避し、消費電力の低減化を図る
ことができる。
半導体集積回路）によれば、電源起動時、第１の電源電
圧又は第２の電源電圧のいずれかが先に立ち上がってし
まうような場合であっても、データ端子をハイ・インピ
ーダンス状態にすることができるので、同一の外部デー
タバスに接続されている他の半導体集積回路との間に貫
通電流が流れることを回避し、消費電力の低減化を図る
ことができる。
【０１３４】本発明中、第２の発明（請求項２記載の半
導体集積回路）によれば、電源起動時、第１の電源電圧
又は第２の電源電圧のいずれかが先に立ち上がってしま
うような場合であっても、データ端子をハイ・インピー
ダンス状態にすることができるので、同一の外部データ
バスに接続されている他の半導体集積回路との間に貫通
電流が流れることを回避し、消費電力の低減化を図るこ
とができ、しかも、出力回路は簡単な回路構成で足り
る。
導体集積回路）によれば、電源起動時、第１の電源電圧
又は第２の電源電圧のいずれかが先に立ち上がってしま
うような場合であっても、データ端子をハイ・インピー
ダンス状態にすることができるので、同一の外部データ
バスに接続されている他の半導体集積回路との間に貫通
電流が流れることを回避し、消費電力の低減化を図るこ
とができ、しかも、出力回路は簡単な回路構成で足り
る。
【０１３５】本発明中、第３の発明（請求項３記載の半
導体集積回路）によれば、電源起動時、第１の電源電圧
又は第２の電源電圧のいずれかが先に立ち上がってしま
うような場合であっても、データ端子をハイ・インピー
ダンス状態にすることができるので、同一の外部データ
バスに接続されている他の半導体集積回路との間に貫通
電流が流れることを回避し、消費電力の低減化を図るこ
とができるが、第１の発明の場合よりも長い期間、デー
タ端子をハイ・インピーダンス状態とすることができる
ので、特に、第１の電源電圧の立ち上がりと第２の電源
電圧の立ち上がりとの間の時間差が大きい場合が存在す
る環境で使用する場合に効果的である。
導体集積回路）によれば、電源起動時、第１の電源電圧
又は第２の電源電圧のいずれかが先に立ち上がってしま
うような場合であっても、データ端子をハイ・インピー
ダンス状態にすることができるので、同一の外部データ
バスに接続されている他の半導体集積回路との間に貫通
電流が流れることを回避し、消費電力の低減化を図るこ
とができるが、第１の発明の場合よりも長い期間、デー
タ端子をハイ・インピーダンス状態とすることができる
ので、特に、第１の電源電圧の立ち上がりと第２の電源
電圧の立ち上がりとの間の時間差が大きい場合が存在す
る環境で使用する場合に効果的である。
【図１】本発明の実施の第１形態の要部を示す回路図で
ある。
ある。
【図２】本発明の実施の第１形態が備えるＶＤＤ立ち上
がり検出回路の動作を示す波形図である。
がり検出回路の動作を示す波形図である。
【図３】本発明の実施の第１形態が備えるＶＤＤＱ立ち
上がり検出回路の動作を示す波形図である。
上がり検出回路の動作を示す波形図である。
【図４】本発明の実施の第２形態の要部を示す回路図で
ある。
ある。
【図５】従来のシンクロナスＤＲＡＭの一例の要部を示
す回路図である。
す回路図である。
【図６】図５に示す従来のシンクロナスＤＲＡＭが有す
る問題点を説明するための波形図である。
る問題点を説明するための波形図である。
１２ ＶＤＤ電源線 ３６ ＶＤＤＱ電源線 ３９ データ端子
フロントページの続き (72)発明者 相川 忠雄 神奈川県川崎市中原区上小田中４丁目１ 番１号 富士通株式会社内 (72)発明者 望月 裕彦 神奈川県川崎市中原区上小田中４丁目１ 番１号 富士通株式会社内 (56)参考文献 特開 平４−341997（ＪＰ，Ａ) 特開 平７−111477（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/40 - 11/4197
Claims (3)
- 【請求項１】第１の電源電圧が印加される第１の電源端
子と、 第２の電源電圧が印加される第２の電源端子と、 前記第１の電源電圧を監視し、前記第１の電源電圧の立
ち上がりを検出したときは、パルス状の第１の電源電圧
立ち上がり検出信号を出力する第１の電源電圧立ち上が
り検出回路と、 前記第２の電源電圧を監視し、前記第２の電源電圧の立
ち上がりを検出したときは、パルス状の第２の電源電圧
立ち上がり検出信号を出力する第２の電源電圧立ち上が
り検出回路と、 前記第１の電源電圧が供給され、前記第１の電源電圧立
ち上がり検出回路が前記第１の電源電圧の立ち上がりを
検出した時は、前記第１の電源電圧立ち上がり検出信号
に制御され、データ端子をハイ・インピーダンス状態と
し、データ出力動作時には、前記データ端子にデータを
出力する出力回路と、 前記第２の電源電圧が供給され、前記第２の電源電圧立
ち上がり検出回路が前記第２の電源電圧の立ち上がりを
検出した時は、前記第２の電源電圧立ち上がり検出信号
に制御され、前記出力回路が前記データ端子をハイ・イ
ンピーダンス状態とするように前記出力回路を制御し、
データ出力動作時には、内部回路から与えられるデータ
に基づいて前記出力回路の出力動作を制御する出力制御
回路とを備えていることを特徴とする半導体集積回路。 - 【請求項２】前記出力回路は、 前記第１の電源電圧が供給され、入力端に前記出力制御
回路から第１の出力制御信号が供給される第１のインバ
ータと、 ソースを前記第１の電源電圧を供給する第１の電源線に
接続され、ドレインを前記データ端子に接続され、ゲー
トを前記第１のインバータの出力端に接続されたｐチャ
ネル絶縁ゲート型電界効果トランジスタと、 前記第１の電源電圧が供給され、入力端に前記出力制御
回路から第２の出力制御信号が供給される第２のインバ
ータと、 前記第１の電源電圧が供給され、入力端を前記第２のイ
ンバータの出力端に接続された第３のインバータと、 ドレインを前記データ端子に接続され、ソースを接地線
に接続され、ゲートを前記第３のインバータの出力端に
接続されたｎチャネル絶縁ゲート型電界効果トランジス
タと、 一端を前記第１のインバータの入力端に接続され、他端
を前記接地線に接続され、前記第１の電源電圧立ち上が
り検出信号により導通とされる第１のスイッチ素子と、 一端を前記第２のインバータの入力端に接続され、他端
を前記接地線に接続され、前記第１の電源電圧立ち上が
り検出信号により導通とされる第２のスイッチ素子とを
備えていることを特徴とする請求項１記載の半導体集積
回路。 - 【請求項３】前記出力回路は、 一端を接地線に接続され、前記第１の出力制御回路から
出力される第１の出力制御信号により導通、非導通が制
御される第１のスイッチ素子と、 前記第１の電源電圧が供給され、入力端を前記第１のス
イッチ素子の他端に接続された第１のインバータと、 前記第１の電源電圧が供給され、入力端を前記第１のイ
ンバータの出力端に接続され、出力端を前記第１のイン
バータの入力端に接続された第２のインバータと、 前記第１の電源電圧が供給され、入力端を前記第１のイ
ンバータの出力端に接続された第３のインバータと、 一端を前記第３のインバータの入力端に接続され、他端
を前記接地線に接続され、前記出力制御回路から出力さ
れる第２の出力制御信号により導通、非導通が制御され
る第２のスイッチ素子と、 ソースを前記第１の電源電圧を供給する第１の電源線に
接続され、ドレインを前記データ端子に接続され、ゲー
トを前記第３のインバータの出力端に接続されたｐチャ
ネル絶縁ゲート型電界効果トランジスタと、 一端を接地線に接続され、前記第１の出力制御回路から
出力される第３の出力制御信号により導通、非導通が制
御される第３のスイッチ素子と、 前記第１の電源電圧が供給され、入力端を前記第３のス
イッチ素子の他端に接続された第４のインバータと、 前記第１の電源電圧が供給され、入力端を前記第４のイ
ンバータの出力端に接続され、出力端を前記第４のイン
バータの入力端に接続された第５のインバータと、 前記第１の電源電圧が供給され、入力端を前記第５のイ
ンバータの出力端に接続された第６のインバータと、 一端を前記第６のインバータの入力端に接続され、他端
を前記接地線に接続され、前記出力制御回路から出力さ
れる第４の出力制御信号により導通、非導通が制御され
る第４のスイッチ素子と、 ドレインを前記データ端子に接続され、ソースを接地線
に接続され、ゲートを前記第６のインバータの出力端に
接続されたｎチャネル絶縁ゲート型電界効果トランジス
タと、 一端を前記第３のインバータの入力端に接続され、他端
を前記接地線に接続され、前記第１の電源電圧立ち上が
り検出信号により導通とされる第５のスイッチ素子と、 一端を前記第６のインバータの入力端に接続され、他端
を前記接地線に接続され、前記第１の電源電圧立ち上が
り検出信号により導通とされる第６のスイッチ素子とを
備えていることを特徴とする請求項１記載の半導体集積
回路。
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|---|---|---|---|
| JP34186796A JP3287248B2 (ja) | 1996-12-20 | 1996-12-20 | 半導体集積回路 |
| US08/863,356 US5874853A (en) | 1996-12-20 | 1997-05-27 | Semiconductor integrated circuit system |
| KR1019970024997A KR100269568B1 (ko) | 1996-12-20 | 1997-06-17 | 반도체 집적 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34186796A JP3287248B2 (ja) | 1996-12-20 | 1996-12-20 | 半導体集積回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH10188560A JPH10188560A (ja) | 1998-07-21 |
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Family
ID=18349368
Family Applications (1)
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|---|---|---|---|
| JP34186796A Expired - Fee Related JP3287248B2 (ja) | 1996-12-20 | 1996-12-20 | 半導体集積回路 |
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|---|---|
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| JP (1) | JP3287248B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6600831B1 (en) | 1999-03-23 | 2003-07-29 | Fuji Photo Film Co., Ltd. | Connection processing method for radiation images |
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| KR100429871B1 (ko) * | 2001-06-07 | 2004-05-04 | 삼성전자주식회사 | 다수개의 출력 신호들을 갖는 반도체 장치 |
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| TWI220174B (en) * | 2003-07-08 | 2004-08-11 | Winbond Electronics Corp | Power source detector and detecting method thereof |
| US8675420B2 (en) * | 2011-05-26 | 2014-03-18 | Micron Technology, Inc. | Devices and systems including enabling circuits |
| US9800230B1 (en) * | 2016-06-29 | 2017-10-24 | Qualcomm Incorporated | Latch-based power-on checker |
Family Cites Families (5)
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|---|---|---|---|---|
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| US5710741A (en) * | 1994-03-11 | 1998-01-20 | Micron Technology, Inc. | Power up intialization circuit responding to an input signal |
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| US5579356A (en) * | 1995-07-28 | 1996-11-26 | Micron Quantum Devices, Inc. | Timer circuit with programmable decode circuitry |
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1996
- 1996-12-20 JP JP34186796A patent/JP3287248B2/ja not_active Expired - Fee Related
-
1997
- 1997-05-27 US US08/863,356 patent/US5874853A/en not_active Expired - Lifetime
- 1997-06-17 KR KR1019970024997A patent/KR100269568B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6563943B1 (en) | 1999-03-23 | 2003-05-13 | Fuji Photo Film Co., Ltd. | Connection processing method for radiation images |
| US6600831B1 (en) | 1999-03-23 | 2003-07-29 | Fuji Photo Film Co., Ltd. | Connection processing method for radiation images |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100269568B1 (ko) | 2000-10-16 |
| US5874853A (en) | 1999-02-23 |
| KR19980063336A (ko) | 1998-10-07 |
| JPH10188560A (ja) | 1998-07-21 |
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