JP3287248B2 - 半導体集積回路 - Google Patents

半導体集積回路

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JP3287248B2
JP3287248B2 JP34186796A JP34186796A JP3287248B2 JP 3287248 B2 JP3287248 B2 JP 3287248B2 JP 34186796 A JP34186796 A JP 34186796A JP 34186796 A JP34186796 A JP 34186796A JP 3287248 B2 JP3287248 B2 JP 3287248B2
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秀策 山口
裕彦 望月
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淳 畠山
忠雄 相川
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富士通株式会社
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    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K17/00Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22Modifications for ensuring a predetermined initial state when the supply voltage has been applied
    • H03K17/223Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches

Description

【発明の詳細な説明】

【0001】

【発明の属する技術分野】本発明は、出力回路に供給す
べき電源電圧を入力するための電源端子と、出力回路以
外の内部回路に供給すべき電源電圧を入力するための電
源端子とを備える半導体集積回路に関する。

【0002】近年、マイクロプロセッサの高速化に伴
い、半導体記憶装置においても高速化が要求されてお
り、例えば、シンクロナス・ダイナミック・ランダム・
アクセス・メモリ、いわゆる、シンクロナスDRAMに
おいても、その例外ではない。

【0003】そこで、シンクロナスDRAMにおいて
は、出力回路用の電源と、出力回路以外の内部回路用の
電源とを分離し、更に、2個又は4個という少ない数の
出力回路を単位として独立の電源電圧を供給するように
し、数十pFという大きな容量に対する充放電を高速に
行うことにより大電流を消費する出力回路の動作の安定
性を確保するという技術が用いられている。

【0004】もっとも、出力回路用の電源電圧VDDQ
と、出力回路以外の内部回路用の電源電圧VDDとは、
電圧値を異にする場合もあるが、通常、同一の電圧値、
例えば、3.3[V]とされる場合が多い。

【0005】ところで、シンクロナスDRAMを使用す
るシステムの中には、複数のシンクロナスDRAMを搭
載し、これら複数のシンクロナスDRAMのデータ端子
を共通の外部データバスに接続するとしているものがあ
る。

【0006】このようなシステムにおいては、動作状態
時、リード・コマンドが入力されたシンクロナスDRA
Mのみが外部データバスを駆動し、他のシンクロナスD
RAMはデータ端子をハイ・インピーダンス状態(開放
状態)とすることで、複数のシンクロナスDRAMが互
いに逆の電圧方向に外部データバスを駆動して複数のシ
ンクロナスDRAM間に大きな貫通電流が流れることを
回避するようにしている。

【0007】

【従来の技術】図5は従来のシンクロナスDRAMの一
例の要部を示す回路図である。図5中、1はデータ端
子、2はデータ端子1に出力データDQを出力する出力
回路、3は出力回路用の電源電圧VDDQ(=3.3
[V])を供給するVDDQ電源線である。

【0008】また、4はメモリコア部から出力されたリ
ードデータRDに基づいて出力回路2の出力動作を制御
する出力制御回路、5は出力回路以外の内部回路用の電
源電圧VDD(=3.3[V])を供給するVDD電源
線である。

【0009】また、6は電源起動時に出力回路以外の内
部回路用の電源電圧VDDを監視し、出力回路以外の内
部回路用の電源電圧VDDの立ち上がりを検出した時
は、VDD立ち上がり検出信号STTを出力制御回路4
に供給し、データ端子1がハイ・インピーダンス状態に
なるように出力制御回路4を制御するVDD立ち上がり
検出回路である。

【0010】このシンクロナスDRAMは、電源起動
時、出力回路以外の内部回路用の電源電圧VDDの立ち
上がりを検出した時は、データ端子1をハイ・インピー
ダンス状態とすることにより、外部データバスを共有し
ているシンクロナスDRAM間に貫通電流が流れないよ
うにするというものである。

【0011】

【発明が解決しようとする課題】しかし、シンクロナス
DRAMを使用するシステムによっては、電源起動時、
出力回路用の電源電圧VDDQと、出力回路以外の内部
回路用の電源電圧VDDとが同時に立ち上がるとは限ら
ず、どちらかが先に立ち上がってしまうという場合があ
る。

【0012】ここに、図5に示すシンクロナスDRAM
によれば、出力回路以外の内部回路用の電源電圧VDD
が、出力回路用の電源電圧VDDQよりも先に立ち上が
ってしまうような場合には、出力回路用の電源電圧VD
DQが立ち上がる前にデータ端子1をハイ・インピーダ
ンス状態とし、外部データバスを共有しているシンクロ
ナスDRAM間に貫通電流が流れないようにすることが
できる。

【0013】ところが、図6に示すように、出力回路用
の電源電圧VDDQが出力回路以外の内部回路用の電源
電圧VDDよりも先に立ち上がってしまうような場合に
は、出力回路2は、出力制御回路4に制御されてデータ
端子1をハイ・インピーダンス状態とする前に、出力回
路用の電源電圧VDDQが供給されてしまい、外部デー
タバスを共有しているシンクロナスDRAM間に貫通電
流が流れてしまう場合が発生してしまう。

【0014】本発明は、かかる点に鑑み、出力回路に供
給すべき電源電圧を入力するための電源端子と、出力回
路以外の内部回路に供給すべき電源電圧を入力するため
の電源端子とを備える半導体集積回路であって、電源起
動時に、外部データバスを共有する同様の半導体集積回
路間に貫通電流が流れないようにし、消費電力の低減化
を図ることができるようにした半導体集積回路に関す
る。

【0015】

【課題を解決するための手段】本発明中、第1の発明
(請求項1記載の半導体集積回路)は、第1の電源電圧
が印加される第1の電源端子と、第2の電源電圧が印加
される第2の電源端子と、第1の電源電圧を監視し、第
1の電源電圧の立ち上がりを検出したときは、パルス状
の第1の電源電圧立ち上がり検出信号を出力する第1の
電源電圧立ち上がり検出回路と、第2の電源電圧を監視
し、第2の電源電圧の立ち上がりを検出したときは、パ
ルス状の第2の電源電圧立ち上がり検出信号を出力する
第2の電源電圧立ち上がり検出回路と、第1の電源電圧
が供給され、第1の電源電圧立ち上がり検出回路が第1
の電源電圧の立ち上がりを検出した時は、第1の電源電
圧立ち上がり検出信号に制御され、データ端子をハイ・
インピーダンス状態とし、データ出力動作時には、デー
タ端子にデータを出力する出力回路と、第2の電源電圧
が供給され、第2の電源電圧立ち上がり検出回路が第2
の電源電圧の立ち上がりを検出した時は、第2の電源電
圧立ち上がり検出信号に制御され、出力回路がデータ端
子をハイ・インピーダンス状態とするように出力回路を
制御し、データ出力動作時には、内部回路から与えられ
るデータに基づいて出力回路の出力動作を制御する出力
制御回路とを備えるというものである。

【0016】この第1の発明によれば、電源起動時、第
1の電源電圧が立ち上がった場合には、出力回路は、第
1の電源電圧立ち上がり検出信号に制御され、データ端
子をハイ・インピーダンス状態とし、第2の電源電圧が
立ち上がった場合には、出力制御回路は、第2の電源電
圧立ち上がり検出信号に制御され、出力回路がデータ端
子をハイ・インピーダンス状態とするように出力回路を
制御する。

【0017】したがって、電源起動時、第1の電源電圧
又は第2の電源電圧のいずれかが先に立ち上がってしま
うような場合であっても、データ端子をハイ・インピー
ダンス状態とすることができる。

【0018】本発明中、第2の発明(請求項2記載の半
導体集積回路)は、第1の発明において、出力回路は、
第1の電源電圧が供給され、入力端に出力制御回路から
第1の出力制御信号が供給される第1のインバータと、
ソースを第1の電源電圧を供給する第1の電源線に接続
され、ドレインをデータ端子に接続され、ゲートを第1
のインバータの出力端に接続されたpチャネル絶縁ゲー
ト型電界効果トランジスタと、第1の電源電圧が供給さ
れ、入力端に出力制御回路から第2の出力制御信号が供
給される第2のインバータと、第1の電源電圧が供給さ
れ、入力端を第2のインバータの出力端に接続された第
3のインバータと、ドレインをデータ端子に接続され、
ソースを接地線に接続され、ゲートを第3のインバータ
の出力端に接続されたnチャネル絶縁ゲート型電界効果
トランジスタと、一端を第1のインバータの入力端に接
続され、他端を接地線に接続され、第1の電源電圧立ち
上がり検出信号により導通とされる第1のスイッチ素子
と、一端を第2のインバータの入力端に接続され、他端
を接地線に接続され、第1の電源電圧立ち上がり検出信
号により導通とされる第2のスイッチ素子とを備えて構
成されるというものである。

【0019】この第2の発明によれば、第1の発明と同
様に、電源起動時、第1の電源電圧又は第2の電源電圧
のいずれかが先に立ち上がってしまうような場合であっ
ても、データ端子をハイ・インピーダンス状態にするこ
とができ、しかも、出力回路は簡単な回路構成で足り
る。

【0020】本発明中、第3の発明(請求項3記載の半
導体集積回路)は、第1の発明において、出力回路は、
一端を接地線に接続され、第1の出力制御回路から出力
される第1の出力制御信号により導通、非導通が制御さ
れる第1のスイッチ素子と、第1の電源電圧が供給さ
れ、入力端を第1のスイッチ素子の他端に接続された第
1のインバータと、第1の電源電圧が供給され、入力端
を第1のインバータの出力端に接続され、出力端を第1
のインバータの入力端に接続された第2のインバータ
と、第1の電源電圧が供給され、入力端を第1のインバ
ータの出力端に接続された第3のインバータと、一端を
第3のインバータの入力端に接続され、他端を接地線に
接続され、出力制御回路から出力される第2の出力制御
信号により導通、非導通が制御される第2のスイッチ素
子と、ソースを第1の電源電圧を供給する第1の電源線
に接続され、ドレインをデータ端子に接続され、ゲート
を第3のインバータの出力端に接続されたpチャネル絶
縁ゲート型電界効果トランジスタと、一端を接地線に接
続され、第1の出力制御回路から出力される第3の出力
制御信号により導通、非導通が制御される第3のスイッ
チ素子と、第1の電源電圧が供給され、入力端を第3の
スイッチ素子の他端に接続された第4のインバータと、
第1の電源電圧が供給され、入力端を第4のインバータ
の出力端に接続され、出力端を第4のインバータの入力
端に接続された第5のインバータと、第1の電源電圧が
供給され、入力端を第5のインバータの出力端に接続さ
れた第6のインバータと、一端を第6のインバータの入
力端に接続され、他端を接地線に接続され、出力制御回
路から出力される第4の出力制御信号により導通、非導
通が制御される第4のスイッチ素子と、ドレインをデー
タ端子に接続され、ソースを接地線に接続され、ゲート
を第6のインバータの出力端に接続されたnチャネル絶
縁ゲート型電界効果トランジスタと、一端を第3のイン
バータの入力端に接続され、他端を接地線に接続され、
第1の電源電圧立ち上がり検出信号により導通とされる
第5のスイッチ素子と、一端を第6のインバータの入力
端に接続され、他端を接地線に接続され、第1の電源電
圧立ち上がり検出信号により導通とされる第6のスイッ
チ素子とを備えて構成されるというものである。

【0021】この第3の発明によれば、第1の発明と同
様に、電源起動時、第1の電源電圧又は第2の電源電圧
のいずれかが先に立ち上がってしまうような場合であっ
ても、データ端子をハイ・インピーダンス状態にするこ
とができるが、第1、第2のインバータでラッチ回路が
構成され、第4、第5のインバータでラッチ回路が構成
されるので、電源起動時、第2の発明の場合よりも長い
期間、データ端子をハイ・インピーダンス状態にするこ
とができる。

【0022】

【発明の実施の形態】以下、図1〜図4を参照して、本
発明の実施の第1形態及び第2形態について、本発明を
シンクロナスDRAMに適用した場合を例にして説明す
る。

【0023】第1形態・・図1〜図3 図1は本発明の実施の第1形態の要部を示す回路図であ
る。図1中、10は外部クロックCLKが入力される外
部クロック端子、11は外部クロック端子10に印加さ
れる外部クロックCLKを反転増幅するクロック・バッ
ファである。

【0024】また、12は出力回路以外の内部回路用の
電源電圧VDD(=3.3[V])を供給するVDD電
源線であり、このVDD電源線12は、外部から供給さ
れる出力回路以外の内部回路用の電源電圧VDDが印加
される電源端子(図示せず)に接続されている。

【0025】また、13は内部回路用の電源電圧VDD
を監視し、図2に示すように、内部回路用の電源電圧V
DDの立ち上がりを検出したときは、パルス状のVDD
立ち上がり検出信号STTを出力するVDD立ち上がり
検出回路である。

【0026】また、14はデータの出力動作を規制する
出力イネーブル信号/OEを出力する出力イネーブル信
号発生回路であり、この出力イネーブル信号/OEは、
VDD立ち上がり検出回路13からVDD立ち上がり検
出信号STTが出力された場合には出力イネーブル信号
/OEを高論理レベル(以下、Hレベルという)とし、
その後、リードコマンドが取り込まれて、CASレイテ
ンシで決定されるデータ出力サイクルになると、出力イ
ネーブル信号/OEを低論理レベル(以下、Lレベルと
いう)とするものである。

【0027】また、15はクロック・バッファ11から
出力されるクロック/CLKと、VDD立ち上がり検出
回路13から出力されるVDD立ち上がり検出信号ST
Tと、出力イネーブル信号発生回路14から出力される
出力イネーブル信号/OEと、メモリコア部(図示せ
ず)から読み出されたリードデータRDとが入力される
出力制御回路である。

【0028】出力制御回路15において、16はVDD
立ち上がり検出信号STTを反転するインバータ、17
はクロック・バッファ11から出力されるクロック/C
LKとインバータ16の出力とをNAND処理するNA
ND回路である。

【0029】また、18はリードデータRDを反転する
インバータ、19はインバータ18の出力と出力イネー
ブル信号/OEとをNOR処理するNOR回路、20は
NOR回路19の出力を反転するインバータである。

【0030】また、21はリードデータRDと出力イネ
ーブル信号/OEとをNOR処理するNOR回路、22
はNOR回路21の出力を反転するインバータである。

【0031】また、23はNAND回路17の出力を反
転するインバータ、24はNAND回路17の出力によ
って導通(以下、ONという)、非導通(以下、OFF
という)が制御されるnMOSトランジスタ25と、イ
ンバータ23の出力によってON、OFFが制御される
pMOSトランジスタ26からなる伝送ゲート回路であ
る。

【0032】また、27はNAND回路17の出力によ
ってON、OFFが制御されるnMOSトランジスタ2
8と、インバータ23の出力によってON、OFFが制
御されるpMOSトランジスタ29からなる伝送ゲート
回路である。

【0033】また、30はインバータ20の出力をラッ
チする、インバータ31、32からなるラッチ回路、3
3はインバータ22の出力をラッチする、インバータ3
4、35からなるラッチ回路である。

【0034】なお、インバータ16、18、20、2
2、23、31、32、34、35、NAND回路17
及びNOR回路19、21は、電源電圧として、出力回
路以外の内部回路用の電源電圧VDDが供給されるもの
である。

【0035】また、36は出力回路用の電源電圧VDD
Q(=3.3[V])を供給するVDDQ電源線であ
り、このVDDQ電源線36は、出力回路用の電源電圧
VDDQが印加される電源端子(図示せず)に接続され
ている。

【0036】また、37は出力回路用の電源電圧VDD
Qを監視し、図3に示すように、出力回路用の電源電圧
VDDQの立ち上がりを検出したときは、パルス状のV
DDQ立ち上がり検出信号STTQを出力するVDD立
ち上がり検出回路である。

【0037】また、38はラッチ回路30、33の出力
及びVDDQ立ち上がり検出信号STTQが入力される
出力回路、39は出力回路38から出力データDQが出
力されるデータ端子である。

【0038】出力回路38において、40はラッチ回路
30の出力を反転するインバータ、41はソースをVD
DQ電源線36に接続され、ドレインをデータ端子39
に接続され、ゲートをインバータ40の出力端に接続さ
れ、インバータ40の出力によりON、OFFが制御さ
れるpMOSトランジスタである。

【0039】また、42はラッチ回路33の出力を反転
するインバータ、43はインバータ42の出力を反転す
るインバータ、44はドレインをデータ端子39に接続
され、ソースを接地線に接続され、ゲートをインバータ
43の出力端に接続され、インバータ43の出力により
ON、OFFが制御されるnMOSトランジスタであ
る。

【0040】また、45はドレインをインバータ40の
入力端に接続され、ソースを接地線に接続され、VDD
Q立ち上がり検出信号STTQによりONとされるスイ
ッチ素子をなすnMOSトランジスタである。

【0041】また、46はドレインをインバータ42の
入力端に接続され、ソースを接地線に接続され、VDD
Q立ち上がり検出信号STTQによりONとされるスイ
ッチ素子をなすnMOSトランジスタである。

【0042】なお、インバータ40、42、43は、電
源電圧として、出力回路用の電源電圧VDDQが供給さ
れるものである。

【0043】このように構成された本発明の実施の第1
形態においては、電源起動時、出力回路以外の内部回路
用の電源電圧VDDが立ち上がった場合には、VDD立
ち上がり検出回路13からVDD立ち上がり検出信号S
TTが出力される。

【0044】この結果、インバータ16の出力=Lレベ
ル、NAND回路17の出力=Hレベル、インバータ2
3の出力=Lレベルとなり、伝送ゲート回路24=O
N、伝送ゲート回路27=ONとなる。

【0045】また、この場合には、出力イネーブル信号
/OE=Hレベルとなり、NOR回路19の出力=Lレ
ベル、インバータ20の出力=Hレベル、インバータ3
1の出力=Lレベル、インバータ40の出力=Hレベ
ル、pMOSトランジスタ41=OFFとなる。

【0046】また、NOR回路21の出力=Lレベル、
インバータ22の出力=Hレベル、インバータ34の出
力=Lレベル、インバータ42の出力=Hレベル、イン
バータ43の出力=Lレベル、nMOSトランジスタ4
4=OFFとなる。

【0047】このように、電源起動時、出力回路以外の
内部回路用の電源電圧VDDが立ち上がった場合には、
出力制御回路15は、VDD立ち上がり検出信号STT
に制御されて、pMOSトランジスタ41=OFF、n
MOSトランジスタ44=OFFとなるように出力回路
38を制御する。

【0048】したがって、出力回路以外の内部回路用の
電源電圧VDDが出力回路用の電源電圧VDDQよりも
先に立ち上がってしまうような場合であっても、データ
端子39をハイ・インピーダンス状態とすることができ
る。

【0049】また、電源起動時に、電源電圧VDDQが
立ち上がった場合には、VDDQ立ち上がり検出回路3
7からVDDQ立ち上がり検出信号STTQが出力され
る。

【0050】この結果、nMOSトランジスタ45=O
N、インバータ40の入力=Lレベル、インバータ40
の出力=Hレベル、pMOSトランジスタ41=OFF
となる。

【0051】また、nMOSトランジスタ46=ON、
インバータ42の入力=Lレベル、インバータ42の出
力=Hレベル、インバータ43の出力=Lレベル、nM
OSトランジスタ44=OFFとなる。

【0052】このように、電源起動時、出力回路用の電
源電圧VDDQが立ち上がった場合には、出力回路38
は、VDDQ立ち上がり検出信号STTQに制御され、
pMOSトランジスタ41=OFF、nMOSトランジ
スタ44=OFFとする。

【0053】したがって、出力回路用の電源電圧VDD
Qが出力回路以外の内部回路用の電源電圧VDDよりも
先に立ち上がってしまうような場合であっても、データ
端子39をハイ・インピーダンス状態とすることができ
る。

【0054】そして、出力回路以外の内部回路用の電源
電圧VDDが立ち上がった後は、VDD立ち上がり検出
信号STTは立ち下がり、インバータ16の出力=Hレ
ベルとなり、NAND回路17はクロック・バッファ1
1の出力/CLKに対してインバータとして機能するこ
とになる。

【0055】また、出力回路用の電源電圧VDDQが立
ち上がった後は、VDDQ立ち上がり検出信号STTQ
は立ち下がり、nMOSトランジスタ45=OFF、n
MOSトランジスタ46=OFFとなる。

【0056】ここに、データ出力サイクル時でない場合
には、出力イネーブル信号/OE=Hレベルとされるの
で、この場合には、NOR回路19の出力=Lレベル、
インバータ20の出力=Hレベルとなると共に、NOR
回路21の出力=Lレベル、インバータ22の出力=H
レベルとなる。

【0057】そして、外部クロックCLKがHレベルに
なると、クロック・バッファ11の出力/CLK=Lレ
ベル、NAND回路17の出力=Hレベル、インバータ
23の出力=Lレベル、伝送ゲート回路24=ON、伝
送ゲート回路27=ONとなる。

【0058】この結果、インバータ20の出力であるH
レベルは、ラッチ回路30にラッチされ、インバータ3
1の出力=Lレベル、インバータ40の出力=Hレベ
ル、pMOSトランジスタ41=OFFとなる。

【0059】また、インバータ22の出力であるHレベ
ルは、ラッチ回路33にラッチされ、インバータ34の
出力=Lレベル、インバータ42の出力=Hレベル、イ
ンバータ43の出力=Lレベル、nMOSトランジスタ
44=OFFとなる。

【0060】このように、データ出力サイクル時でない
場合には、出力制御回路15は、pMOSトランジスタ
41=OFF、nMOSトランジスタ44=OFFとな
るように出力回路38を制御するので、データ端子39
は、ハイ・インピーダンス状態となる。

【0061】これに対して、データ出力サイクル時にお
いては、出力イネーブル信号/OE=Lレベルとされる
ので、この場合には、NOR回路19は、インバータ1
8の出力に対してインバータとして機能すると共に、N
OR回路21は、リードデータRDに対してインバータ
として機能することになる。

【0062】ここに、リードデータRD=Hレベルの場
合には、インバータ18の出力=Lレベル、NOR回路
19の出力=Hレベル、インバータ20の出力=Lレベ
ルとなると共に、NOR回路21の出力=Lレベル、イ
ンバータ22の出力=Hレベルとなる。

【0063】そして、外部クロックCLKがHレベルに
なると、クロック・バッファ11の出力/CLK=Lレ
ベル、NAND回路17の出力=Hレベル、インバータ
23の出力=Lレベル、伝送ゲート回路24=ON、伝
送ゲート回路27=ONとなる。

【0064】この結果、インバータ20の出力であるL
レベルは、ラッチ回路30にラッチされ、インバータ3
1の出力=Hレベル、インバータ40の出力=Lレベ
ル、pMOSトランジスタ41=ONとなる。

【0065】また、インバータ22の出力であるHレベ
ルは、ラッチ回路33にラッチされ、インバータ34の
出力=Lレベル、インバータ42の出力=Hレベル、イ
ンバータ43の出力=Lレベル、nMOSトランジスタ
44=OFFとなる。

【0066】このように、データ出力サイクル時におい
て、リードデータRD=Hレベルの場合には、出力制御
回路15は、pMOSトランジスタ41=ON、nMO
Sトランジスタ44=OFFとなるように出力回路38
を制御するので、データ端子39に出力される出力デー
タDQはHレベルとなる。

【0067】これに対して、リードデータRD=Lレベ
ルの場合には、インバータ18の出力=Hレベル、NO
R回路19の出力=Lレベル、インバータ20の出力=
Hレベルとなると共に、NOR回路21の出力=Hレベ
ル、インバータ22の出力=Lレベルとなる。

【0068】そして、外部クロックCLKがHレベルに
なると、クロック・バッファ11の出力/CLK=Lレ
ベル、NAND回路17の出力=Hレベル、インバータ
23の出力=Lレベル、伝送ゲート回路24=ON、伝
送ゲート回路27=ONとなる。

【0069】この結果、インバータ20の出力であるH
レベルは、ラッチ回路30にラッチされ、インバータ3
1の出力=Lレベル、インバータ40の出力=Hレベ
ル、pMOSトランジスタ41=OFFとなる。

【0070】また、インバータ22の出力であるLレベ
ルは、ラッチ回路33にラッチされ、インバータ34の
出力=Hレベル、インバータ42の出力=Lレベル、イ
ンバータ43の出力=Hレベル、nMOSトランジスタ
44=ONとなる。

【0071】このように、データ出力サイクル時におい
て、リードデータRD=Lレベルの場合には、出力制御
回路15は、pMOSトランジスタ41=OFF、nM
OSトランジスタ44=ONとなるように出力回路38
を制御するので、データ端子39に出力される出力デー
タDQはLレベルとなる。

【0072】以上のように、本発明の実施の第1形態に
よれば、電源起動時、出力回路用の電源電圧VDDQ及
び出力回路以外の内部回路用の電源電圧VDDのいずれ
かが先に立ち上がってしまうような場合であっても、デ
ータ端子39をハイ・インピーダンス状態とすることが
できるので、同一の外部データバスに接続されている他
のシンクロナスDRAMとの間に貫通電流が流れること
を回避し、消費電力の低減化を図ることができる。

【0073】第2形態・・図4 図4は本発明の実施の第2形態の要部を示す回路図であ
り、本発明の実施の第2形態は、本発明の実施の第1形
態が備える出力制御回路15及び出力回路38の代わり
に、これら出力制御回路15及び出力回路38と回路構
成の異なる出力制御回路48及び出力回路49を設け、
その他については、本発明の実施の第1形態と同様に構
成したものである。

【0074】ここに、出力制御回路48において、50
はVDD立ち上がり検出信号STTを反転するインバー
タ、51はクロック・バッファ11から出力されるクロ
ック/CLKとインバータ50の出力とをNAND処理
するNAND回路である。

【0075】また、52はリードデータRDを反転する
インバータ、53はインバータ52の出力と出力イネー
ブル信号/OEとをNOR処理するNOR回路、54は
NOR回路53の出力を反転するインバータである。

【0076】また、55はリードデータRDと出力イネ
ーブル信号/OEとをNOR処理するNOR回路、56
はNOR回路55の出力を反転するインバータである。

【0077】また、57はNAND回路51の出力とN
OR回路53の出力とをNAND処理するNAND回
路、58はNAND回路57の出力を反転するインバー
タである。

【0078】また、59はNAND回路51の出力とイ
ンバータ54の出力とをNAND処理するNAND回
路、60はNAND回路59の出力を反転するインバー
タである。

【0079】また、61はNAND回路51の出力とイ
ンバータ56の出力とをNAND処理するNAND回
路、62はNAND回路61の出力を反転するインバー
タである。

【0080】また、63はNAND回路51の出力とN
OR回路55の出力とをNAND処理するNAND回
路、64はNAND回路63の出力を反転するインバー
タである。

【0081】なお、インバータ50、52、54、5
6、58、60、62、64、NAND回路51、5
7、59、61、63及びNOR回路53、55は、電
源電圧として、出力回路以外の内部回路用の電源電圧V
DDが供給されるものである。

【0082】また、出力回路49において、66はソー
スを接地線に接続され、ゲートをインバータ58の出力
端に接続され、インバータ58の出力によりON、OF
Fが制御されるスイッチ素子をなすnMOSトランジス
タである。

【0083】また、67はソースを接地線に接続され、
ゲートをインバータ60の出力端に接続され、インバー
タ60の出力によりON、OFFが制御されるスイッチ
素子をなすnMOSトランジスタである。

【0084】また、68はソースを接地線に接続され、
VDDQ立ち上がり検出信号STTQによりONとされ
るスイッチ素子をなすnMOSトランジスタである。

【0085】また、69はインバータ70、71からな
るラッチ回路であり、このラッチ回路69は、インバー
タ71の出力端とインバータ70の入力端との接続点を
nMOSトランジスタ66のドレインに接続され、イン
バータ70の出力端とインバータ71の入力端との接続
点をnMOSトランジスタ67、68のドレインに接続
されている。

【0086】また、72はインバータ70の出力を反転
するインバータ、73はソースをVDDQ電源線36に
接続され、ドレインをデータ端子39に接続され、ゲー
トをインバータ72の出力端に接続され、インバータ7
2の出力によりON、OFFが制御されるpMOSトラ
ンジスタである。

【0087】また、74はソースを接地線に接続され、
ゲートをインバータ62の出力端に接続され、インバー
タ62の出力によりON、OFFが制御されるスイッチ
素子をなすnMOSトランジスタである。

【0088】また、75はソースを接地線に接続され、
VDDQ立ち上がり検出信号STTQによりONとされ
るスイッチ素子をなすnMOSトランジスタである。

【0089】また、76はソースを接地線に接続され、
ゲートをインバータ64の出力端に接続され、インバー
タ64の出力によりON、OFFが制御されるスイッチ
素子をなすnMOSトランジスタである。

【0090】また、77はインバータ78、79からな
るラッチ回路であり、このラッチ回路77は、インバー
タ79の出力端とインバータ78の入力端との接続点を
nMOSトランジスタ74、75のドレインに接続さ
れ、インバータ78の出力端とインバータ79の入力端
との接続点をnMOSトランジスタ76のドレインに接
続されている。

【0091】また、80はインバータ78の出力を反転
するインバータ、81はドレインをデータ端子39に接
続され、ソースを接地線に接続され、ゲートをインバー
タ80の出力端に接続され、インバータ80の出力によ
りON、OFFが制御されるnMOSトランジスタであ
る。

【0092】なお、インバータ70、71、72、7
8、79、80は、電源電圧として、出力回路用の電源
電圧VDDQが供給されるものである。

【0093】このように構成された本発明の実施の第2
形態においては、電源起動時、電源電圧VDDが立ち上
がった場合には、VDD立ち上がり検出回路13からV
DD立ち上がり検出信号STTが出力される。

【0094】この結果、インバータ50の出力=Lレベ
ル、NAND回路51の出力=Hレベルとなり、NAN
D回路57は、NOR回路53の出力に対してインバー
タとして機能し、NAND回路59は、インバータ54
の出力に対してインバータとして機能し、NAND回路
61は、インバータ56の出力に対してインバータとし
て機能し、NAND回路63は、NOR回路55の出力
に対してインバータとして機能することになる。

【0095】また、この場合には、出力イネーブル信号
/OE=Hレベルとなり、NOR回路53の出力=Lレ
ベル、NAND回路57の出力=Hレベル、インバータ
58の出力=Lレベル、nMOSトランジスタ66=O
FFとなると共に、インバータ54の出力=Hレベル、
NAND回路59の出力=Lレベル、インバータ60の
出力=Hレベル、nMOSトランジスタ67=ONとな
る。

【0096】この結果、インバータ72の入力=Lレベ
ル、インバータ72の出力=Hレベル、pMOSトラン
ジスタ73=OFFとなる。

【0097】また、NOR回路55の出力=Lレベル、
インバータ56の出力=Hレベル、NAND回路61の
出力=Lレベル、インバータ62の出力=Hレベル、n
MOSトランジスタ74=ONとなると共に、NAND
回路63の出力=Hレベル、インバータ64の出力=L
レベル、nMOSトランジスタ76=OFFとなる。

【0098】この結果、インバータ78の入力=Lレベ
ル、インバータ78の出力=Hレベル、インバータ80
の出力=Lレベル、nMOSトランジスタ81=OFF
となる。

【0099】このように、電源起動時、出力回路以外の
内部回路用の電源電圧VDDが立ち上がった場合には、
出力制御回路48は、VDD立ち上がり検出信号STT
及び出力イネーブル信号/OEに制御され、pMOSト
ランジスタ73=OFF、nMOSトランジスタ81=
OFFとなるように出力回路49を制御する。

【0100】したがって、出力回路以外の内部回路用の
電源電圧VDDが出力回路用の電源電圧VDDQよりも
先に立ち上がってしまうような場合であっても、データ
端子39をハイ・インピーダンス状態とすることができ
る。

【0101】これに対して、電源起動時に、出力回路用
の電源電圧VDDQが立ち上がった場合には、VDDQ
立ち上がり検出回路37からVDDQ立ち上がり検出信
号STTQが出力される。

【0102】この結果、nMOSトランジスタ68=O
Nとなり、インバータ72の入力=Lレベル、インバー
タ72の出力=Hレベル、pMOSトランジスタ73=
OFFとなる。

【0103】また、nMOSトランジスタ75=ONと
なり、インバータ78の入力=Lレベル、インバータ7
8の出力=Hレベル、インバータ80の出力=Lレベ
ル、nMOSトランジスタ81=OFFとなる。

【0104】このように、電源起動時、出力回路用の電
源電圧VDDQが立ち上がった場合には、出力回路48
は、VDDQ立ち上がり検出信号STTQに制御され、
pMOSトランジスタ73=OFF、nMOSトランジ
スタ81=OFFとする。

【0105】したがって、出力回路用の電源電圧VDD
Qが出力回路以外の内部回路用の電源電圧VDDよりも
先に立ち上がってしまうような場合であっても、データ
端子39をハイ・インピーダンス状態とすることができ
る。

【0106】そして、出力回路以外の内部回路用の電源
電圧VDDが立ち上がった後は、VDD立ち上がり検出
信号STTは立ち下がり、インバータ50の出力=Hレ
ベルとなり、NAND回路51は、クロック・バッファ
11の出力/CLKに対してインバータとして機能す
る。

【0107】また、出力回路用の電源電圧VDDQが立
ち上がった後は、VDDQ立ち上がり検出信号STTQ
は立ち下がり、nMOSトランジスタ68、75=OF
Fとなる。

【0108】ここに、データ出力サイクル時でない場合
には、出力イネーブル信号/OE=Hレベルとされるの
で、この場合には、NOR回路53の出力=Lレベル、
インバータ54の出力=Hレベルとなると共に、NOR
回路55の出力=Lレベル、インバータ56の出力=H
レベルとなる。

【0109】ここに、外部クロックCLK=Hレベルと
なると、クロック・バッファ11の出力/CLK=Lレ
ベル、NAND回路51の出力=Hレベルとなる。

【0110】この結果、NAND回路57の出力=Hレ
ベル、インバータ58の出力=Lレベル、nMOSトラ
ンジスタ66=OFFとなると共に、NAND回路59
の出力=Lレベル、インバータ60の出力=Hレベル、
nMOSトランジスタ67=ONとなる。

【0111】この結果、インバータ72の入力=Lレベ
ル、インバータ72の出力=Hレベル、pMOSトラン
ジスタ73=OFFとなる。

【0112】また、NAND回路61の出力=Lレベ
ル、インバータ62の出力=Hレベル、nMOSトラン
ジスタ74=ONとなると共に、NAND回路63の出
力=Hレベル、インバータ64の出力=Lレベル、nM
OSトランジスタ76=OFFとなる。

【0113】この結果、インバータ78の入力=Lレベ
ル、インバータ78の出力=Hレベル、インバータ80
の出力=Lレベル、nMOSトランジスタ81=OFF
となる。

【0114】このように、データ出力サイクル時ではな
い場合には、出力制御回路48は、pMOSトランジス
タ73=OFF、nMOSトランジスタ81=OFFと
なるように出力回路49を制御するので、データ端子3
9は、ハイ・インピーダンス状態となる。

【0115】これに対して、データ出力サイクル時にお
いては、出力イネーブル信号/OE=Lレベルとされる
ので、この場合には、NOR回路53は、インバータ5
2の出力に対してインバータとして機能し、NOR回路
55は、リードデータRDに対してインバータとして機
能することになる。

【0116】ここに、リードデータRD=Hレベルの場
合には、インバータ52の出力=Lレベル、NOR回路
53の出力=Hレベル、インバータ54の出力=Lレベ
ルとなると共に、NOR回路55の出力=Lレベル、イ
ンバータ56の出力=Hレベルとなる。

【0117】ここに、外部クロックCLK=Hレベルと
なると、クロック・バッファ11の出力/CLK=Lレ
ベル、NAND回路51の出力=Hレベルとなる。

【0118】この結果、NAND回路57の出力=Lレ
ベル、インバータ58の出力=Hレベル、nMOSトラ
ンジスタ66=ONとなると共に、NAND回路59の
出力=Hレベル、インバータ60の出力=Lレベル、n
MOSトランジスタ67=OFFとなる。

【0119】したがって、インバータ70の入力=Lレ
ベル、インバータ70の出力=Hレベル、インバータ7
2の出力=Lレベル、pMOSトランジスタ73=ON
となる。

【0120】また、NAND回路61の出力=Lレベ
ル、インバータ62の出力=Hレベル、nMOSトラン
ジスタ74=ONとなると共に、NAND回路63の出
力=Hレベル、インバータ64の出力=Lレベル、nM
OSトランジスタ76=OFFとなる。

【0121】この結果、インバータ78の入力=Lレベ
ル、インバータ78の出力=Hレベル、インバータ80
の出力=Lレベル、nMOSトランジスタ81=OFF
となる。

【0122】このように、データ出力サイクル時におい
て、リードデータRD=Hレベルの場合には、出力制御
回路48は、pMOSトランジスタ73=ON、nMO
Sトランジスタ81=OFFとなるように出力回路49
を制御するので、データ端子39に出力される出力デー
タDQはHレベルとなる。

【0123】これに対して、リードデータRD=Lレベ
ルの場合には、インバータ52の出力=Hレベル、NO
R回路53の出力=Lレベル、インバータ54の出力=
Hレベルとなると共に、NOR回路55の出力=Hレベ
ル、インバータ56の出力=Lレベルとなる。

【0124】ここに、外部クロックCLK=Hレベルと
なると、クロック・バッファ11の出力/CLK=Lレ
ベル、NAND回路51の出力=Hレベルとなる。

【0125】この結果、NAND回路57の出力=Hレ
ベル、インバータ58の出力=Lレベル、nMOSトラ
ンジスタ66=OFFとなると共に、NAND回路59
の出力=Lレベル、インバータ60の出力=Hレベル、
nMOSトランジスタ67=ONとなる。

【0126】したがって、インバータ72の入力=Lレ
ベル、インバータ72の出力=Hレベル、pMOSトラ
ンジスタ73=OFFとなる。

【0127】また、NAND回路61の出力=Hレベ
ル、インバータ62の出力=Lレベル、nMOSトラン
ジスタ74=OFFとなると共に、NAND回路63の
出力=Lレベル、インバータ64の出力=Hレベル、n
MOSトランジスタ76=ONとなる。

【0128】したがって、インバータ80の入力=Lレ
ベル、インバータ80の出力=Hレベル、nMOSトラ
ンジスタ81=ONとなる。

【0129】このように、データ出力サイクル時におい
て、リードデータRD=Lレベルの場合には、出力制御
回路48は、pMOSトランジスタ73=OFF、nM
OSトランジスタ81=ONとなるように出力回路49
を制御するので、データ端子39に出力される出力デー
タDQはLレベルとなる。

【0130】以上のように、本発明の実施の第2形態に
よれば、電源起動時、出力回路用の電源電圧VDDQ及
び出力回路以外の内部回路用の電源電圧VDDのいずれ
かが先に立ち上がってしまうような場合であっても、デ
ータ端子39をハイ・インピーダンス状態とすることが
できるので、同一の外部データバスに接続されている他
のシンクロナスDRAMとの間に貫通電流が流れること
を回避し、消費電力の低減化を図ることができる。

【0131】また、本発明の実施の第2形態によれば、
ラッチ回路69、77を設けているので、出力回路用の
電源電圧VDDQの立ち上がりと、出力回路以外の内部
回路用の電源電圧VDDの立ち上がりとの間の時間差が
大きい場合においても、同一の外部データバスに接続さ
れている他のシンクロナスDRAMとの間に貫通電流が
流れることを回避することができる。

【0132】なお、本発明は、出力回路以外の内部回路
用の電源電圧VDDを降圧する電圧降圧回路を内蔵し、
出力回路及び出力制御回路以外の内部回路を電源電圧V
DDよりも低電圧で動作させるように構成される半導体
集積回路や、電源電圧VDDが電源電圧VDDQよりも
低電圧とされている半導体集積回路においても適用する
ことができる。

【0133】

【発明の効果】本発明中、第1の発明(請求項1記載の
半導体集積回路)によれば、電源起動時、第1の電源電
圧又は第2の電源電圧のいずれかが先に立ち上がってし
まうような場合であっても、データ端子をハイ・インピ
ーダンス状態にすることができるので、同一の外部デー
タバスに接続されている他の半導体集積回路との間に貫
通電流が流れることを回避し、消費電力の低減化を図る
ことができる。

【0134】本発明中、第2の発明(請求項2記載の半
導体集積回路)によれば、電源起動時、第1の電源電圧
又は第2の電源電圧のいずれかが先に立ち上がってしま
うような場合であっても、データ端子をハイ・インピー
ダンス状態にすることができるので、同一の外部データ
バスに接続されている他の半導体集積回路との間に貫通
電流が流れることを回避し、消費電力の低減化を図るこ
とができ、しかも、出力回路は簡単な回路構成で足り
る。

【0135】本発明中、第3の発明(請求項3記載の半
導体集積回路)によれば、電源起動時、第1の電源電圧
又は第2の電源電圧のいずれかが先に立ち上がってしま
うような場合であっても、データ端子をハイ・インピー
ダンス状態にすることができるので、同一の外部データ
バスに接続されている他の半導体集積回路との間に貫通
電流が流れることを回避し、消費電力の低減化を図るこ
とができるが、第1の発明の場合よりも長い期間、デー
タ端子をハイ・インピーダンス状態とすることができる
ので、特に、第1の電源電圧の立ち上がりと第2の電源
電圧の立ち上がりとの間の時間差が大きい場合が存在す
る環境で使用する場合に効果的である。

【図面の簡単な説明】

【図1】本発明の実施の第1形態の要部を示す回路図で
ある。

【図2】本発明の実施の第1形態が備えるVDD立ち上
がり検出回路の動作を示す波形図である。

【図3】本発明の実施の第1形態が備えるVDDQ立ち
上がり検出回路の動作を示す波形図である。

【図4】本発明の実施の第2形態の要部を示す回路図で
ある。

【図5】従来のシンクロナスDRAMの一例の要部を示
す回路図である。

【図6】図5に示す従来のシンクロナスDRAMが有す
る問題点を説明するための波形図である。

【符号の説明】

12 VDD電源線 36 VDDQ電源線 39 データ端子

フロントページの続き (72)発明者 相川 忠雄 神奈川県川崎市中原区上小田中4丁目1 番1号 富士通株式会社内 (72)発明者 望月 裕彦 神奈川県川崎市中原区上小田中4丁目1 番1号 富士通株式会社内 (56)参考文献 特開 平4−341997(JP,A) 特開 平7−111477(JP,A) (58)調査した分野(Int.Cl.7,DB名) G11C 11/40 - 11/4197

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項1】第1の電源電圧が印加される第1の電源端
    子と、 第2の電源電圧が印加される第2の電源端子と、 前記第1の電源電圧を監視し、前記第1の電源電圧の立
    ち上がりを検出したときは、パルス状の第1の電源電圧
    立ち上がり検出信号を出力する第1の電源電圧立ち上が
    り検出回路と、 前記第2の電源電圧を監視し、前記第2の電源電圧の立
    ち上がりを検出したときは、パルス状の第2の電源電圧
    立ち上がり検出信号を出力する第2の電源電圧立ち上が
    り検出回路と、 前記第1の電源電圧が供給され、前記第1の電源電圧立
    ち上がり検出回路が前記第1の電源電圧の立ち上がりを
    検出した時は、前記第1の電源電圧立ち上がり検出信号
    に制御され、データ端子をハイ・インピーダンス状態と
    し、データ出力動作時には、前記データ端子にデータを
    出力する出力回路と、 前記第2の電源電圧が供給され、前記第2の電源電圧立
    ち上がり検出回路が前記第2の電源電圧の立ち上がりを
    検出した時は、前記第2の電源電圧立ち上がり検出信号
    に制御され、前記出力回路が前記データ端子をハイ・イ
    ンピーダンス状態とするように前記出力回路を制御し、
    データ出力動作時には、内部回路から与えられるデータ
    に基づいて前記出力回路の出力動作を制御する出力制御
    回路とを備えていることを特徴とする半導体集積回路。
  2. 【請求項2】前記出力回路は、 前記第1の電源電圧が供給され、入力端に前記出力制御
    回路から第1の出力制御信号が供給される第1のインバ
    ータと、 ソースを前記第1の電源電圧を供給する第1の電源線に
    接続され、ドレインを前記データ端子に接続され、ゲー
    トを前記第1のインバータの出力端に接続されたpチャ
    ネル絶縁ゲート型電界効果トランジスタと、 前記第1の電源電圧が供給され、入力端に前記出力制御
    回路から第2の出力制御信号が供給される第2のインバ
    ータと、 前記第1の電源電圧が供給され、入力端を前記第2のイ
    ンバータの出力端に接続された第3のインバータと、 ドレインを前記データ端子に接続され、ソースを接地線
    に接続され、ゲートを前記第3のインバータの出力端に
    接続されたnチャネル絶縁ゲート型電界効果トランジス
    タと、 一端を前記第1のインバータの入力端に接続され、他端
    を前記接地線に接続され、前記第1の電源電圧立ち上が
    り検出信号により導通とされる第1のスイッチ素子と、 一端を前記第2のインバータの入力端に接続され、他端
    を前記接地線に接続され、前記第1の電源電圧立ち上が
    り検出信号により導通とされる第2のスイッチ素子とを
    備えていることを特徴とする請求項1記載の半導体集積
    回路。
  3. 【請求項3】前記出力回路は、 一端を接地線に接続され、前記第1の出力制御回路から
    出力される第1の出力制御信号により導通、非導通が制
    御される第1のスイッチ素子と、 前記第1の電源電圧が供給され、入力端を前記第1のス
    イッチ素子の他端に接続された第1のインバータと、 前記第1の電源電圧が供給され、入力端を前記第1のイ
    ンバータの出力端に接続され、出力端を前記第1のイン
    バータの入力端に接続された第2のインバータと、 前記第1の電源電圧が供給され、入力端を前記第1のイ
    ンバータの出力端に接続された第3のインバータと、 一端を前記第3のインバータの入力端に接続され、他端
    を前記接地線に接続され、前記出力制御回路から出力さ
    れる第2の出力制御信号により導通、非導通が制御され
    る第2のスイッチ素子と、 ソースを前記第1の電源電圧を供給する第1の電源線に
    接続され、ドレインを前記データ端子に接続され、ゲー
    トを前記第3のインバータの出力端に接続されたpチャ
    ネル絶縁ゲート型電界効果トランジスタと、 一端を接地線に接続され、前記第1の出力制御回路から
    出力される第3の出力制御信号により導通、非導通が制
    御される第3のスイッチ素子と、 前記第1の電源電圧が供給され、入力端を前記第3のス
    イッチ素子の他端に接続された第4のインバータと、 前記第1の電源電圧が供給され、入力端を前記第4のイ
    ンバータの出力端に接続され、出力端を前記第4のイン
    バータの入力端に接続された第5のインバータと、 前記第1の電源電圧が供給され、入力端を前記第5のイ
    ンバータの出力端に接続された第6のインバータと、 一端を前記第6のインバータの入力端に接続され、他端
    を前記接地線に接続され、前記出力制御回路から出力さ
    れる第4の出力制御信号により導通、非導通が制御され
    る第4のスイッチ素子と、 ドレインを前記データ端子に接続され、ソースを接地線
    に接続され、ゲートを前記第6のインバータの出力端に
    接続されたnチャネル絶縁ゲート型電界効果トランジス
    タと、 一端を前記第3のインバータの入力端に接続され、他端
    を前記接地線に接続され、前記第1の電源電圧立ち上が
    り検出信号により導通とされる第5のスイッチ素子と、 一端を前記第6のインバータの入力端に接続され、他端
    を前記接地線に接続され、前記第1の電源電圧立ち上が
    り検出信号により導通とされる第6のスイッチ素子とを
    備えていることを特徴とする請求項1記載の半導体集積
    回路。
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