EP1442522A2 - Verfahren zur steuerung eines ausgangs eines integrierten schaltkreises während des einschaltens und integrierter schaltkreis zur durchführung des verfahrens - Google Patents

Verfahren zur steuerung eines ausgangs eines integrierten schaltkreises während des einschaltens und integrierter schaltkreis zur durchführung des verfahrens

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EP1442522A2
EP1442522A2 EP02802644A EP02802644A EP1442522A2 EP 1442522 A2 EP1442522 A2 EP 1442522A2 EP 02802644 A EP02802644 A EP 02802644A EP 02802644 A EP02802644 A EP 02802644A EP 1442522 A2 EP1442522 A2 EP 1442522A2
Authority
EP
European Patent Office
Prior art keywords
integrated circuit
output
power
clock
signal
Prior art date
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Withdrawn
Application number
EP02802644A
Other languages
English (en)
French (fr)
Inventor
Majid Ghameshlu
Karlheinz Krause
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
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Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
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Withdrawn legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/24—Resetting means

Definitions

  • the present invention relates to a method for controlling an output of an integrated circuit while it is being switched on, and to an integrated circuit with at least one output, the integrated circuit being supplied with voltage by a voltage supply which can directly or indirectly supply a power-on signal , and wherein the power-on signal is applied to the integrated circuit via a power-on signal line.
  • the PLL circuits frequently used for clock generation have an undefined clock during their settling time, so there is no valid clock signal in the entire module.
  • Clock generation in the individual integrated circuits can also be unstable or invalid, especially if these are obtained from the module cycle using PLL circuits.
  • the synchronized reset of the clocked elements are mostly flip-flops, in the integrated circuits, which control the individual outputs, does not work without a clock signal.
  • flip-flops should each be equipped with asynchronous reset / preset inputs. This requires a high level of circuitry complexity within the integrated circuit.
  • the problem underlying the present invention is therefore to reduce the circuit complexity within the integrated circuit in order to achieve a defined power-on behavior of the circuit.
  • Output is set to a defined potential until a defined operating state of the integrated circuit is reached. This procedure only requires the wiring of all outputs without having to wire the entire core of the integrated circuit. Regardless of the size of the circuit core, this method therefore requires only a small amount of circuitry.
  • One embodiment of the method provides that the defined period of time extends until a defined operating state of the integrated circuit is reached.
  • the defined operating state can be determined in such a way that there are valid signals on the output side.
  • the defined operating state is reached as soon as the integrated circuit is initialized. In this operating state, the integrated circuit is ready for operation, therefore the output signals are also valid.
  • the output is set to a high-resistance potential becomes.
  • This potential, labeled High-Z has a neutral effect on the inputs / outputs of other circuits connected to the output, it prevents impermissible control of the respective input. This is particularly important for bi-directional inputs / outputs of the other circuit.
  • a power-on initialization is present which, after the power-on signal has been applied to the power-on signal line, can set the at least one output to a defined potential for a specific period of time.
  • the configuration of the integrated circuit according to the invention makes it possible to specify the output signal during the switch-on phase without having to take any technical measures relating to the behavior of the entire core of the circuit.
  • the configuration according to the invention only requires the addition of each circuit of the integrated circuit with additional circuit means, without having to make changes to the actual circuit core.
  • the defined potential is high-resistance (high-Z). This potential holds the least risk of contradicting outputs with interconnected circuits. Alternatively, a low or high level could also be created.
  • the specific period of time includes the period until the integrated circuit is initialized. The outputs of the integrated circuit are only valid afterwards. It is preferably provided that the specific time period includes the time period during which the module clock generator delivers no or no stable clock (t ⁇ tpu-BG), furthermore the time period during which the internal clock generation does not supply an internal clock (tpLLBG ⁇ t ⁇ t reS pond), the lock time of the internal clock generation (t re sond ⁇ t ⁇ tpLLAsic) and the time period (t PL As ⁇ c ⁇ t ⁇ tASICUNIT) in the initialization of the integrated circuit 1. After these phases have expired, the integrated circuit is more ready for operation.
  • the point in time at which the integrated circuit (1) is initialized is determined by the integrated circuit itself. This point in time is therefore not determined by a timer with e.g. fixed preset time, but by circuit-internal conditions that allow a reliable conclusion about the operational readiness of the integrated circuit.
  • the integrated circuit has several outputs. Multiple outputs enable the transmission of multiple independent signals.
  • the integrated circuit is supplied with a clock signal by a module clock.
  • the clock for several integrated circuits which is obtained from a central module clock, enables the integrated circuits to be synchronized.
  • the integrated circuit has an internal clock generation, which can reproduce the clock signal supplied by the module clock. In this way, the clock frequency of the integrated circuit can be chosen to be higher than the module clock.
  • the integrated circuit has a reset logic which enables the integrated circuit to be reset. Regardless of the operating state and in particular after the switch-on process, the integrated circuit can be reset in this way, the output (s) being set to a high-resistance potential in accordance with the procedure during the switch-on process.
  • the output is controlled via an output buffer. This measure galvanically isolates the circuit core from modules connected to the output.
  • the output buffer is driven by a flip-flop. In this way, the signal to be forwarded to the output is passed on with the clock.
  • the flip-flop is a master-slave D flip-flop. With this configuration of the flip-flop, no impermissible combinations of signals can occur.
  • an OR gate is arranged between the flip-flop and the enable input of the output buffer, the output of which is connected to the Enable input of the output buffer, the first input of which is connected to the Q output of the flip-flop and the second input of which is connected to the power-on initialization.
  • Figure 1 is a schematic diagram
  • An integrated circuit for example an application specific integrated circuit (ASIC) is supplied with the voltage required for operation via a voltage supply 2.
  • the voltage supply 2 supplies a power-on signal on a power-on signal line 3 when the supply voltage is present.
  • the signal can be applied directly to the integrated circuit or via further intermediate units (eg modules, Assemblies), and thus indirectly, be placed on them.
  • the integrated circuit 1 has several outputs 4, only one of which is shown here.
  • a module clock 5 supplies the clock signal for the integrated circuit 1 via a clock line 6.
  • the module clock 5 additionally delivers a lock signal 7.
  • the lock signal 7 can be omitted, in this case the signal is provided by an internal timer delivered.
  • the integrated circuit 1 u contains a circuit core, of which only the output of a circuit block 8 which controls the output 4 is shown in the present exemplary embodiment.
  • the integrated circuit 1 also has an internal clock generator 9, which is designed, for example, as a phase lock loop (PLL) circuit and multiplies the external clock of the clock line 6.
  • the internal clock generation 9 can be omitted if the module clock can be used directly.
  • the integrated circuit 1 has a power-on initialization 10 and a reset logic 11.
  • the output side of the circuit block 8 is a D flip-flop 12 which is usually implemented as a master-slave D flip. Whose clock input C is connected to the internal clock generation 9, the input D is connected via an AND gate 13 on the one hand to the reset logic 11 and on the other hand to the other logic of the core.
  • the non-inverting output Q of the D flip-flop 12 is connected to an output buffer 15 via a further AND gate 14, the second input of which is connected to the initialization 10.
  • the output buffer 15 is in principle an isolation amplifier with an inverting input.
  • Power supply 2 has a power-on signal on power-on signal line 3, but there is still no clock on clock line 6. At this moment, all switching states in circuit 1 are undefined. For this reason, as will be described in the following, output 4 is set to a defined high-resistance potential “High-Z” so that it does not carry any dangerous potential for the modules connected to it. Once in a signal is present at the inverted input of the output buffer 15, the output 4 is set to the potential "high-Z".
  • the input of the AND gate 14 connected to the power-on initialization 10 is at a low level, its output is also at a low level and, due to the inverting input of the output buffer 15, its output 4 is at a “high-Z w .
  • the input of the AND gate 14 connected to the power-on initialization 10 is switched to "high *", so that the state of the output 4 only depends on the state of the flip-flop 12, or its output Q, depends.
  • the fourth column (t s re ond P ⁇ t ⁇ tp L LAs ⁇ c) falls away.

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Abstract

Die vorliegende Erfindung betrifft ein Verfahren zur Steuerung eines Ausgangs eines integrierten Schaltkreises während des Einschaltens und integrierter Schaltkreis zur Durchführung des Verfahrens. Bei dem erfindungsgemäßen Verfahren ist vorgesehen, dass der Ausgang bis zum Erreichen eines definierten Betriebszustands des integrierten Schaltkreises auf ein definiertes Potential gelegt wird. Bei dem erfindungsgemäßen integrierten Schaltkreis ist vorgesehen, dass eine Power-on-Initialisation vorhanden ist, die nach Anliegen des Power-on-Signals an der Power-on-Signalleitung den mindestens einen Ausgang für einen bestimmten Zeitraum auf ein definiertes Potential legen kann.

Description

Beschreibung
Verfahren zur Steuerung eines Ausgangs eines integrierten Schaltkreises während des Einschaltens und integrierter Schaltkreis zur Durchführung des Verfahrens.
Die vorliegende Erfindung betrifft ein Verfahren zur Steuerung eines Ausgangs eines integrierten Schaltkreises während dessen Einschaltens sowie einen integrierten Schaltkreis mit mindestens einem Ausgang, wobei der integrierte Schaltkreis von einer Spannungsversorgung, die mittelbar oder unmittelbar ein Power-on-Signal liefern kann, mit Spannung versorgt wird, und wobei das Power-on-Signal an dem integrierten Schaltkreis über eine Power-on-Signalleitung gelegt wird.
Elektronische Baugruppen bestehen häufig aus einer Vielzahl von integrierten Schaltkreisen. Während des Einschaltens (Po- wer-on-Phase) der Baugruppe muss dabei gewährleistet werden, dass die verschiedenen Bausteine nicht gegeneinander arbei- ten. Dies bedeutet insbesondere, dass gewährleistet sein muss, dass miteinander verbundene Aus- und Eingänge verschiedener integrierter Schaltkreise keine sich widersprechenden Potentiale haben dürfen. Das Verhalten der integrierten Schaltkreise in der Einschaltphase ist im allgemeinen aus den nachfolgend genannten Gründen nicht vorhersehbar:
Die zur Takterzeugung häufig eingesetzten PLL-Schaltungen weisen während ihrer Einschwingzeit einen Undefinierten Takt auf, daher liegt in der gesamten Baugruppe kein gültiges Taktsignal an.
Auch in den einzelnen integrierten Schaltkreisen kann die Takterzeugung instabil oder ungültig sein, insbesondere wenn diese durch PLL-Schaltungen aus dem Baugruppentakt gewonnen werde .
Die synchrone Resetierung der abgetakteten Elemente, dies sind meist Flipflops, in den integrierten Schaltkreisen, die jeweils die einzelnen Ausgänge steuern, funktioniert ohne Taktsignal nicht.
Nur solche Flipflops, die asynchron durch die von dem integ- rierten Schaltkreis direkt stammende Reset-Leitung ohne dazwischen liegende Taktschaltung im integrierten Schaltkreis, bzw. der Baugruppe resetiert werden, haben während dieser Phase eindeutige Werte. Aufgrund technischer Anforderung wie z. B. einem Synchronisationsreset muss der integrierte Schaltkreis synchron zurückgesetzt werden. Daher werden die asynchronen Reset/Preseteingänge der Flipflops nicht bedient. Eine mögliche Lösung ist, die Flipflops synchron und asynchron zurückzusetzen. Dazu sind zwei Netze innerhalb des integrierten Schaltkreises notwendig, mit denen die Flipflops synchron oder asynchron zurückgesetzt werden können. Die
Flipflops üssten dazu jeweils mit asynchronem Reset-/Preset- Eingängen ausgestattet sein. Dies erfordert einen hohen schaltungstechnischen Aufwand innerhalb des integrierten Schaltkreises.
Das der vorliegenden Erfindung zugrunde liegende Problem ist es daher, den Schaltungsaufwand innerhalb des integrierten Schaltkreises zur Erzielung eines definierten Power-on- Verhaltens des Schaltkreises zu verringern.
Dieses Problem wird durch ein Verfahren nach Anspruch 14 sowie einen integrierten Schaltkreis nach Anspruch 1 gelöst. Bei dem erfindungsgemäßen Verfahren ist vorgesehen, dass der
Ausgang bis zum Erreichen eines definierten Betriebszustands des integrierten Schaltkreises auf ein definiertes Potential gelegt wird. Diese Vorgehensweise erfordert nur das Beschal- ten sämtlicher Ausgänge ohne den gesamten Kern des integrierten Schaltkreises beschälten zu müssen. Unabhängig von der Größe des Schaltungskernes erfordert dieses Verfahren daher nur einen geringen schaltungstechnischen Aufwand.
In einer Ausgestaltung des Verfahrens ist vorgesehen, dass der definierte Zeitraum bis zum Erreichen eines definierten Betriebszustands des integrierten Schaltkreises reicht. Der definierte Betriebszustand kann so bestimmt werden, daß aus- gangsseitig gültige Signale anliegen.
In einer weiteren Ausgestaltung des Verfahrens ist vorgesehen, dass innerhalb des Verfahrens ermittelt wird, wann der definierten Betriebszustands des integrierten Schaltkreises erreicht ist. Auf diese Weise kann auf eine Zeitschaltung, die bis zum Ablauf eines voreingestellten Zeitraumes den oder die Ausgänge auf ein definiertes Potential legt, verzichtet werden. Statt dessen wird der Zustand des integrierten Schaltkreises betrachtet und anhand messbarer Bedingungen das Erreichen dieses Zustandes bestimmt.
In einer weiteren Ausgestaltung des Verfahrens ist vorgesehen, dass der definierte Betriebszustand erreicht ist, sobald der integrierte Schaltkreis initialisiert ist. In diesem Betriebszustand ist der integrierte Schaltkreis betriebsbereit, daher sind auch die Ausgangssignale gültig.
In einer bevorzugten Ausführung des Verfahrens ist vorgesehen, dass der Ausgang auf ein hochohmiges Potential gelegt wird. Dieses mit High-Z bezeichnete Potential wirkt auf mit dem Ausgang verbundene Ein- / Ausgänge anderer Schaltkreise neutral, es verhindert eine unzulässige Ansteuerung des jeweiligen Einganges. Dies ist insbesondere von Belang bei bi- direktionalen Ein- / Ausgängen des anderen Schaltkreises.
Bei dem erfindungsgemäßen integrierten Schaltkreis ist vorgesehen, dass eine Power-on-Initialisation vorhanden ist, die nach Anliegen des Power-on-Signals an der Power-on- Signalleitung den mindestens einen Ausgang für einen bestimmten Zeitraum auf ein definiertes Potential legen kann. Die erfindungsgemäße Ausgestaltung des integrierten Schaltkreises ermöglicht es, ohne schaltungstechnische Maßnahmen bezüglich des Verhaltens des gesamten Kerns des Schaltkreises treffen zu müssen, das Ausgangssignal während der Einschaltphase vorzugeben. Die erfindungsgemäße Ausgestaltung bedarf nur der Ergänzung jedes Ausganges des integrierten Schaltkreises mit zusätzlichen Schaltungsmitteln, ohne Veränderungen am eigentlichen Schaltungskern vornehmen zu müssen.
In einer bevorzugten Ausführungsform des integrierten Schaltkreises ist vorgesehen, dass das definierte Potential hochoh- mig (High-Z) ist. Dieses Potential birgt das geringste Risiko sich widersprechender Ausgänge bei miteinander verbundenen Schaltkreisen. Alternativ könnte auch ein low oder high level angelegt werden.
In einer bevorzugten Ausführungsform des integrierten Schalt- kreises ist vorgesehen, dass der bestimmte Zeitraum den Zeit- räum umfasst, bis der integrierte Schaltkreis initialisiert ist. Die ausgänge des integrierten Schaltkreises sind erst danach gültig. Vorzugsweise ist dabei vorgesehen, dass der bestimmte Zeitraum den Zeitraum umfasst, während dem der Baugruppentaktgeber keinen oder keinen stabilen Takt liefert (t ≤ tpu-BG) , des weiteren den Zeitraum, während dem die interne Takterzeugung keinen internen takt liefert (tpLLBG < t < treSpond) , des weiteren die Lock-Zeit der internen Takterzeugung (tresond < t < tpLLAsic) sowie den Zeitabschnitt (tPLAsιc < t < tASICUNIT) in dem Initialisierung des integrierten Schaltkreises 1 erfolgt. Nach Ablauf dieser Phasen ist der integrierte Schaltkreis si- eher betriebsbereit.
In einer bevorzugten Ausführungsform des integrierten Schaltkreises ist des weiteren vorgesehen, dass der Zeitpunkt, an dem der integrierte Schaltkreis (1) initialisiert ist, durch den integrierten Schaltkreis selbst ermittelt wird. Dieser Zeitpunkt wird somit nicht durch einen Timer mit z.B. fest voreingestellter Zeit ermittelt, sondern durch schaltungsinterne Bedingungen, die einen sicheren Rückschluss auf die Betriebsbereitschaft des integrierten Schaltkreises erlauben.
In einer bevorzugten Ausführungsform des integrierten Schaltkreises ist vorgesehen, dass dieser über mehrere Ausgänge verfügt. Mehrere Ausgänge ermöglichen die Übertragung mehrerer unabhängiger Signale.
In einer bevorzugten Ausführungsform ist weiterhin vorgesehen, dass der integrierte Schaltkreis von einem Baugruppentaktgeber mit einem Taktsignal versorgt wird. Der von einem zentralen Baugruppentaktgeber bezogene Takt für mehrere in- tegrierte Schaltkreise ermöglicht eine synchrone Taktung der integrierten Schaltkreise. Weiterhin kann vorgesehen sein, dass der integrierte Schaltkreis über eine interne Takterzeugung verfügt, die das von dem Baugruppentaktgeber gelieferte Taktsignal vervielfältigen kann. Die Taktfrequenz des integrierten Schaltkreises kann auf diese Weise höher als der Baugruppentakt gewählt werden.
Weiterhin' kann vorgesehen sein, dass der integrierte Schaltkreis über eine Reset-Logik verfügt, die ein Zurücksetzen des integrierten Schaltkreises ermöglicht. Unabhängig vom Be- triebszustand und insbesondere nach dem Einschaltvorgang kann so der integrierte Schaltkreis zurückgesetzt werden, wobei der oder die Ausgänge auf ein hochohmiges Potential entsprechend der Vorgehensweise bei dem Einschaltvorgang gelegt werden.
In einer bevorzugten Ausführungsform ist vorgesehen, dass der Ausgang über ein Output-Buffer gesteuert wird. Diese Maßnahme bewirkt eine galvanische Trennung des Schaltungskerns von mit dem Ausgang verbundenen Baugruppen.
In einer bevorzugten Ausführungsform ist vorgesehen, dass. der Output-Buffer von einem Flipflop angesteuert wird. Auf diese Weise wird das an den Ausgang weiterzuleitende Signal taktgenau weitergegeben.
In der bevorzugten Ausführungsform ist weiterhin vorgesehen, dass der Flipflop ein Master-Slave-D-Flipflop ist. Bei dieser Ausgestaltung des Flipflops können keine unzulässigen Kombinationen von Signalen auftreten.
In der bevorzugten Ausführungsform ist weiterhin vorgesehen, dass zwischen dem Flipflop und dem Enable-Eingang des Output- Buffer ein ODER-Gatter angeordnet ist, dessen Ausgang mit dem Enable-Eingang des Output-Buffers, dessen erster Eingang mit dem Ausgang Q des Flipflops und dessen zweiter Eingang mit der Power-On-Initialisation verbunden ist. Auf diese Weise wird das Ausgangssignal des Flipflops nur dann weitergelei- tet, wenn seitens der Power-On-Initialisation ein High-level an dem ODER-Gatter anliegt.
Im folgenden wird ein Ausführungsbeispiel der vorliegenden Erfindung anhand der beiliegenden Zeichnungen näher beschrie- ben. Dabei zeigt:
Figur 1 ein Prinzipschaltbild;
Zunächst wird anhand Figur 1 der grundsätzliche Schaltungs- aufbau beschrieben. Ein integrierter Schaltkreis 1, dies kann beispielsweise ein sogenannter Application specific integrated circuit (ASIC) sein, wird über eine Spannungsversorgung 2 mit der für den Betrieb erforderlichen Spannung versorgt. Zusätzlich liefert die Spannungsversorgung 2 bei Anliegen der Versorgungsspannung ein Power-On-Signal auf einer Power-On- Signalleitung 3. Das Signal kann wie in der hier beschriebenen ausführungsform unmittelbar an den integrierten Schaltkreis gelegt sein oder über weitere dazwischen liegende Baueinheiten (z.B. Bausteine, Baugruppen), und damit mittelbar, an diesen gelegt sein. Der integrierte Schaltkreis 1 verfügt über mehrere Ausgänge 4, von denen hier nur einer dargestellt ist. Ein Baugruppen-Taktgeber 5 liefert über eine Taktleitung 6 das Taktsignal für den integrierten Schaltkreis 1. Der Baugruppentaktgeber 5 liefert zusätzlich ein Lock-Signal 7. Al- ternativ kann das Lock-Signal 7 entfallen, in diesem Fall wird das signal von einem internen Timer geliefert. Der integrierte Schaltkreis 1 u fasst einen Schaltungskern, von dem im vorliegenden Ausführungsbeispiel nur der Ausgang eines Schaltungsblocks 8 dargestellt ist, der den Ausgang 4 steuert. Der integrierte Schaltkreis 1 verfügt zudem über ei- ne interne Takterzeugung 9, die beispielsweise als Phase- Lock-Loop (PLL) -Schaltung ausgeführt ist und den externen Takt der Taktleitung 6 vervielfältigt. Die interne Takterzeugung 9 kann entfallen wenn der Baugruppentakt unmittelbar genutzt werden kann. Weiterhin verfügt der integrierte Schalt- kreis 1 über eine Power-On-Initialisation 10 sowie eine Re- set-Logik 11.
Die Ausgangsseite des Schaltungsblocks 8 ist ein D-Flipflop 12 das meist als Master-Slave-D-Flip realisiert ist. Dessen Takteingang C ist mit der internen Takterzeugung 9 verbunden, der Eingang D ist über ein UND-Gatter 13 zum einen mit der Reset-Logik 11, zum anderen mit der weiteren Logik des Cores verbunden. Der nicht invertierende Ausgang Q des D-Flipflops 12 ist über ein weiteres UND-Gatter 14, dessen zweiter Ein- gang mit der Initialisation 10 verbunden ist, mit einem Output Buffer 15 verbunden. Der Output Buffer 15 ist im Prinzip ein Trennverstärker mit einem invertierenden Eingang.
Im folgenden wird die Funktion der Schaltung beim Anschalten (Power-on-Phase) beschrieben. In diesem Fall liefert die
Spannungsversorgung 2 ein Power-on-Signal auf der Power-on- Signalleitung 3, es liegt aber noch kein Takt an der Taktleitung 6 an. Sämtliche Schaltzustände im Schaltkreis 1 sind in diesem Moment Undefiniert. Daher wird, wie im Folgenden be- schrieben wird, der Ausgang 4 auf ein definiertes hochohmiges Potential „High-Z' gelegt, so dass dieser für daran anschließende Baugruppen kein gefährliches Potential führt. Sobald in dem invertierten Eingang des Output Buffers 15 ein Signal anliegt, wird der Ausgang 4 auf das Potential "High-Z" gelegt.
Solange der mit der Power-on-Initialisation 10 verbundene Eingang des UND-Gatters 14 auf Low-Level liegt, liegt auch dessen Ausgang auf Low und durch den invertierenden Eingang des Output Buffers 15 dessen Ausgang 4 auf „High-Zw . Nach Ab- schluss der Power-On-Initialisierung des integrierten Schaltkreises 1 wird der mit der Power-on-Initialisation 10 verbun- dene Eingang des UND-Gatters 14 auf „High* geschaltet, so dass der Zustand des Ausgangs 4 nur noch vom Zustand des Flipflops 12, beziehungsweise dessen Ausgang Q, abhängt.
Nachfolgend wird das Zeitverhalten der Power-on- Initialisation 10 näher beschrieben. Diese schaltet den Ausgang 4 mittels des Output Buffers 15 erst dann von „High-Zλλ, wenn die Initialisierung des gesamten Schaltkreises 1 abgeschlossen ist. Dieser Vorgang kann in vier Zeitabschnitte aufgeteilt werden:
t ≤ tLLBG: Es handelt sich hier um den Zeitraum, innerhalb dessen der Baugruppentaktgeber 5 keinen oder keinen stabilen Takt liefert, zu dem aber bereits der integrierte Schaltkreis 1 mit Spannung versorgt ist.
tp BG < t < tresond: Während dieser Zeit liegt das Power-on- Signal der Stromversorgung der Power-on-Signalleitung 3 an, zugleich liegt der Takt des Baugruppentaktgebers 5 an der Taktleitung 6 an. Die interne Takterzeugung 9 liefert jedoch noch keinen internen Takt.
tresond < t < tpLLAsιc•" Es handelt sich hier um die Lockzeit der externen TakterZeugung. tpLLAsic < t < tAsicuNiT: In diesem Zeitabschnitt erfolgt die Initialisierung des integrierten Schaltkreises 1.
Während dieser vier Zeitabschnitte werden alle Ausgänge 4 des integrierten Schaltkreises 1 auf „High-Zλ geschaltet und erst nach der Initialisierung freigegeben. So wird gewährleistet, dass der integrierte Schaltkreis 1 keine Undefinierten und insbesondere keine aktiven Kegel austreibt. Low- oder High- Pegel werden mit Pull-ups beziehungsweise Pull-downs realisiert. Das Signal, durch den der Ausgang 4 des integrierten Schaltkreises 1 auf „High-Z' geschaltet wird, ist bis treSpond identisch mit dem Power-on-Signal der Spannungsversorgung 2 und wird nachher durch die Power-on-Initialisation 10 für den Takt der internen Takterzeugung 9 um + tAsιciNiτ verlängert. Die nachfolgende Tabelle fasst die Zustände für den I- nitialisierungszeitraum zusammen.
Falls der integrierte Schaltkreis 1 über keine interne Takterzeugung 9 verfügt fällt die vierte Spalte (tresPond < t < tpLLAsιc) weg.

Claims

Patentansprüche
1. Integrierter Schaltkreis (1) mit mindestens einem Ausgang (4), wobei der integrierte Schaltkreis (1) von einer Spannungsversorgung (2) , die mittelbar oder unmittelbar ein Power-On-Signal liefern kann, mit Spannung versorgt wird, und wobei das Power-On-Signal an dem integrierten Schaltkreis (1) über eine Power- On-Signal-Leitung (3) gelegt wird, dadurch gekennzeichnet, dass eine Power-On-Initialisation (10) vorhanden ist, die nach Anliegen des Power-On-Signals an der Power-On- Signal-Leitung (3) den mindestens einen Ausgang (4) für einen bestimmten Zeitraum auf ein definiertes Po- tential legen kann.
2. Integrierter Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, dass das definierte Potential hochoh ig (HighZ) ist.
Integrierter Schaltkreis nach Anspruch 1 oder 2, dadurch ge ennzeichnet, dass der bestimmte Zeitraum den Zeitraum umfasst, bis der integrierte Schaltkreis (1) initialisiert ist.
4. Integrierter Schaltkreis nach einem der Ansprüche 1 bis 3, dadurch ge ennzeichnet, dass der bestimmte Zeitraum den Zeitraum umfasst, während dem der Baugruppentaktgeber keinen oder keinen stabilen Takt liefert (t ≤ tPLLBG) / des weiteren den Zeitraum, während dem die interne Takterzeugung keinen internen takt liefert (tPLBG < t < trespond) r des weite- ren die Lock-Zeit der internen Takterzeugung (treSpond
< t < tpLLAsic) sowie den Zeitabschnitt (tPLLAsιc < t < tAsιcuNiτ) in dem Initialisierung des integrierten
Schaltkreises 1 erfolgt.
5. Integrierter Schaltkreis nach Anspruch 3 oder 4, dadurch gekennzeichnet, dass • • der Zeitpunkt, an dem der integrierte Schaltkreis (1) initialisiert ist, durch den integrierten Schaltkreis selbst ermittelt wird.
6. Integrierter Schaltkreis (1) nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass dieser über mehrere Ausgänge (4) verfügt.
7. Integrierter Schaltkreis (1) nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass dieser von einem Baugruppen-Taktgeber (5) mit einem
Taktsignal versorgt wird.
8. Integrierter Schaltkreis (1) nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass dieser über eine interne Takterzeugung (9) verfügt, die das von dem Baugruppen-Taktgeber (5) gelieferte Taktsignal vervielfältigen kann.
9. Integrierter Schaltkreis nach einem der Ansprüche 1 bis 8, dadurch ge ennzeichnet, dass dieser über eine Reset-Logik (11) verfügt, die ein zurücksetzen des integrierten Schaltkreises (1) ermöglicht.
10. Integrierter Schaltkreis (1) nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass der Ausgang (4) über einen Output-Buffer (15) gesteuert wird.
11. Integrierter Schaltkreis ( 1 ) nach Anspruch 10, dadu r ch g e k e nn z e i ch n e t , d a s s der enable-Eingang des Output-Buffers (15) von einem Flipflop (12) angesteuert wird.
12. Integrierter Schaltkreis (1) nach Anspruch 11, dadurch gekennzeichnet, dass der Flipflop (12) ein Master-Slave-D-Flipflop ist.
13. Integrierter Schaltkreis nach einem der Anprüche 11 oder 12, dadurch ge ennzeichnet, dass zwischen dem Flipflop (12) und dem Enable-Eingang des Output-Buffers (15) ein ODER - Gatter (14) angeordnet ist, dessen Ausgang mit dem Enable-Eingang des Output-Buffers (15) , dessen erster Eingang mit dem Aus- gang (Q) des Flipflop (12) und dessen zweiter Eingang mit der Power-On-Initialisation (10) verbunden ist.
14. Verfahren zur Steuerung eines Ausgangs (4) eines integrierten Schaltkreises (1) während dessen Einschal- tens (Power-On-Phase) , dadurch gekennzeichnet, dass der Ausgang (4) für einen bestimmten Zeitraum auf ein definiertes Potential, z.B. Low, High oder High-Z, gelegt wird.
15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, dass der definierte Zeitraum bis zum Erreichen eines definierten Betriebszustands des integrierten Schalt- kreises (1) reicht.
16. Verfahren nach einem der Ansprüche 14 oder 15, dadurch gekennzeichnet, dass innerhalb des Verfahrens ermittelt wird, wann der definierten Betriebszustands des integrierten Schaltkreises (1) erreicht ist.
17. Verfahren nach Anspruch 16, dadurch gekennzeichnet, dass der definierte Betriebszustand erreicht ist, sobald der integrierte Schaltkreis (1) initialisiert ist.
18. Verfahren nach einem der Ansprüche 14 bis 17, dadurch gekennzeichnet, dass der Ausgang (4) auf ein hochomi- ges Potential (High Z) gelegt wird.
EP02802644A 2001-11-09 2002-11-04 Verfahren zur steuerung eines ausgangs eines integrierten schaltkreises während des einschaltens und integrierter schaltkreis zur durchführung des verfahrens Withdrawn EP1442522A2 (de)

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* Cited by examiner, † Cited by third party
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JPS59126322A (ja) * 1982-12-29 1984-07-20 Fujitsu Ltd 半導体集積回路
JPS60116223A (ja) * 1983-11-28 1985-06-22 Hitachi Ltd ドライステ−トゲ−トの保護回路
US5338984A (en) * 1991-08-29 1994-08-16 National Semiconductor Corp. Local and express diagonal busses in a configurable logic array
GB2274032A (en) * 1993-01-05 1994-07-06 Mitel Corp Clock-sensitive processor reset circuit
US5565807A (en) * 1994-09-16 1996-10-15 National Semiconductor Corporation BiCMOS power-up circuit with hysteresis
GB2308687B (en) * 1995-12-27 1998-07-01 Holtek Microelectronics Inc Device for setting system reset status
JP3287248B2 (ja) * 1996-12-20 2002-06-04 富士通株式会社 半導体集積回路

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* Cited by examiner, † Cited by third party
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