JPS60116223A - ドライステ−トゲ−トの保護回路 - Google Patents
ドライステ−トゲ−トの保護回路Info
- Publication number
- JPS60116223A JPS60116223A JP58222005A JP22200583A JPS60116223A JP S60116223 A JPS60116223 A JP S60116223A JP 58222005 A JP58222005 A JP 58222005A JP 22200583 A JP22200583 A JP 22200583A JP S60116223 A JPS60116223 A JP S60116223A
- Authority
- JP
- Japan
- Prior art keywords
- tri
- gate
- state
- output
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0002—Multistate logic
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はトライステートゲートの保護方式に関するもの
である。
である。
トライステートゲートはコントロール信号によって出力
をＪＬｇＪ−−Ｌｒｎｐ４ｔｌａｎａ＜−状態にできる
ことからそれらの出力をｗ４４４ｄ： −ＡＮＤするこ
とができる。
をＪＬｇＪ−−Ｌｒｎｐ４ｔｌａｎａ＜−状態にできる
ことからそれらの出力をｗ４４４ｄ： −ＡＮＤするこ
とができる。
第１図はトライステートゲートのｗＬ４４ｄ、 −ＡＮ
Ｄを示す論理図である。トライステートゲート１はコン
トロール信号ｃ ｆ）Ｓ ＪＬｉｒｇＪＬの時ディセー
ブル状態といいＬＬμｍＬｍｐ４ｄａｎＯ＜となり、コ
ントロール信号Ｏが１ｔｕｒの時イネーブル状態といい
データ信号りをバスＢに出力する。通常使用時はコント
ロール信号ＣがＪｅｗになるのは多くとも１つであり２
つ以上のトライステートゲートがイネーブルになること
はない。
Ｄを示す論理図である。トライステートゲート１はコン
トロール信号ｃ ｆ）Ｓ ＪＬｉｒｇＪＬの時ディセー
ブル状態といいＬＬμｍＬｍｐ４ｄａｎＯ＜となり、コ
ントロール信号Ｏが１ｔｕｒの時イネーブル状態といい
データ信号りをバスＢに出力する。通常使用時はコント
ロール信号ＣがＪｅｗになるのは多くとも１つであり２
つ以上のトライステートゲートがイネーブルになること
はない。
しかし、電源投入時はコントロール信号Ｃ及びデータ信
号りがどういう状態になっているか制御されない。この
時、トライステートゲート１、がれμを出力し、トライ
ステートゲート１ｔがＪ、−ｔυを出力した場合、バス
Ｂを介してトライステートゲート１１からトライステー
トゲート１！へ貫通電流が流れることがある。この貫通
電流によってトライステートゲート１の出力トランジス
タが破壊する。
号りがどういう状態になっているか制御されない。この
時、トライステートゲート１、がれμを出力し、トライ
ステートゲート１ｔがＪ、−ｔυを出力した場合、バス
Ｂを介してトライステートゲート１１からトライステー
トゲート１！へ貫通電流が流れることがある。この貫通
電流によってトライステートゲート１の出力トランジス
タが破壊する。
この対策として電源投入時フリップ７四ツプのリセット
信号を発生し、このフリップ７０ツブの出力とコントロ
ール信号を論理積し、トライステートゲートを全てＡＪ
Ｊｌｌ −Ｌｍ７ｚ＋１ａｚｃｚにするものである。し
かしこの方法はフリップフロップ及びコントロール信号
毎の論理積ゲートが必要であり、コスト的に高価となる
ものであった。さらに、コントロール信号は論理積ゲー
トを介する為、信号の伝搬時間のかかるものであった。
信号を発生し、このフリップ７０ツブの出力とコントロ
ール信号を論理積し、トライステートゲートを全てＡＪ
Ｊｌｌ −Ｌｍ７ｚ＋１ａｚｃｚにするものである。し
かしこの方法はフリップフロップ及びコントロール信号
毎の論理積ゲートが必要であり、コスト的に高価となる
ものであった。さらに、コントロール信号は論理積ゲー
トを介する為、信号の伝搬時間のかかるものであった。
この発明の目的とするところは前記の如き従来の問題点
を除去するものであり、追加１−るゲートは少なく安価
となり、また伝搬時間のロスがないという効果を有する
トライステートゲートの保護回路を提供することにある
。
を除去するものであり、追加１−るゲートは少なく安価
となり、また伝搬時間のロスがないという効果を有する
トライステートゲートの保護回路を提供することにある
。
この発明の特徴とするところはトライスチルトフートの
コントロール信号はフリップフロップを介して入力して
いる為、このフリップフロップを利用して電源立上り時
にＪＬＬ−−Ｌｔｎｐシｔｌａｑａ＜にすることである
。
コントロール信号はフリップフロップを介して入力して
いる為、このフリップフロップを利用して電源立上り時
にＪＬＬ−−Ｌｔｎｐシｔｌａｑａ＜にすることである
。
以下、本発明の一実施例を第２図により説明する。
まず構成を述べる。コントロール信号Ｃは７リツプ７０
ツブ１０のデータに入力している。このコントロール信
号Ｃをタイミング信号Ｔでタイミング化する為、タイミ
ング信号Ｔ ｔｔｘ フリップフロップ１０のクロック
に入力している。このフリップ７四ツブ１ｏの出力をト
ライステートゲート１のコントロールピンに接続する。
ツブ１０のデータに入力している。このコントロール信
号Ｃをタイミング信号Ｔでタイミング化する為、タイミ
ング信号Ｔ ｔｔｘ フリップフロップ１０のクロック
に入力している。このフリップ７四ツブ１ｏの出力をト
ライステートゲート１のコントロールピンに接続する。
トライステートゲート１はデータ信号りを入力し、その
出力はパスＢで他のトライステートゲート１とｗｂ４４
ｃｌ −ＡＮＤ ｌ、ている。さらに、ダイオード１１
のＰ極は抵抗１２を介して電源に接続し、またコンデン
サ１５を介してグランドに接続する。ダイオード１１の
Ｎ極はＡＮＤゲート２ｏに入力する。
出力はパスＢで他のトライステートゲート１とｗｂ４４
ｃｌ −ＡＮＤ ｌ、ている。さらに、ダイオード１１
のＰ極は抵抗１２を介して電源に接続し、またコンデン
サ１５を介してグランドに接続する。ダイオード１１の
Ｎ極はＡＮＤゲート２ｏに入力する。
ＡＮＤ ケー ト２０の他方の入力はシステムリセット
ＲＫ接続する。ＡＮＤゲート２ｏの出方は該７リツプフ
ロツプ１ｏのセット端子に入力する。
ＲＫ接続する。ＡＮＤゲート２ｏの出方は該７リツプフ
ロツプ１ｏのセット端子に入力する。
つぎに動作につい℃述べる。電源を投入した時第６図に
示すように、電源の立上り時１’ＩＪＩに対して抵抗１
２とコンデンサ１５０時定数によりダイオード１１の出
力の立上り時間が遅れる。このためＡＮＤゲート２０の
出力がＪｅｗとなり、フリップフロップ１０をセットす
る。フリップ７０ツブ１０はセットされるとＬＬμｔな
り、トライステートゲート１は全べてＪＬｂμｍＪｒｍ
ｐ略ｄ４九〇４となり、貫通電流は流れない。
示すように、電源の立上り時１’ＩＪＩに対して抵抗１
２とコンデンサ１５０時定数によりダイオード１１の出
力の立上り時間が遅れる。このためＡＮＤゲート２０の
出力がＪｅｗとなり、フリップフロップ１０をセットす
る。フリップ７０ツブ１０はセットされるとＬＬμｔな
り、トライステートゲート１は全べてＪＬｂμｍＪｒｍ
ｐ略ｄ４九〇４となり、貫通電流は流れない。
他の実施例としては、第４図に示すように抵抗１２．コ
ンデンサ１５及びダイオード１１の替りにワンショット
タイプフリップフロップ２１を使う。
ンデンサ１５及びダイオード１１の替りにワンショット
タイプフリップフロップ２１を使う。
これは、ワンショットタイプフリップフロップ２１が電
源の立上り時にクロックパルスを出力することを利用す
るものである。これによって上記と同じ動作ができる。
源の立上り時にクロックパルスを出力することを利用す
るものである。これによって上記と同じ動作ができる。
本発明によれば
（１） 追加する部品がＡＮＤゲート、抵抗、コンデン
サ、ダイオード各１ヶであり、安価な構成でトライステ
ートゲートの電源立上りの貫通電流を防ぐことができる
。
サ、ダイオード各１ヶであり、安価な構成でトライステ
ートゲートの電源立上りの貫通電流を防ぐことができる
。
（２） 通常動作時、コントロール信号は７リツプフロ
ツプのクロックタイミングの遅れによってのみ決る為、
追加した部品による伝搬時間の遅れがない。
ツプのクロックタイミングの遅れによってのみ決る為、
追加した部品による伝搬時間の遅れがない。
等の効果がある。
第１図はトライステートゲートの構成図、第２図は本発
明の一実施例を示す構成図、第５図は波形の立上りタイ
ミング図、第４図は本発明の他の実施例を示す部分構成
図である。 １ニドライステートゲート １０：フリップフロップ Ｃ：コントロール信号 Ｂ：バス 第１図 男 ３ 図 第４回
明の一実施例を示す構成図、第５図は波形の立上りタイ
ミング図、第４図は本発明の他の実施例を示す部分構成
図である。 １ニドライステートゲート １０：フリップフロップ Ｃ：コントロール信号 Ｂ：バス 第１図 男 ３ 図 第４回
Claims (1)
- １、 コントロール信号が７リツプフロツプのデータと
して入力され、該フリップフロップの出力で高インピー
ダンスをコント四−ルするトライステートゲートにおい
て、電源の立上り時にパルスを発生する回路と、リセッ
ト信号をＡＮＤゲートを介し該フリップフロップのセッ
ト端子に入力することを特徴とするトライステートゲー
トの保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58222005A JPS60116223A (ja) | 1983-11-28 | 1983-11-28 | ドライステ−トゲ−トの保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58222005A JPS60116223A (ja) | 1983-11-28 | 1983-11-28 | ドライステ−トゲ−トの保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60116223A true JPS60116223A (ja) | 1985-06-22 |
Family
ID=16775601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58222005A Pending JPS60116223A (ja) | 1983-11-28 | 1983-11-28 | ドライステ−トゲ−トの保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60116223A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63164710A (ja) * | 1986-12-26 | 1988-07-08 | Mitsubishi Electric Corp | 半導体装置 |
| WO2001006655A1 (en) * | 1999-07-16 | 2001-01-25 | Thomson Licensing S.A. | Tristate circuit for power up conditions |
| WO2003041118A3 (de) * | 2001-11-09 | 2004-01-29 | Siemens Ag | Verfahren zur steuerung eines ausgangs eines integrierten schaltkreises während des einschaltens und integrierter schaltkreis zur durchführung des verfahrens |
| US6686770B1 (en) | 1999-07-16 | 2004-02-03 | Thomson Licensing S.A. | Tristate circuit for power up conditions |
-
1983
- 1983-11-28 JP JP58222005A patent/JPS60116223A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63164710A (ja) * | 1986-12-26 | 1988-07-08 | Mitsubishi Electric Corp | 半導体装置 |
| WO2001006655A1 (en) * | 1999-07-16 | 2001-01-25 | Thomson Licensing S.A. | Tristate circuit for power up conditions |
| US6686770B1 (en) | 1999-07-16 | 2004-02-03 | Thomson Licensing S.A. | Tristate circuit for power up conditions |
| WO2003041118A3 (de) * | 2001-11-09 | 2004-01-29 | Siemens Ag | Verfahren zur steuerung eines ausgangs eines integrierten schaltkreises während des einschaltens und integrierter schaltkreis zur durchführung des verfahrens |
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