JPH09171059A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH09171059A JPH09171059A JP7332197A JP33219795A JPH09171059A JP H09171059 A JPH09171059 A JP H09171059A JP 7332197 A JP7332197 A JP 7332197A JP 33219795 A JP33219795 A JP 33219795A JP H09171059 A JPH09171059 A JP H09171059A
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- JP
- Japan
- Prior art keywords
- circuit
- terminal
- potential
- signal
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- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
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Abstract
(57)【要約】
【課題】端子を増加することなくテストモードへの切り
換えが可能で、かつテストモード状態時にショート電流
の流れない半導体装置を提供する。 【解決手段】半導体集積回路において、双方向セルと、
比較回路と、フリップフロップ回路とからなり、前記双
方向セルの出力信号と入力信号との比較を前記比較回路
により行い、前記比較回路の出力を前記フリップフロッ
プ回路のクロックとする。また、前記フリップフロップ
回路により複数の双方向セルを制御する。また、前記比
較回路内にタイマ回路を設ける。 【効果】テストモードへの切り換えを誤動作なしに行え
る。ピン数を減らせるため、チップサイズやパッケージ
を小さくでき、チップコストを安くできる。
換えが可能で、かつテストモード状態時にショート電流
の流れない半導体装置を提供する。 【解決手段】半導体集積回路において、双方向セルと、
比較回路と、フリップフロップ回路とからなり、前記双
方向セルの出力信号と入力信号との比較を前記比較回路
により行い、前記比較回路の出力を前記フリップフロッ
プ回路のクロックとする。また、前記フリップフロップ
回路により複数の双方向セルを制御する。また、前記比
較回路内にタイマ回路を設ける。 【効果】テストモードへの切り換えを誤動作なしに行え
る。ピン数を減らせるため、チップサイズやパッケージ
を小さくでき、チップコストを安くできる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路のテ
ストモードの切り換え手法に関する。
ストモードの切り換え手法に関する。
【０００２】
【従来の技術】従来の半導体集積回路（ＩＣ）のテスト
モードの切り換えは、モード切り換え用の専用端子を設
けるのが主流であった。
モードの切り換えは、モード切り換え用の専用端子を設
けるのが主流であった。
【０００３】図５に従来のテスト回路図を示す。
【０００４】図５において、モード切り換えの専用端子
としてＸ１端子が設けられており、入力セル５０１によ
りＩＣ外部からのモード切り換え信号をＩＣ内部へ伝播
している。
としてＸ１端子が設けられており、入力セル５０１によ
りＩＣ外部からのモード切り換え信号をＩＣ内部へ伝播
している。
【０００５】また、双方向セル５０２、５０３はＸ１端
子からの信号により制御され、Ｘ１端子に接地電位（Ｌ
電位）を入力した場合は通常動作モードとなり、双方向
セル５０２、５０３は出力状態となるためＯＵＴ２，Ｏ
ＵＴ３端子に入力されるＩＣ内部からの信号をＸ２、Ｘ
３端子へ出力する。また、Ｘ１端子に電源電位（Ｈ電
位）を入力した場合はテストモードとなり、双方向セル
５０２、５０３は入力状態となるためＸ２、Ｘ３端子に
入力されるテスト信号はＡＮＤ５０４、５０５を介して
ＩＮ２、ＩＮ３端子へ伝播される。
子からの信号により制御され、Ｘ１端子に接地電位（Ｌ
電位）を入力した場合は通常動作モードとなり、双方向
セル５０２、５０３は出力状態となるためＯＵＴ２，Ｏ
ＵＴ３端子に入力されるＩＣ内部からの信号をＸ２、Ｘ
３端子へ出力する。また、Ｘ１端子に電源電位（Ｈ電
位）を入力した場合はテストモードとなり、双方向セル
５０２、５０３は入力状態となるためＸ２、Ｘ３端子に
入力されるテスト信号はＡＮＤ５０４、５０５を介して
ＩＮ２、ＩＮ３端子へ伝播される。
【０００６】また、入力セル５０１には、Ｘ１端子をオ
ープン状態にした場合に通常動作モードとなるようにプ
ルダウン抵抗５０６が設けられていた。
ープン状態にした場合に通常動作モードとなるようにプ
ルダウン抵抗５０６が設けられていた。
【０００７】
【発明が解決しようとする課題】しかし前述の従来技術
では、モード切り換え用の専用端子が必要なためピン数
が増えるという問題点を有する、また、テストモード状
態の間、プルダウン抵抗を介しショート電流が流れると
いう問題点も有する。
では、モード切り換え用の専用端子が必要なためピン数
が増えるという問題点を有する、また、テストモード状
態の間、プルダウン抵抗を介しショート電流が流れると
いう問題点も有する。
【０００８】そこで本発明はこのような問題点を解決す
るもので、その目的とするところは、端子を増加するこ
となくテストモードへの切り換えが可能で、かつテスト
モード状態時にショート電流の流れない半導体装置を提
供する事にある。
るもので、その目的とするところは、端子を増加するこ
となくテストモードへの切り換えが可能で、かつテスト
モード状態時にショート電流の流れない半導体装置を提
供する事にある。
【０００９】
【課題を解決するための手段】本発明の半導体装置は、
半導体集積回路において、双方向セルと、比較回路と、
フリップフロップ回路とからなり、前記双方向セルの出
力信号と入力信号との比較を前記比較回路により行い、
前記比較回路の出力を前記フリップフロップ回路のクロ
ックとしたことを特徴とする。
半導体集積回路において、双方向セルと、比較回路と、
フリップフロップ回路とからなり、前記双方向セルの出
力信号と入力信号との比較を前記比較回路により行い、
前記比較回路の出力を前記フリップフロップ回路のクロ
ックとしたことを特徴とする。
【００１０】また、前記フリップフロップ回路により複
数の双方向セルを制御することを特徴とする。
数の双方向セルを制御することを特徴とする。
【００１１】また、前記比較回路内にタイマ回路を設け
たことを特徴とする。
たことを特徴とする。
【００１２】
【発明の実施の形態】本発明の第１の実施例として図１
にテスト回路図を示す。
にテスト回路図を示す。
【００１３】図１において、双方向セル１０１のコント
ロール端子はＬ電位にクリップされており、常に出力状
態でありＩＣ内部からＯＵＴ１端子に伝播された信号を
Ｘ１端子に伝播しＩＣ外部に出力している。
ロール端子はＬ電位にクリップされており、常に出力状
態でありＩＣ内部からＯＵＴ１端子に伝播された信号を
Ｘ１端子に伝播しＩＣ外部に出力している。
【００１４】また、双方向セル１０１の入力信号および
出力信号、つまりＯＵＴ１端子とＡ点の信号の比較回路
としてＥＸＯ１０４が設けられており、ＥＸＯ１０４の
出力がリセット付きトグルフリップフロップ（ＴＦＲ）
１０６のクロックに接続している。ここで、ＯＵＴ１端
子とＡ点の信号は同一であるため、Ｂ点の電位は常時Ｌ
電位でありＴＦＲ１０６にクロック信号が入力されるこ
とはない。
出力信号、つまりＯＵＴ１端子とＡ点の信号の比較回路
としてＥＸＯ１０４が設けられており、ＥＸＯ１０４の
出力がリセット付きトグルフリップフロップ（ＴＦＲ）
１０６のクロックに接続している。ここで、ＯＵＴ１端
子とＡ点の信号は同一であるため、Ｂ点の電位は常時Ｌ
電位でありＴＦＲ１０６にクロック信号が入力されるこ
とはない。
【００１５】また、パワーオンリセット回路１０５がＴ
ＦＲ１０６のリセット端子に接続しているため、電源投
入時のＣ点の初期値はＬ電位である。
ＦＲ１０６のリセット端子に接続しているため、電源投
入時のＣ点の初期値はＬ電位である。
【００１６】よって、双方向セル１０２および１０３は
ＴＦＲ１０６の出力信号によって制御されているため、
通常は出力状態であり、ＯＵＴ２およびＯＵＴ３端子に
伝播された信号をそれぞれＸ２およびＸ３端子に伝播し
ＩＣ外部に出力している。また、テスト信号を伝播する
ＩＮ２，ＩＮ３端子はＡＮＤ１０７、１０８によって、
Ｈ電位に固定されている。
ＴＦＲ１０６の出力信号によって制御されているため、
通常は出力状態であり、ＯＵＴ２およびＯＵＴ３端子に
伝播された信号をそれぞれＸ２およびＸ３端子に伝播し
ＩＣ外部に出力している。また、テスト信号を伝播する
ＩＮ２，ＩＮ３端子はＡＮＤ１０７、１０８によって、
Ｈ電位に固定されている。
【００１７】ここで、テストモードへの切り換え方法を
図１の回路の論理波形図である図２を用い説明する。図
２において通常、Ｘ１端子およびＡ点の信号はＯＵＴ１
端子の信号に対して双方向セル１０１のセル遅延とＸ１
端子の負荷容量の充電時間だけ遅れ伝播される。よっ
て、ＯＵＴ１端子がＬ電位からＨ電位へ、またはＨ電位
からＬ電位へ遷移した場合、ＯＵＴ１端子とＡ点の伝播
遅延分のパルスがＢ点に発生する。ここで、Ｘ１端子を
ＯＵＴ１端子の信号と反対の電位にクリップした場合、
ＯＵＴ１の電位とＡ点の電位が反対になるためＢ点にク
リップ時間分のパルスが発生する。これによりＴＦＲ１
０６に対する充分なクロック信号が得られるためＴＦＲ
１０６の出力のＣ点の電位はＬ電位からＨ電位へと切り
換わる。
図１の回路の論理波形図である図２を用い説明する。図
２において通常、Ｘ１端子およびＡ点の信号はＯＵＴ１
端子の信号に対して双方向セル１０１のセル遅延とＸ１
端子の負荷容量の充電時間だけ遅れ伝播される。よっ
て、ＯＵＴ１端子がＬ電位からＨ電位へ、またはＨ電位
からＬ電位へ遷移した場合、ＯＵＴ１端子とＡ点の伝播
遅延分のパルスがＢ点に発生する。ここで、Ｘ１端子を
ＯＵＴ１端子の信号と反対の電位にクリップした場合、
ＯＵＴ１の電位とＡ点の電位が反対になるためＢ点にク
リップ時間分のパルスが発生する。これによりＴＦＲ１
０６に対する充分なクロック信号が得られるためＴＦＲ
１０６の出力のＣ点の電位はＬ電位からＨ電位へと切り
換わる。
【００１８】よって、出力状態にあった双方向セル１０
２、１０３は入力状態に切り換わり、Ｘ２およびＸ３端
子から入力される信号がＡＮＤ１０７、１０８を介して
ＩＮ２およびＩＮ３端子に伝播され、Ｘ２およびＸ３端
子をテスト回路の入力ピンとして使用する事ができる。
２、１０３は入力状態に切り換わり、Ｘ２およびＸ３端
子から入力される信号がＡＮＤ１０７、１０８を介して
ＩＮ２およびＩＮ３端子に伝播され、Ｘ２およびＸ３端
子をテスト回路の入力ピンとして使用する事ができる。
【００１９】また、通常モードからテストモードへの切
り換えおよびテストモードから通常モードへの切り換え
時において、Ｘ１端子をＯＵＴ１端子の反対の電位にク
リップしている間は、端子とグランド間または電源とグ
ランド間にショート電流が流れるが、モードの切り換え
が終了し、クリップを解除することによりショート電流
は流れなくなる。
り換えおよびテストモードから通常モードへの切り換え
時において、Ｘ１端子をＯＵＴ１端子の反対の電位にク
リップしている間は、端子とグランド間または電源とグ
ランド間にショート電流が流れるが、モードの切り換え
が終了し、クリップを解除することによりショート電流
は流れなくなる。
【００２０】このように、テストピンを新たに追加する
ことなくテストモードへの切り換えができ、かつテスト
モードに切り換えてもショート電流の流れない回路を構
成することが可能となる。
ことなくテストモードへの切り換えができ、かつテスト
モードに切り換えてもショート電流の流れない回路を構
成することが可能となる。
【００２１】また、本発明の第２の実施例として図３に
テスト回路図を示す。
テスト回路図を示す。
【００２２】図３において、双方向セル３０１のコント
ロール端子はＬ電位にクリップされており、常に出力状
態でありＩＣ内部からＯＵＴ１端子に伝播された信号を
Ｘ１端子に伝播しＩＣ外部に出力している。
ロール端子はＬ電位にクリップされており、常に出力状
態でありＩＣ内部からＯＵＴ１端子に伝播された信号を
Ｘ１端子に伝播しＩＣ外部に出力している。
【００２３】また、双方向セル３０１の入力信号および
出力信号、つまりＯＵＴ１端子とＡ点の信号の比較回路
としてＥＸＯ３０４が設けられており、また、ＯＵＴ１
端子に遅延回路３０９とＥＸＮ３１０が接続されＯＵＴ
１端子の信号変化時に遅延回路３０９の遅延分のＬ電位
パルスを発生するタイマ回路を構成している。ＥＸＯ３
０４の出力とＥＸＮ３１０の出力のＡＮＤをとるＡＮＤ
３１１がＴＦＲ３０６のクロックに接続している。ここ
で、ＯＵＴ１端子とＡ点の信号は同一であるため、Ｂ点
およびＤ点の電位は常時Ｌ電位でありＴＦＲ３０６にク
ロック信号が入力されることはない。
出力信号、つまりＯＵＴ１端子とＡ点の信号の比較回路
としてＥＸＯ３０４が設けられており、また、ＯＵＴ１
端子に遅延回路３０９とＥＸＮ３１０が接続されＯＵＴ
１端子の信号変化時に遅延回路３０９の遅延分のＬ電位
パルスを発生するタイマ回路を構成している。ＥＸＯ３
０４の出力とＥＸＮ３１０の出力のＡＮＤをとるＡＮＤ
３１１がＴＦＲ３０６のクロックに接続している。ここ
で、ＯＵＴ１端子とＡ点の信号は同一であるため、Ｂ点
およびＤ点の電位は常時Ｌ電位でありＴＦＲ３０６にク
ロック信号が入力されることはない。
【００２４】また、パワーオンリセット回路３０５がＴ
ＦＲ３０６のリセット端子に接続しているため、電源投
入時のＥ点の初期値はＬ電位である。
ＦＲ３０６のリセット端子に接続しているため、電源投
入時のＥ点の初期値はＬ電位である。
【００２５】よって、双方向セル３０２および３０３は
ＴＦＲ３０６の出力信号によって制御されているため、
通常は出力状態であり、ＯＵＴ２およびＯＵＴ３端子に
伝播された信号をそれぞれＸ２およびＸ３端子に伝播し
ＩＣ外部に出力している。また、テスト信号を伝播する
ＩＮ２，ＩＮ３端子はＡＮＤ３０７、３０８によって、
Ｈ電位に固定されている。
ＴＦＲ３０６の出力信号によって制御されているため、
通常は出力状態であり、ＯＵＴ２およびＯＵＴ３端子に
伝播された信号をそれぞれＸ２およびＸ３端子に伝播し
ＩＣ外部に出力している。また、テスト信号を伝播する
ＩＮ２，ＩＮ３端子はＡＮＤ３０７、３０８によって、
Ｈ電位に固定されている。
【００２６】ここで、テストモードへの切り換え方法を
図３の回路の論理波形図である図４を用い説明する。図
４において通常、Ｘ１端子およびＡ点の信号はＯＵＴ１
端子の信号に対して双方向セル３０１のセル遅延とＸ１
端子の負荷容量の充電時間だけ遅れ伝播される。よっ
て、ＯＵＴ１端子がＬ電位からＨ電位へ、またはＨ電位
からＬ電位へ遷移した場合、ＯＵＴ１端子とＡ点の伝播
遅延分のパルスがＢ点に発生し、遅延回路３０９の遅延
時間分のＬ電位パルスがＣ点に発生する。
図３の回路の論理波形図である図４を用い説明する。図
４において通常、Ｘ１端子およびＡ点の信号はＯＵＴ１
端子の信号に対して双方向セル３０１のセル遅延とＸ１
端子の負荷容量の充電時間だけ遅れ伝播される。よっ
て、ＯＵＴ１端子がＬ電位からＨ電位へ、またはＨ電位
からＬ電位へ遷移した場合、ＯＵＴ１端子とＡ点の伝播
遅延分のパルスがＢ点に発生し、遅延回路３０９の遅延
時間分のＬ電位パルスがＣ点に発生する。
【００２７】ここで、遅延回路３０９の遅延時間を双方
向セル３０１のＯＵＴ１端子とＡ点の遅延時間に比べ充
分大きく設定することにより、ＡＮＤ３１１の出力Ｄ点
にパルスが発生することはない。
向セル３０１のＯＵＴ１端子とＡ点の遅延時間に比べ充
分大きく設定することにより、ＡＮＤ３１１の出力Ｄ点
にパルスが発生することはない。
【００２８】また、Ｘ１端子をＯＵＴ１端子の信号と反
対の電位にクリップした場合、ＯＵＴ１の電位とＡ点の
電位が反対になるためＢ点にクリップ時間分のパルスが
発生するが、ＯＵＴ１端子は変化していないためＣ点は
Ｈ電位のままである。よって、Ｄ点にはＢ点のクリップ
時間分のパルスがそのまま伝播され、これによりＴＦＲ
３０６に対する充分なクロック信号が得られるためＴＦ
Ｒ３０６の出力のＥ点の電位はＬ電位からＨ電位へと切
り換わる。
対の電位にクリップした場合、ＯＵＴ１の電位とＡ点の
電位が反対になるためＢ点にクリップ時間分のパルスが
発生するが、ＯＵＴ１端子は変化していないためＣ点は
Ｈ電位のままである。よって、Ｄ点にはＢ点のクリップ
時間分のパルスがそのまま伝播され、これによりＴＦＲ
３０６に対する充分なクロック信号が得られるためＴＦ
Ｒ３０６の出力のＥ点の電位はＬ電位からＨ電位へと切
り換わる。
【００２９】よって、出力状態にあった双方向セル３０
２、３０３は入力状態に切り換わり、Ｘ２およびＸ３端
子から入力される信号がＡＮＤ３０７、３０８を介して
ＩＮ２およびＩＮ３端子に伝播され、Ｘ２およびＸ３端
子をテスト回路の入力ピンとして使用する事ができる。
２、３０３は入力状態に切り換わり、Ｘ２およびＸ３端
子から入力される信号がＡＮＤ３０７、３０８を介して
ＩＮ２およびＩＮ３端子に伝播され、Ｘ２およびＸ３端
子をテスト回路の入力ピンとして使用する事ができる。
【００３０】また、通常モードからテストモードへの切
り換えおよびテストモードから通常モードへの切り換え
時において、Ｘ１端子をＯＵＴ１端子の反対の電位にク
リップしている間は、端子とグランド間または電源とグ
ランド間にショート電流が流れるが、モードの切り換え
が終了し、クリップを解除することによりショート電流
は流れなくなる。
り換えおよびテストモードから通常モードへの切り換え
時において、Ｘ１端子をＯＵＴ１端子の反対の電位にク
リップしている間は、端子とグランド間または電源とグ
ランド間にショート電流が流れるが、モードの切り換え
が終了し、クリップを解除することによりショート電流
は流れなくなる。
【００３１】また、遅延回路３０９およびＥＸＮ３１０
によるタイマ回路によりＯＵＴ１端子の信号変化時の微
小パルスのＴＦＲ３０６への伝播を防ぐことができ、モ
ード切り換えの誤動作を防止することができる。
によるタイマ回路によりＯＵＴ１端子の信号変化時の微
小パルスのＴＦＲ３０６への伝播を防ぐことができ、モ
ード切り換えの誤動作を防止することができる。
【００３２】このように、テストピンを新たに追加する
ことなくテストモードへの切り換えができ、モード切り
換えの誤動作がなく、かつテストモードに切り換えても
ショート電流の流れない回路を構成することが可能とな
る。
ことなくテストモードへの切り換えができ、モード切り
換えの誤動作がなく、かつテストモードに切り換えても
ショート電流の流れない回路を構成することが可能とな
る。
【００３３】また、図１および図３において、モード切
り換え信号により制御されるセルとして双方向セルを用
いたが、これは制御信号により状態を切り換えられる全
てのセルおいても同様に対応する。
り換え信号により制御されるセルとして双方向セルを用
いたが、これは制御信号により状態を切り換えられる全
てのセルおいても同様に対応する。
【００３４】また、図１および図３において、モード切
り換え信号により制御されるセルとして２つの双方向セ
ルを用いたが、これはＩＣ内に構成可能なセル数におい
ても同様に対応する。
り換え信号により制御されるセルとして２つの双方向セ
ルを用いたが、これはＩＣ内に構成可能なセル数におい
ても同様に対応する。
【００３５】また、図１および図３において、モード切
り換え信号により制御されるセルとして通常モードで出
力状態の双方向セルを用いたが、これは通常モードで入
力状態の双方向セルにおいても同様に対応する。
り換え信号により制御されるセルとして通常モードで出
力状態の双方向セルを用いたが、これは通常モードで入
力状態の双方向セルにおいても同様に対応する。
【００３６】また、図３において、遅延回路とＥＸＮを
使ったタイマ回路を用いたが、これは信号遷移時に一定
のパルスを発生できる全てのタイマ回路においても同様
に対応する。
使ったタイマ回路を用いたが、これは信号遷移時に一定
のパルスを発生できる全てのタイマ回路においても同様
に対応する。
【００３７】
【発明の効果】以上述べたように本発明によれば、テス
トピンを新たに追加することなくテストモードへの切り
換えを誤動作なしに行えるという効果がある。
トピンを新たに追加することなくテストモードへの切り
換えを誤動作なしに行えるという効果がある。
【００３８】また、テストモードに切り換えてもショー
ト電流の流れない回路を構成することができるという効
果もある。
ト電流の流れない回路を構成することができるという効
果もある。
【００３９】また、ピン数を減らせるため、チップサイ
ズやパッケージを小さくでき、チップコストを安くでき
るという効果もある。
ズやパッケージを小さくでき、チップコストを安くでき
るという効果もある。
【図１】本発明の第１の実施例を示すテスト回路図。
【図２】図１のテスト回路の論理動作を示す波形図。
【図３】本発明の第２の実施例を示すテスト回路図。
【図４】図３のテスト回路の論理動作を示す波形図。
【図５】従来例を示すテスト回路図。
１０１、１０２、１０３、３０１、３０２、３０３、５
０２、５０３ 双方向セル １０４、３０４ ＥＸＯ １０５、３０５ パワーオンリセット回路 １０６、３０６ ＴＦＲ １０７、１０８、３０７、３０８、３１１、５０４、５
０５ ＡＮＤ ３０９ 遅延回路 ３１０ ＥＸＮ ５０１ 入力セル ５０６ プルダウン抵抗
０２、５０３ 双方向セル １０４、３０４ ＥＸＯ １０５、３０５ パワーオンリセット回路 １０６、３０６ ＴＦＲ １０７、１０８、３０７、３０８、３１１、５０４、５
０５ ＡＮＤ ３０９ 遅延回路 ３１０ ＥＸＮ ５０１ 入力セル ５０６ プルダウン抵抗
Claims (3)
- 【請求項１】半導体集積回路において、双方向セルと、
比較回路と、フリップフロップ回路とからなり、前記双
方向セルの出力信号と入力信号との比較を前記比較回路
により行い、前記比較回路の出力を前記フリップフロッ
プ回路のクロックとしたことを特徴とした半導体装置。 - 【請求項２】前記フリップフロップ回路により複数の双
方向セルを制御することを特徴とした、請求項１記載の
半導体装置。 - 【請求項３】前記比較回路内にタイマ回路を設けたこと
を特徴とした、請求項１および請求項２記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7332197A JPH09171059A (ja) | 1995-12-20 | 1995-12-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7332197A JPH09171059A (ja) | 1995-12-20 | 1995-12-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09171059A true JPH09171059A (ja) | 1997-06-30 |
Family
ID=18252264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7332197A Withdrawn JPH09171059A (ja) | 1995-12-20 | 1995-12-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09171059A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100496859B1 (ko) * | 2002-08-13 | 2005-06-22 | 삼성전자주식회사 | 동작모드 설정기능을 가진 반도체 집적회로 |
-
1995
- 1995-12-20 JP JP7332197A patent/JPH09171059A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100496859B1 (ko) * | 2002-08-13 | 2005-06-22 | 삼성전자주식회사 | 동작모드 설정기능을 가진 반도체 집적회로 |
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