JPH03141391A - 多出力ドライバ集積回路 - Google Patents
多出力ドライバ集積回路Info
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- JPH03141391A JPH03141391A JP28038889A JP28038889A JPH03141391A JP H03141391 A JPH03141391 A JP H03141391A JP 28038889 A JP28038889 A JP 28038889A JP 28038889 A JP28038889 A JP 28038889A JP H03141391 A JPH03141391 A JP H03141391A
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- 238000010586 diagram Methods 0.000 description 18
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- 101150005343 INHA gene Proteins 0.000 description 2
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Landscapes
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、多数のＬＣＤ （液晶表示素子）等を駆動す
る多出力ドライバ集積回路に関し、特に、各出力毎のオ
ン抵抗ないしオン／オフ応答速度（伝達時間）を可変調
節できる多出力ドライバ集積回路に関する。
る多出力ドライバ集積回路に関し、特に、各出力毎のオ
ン抵抗ないしオン／オフ応答速度（伝達時間）を可変調
節できる多出力ドライバ集積回路に関する。
［従来の技術］
従来のＬＣＤドライバ集積回路は、第１１図に示すよう
に、シリアルデータ信号ＤＩＮを転送りロックＣＬＫが
加わるたびに次段ヘシフトさせるｎ段（例えば６４ビツ
ト）のシフトレジスタ１と、ラッチ信号ＬＡＴＣＨの入
来に同期してシフトレジスタ１の各段の内容をパラレル
データとして取り込みこれを一時保持するラッチ回路ア
レイ部２と、各ラッチ回路の出力と条件入力（イネーブ
ル信号等）に基づいて出力部制御信号ＩＮ、〜ＩＮｈａ
を生成するデータ選択部３と、その出力部制御信号ＩＮ
、〜ＩＮ、、に基づいて出力端子０ＵＴＩ〜０ＵＴ６４
に接続された各ＬＣＤ （負荷）に対する充放電を行な
う出力トランジスタアレイ部４と、を備えるものである
。
に、シリアルデータ信号ＤＩＮを転送りロックＣＬＫが
加わるたびに次段ヘシフトさせるｎ段（例えば６４ビツ
ト）のシフトレジスタ１と、ラッチ信号ＬＡＴＣＨの入
来に同期してシフトレジスタ１の各段の内容をパラレル
データとして取り込みこれを一時保持するラッチ回路ア
レイ部２と、各ラッチ回路の出力と条件入力（イネーブ
ル信号等）に基づいて出力部制御信号ＩＮ、〜ＩＮｈａ
を生成するデータ選択部３と、その出力部制御信号ＩＮ
、〜ＩＮ、、に基づいて出力端子０ＵＴＩ〜０ＵＴ６４
に接続された各ＬＣＤ （負荷）に対する充放電を行な
う出力トランジスタアレイ部４と、を備えるものである
。
この出力トランジスタアレイ部４の各出力トランジスタ
部４．〜４，４としては、例えば第１２図（Ａ）、
（Ｂ）に示す構成のものが知られている。
部４．〜４，４としては、例えば第１２図（Ａ）、
（Ｂ）に示す構成のものが知られている。
第１２図（Ａ）に示す出力トランジスタ部は、出力部制
御信号により互いに排他的にオン／オフする充電用Ｎチ
ャネルＭＯ３ＦＥＴ５及び放電用ＰチャネルＭＯ３ＦＥ
Ｔ６からなるＣＭＯＳインバータ回路で、論理回路電源
■、を用いた低圧ドライバに適用される。なお、ＬＣＤ
は負荷りとして負荷抵抗ＲＬと負荷コンデンサＣＬとか
ら等価的に構成されている。第１２図（Ｂ）に示す出力
トランジスタ部は、高圧電源ｖＨを用いた高圧ドライバ
に適用され、論理回路電源電圧からＬＣＤ駆動用高圧電
源電圧に昇圧変換するレベルシフト機能を備えており、
分圧抵抗Ｒ１＋ Ｌ ＋抵抗Ｒ１に直列接続され、出
力部制御信号ＩＮｔにより開閉動作するＰチャネルＭＯ
３ＦＥＴ７と、その開閉動作により互いに排他的にゲー
ト駆動される充電用高耐圧ＭＯ３ＦＥＴ８及び放電用高
耐圧ＭＯ３ＦＥＴ９とから構成されている。
御信号により互いに排他的にオン／オフする充電用Ｎチ
ャネルＭＯ３ＦＥＴ５及び放電用ＰチャネルＭＯ３ＦＥ
Ｔ６からなるＣＭＯＳインバータ回路で、論理回路電源
■、を用いた低圧ドライバに適用される。なお、ＬＣＤ
は負荷りとして負荷抵抗ＲＬと負荷コンデンサＣＬとか
ら等価的に構成されている。第１２図（Ｂ）に示す出力
トランジスタ部は、高圧電源ｖＨを用いた高圧ドライバ
に適用され、論理回路電源電圧からＬＣＤ駆動用高圧電
源電圧に昇圧変換するレベルシフト機能を備えており、
分圧抵抗Ｒ１＋ Ｌ ＋抵抗Ｒ１に直列接続され、出
力部制御信号ＩＮｔにより開閉動作するＰチャネルＭＯ
３ＦＥＴ７と、その開閉動作により互いに排他的にゲー
ト駆動される充電用高耐圧ＭＯ３ＦＥＴ８及び放電用高
耐圧ＭＯ３ＦＥＴ９とから構成されている。
（発明が解決しようとする課題〕
しかしながら、このような多出力ドライバ集積回路にあ
っては、被駆動素子たるＬＣＤ間の負荷にバラツキがあ
ると共に、出力トランジスタ部間にも特性バラツキが不
可避的に生じているため、各出力毎に信号伝達時間（応
答時間）とオン抵抗のバラツキが生じてしまう。すなわ
ち、例えば第１３図に示すように、ラッチ信号ＬＡＴＣ
Ｈの立下りから出力トランジスタ部４．の出力０ＵＴＩ
が立上がるまでの伝達時間をＴＰＤＩとし、そのオン電
圧値を１００■とし、そしてこれらを標準値とすると、
出力トランジスタ部４２の出力０ＵＴ２の伝達時間ＴＰ
Ｄ２は出力０ＵＴＩのそれよりも長く、また出力０ＵＴ
２のオン電圧値は９９Ｖで、出力０ＵＴＩのそれよりも
低い。
っては、被駆動素子たるＬＣＤ間の負荷にバラツキがあ
ると共に、出力トランジスタ部間にも特性バラツキが不
可避的に生じているため、各出力毎に信号伝達時間（応
答時間）とオン抵抗のバラツキが生じてしまう。すなわ
ち、例えば第１３図に示すように、ラッチ信号ＬＡＴＣ
Ｈの立下りから出力トランジスタ部４．の出力０ＵＴＩ
が立上がるまでの伝達時間をＴＰＤＩとし、そのオン電
圧値を１００■とし、そしてこれらを標準値とすると、
出力トランジスタ部４２の出力０ＵＴ２の伝達時間ＴＰ
Ｄ２は出力０ＵＴＩのそれよりも長く、また出力０ＵＴ
２のオン電圧値は９９Ｖで、出力０ＵＴＩのそれよりも
低い。
そこで、本発明は上記問題点を解決するものであり、そ
の課題は、各出力値を増減的に可変調整する方式を採用
することにより、各出力毎の伝達時間及びオン電圧値の
バラツキを補正し得る多出力ドライバ集積回路を提供す
ることにある。
の課題は、各出力値を増減的に可変調整する方式を採用
することにより、各出力毎の伝達時間及びオン電圧値の
バラツキを補正し得る多出力ドライバ集積回路を提供す
ることにある。
上記課題を解決するために、各負荷に１対１に対応して
設けられたスイッチング手段をｎ個備えた多出力ドライ
バ集積回路において、本発明の講じた手段は、上記各ス
イッチング手段を並列接続したｍ個のスイッチング回路
を以て構成し、そのｍ個のスイッチング回路は共通制御
信号及び出力端子を共有しており、各スイッチング回路
としては、上記共通制御信号により互いに排他的に開閉
動作をし、電源側から負荷側へ充電さすべき充電用スイ
ッチング素子及びその充電量を接地側へ放電さすべき放
電用スイッチング素子を有すると共に、選択制御信号に
より互いに排他的に開閉動作をし、電源側と充電用スイ
ッチング素子との導通・遮断とすべき充電素子選択用ス
イッチング素子及び放電用スイッチング素子と接地側と
の導通・遮断をすべき放電素子選択用素子を有するもの
である。また別の手段としては、上記充電素子選択用ス
イッチング素子と上記放電素子選択用スイッチング素子
とが夫々専用充電選択制御信号、専用放電選択制御信号
により個別的に制御されるものである。
設けられたスイッチング手段をｎ個備えた多出力ドライ
バ集積回路において、本発明の講じた手段は、上記各ス
イッチング手段を並列接続したｍ個のスイッチング回路
を以て構成し、そのｍ個のスイッチング回路は共通制御
信号及び出力端子を共有しており、各スイッチング回路
としては、上記共通制御信号により互いに排他的に開閉
動作をし、電源側から負荷側へ充電さすべき充電用スイ
ッチング素子及びその充電量を接地側へ放電さすべき放
電用スイッチング素子を有すると共に、選択制御信号に
より互いに排他的に開閉動作をし、電源側と充電用スイ
ッチング素子との導通・遮断とすべき充電素子選択用ス
イッチング素子及び放電用スイッチング素子と接地側と
の導通・遮断をすべき放電素子選択用素子を有するもの
である。また別の手段としては、上記充電素子選択用ス
イッチング素子と上記放電素子選択用スイッチング素子
とが夫々専用充電選択制御信号、専用放電選択制御信号
により個別的に制御されるものである。
かかる手段によれば、従来のように各スイッチング手段
が夫々の単一制御信号だけで一義的に充放電動作をする
のではなく、そのスイッチング手段を構成するｍ個のス
イッチング回路のうち選択制御信号により優先的に選択
されたスイッチング回路のみが初めて共通制御信号によ
り充放電動作をする。このため、あるスイッチング手段
についてはｍ個のスイッチング回路のうち所定の個数を
プログラマブル的に選択制御信号で選択することにより
、オン電圧値を可変調整することができる。
が夫々の単一制御信号だけで一義的に充放電動作をする
のではなく、そのスイッチング手段を構成するｍ個のス
イッチング回路のうち選択制御信号により優先的に選択
されたスイッチング回路のみが初めて共通制御信号によ
り充放電動作をする。このため、あるスイッチング手段
についてはｍ個のスイッチング回路のうち所定の個数を
プログラマブル的に選択制御信号で選択することにより
、オン電圧値を可変調整することができる。
特定のスイッチング手段において選択されたスイッチン
グ回路の個数が多ければ、これらは並列接続体であるか
ら、結果としてオン抵抗が低くなり、その分の電圧降下
も低くなるので、これによりオン電圧値が高くなる。ま
たオン抵抗が低くなることにより、立上り特性が急峻と
なり、結果的に伝達時間が短くなる。したがって、各出
力間のオン電圧値及び伝達時間のバラツキを是正するこ
とが可能となる。
グ回路の個数が多ければ、これらは並列接続体であるか
ら、結果としてオン抵抗が低くなり、その分の電圧降下
も低くなるので、これによりオン電圧値が高くなる。ま
たオン抵抗が低くなることにより、立上り特性が急峻と
なり、結果的に伝達時間が短くなる。したがって、各出
力間のオン電圧値及び伝達時間のバラツキを是正するこ
とが可能となる。
しかしながら、上記の各スイッチング回路における充電
素子選択スイッチング素子及び放電素子選択スイッチン
グ素子は選択制御信号により同時的に選択されるので、
立上り特性を速くすれば、これに連動して立下り特性も
速くなるので、立上り特性を速くし且つ立下り特性を遅
くすることができない。すなわち、立上り特性と立下り
特性の独立的遅速制御が不可能である。そこで本発明の
講じた第２の手段は、充電素子選択スイッチング素子を
専用充電選択制御信号で開閉動作させると共に、放電素
子選択スイッチング素子を専用充電選択制御信号で開閉
動作させる方式を採用することにより、各スイッチング
回路の充電、放電作用の独立的制御で、立上り特性と立
下り特性の相互の最適値設定を可能とした。
素子選択スイッチング素子及び放電素子選択スイッチン
グ素子は選択制御信号により同時的に選択されるので、
立上り特性を速くすれば、これに連動して立下り特性も
速くなるので、立上り特性を速くし且つ立下り特性を遅
くすることができない。すなわち、立上り特性と立下り
特性の独立的遅速制御が不可能である。そこで本発明の
講じた第２の手段は、充電素子選択スイッチング素子を
専用充電選択制御信号で開閉動作させると共に、放電素
子選択スイッチング素子を専用充電選択制御信号で開閉
動作させる方式を採用することにより、各スイッチング
回路の充電、放電作用の独立的制御で、立上り特性と立
下り特性の相互の最適値設定を可能とした。
次に、本発明の実施例を添付図面に基づいて説明する。
第１図は本発明の第１実施例に係るＬＣＤドライバ集積
回路を示すブロック図である。
回路を示すブロック図である。
このＬＣＤドライバ集積回路は、シリアルデータ信号Ｄ
ＩＮを転送りロックＣＬＫが加わるたびに次段ヘシフト
させるｎ段（例えば６４ビツト）のシフトレジスタ１と
、ラッチ信号ＬＡＴＣＨの入来に同期してシフトレジス
タ１の各段の内容を取り込みこれを一時保持するラッチ
回路アレイ部２と、各ラッチ回路の出力と条件入力（イ
ネーブル信号等）に基づいて出力部制御信号Ｉ Ｎ ｒ
〜ｌＮ６４を生成するデータ選択部３と、その出力部制
御信号Ｉ Ｎ ＋ ’＝ Ｉ Ｎ ｈａに基づいて出力
端子０ＵＴＩ〜０ＵＴ６４に接続される各ＬＣＤ （負
荷）に対する充放電を行なう出力トランジスタアレイ部
１４とから構成されている。
ＩＮを転送りロックＣＬＫが加わるたびに次段ヘシフト
させるｎ段（例えば６４ビツト）のシフトレジスタ１と
、ラッチ信号ＬＡＴＣＨの入来に同期してシフトレジス
タ１の各段の内容を取り込みこれを一時保持するラッチ
回路アレイ部２と、各ラッチ回路の出力と条件入力（イ
ネーブル信号等）に基づいて出力部制御信号Ｉ Ｎ ｒ
〜ｌＮ６４を生成するデータ選択部３と、その出力部制
御信号Ｉ Ｎ ＋ ’＝ Ｉ Ｎ ｈａに基づいて出力
端子０ＵＴＩ〜０ＵＴ６４に接続される各ＬＣＤ （負
荷）に対する充放電を行なう出力トランジスタアレイ部
１４とから構成されている。
出力トランジスタアレイ部１４は各ＬＣＤに１対１に対
応したスイッチング部１４１−１４６４を有し、各スイ
ッチング部１４＋〜１４６４は出力部制御信号ＩＮ、〜
ＩＮ、、と選択制御信号０１〜Ｃ６４とにより開閉制御
される。この選択制御信号ＣＩ ”−Ｃ６０は予めメモ
リ部１５内に記憶された校正データに基づいて生成され
る。
応したスイッチング部１４１−１４６４を有し、各スイ
ッチング部１４＋〜１４６４は出力部制御信号ＩＮ、〜
ＩＮ、、と選択制御信号０１〜Ｃ６４とにより開閉制御
される。この選択制御信号ＣＩ ”−Ｃ６０は予めメモ
リ部１５内に記憶された校正データに基づいて生成され
る。
第２図は上記スイッチング部の１つを示すブロック図で
ある。スイッチング部１４．は８個の３ステ一トバツフ
ア回路１４ｉ＋〜１４工。の並列接続体で、出力部制御
信号（共通制御信号）ＩＮｉを共通入力とし、各出力が
出力端子０ＵＴｉに供給される。
ある。スイッチング部１４．は８個の３ステ一トバツフ
ア回路１４ｉ＋〜１４工。の並列接続体で、出力部制御
信号（共通制御信号）ＩＮｉを共通入力とし、各出力が
出力端子０ＵＴｉに供給される。
各３ステ一トバツフア回路１４ｉ＋〜１４！Ｉは、第３
図に示すように、互いに同一構成のＭＯ３ＦＥＴ回路の
並列接続とされている。例えば、３ステ一トバツフア回
路１４，１は、出力部制御信号ＩＮ、で排他的に開閉動
作をするＮチャネル充電用ＭＯ３ＦＥＴ１６ａとＰチャ
ネル放電用ＭＯ３ＦＥＴ１６ｂとからなるＣ０Ｍ５イン
バ一タ回路と、選択制御信号Ｃ１ｌで同時的に開閉動作
をする充電素子選択用ＮチャネルＭＯ３ＦＥＴ１７ａと
放電素子選択用ＰチャネルＭＯ３ＦＥＴ１７ｂとから構
成されている。
図に示すように、互いに同一構成のＭＯ３ＦＥＴ回路の
並列接続とされている。例えば、３ステ一トバツフア回
路１４，１は、出力部制御信号ＩＮ、で排他的に開閉動
作をするＮチャネル充電用ＭＯ３ＦＥＴ１６ａとＰチャ
ネル放電用ＭＯ３ＦＥＴ１６ｂとからなるＣ０Ｍ５イン
バ一タ回路と、選択制御信号Ｃ１ｌで同時的に開閉動作
をする充電素子選択用ＮチャネルＭＯ３ＦＥＴ１７ａと
放電素子選択用ＰチャネルＭＯ３ＦＥＴ１７ｂとから構
成されている。
放電素子選択用ＰチャネルＭＯ３ＦＥＴ１７ｂのゲート
には選択制御信号Ｃｉｌがインバータ１８を介して印加
される。充電用ＭＯ３ＦＥＴ１６ａは出力部制御信号Ｉ
Ｎ、のＨレベルで閉成し、電源■。がら出力端子ＯＵＴ
、に対し充電さすべきものであり、充電素子選択用ＭＯ
３ＦＥＴ１７ａは選択制御信号Ｃｉ ｌのＨレベルで閉
成し、電源ＶＤＤの充電用ＭＯ３ＦＥＴ１６ａへの付勢
を継断すべきものである。また放電用ＭＯ３ＦＥＴ１６
ｂは出力部制御信号ＩＮ、のしレベルで閉成し、負荷側
の電気量を端子ＯＵＴ、を介して接地側へ放電さすべき
ものであり、放電素子選択用ＭＯ３ＦＥＴ１７ｂは選択
制御信号Ｃ０のＨレベルで閉成し、放電用ＭＯ３ＦＥＴ
Ｉ６ｂと接地との接続を断続すべきものである。
には選択制御信号Ｃｉｌがインバータ１８を介して印加
される。充電用ＭＯ３ＦＥＴ１６ａは出力部制御信号Ｉ
Ｎ、のＨレベルで閉成し、電源■。がら出力端子ＯＵＴ
、に対し充電さすべきものであり、充電素子選択用ＭＯ
３ＦＥＴ１７ａは選択制御信号Ｃｉ ｌのＨレベルで閉
成し、電源ＶＤＤの充電用ＭＯ３ＦＥＴ１６ａへの付勢
を継断すべきものである。また放電用ＭＯ３ＦＥＴ１６
ｂは出力部制御信号ＩＮ、のしレベルで閉成し、負荷側
の電気量を端子ＯＵＴ、を介して接地側へ放電さすべき
ものであり、放電素子選択用ＭＯ３ＦＥＴ１７ｂは選択
制御信号Ｃ０のＨレベルで閉成し、放電用ＭＯ３ＦＥＴ
Ｉ６ｂと接地との接続を断続すべきものである。
今、各スイッチング部１４１〜１４，４のうち４個の３
ステ一トバツフア回路（例えば１４、Ｉ〜１４＝ ａ
）のすべてを選択した場合、出力端子０ＵＴＩ、０ＵＴ
２，０ＵＴ３，０ＵＴ４に現れる出力電圧波形が第４図
に示すものとし、０ＵＴＩの出力電圧の立上り特性（伝
達時間ＴＰＤＩ）と０ＵＴ３の立下り特性（伝達時間Ｔ
ＰＤ３）が基準値（正常値）とする。ここで、スイッチ
ング部１４□については立上り時間（伝達時間ＴＰＤ２
）がＴＰＤＩに比して遅い。そこで選択制御信号Ｃｐｓ
〜Ｃ２ＩＩのいずれかをＨレベルとし、残る４個の充電
用ＭＯ３ＦＥＴ１７ａのうち１又は２以上を閉成させ、
充電路を並列追加することにより、出力端子０ＵＴ２の
出力電圧の立下り特性が速（なり、しかもオン電圧値が
上昇して出力端子０ＵＴＩの出力電圧波形と相等しくな
る。逆に０ＵＴ２の立上り時間が速すぎる場合は、選択
制御信号Ｃ□〜Ｃｔ４の１又は２以上をＬレベルとし、
充電路のい（っかを削減する。またスイッチング部１４
４については立下り時間（伝達時間ＴＰＤ４）がＴＰＤ
３に比して遅い。かかる場合も選択制御信号Ｃａｓ〜Ｃ
４，のいずれかをＨレベルとし、残る４個の放電用ＭＯ
３ＦＥＴ１７ｂのうち１又は２以上を閉成状態として、
放電路を並列追加することにより、出力端子０ＵＴ４の
出力電圧の立下り特性が遅くなり、しかもオフ電圧値が
下降して出力端子０ＵＴ３の出力電圧波形と相等しくな
る。逆に０ＵＴ４の立下り時間が速すぎる場合は、選択
制御信号Ｃ４１〜Ｃ４４の１又は２以上をＬレベルとし
、放電路のいくつが削減する。
ステ一トバツフア回路（例えば１４、Ｉ〜１４＝ ａ
）のすべてを選択した場合、出力端子０ＵＴＩ、０ＵＴ
２，０ＵＴ３，０ＵＴ４に現れる出力電圧波形が第４図
に示すものとし、０ＵＴＩの出力電圧の立上り特性（伝
達時間ＴＰＤＩ）と０ＵＴ３の立下り特性（伝達時間Ｔ
ＰＤ３）が基準値（正常値）とする。ここで、スイッチ
ング部１４□については立上り時間（伝達時間ＴＰＤ２
）がＴＰＤＩに比して遅い。そこで選択制御信号Ｃｐｓ
〜Ｃ２ＩＩのいずれかをＨレベルとし、残る４個の充電
用ＭＯ３ＦＥＴ１７ａのうち１又は２以上を閉成させ、
充電路を並列追加することにより、出力端子０ＵＴ２の
出力電圧の立下り特性が速（なり、しかもオン電圧値が
上昇して出力端子０ＵＴＩの出力電圧波形と相等しくな
る。逆に０ＵＴ２の立上り時間が速すぎる場合は、選択
制御信号Ｃ□〜Ｃｔ４の１又は２以上をＬレベルとし、
充電路のい（っかを削減する。またスイッチング部１４
４については立下り時間（伝達時間ＴＰＤ４）がＴＰＤ
３に比して遅い。かかる場合も選択制御信号Ｃａｓ〜Ｃ
４，のいずれかをＨレベルとし、残る４個の放電用ＭＯ
３ＦＥＴ１７ｂのうち１又は２以上を閉成状態として、
放電路を並列追加することにより、出力端子０ＵＴ４の
出力電圧の立下り特性が遅くなり、しかもオフ電圧値が
下降して出力端子０ＵＴ３の出力電圧波形と相等しくな
る。逆に０ＵＴ４の立下り時間が速すぎる場合は、選択
制御信号Ｃ４１〜Ｃ４４の１又は２以上をＬレベルとし
、放電路のいくつが削減する。
しかしながら、第４図には図示しないが、例えば０ＵＴ
２の出力電圧の立下り時間を速くすると、その立下り時
間も速くなる。すなわち、選択制御信号０２〜Ｃ！ＩＩ
のいずれかがＨレベルとなると、同時的に充電素子選択
用ＭＯ３ＦＥＴ１７ａ及び放電素子選択用ＭＯ３ＦＥＴ
１７ｂが共に閉成されるため、立上り時間と立下り時間
とが連動してしまう。素子特性又は配線長さのバラツキ
により、もともと立上り時間が速くしかも立下り時間が
遅いスイッチング部やその逆の相関を持つスイッチング
部も存在することから、上記実施例によれば伝達時間や
オン電圧値の均一化を完全には校正できない。
２の出力電圧の立下り時間を速くすると、その立下り時
間も速くなる。すなわち、選択制御信号０２〜Ｃ！ＩＩ
のいずれかがＨレベルとなると、同時的に充電素子選択
用ＭＯ３ＦＥＴ１７ａ及び放電素子選択用ＭＯ３ＦＥＴ
１７ｂが共に閉成されるため、立上り時間と立下り時間
とが連動してしまう。素子特性又は配線長さのバラツキ
により、もともと立上り時間が速くしかも立下り時間が
遅いスイッチング部やその逆の相関を持つスイッチング
部も存在することから、上記実施例によれば伝達時間や
オン電圧値の均一化を完全には校正できない。
第５図は本発明の第２実施例に係るスイッチング部の構
成を示す回路図である。
成を示す回路図である。
この回路構成の第３図に示す回路構成と異なる点は、選
択制御信号Ｃ３１〜Ｃ８，が放電素子選択用ＭＯ３ＦＥ
Ｔ１７ｂのゲートに直接印加されており、第３図示のイ
ンバータ１８を除去したところにある。
択制御信号Ｃ３１〜Ｃ８，が放電素子選択用ＭＯ３ＦＥ
Ｔ１７ｂのゲートに直接印加されており、第３図示のイ
ンバータ１８を除去したところにある。
充電素子選択用ＭＯ３ＦＥＴ１？ａは選択制御信号Ｃ１
１−Ｃ１８のＨレベルで閉成されるが、放電素子選択用
ＭＯ３ＦＥＴ１７ｂは選択制御信号Ｃｉ ｌ〜ＣＩのＬ
レベルで閉成される。すなわち、充電素子選択用ＭＯ３
ＦＥＴ１７ａと放電素子選択用ＭＯ３ＦＥＴ１７ｂとは
選択制御信号Ｃｉ ｌ ” Ｃｉ ＠で互いに排他的に
開閉動作される。
１−Ｃ１８のＨレベルで閉成されるが、放電素子選択用
ＭＯ３ＦＥＴ１７ｂは選択制御信号Ｃｉ ｌ〜ＣＩのＬ
レベルで閉成される。すなわち、充電素子選択用ＭＯ３
ＦＥＴ１７ａと放電素子選択用ＭＯ３ＦＥＴ１７ｂとは
選択制御信号Ｃｉ ｌ ” Ｃｉ ＠で互いに排他的に
開閉動作される。
ここで、出力端子０ＵＴＩ〜０ＵＴ４の出力電圧波形が
第６図に示すものとし、０ＵＴＩの出力電圧波形が立上
り特性及び立下り特性とも基準値に合致するとする。出
力端子０ＵＴ２の電圧波形は立上り特性及び立下り特性
がともに遅い。かかる場合、充電期間においては選択制
御信号Ｃｐｓ〜Ｃ０の１又は２以上をＨレベルとして充
電素子選択用ＭＯ３ＦＥＴ１７ａの閉成個数を増加させ
、並列の充電路を追加することにより立上り特性を速め
てオン電圧値を上昇させることができ、また放電期間に
おいては選択制御信号Ｃｔ ％ ”” Ｃ（＠の１又は
２以上をＬレベルに切換えると、放電素子選択用ＭＯ３
ＦＥＴ１７ｂの個数が増加し、並列の放電路が追加され
るから、立下り特性を速めてオフ電圧値を降下させるこ
とができる。一方、出力端子０ＵＴ３の出力電圧波形は
立上り特性が遅いながらも、立下り特性はほぼ基準値に
合致している。
第６図に示すものとし、０ＵＴＩの出力電圧波形が立上
り特性及び立下り特性とも基準値に合致するとする。出
力端子０ＵＴ２の電圧波形は立上り特性及び立下り特性
がともに遅い。かかる場合、充電期間においては選択制
御信号Ｃｐｓ〜Ｃ０の１又は２以上をＨレベルとして充
電素子選択用ＭＯ３ＦＥＴ１７ａの閉成個数を増加させ
、並列の充電路を追加することにより立上り特性を速め
てオン電圧値を上昇させることができ、また放電期間に
おいては選択制御信号Ｃｔ ％ ”” Ｃ（＠の１又は
２以上をＬレベルに切換えると、放電素子選択用ＭＯ３
ＦＥＴ１７ｂの個数が増加し、並列の放電路が追加され
るから、立下り特性を速めてオフ電圧値を降下させるこ
とができる。一方、出力端子０ＵＴ３の出力電圧波形は
立上り特性が遅いながらも、立下り特性はほぼ基準値に
合致している。
かかる場合、立上り特性のみ校正を加えればよいので、
充電期間においては選択制御信号ＣＳＳ〜Ｃ１８の１又
は２以上をＨレベルとするが、放電期間においてはそれ
らをＨレベルのままとし、放電路が増加しないように制
御維持する。逆に、出力端子０ＵＴ４の出力電圧波形の
ように、立上り特性は基準値にほぼ合致しているが、立
下り特性が遅い場合は、充電期間においては選択制御信
号Ｃ４Ｓ〜ＣａａヲすべてＬレベルとして充電路を増加
せず、放電期間においては選択制御信号ＣａＳ〜ＣａＳ
の１又は２以上をＬレベルとして放電路を増加させる。
充電期間においては選択制御信号ＣＳＳ〜Ｃ１８の１又
は２以上をＨレベルとするが、放電期間においてはそれ
らをＨレベルのままとし、放電路が増加しないように制
御維持する。逆に、出力端子０ＵＴ４の出力電圧波形の
ように、立上り特性は基準値にほぼ合致しているが、立
下り特性が遅い場合は、充電期間においては選択制御信
号Ｃ４Ｓ〜ＣａａヲすべてＬレベルとして充電路を増加
せず、放電期間においては選択制御信号ＣａＳ〜ＣａＳ
の１又は２以上をＬレベルとして放電路を増加させる。
このように、充電素子選択用ＭＯ３ＦＥＴ１７ａと放電
素子選択用ＭＯ３ＦＥＴ１７ｂとを選択制御信号のＨ／
Ｌに対して互いに排他的に開閉動作させることにより
、両者の開閉の連動性がなくなるので、立上り特性と立
下り特性とを個別的に遅速制御できる。ただ、充電期間
と放電期間との間で１つの選択制御信号の高低変化が必
要となるため、タイミング制御の複雑化を若干招く。
素子選択用ＭＯ３ＦＥＴ１７ｂとを選択制御信号のＨ／
Ｌに対して互いに排他的に開閉動作させることにより
、両者の開閉の連動性がなくなるので、立上り特性と立
下り特性とを個別的に遅速制御できる。ただ、充電期間
と放電期間との間で１つの選択制御信号の高低変化が必
要となるため、タイミング制御の複雑化を若干招く。
第７図は本発明の第３実施例に係るＬＣＤドライバ回路
を示すブロック図である。なお、第７図において第１図
に示す部分と同一部分には同一参照符号を付し、その説
明は省略する。この実施例は前述の第５図に示す実施例
を改善したものであり、出力トランジスタ部２４は２コ
ントロ一ルバツフア回路２４１〜２４ｈａで構成されて
いる。２コントロ一ルバツフア回路２４！は第８図に示
す如く８本の専用充電選択制御信号Ｐｃｉ、−ＰＣ直、
（ｐｃ。
を示すブロック図である。なお、第７図において第１図
に示す部分と同一部分には同一参照符号を付し、その説
明は省略する。この実施例は前述の第５図に示す実施例
を改善したものであり、出力トランジスタ部２４は２コ
ントロ一ルバツフア回路２４１〜２４ｈａで構成されて
いる。２コントロ一ルバツフア回路２４！は第８図に示
す如く８本の専用充電選択制御信号Ｐｃｉ、−ＰＣ直、
（ｐｃ。
）と８本の専用放電選択制御信号Ｎ Ｃ目〜ＮＣ，。
（ＮＣＬ ）とを有する。これらの制御信号ＰＣ，。
ＮＣＬは充電期間と放電期間との間で高低変化がな（、
メモリ一部１５の校正データに基づいて起動時から常に
一定の論理値レベルを維持する。したがって、第２実施
例のように、選択制御信号のレベルを充電期間と放電期
間との間で切換える必要がないので、タイミング制御系
を簡略化できる。
メモリ一部１５の校正データに基づいて起動時から常に
一定の論理値レベルを維持する。したがって、第２実施
例のように、選択制御信号のレベルを充電期間と放電期
間との間で切換える必要がないので、タイミング制御系
を簡略化できる。
第９図は本発明の第４実施例に係るＬＣＤドライバ回路
を示すブロック図である。なお、第９図において第７図
に示す部分と同一部分には同一参照符号を付し、その説
明は省略する。この実施例における出力トランジスタ部
４は従来と同様の構成であるが、データ選択部３と出力
トランジスタ部４との間に第７図における２コントロ一
ルバツフア回路２４．〜２４ｂ４を有するバッファ回路
部３４が設けられている。出力トランジスタ部４の各ビ
ットとデータ選択部３の各ビットとを接続する配線の長
さはレイアウト上ビット毎に異なるので、立上り特性又
は立下り特性の遅速だけでなく、信号の遅延が不可避的
に発生する。今、第１０図に示すように、データ選択部
３の１ビツト目の出力ＡｌＮ１の波形が基準値で、２コ
ントロ一ルバツフア回路２４．の出力ＢＩＮ＋が殆ど遅
延することなく出力し、出力端子０ＵＴＩに図示の波形
が現われたとする。ここで、データ選択部３の２ビツト
目の出力ＡＩＮｔの波形が出力ＡＩＮ＋のそれよりも遅
延しているとすれば、２コントロ一ルバツフア回路２４
．の専用充電選択制御信号を増やし、配線抵抗を下げる
ことで、２コントロ一ルバツフア回路２４ｔの出力ＢＩ
Ｎｔの立上り時点が早まる。
を示すブロック図である。なお、第９図において第７図
に示す部分と同一部分には同一参照符号を付し、その説
明は省略する。この実施例における出力トランジスタ部
４は従来と同様の構成であるが、データ選択部３と出力
トランジスタ部４との間に第７図における２コントロ一
ルバツフア回路２４．〜２４ｂ４を有するバッファ回路
部３４が設けられている。出力トランジスタ部４の各ビ
ットとデータ選択部３の各ビットとを接続する配線の長
さはレイアウト上ビット毎に異なるので、立上り特性又
は立下り特性の遅速だけでなく、信号の遅延が不可避的
に発生する。今、第１０図に示すように、データ選択部
３の１ビツト目の出力ＡｌＮ１の波形が基準値で、２コ
ントロ一ルバツフア回路２４．の出力ＢＩＮ＋が殆ど遅
延することなく出力し、出力端子０ＵＴＩに図示の波形
が現われたとする。ここで、データ選択部３の２ビツト
目の出力ＡＩＮｔの波形が出力ＡＩＮ＋のそれよりも遅
延しているとすれば、２コントロ一ルバツフア回路２４
．の専用充電選択制御信号を増やし、配線抵抗を下げる
ことで、２コントロ一ルバツフア回路２４ｔの出力ＢＩ
Ｎｔの立上り時点が早まる。
このため、出力端子０ＵＴ２に現われる出力電圧波形は
立下り特性が速くなるのではなく、立下り特性（勾配）
は同じでありながら、立下り時点が早まる。勿論、出力
電圧の立下り時点もシフトさせることができる。
立下り特性が速くなるのではなく、立下り特性（勾配）
は同じでありながら、立下り時点が早まる。勿論、出力
電圧の立下り時点もシフトさせることができる。
以上説明したように、本発明に係る多出力ドライバ集積
回路は、１ビツト出力に対応したスイッチング手段を並
列接続したｍ個のスイッチング回路を以て構成し、各ス
イッチング回路における充電用スイッチング素子に対し
て電源側を断続すべき充電素子選択用素子と放電用スイ
ッチング素子に対して接地側を断続すべき放電素子選択
用素子を設け、再選択用素子を同時又は排他的に単一又
は独立の制御線を介して制御し、充電路又は放電路の並
列接続の増減調整を図る点に特徴を有するものであるか
ら、次の効果を奏する。
回路は、１ビツト出力に対応したスイッチング手段を並
列接続したｍ個のスイッチング回路を以て構成し、各ス
イッチング回路における充電用スイッチング素子に対し
て電源側を断続すべき充電素子選択用素子と放電用スイ
ッチング素子に対して接地側を断続すべき放電素子選択
用素子を設け、再選択用素子を同時又は排他的に単一又
は独立の制御線を介して制御し、充電路又は放電路の並
列接続の増減調整を図る点に特徴を有するものであるか
ら、次の効果を奏する。
■ 単一の制御線により同時的に充電素子選択用素子及
び放電素子選択用素子が開閉制御された場合には、出力
電圧波形の立上り特性と立下り特性と連動させた状態の
下において、伝達時間とオン・オフ電圧値を出力ビツト
毎に校正することができる。そして、その校正はプログ
ラム制御できるので、インターフェイス回路又はＤ−Ａ
変換器としても利用することができる。
び放電素子選択用素子が開閉制御された場合には、出力
電圧波形の立上り特性と立下り特性と連動させた状態の
下において、伝達時間とオン・オフ電圧値を出力ビツト
毎に校正することができる。そして、その校正はプログ
ラム制御できるので、インターフェイス回路又はＤ−Ａ
変換器としても利用することができる。
■ 単一の制御線により排他的に又は専用制御線により
充電素子選択用素子と放電素子選択用素子が独立制御さ
れた場合には、多ビツト間に立上り特性と立下り特性の
いかなる相関関係がある場合でも、基準値に合致するよ
う高精度に是正可能で、伝達時間及びオン・オフ電圧値
のバラツキを有効的に校正することができる。また、ビ
ット毎の配線長さ（配線容量）の違いによる遅延時間を
補正することができる。
充電素子選択用素子と放電素子選択用素子が独立制御さ
れた場合には、多ビツト間に立上り特性と立下り特性の
いかなる相関関係がある場合でも、基準値に合致するよ
う高精度に是正可能で、伝達時間及びオン・オフ電圧値
のバラツキを有効的に校正することができる。また、ビ
ット毎の配線長さ（配線容量）の違いによる遅延時間を
補正することができる。
第１図は本発明の第１実施例に係るＬＣＤドライバ集積
回路を示すブロック図である。 第２図は上記実施例における１つのスイッチング部を示
すブロック図である。 第３図は上記スイッチング部の詳細を示す回路図である
。 第４図は同実施例における出力電圧波形の校正例を示す
波形図である。 第５図は本発明の第２実施例におけるスイッチング部の
詳細を示す回路図である。 第６図は同実施例における出力電圧波形の校正例を示す
波形図である。 第７図は本発明の第３実施例に係るＬＣＤドライバ集積
回路を示すブロック図である。 第８図は同実施例における１つのスイッチング部を詳細
に示す回路図である。 第９図は本発明の第４実施例に係るＬＣＤドライバ集積
回路を示すブロック図である。 第１０図は同実施例における出力電圧波形の校正例を示
す波形図である。 第１１図は従来のしＣＤドライバ集積回路の一例を示す
ブロック図である。 第１２図（Ａ）、（Ｂ）は夫々同従来例における出力ト
ランジスタ部を詳細に示す回路図である。 第１３図は同従来例における出力ビツト間の出力電圧波
形のバラツキを示す波形図である。 ３４・・・バッファ回路部。 〔主要符号の説明〕 １・・・シフトレジスタ部 ２・・・ラッチ回路アレイ部 ３・・・データ選択部 １４、２４・・・出力トランジスタ部 １４１〜１４ｂ４．１６１・・・スイッチング部１４．
１〜１４ｉ１・・・３ステ一トバツフア回路１６ａ・”
充電用ＭＯ３ＦＥＴ １６ｂ・・・放電用ＭＯ３ＦＥＴ １７ａ・・・充電素子選択用ＭＯ３ＦＥＴ１７ｂ・・・
放電素子選択用ＭＯ３ＦＥＴ１８・・・イバータ
回路を示すブロック図である。 第２図は上記実施例における１つのスイッチング部を示
すブロック図である。 第３図は上記スイッチング部の詳細を示す回路図である
。 第４図は同実施例における出力電圧波形の校正例を示す
波形図である。 第５図は本発明の第２実施例におけるスイッチング部の
詳細を示す回路図である。 第６図は同実施例における出力電圧波形の校正例を示す
波形図である。 第７図は本発明の第３実施例に係るＬＣＤドライバ集積
回路を示すブロック図である。 第８図は同実施例における１つのスイッチング部を詳細
に示す回路図である。 第９図は本発明の第４実施例に係るＬＣＤドライバ集積
回路を示すブロック図である。 第１０図は同実施例における出力電圧波形の校正例を示
す波形図である。 第１１図は従来のしＣＤドライバ集積回路の一例を示す
ブロック図である。 第１２図（Ａ）、（Ｂ）は夫々同従来例における出力ト
ランジスタ部を詳細に示す回路図である。 第１３図は同従来例における出力ビツト間の出力電圧波
形のバラツキを示す波形図である。 ３４・・・バッファ回路部。 〔主要符号の説明〕 １・・・シフトレジスタ部 ２・・・ラッチ回路アレイ部 ３・・・データ選択部 １４、２４・・・出力トランジスタ部 １４１〜１４ｂ４．１６１・・・スイッチング部１４．
１〜１４ｉ１・・・３ステ一トバツフア回路１６ａ・”
充電用ＭＯ３ＦＥＴ １６ｂ・・・放電用ＭＯ３ＦＥＴ １７ａ・・・充電素子選択用ＭＯ３ＦＥＴ１７ｂ・・・
放電素子選択用ＭＯ３ＦＥＴ１８・・・イバータ
Claims (2)
- （１）各負荷に１対１に対応して設けられたスイッチン
グ手段をｎ個備えた多出力ドライバ集積回路において、 各スイッチング手段は並列接続したｍ個のスイッチング
回路を以て構成され、そのｍ個のスイッチング回路は共
通制御信号及び出力端子を共有しており、各スイッチン
グ回路は、該共通制御信号により互いに排他的に開閉動
作をし、電源側から負荷側へ充電さすべき充電用スイッ
チング素子及びその充電量を接地側へ放電さすべき放電
用スイッチング素子を有すると共に、選択制御信号によ
り開閉動作をし、該電源側と該充電用スイッチング素子
との導通・遮断をすべき充電素子選択用スイッチング素
子及び該放電用スイッチング素子と該接地側との導通・
遮断をすべき放電素子選択用スイッチング素子を有する
ことを特徴とする多出力ドライバ集積回路。 - （２）各負荷に１対１に対応して設けられたスイッチン
グ手段をｎ個備えた多出力ドライバ集積回路において、 各スイッチング手段は並列接続したｍ個のスイッチング
回路を以て構成され、そのｍ個のスイッチング回路は共
通制御信号及び出力端子を共有しており、各スイッチン
グ回路は、該共通制御信号により互いに排他的に開閉動
作をし、電源側から負荷側へ充電さすべき充電用スイッ
チング素子及びその充電量を接地側へ放電さすべき放電
用スイッチング素子を有すると共に、専用充電選択制御
信号により開閉動作をし、該電源側と該充電用スイッチ
ング素子との導通・遮断をすべき充電素子選択用スイッ
チング素子及び専用放電選択制御信号により開閉動作を
し、該放電素子選択用スイッチング素子を有することを
特徴とする多出力ドライバ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28038889A JPH03141391A (ja) | 1989-10-27 | 1989-10-27 | 多出力ドライバ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28038889A JPH03141391A (ja) | 1989-10-27 | 1989-10-27 | 多出力ドライバ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03141391A true JPH03141391A (ja) | 1991-06-17 |
Family
ID=17624330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28038889A Pending JPH03141391A (ja) | 1989-10-27 | 1989-10-27 | 多出力ドライバ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03141391A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002099252A (ja) * | 2000-09-22 | 2002-04-05 | Advanced Display Inc | 液晶駆動装置及びこれを用いた液晶表示装置 |
| JP2002202759A (ja) * | 2000-12-27 | 2002-07-19 | Fujitsu Ltd | 液晶表示装置 |
| JP2003308052A (ja) * | 1998-03-27 | 2003-10-31 | Semiconductor Energy Lab Co Ltd | 半導体表示装置の駆動回路および半導体表示装置 |
| JP2007034113A (ja) * | 2005-07-29 | 2007-02-08 | Sanyo Epson Imaging Devices Corp | 電気光学装置、および電子機器 |
| JP2010191449A (ja) * | 2010-03-26 | 2010-09-02 | Sharp Corp | 液晶表示装置 |
| JP2015219473A (ja) * | 2014-05-21 | 2015-12-07 | セイコーエプソン株式会社 | 電気光学装置、電気光学装置の駆動方法及び電子機器 |
-
1989
- 1989-10-27 JP JP28038889A patent/JPH03141391A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003308052A (ja) * | 1998-03-27 | 2003-10-31 | Semiconductor Energy Lab Co Ltd | 半導体表示装置の駆動回路および半導体表示装置 |
| US7304625B2 (en) | 1998-03-27 | 2007-12-04 | Semiconductor Energy Laboratory Co., Ltd. | Driving circuit of a semiconductor display device and the semiconductor display device |
| US7315296B2 (en) | 1998-03-27 | 2008-01-01 | Semiconductor Energy Laboratory Co., Ltd. | Driving circuit of a semiconductor display device and the semiconductor display device |
| US8054270B2 (en) | 1998-03-27 | 2011-11-08 | Semiconductor Energy Laboratory Co., Ltd. | Driving circuit of a semiconductor display device and the semiconductor display device |
| US9262978B2 (en) | 1998-03-27 | 2016-02-16 | Semiconductor Energy Laboratory Co., Ltd. | Driving circuit of a semiconductor display device and the semiconductor display device |
| JP2002099252A (ja) * | 2000-09-22 | 2002-04-05 | Advanced Display Inc | 液晶駆動装置及びこれを用いた液晶表示装置 |
| JP2002202759A (ja) * | 2000-12-27 | 2002-07-19 | Fujitsu Ltd | 液晶表示装置 |
| JP2007034113A (ja) * | 2005-07-29 | 2007-02-08 | Sanyo Epson Imaging Devices Corp | 電気光学装置、および電子機器 |
| JP4591258B2 (ja) * | 2005-07-29 | 2010-12-01 | エプソンイメージングデバイス株式会社 | 電気光学装置、および電子機器 |
| JP2010191449A (ja) * | 2010-03-26 | 2010-09-02 | Sharp Corp | 液晶表示装置 |
| JP2015219473A (ja) * | 2014-05-21 | 2015-12-07 | セイコーエプソン株式会社 | 電気光学装置、電気光学装置の駆動方法及び電子機器 |
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