JPH0744438B2 - 遅延回路 - Google Patents

遅延回路

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JPH0744438B2
JPH0744438B2 JP5060667A JP6066793A JPH0744438B2 JP H0744438 B2 JPH0744438 B2 JP H0744438B2 JP 5060667 A JP5060667 A JP 5060667A JP 6066793 A JP6066793 A JP 6066793A JP H0744438 B2 JPH0744438 B2 JP H0744438B2
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delay
signal
delay circuit
differential
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アンドリュー・コフレー
ミシエル・コンブ
ジヤン−クロード・ルビアン
ルザ・ネザムザデ−ムーサビ
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ブル・エス・アー
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  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、デジタル変数の形であ
り得るセットポイント遅延の関数として調整可能な遅延
回路に関する。
【０００２】
【従来の技術】調整可能な遅延回路は数多く応用されて
おり、特に二つの論理信号間の位相を調整する場合に利
用されている。その場合、これらの信号の一番目のもの
が遅延回路の入力に与えられ、出力信号と入力信号との
間の位相差の大きさが遅延回路の調整の制御に使用され
る。
【０００３】位相制御はアナログまたはデジタル調整信
号によって実現可能である。多くの場合デジタルが好ま
れる。何故ならばデジタル信号は信号の伝送に起因する
妨害および減衰の影響を受けにくいからであり、さらに
集積回路の形で実現される場合には、製品のばらつきの
影響も少ないからである。
【０００４】デジタル制御遅延回路を実現するための既
知の第１の解決法は、例えば、デジタル制御相互接続シ
ステムに結合され且つ可変数の基本ゲート（portes ele
mentaires）をカスケード接続し得るインバータタイプ
の複数の基本ゲートを使用することからなる。しかしこ
のタイプの回路の使用は、基本ゲートの固有遅延（reta
rds intrinseque）より小さい遅延を正確に調整するこ
とが必要ではない場合に限定される。
【０００５】もう一つの既知の解決法は、抵抗がデジタ
ル制御の関数として選択的且つ並列に接続されている複
数の基本抵抗からなる抵抗コンデンサ（resistance-cap
acite）タイプの回路を使用することである。その場
合、遅延は回路の時定数により決定される。全ての基本
抵抗が同一の値を有しているとすると、その場合に得ら
れた遅延は選択された抵抗の数に反比例する。
【０００６】
【発明が解決しようとする課題】全調整範囲にわたる一
定の調整精度を得るためには、遅延を調整のデジタル変
数にリンクさせる関数が出来るだけ線形関数に近づく必
要がある。従って、上記の解決法によって得られた応答
は線形関係（relation lineaire）からは程遠い。それ
に近づけるためには、非常に正確ですべて互いに異なる
値を有する基本抵抗の寸法を決める必要がある。しか
し、集積回路の場合にはこの結果を得るのは非常に困難
である。さらに各信号用に、位相調整が要求されるその
ような回路を準備しなければならない。
【０００７】例えば遅延回路が、１９９１年１月３０日
付けで出願された「同位相インターロック回路およびそ
の結果生じた周波数の乗算器」と題するヨーロッパ特許
出願第４４１６８４号に記載されているタイプの同位相
インターロック回路に使用されるのであれば、前述の解
決法はその外形寸法および製品ばらつきの影響を受け易
いという理由から満足すべきものではない。
【０００８】本発明の目的は、満足すべき近似値をもっ
てセットポイント遅延の関数としての遅延の線形応答を
確実に得ながら、選択された技術の基本ゲートの固有遅
延より小さい最小遅延を得る可能性を有する正確な調整
を可能にする遅延回路を提供することである。
【０００９】
【課題を解決するための手段】このために本発明は、論
理入力信号に関する遅延を有する出力信号を供給する遅
延回路を目的とし、遅延はセットポイント遅延の関数と
して調整可能であり、回路は、入力信号を受け取ると共
に、入力信号に関する固定遅延を有する遅延信号を供給
する固定遅延回路と、それぞれ入力信号および遅延信号
を受け取ると共に、セットポイントを表わす制御変数を
受け取る制御入力を含む二つの入力を有する組み合わせ
回路とを含んでおり、組み合わせ回路がその出力で、重
み付けおよび入力に与えられた信号の積分効果の重ね合
わせから得られた組み合わせ信号を供給するように構成
されており、重み付けが、その値が制御変数の関数であ
る入力信号と遅延信号とにそれぞれ関係付けられた二つ
の重み係数を割当てることからなり、組み合わせ回路お
よび／または固定遅延回路は、固定遅延が、組み合わせ
回路が入力信号のみを受け取る場合に、組み合わせ信号
が有する過渡時間より小さくなるような寸法とされてい
ることを特徴としている。
【００１０】通常、組み合わせ回路によって供給される
組み合わせ信号は、スレッショルド効果を有する整形回
路のような回路の入力に与えられるようになっている。
従って、入力信号に関する出力信号の有効遅延は、これ
らの回路の入力スレッショルドのレベルに従う。それ
故、組み合わせ信号の最大および最小振幅がセットポイ
ント遅延とは無関係であることが望ましい。
【００１１】このために、本発明はさらに二つの重み係
数の和が一定であることを特徴としている。
【００１２】実際には、積分効果は、組み合わせ信号の
最大レベルを規定する飽和効果を常に有する積分器また
は時定数回路によって供給される。従って過渡時間は、
組み合わせ回路が入力信号のみを受け取る場合に線形ま
たは準線形関数に従って組み合わせ信号が変化している
間の時間間隔として規定される。過渡時間より小さい固
定遅延を課すことにより、入力信号に関する出力信号の
遅延が重み係数の関数として不連続性を有さないことが
確実になる。セットポイント遅延の関数としての遅延の
変化が全調整範囲にわたって実際上線形の関数に従って
変化するように、組み合わせ回路および／または固定遅
延回路は、固定遅延が過渡時間の半分に等しくなるよう
にその寸法が決められる。
【００１３】本発明はまた、ＥＣＬおよびＣＭＯＳ技術
の使用が可能となるように特別に設計されたいくつかの
態様を目的としている。
【００１４】
【実施例】これらの態様ならびに本発明の他の特徴およ
び利点が添付図面を参照した下記記載により明らかにな
るであろう。
【００１５】本発明による遅延回路が図１に概略的に示
されている。固定遅延回路Ｄ１は論理入力信号ｅ0を受
け取ると共に、その出力で遅延信号ｅ1を供給する。信
号ｅ0およびｅ1は、その出力で組み合わせ信号ｆKを供
給する組み合わせ回路Ｃの入力ＸとＹとにそれぞれ与え
られる。組み合わせ回路Ｃは、回路Ｃによって実行され
る組み合わせの重み係数を表わすコマンドを受け取る制
御入力ＣＤを含んでいる。このコマンドはセットポイン
ト遅延ＣＮの関数である。
【００１６】組み合わせ信号ｆKは、その出力が出力信
号ｓKを供給する整形回路Ｆの入力に与えられる。
【００１７】後の説明を簡単にするために、関連の信号
の標準化等級を仮定し、且つ信号ｅ0およびｅ1に割り当
てられた重み係数は、Ｋが０と１との間である場合に、
それぞれ値Ｋおよび１−Ｋを有すると仮定する。
【００１８】この条件において、回路Ｃは時間に関する
積分との組み合わせＫｅ0＋（１−Ｋ）ｅ1を実現するよ
うに設計されている。
【００１９】図２に示されているタイミング図により、
図１の回路機能の説明が可能である。
【００２０】タイミング図（ａ）は、組み合わせ回路Ｃ
の入力ＸおよびＹに与えられる信号ｅ0およびｅ1を示し
ている。論理信号である信号ｅ0は、第１および第２の
レベル間の急勾配の過渡エッジ（fronto）を有してお
り、信号をその第１のレベルに戻すもう一つのエッジ
（図示せず）に続く。遅延信号ｅ1は信号ｅ0と同一の信
号であるように示されているが、遅延回路Ｄ１によって
規定された遅延Ｔ分だけ遅延している。実際には、信号
ｅ0のエッジは、信号ｅ0が下流回路のスレッショルド値
に達する瞬間に規定される。一般的にスレッショルド値
は、信号ｅ0の最小レベルと最大レベルとの間の中間レ
ベルに相当する。それは信号ｅ1についても同じであ
り、その場合信号は示されているものとは異なる形状を
有し得る。その場合遅延Ｔは、信号ｅ0および信号ｅ1が
スレッショルド値に達する瞬間を分離させる時間間隔と
して規定される。
【００２１】タイミング図（ｂ）は、重み係数Ｋのさま
ざまな値についての組み合わせ信号ｆKを示している。
示されている信号の形状が実際の回路で得られ得る信号
の簡略化された表示であるのは勿論である。
【００２２】しかし、この表示が現実とは隔たっていな
いことに注目すべきである。特に、常に飽和状態が認め
られるであろう。何故ならばパルスの積分がいずれにせ
よ最後には供給電位の値に限定されるからである。
【００２３】信号ｆ1は、Ｋ＝１、即ち信号ｅ1に加えら
れる重み係数が０の場合に相当する。この信号は、信号
ｅ0がスレッショルド値に達する瞬間に相当する時点０
で、リーディングエッジが始まる台形形状を有してい
る。信号ｆ1は飽和段階に達する瞬間ｔｍまで直線的に
増大する。
【００２４】信号ｆ0は、信号ｅ0に与えられる重み係数
Ｋが０である場合に相当する。この信号は遅延Ｔで信号
ｆ1を再生する。
【００２５】この二つの極端なケースとは異なる重み係
数に対しては、組み合わせ信号は曲線ｆKによって表わ
されている動作をする。
【００２６】信号ｆ1およびｆ0はそれぞれ瞬間ｔ1およ
びｔ0でこのスレッショルド値に達し、信号ｆKは瞬間θ
でこの限度に達する。ｔ1とｔ0との間の間隔は遅延Ｔに
等しい。従って、それぞれ入力信号に関連した組み合わ
せ信号の最小および最大遅延は、それぞれｔ1とｔ0との
間に含まれる。その結果、一般的に得られる遅延はｔ1
およびｔ1＋Ｔの間の値θを有する。
【００２７】タイミング図（ｃ）は、タイミング図
（ｂ）で示された三つの場合の各々における整形回路Ｆ
の出力信号を示している。従って、信号ｓ1およびｓ0は
それぞれ瞬間ｔ1およびｔ0でエッジを有している。所定
の係数Ｋについては、出力信号ｓKは信号ｓ1に関連した
値ＴKだけ遅延したエッジを有する。ここで値ＴKは０と
Ｔとの間に含まれている。
【００２８】遅延θの重み係数Ｋの関数としての変化の
仕方は、主として上記に規定された過渡時間ｔｍと固定
遅延Ｔとに従う。過渡時間ｔｍは、入力信号ｅ0に関す
る出力信号ｓKの最小遅延ｔ1を規定する。図示されてい
るような完全な線形の場合には、この最小遅延は過渡時
間の半分に等しい。
【００２９】図３〜図６は、過渡時間ｔｍのさまざまな
値に対する係数Ｋの関数としての遅延ＴKの変化を示し
ており、ここで固定遅延Ｔは固定されているものと仮定
する。
【００３０】図３は、図２の例に従って、Ｔが過渡時間
ｔｍとこの時間の半分との間に含まれる場合に相当す
る。
【００３１】Ｋが０と第１の値Ｋ１との間に含まれる場
合には、ＴKは双曲形関数に従ってＴとｔｍ／２との間
で変化する。Ｋが第１の値Ｋ１と第２の値Ｋ２との間に
含まれる場合には、ＴKはｔｍ／２とＴ−ｔｍ／２との
間で線形に変化する。最後に、ＫがＫ２と１との間に含
まれる場合には、ＴKはもう一つの双曲線関数に従って
Ｔ−ｔｍ／２と０との間で変化する。
【００３２】計算によりこの結果を容易に実証し、且つ
Ｋ１＝１−ｔｍ／２ＴおよびＫ２＝ｔｍ／２Ｔであるこ
とを証明することができる。同様にＫ＝１／２の場合に
は常にＴK＝Ｔ／２となることを実証することも容易で
ある。
【００３３】Ｔ＝ｔｍの場合、ＴKは図４に示されてい
る曲線に従ってＫの関数として変化する。得られた曲線
が二つの双曲線部分から構成されており、且つ線形部分
が無いということは容易に実証可能である。
【００３４】図５に示されているようにＴがｔｍより大
きい場合には、曲線はＫ＝１／２であれば不連続性を示
す。
【００３５】最後に、Ｔがｔｍ／２より小さいかまたは
等しい場合には、ＴKは図６に見られるように全調整範
囲にわたってＫの関数として線形に変化する。
【００３６】上記の分析により、固定遅延回路および組
み合わせ回路の寸法決定に関するいくつかの結論を引き
出すことが可能になる。先ず重み係数、従ってセットポ
イント遅延の関数としての遅延ＴKのいかなる不連続性
をも避けるために、Ｔはｔｍより小さくなければならな
いことが明らかである。一方、Ｔがｔｍ／２より小さい
か等しくなるとすぐ、Ｋの関数として遅延ＴKの完全に
線形の応答が得られる。従って固定ｔｍについては、Ｔ
がｔｍ／２に等しい場合には最大調整範囲を有しながら
線形応答が得られる。
【００３７】固定遅延Ｔは遅延の調整範囲を決定する。
また決定された範囲についても、ｔｍ＝２Ｔを選択する
ことによって常に線形応答を得ることが可能である。し
かし、過渡時間ｔｍに直接従う最小遅延ｔ１を減少させ
るためにはより短い過渡時間の選択が必要とされるであ
ろう。
【００３８】一般的には、Ｔおよびｔｍの選択は、最小
遅延と、調整範囲と、セットポイント遅延に関連した遅
延の線形性との間の中間状態の結果として得られる。
【００３９】図７は、ＥＣＬ技術による実現のための組
み合わせ回路Ｃの基本レイアウトを示している。
【００４０】図示されている回路は、それぞれ正の電位
とアースとに対応する二つの供給電位ＶｄｄおよびＶｓ
ｓによって供給される。抵抗Ｒと並列のキャパシタとか
ら構成されるインピーダンスＺは、正の電位Ｖｄｄに接
続された第１の端子と、それぞれ二つのスイッチＱ０お
よびＱ１を介して二つの電流源Ｓ０およびＳ１に接続さ
れている第２の端子とを有している。スイッチＱ０およ
びＱ１は、それぞれ信号ｅ0およびｅ1によって制御され
る。電流源Ｓ０およびＳ１は、それぞれ重み係数Ｋおよ
び１−Ｋによって制御されると共に、それぞれ対応する
重み係数に相補的であり且つ該係数に比例する電流Ｉ０
およびＩ１を供給する調整可能な電流源である。
【００４１】従ってこの配列により、その容量が積分効
果の原因であるインピーダンスＺにおいて電流Ｉ０およ
びＩ１の重ね合わせが実現される。
【００４２】第２の端子の電位Ｖは、組み合わせ信号ｆ
Kの大きさに相当し、またインピーダンスＺの時定数は
過渡時間ｔｍを規定し得る。
【００４３】図７の回路の機能は、図２のタイミング図
により説明可能である。下記記載においては、正論理が
使用され、スイッチを制御する信号がそれぞれ０または
１にあるかに従ってスイッチが開いたり閉じたりすると
仮定する。
【００４４】先ず、瞬間０までは信号ｅ0およびｅ1は０
にあり、電位ＶはＶｄｄに等しい。ｅ0が１に移ると、
スイッチＱ０は閉じ、電流Ｉ０＝ＫＩはインピーダンス
Ｚ内を循環する。その時電位Ｖは、インピーダンスＺの
時定数で固定遅延Ｔに等しい持続時間の間に値Ｖｄｄー
ＫＲＩ方向に減少する。ｅ1が１に移ると、Ｑ１は閉
じ、電流（１−Ｋ）ＩはインピーダンスＺで電流ＫＩに
加わる。その場合、電位Ｖは同一の時定数で値Ｖｄｄー
ＲＩ方向に減少し続ける。
【００４５】その後で、ｅ0は０に戻り、Ｑ０は閉じ
る。そのとき電位Ｖは、持続時間Ｔの間同一時定数でＶ
ｄｄ−（１−Ｋ）ＲＩ方向に再び上昇する。最後に、ｅ
1は０に戻り、Ｑ０は閉じ、電位ＶはＶｄｄ方向に上昇
し続ける。
【００４６】従って、回路は変数Ｋｅ0および（１−
Ｋ）ｅ1の積分効果で重ね合わせを実行する。信号ｆ1、
ｆ0およびｆKが、実際に図２（ｂ）に示されているもの
より漸進的であり、特に飽和段階に近い変化を有するの
は勿論である。しかし、過渡時間ｔｍをその間に信号ｆ
1およびｆ0が時間の関数として実際に線形に変化する時
間間隔として規定すると、この差は得られた結果を本質
的には修正しない。
【００４７】図８は組み合わせ回路ＣをＥＣＬで実現し
たものを表わしている。この回路は、例えば、各々が供
給電位Ｖｄｄに接続されている第１の端子を有する同一
の値のＭＯＳトランジスタ手段で実現されるような二つ
の抵抗Ｒ、Ｒ*を含んでいる。第１および第２の電流源
Ｓ０、Ｓ１はそれぞれ係数Ｋおよび１−Ｋに比例する電
流Ｉ０、Ｉ１をそれぞれ供給する。第１の差動アレイＭ
０は、そのコレクタがそれぞれ抵抗ＲおよびＲ*の第２
の端子に接続されていると共に、そのエミッタが電流源
Ｓ０に接続されている二つのバイポーラトランジスタＱ
０、Ｑ０*から構成されている。Ｍ０と同一の第２の差
動アレイＭ１は、そのコレクタがそれぞれ抵抗Ｒおよび
Ｒ*の第２の端子に接続されていると共に、そのエミッ
タが第２の電流源Ｓ１に接続されているバイポーラトラ
ンジスタＱ１およびＱ１*から構成されている。
【００４８】入力信号は、トランジスタＱ０およびＱ０
*のベースを制御する差動信号ｅ0、ｅ0 *である。差動信
号ｅ0、ｅ0 *はさらに、固定遅延回路の役割を果たす差
動増幅器Ｄ１の入力に与えられる。増幅器Ｄ１は、トラ
ンジスタＱ１およびＱ１*のベースを制御する遅延差動
信号ｅ1、ｅ1 *を供給する。抵抗ＲおよびＲ*の二つの端
子間の差動電圧Ｖ、Ｖ*は、組み合わせ信号の大きさに
相当する。エミッタフォロワアレイＦ、Ｆ*は、差動組
み合わせ信号Ｖ、Ｖ*によって制御され、その出力で差
動出力信号ｓK、ｓK *を供給する。
【００４９】図８の回路機能は、その信号が差動タイプ
であるという違いを除けば図７のものから容易に推論さ
れる。しかし、図７のインピーダンスＺが抵抗Ｒまたは
Ｒ*と、バイポーラトランジスタのコレクタ／ベース容
量のような抵抗に接続されている容量グループとの各径
路用に形成されていることに注目すべきである。抵抗Ｒ
またはＲ*がトランジスタＭＯＳから構成されている場
合には、これらのトランジスタのドレーン−ゲート容量
を考慮に入れることも有利である。
【００５０】差動増幅器Ｄ１は、図９に示されているよ
うな従来型のＥＣＬ技術の増幅器である。該増幅器Ｄ１
は、第１の端子が電位Ｖｄｄに接続されていると共に、
第２の端子がバイポーラトランジスタＱａ、Ｑａ*のコ
レクタに接続されている抵抗Ｒａ、Ｒａ*の各径路用に
構成されている。トランジスタＱａ、Ｑａ*のエミッタ
は、電流源Ｓ０およびＳ１によって供給される電流の最
大値Ｉに等しい電流を供給するような大きさの電流源Ｓ
ａに接続されている。該回路は、さらにその入力がそれ
ぞれ抵抗Ｒａ、Ｒａ*の第２の端子に接続されている二
つのエミッタフォロワＦａ、Ｆａ*を含む。エミッタフ
ォロワＦａ、Ｆａ*の出力は差動遅延信号ｅ1、ｅ1 *を供
給する。
【００５１】この回路が、抵抗Ｒａ、Ｒａ*および抵抗
に接続されたトランジスタの容量に起因する各径路用の
時定数によって規定された遅延を導入することは確認可
能である。その結果、抵抗ＲａおよびＲａ*が抵抗Ｒお
よびＲ*と同一の値を有している場合、また増幅器のト
ランジスタが組み合わせ回路の対応のアレイと同じよう
な寸法になっている場合には、増幅器の固定遅延は常に
組み合わせ回路の過渡時間より小さいことが保証され
る。
【００５２】例えばＴ＝ｔｍ／２の証明など、固定遅延
Ｔおよび過渡時間ｔｍを選択された値に調整するため
に、回路部品の寸法決定（トランジスタの幅）を計算す
ることは可能である。Ｄ１の下流に接続される付加固定
遅延回路と、一つの調整領域をつけ加えるためにもう一
つの電流源によって供給され且つ付加遅延回路によって
制御されるＭ０およびＭ１に並列に接続されるもう一つ
の差動アレイとを準備することも可能である。その場
合、関連のトランジスタをバランスさせれば、同等な容
量、従って図８の回路の時定数が図９の時定数のほぼ２
倍であり、それによって最適条件Ｔ＝ｔｍ／２が自動的
に実現されることが実証できる。
【００５３】図１０は、二つの可変電流源Ｓ０およびＳ
１を実現し得る回路を示している。
【００５４】この態様によれば、係数Ｋは五つの信号ｋ
０〜ｋ４（ここでｋ０は下位ビットに相当する）によっ
て表わされる２進数の形である。従ってこの場合、Ｋは
規則的に０と１との間に分布する３２の異なる値（乗算
係数を除けば）を取り得る。
【００５５】勿論、任意の数のビット用の態様はこの特
定の場合から容易に推論される。
【００５６】この回路はそれぞれ値ｒおよび２ｒを有す
る第１および第２の抵抗グループを含んでいる。ここで
抵抗ｒはｎチャネルのＭＯＳトランジスタによって実現
され、抵抗２ｒは直列に接続された同一寸法を有するｎ
チャネルの二つのＭＯＳトランジスタによって構成され
ている。これら全てのＭＯＳトランジスタは、それらを
飽和状態に導く電圧ＥＮによってバイアスされた各々の
ゲートを有している。
【００５７】該回路は、そのコレクタが電位Ｖｄｄに接
続され、そのエミッタが抵抗２ｒの第１の端子に接続さ
れ、且つそのベースがバイアス電圧Ｖｒｅｆを受け取る
バイポーラトランジスタを含む第１のアセンブリＳＡを
含んでいる。
【００５８】第２のアセンブリＳＥＯは、そのベースが
同一のバイアス電圧Ｖｒｅｆを受け取ると共に、そのエ
ミッタがもう一つの抵抗２ｒの第１の端子に接続されて
いるもう一つのバイポーラトランジスタを含んでおり、
該抵抗２ｒは、その第２の端子が抵抗ｒの第１の端子に
と同様にアセンブリＳＡの抵抗２ｒの第２の端子に接続
されている。バイポーラトランジスタのコレクタは、そ
のゲートが信号ｋ０を受け取るそれぞれｎチャネルのＭ
ＯＳトランジスタとｐチャネルのＭＯＳトランジスタと
を介して、二つのラインＬ０およびＬ１に接続されてい
る。
【００５９】この回路は、ＳＥＯと同一であり、且つそ
のＭＯＳトランジスタが各々のゲート上で信号ｋ１〜ｋ
４を受け取る他の四つのアセンブリ（参照符号を付さ
ず）を含んでいる。これらの四つのアセンブリは図１０
に指示されている方法で接続されている。
【００６０】ラインＬ０およびＬ１は、それぞれ図８の
モジュールＭ０およびＭ１に接続されている。
【００６１】図１０の回路がそれぞれＫおよび１−Ｋに
比例する電流Ｉ０およびＩ１を供給することは容易に証
明可能である。
【００６２】図１１および図１２は、ＣＭＯＳ技術によ
る組み合わせ回路Ｃのもう一つの態様に関する。
【００６３】図１１は、理解の容易なＣＭＯＳ態様の概
略図である。この回路は、共有ラインＬの第１および第
２の充電および放電モジュールＵ０およびＵ１を含んで
いる。各モジュールＵ０、Ｕ１は充電回路ＰＣと放電回
路ＤＣとを含んでいる。各充電回路ＰＣまたは放電回路
ＤＣは、可変抵抗Ｒ０*、Ｒ０、Ｒ１*、Ｒ１と、ライン
Ｌと充電回路用の供給電位Ｖｄｄおよび放電回路用の供
給電位Ｖｓｓとの間のこの抵抗による結合を制御するス
イッチＰ０、Ｎ０、Ｐ１、Ｎ１とを含んでいる。ユニッ
トＵ０およびＵ１のスイッチは、それぞれ信号ｅ0およ
びｅ1とそれらの補数とによって制御される。可変抵抗
Ｒ０、Ｒ０*は係数Ｋに反比例する値を取るように制御
され、一方ユニットＵ１の抵抗Ｒ１、Ｒ１*は１−Ｋに
反比例する値を取るように制御される。ラインＬの電位
は組み合わせ信号ｆKの大きさに相当する。
【００６４】図１１の回路の機能を説明するために、先
ずラインＬが電位Ｖｄｄまで充電され、信号ｅ0および
ｅ1が０にあると仮定する。その場合に、スイッチＰ０
およびＰ１は閉じ、スイッチＮ０およびＮ１は開く。信
号ｅ0が能動状態になると、スイッチＮ０は閉じ、スイ
ッチＰ０は開く。その場合に回路はラインＬのレベルの
構造の容量と、並列に接続されている抵抗Ｒ０およびＲ
１*と同等な抵抗とによって規定された時定数を有す
る。Ｒ０およびＲ１*はそれぞれＫおよび１−Ｋに反比
例するので、時定数はＫとは無関係である。そのとき、
ラインＬは値Ｖｄｄから値（１ーＫ）Ｖｄｄまでこの時
定数で放電する。
【００６５】放電は、信号ｅ1が能動状態になる瞬間ま
でこの方法で続行される。そのとき、スイッチＮ１は閉
じ、スイッチＰ１は開いている。その場合ラインＬは上
記と同じ時定数で０方向に放電し続ける。
【００６６】信号ｅ0が非能動状態に戻ると、スイッチ
Ｐ０は閉じ、スイッチＮ０は開く。それによってライン
Ｌの充電回路は電圧Ｋ Ｖｄｄまで回復する。ｅ1がまた
非能動状態に戻ると、初期の状況に復帰する。
【００６７】図１１の回路の機能が、遅延の点でＥＣＬ
態様と同一であることは証明可能である。
【００６８】図１２は、図１１の回路に対応する詳細な
ＣＭＯＳ態様を示している。充電回路ＰＣおよび放電回
路ＤＣは、それぞれｐおよびｎチャネルのＭＯＳトラン
ジスタから構成されている。可変抵抗Ｒ０〜Ｒ１*は、
並列に接続されたＭＯＳトランジスタによって実現され
且つ信号ｋ０〜ｋ４、ｋ０*〜ｋ４*によって制御され、
関連スイッチは、そのゲートが組み合わせ信号ｅ0、ｅ1
を受け取るＭＯＳトランジスタのドレーン−ソースパス
で構成されている。
【００６９】固定遅延回路は、カスケード接続された二
つのＣＭＯＳインバータによって実現される。
【００７０】時定数を規定する構造容量は、ラインＬに
接続された能動ＭＯＳトランジスタのドレーン−ゲート
容量に起因する。回路の設計によって、結果として生じ
る容量は、Ｋの値とは無関係に一定のままである。
【００７１】一方、各充電回路または放電回路の可変抵
抗を構成するＭＯＳトランジスタは、各々の抵抗が２の
出力、ｋ０〜ｋ４、ｋ０*〜ｋ４*の制御信号重みに従っ
て変化するような寸法に決め得る。
【００７２】もう一つの可能性は、可変寸法のトランジ
スタを並列および直列アレイの同一のトランジスタと取
り替えることからなる。
【００７３】図１２の回路の機能は、図１１と原理的に
同一であり、従って追加の説明の必要はない。
【図面の簡単な説明】
【図１】本発明による遅延回路の基本レイアウトを示す
図である。
【図２】図１の回路の機能を説明し得るタイミング図を
示す図である。
【図３】図１の回路のさまざまな寸法に対するセットポ
イント遅延の関数としての遅延の変化を示す図である。
【図４】図１の回路のさまざまな寸法に対するセットポ
イント遅延の関数としての遅延の変化を示す図である。
【図５】図１の回路のさまざまな寸法に対するセットポ
イント遅延の関数としての遅延の変化を示す図である。
【図６】図１の回路のさまざまな寸法に対するセットポ
イント遅延の関数としての遅延の変化を示す図である。
【図７】本発明による遅延回路のＥＣＬ態様の基本レイ
アウトを示す図である。
【図８】ＥＣＬ技術による態様の詳細を示す図である。
【図９】ＥＣＬ技術による態様の詳細を示す図である。
【図１０】ＥＣＬ技術による態様の詳細を示す図であ
る。
【図１１】ＣＭＯＳ態様の基本レイアウトを示す図であ
る。
【図１２】ＣＭＯＳ技術による態様の詳細を示す図であ
る。
【符号の説明】
Ｃ 組み合わせ回路 ｅ0 入力信号 ｅ1 遅延信号 Ｘ、Ｙ 入力 ＣＤ 制御入力 ＣＮ セットポイント遅延 Ｄ１ 固定遅延 ｆK 組み合わせ信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジヤン−クロード・ルビアン フランス国、92120・モントルージユ、ア ブニユ・ジヤン・ジヨレス、11 (72)発明者 ルザ・ネザムザデ−ムーサビ フランス国、78390・ボア・ダルシー、リ ユ・バラーグ、12

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 論理入力信号（ｅ0）に関連して遅延
    （θ）を有する出力信号（ｓK）を供給するための遅延
    回路であって、前記遅延（θ）がセットポイント遅延
    （ＣＮ）の関数として調整可能であり、前記回路が、前
    記入力信号（ｅ0）を受け取ると共に該入力信号（ｅ0）
    に関する固定遅延（Ｔ）を有する遅延信号（ｅ1）を供
    給する固定遅延回路（Ｄ１）と、それぞれ前記入力信号
    （ｅ0）および前記遅延信号（ｅ1）を受け取ると共に前
    記セットポイント（ＣＮ）を表わす制御変数（Ｋ）を受
    け取る制御入力（ＣＤ）を含む二つの入力（Ｘ、Ｙ）を
    有する組み合わせ回路（Ｃ）とを含んでおり、前記組み
    合わせ回路がその出力で、前記入力（Ｘ、Ｙ）に与えら
    れた信号の重み付けおよび積分効果の重ね合わせから得
    られる組み合わせ信号（ｆK）を供給するように構成さ
    れており、前記重み付けが、それぞれ入力信号（ｅ0）
    と遅延信号（ｅ1）とに関係付けられており前記制御量
    の関数である二つの重み係数を割当てることからなり、
    前記組み合わせ回路（Ｃ）および／または前記固定遅延
    回路（Ｄ１）は、前記固定遅延（Ｔ）が、組み合わせ回
    路（Ｃ）が入力信号（ｅ0）のみを受け取る場合に、組
    み合わせ信号（ｆK）が有する過渡時間（ｔm）より小さ
    くなるような寸法とされていることを特徴とする遅延回
    路。
  2. 【請求項２】 二つの重み係数の和が一定であることを
    特徴とする請求項１に記載の遅延回路。
  3. 【請求項３】 前記組み合わせ回路（Ｃ）が、それぞれ
    前記重み係数に比例する電流（Ｉ０、Ｉ１）を供給する
    第１および第２の電流源（Ｓ０、Ｓ１）を含んでおり、
    前記電流源（Ｓ０、Ｓ１）が、それぞれ入力信号
    （ｅ0）および遅延信号（ｅ1）によって制御される二つ
    のスイッチ手段（Ｑ０、Ｑ１）の各々を介して共有イン
    ピーダンス（Ｚ）の端子に接続されており、前記端子の
    電位（Ｖ）が前記組み合わせ信号（ｆK）の大きさに相
    当することを特徴とする請求項２に記載の遅延回路。
  4. 【請求項４】 前記入力信号（ｅ0、ｅ0 *）および前記
    遅延信号（ｅ1、ｅ1 *）が差動信号であり、前記組み合
    わせ回路（Ｃ）が、それぞれ供給電位（Ｖｄｄ）に接続
    された第１の端子を有する第１および第２の抵抗（Ｒ，
    Ｒ*）を含んでおり、前記組み合わせ回路（Ｃ）がさら
    に、それぞれ第１および第２の差動アレイ（Ｍ０、Ｍ
    １）に関係付けられた第１および第２の電流源（Ｓ０、
    Ｓ１）を含んでおり、各差動アレイ（Ｍ０、Ｍ１）は、
    そのコレクタがそれぞれ前記第１および第２の抵抗
    （Ｒ、Ｒ*）の第２の端子に接続されていると共に、そ
    のエミッタが、関係付けられた電流源（Ｓ０、Ｓ１）に
    接続されている二つのバイポーラトランジスタ（Ｑ０、
    Ｑ０*、Ｑ１、Ｑ１*）から構成されており、第１の差動
    アレイ（Ｍ０）のトランジスタ（Ｑ０、Ｑ０*）のベー
    スが前記差動入力信号（ｅ0、ｅ0 *）を受け取り、第２
    の差動アレイ（Ｍ１）のトランジスタ（Ｑ１、Ｑ１*）
    のベースが前記差動遅延信号（ｅ1、ｅ1 *）を受け取
    り、前記第１および第２の電流源（Ｓ０、Ｓ１）がそれ
    ぞれ前記重み係数に比例する電流（Ｉ０、Ｉ１）を供給
    し、前記抵抗の二つの端子間の差動電圧（Ｖ、Ｖ*）が
    前記組み合わせ信号（ｆK）の大きさに相当することを
    特徴とする請求項２に記載の遅延回路。
  5. 【請求項５】 前記固定遅延回路（Ｄ１）がＥＣＬ技術
    によって実現される差動増幅器であることを特徴とする
    請求項４に記載の遅延回路。
  6. 【請求項６】 前記組み合わせ回路（Ｃ）が、それぞれ
    前記入力信号（ｅ0）および前記遅延信号（ｅ1）によっ
    て制御される共有ライン（Ｌ）の第１および第２の充電
    および放電モジュール（Ｕ０、Ｕ１）を含んでおり、前
    記共有ライン（Ｌ）の電位が前記組み合わせ信号
    （ｆK）の大きさに相当し、各モジュール（Ｕ０、Ｕ
    １）が、可変抵抗（Ｒ０、Ｒ０*、Ｒ１、Ｒ１*）を介し
    て前記共有ライン（Ｌ）と第１および第２のそれぞれの
    供給電位（Ｖｓｓ、Ｖｄｄ）との間の接続を制御する各
    スイッチ手段（Ｐ０、Ｎ０、Ｐ１、Ｎ１）を含む放電回
    路（ＤＣ）と充電回路（ＰＣ）とを含んでおり、各モジ
    ュール（Ｕ０、Ｕ１）の放電および充電回路（ＤＣ、Ｐ
    Ｃ）の可変抵抗（Ｒ０、Ｒ０*、Ｒ１、Ｒ１*）が、組み
    合わせ信号（ｅ0、ｅ1）の重み係数に反比例する値を取
    るように制御されており、各モジュール（Ｕ０、Ｕ１）
    の放電回路（ＤＣ）および充電回路（ＰＣ）のスイッチ
    手段（Ｐ０、Ｎ０、Ｐ１、Ｎ１）が、それぞれ組み合わ
    せ信号（ｅ0、ｅ１）の第１および第２の電圧レベルで
    起動されることを特徴とする請求項２または３に記載の
    遅延回路。
  7. 【請求項７】 各モジュール（Ｕ０、Ｕ１）の可変抵抗
    （Ｒ０、Ｒ０＊、Ｒ１、Ｒ１*）が、前記モジュール
    （Ｕ０、Ｕ１）の組み合わせ信号（ｅ0、ｅ1）の重み係
    数の関数として選択的且つ並列に接続可能な複数の基本
    抵抗によって実現されることを特徴とする請求項６に記
    載の遅延回路。
  8. 【請求項８】 前記抵抗（Ｒ０、Ｒ０*、Ｒ１、Ｒ１*）
    および前記スイッチ（Ｐ０、Ｎ０、Ｐ１、Ｎ１）が、そ
    のゲートがそれぞれ前記重み係数および前記組み合わせ
    信号（ｅ0、ｅ1）の関数として制御されるＭＯＳトラン
    ジスタのドレーン−ソースパスで構成されていることを
    特徴とする請求項７に記載の遅延回路。
  9. 【請求項９】 前記共有ライン（Ｌ）を高および低供給
    電位（Ｖｄｄ、Ｖｓｓ）に接続させるＭＯＳトランジス
    タが、それぞれｐおよびｎチャネルのトランジスタであ
    ることを特徴とする請求項８に記載の遅延回路。
  10. 【請求項１０】 前記固定遅延回路（Ｄ１）が、ＣＭＯ
    Ｓ技術によって実現されたインターロック回路によって
    実現されることを特徴とする請求項９に記載の遅延回
    路。
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