JPH0827662B2 - 比較電圧発生回路及びそれを用いた電圧検出回路 - Google Patents

比較電圧発生回路及びそれを用いた電圧検出回路

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JPH0827662B2
JPH0827662B2 JP62145186A JP14518687A JPH0827662B2 JP H0827662 B2 JPH0827662 B2 JP H0827662B2 JP 62145186 A JP62145186 A JP 62145186A JP 14518687 A JP14518687 A JP 14518687A JP H0827662 B2 JPH0827662 B2 JP H0827662B2
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    • G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
    • G05F3/247—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は制御可能な比較電圧発生回路と、それを用
いた電圧検出回路に関するものである。
（従来の技術） 半導体集積回路において、内部で特定の電圧を発生さ
せる場合、電圧を一定のレベルにする必要がある。そこ
で、内部で発生させた電圧と基準電圧とを比較する電圧
検出回路、及びこの検出回路の中で基準電圧（比較電
圧）を可変的に発生できる比較電圧発生回路が必要であ
る。
従来、このような比較電圧発生回路及び電圧検出回路
はアイ・トリプル・イー・ジャーナル・オブ・ソリッド
ステート・サーキッツ（IEEE JOURNAL OF SOLID−STATE
CIRCUITS）Vol.SC−18 No.5,OCTOBER 1983pp.532〜53
8,特にp.536のFig 10に示されている。
第２図は上述した比較電圧発生回路及び電圧検出回路
を示す図である。
一点鎖線で囲まれる比較電圧出力回路１の出力ノード
N1とノードN2との間には抵抗R0,R1,R2が直列に接続され
ている。これらの抵抗R0,R1,R2の持つ抵抗値の比は1:2:
4に設定されており、これら各々の抵抗に並列にNMOSエ
ンハンスメント型トランジスタT0,T1,T2が接続されてい
る。トランジスタT0,T1,T2のそれぞれのゲートには入力
信号線BIT0,BIT1,BIT2が接続されている。また、ノード
N2は定電流源I4を介して接地されると共に、点線で囲ま
れる差動増幅器２のNMOSエンハンスメントトランジスタ
T3のゲートに接続されている。差動増幅器２は電源電圧
Vccに接続される負荷抵抗R3,R4、ドレインがノードN4を
介して負荷抵抗R4に接続され、ゲートが接地され、ソー
スがノードN5に接続されるNMOSデプレッション型トラン
ジスタT4、ドレインがノードN3を介して負荷抵抗R3に接
続され、ゲートがノードN2に接続され、ソースがノード
N5に接続されるNMOSエンハンスメントトランジスタT3、
一方がノードN5に接続され、他の一方が接地される定電
流源I3から構成されている。ノードN3,N4から出る差動
増幅器２の２つの出力は差動増幅器I2の入力となり、そ
の出力はノードN1に接続されている。
抵抗R0,R1,R2のそれぞれに並列に接続されたトランジ
スタT0,T1,T2のON抵抗を抵抗R0,R1,R2の抵抗値に対して
無視できる程度小さく設定すれば、トランジスタT0,T1,
T2のON−OFFにより、抵抗R0,R1,R2による合成抵抗の値
が制御できる。このことはBIT0,BIT1,BIT2に流す信号の
H,Lを決めることにより合成抵抗の値を制御できること
に他ならない。
さて、ノードN1の電圧VN1はノードN2の電圧VN2と定電
流源I4により設定される電流i4、合成抵抗の抵抗値Ｒに
よって次式のように表わされる。
VN1＝VN2＋Ri4 ノードN1の電圧を発生させる差動増幅器に負のフィー
ドバックがかかっているため、ノードN1には定電圧が発
生し、その値はBIT0,BIT1,BIT2に流す信号のH,Lの組合
せにより制御される。
上述の如く、比較電圧発生回路１で発生させたノード
N1の電圧VN1と、デバイス内で発生させた電圧VGENを差
動増幅器I1で比較し、出力した信号が電圧検出信号OUT
となる。
比較電圧発生回路１と差動増幅器I1とを含めたものが
電圧検出回路３となる。
（発明が解決しようとする問題点） しかしながら、上述の従来の電圧検出回路では次のよ
うな欠点があった。
第３図は上述の回路を用いてBIT0,BIT1,BIT2のそれぞ
れにＨ又はＬの信号を流し、検出信号OUTが反転したと
きのVGENの値とBIT0〜２の入力信号の組合せとの関係を
計算機によりシュミレーションを行なって示した図であ
る。この図からわかるように、比較電圧発生回路１で発
生させる電圧（すなわちノードN1の電圧VN1）は線型性
が少ないという欠点を有する。これは、トランジスタ
T0,T1,T2のON抵抗が無視できない値になるためである。
また、T0のON抵抗の値はR0の抵抗値よりも十分に小さく
しなければいけないため、R0の抵抗値に下限があり、入
力信号線を増やしてVN1を細かく制御することができな
いという欠点もあった。
この発明は上述したVN1の制御を細かくかつ線型性よ
く発生できる比較電圧発生回路及び電圧検出回路を提供
することを目的とする。
（問題点を解決するための手段） この発明では上述した問題点を解決するために、抵抗
分割により電圧を制御するのではなく、容量分割によっ
て電圧を制御する手段を設けた。
（作用） 各容量は定電圧発生手段からの電圧をその容量比によ
って制御する働きがある。
（実施例） 以下この発明の実施例を図面を参照して説明する。
第１図はこの発明の第１の実施例の比較電圧発生回路
を示す回路図である。
点線で囲まれた定電圧発生回路10はNMOSエンハンスメ
ント型トランジスタTNとNMOSデプレッション型トランジ
スタTDとから構成される公知の回路で、ノードN10に定
電圧を発生させる。ノードN10はPMOSエンハンスメント
型トランジスタTP0,TP1,TP2のソースに接続されてい
る。トランジスタTP0,TP1,TP2のドレインはそれぞれNMO
Sエンハンスメント型トランジスタTN0,TN1,TN2のドレイ
ンと接続されている（この接続点をそれぞれノードN20,
N21,N22とする。）トランジスタTN0,TN1,TN2のソースは
接地されている。トランジスタTP0とTN0,TP1とTN1,TP2
とTN2それぞれのゲートは共通にBIT0,BIT1,BIT2に接続
されている。トランジスタTP0,TP1,TP2のそれぞれのド
レインはキャパシタC0,C1,C2の一方に接続され、これら
キャパシタの他方はノードN11に接続されている。な
お、これらキャパシタの容量比はC0:C1:C2＝1:2:4に設
定されている。
TN3はドレインをノードに接続し、ソースを接地し、
ゲートを入力信号▲▼に接続したNMOSエンハンスメ
ント型トランジスタである。入力信号▲▼は比較電
圧発生回路が非動作状態の時はＨレベル、動作状態の時
はＬレベルになる信号である。このトランジスタTN3は
比較電圧発生回路が非動作状態の時ノードN11を接地レ
ベルに固定し、動作状態の時はノードN11をフローティ
ング状態にするフローティング切換手段として作用す
る。
次にこの回路の動作について説明する。
ノードN10は定電圧発生回路10の出力ノードであるの
で一定の電圧VN10がかかっている。BIT0がＨレベルのと
き、トランジスタTP0はOFF、トランジスタTN0はONにな
るためノードN20は接地レベルとなる。BIT0がＬレベル
のときはトランジスタTP0はON、トランジスタTN0がOFF
となりノードN20の電位はノードN10と同じ即ちVN10とな
る。これらの動作はBIT1,BIT2においても当然同じであ
る。これにより、BIT0〜２をＨ又はＬレベルにすること
によりノードＮ20〜22をOV又はVN10にすることができ、
キャパシタC0〜C2の容量比をC0:C1:C2＝1:2:4に設定し
ておけばノードN11の電圧レベルVN11を８段階に設定す
ることが可能となる。即ち、BIT0〜２がＨレベルのとき
“1"、Ｌレベルのとき“0"となる変数をそれぞれα0,α
1,α２とするとこの時のノードN11の電圧VN11は次式で
表わされる。
となる。
第４図はこの発明の第２の実施例の比較電圧発生回路
を示す回路図である。なお第１図と同一部分には同一符
号を付し、その説明を省略する。
この実施例が第１の実施例と異なる点はPMOSトランジ
スタTP0〜TP2のかわりにNMOSトランジスタＴ′N0〜Ｔ′
N2を使用し、トランジスタＴ′N0〜Ｔ′N2のゲートには
インバータ40〜42をそれぞれ接続し、BIT0〜２の信号を
それぞれ反転した信号をトランジスタＴ′N0〜Ｔ′N2に
入力している点である。この実施例の動作は第１の実施
例と同様であるため、その説明は省略する。
第７図はこの第２の実施例の回路を用いて入力信号BI
T0,BIT1,BIT2の組合せと出力信号OUTが変化する時のV
GENの値との関係を計算機のショミレーションにより表
わした図である。
この図からわかるように、この回路を用いれば電源電
圧依存が小さく、線型性が非常に良い比較電圧発生回路
が提供できる。さらに、この回路においては入力信号
（BITn）を増やし、キャパシター（Cn）の容量値を小さ
くすることにより、発生させる電圧をより細く制御する
ことが可能になる。
第５図は第１及び第２の実施例を電圧検出回路として
用いたこの発明の第３の実施例を示した図である。デバ
イス内で発生させた電圧VGENはキャパシタG50を介して
ノードN50に接続される。ノードN50はキャパシタC51を
介して接地されると共に差動増幅器50の一方の入力とな
る。差動増幅器50の入力は第１又は第２の実施例で示し
た比較電圧発生回路のノードN11が接続され、これらを
比較した信号が検出信号OUTとなる。
第６図は第２の実施例を電圧検出回路として用いたこ
の発明の第４の実施例を示した図である。デバイス内で
発生させた電圧VGENはキャパシタ60を介して第２の実施
例として示した比較電圧発生回路のノードN11に接続さ
れる。ノードN11はキャパシタ61を介して接地されると
共に差動増幅器60の一方の入力となっている。定電圧発
生回路10の出力ノードN10はノードN12に接続される。ノ
ードN12はNMSOトランジスタＴ′N0,T′N1,T′N2のソー
スに接続されると同時に差動増幅器60の他方の入力にも
接続されている。この第４の実施例が第３の実施例より
勝る点は、差動増幅器60の入力信号のレベルがBIT0,BIT
1,BIT2のレベルに関係なく、一定であるため、差動増幅
器60を利得が一定の状態で動作させることが可能である
点である。
（発明の効果） 以上説明したように、この発明によれば、電源電圧依
存が小さく、線型性が非常に良く、しかも発生させる電
圧をより細かく制御できる比較電圧発生回路が提供でき
る。
さらに、この発明によれば上述した比較電圧発生回路
を利用し、しかも差動増幅器の利得が一定の状態で動作
させることのできる電圧検出回路を提供できる。
【図面の簡単な説明】
第１図はこの発明の第１の実施例を示す回路図、第２図
は従来の比較電圧発生回路及び電圧検出回路を示す回路
図、第３は従来の比較電圧発生回路の入力信号の組合せ
とVGENとの関係を示した図、第４図はこの発明の第２の
実施例を示す回路図、第５図はこの発明の第３の実施例
を示す回路図、第６図はこの発明の第４の実施例を示す
回路図、第７図はこの発明の第２の実施例の入力信号の
組合せとVGENとの関係を示す図である。 10……定電圧発生回路、40,41,42……インバータ、50,6
0……差動増幅器、C0,C1,C2……キャパシタ、TN0,TN1,T
N2,TN3,T′N0,T′N1,T′N2……NMOSトランジスタ、Tp0,
TP1,TP2……PMOSトランジスタ、TN……NMSOエンハンス
メントスランジスタ、TD……NMOSデプレッショントラン
ジスタ、N10,N11,N12,N20,N21,N22……ノド、BIT1,BIT
2,BIT3……入力信号,OUT……出力信号。

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】一定の電圧を発生させる定電圧発生手段
    と、 出力ノードと、 この出力ノードをフローティング状態又は基準レベルに
    固定した状態にするフローティング切換手段と、 それぞれ一端及び他端を有し、各一端は前記出力ノード
    に共通に接続された複数の容量手段と、 前記複数の容量手段の各他端と前記定電圧発生手段との
    間に配置され、前記各他端と前記定電圧発生手段とを選
    択的に接続し、前記定電圧発生手段で発生させた電圧ま
    たは一定レベルの電圧を前記複数の容量手段に供給する
    複数のスイッチ手段とを有することを特徴とする比較電
    圧発生回路。
  2. 【請求項２】前記複数の容量手段のそれぞれの容量比は
    ２の自然数乗（1:2:4:8:・・・）であることを特徴とす
    る特許請求の範囲第１項記載の比較電圧発生回路。
  3. 【請求項３】前記スイッチ手段は信号入力手段を有し、
    この信号のレベルにより前記選択を決定することを特徴
    とする特許請求の範囲第１項記載の比較電圧発生回路。
  4. 【請求項４】前記スイッチ手段は前記信号入力手段と、
    ソースが前記定電圧発生手段に接続され、ドレインが前
    記容量手段に接続され、ゲートが信号入力手段に接続さ
    れるPMOSトランジスタと、ソースが接地され、ドレイン
    が前記PMOSトランジスタのドレインと共通に前記容量手
    段に接続され、ゲートが前記信号入力手段に接続される
    NMOSトランジスタとを有することを特徴とする特許請求
    の範囲第３項記載の比較電圧発生回路。
  5. 【請求項５】前記スイッチ手段は、前記信号入力手段
    と、ソースが前記定電圧発生手段に接続され、ドレイン
    が前記容量手段に接続され、ゲートが前記信号を反転さ
    せる反転手段を介して前記信号入力手段に接続される第
    １のNMOSトランジスタと、ソースが接地され、ドレイン
    が第１のNMOSトランジスタのドレインと共通に前記容量
    手段に接続され、ゲートが前記信号入力手段に接続され
    る第２のNMOSトランジスタとを有することを特徴とする
    特許請求の範囲第３項記載の比較電圧発生回路。
  6. 【請求項６】前記反転手段はインバータであることを特
    徴とする特許請求の範囲第５項記載の比較電圧発生回
    路。
  7. 【請求項７】前記フローティング切換手段は、ドレイン
    が出力ノードに接続され、ソースが接地され、前記比較
    電圧発生回路が動作状態のときはＬレベルが、非動作状
    態のときはＨレベルが与えられる入力信号線がゲートに
    接続されたNMOSトランジスタで構成されることを特徴と
    する特許請求の範囲第１項記載の比較電圧発生回路。
  8. 【請求項８】一定の電圧を発生させる定電圧発生手段
    と、一方の入力には一定の電圧が入力され、他方の入力
    には比較すべき電圧が入力され、前記一定の電圧と比較
    すべき電圧とを比較して検出信号を出力する電圧検出手
    段と、 それぞれ一端及び他端を有し、各一端は前記電圧検出手
    段の他方の入力に接続される複数の容量手段と、 前記複数の容量手段の各他端と前記定電圧発生手段との
    間に配置され、前記各他端と前記定電圧発生手段とを選
    択的に接続し、前記定電圧発生手段で発生させた電圧ま
    たは一定レベルの電圧を前記複数の容量手段に供給する
    複数のスイッチ手段と、 前記電圧検出手段の他方の入力に接続される被検出電圧
    源とを有することを特徴とする電圧検出回路。
  9. 【請求項９】前記電圧検出手段の一方に入力される一定
    の電圧は前記定電圧発生手段から供給されることを特徴
    とする特許請求の範囲第８項記載の電圧検出回路。
  10. 【請求項１０】前記電圧検出手段は差動増幅器であるこ
    とを特徴とする特許請求の範囲第８項記載の電圧検出回
    路。
  11. 【請求項１１】前記複数の容量手段のそれぞれの容量比
    は２の自然数乗（1:2:4:8:・・・）であることを特徴と
    する特許請求の範囲第８項記載の電圧検出回路。
  12. 【請求項１２】前記スイッチ手段は信号入力手段を有
    し、この信号のレベルにより前記選択を決定することを
    特徴とする特許請求の範囲第８項記載の比較電圧発生回
    路。
  13. 【請求項１３】前記スイッチ手段は、前記信号入力手段
    と、ソースが前記定電圧発生手段に接続され、ドレイン
    が前記容量手段に接続され、ゲートが信号入力手段に接
    続されるPMOSトランジスタと、ソースが接地され、ドレ
    インが前記PMOSトランジスタのドレインと共通に前記容
    量手段に接続され、ゲートが前記信号入力手段に接続さ
    れるNMOSトランジスタとを有することを特徴とする特許
    請求の範囲第12項記載の比較電圧発生回路。
  14. 【請求項１４】前記スイッチ手段は、前記信号入力手段
    と、ソースが前記定電圧発生手段に接続され、ドレイン
    が前記容量手段に接続され、ゲートが前記信号を反転さ
    せる反転手段を介して前記信号入力手段に接続される第
    １のNMOSトランジスタと、ソースが接地され、ドレイン
    が第１のNMOSトランジスタのドレインと共通に前記容量
    手段に接続され、ゲートが前記信号入力手段に接続され
    る第２のNMOSトランジスタとを有することを特徴とする
    特許請求の範囲第12項記載の比較電圧発生回路。
  15. 【請求項１５】前記反転手段はインバータであることを
    特徴とする特許請求の範囲第５項記載の比較電圧発生回
    路。
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