JPH07111662B2 - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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- JPH07111662B2 JPH07111662B2 JP63027815A JP2781588A JPH07111662B2 JP H07111662 B2 JPH07111662 B2 JP H07111662B2 JP 63027815 A JP63027815 A JP 63027815A JP 2781588 A JP2781588 A JP 2781588A JP H07111662 B2 JPH07111662 B2 JP H07111662B2
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- power supply
- operational amplifier
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/247—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage
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- G05F3/02—Regulating voltage or current
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- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/245—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the temperature
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S323/00—Electricity: power supply or regulation systems
- Y10S323/907—Temperature compensation of semiconductor
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Description
【発明の詳細な説明】 A.産業上の利用分野 この発明は集積回路技術を関するものであり、特に上記
の技術において、基準電圧を発生する回路に関するもの
である。
の技術において、基準電圧を発生する回路に関するもの
である。
B.従来技術およびその問題点 集積回路技術開発の急速な進歩により、同一のチップに
アナログ回路とディジタル回路を組み合わせることが可
能になった。従来はアナログ回路とディジタル回路を実
装するために、別々の集積回路モジュールが用いられて
いた。分離実装では、特定の回路の製作を最適化する方
法が選択される。しかし、単一のチップ上に２種類の回
路を組み合わせることにより、少なくともチップの主要
部分を占める回路の製作を最適化する方法を選択するこ
とが必要となる。
アナログ回路とディジタル回路を組み合わせることが可
能になった。従来はアナログ回路とディジタル回路を実
装するために、別々の集積回路モジュールが用いられて
いた。分離実装では、特定の回路の製作を最適化する方
法が選択される。しかし、単一のチップ上に２種類の回
路を組み合わせることにより、少なくともチップの主要
部分を占める回路の製作を最適化する方法を選択するこ
とが必要となる。
さらに、各タイプの回路は通常他のタイプの回路では必
要でない独自の機能を必要とする。したがって、これら
の機能の実現を最適化する方法を用いることが望まし
い。
要でない独自の機能を必要とする。したがって、これら
の機能の実現を最適化する方法を用いることが望まし
い。
“ディジタルCMOSプロセス”は、混合集積回路チップ
（すなわちディジタルとアナログ）の実施に効果的であ
ることが知られている。通常、CMOS中のアナログ回路
は、ディジタル回路が主力であるチップの小部分に過ぎ
ない。したがって、“ディジタルCMOSプロセス”は、チ
ップのディジタル部分を実現するのに必要なデバイスの
実現を最適化する。アナログ機能を実現するのに必要な
デバイスは得られない。したがって、回路の設計者は、
アナログ機能を実現させるために、ディジタルに好都合
なデバイスを用いるという手のかかる作業を行なわなけ
ればならない。設計者が実現しなければならない多数の
アナログ機能の１つとして、安定な基準電圧がある。
（すなわちディジタルとアナログ）の実施に効果的であ
ることが知られている。通常、CMOS中のアナログ回路
は、ディジタル回路が主力であるチップの小部分に過ぎ
ない。したがって、“ディジタルCMOSプロセス”は、チ
ップのディジタル部分を実現するのに必要なデバイスの
実現を最適化する。アナログ機能を実現するのに必要な
デバイスは得られない。したがって、回路の設計者は、
アナログ機能を実現させるために、ディジタルに好都合
なデバイスを用いるという手のかかる作業を行なわなけ
ればならない。設計者が実現しなければならない多数の
アナログ機能の１つとして、安定な基準電圧がある。
CMOS技術を用いて基準電圧を発生させることは、これま
でにも行なわれて来た。周知の従来技術によるインプリ
メンテーションでは、しきい値電圧の異なる２個のFET
を使用する。異なるしきい値電圧により生じる差動電圧
が基準電圧となる。従来技術では、デバイスのしきい値
電圧は、イオン注入およびデバイスの形状寸法の違いに
より制御できることもわかっている。従来技術の例は、
米国特許第4442398号、第4305011号、第4464588号、第4
100437号、第4327320号、第4472871号、第4453094号各
明細書に記載されている。
でにも行なわれて来た。周知の従来技術によるインプリ
メンテーションでは、しきい値電圧の異なる２個のFET
を使用する。異なるしきい値電圧により生じる差動電圧
が基準電圧となる。従来技術では、デバイスのしきい値
電圧は、イオン注入およびデバイスの形状寸法の違いに
より制御できることもわかっている。従来技術の例は、
米国特許第4442398号、第4305011号、第4464588号、第4
100437号、第4327320号、第4472871号、第4453094号各
明細書に記載されている。
従来技術の方法は、正しい方向を目指したものではある
が、いくつかの欠点を有する。この発明は、これらの欠
点を解消することを目的とするものである。米国特許第
4305011号を除く従来技術の特許では、差動電圧を単端
電圧に変換する方法が開示されていない。ほとんどの応
用分野では、使用前に差動電圧を単端電圧に変換する必
要がある。
が、いくつかの欠点を有する。この発明は、これらの欠
点を解消することを目的とするものである。米国特許第
4305011号を除く従来技術の特許では、差動電圧を単端
電圧に変換する方法が開示されていない。ほとんどの応
用分野では、使用前に差動電圧を単端電圧に変換する必
要がある。
米国特許第4305011号明細書では、差動電圧は単端電圧
に変換されているが、単端電圧の大きさは、調節するこ
とができない。換言すれば、単端電圧は、差動電圧と大
きさが同じである。変換技術で見られるもう１つの問題
は、単端電圧信号に、スイッチング過渡と、好ましくな
いクロックフィードがあることである。
に変換されているが、単端電圧の大きさは、調節するこ
とができない。換言すれば、単端電圧は、差動電圧と大
きさが同じである。変換技術で見られるもう１つの問題
は、単端電圧信号に、スイッチング過渡と、好ましくな
いクロックフィードがあることである。
CMOS基準電圧発生装置に関するその他の出版物は、下記
のものがある。
のものがある。
1.P.R.グレイ（P.R.Gray）およびR.G.メイヤー（Meye
r）、「アナログ集積回路の分析と設計（Analysis and
Design of Analog Integrated Circuits）」、第２版、
ウィリー（Wiley）刊、1983年、第12章。
r）、「アナログ集積回路の分析と設計（Analysis and
Design of Analog Integrated Circuits）」、第２版、
ウィリー（Wiley）刊、1983年、第12章。
2.R.A.ブロースチャイルド（R.A.Blauschild）等、「新
しい熱安定性NMOS電圧基準（A New NMOS Temperature−
Stable Voltage Reference）」、IEEE JSS Ｃ、1978
年12月、P.767〜773。
しい熱安定性NMOS電圧基準（A New NMOS Temperature−
Stable Voltage Reference）」、IEEE JSS Ｃ、1978
年12月、P.767〜773。
3.B.S.ソング（B.S.Song）およびP.R.グレイ（P.R.Gra
y）、「精密湾曲接続CMOSバンドギャップ基準（A Preci
sion Curvature−Connected CMOS Bandgap Referenc
e）」、論文要旨（digest of Papers）、1983年、ISSC
C。
y）、「精密湾曲接続CMOSバンドギャップ基準（A Preci
sion Curvature−Connected CMOS Bandgap Referenc
e）」、論文要旨（digest of Papers）、1983年、ISSC
C。
4.S.リウ（S.Liu）およびL.W.ナゲル（L.W.Nagel）、
「アナログ設計用小信号MOSFETモデル（Small−Signal
MOSFET Models for Analog Circuit Design）」、IEEE
JSSC、1982年12月、p.983〜998。
「アナログ設計用小信号MOSFETモデル（Small−Signal
MOSFET Models for Analog Circuit Design）」、IEEE
JSSC、1982年12月、p.983〜998。
5.R.グレゴリアン（R.Gregorian）等、「スイッチドキ
ャパシタ回路の設計（Switched Capacitor Circuit Des
ign）」、IEEE会報（IEEE Proceedings）、1983年８
月、p.941〜966。
ャパシタ回路の設計（Switched Capacitor Circuit Des
ign）」、IEEE会報（IEEE Proceedings）、1983年８
月、p.941〜966。
これらの設計に共通な問題は、しきい値電圧の範囲に大
きな変動があることである。しきい値電圧の大きな変動
は、チップと製作するのに用いる方法の変化に起因する
と考えられる。もう１つの共通な問題は、LSIチップ内
に、バイポーラ構造などの非CMOS構造がつくられること
である。そのために、工程を追加する必要が生じ、チッ
プのコストが高くなる。
きな変動があることである。しきい値電圧の大きな変動
は、チップと製作するのに用いる方法の変化に起因する
と考えられる。もう１つの共通な問題は、LSIチップ内
に、バイポーラ構造などの非CMOS構造がつくられること
である。そのために、工程を追加する必要が生じ、チッ
プのコストが高くなる。
したがって、本発明の目的は、電源電圧の変動および温
度変化の影響を余り受けることなく所望の大きさの正確
な単端電圧レベルを共給できるCMOS技術に適合した基準
電圧回路を提供することである。
度変化の影響を余り受けることなく所望の大きさの正確
な単端電圧レベルを共給できるCMOS技術に適合した基準
電圧回路を提供することである。
C.問題点を解決するための手段 本発明の構成は次の通りである。
第１および第２の電源電圧間に並列接続された１対のFE
Tデバイスならびに該FETデバイスの各出力を受信する１
対の入力端子および両FETデバイス間のしきい値差電圧
信号を出力する出力端子を有する第１の演算増幅器を含
むしきい値差信号発生回路と、 前記両電源電圧間に接続され、前記出力端子に結合した
第１入力端子およびバイアス路に結合した第２入力端子
を有し、前記しきい値差信号を増幅して電源依存性の単
端基準電圧に変換するための第２の演算増幅器を含む増
幅回路と、 前記両電源電圧間に接続され、前記単端基準電圧を受信
して電源依存成分を選択的に除去して電源非依存性の単
端基準電圧を出力ノードに発生するための第３の演算増
幅器を含む電源依存性除去回路と、 より成るCMOS技術に適合した基準電圧発生回路であっ
て、 前記第２演算増幅器に結合した前記バイアス回路は、前
記両電源電圧間に接続された分圧回路と、該分圧回路の
中間点電位を前記第２入力端子へ供給するための中間端
子とを含んでおり、 前記第３演算増幅器は、その出力端子がゲートに結合さ
れたFETデバイスと組み合わされて電圧フォロア回路を
構成しており、 前記電源依存性除去回路は、前記電圧フォロア回路の出
力部および前記出力ノードの間に直列接続され、各々、
少なくとも２および１の各ゲインを有する第１および第
２の電流ミラーFET回路を含んでおり、 電源電圧の変動および温度変化の影響を受けない基準電
圧発生装置。
Tデバイスならびに該FETデバイスの各出力を受信する１
対の入力端子および両FETデバイス間のしきい値差電圧
信号を出力する出力端子を有する第１の演算増幅器を含
むしきい値差信号発生回路と、 前記両電源電圧間に接続され、前記出力端子に結合した
第１入力端子およびバイアス路に結合した第２入力端子
を有し、前記しきい値差信号を増幅して電源依存性の単
端基準電圧に変換するための第２の演算増幅器を含む増
幅回路と、 前記両電源電圧間に接続され、前記単端基準電圧を受信
して電源依存成分を選択的に除去して電源非依存性の単
端基準電圧を出力ノードに発生するための第３の演算増
幅器を含む電源依存性除去回路と、 より成るCMOS技術に適合した基準電圧発生回路であっ
て、 前記第２演算増幅器に結合した前記バイアス回路は、前
記両電源電圧間に接続された分圧回路と、該分圧回路の
中間点電位を前記第２入力端子へ供給するための中間端
子とを含んでおり、 前記第３演算増幅器は、その出力端子がゲートに結合さ
れたFETデバイスと組み合わされて電圧フォロア回路を
構成しており、 前記電源依存性除去回路は、前記電圧フォロア回路の出
力部および前記出力ノードの間に直列接続され、各々、
少なくとも２および１の各ゲインを有する第１および第
２の電流ミラーFET回路を含んでおり、 電源電圧の変動および温度変化の影響を受けない基準電
圧発生装置。
D.実施例 第１図は、本発明に基づく実施例による電圧基準発生回
路のブロック・ダイアグラムである。この電圧基準発生
回路は、しきい値差発生装置10、スイッチドキャパシタ
増幅器12および、電源依存性除去装置14を含んでいる。
しきい値差発生装置10は、ノードＡおよびＢにそれぞれ
差動電圧VRIIを与える。後述するように、ノードＡとノ
ードＢにおける差動電圧は、しきい値を生成する注入に
よって設定される固定値である。この固定差動電圧（V
RII）は、スイッチドキャパシタ増幅器によって増幅さ
れ、増幅されたVRIIに比例した電圧レベルとしてノード
Ｃに現われる。クロックC1およびC2は、スイッチドキャ
パシタ増幅器のコンデンサ（後述）を切換えるのに用い
られる。後述するように、ノードＣの電圧は、電源電圧
VDDに依存する。この依存性は、電源依存性除去装置14
によって除去され、VRIIと部品整合特性にのみ依存する
電圧が残る。
路のブロック・ダイアグラムである。この電圧基準発生
回路は、しきい値差発生装置10、スイッチドキャパシタ
増幅器12および、電源依存性除去装置14を含んでいる。
しきい値差発生装置10は、ノードＡおよびＢにそれぞれ
差動電圧VRIIを与える。後述するように、ノードＡとノ
ードＢにおける差動電圧は、しきい値を生成する注入に
よって設定される固定値である。この固定差動電圧（V
RII）は、スイッチドキャパシタ増幅器によって増幅さ
れ、増幅されたVRIIに比例した電圧レベルとしてノード
Ｃに現われる。クロックC1およびC2は、スイッチドキャ
パシタ増幅器のコンデンサ（後述）を切換えるのに用い
られる。後述するように、ノードＣの電圧は、電源電圧
VDDに依存する。この依存性は、電源依存性除去装置14
によって除去され、VRIIと部品整合特性にのみ依存する
電圧が残る。
第２図は、しきい値差発生装置の回路略図である。しき
い値差発生装置は、１対のＮチャンネル・エンハンスメ
ント・モードのFETデバイスQ1およびQ2、１対の整合し
た電流源16および18、ならびに演算増幅器（オペアン
プ）20からなる。FETデバイスQ1は、電流源16に直列に
接続されている。同様に、FETデバイスQ2は、電流源18
に直列に接続されている。電流源16および18は、電源V
DDに接続されている。FETデバイスQ1のゲート電極は、
ドレイン電極に接続され、ドレイン電極は、演算増幅器
20の反転入力に接続されている。同様に、FETデバイスQ
2のドレインは、増幅器20の正入力に接続されている。
ノードＡおよびＢに現われる差動電圧はそれぞれ、トラ
ンジスタQ1およびQ2のしきい値の差によって形成され
る。このしきい値電圧の差を生成するため、Q1のしきい
値電圧は、その自然なレベルに維持され、デバイスQ2の
最終しきい値電圧は、ディジタル回路特性が最適化され
るように調整されている。この明細書では、“自然しき
い値”とは、デバイスをしきい値調整のためにイオン注
入処理する前のしきい値電圧を意味する。しきい値調整
とは、デバイスのしきい値を移動させるためにイオンを
注入する工程である。しきい値の移動はQ2ではなく、Q1
で実施することもできる。換言すれば、しきい値調整の
ためのイオン注入は、Q1またはQ2のいずれかで実施する
ことができる。
い値差発生装置は、１対のＮチャンネル・エンハンスメ
ント・モードのFETデバイスQ1およびQ2、１対の整合し
た電流源16および18、ならびに演算増幅器（オペアン
プ）20からなる。FETデバイスQ1は、電流源16に直列に
接続されている。同様に、FETデバイスQ2は、電流源18
に直列に接続されている。電流源16および18は、電源V
DDに接続されている。FETデバイスQ1のゲート電極は、
ドレイン電極に接続され、ドレイン電極は、演算増幅器
20の反転入力に接続されている。同様に、FETデバイスQ
2のドレインは、増幅器20の正入力に接続されている。
ノードＡおよびＢに現われる差動電圧はそれぞれ、トラ
ンジスタQ1およびQ2のしきい値の差によって形成され
る。このしきい値電圧の差を生成するため、Q1のしきい
値電圧は、その自然なレベルに維持され、デバイスQ2の
最終しきい値電圧は、ディジタル回路特性が最適化され
るように調整されている。この明細書では、“自然しき
い値”とは、デバイスをしきい値調整のためにイオン注
入処理する前のしきい値電圧を意味する。しきい値調整
とは、デバイスのしきい値を移動させるためにイオンを
注入する工程である。しきい値の移動はQ2ではなく、Q1
で実施することもできる。換言すれば、しきい値調整の
ためのイオン注入は、Q1またはQ2のいずれかで実施する
ことができる。
さらに、第２図を参照すると、ノードＡとＢの間の差動
電圧は、自然はFETデバイスと、イオン注入したFETデバ
イスの間のしきい値差であることが数学的に証明でき
る。これは、Q1とQ2の１組の電流方程式を書き、それを
解くことによって行なわれる。これらの方程式を書く場
合、この回路は、Q1とQ2がそれぞれの飽和領域で作動す
るように作動すると仮定すると、電流は次式のように表
わすことができる。
電圧は、自然はFETデバイスと、イオン注入したFETデバ
イスの間のしきい値差であることが数学的に証明でき
る。これは、Q1とQ2の１組の電流方程式を書き、それを
解くことによって行なわれる。これらの方程式を書く場
合、この回路は、Q1とQ2がそれぞれの飽和領域で作動す
るように作動すると仮定すると、電流は次式のように表
わすことができる。
IDS＝（Bo/2）（VGS−VT）２（１＋λVDS） （１） 上記で、 IDS＝ドレイン・ソース電流 VGS＝ゲート・ソース電圧 VT＝デバイスのしきい値電圧 VDS＝ドレイン・ソース電圧 λ＝チャネル短縮係数 B0＝（μsKoxEoTox）（W/L） μｓ＝表面移動度 Kox＝ゲート酸化物の比誘電率 Eo＝自由空間における誘電率 Tox＝ゲート酸化物の厚み Ｗ＝チャネル幅 Ｌ＝チャネル長 両トランジスタのW/L比が等しく、演算増幅器は２個のF
ETのドレイン電圧を等しくするのに十分なゲインを有す
ると仮定して、上式をQ1およびQ2に適用すると、下記の
式を得る。
ETのドレイン電圧を等しくするのに十分なゲインを有す
ると仮定して、上式をQ1およびQ2に適用すると、下記の
式を得る。
I1＝（Bo/2）（VA−VTLO−VRII）２（１＋λVA） ……（２） I2＝（Bo/2）（VB−VTLO）２（１＋λVA） （３） 上式で、I1およびI2は、それぞれQ1およびQ2中を流れる
電流を表わす。I1＝I2＝Ｉであるから、式（２）と
（３）の右辺を等しいと置くことができる。Ｉは、電流
源16および18中の電流を表わすことに注目されたい。な
お、上式でVTLOは第２図のデバイスQ1およびQ2のしきい
値電圧のうち低い方のしきい値電圧を表す。上式では、
デバイスQ2のしきい値電圧である。
電流を表わす。I1＝I2＝Ｉであるから、式（２）と
（３）の右辺を等しいと置くことができる。Ｉは、電流
源16および18中の電流を表わすことに注目されたい。な
お、上式でVTLOは第２図のデバイスQ1およびQ2のしきい
値電圧のうち低い方のしきい値電圧を表す。上式では、
デバイスQ2のしきい値電圧である。
VA−VB＝VRII （４） 第３図は、スイッチドキャパシタ増幅器12（第１図）の
回路図である。スイッチドキャパシタ増幅器は、演算増
幅器22からなる。差動電圧VRII（第２図）は、スイッチ
SW1、SW2、およびコンデンサCIを介して、演算増幅器の
負端子（反転入力）に接続されている。後述するよう
に、スイッチSW1はクロック・パルスC1（第４図）によ
って駆動され、スイッチSW2はクロックC1の負相によっ
て駆動される。直列に接続された同一の抵抗Ｒで形成さ
れる分圧回路が、VDDに接続され、ノードVACGにバイア
ス電圧を生成する。後述するように、ノードVACGは、電
圧レベルVDD/2で、効果的に交流接地ノードとなる。演
算増幅器22の出力は、ノードＸに接続され、コンデンサ
CFとスイッチSW3からなるフィードバック回路が、演算
増幅器のノードＸを負入力端子（反転入力）に相互接続
する。同様にスイッチSW4は、ノードＸをコンデンサCS
および出力ノードＣに相互接続する。
回路図である。スイッチドキャパシタ増幅器は、演算増
幅器22からなる。差動電圧VRII（第２図）は、スイッチ
SW1、SW2、およびコンデンサCIを介して、演算増幅器の
負端子（反転入力）に接続されている。後述するよう
に、スイッチSW1はクロック・パルスC1（第４図）によ
って駆動され、スイッチSW2はクロックC1の負相によっ
て駆動される。直列に接続された同一の抵抗Ｒで形成さ
れる分圧回路が、VDDに接続され、ノードVACGにバイア
ス電圧を生成する。後述するように、ノードVACGは、電
圧レベルVDD/2で、効果的に交流接地ノードとなる。演
算増幅器22の出力は、ノードＸに接続され、コンデンサ
CFとスイッチSW3からなるフィードバック回路が、演算
増幅器のノードＸを負入力端子（反転入力）に相互接続
する。同様にスイッチSW4は、ノードＸをコンデンサCS
および出力ノードＣに相互接続する。
第４図は、第３図のスイッチを駆動するのに用いるクロ
ック・パルスと第３図の選択されたノードに発生する電
圧波形を示す図である。具体的には、曲線Ａは、スイッ
チSW1（第３図）を駆動するのに用いるクロックC1を示
す。同様に、曲線Ｂは、スイッチSW4（第３図）を駆動
するのに用いるクロックC2を示す。曲線Ｃは、ノードＸ
（第３図）に出力される電圧波形を示す。さらに、曲線
Ｄは、ノードＣ（第３図）に出力される定常状態レベル
の電圧信号を示す。
ック・パルスと第３図の選択されたノードに発生する電
圧波形を示す図である。具体的には、曲線Ａは、スイッ
チSW1（第３図）を駆動するのに用いるクロックC1を示
す。同様に、曲線Ｂは、スイッチSW4（第３図）を駆動
するのに用いるクロックC2を示す。曲線Ｃは、ノードＸ
（第３図）に出力される電圧波形を示す。さらに、曲線
Ｄは、ノードＣ（第３図）に出力される定常状態レベル
の電圧信号を示す。
通常、２つの電圧レベル（VDDおよび接地）のみが、CMO
S等のディジタル・プロセスで利用できる。第３図の回
路が、正しい増幅を行なうためには、演算増幅器22は、
その線形領域で動作しなければならない。線形性は、V
DDと接地レベルの間で演算増幅器の比反転入力をバイア
スすることにより得られる。このため、供給電圧VDDの
半分の大きさの電圧をバイアス電圧に設定し、このバイ
アス電圧を交流接地電圧（VACG）として利用するのが効
果的である。このとき、増幅器（ノードＸ、第３図）の
出力は、交流接地電圧に乗った増幅された入力（VA−
VB）である。この現象を曲線Ｃ（第４図）に示す。
S等のディジタル・プロセスで利用できる。第３図の回
路が、正しい増幅を行なうためには、演算増幅器22は、
その線形領域で動作しなければならない。線形性は、V
DDと接地レベルの間で演算増幅器の比反転入力をバイア
スすることにより得られる。このため、供給電圧VDDの
半分の大きさの電圧をバイアス電圧に設定し、このバイ
アス電圧を交流接地電圧（VACG）として利用するのが効
果的である。このとき、増幅器（ノードＸ、第３図）の
出力は、交流接地電圧に乗った増幅された入力（VA−
VB）である。この現象を曲線Ｃ（第４図）に示す。
さらに第３図および第４図を参照すると、コンデンサCI
およびCFは定期的にリセットしなければならない。リセ
ット手順は、コンデンサCIとCFのもれによる充電損を防
止するために必要である。これは、スイッチSW3を閉じ
ることにより、C1を用いて行なわれる。スイッチSW3を
閉じると、CFが短絡され、ノードＸと、演算増幅器22へ
の反転入力がVACGにセットされる。同時に、ノードＢの
電圧は、SW2を介してコンデンサCIの左側の極板に接続
される。C1時間に、スイッチSW3とスイッチSW4は開とな
り、スイッチSW1は閉となる。ノードＡの電圧はコンデ
ンサC1の左側の極板に移る。VAとVBの差により、コンデ
ンサCF中に充電流を生じ、その結果出力電圧が、VACGか
ら下記の値だけ変化する。
およびCFは定期的にリセットしなければならない。リセ
ット手順は、コンデンサCIとCFのもれによる充電損を防
止するために必要である。これは、スイッチSW3を閉じ
ることにより、C1を用いて行なわれる。スイッチSW3を
閉じると、CFが短絡され、ノードＸと、演算増幅器22へ
の反転入力がVACGにセットされる。同時に、ノードＢの
電圧は、SW2を介してコンデンサCIの左側の極板に接続
される。C1時間に、スイッチSW3とスイッチSW4は開とな
り、スイッチSW1は閉となる。ノードＡの電圧はコンデ
ンサC1の左側の極板に移る。VAとVBの差により、コンデ
ンサCF中に充電流を生じ、その結果出力電圧が、VACGか
ら下記の値だけ変化する。
ΔVout＝（CI/CF）（VA−VB） （５） ΔVoutは、曲線Ｃ（第４図）に示されている。ノードＸ
（第３図）がその最終値に整定するための時間が有限で
あるため、C2クロックはオンになる前にある時間（T2−
T1）だけ遅延される。これによりノードＣの電圧にグリ
ッチがなくなる。ノードＣの電圧は、曲線Ｄ（第４図）
に示されている。この電圧はまた、下記の式によっても
表わされる。
（第３図）がその最終値に整定するための時間が有限で
あるため、C2クロックはオンになる前にある時間（T2−
T1）だけ遅延される。これによりノードＣの電圧にグリ
ッチがなくなる。ノードＣの電圧は、曲線Ｄ（第４図）
に示されている。この電圧はまた、下記の式によっても
表わされる。
VC＝VDD/2−（CI/CF）（VA−VB） （６） 式（４）を（VA−VB）に代入すると、 VC＝VDD/2−（CI/CF）VRII （７） となる。式（７）から、VCはVDDに依存することがわか
る。この依存性は、第５図の回路によって除去される。
る。この依存性は、第５図の回路によって除去される。
第５図は、出力信号のVDD成分を除去する回路を示す。
この回路は、電圧フォロア回路網26、電流ミラー回路網
28および電流ミラー回路網30からなる。
この回路は、電圧フォロア回路網26、電流ミラー回路網
28および電流ミラー回路網30からなる。
電圧フォロア回路網26は、演算増幅器32と、Ｎチャネル
FETデバイスQ1からなる。Q1のゲートは演算増幅器32の
出力に接続される。Q1のソースは、演算増幅器32の反転
入力に接続され、抵抗Ｒを介して接地されている。この
構成により、ノードＣにおける入力電圧VCが抵抗Ｒの両
端間にあらわれる。
FETデバイスQ1からなる。Q1のゲートは演算増幅器32の
出力に接続される。Q1のソースは、演算増幅器32の反転
入力に接続され、抵抗Ｒを介して接地されている。この
構成により、ノードＣにおける入力電圧VCが抵抗Ｒの両
端間にあらわれる。
さらに第５図を参照すると、FETデバイスQ1のドレイン
電極は、演流ミラー回路網28に接続されている。電流ミ
ラー回路網28は、ＰチャネルFET、Q2およびQ3を含む。Q
2およびQ3のソース電極は電源電圧（VDD）に接続されて
いる。電流ミラーは２のゲインを有する。他のゲイン比
も、この発明の原理および範囲を逸脱することなく使用
することができる。このゲインは、Q3の幅と長さの比
（W/L）を、Q2と幅と長さの比の２倍にすることによっ
て得られる。したがって、Q2中を流れる電流（I1）が、
Q3の中を流れる電流I2の1/2になる。Q3のソース電極
は、電流ミラー回路網30に接続される。電流ミラー回路
網30は、ＮチャネルFET、Q4およびQ5を含む。Q4およびQ
5のソース電極は接地されている。Q5のドレイン電極は
抵抗Ｒを介して電源電圧VDD、および出力電圧Voに接続
される。電流ミラー30は１のゲインを有する。これはFE
TQ4およびQ5の幅と長さの比を等しくすることにより実
現される。
電極は、演流ミラー回路網28に接続されている。電流ミ
ラー回路網28は、ＰチャネルFET、Q2およびQ3を含む。Q
2およびQ3のソース電極は電源電圧（VDD）に接続されて
いる。電流ミラーは２のゲインを有する。他のゲイン比
も、この発明の原理および範囲を逸脱することなく使用
することができる。このゲインは、Q3の幅と長さの比
（W/L）を、Q2と幅と長さの比の２倍にすることによっ
て得られる。したがって、Q2中を流れる電流（I1）が、
Q3の中を流れる電流I2の1/2になる。Q3のソース電極
は、電流ミラー回路網30に接続される。電流ミラー回路
網30は、ＮチャネルFET、Q4およびQ5を含む。Q4およびQ
5のソース電極は接地されている。Q5のドレイン電極は
抵抗Ｒを介して電源電圧VDD、および出力電圧Voに接続
される。電流ミラー30は１のゲインを有する。これはFE
TQ4およびQ5の幅と長さの比を等しくすることにより実
現される。
第５図の回路が、出力電圧VoのVDD成分を除去すること
は、数学的に証明できる。第５図を参照すると、入力電
圧（VC）は、FETQ1のソース電極にあらわれる。したが
って、電流（I1）は次式で表わされる。
は、数学的に証明できる。第５図を参照すると、入力電
圧（VC）は、FETQ1のソース電極にあらわれる。したが
って、電流（I1）は次式で表わされる。
I1＝VC/R （８） Q3のW/L比はQ2のW/L比の２倍であるためI2＝2I1＝2VC/R
（９） トランジスタQ4およびQ5は、下記のようなＮチャネルFE
Tからなる電流ミラーを形成する。
（９） トランジスタQ4およびQ5は、下記のようなＮチャネルFE
Tからなる電流ミラーを形成する。
I3＝I2＝2VC/R （10） この出力電圧は次式で表わされる。
Vo＝VDD−I3R＝VDD−2VC Vo＝VDD−２（VDD/2−（CI/CF）VRII） ……（11） Vo＝２（CI/CF）VRII （12） このように、Voはコンデンサの容量比と、しきい値調整
のためのイオン注入のみに依存することが示される。こ
れらの変数は、CMOSプロセス内で厳密に制御できる。
のためのイオン注入のみに依存することが示される。こ
れらの変数は、CMOSプロセス内で厳密に制御できる。
最良の電流整合は、電流ミラーのドレイン電圧がほぼ等
しいときに実現されることは注目に値する。例えば、I2
とI3の整合は、Q4のドレイン・ソース電圧（Vds4）がVo
に等しいときに最良となる。電流ミラーの出力インピー
ダンスを増大させるため、カスケード・ステージを使用
することもできる。
しいときに実現されることは注目に値する。例えば、I2
とI3の整合は、Q4のドレイン・ソース電圧（Vds4）がVo
に等しいときに最良となる。電流ミラーの出力インピー
ダンスを増大させるため、カスケード・ステージを使用
することもできる。
E.効果 本発明によるCMOS技術適合の基準電圧発生回路は、一対
のMOS FETの各しきい値電圧の差を差動電圧として利用
するので、温度変化に余り影響を受けない。さらに、電
圧フォロア回路と特定のゲイン関係を有する一対の直列
接続の電流ミラー回路とより成る電源依存性除去回路を
設けたので、電源電圧の変動が出力電圧に影響を及ぼさ
ない。
のMOS FETの各しきい値電圧の差を差動電圧として利用
するので、温度変化に余り影響を受けない。さらに、電
圧フォロア回路と特定のゲイン関係を有する一対の直列
接続の電流ミラー回路とより成る電源依存性除去回路を
設けたので、電源電圧の変動が出力電圧に影響を及ぼさ
ない。
第１図は、本発明に基づく基準電圧発生回路の実施例を
示す図、第２図は、しきい値差発生装置を示す図、第３
図は、スイッチドキャパシタ増幅回路を示す図、第４図
は、第３図の増幅器を制御するクロック・パルスと、こ
の増幅器によって発生したパルスの図、第５図は、電源
依存性除去装置の回路略図である。 10……しきい値電圧差発生装置、12……切換式コンデン
サ増幅器、14……電源依存性除去装置、16、18……電流
源、20……演算増幅器、Q1、Q2、Q3、Q4、Q5……FET。
示す図、第２図は、しきい値差発生装置を示す図、第３
図は、スイッチドキャパシタ増幅回路を示す図、第４図
は、第３図の増幅器を制御するクロック・パルスと、こ
の増幅器によって発生したパルスの図、第５図は、電源
依存性除去装置の回路略図である。 10……しきい値電圧差発生装置、12……切換式コンデン
サ増幅器、14……電源依存性除去装置、16、18……電流
源、20……演算増幅器、Q1、Q2、Q3、Q4、Q5……FET。
Claims (1)
- 【請求項１】第１および第２の電源電圧間に並列接続さ
れた１対のFETデバイスならびに該FETデバイスの各出力
を受信する１対の入力端子および両FETデバイス間のし
きい値差電圧信号を出力する出力端子を有する第１の演
算増幅器を含むしきい値差信号発生回路と、 前記両電源電圧間に接続され、前記出力端子に結合した
第１入力端子およびバイアス回路に結合した第２入力を
有し、前記しきい値差信号を増幅して電源依存性の単端
基準電圧に変換するための第２の演算増幅器を含む増幅
回路と、 前記両電源電圧間に接続され、前記単端基準電圧を受信
して電源依存成分を選択的に除去して電源非依存性の単
端基準電圧を出力ノードに発生するための第３の演算増
幅器を含む電源依存性除去回路と、 より成るCMOS技術に適合した基準電圧発生回路であっ
て、 前記第２演算増幅器に結合した前記バイアス回路は、前
記両電源電圧間に接続された分圧回路と、該分圧回路の
中間点電位を前記第２入力端子へ供給するための中間端
子とを含んでおり、 前記第３演算増幅器は、その出力端子がゲートに結合さ
れたFETデバイスと組み合わされて電圧フォロア回路を
構成しており、 前記電源依存性除去回路は、前記電圧フォロア回路の出
力部および前記出力ノードの間に直列接続され、各々、
少なくとも２および１の各ゲインを有する第１および第
２の電流ミラーFET回路を含んでおり、 電源電圧の変動および温度変化の影響を受けない基準電
圧発生装置。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US023189 | 1987-03-06 | ||
| US07/023,189 US4742292A (en) | 1987-03-06 | 1987-03-06 | CMOS Precision voltage reference generator |
| US23189 | 1987-03-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63229509A JPS63229509A (ja) | 1988-09-26 |
| JPH07111662B2 true JPH07111662B2 (ja) | 1995-11-29 |
Family
ID=21813604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63027815A Expired - Lifetime JPH07111662B2 (ja) | 1987-03-06 | 1988-02-10 | 基準電圧発生回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4742292A (ja) |
| EP (1) | EP0282725B1 (ja) |
| JP (1) | JPH07111662B2 (ja) |
| DE (1) | DE3872275T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2011124854A (ja) * | 2009-12-11 | 2011-06-23 | Fujitsu Ltd | バイアス回路及びそれを有する増幅回路 |
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| CN107463201B (zh) * | 2017-08-02 | 2018-10-19 | 中国电子科技集团公司第二十四研究所 | 一种电压转电流电路及装置 |
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1987
- 1987-03-06 US US07/023,189 patent/US4742292A/en not_active Expired - Fee Related
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1988
- 1988-02-09 EP EP88101850A patent/EP0282725B1/en not_active Expired
- 1988-02-09 DE DE8888101850T patent/DE3872275T2/de not_active Expired - Fee Related
- 1988-02-10 JP JP63027815A patent/JPH07111662B2/ja not_active Expired - Lifetime
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