JP3181507B2

JP3181507B2 - スイッチドキャパシタを導入した低電圧差動増幅器のための装置

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Publication number: JP3181507B2
Application number: JP14227696A
Authority: JP
Inventors: ローレンス・イー・コンネル; ニール・ダブリュ・ホーレンベック
Original assignee: Motorola Solutions Inc; Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1995-05-15
Filing date: 1996-05-13
Publication date: 2001-07-03
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Also published as: EP0743747A3; US5565813A; EP0743747A2; JPH08316746A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一般的には差動増幅
器に関し、かつより特定的にはスイッチドキャパシタを
使用した低電圧差動増幅器または比較器に関する。

【０００２】

【従来の技術】知られているように、演算増幅器は多数
の用途を有する。例えば差動増幅器は無線機、テレビジ
ョン、短波無線機、その他のようなほとんどすべてのタ
イプの通信機器に使用される。差動増幅器の一般的な機
能は２つの入力の間の差を増幅することである。これは
一般に複数のトランジスタからなる差動入力を使用して
行われる。

【０００３】差動増幅器は多数の用途において非常に良
好に動作するが、いくつかの固有の困難が存在する。例
えば、差動増幅器においては、トランジスタが等しく整
合していなければ、すなわち、同じゲインしきい値電
圧、飽和電圧、その他を有しているものでなければ、オ
フセットが生じ出力が入力信号の間の差の真の表現とな
らないことになる。この困難と戦うために、自動ゼロ調
整（ａｕｔｏｚｅｒｏｉｎｇ）回路が設計されてい
る。１つのそのような自動ゼロ調整回路はローレンス・
コネル（ＬａｗｒｅｎｃｅＣｏｎｎｅｌｌ）他に発行
された、米国特許第４，７１０，７２４号に開示されて
いる。コネルの参照文献においては、容量が入力と直列
に結合され、該容量はトランジスタの不整合によるオフ
セット電圧を記憶する。オフセット記憶容量における電
圧を確立するために、入力は増幅されまたは比較される
実際の入力と基準電圧との間で切り替えられる。入力が
基準電圧に結合されたとき、増幅回路の負荷トランジス
タは出力に結合され出力レッグ（ｏｕｔｐｕｔｌｅｇ
ｓ）の間のオフセット電圧は吸収され、あるいはオフセ
ット記憶容量に記憶される。

【０００４】

【発明が解決しようとする課題】コネル他の差動比較器
は多くの用途において非常に良好に動作する。しかしな
がら、携帯用電子装置がより大きなバッテリ寿命を求め
て奮闘するに応じて、より低い電圧の用途に対する圧力
が重要な事項となっている。典型的には、ある用途によ
って必要とされる電源電圧は電源電圧（Ｖｄｄ）および
グランドと直列の部品の電圧バイアスによって決定され
る。従来技術のバイアス電圧が図１に示されている。該
バイアスはトランジスタ４（Ｖｄｓ）およびトランジス
タ６にかかる電圧がしきい値電圧（Ｖｔ）およびドレイ
ン−ソース飽和電圧（Ｖｄｓａｔ）に等しくなるように
なる（Ｖｔ＋Ｖｄｓａｔ）。電流源として作用する、ト
ランジスタ２にかかるドレイン−ソース電圧はドレイン
−ソース飽和電圧（Ｖｄｓａｔ）である。これら３つの
装置にかかる合計電圧は最小の必要な電源電圧を表し、
かつ次の式によって表される。

【０００５】

【数１】最小Ｖｄｄ＝トランジスタ２のＶｄｓ＋トラン
ジスタ４のＶｄｓ＋トランジスタ６のＶｄｓ

【０００６】前述の値を代入すると次の式が得られる。

【数２】最小Ｖｄｄ＝（Ｖｄｓａｔ）＋（Ｖｔ＋Ｖｄｓａｔ）＋（Ｖｔ＋Ｖｄｓａｔ）＝２（Ｖｔ）＋３（Ｖｄｓａｔ）

【０００７】典型的には、Ｖｔは０．７Ｖの値を有しか
つ０．６Ｖ〜０．８Ｖの範囲を有する。一方、Ｖｄｓａ
ｔは典型的には０．１５Ｖの値を有しかつ０．１Ｖ〜
０．２Ｖの範囲を有する。これらの値を前記式に代入す
ると典型的な状況では１．８５ＶのＶｄｄが必要である
ことが分かる。最悪の場合２．２ＶのＶｄｄが必要であ
り、一方最善の状態では、１．５ＶのＶｄｄが必要とな
る。従来技術は１．５Ｖと２．２Ｖの間のＶｄｄを必要
とする。従って、１．５Ｖの電源でまたはそれより低い
値で動作する差動増幅器、または比較器回路が必要とさ
れる。

【０００８】

【課題を解決するための手段】一般に、本発明は低い電
源電圧（１．５ボルトまたはそれ以下）で動作する差動
増幅器、または比較器回路を提供する。これはトランジ
スタバイアスシミュレータおよびキャパシタンスまたは
容量回路を含む差動増幅器を提供することによって達成
される。該トランジスタバイアスシミュレータは負荷ト
ランジスタの所望のゲート−ソースバイアス電圧を生成
しかつこの値を前記容量回路に提供する。該容量回路
は、基準電圧に結合されており、前記基準電圧とシミュ
レートされたバイアス電圧の間の差に基づき容量を充電
する。この充電された容量が自動ゼロ調整クロックフェ
ーズの間に使用されて負荷トランジスタのドレイン−ソ
ース電圧をそれがちょうど飽和の開始部分を越えた（ｊ
ｕｓｔｂｅｙｏｎｄｔｈｅｏｎｓｅｔｏｆｓ
ａｔｕｒａｔｉｏｎ）状態にバイアスする。ドレイン−
ソース電圧をバイアスすることにより、増幅器または比
較器回路を動作させるのに必要な電源電圧が従来技術よ
り大幅に低くなる。

【０００９】

【発明の実施の形態】図２は、本発明の教示に係わる、
低電圧差動増幅器１０、または比較器、の回路表現を示
す。図示のごとく、差動増幅器１０は電流源１２、一対
の自動ゼロ調整回路１４および１６、トランジスタバイ
アスシミュレータ３２、キャパシタンス回路または容量
回路３６、一対のトランジスタ２２および２４を含み、
かつ基準電位Ｖｒｅｆｂ３８，Ｖｒｅｆｉ３９、および
一対の入力信号１８および２０を受け入れる。

【００１０】電流源１２は、伝統的な方法で、固定量の
電流Ｉｃｓ１３を差動増幅器１０、かつ特にトランジス
タ２２および２４に提供する。動作においては、Ｉｃｓ
１３の実際の分布は入力１８および２０によって決定さ
れる。入力１８および２０における電圧差は自動ゼロ調
整回路１４または１６の内の一方を他方の自動ゼロ調整
回路１６または１４よりもＩｃｓ１３のより大きな部分
を引き込むようにする。電流の差はまたトランジスタ２
２および２４においても生じ、これらは好ましい実施形
態では、後に説明するように、容量回路によって提供さ
れる共通のゲート−ソースバイアスを有する。例えば、
もし自動ゼロ調整回路１６が自動ゼロ調整回路１４より
多くの電流を引き込めば、自動ゼロ調整回路１６と直列
のトランジスタ２４が自動ゼロ調整回路１６と同じ電流
量を引き込むことになる。同様に、自動ゼロ調整回路１
４と直列のトランジスタ２２は自動ゼロ調整回路１４と
同じ量の電流を引き込むことになる。負荷トランジスタ
として作用する、トランジスタ２４を通って流れる電流
が増大すると、出力２５を表す、トランジスタ２４にお
けるドレイン−ソース電圧が増大する。差動増幅器のゲ
インはトランジスタ２２および２４のドレイン−ソース
インピーダンスに依存する。好ましい実施形態では、差
動増幅器１０は比較器として機能し、それによってトラ
ンジスタ２２および２４からの高いドレイン−ソースイ
ンピーダンスを必要とし、従ってトランジスタ２２また
はトランジスタ２４を通る電流の少しの差が大きな出力
電圧スイングを発生することになる。好ましい実施形態
では、トランジスタ２２および２４は同じである、すな
わち、同じトランジスタ特性を有することに注目すべき
である。

【００１１】容量回路３６は出力２５（および差動出力
の実施形態のための出力２３）、制御ノード２６および
２８に結合され、かつシミュレートされたバイアス電位
３４、およびバイアス電圧基準Ｖｒｅｆｂ３８を受け
る。該容量回路は制御ノード２６および２８を通して、
それぞれ、トランジスタ２２およびトランジスタ２４に
共通のゲート−ソースバイアスを提供する。この共通の
ゲート−ソースバイアスは、トランジスタバイアスシミ
ュレータによって発生され、トランジスタ２２およびト
ランジスタ２４が高いドレイン−ソースインピーダンス
を持つことを保証するよう選択され、これはドレイン−
ソース電流の小さな変化に対して高い差動増幅器電圧ゲ
インを保証する。好ましい実施形態では、バイアス基準
電圧Ｖｒｅｆｂはトランジスタ２２のしきい値電圧Ｖｔ
とその飽和電圧Ｖｄｓａｔを加えたもの（Ｖｄｓａｔ＋
Ｖｔ）に等しくなるよう設定する。さらに、容量回路３
６は少なくともトランジスタ２２に対してドレイン−ソ
ースバイアス電圧（Ｖｄｓ）を提供する。好ましい実施
形態では、該ドレイン−ソースバイアス電圧Ｖｄｓはト
ランジスタ２２および２４の双方のドレインに提供され
る。

【００１２】従来技術においては、ゲート−ドレインス
イッチがトランジスタ２２のしきい値電圧Ｖｔとその飽
和電圧Ｖｄｓａｔを加えたもの（Ｖｄｓａｔ＋Ｖｔ）に
等しいドレイン−ソースＶｄｓバイアスレベルを提供し
た。従来技術のドレイン−ソース電圧は高い出力インピ
ーダンスを保証するが、それは０．７および１．０ボル
トの間の比較的高いＶｄｓを有し、これは従来技術を低
い電圧の用途に対して制約するものであった。本発明の
容量回路はＶｄｓａｔに電圧デルタ（ｄｅｌｔａ）を加
えたもの（Ｖｄｓａｔ＋Ｖｄｅｌｔａ）に等しいドレイ
ン−ソースバイアスレベルを提供し、この場合Ｖｄｅｌ
ｔａはＶｔより小さな電位であり、かつ高いゲインの領
域での動作を保証するに十分大きなものである。当業者
はこの値が１００ミリボルトまたはそれ以下であること
を認識するでろう。この実施形態は従来技術より低いＶ
ｄｓを提供し、一般にＶｄｓは０．１および０．３ボル
トの間であり、従って従来技術の制約の１つを克服す
る。

【００１３】図３は、前記トランジスタバイアスシミュ
レータ３２のより詳細な回路表現を示す。図示のごと
く、トランジスタバイアスシミュレータ３２は基準電流
源５０および基準トランジスタ５２を含む。基準電流源
は電源電圧（Ｖｄｄ）１１に結合されかつ基準トランジ
スタ５２は共通戻り回路３０に結合されている。シミュ
レートされたバイアス電位３４が基準トランジスタ５２
のドレインにおいて提供される。基準トランジスタ５２
はトランジスタ２２のスケーリングされた表現となるよ
う選択される。このスケーリングは１対１のスケーリン
グ（すなわち、それらは同じトランジスタである）、ま
たは電力消費が低減できるようなスケーリングされた表
現とすることができる。さらに、基準トランジスタ５２
のゲートおよびドレインは共通のノードを共有すること
ができる。この構成では、シミュレートされたバイアス
電圧は基準トランジスタのしきい値電圧（Ｖｔ）にその
飽和電圧（Ｖｄｓａｔ）を加えたもの、すなわち（Ｖｄ
ｓａｔ＋Ｖｔ）、となる。

【００１４】第１のフェーズφ１および第２のフェーズ
φ２を有するクロック信号があり、この場合前記第１の
フェーズは非自動ゼロ調整フェーズと称することがで
き、一方前記第２のフェーズは自動ゼロ調整フェーズと
称することができる。φ１およびφ２の関係はそれらは
互いに排他的であるようにされる。例えば、φ１がアク
ティブ状態にあれば、φ２はインアクティブ状態にあ
る。前記クロック信号は自動ゼロ調整回路１４および１
６、および容量回路３６におけるスイッチを、図４およ
び図５に示されるように、制御する。これらのスイッチ
の制御は、後に説明するように、トランジスタ２２およ
び２４のバイアスを提供する。

【００１５】図５は、容量回路３６の好ましい実施形態
のより詳細な回路表現を示す。図示のごとく、容量回路
３６は一対のスイッチドキャパシタ回路７０および７
２、一対のスイッチ７８および８０、および一対のキャ
パシタ７４および７６を含む。図示のごとく、スイッチ
ドキャパシタ回路７０は出力２３、スイッチ７８および
８０の共通ノードに結合され、かつ基準電圧Ｖｒｅｆｂ
３８を受ける。同様に、スイッチドキャパシタ回路７２
は出力２５、スイッチ７８および８０の共通ノードに結
合され、かつ基準電圧Ｖｒｅｆｂ３８を受ける。キャパ
シタ７４および７６はトランジスタ２２のドレインとト
ランジスタ２４のドレインとの間に直列に接続されてい
る。スイッチ７８およびスイッチ８０は共通のノードを
共有する。スイッチ７８はさらにシミュレートされたバ
イアス電位３４に接続され、一方スイッチ８０はキャパ
シタ７４および７６の共有ノード、ならびにトランジス
タ２２のゲート２６およびトランジスタ２４のゲート２
８に接続されている。非自動ゼロ調整フェーズの間は、
キャパシタ７４および７６は出力共通モードフィードバ
ックをトランジスタ２２および２４に提供するよう作用
する。スイッチドキャパシタ回路７０はキャパシタ８４
の共通ノードに接続されたスイッチ８２およびスイッチ
８３を含む。スイッチ８２は出力２３に接続され、かつ
φ２によって制御され、一方スイッチ８３は前記Ｖｒｅ
ｆｂに接続され、かつφ１によって制御される。同様に
して、スイッチドキャパシタ回路７２はスイッチ９０、
スイッチ１００およびキャパシタ８８を接続して構成さ
れている。これによって、スイッチ９０はＶｒｅｆｂに
接続され、かつφ１によって制御され、かつスイッチ１
００は出力２５に接続され、かつφ２によって制御され
る。

【００１６】動作においては、非自動ゼロ調整フェーズ
φ１の間に、キャパシタ８４は、それぞれスイッチ７８
および８３を介してシミュレートされたしきい値電位３
４におよび電位Ｖｒｅｆｂ３８に接続される。このフェ
ーズの間に、キャパシタ８４は前記シミュレートされた
バイアス電位３４と電圧基準Ｖｒｅｆｂ３８の間の差に
充電される。同様に、スイッチドキャパシタ７２のキャ
パシタ８８はスイッチ７８およびスイッチ９０を介して
実質的に同じ電圧に充電される。クロックフェーズ２
（φ２）、または自動ゼロ調整クロックフェーズ、の間
に、出力２３はスイッチドキャパシタ７０のスイッチ８
２を介してキャパシタ８４に結合される。同様に、トラ
ンジスタ２４の出力２５はスイッチドキャパシタ７２の
スイッチ１００を介してキャパシタ８８に結合される。
また、φ２の間に、スイッチドキャパシタ７０および７
２の共通ノードはスイッチ８０を介して負荷トランジス
タ２２および２４の制御ノード２６および２８に結合さ
れる。このような構成により、キャパシタ８４および８
８に蓄積されたエネルギがキャパシタ７４および７６に
転送され、制御ノード２６および２８の電位が前記シミ
ュレートされたバイアス電位に留まることができるよう
にする。出力ノード２３の電位は、自動ゼロ調整フェー
ズの間に、前記シミュレートされたバイアス電位とキャ
パシタ７４に展開される電位を加えたものとなる。トラ
ンジスタ２２のドレイン、すなわち出力２３、の電圧は
次の式で表される。

【００１７】

【数３】Ｖｄ＝シミュレートされたバイアス電位＋キャ
パシタ７４の電位この場合、シミュレートされたバイアス電位＝Ｖｄｓａｔ＋Ｖｔキャパシタ７４の電位＝Ｖｒｅｆｂ−シミュレートされ
たバイアス電位Ｖｒｅｆｂ＝Ｖｄｓａｔ＋Ｖｄｅｌｔａ

【００１８】これらの値を代入しかつ解くことにより次
式が与えられる。

【数４】Ｖｄ＝（Ｖｄｓａｔ＋Ｖｔ）＋（（Ｖｄｓａｔ＋Ｖｄｅｌｔａ） −（Ｖｄｓａｔ＋Ｖｔ））＝Ｖｄｓａｔ＋Ｖｔ＋Ｖｄｓａｔ＋Ｖｄｅｌｔａ−Ｖｄｓａｔ−Ｖｔ＝Ｖｄｓａｔ＋Ｖｄｅｌｔａ＝Ｖｒｅｆｂ

【００１９】この式は自動ゼロ調整フェーズの間のＶｄ
の値はＶｒｅｆｂの値に等しいことを示している。Ｖｒ
ｅｆｂの値をＶｄｓａｔ＋Ｖｄｅｌｔａとなるよう選択
することにより、１．５Ｖより低い電源電圧動作を提供
することによって本発明の意図に合致する。好ましい実
施形態では、Ｖｄｅｌｔａを１００ミリボルトとなるよ
う選択する。これはドレイン−ソース電圧をＶｄｓａｔ
＋１００ｍｖに設定し、高いゲインを保証しながらトラ
ンジスタ２２の電圧を低くする。従来技術の図１を参照
すると、トランジスタ６におけるドレイン−ソース電圧
はＶｄｓａｔ＋Ｖｄｅｌｔａとなる。０．１ボルトの好
ましいＶｄｅｌｔａ値をＶｔ値の範囲、０．６Ｖ〜０．
８Ｖ、と比較するとことにより、本発明が従来技術の回
路よりも０．５Ｖ〜０．７Ｖ低い電圧で動作することが
示される。

【００２０】図４は、自動ゼロ調整回路１４または１６
の回路図を示す。図示のごとく、自動ゼロ調整回路１
４，１６はＰチャネルＦＥＴ５４、３つのスイッチ５
８，６０，６１、およびキャパシタ５６を含む。図から
分かるように、キャパシタ５６は一方のノードにおいて
スイッチ６０および６１に結合され、かつ他方のノード
においてスイッチ５８にかつトランジスタ５４のゲート
に結合されている。スイッチ６１は入力１８または２０
をキャパシタ５６に結合しかつ非自動ゼロ調整クロック
フェーズφ１によって制御される。スイッチ６０は電圧
基準３９をキャパシタ５６に結合し、かつ自動ゼロ調整
クロックフェーズφ２によって制御される。スイッチ５
８はキャパシタ５６およびトランジスタ５４のゲートに
共通のノードをトランジスタ５４のドレインに結合し、
かつφ２によって制御される。

【００２１】動作においては、自動ゼロ調整クロックフ
ェーズ（φ２）の間に、スイッチ５８はトランジスタ５
４のゲートおよびドレインを接続する。これはＶｄｓａ
ｔ＋Ｖｔのドレイン−ソース電圧Ｖｄｓ電圧をトランジ
スタ５４に提供する。またφ２の間に、キャパシタ５６
の入力側はスイッチ６０によって入力電圧基準Ｖｒｅｆ
ｉにバイアスされる。当業者が理解するように、Ｖｒｅ
ｆｉは入力１８および２０が比較される電圧である。こ
れは、事実上、適切なバイアスレベルを差動増幅器１０
を使用してシステムに提供する。非自動ゼロ調整モード
の間は、入力１８，２０の信号はトランジスタ５４のゲ
ートに要量的に結合され、差動入力電圧を差動増幅器１
０による増幅のために自動ゼロ調整回路１４および自動
ゼロ調整回路１６に提供する。

【００２２】図６は、本発明の増幅器、まはた比較器回
路のための別の実施形態を示す。図示のごとく、差動増
幅器１１０は差動入力段１１２を含み、該差動入力段１
１２は負荷回路段１３２に結合されたバイアス回路１２
６に結合されている。前記差動入力段は一対の入力装置
またはデバイス１１４および１１６を含み、これらはＰ
チャネルＦＥＴまたはＮチャネルＦＥＴとすることがで
きかつおのおの入力１１８および１２０を受ける。もし
Ｐチャネルトランジスタが使用されれば、入力装置１１
４および１１６の間の共通ノードは電流源を介して電源
電圧に結合され、一方入力装置１１４および１１６がＮ
チャネル装置であれば、それらは共通の戻り電圧に結合
される。前記入力差動段はさらに一対の出力１２２およ
び１２４を含み、これらの出力は入力装置１１４および
１１６のドレインに接続されている。

【００２３】スイッチドキャパシタ回路１２８を含む、
バイアス回路１２６は少なくとも出力１２２および負荷
回路段の共通バイアスノード１３８に結合されている。
さらに、スイッチドキャパシタ回路１２８はバイアスシ
ミュレータ３４および基準電圧Ｖｒｅｆｂ３８に結合さ
れている。スイッチドキャパシタ回路１２８の動作は図
４を参照して前に説明したのと同じである。バイアス回
路はまた同様に、しかしながら第２の出力１２４に結合
された第２のスイッチドキャパシタ回路を含むことがで
きることに注目すべきである。

【００２４】前記負荷回路段は一対の負荷装置１３４お
よび１３６を含む。入力装置１１４および１１６がＰチ
ャネルＦＥＴである場合は、負荷装置はＮチャネルＦＥ
Ｔであり図示のごとく共通に共通戻り電圧に結合され
る。逆に、入力装置がＮチャネルＦＥＴである場合は、
負荷装置はＰチャネルＦＥＴであり、それらの共通ソー
ス接続は電源に対して行われる。負荷装置１３４および
１３６の制御ノード、またはゲートはいっしょに共通バ
イアスノードに接続され、該共通バイアスノードはバイ
アス回路１２６に接続されている。図６の差動増幅器１
１０の動作は差動増幅器１０の説明のものと同じであ
る。

【００２５】当業者は容易に前記バイアス回路はトラン
ジスタしきい値回路３２およびキャバシタンス回路３６
を含むことを理解するであろう。従って、差動増幅器１
１０は単一のまたはデュアルモード出力を備えた増幅器
として、または比較器として動作するよう構成できる。

【００２６】

【発明の効果】本発明は１．５Ｖまたはそれ以下の供給
電圧から動作する、差動増幅器、または比較器回路、を
提供する。これはバイアス回路、またはキャパシタンス
回路を提供することによって達成され、該回路は自動ゼ
ロ調整フェーズの間に、電流源、入力トランジスタ装
置、および負荷トランジスタ装置の直列接続が１．５ボ
ルト以下の電圧降下を有するように負荷トランジスタを
飽和へとバイアスする。本発明は、自動ゼロ調整フェー
ズφ２において負荷トランジスタを飽和の開始点をちょ
うど越えたところにドライブすることによって、必要と
される電源電圧を従来技術の回路に対して０．５〜０．
７ボルト低減し、それによって従来技術の制約を解除す
る。

【図面の簡単な説明】

【図１】従来技術の回路によって必要とされるＶｄｄ値
を示す従来技術の回路の電気回路図である。

【図２】本発明に係わる差動増幅器または比較器回路を
示すブロック回路図である。

【図３】図２のトランジスタバイアスシミュレータを示
す電気回路図である。

【図４】図２のトランジスタに結合されたキャパシタ回
路を示す概略的電気回路図である。

【図５】図２の自動ゼロ調整回路を示す概略的電気回路
図である。

【図６】本発明に係わる増幅器または比較器の別の実施
形態を示すブロック回路図である。

【符号の説明】

１０低電圧差動増幅器１２電流源１４，１６自動ゼロ調整回路２２，２４トランジスタ３２トランジスタバイアスシミュレータ３６キャパシタンス回路５０基準電流源５２基準トランジスタ５４トランジスタ５６キャパシタ５８，６０，６１スイッチ７０，７２スイッチドキャパシタ回路７４，７６キャパシタ７８，８０，８２，８３，９０，１００スイッチ８４，８６，８８キャパシタ１１２差動入力段１１４，１１６入力装置１２６バイアス回路１２８スイッチドキャパシタ回路１３２負荷回路段１３４，１３６負荷装置

───────────────────────────────────────────────────── フロントページの続き (72)発明者ニール・ダブリュ・ホーレンベックアメリカ合衆国イリノイ州60194、シャンバーグ、ブライト・リッジ・ドライブ 23 (56)参考文献米国特許4710724（ＵＳ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03F 3/34 H03F 3/45

Claims

(57)【特許請求の範囲】

【請求項１】低電圧差動増幅器（１０）のための装置
であって、電流源（１２）、前記電流源（１２）に結合された第１の電流端子、第２
の電流端子、第１の入力信号（２０）を受けるためのデ
ータ入力端子、および入力電圧基準（３９）を受けるた
めの基準入力端子を有する第１の自動ゼロ調整回路（１
６）、前記電流源（１２）に結合された第１の電流端子、第２
の電流端子、第２の入力信号（１８）を受けるためのデ
ータ入力端子、および前記入力電圧基準（３９）を受け
るための基準入力端子を有する第２の自動ゼロ調整回路
（１４）、前記第１の自動ゼロ調整回路（１６）の第２の電流端子
に結合され第１の出力ノード（２５）を形成する第１の
電流電極、制御電極、および共通基準（３０）に結合さ
れた第２の電流電極を有する第１のトランジスタ（２
４）、前記第２の自動ゼロ調整回路（１４）の第２の電流端子
に結合されかつ第２の出力ノード（２３）を形成する第
１の電流電極、制御電極、および前記共通基準（３０）
に結合された第２の電流電極を有する第２のトランジス
タ（２２）、前記第１（２４）および第２（２２）のトランジスタの
それぞれのしきい値電圧より大きいシミュレートされた
バイアス電位（３４）を発生する出力端子を有するトラ
ンジスタバイアスシミュレータ（３２）、そして前記ト
ランジスタバイアスシミュレータ（３２）、前記第１
（２４）および第２（２２）のトランジスタの制御電
極、前記第１のトランジスタ（２４）の第１の電流電
極、およびバイアス基準電位（３８）に動作可能に結合
されたキャパシタンス回路（３６）であって、自動ゼロ
調整クロックフェーズの間に、前記キャパシタンス回路
（３６）は前記シミュレートされたバイアス電位（３
４）をその制御電極に提供しかつ前記バイアス基準電圧
（３８）をその第１の電流電極に提供することにより前
記第１のトランジスタ（２４）を動作可能にバイアス
し、前記バイアス基準電圧は前記シミュレートされたバ
イアス電位より小さいが前記第１のトランジスタ（２
４）の飽和電圧より大きいもの、を具備することを特徴とする低電圧差動増幅器（１０）
のための装置。
【請求項２】低電圧差動増幅器（１０）のための装置
であって、第１および第２の電流端子、第１の入力信号（２０）を
受けるためのデータ入力端子、および入力電圧基準（３
９）を受けるための基準入力端子を有する第１の自動ゼ
ロ調整回路（１６）、第１および第２の電流端子、第２の入力信号（１８）を
受けるためのデータ入力端子、および前記入力電圧基準
（３９）を受けるための基準入力端子を有する第２の自
動ゼロ調整回路（１４）、前記第１の自動ゼロ調整回路（１６）の第２の電流端子
に結合されかつ第１の出力ノード（２５）を形成する第
１の電流電極、制御電極、および共通基準（３０）に結
合された第２の電流電極を有する第１の負荷トランジス
タ（２４）、前記第２の自動ゼロ調整回路（１４）の第２の電流端子
に結合されかつ第２の出力ノード（２３）を形成する第
１の電流電極、制御電極、そして前記共通基準（３０）
に結合された第２の電流電極を有する第２の負荷トラン
ジスタ（２２）、そして前記第１（２４）および第２
（２２）の負荷トランジスタに動作可能に結合されたバ
イアス回路（３２，３６）であって、該バイアス回路
（３２，３６）は前記第１の負荷トランジスタ（２４）
および前記第２の負荷トランジスタ（２２）を自動ゼロ
調整クロックフェーズの間にシミュレートされたバイア
ス電位（３４）を前記制御電極にかつバイアス基準電圧
（３８）を前記第１（２４）および第２（２２）の負荷
トランジスタの第１の電流電極に提供することにより飽
和状態へとバイアスし、前記シミュレートされたバイア
ス電位（３４）は前記第１（２４）および第２（２２）
の負荷トランジスタのしきい値電圧より大きくかつ前記
バイアス基準電圧（３８）は飽和電圧より大きいが前記
第１（２４）および第２（２２）の負荷トランジスタの
しきい値電圧より小さいもの、を具備することを特徴とする低電圧差動増幅器（１０）
のための装置。
【請求項３】低電圧差動増幅器のための装置であっ
て、差動増幅器構造に接続された一対の入力装置（１１４，
１１６）を含み一対の入力端子（１１８，１２０）およ
び一対の出力端子（１２２，１２４）を有する差動入力
段（１１２）、それぞれ前記一対の出力端子（１２２，１２４）に接続
された一対の負荷装置（１３４，１３６）を含む負荷回
路段（１３２）であって、前記負荷装置（１３４，１３
６）の各々は前記共通バイアスノード（１３８）に接続
された制御電極を有するもの、そして前記共通バイアス
ノード（１３８）にかつ前記一対の出力端子（１２２，
１２４）の内の少なくとも１つ（１２２）に結合された
バイアス回路（１２６）であって、該バイアス回路（１
２６）は前記共通バイアスノード（１３８）を前記一対
の負荷装置（１３４，１３６）のしきい値電圧より高く
バイアスし、一方前記一対の出力端子（１２２，１２
４）の内の少なくとも１つ（１２２）を前記しきい値電
圧より低いが前記第１（１２４）および第２（１２２）
の負荷装置のそれぞれを自動ゼロ調整クロックフェーズ
の間に飽和状態へとバイアスするのに十分な基準電圧へ
とバイアスし、前記増幅器は非自動ゼロ調整クロックフ
ェーズの間に前記一対の入力端子（１１８，１２０）に
おける電圧差に応じて前記一対の出力端子に出力信号を
提供するもの、を具備することを特徴とする低電圧差動増幅器のための
装置。