JPH026453B2 - - Google Patents
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- JPH026453B2 JPH026453B2 JP57046461A JP4646182A JPH026453B2 JP H026453 B2 JPH026453 B2 JP H026453B2 JP 57046461 A JP57046461 A JP 57046461A JP 4646182 A JP4646182 A JP 4646182A JP H026453 B2 JPH026453 B2 JP H026453B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/005—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements using switched capacitors, e.g. dynamic amplifiers; using switched capacitors as resistors in differential amplifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H19/00—Networks using time-varying elements, e.g. N-path filters
- H03H19/004—Switched capacitor networks
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Filters That Use Time-Delay Elements (AREA)
Description
【発明の詳細な説明】
発明の分野
この発明は、相補MOS（CMOS）型の小消費電
力増幅器、特にコンデンサ切り換え式回路中の基
本セルとして役立つように意図されたダイナミツ
ク型の増幅器に関する。
力増幅器、特にコンデンサ切り換え式回路中の基
本セルとして役立つように意図されたダイナミツ
ク型の増幅器に関する。
従来技術
極めて多数のアナログ機能を果すために演算増
幅器を使用できる、MOS回路設計の場合には、
コンデンサ切り換え式フイルタに使用される積分
器を作るために、演算増幅器が特に必要である。
増幅器の重要な特性はその直流電圧利得であつ
て、これはできるだけ高く（代表的な例では
10000よりも高い）なければならない。他の非常
に重要な特性は増幅器の相互コンダクタンスすな
わちgm＝−2Is／2Ue（たゞし、Is増幅器の出力電流 を表わし、そしてUeはその入力電圧を表わす。）
である。増幅器で消費される電流は増加した相互
コンダクタンスgmに比例して増加する。「エレク
トロニクス・レターズ（Electronics Letters）」、
第17巻、第４号（1981年２月19日号）に掲載され
た論文“微小電力SCフイルタ用高電圧利得
CMOSOTA”には、電流消費レベルが極めて低
いCMOS増幅器が述べられている。そのような
増幅器では、入力電圧の大きい変動に対する反応
速度は、増幅器の出力側にある負荷コンデンサを
充放電するために得られる最大出力電流Isによつ
てまだ制限される。事実、最大出力電流はバイア
ス電流を超えないかもしれない。出力信号の傾斜
〔“スリユー・レート（Slew rate）と呼ばれる〕
によるこの制限は、その信号によつてバイアスさ
れるダイナミツク増幅器を使用することにより、
克服できる。ダイナミツク増幅器の電流消費は入
力信号の振幅が大きくなるにつれて上昇する。こ
の種のダイナミツク増幅器は、「US Journal
IEEEJSSC」、第SC15巻、第５号（1980年10月
号）に掲載されたベツドリツチ・ジエイ・ホステ
イカ（Bedrich J.Hosticka）著の論文“ダイナ
ミツクCMOS増幅器”に述べられている。しか
しながら、この論文の特に第８図に示されたその
ような増幅器は、相互にコンダクタンスgmにつ
いて小さな信号に対して充分である値を持つこと
を可能にせず、そしてこれは安定化プロセスの終
了（平衡状態への復帰）を大幅に遅らせる。
幅器を使用できる、MOS回路設計の場合には、
コンデンサ切り換え式フイルタに使用される積分
器を作るために、演算増幅器が特に必要である。
増幅器の重要な特性はその直流電圧利得であつ
て、これはできるだけ高く（代表的な例では
10000よりも高い）なければならない。他の非常
に重要な特性は増幅器の相互コンダクタンスすな
わちgm＝−2Is／2Ue（たゞし、Is増幅器の出力電流 を表わし、そしてUeはその入力電圧を表わす。）
である。増幅器で消費される電流は増加した相互
コンダクタンスgmに比例して増加する。「エレク
トロニクス・レターズ（Electronics Letters）」、
第17巻、第４号（1981年２月19日号）に掲載され
た論文“微小電力SCフイルタ用高電圧利得
CMOSOTA”には、電流消費レベルが極めて低
いCMOS増幅器が述べられている。そのような
増幅器では、入力電圧の大きい変動に対する反応
速度は、増幅器の出力側にある負荷コンデンサを
充放電するために得られる最大出力電流Isによつ
てまだ制限される。事実、最大出力電流はバイア
ス電流を超えないかもしれない。出力信号の傾斜
〔“スリユー・レート（Slew rate）と呼ばれる〕
によるこの制限は、その信号によつてバイアスさ
れるダイナミツク増幅器を使用することにより、
克服できる。ダイナミツク増幅器の電流消費は入
力信号の振幅が大きくなるにつれて上昇する。こ
の種のダイナミツク増幅器は、「US Journal
IEEEJSSC」、第SC15巻、第５号（1980年10月
号）に掲載されたベツドリツチ・ジエイ・ホステ
イカ（Bedrich J.Hosticka）著の論文“ダイナ
ミツクCMOS増幅器”に述べられている。しか
しながら、この論文の特に第８図に示されたその
ような増幅器は、相互にコンダクタンスgmにつ
いて小さな信号に対して充分である値を持つこと
を可能にせず、そしてこれは安定化プロセスの終
了（平衡状態への復帰）を大幅に遅らせる。
発明の開示
従つて、この発明の目的は、上述した欠点を持
たないCMOS型のダイナミツク増幅器である。
たないCMOS型のダイナミツク増幅器である。
この発明の他の目的は、上述した増幅器を使用
する積分回路を提供することである。
する積分回路を提供することである。
この発明の他の目的や特色および利点は、添付
図面に例示した特定の実施例についての以下の説
明からもつと明らかになるだろう。
図面に例示した特定の実施例についての以下の説
明からもつと明らかになるだろう。
実施例の説明
第１図に示した回路は、この発明に係る
CMOS型のダイナミツク増幅器を表わす。この
ダイナミツク増幅器は、電源の正端子VDDと負端
子VSSの間で直列に接続される相補型の少なくと
も一対のMOSトランジスタすなわちＴ１（ｎチ
ヤネル型）およびＴ２（ｐチヤネル型）を備え
る。トランジスタＴ１とＴ２のゲートＧ１とＧ２
はコンデンサＣ１およびＣ２によつて一緒に容量
結合される。第１スイツチ手段Ｓ１はトランジス
タＴ１のゲートＧ１とドレインの間に接続されて
いる。第２スイツチ手段Ｓ２はトランジスタＴ２
のゲートＧ２を電圧源３へ周期的に接続するため
に設けられる。電圧源３はｐチヤネルのトランジ
スタＴ３によつて形成され、そのソースは正端子
VDDへ接続されるが、そのゲートはトランジスタ
Ｔ３のドレインへ接続されると共に電流Ibを供給
する電流源（電圧源３の出力端子となる）へも接
続される。２個のコンデンサＣ１およびＣ２の共
通の点である入力接続点１は、第３スイツチ手段
Ｓ３によつて基準端子５（Vref）へ接続されると
共に第４スイツチ手段Ｓ４によつて入力端子６
（Ve）へも接続される。トランジスタＴ１および
Ｔ２の両方のドレインに共通である出力接続点２
は、第５スイツチ手段Ｓ５によつて出力端子４へ
接続される。スイツチ手段は記号で表わされてい
るが、スイツチ手段Ｓ１〜Ｓ５は実際にはｎチヤ
ネルのトランジスタ、ｐチヤネルのトランジスタ
或は相補トランジスタ対によつて形成される。
CMOS型のダイナミツク増幅器を表わす。この
ダイナミツク増幅器は、電源の正端子VDDと負端
子VSSの間で直列に接続される相補型の少なくと
も一対のMOSトランジスタすなわちＴ１（ｎチ
ヤネル型）およびＴ２（ｐチヤネル型）を備え
る。トランジスタＴ１とＴ２のゲートＧ１とＧ２
はコンデンサＣ１およびＣ２によつて一緒に容量
結合される。第１スイツチ手段Ｓ１はトランジス
タＴ１のゲートＧ１とドレインの間に接続されて
いる。第２スイツチ手段Ｓ２はトランジスタＴ２
のゲートＧ２を電圧源３へ周期的に接続するため
に設けられる。電圧源３はｐチヤネルのトランジ
スタＴ３によつて形成され、そのソースは正端子
VDDへ接続されるが、そのゲートはトランジスタ
Ｔ３のドレインへ接続されると共に電流Ibを供給
する電流源（電圧源３の出力端子となる）へも接
続される。２個のコンデンサＣ１およびＣ２の共
通の点である入力接続点１は、第３スイツチ手段
Ｓ３によつて基準端子５（Vref）へ接続されると
共に第４スイツチ手段Ｓ４によつて入力端子６
（Ve）へも接続される。トランジスタＴ１および
Ｔ２の両方のドレインに共通である出力接続点２
は、第５スイツチ手段Ｓ５によつて出力端子４へ
接続される。スイツチ手段は記号で表わされてい
るが、スイツチ手段Ｓ１〜Ｓ５は実際にはｎチヤ
ネルのトランジスタ、ｐチヤネルのトランジスタ
或は相補トランジスタ対によつて形成される。
第１図に示した回路は、段階(a)および段階(b)と
称されて交互に起る２つの段階で作動する。段階
(a)すなわち準備段階中、スイツチ手段Ｓ１，Ｓ２
およびＳ３は閉じているが、スイツチ手段Ｓ４お
よびＳ５は開いている。段階(b)すなわち増幅段階
中、スイツチ手段Ｓ４およびＳ５は閉じられる
が、スイツ手段Ｓ１〜Ｓ３は開かれる。第２図は
段階(a)および(b)の時間の経過につれた状態を示
す。第２図は、各段階が次の段階から或る期間
（この間全てのスイツチ手段は開いている）だけ
離されていることも示す。
称されて交互に起る２つの段階で作動する。段階
(a)すなわち準備段階中、スイツチ手段Ｓ１，Ｓ２
およびＳ３は閉じているが、スイツチ手段Ｓ４お
よびＳ５は開いている。段階(b)すなわち増幅段階
中、スイツチ手段Ｓ４およびＳ５は閉じられる
が、スイツ手段Ｓ１〜Ｓ３は開かれる。第２図は
段階(a)および(b)の時間の経過につれた状態を示
す。第２図は、各段階が次の段階から或る期間
（この間全てのスイツチ手段は開いている）だけ
離されていることも示す。
この発明の回路の動作モードを第１図ないし第
３図について説明しよう。準備段階(a)中、スイツ
チ手段Ｓ１〜Ｓ３は閉じているが、スイツチ手段
Ｓ４〜Ｓ５は開いている。平衡状態では、トラン
ジスタＴ１，Ｔ２のそれぞれドレイン電流Ｉ１，
Ｉ２が下記の式で表わされた値IOをとるように、
トランジスタＴ２およびＴ３は電流ミラー
（mirror）を形成する。
３図について説明しよう。準備段階(a)中、スイツ
チ手段Ｓ１〜Ｓ３は閉じているが、スイツチ手段
Ｓ４〜Ｓ５は開いている。平衡状態では、トラン
ジスタＴ１，Ｔ２のそれぞれドレイン電流Ｉ１，
Ｉ２が下記の式で表わされた値IOをとるように、
トランジスタＴ２およびＴ３は電流ミラー
（mirror）を形成する。
IO＝Ib・W2／L2・L3／W3
上式において、IbはトランジスタT3のドレイ
ン電流であり、Ｗ２，Ｌ２はトランジスタＴ２の
チヤネルのそれぞれ実効幅、実効長さであり、そ
してＷ３，Ｌ３はトランジスタＴ３のそれぞれ実
効幅、実効長さである。電流値IOは、入力端子
６へ印加された電圧Veに依存してドレイン電流
Ｉ１とＩ２の変化を示す第３図の２つのカーブの
交差点を決定する。
ン電流であり、Ｗ２，Ｌ２はトランジスタＴ２の
チヤネルのそれぞれ実効幅、実効長さであり、そ
してＷ３，Ｌ３はトランジスタＴ３のそれぞれ実
効幅、実効長さである。電流値IOは、入力端子
６へ印加された電圧Veに依存してドレイン電流
Ｉ１とＩ２の変化を示す第３図の２つのカーブの
交差点を決定する。
回路が増幅段階(b)になると、出力端子４が容量
性負荷CL（第５図）へ接続され、スイツチ手段Ｓ
１〜Ｓ３は開かれるが、スイツチ手段Ｓ４〜Ｓ５
は閉じられる。コンデンサＣ１およびＣ２は両端
間の電圧は一定のまゝであつて準備段階(a)の終り
に達せられた値に等しい。基準端子５へ印加され
た電圧と入力端子６へ印加された電圧との差すな
わちUe＝Ve−Vrefは、従つてその全部がトラン
ジスタＴ１，Ｔ２のそれぞれゲートＧ１，Ｇ２へ
伝送される。ゲート電圧が変動すると、第３図に
示したカーブに応じてドレイン電流Ｉ１およびＩ
２が変る。もし電圧差が正ならば、ドレイン電流
Ｉ１は値IOよりも大きいが、ドレイン電流Ｉ２
は値IOよりも小さい。他方、もし、電圧差が負
ならば、ドレインＩ１は値IOよりも小さいが、
ドレイン電流Ｉ２は値IOよりも大きい。Ｉ２−
Ｉ１にに等しい出力電流ISは値すなわちバイアス
電流IOを大巾に超えるかもしれない。平衡位置
から遠く離れた所では、記号を除けば、相互コン
ダクタンスgm＝−∂IS／∂VeはVeに依存した特性Ｉ １（またはＩ２）の傾斜に等しい。平衡位置の近
くでは、すなわちUe０の時には、相互コンダ
クタンスgmはVeに依するＩ１の特性の傾斜と
Veに依存するＩ２の特性の傾斜の和に等しい
（ただしＩ１＝Ｉ２＝IO）、電流IOが細かく制御
されるので、平衡状態における相互コンダクタン
スの値も細かく制御される。
性負荷CL（第５図）へ接続され、スイツチ手段Ｓ
１〜Ｓ３は開かれるが、スイツチ手段Ｓ４〜Ｓ５
は閉じられる。コンデンサＣ１およびＣ２は両端
間の電圧は一定のまゝであつて準備段階(a)の終り
に達せられた値に等しい。基準端子５へ印加され
た電圧と入力端子６へ印加された電圧との差すな
わちUe＝Ve−Vrefは、従つてその全部がトラン
ジスタＴ１，Ｔ２のそれぞれゲートＧ１，Ｇ２へ
伝送される。ゲート電圧が変動すると、第３図に
示したカーブに応じてドレイン電流Ｉ１およびＩ
２が変る。もし電圧差が正ならば、ドレイン電流
Ｉ１は値IOよりも大きいが、ドレイン電流Ｉ２
は値IOよりも小さい。他方、もし、電圧差が負
ならば、ドレインＩ１は値IOよりも小さいが、
ドレイン電流Ｉ２は値IOよりも大きい。Ｉ２−
Ｉ１にに等しい出力電流ISは値すなわちバイアス
電流IOを大巾に超えるかもしれない。平衡位置
から遠く離れた所では、記号を除けば、相互コン
ダクタンスgm＝−∂IS／∂VeはVeに依存した特性Ｉ １（またはＩ２）の傾斜に等しい。平衡位置の近
くでは、すなわちUe０の時には、相互コンダ
クタンスgmはVeに依するＩ１の特性の傾斜と
Veに依存するＩ２の特性の傾斜の和に等しい
（ただしＩ１＝Ｉ２＝IO）、電流IOが細かく制御
されるので、平衡状態における相互コンダクタン
スの値も細かく制御される。
第４ａ図および第４ｂ図は入力接続点１とゲー
トＧ１およびＧ２との間の容量結合に関する２つ
の形態（これらは第１図に示したのと等価であ
る）を示す。第４ａ図において、ゲートＧ１はコ
ンデンサＣ１によつてゲートＧ２へ接続されると
共に直列のコンデンサＣ１およびＣ２によつて入
力接続点１へ接続されるが、ゲートＧ２は２個の
コンデンサＣ１とＣ２に共通である点へ接続され
る。
トＧ１およびＧ２との間の容量結合に関する２つ
の形態（これらは第１図に示したのと等価であ
る）を示す。第４ａ図において、ゲートＧ１はコ
ンデンサＣ１によつてゲートＧ２へ接続されると
共に直列のコンデンサＣ１およびＣ２によつて入
力接続点１へ接続されるが、ゲートＧ２は２個の
コンデンサＣ１とＣ２に共通である点へ接続され
る。
第４ｂ図において、ゲートＧ２はコンデンサＣ
２によつてゲートＧ１へ接続されると共に直列の
コンデンサＣ２およびＣ１によつて入力接続点１
へ接続されるが、ゲートＧ１は２個のコンデンサ
Ｃ１とＣ２に共通な点で接続される。
２によつてゲートＧ１へ接続されると共に直列の
コンデンサＣ２およびＣ１によつて入力接続点１
へ接続されるが、ゲートＧ１は２個のコンデンサ
Ｃ１とＣ２に共通な点で接続される。
第５図は、その一般的な設計に関して周知であ
るが、第４ｂ図に示した形態の回路と共にこの発
明に係る幅幅器を使用する積分回路を示す。同等
素子は同一符号で表わされる。積分器を構成する
ために設けられる素子は破線で示されている。こ
れらの素子は、出力端子４と入力接続点１の間に
接続した積分コンデンサCOと、入力コンデンサ
αCO（これは切り換えスイツチング手段SOと共に
慣用の装置の入力抵抗の等価物を形成する）と、
出力端子４と基準端子５の間に接続したコンデン
サCLとして表わした負荷とである。
るが、第４ｂ図に示した形態の回路と共にこの発
明に係る幅幅器を使用する積分回路を示す。同等
素子は同一符号で表わされる。積分器を構成する
ために設けられる素子は破線で示されている。こ
れらの素子は、出力端子４と入力接続点１の間に
接続した積分コンデンサCOと、入力コンデンサ
αCO（これは切り換えスイツチング手段SOと共に
慣用の装置の入力抵抗の等価物を形成する）と、
出力端子４と基準端子５の間に接続したコンデン
サCLとして表わした負荷とである。
第５図に示した構成では、第１図のスイツチ手
段Ｓ４は切り換え手段SOと組み合わされ、この
切り換え手段SOは、基準段階(a)では入力信号Ｅ
で入力コンデンサαCOを充電させるが、増幅段
階(b)では上述したように充電された入力コンデン
サαCOを入力端子６へ接続する。バイアス電流
IOよりもはるかに大きい値を出力電流ISがとれ
ることは従来から分つている。従つて、もし差電
圧Ueが大きく急激に変化するならば、その結果
として相当な出力電流ISが負荷CLを迅速に充電
ないし放電させる。Usに対応した変動は積分コ
ンデンサCOによつて入力端子へ伝えられ、これ
はUeの零の方へ素早く戻させる。Ueが小さい時
には、平衡状態への復帰は１／gm（たゞしgmは上 述したコンダクタンスである。）に比例する時定
数で完了される。
段Ｓ４は切り換え手段SOと組み合わされ、この
切り換え手段SOは、基準段階(a)では入力信号Ｅ
で入力コンデンサαCOを充電させるが、増幅段
階(b)では上述したように充電された入力コンデン
サαCOを入力端子６へ接続する。バイアス電流
IOよりもはるかに大きい値を出力電流ISがとれ
ることは従来から分つている。従つて、もし差電
圧Ueが大きく急激に変化するならば、その結果
として相当な出力電流ISが負荷CLを迅速に充電
ないし放電させる。Usに対応した変動は積分コ
ンデンサCOによつて入力端子へ伝えられ、これ
はUeの零の方へ素早く戻させる。Ueが小さい時
には、平衡状態への復帰は１／gm（たゞしgmは上 述したコンダクタンスである。）に比例する時定
数で完了される。
第６図は、第４ｂ図に示した形態の回路と共に
この発明に係る増幅器を使用する積分回路を示
す。この実施例では、積分コンデンサCOが出力
端子４とトランジスタＴ１のゲートＧ１との間に
接続される。コンデンサＣ１は、結合コンデンサ
としてかつ入力コンデンサとしても働き、スイツ
チ手段Ｓ３およびＳ４と共に慣用の回路設計にお
ける入力抵抗の等価物を形成する。第５図に示し
た実施例と比較すると、第６図の実施例は、積分
回路を作るために、特にスイツチ手段Ｓ３および
SO（第５図に示した回路中）の寄生容量に感度を
持たない積分回路を作るために、第１図に示した
増幅器へコンデンサを１個付加しただけにすぎな
い利点を持つている。
この発明に係る増幅器を使用する積分回路を示
す。この実施例では、積分コンデンサCOが出力
端子４とトランジスタＴ１のゲートＧ１との間に
接続される。コンデンサＣ１は、結合コンデンサ
としてかつ入力コンデンサとしても働き、スイツ
チ手段Ｓ３およびＳ４と共に慣用の回路設計にお
ける入力抵抗の等価物を形成する。第５図に示し
た実施例と比較すると、第６図の実施例は、積分
回路を作るために、特にスイツチ手段Ｓ３および
SO（第５図に示した回路中）の寄生容量に感度を
持たない積分回路を作るために、第１図に示した
増幅器へコンデンサを１個付加しただけにすぎな
い利点を持つている。
第７図はこの発明の回路の他の実施例を示し、
増幅器の連続的な利得は縦続接続型式の構成によ
つて増加される。こ実施例では、２個の補助コン
デンサＴ４およびＴ５はトランジスタＴ１のドレ
インとトランジスタＴ２のドレインとの間で直列
接続されている。スイツチ手段Ｓ５によつて出力
端子４へ接続される出力接続点２′は、トランジ
スタＴ４およびＴ５のドレインに共通の点によつ
て形成される。トランジスタＴ４はｎチヤネル型
であるが、トランジスタＴ５はｐチヤネル型であ
る。トランジスタＴ４，Ｔ５のそれぞれゲート電
圧Vn，VpはトランジスタＴ１およびＴ２を飽和
させるのに充分でなければならない。これらは、
上述した「エレクトロニクス・レターズ」に掲載
された論文に述べられ特にその第１図に示された
構成とから得ることができる。
増幅器の連続的な利得は縦続接続型式の構成によ
つて増加される。こ実施例では、２個の補助コン
デンサＴ４およびＴ５はトランジスタＴ１のドレ
インとトランジスタＴ２のドレインとの間で直列
接続されている。スイツチ手段Ｓ５によつて出力
端子４へ接続される出力接続点２′は、トランジ
スタＴ４およびＴ５のドレインに共通の点によつ
て形成される。トランジスタＴ４はｎチヤネル型
であるが、トランジスタＴ５はｐチヤネル型であ
る。トランジスタＴ４，Ｔ５のそれぞれゲート電
圧Vn，VpはトランジスタＴ１およびＴ２を飽和
させるのに充分でなければならない。これらは、
上述した「エレクトロニクス・レターズ」に掲載
された論文に述べられ特にその第１図に示された
構成とから得ることができる。
この発明をその例として特定の実施例について
説明したが、この発明はこれらの例に制限されず
かつこの発明の範囲から逸脱しない限り種々の変
形が変更を行なえることは明白に理解されるだろ
う。
説明したが、この発明はこれらの例に制限されず
かつこの発明の範囲から逸脱しない限り種々の変
形が変更を行なえることは明白に理解されるだろ
う。
第１図はこの発明のダイナミツク増幅器を示す
回路図、第２図は第１図に示した回路のスイツチ
手段の切り換え段階を示す図、第３図は第１図に
示した回路の入力電圧に依存する出力電流の変化
を表わすカーブを示す図、第４ａ図および第４ｂ
図は第１図に示したのと等価な容量結合を示す回
路図、第５図はこの発明に係る増幅器を使用する
積分回路を示す回路図、第６図はこの発明の増幅
器を使用する他の積分回路を示す回路図、第７図
は第１図に示した回路の別な形態を示す回路図で
ある。 VDDは電源の正端子、VSSは電源の負端子、Ｔ
１とＴ２とＴ３とＴ４とＴ５はトランジスタ、Ｇ
１とＧ２はゲート、Ｓ１とＳ２とＳ３とＳ４とＳ
６はスイツチ手段、３はバイアス電圧源、１は入
力接続点、５は基準電位端子、６は入力端子、２
と２′は出力接続点、４は出力端子、１ｂは電流
源、Ｃ１はＣ２はコンデンサ、COは積分コンデ
ンサである。
回路図、第２図は第１図に示した回路のスイツチ
手段の切り換え段階を示す図、第３図は第１図に
示した回路の入力電圧に依存する出力電流の変化
を表わすカーブを示す図、第４ａ図および第４ｂ
図は第１図に示したのと等価な容量結合を示す回
路図、第５図はこの発明に係る増幅器を使用する
積分回路を示す回路図、第６図はこの発明の増幅
器を使用する他の積分回路を示す回路図、第７図
は第１図に示した回路の別な形態を示す回路図で
ある。 VDDは電源の正端子、VSSは電源の負端子、Ｔ
１とＴ２とＴ３とＴ４とＴ５はトランジスタ、Ｇ
１とＧ２はゲート、Ｓ１とＳ２とＳ３とＳ４とＳ
６はスイツチ手段、３はバイアス電圧源、１は入
力接続点、５は基準電位端子、６は入力端子、２
と２′は出力接続点、４は出力端子、１ｂは電流
源、Ｃ１はＣ２はコンデンサ、COは積分コンデ
ンサである。
Claims (1)
- 【特許請求の範囲】 １ 電源の両端子間で直列に接続される相補型の
第１トランジスタおよび第２トランジスタと、前
記第１トランジスタのゲートとドレインの間に接
続した第１スイツチ手段と、前記第２トランジス
タのゲートとバイアス電圧源との間に接続した第
２スイツチ手段と、共通の入力接続点と基準電位
にある端子との間に接続した第３スイツチ手段
と、前記入力接続点と入力信号を受ける入力端子
との間に接続した第４スイツチ手段と、前記の第
１トランジスタおよび第２トランジスタの両ドレ
イン間の点と出力端子との間に接続した第５スイ
ツチ手段と、前記の第１スイツチ手段、第２スイ
ツチ手段および第３スイツチ手段を第１の準備段
階で周期的に閉成させかつ前記の第４スイツチ手
段および第５スイツチ手段を第２の増幅段階で閉
成させるための手段とを備え、前記の第１トラン
ジスタおよび第２トランジスタのゲートを互にか
つ前記入力接続点へ容量結合したCMOS型のダ
イナミツク増幅器。 ２ バイアス電圧源は第２トランジスタと同じ型
式の第３トランジスタを備え、この第３トランジ
スタは、そのソースが前記第２トランジスタのソ
ースへ接続され、そのゲートがそのドレインおよ
び電流源へ接続されると共に前記バイアス電圧源
の出力端子となる特許請求の範囲第１項記載の
CMOS型のダイナミツク増幅器。 ３ 第１トランジスタと同じ型式の第４トランジ
スタおよび第２トランジスタと同じ型式の第５ト
ランジスタは前記第１トランジスタと前記第２ト
ランジスタの間でドレイン同志が直列に接続さ
れ、前記第４トランジスタおよび前記第５トラン
ジスタの両方のドレインに共通の点は第５スイツ
チ手段によつて出力端子へ接続された点であり、
前記第４トランジスタおよび前記第５トランジス
タのゲートは前記第１トランジスタおよび前記第
２トランジスタを飽和させることのできる電圧に
ある特許請求の範囲第１項または第２項記載の
CMOS型のダイナミツク増幅器。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CH204881A CH639804A5 (fr) | 1981-03-26 | 1981-03-26 | Amplificateur dynamique en technologie cmos. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57170609A JPS57170609A (en) | 1982-10-20 |
| JPH026453B2 true JPH026453B2 (ja) | 1990-02-09 |
Family
ID=4224714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57046461A Granted JPS57170609A (en) | 1981-03-26 | 1982-03-25 | C-mos dynamic amplifier |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4431929A (ja) |
| JP (1) | JPS57170609A (ja) |
| CH (1) | CH639804A5 (ja) |
| DE (1) | DE3207771A1 (ja) |
| GB (1) | GB2095946B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3030869U (ja) * | 1996-05-07 | 1996-11-12 | 住男 片本 | 糞取り装置 |
| US10070089B2 (en) | 2016-03-16 | 2018-09-04 | Panasonic Intellectual Property Management Co., Ltd. | Inverting amplifier, integrator, sample hold circuit, ad converter, image sensor, and imaging apparatus |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CH658349A5 (fr) * | 1984-05-04 | 1986-10-31 | Centre Electron Horloger | Amplificateur a compensation de la tension de decalage d'entree. |
| JP3277056B2 (ja) * | 1993-12-09 | 2002-04-22 | シャープ株式会社 | 信号増幅回路及びこれを用いた画像表示装置 |
| US5734366A (en) * | 1993-12-09 | 1998-03-31 | Sharp Kabushiki Kaisha | Signal amplifier, signal amplifier circuit, signal line drive circuit and image display device |
| JPH09504418A (ja) * | 1994-08-04 | 1997-04-28 | ナショナル・セミコンダクター・コーポレイション | コモンモード範囲及び動作環境にわたって正確な入力インピーダンス及び利得特性を示す信号状態調整装置及び方法 |
| US5625304A (en) * | 1995-04-21 | 1997-04-29 | Lucent Technologies Inc. | Voltage comparator requiring no compensating offset voltage |
| GB2393055B (en) * | 2002-09-10 | 2006-08-30 | Wolfson Ltd | Transconductance amplifiers |
| JP2005266043A (ja) * | 2004-03-17 | 2005-09-29 | Hitachi Displays Ltd | 画像表示パネルおよびレベルシフト回路 |
| EP2169824A1 (en) * | 2008-09-25 | 2010-03-31 | Moscad Design & Automation Sàrl | A switched capacitor error amplifier circuit for generating a precision current reference or for use in a precision oscillator |
| US9276468B2 (en) * | 2013-08-13 | 2016-03-01 | Analog Devices, Inc. | Low-noise current source |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CH631047B (fr) * | 1979-07-13 | Ebauches Electroniques Sa | Amplificateur pour signaux alternatifs. |
-
1981
- 1981-03-26 CH CH204881A patent/CH639804A5/fr not_active IP Right Cessation
-
1982
- 1982-03-04 DE DE19823207771 patent/DE3207771A1/de active Granted
- 1982-03-08 US US06/355,613 patent/US4431929A/en not_active Expired - Lifetime
- 1982-03-24 GB GB8208586A patent/GB2095946B/en not_active Expired
- 1982-03-25 JP JP57046461A patent/JPS57170609A/ja active Granted
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| JP3030869U (ja) * | 1996-05-07 | 1996-11-12 | 住男 片本 | 糞取り装置 |
| US10070089B2 (en) | 2016-03-16 | 2018-09-04 | Panasonic Intellectual Property Management Co., Ltd. | Inverting amplifier, integrator, sample hold circuit, ad converter, image sensor, and imaging apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3207771A1 (de) | 1982-11-11 |
| JPS57170609A (en) | 1982-10-20 |
| DE3207771C2 (ja) | 1992-08-27 |
| CH639804A5 (fr) | 1983-11-30 |
| US4431929A (en) | 1984-02-14 |
| GB2095946A (en) | 1982-10-06 |
| GB2095946B (en) | 1985-01-09 |
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