DE3207771A1

DE3207771A1 - Dynamische verstaerkerschaltung in cmos-technologie

Info

Publication number: DE3207771A1
Application number: DE19823207771
Authority: DE
Inventors: Eric A. Elec.-Ing. EPUL Dr. 2053 Cernier Vittoz
Original assignee: Centre Electronique Horloger SA
Current assignee: Centre Electronique Horloger SA
Priority date: 1981-03-26
Filing date: 1982-03-04
Publication date: 1982-11-11
Also published as: GB2095946A; CH639804A5; JPS57170609A; GB2095946B; US4431929A; DE3207771C2; JPH026453B2

Description

Centre Electronique 15/456

Horloger S.A.
Maladiere 71
CH-2000 Neuchätel

"Dynamische Verstärkerschaltung in CMOS-Technologie"

Die Erfindung betrifft einen Verstärker niedrigen Energieverbrauchs, der in CMOS-Technologie ausgeführt ist (komplementäre Metalloxydsiliziumtransistoren),und die Erfindung bezieht sich insbesondere auf einen dynamischen Verstärker, der als Basisschaltung für Schaltkreise mit umgeschalteten Kapazitäten dient.

Operationsverstärker ermöglichen die Realisierung einer großen Anzahl analoger Funktionen. In MOS-Technologie sind sie insbesondere erforderlich zum Realisieren von Integratoren, die bei Filtern mit geschalteten Kapazitäten eingesetzt werden. Ein wichtiges Charakteristikum des Verstärkers ist seine Spannungsverstärkung bei Gleichstrom, die so hoch wie nur möglich sein sollte (typischerweise oberhalb 10 000). Ein weiteres, sehr wichtiges Charakteristikum ist die Transkonduktanz des Verstärkers, also: gm = - - , worin Is den Ausgangsstrom des Verstärkers darstellt und Ue die Eingangsspannung.

Der vom Verstärker verbrauchte Strom ist um so höher je größer seine Transkonduktanz gm ist. In der Veröffentlichung " High voltage gain CMOS OTA for micropower SC filters ™, Electronics Letters, Band 17, Nr. 4 vom 19. Februar 1981, wird ein CMOS Verstärker mit einem extrem niedrigen Stromverbrauch beschrieben. Die Ansprechgeschwindigkeit für große Veränderungen der Eingangsspannung bleibt jedoch für einen solchen Verstärker begrenzt durch den maximal zur Verfügung stehenden Ausgangsstrom Is zum Laden oder Entladen des Kondensators,mit dem der Ausgang des Verstärkers belastet ist. Der maximale Ausgangsstrom kann nämlic^ nicht den Polarisationsstrom übersteigen. Diese Beschränkung, beruhend auf dem Anstieg des Ausgangssignals (englicher Fachausdruck "slew rate") kann ver-

mieden werden, indem man einen dynamischen Verstärker verwendet, der von dem Signal polarisiert wird und dessen Stromverbrauch mit der Amplitude des Eingangssignals ansteigt. Ein solcher dynamischer Verstärker ist in der Veröffentlichung "Dynamic CMOS amplifier" vcn Bedrich J. Hosticka beschrieben, erschienen in der amerikanischen Zeitschrift IEEE JSSC, Band SC 15, Nr. 5, Oktober 1980. Ein solcher, insbesondere in Fig. 8 der genannten Druckschrift dargestellter Verstärker erlaubt allerdings nicht, einen bestimmten Wert der Transkonduktanz gm sicherzustellen, der hinreicht für Kleinsignale, womit das Ende des Stabilisierungsvorgangs (Rückkehr zum Gleichgewicht) erheblich verzögert wird.

Aufgabe der vorliegenden Erfindung ist es, einen dynamischen Verstärker in CMOS-Technologie zu schaffen, der die oben erwähnten Nachteile nicht aufweist und der zur Verwendung in einer Integrierschaltung bestimmt und geeignet ist. Die Unteransprüche definieren bevorzugte Ausgestaltungen des Gegenstandes der Erfindung, wobei die Bedeutung der Merkmale im einzelnen und im Zusammenhang sich aus der nachfolgenden Erläuterung bestimmter Ausführungsbeispiele ergibt.

Fig. 1 zeigt eine dynamische Verstärkerschaltung gemäß der Erfindung.

Fig. 2 zeigt die Umschaltphasen der Unterbrecheranordnungen der Schaltung nach Fig. 1.

Fig. 3 zeigt die Kurven der Veränderung der

Ausgangsströme in Funktion der Eingangsspannung bei der Schaltung nach Fig.1.

Fig. 4a und 4b zeigen kapazitive Koppelkonfi

gurationen, äquivalent denen aus Fig.

Fig. 5 zeigt eine Integrierschaltung unter Verwendung des Verstärkers gemäß der Erfindung.

"* Fig. 6 zeigt einen weiteren Integrierschalt

kreis unter Verwendung des Verstärkers gemäß der Erfindung und

Fig. 7 stellt eine Variante der Schaltung nach Fig. 1 dar.

Die Schaltung gemäß Fig. 1 zeigt einen dynamischen Verstärker in CMOS-Technologie gemäß den Prinzipien der vorlegenden Erfindung. Der Verstärker umfaßt mindestens ein Paar von MOS-Transistoren komplementären Typs T1 (mit η Kanal) und T2 (mit ρ Kanal), die in Serie zwischen die positive Klemme VDD und die negative Klemme Vss einer Versorgungsspannungsquelle gelegt sind. Die Gates G1 und G2 der Transistoren TI und T2 sind mit-

einander kapazitiv durch Kondensatoren C1 und C2 gekoppelt.

Eine Unterbrecheranordnung S1 ist zwischen das Gate G1 und den Drain des Transistors T1 gelegt. Eine zweite Unterbrecheranordnung S2 erlaubt die periodische Verbindung des Gates G2 von Transistor T2 mit einer Spannungsquelle 3. Die Spannungsquelle

3 wird mit Hilfe eines Transistors T3 realisiert, der einen ρ Kanal besitzt und dessen Source mit der positiven Versorgungsquelle VDD verbunden ist, während sein Gate, das an dem Drain des Transistors T3 liegt sowie an einer Stromquelle,der einen Strom Ib liefert, die Ausgangsklemme der Spannungsquelle 3 darstellt. Der Eingangsknoten 1, bei dem es sich um den gemeinsamen Anschlußpunkt der beiden Kondensatoren T1 und T2 handelt, ist über eine dritte Unterbrecheranordnung S3 an eine Referenzklemme 5 (Vref) gelegt sowie über eine vierte Unterbrecheranordnung S4 an eine Eingancrsklemme 6 (Ve) . Der Ausgangsknoten 2 bei dem es sich um den gemeinsamen Anschlußpunkt der Drains beider Transistoren Ti und T2 handelt, liegt an einer Ausgangsklemme 4 über eine fünfte Unterbrecheranordnung S5. Obwohl die

Unterbrecheranordnungen S1 bis S5 in der Zeichnung als Schalter dargestellt sind, handelt es sich in Wirklichkeit um Transistoren mit η Kanal, mit ρ Kanal oder Paare von komplementären Transistoren.

-> Die Schaltung gemäß Fig. 1 arbeitet in zwei alternierenden Phasen, die mit Phase (a) und Phase (b) bezeichnet sind. Während der Phase (a), auch als Vorbereitungsphase bezeichnet, sind die Unterbrecher S1, S2 und S3 geschlossen, während die Unterbrecher S4 und S5 offen sind. Während der Phase (b)»oder Verstärkungsphasersind die Unterbrecher S4 und S5 geschlossen, während die Unterbrecher S3 und S4 offen sind. Fig. 2 zeigt die zeitliche Verteilung der Phasen (a) und (b). Fig. 2 zeigt außerdem, daß jede Phase von der folgenden durch ein Zeitintervall getrennt ist, während dem alle Unterbrecher offen sind.

Nachstehend wird die Arbeitsweise der erfindungsgemäßen Schaltung unter Bezugnahme auf Fig. 1 bis 3 erläutert. Während der Vorbereitungsphase (a) sind die Unterbrecheranordnungen S1, S2 und S3 geschlossen und die Unterbrecheranordnungen S4 und S5 sind offen. Die Transistoren T2 und T3 bilden eine Stromspiegelschaltung derart, daß im Gleichgewicht die Drainströme 11 und 12 der Transistoren T1 bzw. T2 den Wert IO annehmen, definiert durch die Beziehung :

_I0 = Ib M il

^{1U XD} LT W3

In dieser Beziehung ist Ib der Drainstrom des Transistors T3, W2 bzw. L2 sind die wirksame Breite bzw. wirksame Länge

des Kanals des Transistors T2 und W3 bzw. L3 jene des Kanals 30

des Transistors T3. Dieser Stromwert IO bestimmt den Schnitt punkt der Kurven der Fig. 3, welche die Veränderung des Stro mes 11 und 12 in Abhängigkeit von der Spannung V1, angelegt an die Eingangsklemme 6 repräsentieren.

Wenn die Schaltung in die Verstärkungsphase (b) übergeht und die Ausgangsklemme 4 mit einer kapazitiven Belastung CL verbunden ist, sind also die Unterbrecher Si, S2 und S3 offen, während die Unterbrecher S4 und S5 geschlössen sind. Die Spannungen an den Klemmen von C1 und C2 bleiben konstant und gleich ,den Werten, die sie am Ende der Phase (a) erreicht hatten. Die Differenz der an den Klemmen 5 und 6 liegenden Spannungen, also Ue = Ve-Vref» wird demgemäß vollständig auf die Gates G1 und G2 der Transistoren T1 bzw. T2 übertragen. Die Veränderung der Spannungen des Gate führen zu einer Veränderung der Ströme 11 und 12, entsprechend den Kurven aus Fig. 3. Wenn die Spannungsdifferenz Ue positiv ist, wird der Strom 11 größer als der Wert IO, während der Strom 12 kleiner als dieser Wert wird. Wenn hingegen diese Spannungsdifferenz Ue negativ ist, wird der Strom 11 kleiner als 10, während der Strom 12 größer wird als dieser Wert. Der Ausgangsstrom Is gleich 12-11 kann den Polarisationsstrom IO erheblich übersteigen.

Entfernt vom Gleichgewichtszustand ist die Transkonduktanz

"h Is

gm = - gleich der Steigung der Kennlinie 11 (oder 12) Ό ve

in Abhängigkeit von Ve, abgesehen vom Vorzeichen. Um die Gleichgewichtsposition herum, d.h., wenn Ue # 0 ist, ist die Transkonduktanz gm die Summe der Steigungen der Kennlinien von 11 in Abhängigkeit von Ve und 12 in Abhängigkeit von Ve für 11 = 12 = 10. Da der Strom 10 sicher gesteuert wird, ist auch der Wert der Transkonduktanz im Gleichgewichtsbereich gut definiert.

Die Fig. 4a und 4b zeigen zwei Ausführungsformen der kapazitiven Kopplung zwischen den Gates G1 und G2 und dem Eingangsknoten 1, wobei es sich um zur Ausführungsform nach Fig. 1 äquivalente Schaltungen handelt. Gemäß Fig. 4a ist das Gate G1 an das Gate G2 über den Kondensator C1 gekoppelt und an den Eingangsknoten 1 über die Kondensatoren C1 und C2 in Serie, während das Gate*G2 mit dem gemeinsamen Anschlußpunkt der beiden Kondensatoren C1 und C2 verbunden ist. Gemäß Fig. 4b

ist das Gate G2 an das Gate G1 über den Kondensator C2 gelegt und an den Knoten 1 über die Kondensatoren C2 und C1 in Serie, während das Gate Gl mit dem gemeinsamen Anschlußpunkt der beiden Kondensatoren C1 und C2 verbunden ist.

Fig. 5 zeigt eine Integrierschaltung in generell bekannter Ausführung, jedoch unter Verwendung des Verstärkers gemäß der Erfindung in der Ausführungsform mit der Kopplung nach Fig. 4b. Die mit vorhergehenden Fig. gleichen Komponenten sind mit gleichen Bezugszeichen versehen. Die eigentlich für die Lntogratorfunktion dienenden Komponenten sind mit gestrichelten Anschlüssen dargestellt. Diese Elemente sind ein Integrationskondensator CO, der zwischen die Ausgangsklemme 4 und den Eingangsknoten 1 gelegt ist, ein Eingangskondensator c«^ CO, der mit dem Umschalter SO ein bekanntes Äquivalent des Eingangswiderstandes bei klassischen Schaltungen darstellt und eine Belastung, symbolisiert durch den Kondensator CL, der zwischen die Ausgangsklenune und die Referenzklemme 5 gelegt ist.

Die Unterbrecheranordnung S4 aus Fig. 1 ist im Anwendungsfall gemäß Fig. 5 mit dem Umschalter SO kombiniert, der in der Phase (a) die Ladung des Kondensators oC CO durch das Eingangssignal E ermöglicht und in der Phase (b) den Kondensator, der so aufgeladen worden ist, an die Eingangsklemme 6 legt. Man konnte aus den obigen Darlegungen entnehmen, daß der Ausgangsstrom Is einen Wert annehmen konnte, der weit oberhalb des Polarisationsstromes IO liegt. Wenn demgemäß die Eingangsspannung Ue einer großen Veränderung unterliegt, lädt bzw. entlädt der daraus resultierende hohe Strom Is die Belastung CL schnell. Die entsprechende Veränderung von Us wird auf die Eingangsklemme über Kondensator CO rückgekoppelt, was zu einer .schnellen Rückkehr auf null von Ue führt. Wenn Ue klein ist, erfolgt die Rückkehr zum Gleichgewicht mit einer Zeitkonstante proportional zu ——, wobei gm die oben definierte Transkonduktanz ist.

Fig. 6 zeigt eine besonders vorteilhafte Variante des Integrierschaltkreises unter Verwendung des Verstärkers gemäß der Erfindung in der Ausführungsform nach Fig.4b. Bei dieser Variante ist der Integrationskondensator CO zwischen die Ausgangsklemme 4 und das Gate G1 des Transistors T1 gelegt. Der Kondensator C1 spielt hier gleichzeitig die Rolle des Koppelkondensators und des Eingangskondensators, der mit den Unterbrecheranordnungen S3 und S4 das Äquivalent eines Eingangswiderstandes in der herkömmlichen Schaltung darstellt. Gegenüber der Ausführungsform nach Fig. 5 hat diese Variante den Vorteil, daß nur ein zusätzlicher Kondensator für den Verstärker nach Fig. 1 benötigt wird, um eine Integrierschaltung auszubilden, und man erhält insbesondere einen Integrierschaltkreis, der unempfindlieh ist gegenüber parasitären Kapazitäten, insbesondere der Unterbrecheranordnungen S3 und SO (im Falle der Fig. 5).

Fig. 7 zeigt eine Variante der Schaltung gemäß der Erfindung, bei der die Gleichverstärkung des Verstärkers erhöht wird durch eine Kaskodeschaltung. Bei dieser Variante sind zwei zusätzliche Transistoren T4 und T5 in Serie zwischen die Drains der Transistoren T1 und T2 gelegt. Der Ausgangsknoten 2', verbunden mit der Ausgangsklemme 4 über den Un-* terbrecher S5, wird von dem den Drains der Transistoren T4 und T5 gemeinsamen Punkt gebildet. Der Transistor T4 ist mit η Kanal und der Transistor T5 ist mit ρ Kanal versehen. Die Spannungen der Gates Vn und Vp der Transistoren T4 bzw. T5 müssen ausreichend sein, um die Transistoren T1 und T2 in die Sättigung zu bringen. Man kann sie erhalten, ausgehend von einer Schaltungsanordnung, wie sie in der eingangs erwähnten Literaturstelle Electronics Letters dort unter Bezugnahme auf Fig. 1 beschrieben ist.

Es versteht sich, daß die Erfindung zwar unter Bezugnahme auf bestimmte Ausführungsbeispiele erläutert wurde, daß sie jedoch nicht auf "diese Beispiele beschränkt ist und daß weitere Modifikationen oder Varianten möglich sind, ohne vom Gedanken der Erfindung abzuweichen.

Claims

Ansprüche

1. Verstärkerschaltung mit niedrigem Energieverbrauch in CMOS-Technologie mit mindestens einem komplementären Transistorpaar in Serienschaltung zwischen den Klemmen einer Versorgungsspannungsquelle, deren Gates kapazitiv miteinander und mit einem Eingangsknoten gekoppelt sind, dadurch gekennzeichnet, daß eine erste Unterbrecheranordnung zwischen Gate und Drain eines ersten Transistors des Paars geschaltet ist, eine zweite Unterbrecheranordnung zwischen das Gate des zweiten Transistors des Paars und eine Polarisationsspannungsquelle geschaltet ist, eine dritte Unterbrecheranordnung zwischen den Eingangsknoten und eine Eingangsklemme geschaltet ist, an der ein Eingangsfinger anliegt, eine vierte Unterbrecheranordnung zwischen den Eingangsknoten und eine Klemme geschaltet ist, die auf ein Referenzpotential gelegt ist und eine fünfte Unterbrecheranordnung zwischen den gemeinsamen Drainanschluß des ersten und zwoiton Transistors und eine Ausgangsklemme geschaltet ist und daß eine Anordnung vorgesehen ist zum Steuern des Schließens der ersten/ zweiten und dritten Unterbrecheranordnung in einer ersten als Vorbereitungsphase bezeichneten Phase und des Schließens der vierten und fünften Unterbrecheranordnunq in einer zweiten der

25 Verstärkungsphase.

2. Verstärkerschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Polarisationsspannungsquelle von einem dritten Transistor desselben Typs wie der zweite Transistor gebildet ist, dessen Source an die Source des zweiten Transistors angeschlossen ist und dessen Gate mit dem Drain des dritten Transistors sowie mit einer Stromquelle verbunden ist, wobei das Gate die Ausgangsklemme der Polarisationsspannungsquelle bildet.

3. Verstärkerschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß ein vierter Transistor des gleichen Typs wie der erste Transistor und ein fünfter Transistor des gleichen Typs wie der zweite Transistor in Serie zwischen dem ersten und zweiten Transistor geschaltet sind, wobei der gemeinsame Anschlußknoten der Drains des vierten und fünften Transistors an die Ausgangsklemme über die fünfte Unterbrecheranordnung angeschlossen ist, und daß die Gates des vierten und fünften Transistors auf solche Spannungen gelegt sind, daß die Sättigung des ersten und zweiten Transistors sichergestellt wird.

4. Integrierschaltung unter Verwendung einer Verstärkerschaltung nach einem der Ansprüche Ibis 3, dadurch gekennzeichnet, daß das Gate des ersten Transistors an das Gate des zweiten Transistors über einen ersten Kondensator und an den Eingangsknoten über einen zweiten Kondensator gelegt ist und daß ein Integrationskondensator zusätzlich zwischen die Ausgangsklemme und das Gate des ersten Transistors geschaltet ist.