JP3257290B2 - コンパレータ及び差動増幅器 - Google Patents
コンパレータ及び差動増幅器Info
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- JP3257290B2 JP3257290B2 JP26429494A JP26429494A JP3257290B2 JP 3257290 B2 JP3257290 B2 JP 3257290B2 JP 26429494 A JP26429494 A JP 26429494A JP 26429494 A JP26429494 A JP 26429494A JP 3257290 B2 JP3257290 B2 JP 3257290B2
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Description
【０００１】
【産業上の利用分野】本発明は、複数の差動増幅器を直
列接続して構成されるコンパレータ、及び、これに使用
する差動増幅器に関する。
列接続して構成されるコンパレータ、及び、これに使用
する差動増幅器に関する。
【０００２】
【従来の技術】一般に高ゲインのコンパレータを構成す
る場合、差動増幅器を多段接続する方式が用いられる。
従来、この方式を用いる場合には、図５に示すように、
差動増幅器１ａ，１ｂ間にはコンデンサＣを介在して接
続していた。これは、前段の差動増幅器１ａのオフセッ
ト電圧を結合容量で吸収し後段の差動増幅器１ｂに悪影
響を及ぼさないようにして全体として低オフセット電圧
を実現するためである。
る場合、差動増幅器を多段接続する方式が用いられる。
従来、この方式を用いる場合には、図５に示すように、
差動増幅器１ａ，１ｂ間にはコンデンサＣを介在して接
続していた。これは、前段の差動増幅器１ａのオフセッ
ト電圧を結合容量で吸収し後段の差動増幅器１ｂに悪影
響を及ぼさないようにして全体として低オフセット電圧
を実現するためである。
【０００３】
【発明が解決しようとする課題】しかし、容量プロセス
を持たない一般的なプロセスでコンデンサ（容量）Ｃを
形成した場合には、コンデンサ（容量）Ｃの電極とウエ
ハとの間に浮遊容量Ｃ0ができるため、大きなゲインロ
スが発生したり、高域が減衰する等の問題があった。
を持たない一般的なプロセスでコンデンサ（容量）Ｃを
形成した場合には、コンデンサ（容量）Ｃの電極とウエ
ハとの間に浮遊容量Ｃ0ができるため、大きなゲインロ
スが発生したり、高域が減衰する等の問題があった。
【０００４】そこで、本発明は差動増幅器間を直結し、
しかも、オフセット電圧を抑えることができるコンパレ
ータ及び、これに使用する差動増幅器を提供することを
課題とする。
しかも、オフセット電圧を抑えることができるコンパレ
ータ及び、これに使用する差動増幅器を提供することを
課題とする。
【０００５】
【課題を解決するための手段】上記課題を達成するため
の本発明は、複数の差動増幅器を直列接続して構成され
るコンパレータにおいて、前記差動増幅器を、一対の差
動用トランジスタと、この各差動用トランジスタにそれ
ぞれ接続された一対のアクティブ負荷用トランジスタ
と、この各アクティブ負荷用トランジスタのドレイン・
ソース端子間の差電圧をそれぞれ保持し、且つ、この保
持した差電圧を前記各アクティブ負荷用トランジスタに
制御電圧としてそれぞれ供給できる一対の電圧保持手段
と、前記一対の差動用トランジスタの各制御電圧として
同一電圧を供給する場合と、前記一対の差動用トランジ
スタの一方の制御電圧として入力電圧を、他方の制御電
圧として基準電圧をそれぞれ供給する場合とを切り換え
できる制御電圧切換手段とを備え、リセットモード時に
は前記制御電圧切換手段が前記一対の差動用トランジス
タの制御電圧として共に同一電圧を供給し、前記一対の
電圧保持手段が前記一対のアクティブ負荷用トランジス
タのドレイン・ソース端子間に現れる差電圧を保持し、
比較モード時には前記制御電圧切換手段が前記一対の差
動用トランジスタの制御電圧として入力電圧と基準電圧
をそれぞれ供給し、前記一対の電圧保持手段が保持した
各差電圧を前記一対のアクティブ負荷用トランジスタに
制御電圧としてそれぞれ供給するよう構成したことを特
徴とするコンパレータであり、上記構成の差動増幅器で
ある。
の本発明は、複数の差動増幅器を直列接続して構成され
るコンパレータにおいて、前記差動増幅器を、一対の差
動用トランジスタと、この各差動用トランジスタにそれ
ぞれ接続された一対のアクティブ負荷用トランジスタ
と、この各アクティブ負荷用トランジスタのドレイン・
ソース端子間の差電圧をそれぞれ保持し、且つ、この保
持した差電圧を前記各アクティブ負荷用トランジスタに
制御電圧としてそれぞれ供給できる一対の電圧保持手段
と、前記一対の差動用トランジスタの各制御電圧として
同一電圧を供給する場合と、前記一対の差動用トランジ
スタの一方の制御電圧として入力電圧を、他方の制御電
圧として基準電圧をそれぞれ供給する場合とを切り換え
できる制御電圧切換手段とを備え、リセットモード時に
は前記制御電圧切換手段が前記一対の差動用トランジス
タの制御電圧として共に同一電圧を供給し、前記一対の
電圧保持手段が前記一対のアクティブ負荷用トランジス
タのドレイン・ソース端子間に現れる差電圧を保持し、
比較モード時には前記制御電圧切換手段が前記一対の差
動用トランジスタの制御電圧として入力電圧と基準電圧
をそれぞれ供給し、前記一対の電圧保持手段が保持した
各差電圧を前記一対のアクティブ負荷用トランジスタに
制御電圧としてそれぞれ供給するよう構成したことを特
徴とするコンパレータであり、上記構成の差動増幅器で
ある。
【０００６】
【作用】リセットモード時には一対の差動用トランジス
タに制御電圧として同一電圧が供給され、一対の差動用
トランジスタのしきい値ゲート電圧やコンダクタンスの
ばらつき等によってオフセット電圧が存在すると、この
オフセット電圧が一対の電圧保持手段に保持され、比較
モード時にはこのオフセット電圧がアクティブ負荷用ト
ランジスタの制御電圧とされるため、リセットモード時
のバイアス条件が比較モード時に利用され、オフセット
電圧を抑制するよう動作する。
タに制御電圧として同一電圧が供給され、一対の差動用
トランジスタのしきい値ゲート電圧やコンダクタンスの
ばらつき等によってオフセット電圧が存在すると、この
オフセット電圧が一対の電圧保持手段に保持され、比較
モード時にはこのオフセット電圧がアクティブ負荷用ト
ランジスタの制御電圧とされるため、リセットモード時
のバイアス条件が比較モード時に利用され、オフセット
電圧を抑制するよう動作する。
【０００７】
【実施例】以下、本発明の実施例を図面を用いて説明す
る。図１から図４には本発明の一実施例が示されてい
る。図１（ａ）にはコンパレータの回路ブロック図が示
されている。図１（ａ）において、コンパレータは複数
の差動増幅器１が直列接続され、各差動増幅器１間はコ
ンデンサを介在することなく直結されている。
る。図１から図４には本発明の一実施例が示されてい
る。図１（ａ）にはコンパレータの回路ブロック図が示
されている。図１（ａ）において、コンパレータは複数
の差動増幅器１が直列接続され、各差動増幅器１間はコ
ンデンサを介在することなく直結されている。
【０００８】図１（ｂ）には前記差動増幅器１の回路図
が示されている。図１（ｂ）において、一対の差動用ト
ランジスタＱ１，Ｑ２の各ソース端子は共に電流源２に
接続され、一方の差動用トランジスタＱ１のベース端子
は下記する第１開閉スイッチＳＷ１を介して入力端子Ｔ
1に接続されている。この入力端子Ｔ1には被比較電圧で
ある入力電圧が導かれている。他方の差動用トランジス
タＱ２のベース端子は基準電圧源Ｅに接続されている。
が示されている。図１（ｂ）において、一対の差動用ト
ランジスタＱ１，Ｑ２の各ソース端子は共に電流源２に
接続され、一方の差動用トランジスタＱ１のベース端子
は下記する第１開閉スイッチＳＷ１を介して入力端子Ｔ
1に接続されている。この入力端子Ｔ1には被比較電圧で
ある入力電圧が導かれている。他方の差動用トランジス
タＱ２のベース端子は基準電圧源Ｅに接続されている。
【０００９】この一対の差動用トランジスタＱ１，Ｑ２
のドレイン端子より差動出力が得られ、この各ドレイン
端子側には一対のアクティブ負荷用トランジスタＱ３，
Ｑ４がそれぞれ接続されている。この一対のアクティブ
負荷用トランジスタＱ３，Ｑ４には一対の電圧保持手段
３がそれぞれ設けられている。
のドレイン端子より差動出力が得られ、この各ドレイン
端子側には一対のアクティブ負荷用トランジスタＱ３，
Ｑ４がそれぞれ接続されている。この一対のアクティブ
負荷用トランジスタＱ３，Ｑ４には一対の電圧保持手段
３がそれぞれ設けられている。
【００１０】各電圧保持手段３は、アクティブ負荷用ト
ランジスタＱ３，Ｑ４のソース・ゲート端子間に介在さ
れたコンデンサＣ１，Ｃ２と、アクティブ負荷用トラン
ジスタＱ３，Ｑ４のゲート・ドレイン端子間に介在され
た第３又は第４開閉スイッチＳＷ３，ＳＷ４とを備え、
第３及び第４開閉スイッチＳＷ３，ＳＷ４は図示しない
制御部によって制御される。
ランジスタＱ３，Ｑ４のソース・ゲート端子間に介在さ
れたコンデンサＣ１，Ｃ２と、アクティブ負荷用トラン
ジスタＱ３，Ｑ４のゲート・ドレイン端子間に介在され
た第３又は第４開閉スイッチＳＷ３，ＳＷ４とを備え、
第３及び第４開閉スイッチＳＷ３，ＳＷ４は図示しない
制御部によって制御される。
【００１１】制御電圧切換手段４は、入力端子Ｔ1と一
方の差動用トランジスタＱ１のベース端子との間に介在
された第１開閉スイッチＳＷ１と、一対の差動用トラン
ジスタＱ１，Ｑ２のベース端子間に介在された第２開閉
スイッチＳＷ２とを備え、第１及び第２開閉スイッチＳ
Ｗ１，ＳＷ２は図示しない制御部によって制御される。
方の差動用トランジスタＱ１のベース端子との間に介在
された第１開閉スイッチＳＷ１と、一対の差動用トラン
ジスタＱ１，Ｑ２のベース端子間に介在された第２開閉
スイッチＳＷ２とを備え、第１及び第２開閉スイッチＳ
Ｗ１，ＳＷ２は図示しない制御部によって制御される。
【００１２】制御部は、図２に示すように、リセットモ
ード時には第１開閉スイッチＳＷ１を開状態に、第２〜
第４開閉スイッチＳＷ２〜ＳＷ４を閉状態に制御し、
又、比較モード時にはこれと逆に第１開閉スイッチＳＷ
１を閉状態に、第２〜第４開閉スイッチＳＷ２〜ＳＷ４
を開状態にそれぞれ制御する。
ード時には第１開閉スイッチＳＷ１を開状態に、第２〜
第４開閉スイッチＳＷ２〜ＳＷ４を閉状態に制御し、
又、比較モード時にはこれと逆に第１開閉スイッチＳＷ
１を閉状態に、第２〜第４開閉スイッチＳＷ２〜ＳＷ４
を開状態にそれぞれ制御する。
【００１３】次に、上記構成の作用を説明する。図３
（ａ）にはリセットモード時、即ち、ＳＷ１が開、ＳＷ
２〜ＳＷ４が閉の時の等価回路図が示されている。図
中、ｇｍｎ及びｇｏｎはトランジスタＱ１、Ｑ２の相互
コンダクタンス及び出力コンダクタンス、ｇｍｐおよび
ｇｏｐはトランジスタＱ１、Ｑ２の相互コンダクタンス
及び出力コンダクタンスである。図３（ａ）において、
オフセット電圧が発生する要因として差動用トランジス
タＱ１および差動用トランジスタＱ２のしきい値ゲート
電圧のばらつき、あるいはコンダクダンスのばらつき等
があげられるが、等価回路上ではこのばらつきを入力電
圧△Ｖ、−△Ｖに置き換えて取り扱っている。この入力
電圧によってＳ点を流れる電流ｉは、ｇｍｎ≫ｇｏｎで
あることにより ｉ＝ｇｍｎ・△Ｖ である。この時の出力電圧変化量を求めるため等価回路
を、図３（ｂ）のように書き換える。図３（ｂ）はトラ
ンジスタＱ２、Ｑ４側の等価回路を示し、トランジスタ
Ｑ１、Ｑ３側の等価回路を省略している。Ｓ点の電圧が
変化しないと仮定すれば、等価回路上では接地と見なせ
る。また、トランジスタＱ４においてゲート電圧ＶＧ＝
ドレイン電圧ＶＤであるから、図３（ｂ）においてＡ−
Ｂ間を短絡したのと同じことになり、トランジスタＱ
２、Ｑ４ドレインＤ側の出力端子に、 Ｖ01＝−ｉ／（ｇｍｐ＋ｇｏｐ＋ｇｏｎ）＝−ｇｍｎ／（ｇｍｐ＋ｇｏｐ＋ｇ ｏｎ）・△Ｖ の電圧変化が生じる。同様に、トランジスタＱ１、Ｑ３
ドレインＤ側の出力端子に、 ＸＶ 01 ＝ｉ／（ｇｍｐ＋ｇｏｐ＋ｇｏｎ）＝ｇｍｎ／（ｇｍｐ＋ｇｏｐ＋ｇｏ ｎ）・△Ｖ の電圧変化が生じる。
（ａ）にはリセットモード時、即ち、ＳＷ１が開、ＳＷ
２〜ＳＷ４が閉の時の等価回路図が示されている。図
中、ｇｍｎ及びｇｏｎはトランジスタＱ１、Ｑ２の相互
コンダクタンス及び出力コンダクタンス、ｇｍｐおよび
ｇｏｐはトランジスタＱ１、Ｑ２の相互コンダクタンス
及び出力コンダクタンスである。図３（ａ）において、
オフセット電圧が発生する要因として差動用トランジス
タＱ１および差動用トランジスタＱ２のしきい値ゲート
電圧のばらつき、あるいはコンダクダンスのばらつき等
があげられるが、等価回路上ではこのばらつきを入力電
圧△Ｖ、−△Ｖに置き換えて取り扱っている。この入力
電圧によってＳ点を流れる電流ｉは、ｇｍｎ≫ｇｏｎで
あることにより ｉ＝ｇｍｎ・△Ｖ である。この時の出力電圧変化量を求めるため等価回路
を、図３（ｂ）のように書き換える。図３（ｂ）はトラ
ンジスタＱ２、Ｑ４側の等価回路を示し、トランジスタ
Ｑ１、Ｑ３側の等価回路を省略している。Ｓ点の電圧が
変化しないと仮定すれば、等価回路上では接地と見なせ
る。また、トランジスタＱ４においてゲート電圧ＶＧ＝
ドレイン電圧ＶＤであるから、図３（ｂ）においてＡ−
Ｂ間を短絡したのと同じことになり、トランジスタＱ
２、Ｑ４ドレインＤ側の出力端子に、 Ｖ01＝−ｉ／（ｇｍｐ＋ｇｏｐ＋ｇｏｎ）＝−ｇｍｎ／（ｇｍｐ＋ｇｏｐ＋ｇ ｏｎ）・△Ｖ の電圧変化が生じる。同様に、トランジスタＱ１、Ｑ３
ドレインＤ側の出力端子に、 ＸＶ 01 ＝ｉ／（ｇｍｐ＋ｇｏｐ＋ｇｏｎ）＝ｇｍｎ／（ｇｍｐ＋ｇｏｐ＋ｇｏ ｎ）・△Ｖ の電圧変化が生じる。
【００１４】従って、差動増幅器１の２入力端子（トラ
ンジスタＱ１、Ｑ２のゲートＧ側）をスイッチＳＷ２で
短絡した状態でも入力オフセット電圧の影響が２出力端
子（トランジスタ（Ｑ１、Ｑ３）、（Ｑ２、Ｑ３）のド
レインＤ側）にＸＶ 01 、Ｖ01、として現れ、コンデンサ
Ｃ１およびコンデンサＣ２に保存されることになる。そ
して、リセットモード時にコンデンサＣ１及びコンデン
サＣ２に保存された電荷は、比較モードにおいてもその
まま保存される。このことを考慮した上で、比較モード
において２出力端子が同電圧となる入力条件を求めれば
比較モードにおけるオフセット電圧が算出できる。
ンジスタＱ１、Ｑ２のゲートＧ側）をスイッチＳＷ２で
短絡した状態でも入力オフセット電圧の影響が２出力端
子（トランジスタ（Ｑ１、Ｑ３）、（Ｑ２、Ｑ３）のド
レインＤ側）にＸＶ 01 、Ｖ01、として現れ、コンデンサ
Ｃ１およびコンデンサＣ２に保存されることになる。そ
して、リセットモード時にコンデンサＣ１及びコンデン
サＣ２に保存された電荷は、比較モードにおいてもその
まま保存される。このことを考慮した上で、比較モード
において２出力端子が同電圧となる入力条件を求めれば
比較モードにおけるオフセット電圧が算出できる。
【００１５】図４（ａ）には比較モード時、即ち、ＳＷ
１が閉、ＳＷ２〜ＳＷ４が開の時の等価回路図が示され
ている。図４について、上記リセットモードにおいてコ
ンデンサＣ１およびコンデンサＣ２に保存された電荷は
比較モードでもそのまま保存されるので２入力端子の電
位差がなければ、比較モードの２出力端子の出力電位
は、リセットモード時の出力電位Ｖ01、ＸＶ01のままで
ある。そこで２入力端子に上記電圧変化△Ｖと異なる極
性の外部電圧Ｖｏｆｆを与え、２出力端子の出力電位が
Ｖ0＝ＸＶ0となる条件を求める。その結果得られるＶｏ
ｆｆが比較モードにおけるオフセット電圧になる。
１が閉、ＳＷ２〜ＳＷ４が開の時の等価回路図が示され
ている。図４について、上記リセットモードにおいてコ
ンデンサＣ１およびコンデンサＣ２に保存された電荷は
比較モードでもそのまま保存されるので２入力端子の電
位差がなければ、比較モードの２出力端子の出力電位
は、リセットモード時の出力電位Ｖ01、ＸＶ01のままで
ある。そこで２入力端子に上記電圧変化△Ｖと異なる極
性の外部電圧Ｖｏｆｆを与え、２出力端子の出力電位が
Ｖ0＝ＸＶ0となる条件を求める。その結果得られるＶｏ
ｆｆが比較モードにおけるオフセット電圧になる。
【００１６】リセットモードと同様にＳ点の電位が変化
しないと仮定すれば、図４（ａ）を図４（ｂ）のように
書き換えることができる。ただし、図４（ｂ）はトラン
ジスタＱ２、Ｑ４側の等価回路を示し、トランジスタＱ
１、Ｑ３側の等価回路を省略している。比較モードにお
いてスイッチＳＷ３、ＳＷ４は開放状態であるから、ト
ランジスタＱ３、Ｑ４の各コンダクタンスｇｍｐは無視
できることになり、出力電位Ｖ02、ＸＶ02は、
しないと仮定すれば、図４（ａ）を図４（ｂ）のように
書き換えることができる。ただし、図４（ｂ）はトラン
ジスタＱ２、Ｑ４側の等価回路を示し、トランジスタＱ
１、Ｑ３側の等価回路を省略している。比較モードにお
いてスイッチＳＷ３、ＳＷ４は開放状態であるから、ト
ランジスタＱ３、Ｑ４の各コンダクタンスｇｍｐは無視
できることになり、出力電位Ｖ02、ＸＶ02は、
【００１７】
【数１】
【００１８】であるから、Ｖ02＝ＸＶ02となるＶｏｆｆ
を求めると、
を求めると、
【００１９】
【数２】
【００２０】である。したがって、差動増幅器１のオフ
セット電圧△ＶがＶｏｆｆに抑圧される。この出力電圧
を直接次段の差動増幅器１に与えるため伝送ロスのない
コンパレータが実現される。
セット電圧△ＶがＶｏｆｆに抑圧される。この出力電圧
を直接次段の差動増幅器１に与えるため伝送ロスのない
コンパレータが実現される。
【００２１】尚、上記実施例ではトランジスタＱ１〜Ｑ
４をモス型ＦＥＴにて構成したため、コンデンサＣ１，
Ｃ２がアクティブ負荷用トランジスタＱ３，Ｑ４のドレ
イン・ソース端子間の差電位を保持するよう構成した
が、他の種類のトランジスタではコレクタ・エミッタ端
子間の差電位を保持するよう構成する。
４をモス型ＦＥＴにて構成したため、コンデンサＣ１，
Ｃ２がアクティブ負荷用トランジスタＱ３，Ｑ４のドレ
イン・ソース端子間の差電位を保持するよう構成した
が、他の種類のトランジスタではコレクタ・エミッタ端
子間の差電位を保持するよう構成する。
【００２２】
【発明の効果】以上述べたように本発明によれば、複数
の差動増幅器を直列接続して構成されるコンパレータに
おいて、前記差動増幅器が、一対の差動用トランジスタ
と、この各差動用トランジスタにそれぞれ接続された一
対のアクティブ負荷用トランジスタと、この各アクティ
ブ負荷用トランジスタのドレイン・ソース端子間の差電
圧をそれぞれ保持し、且つ、この保持した差電圧を前記
各アクティブ負荷用トランジスタに制御電圧としてそれ
ぞれ供給できる一対の電圧保持手段と、前記一対の差動
用トランジスタの各制御電圧として同一電圧を供給する
場合と、前記一対の差動用トランジスタの一方の制御電
圧として入力電圧を、他方の制御電圧として基準電圧を
それぞれ供給する場合とを切り換えできる制御電圧切換
手段とを備えるよう構成したので、リセットモード時の
バイアス条件を比較モード時に利用することによりオフ
セット電圧を抑えることができる。オフセット電圧を抑
えることができるので差動増幅器間を直結できるため、
信号の伝送ロスがなくなりコンパレータ全体として高ゲ
インが得られる、差動増幅器の出力負荷が小さくなり高
域の減衰を抑えられる、コンデンサ（結合容量）が不要
な分だけセル面積が抑えられる、容量プロセス等を必要
とせず一般的なロジックプロセスで実現できることから
製造コストが安くなる、等の効果がある。
の差動増幅器を直列接続して構成されるコンパレータに
おいて、前記差動増幅器が、一対の差動用トランジスタ
と、この各差動用トランジスタにそれぞれ接続された一
対のアクティブ負荷用トランジスタと、この各アクティ
ブ負荷用トランジスタのドレイン・ソース端子間の差電
圧をそれぞれ保持し、且つ、この保持した差電圧を前記
各アクティブ負荷用トランジスタに制御電圧としてそれ
ぞれ供給できる一対の電圧保持手段と、前記一対の差動
用トランジスタの各制御電圧として同一電圧を供給する
場合と、前記一対の差動用トランジスタの一方の制御電
圧として入力電圧を、他方の制御電圧として基準電圧を
それぞれ供給する場合とを切り換えできる制御電圧切換
手段とを備えるよう構成したので、リセットモード時の
バイアス条件を比較モード時に利用することによりオフ
セット電圧を抑えることができる。オフセット電圧を抑
えることができるので差動増幅器間を直結できるため、
信号の伝送ロスがなくなりコンパレータ全体として高ゲ
インが得られる、差動増幅器の出力負荷が小さくなり高
域の減衰を抑えられる、コンデンサ（結合容量）が不要
な分だけセル面積が抑えられる、容量プロセス等を必要
とせず一般的なロジックプロセスで実現できることから
製造コストが安くなる、等の効果がある。
【図１】（ａ）は、コンパレータの回路ブロック図、
（ｂ）は差動増幅器の回路図（実施例）。
（ｂ）は差動増幅器の回路図（実施例）。
【図２】各開閉スイッチの状態を示す図（実施例）。
【図３】（ａ），（ｂ）はそれぞれリセットモード時の
等価回路図（実施例）。
等価回路図（実施例）。
【図４】（ａ），（ｂ）はそれぞれ比較モード時の等価
回路図（実施例）。
回路図（実施例）。
【図５】コンパレータの回路ブロック図（従来例）。
１…差動増幅器 ３…電圧保持手段 ４…制御電圧切換手段 Ｑ１，Ｑ２…差動用トランジスタ Ｑ３，Ｑ４…アクティブ負荷用トランジスタ Ｃ１，Ｃ２…コンデンサ ＳＷ１…第１開閉スイッチ ＳＷ２…第２開閉スイッチ ＳＷ３…第３開閉スイッチ ＳＷ４…第４開閉スイッチ Ｔ1…入力端子
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 5/08 H03F 3/45
Claims (4)
- 【請求項１】 複数の差動増幅器を直列接続して構成さ
れるコンパレータにおいて、 前記差動増幅器を、一対の差動用トランジスタと、この
各差動用トランジスタにそれぞれ接続された一対のアク
ティブ負荷用トランジスタと、この各アクティブ負荷用
トランジスタのドレイン・ソース端子間の差電圧をそれ
ぞれ保持し、且つ、この保持した差電圧を前記各アクテ
ィブ負荷用トランジスタに制御電圧としてそれぞれ供給
できる一対の電圧保持手段と、前記一対の差動用トラン
ジスタの各制御電圧として同一電圧を供給する場合と、
前記一対の差動用トランジスタの一方の制御電圧として
入力電圧を、他方の制御電圧として基準電圧をそれぞれ
供給する場合とを切り換えできる制御電圧切換手段とを
備え、リセットモード時には前記制御電圧切換手段が前
記一対の差動用トランジスタの制御電圧として共に同一
電圧を供給し、前記一対の電圧保持手段が前記一対のア
クティブ負荷用トランジスタのドレイン・ソース端子間
に現れる差電圧を保持し、比較モード時には前記制御電
圧切換手段が前記一対の差動用トランジスタの制御電圧
として入力電圧と基準電圧をそれぞれ供給し、前記一対
の電圧保持手段が保持した各差電圧を前記一対のアクテ
ィブ負荷用トランジスタに制御電圧としてそれぞれ供給
するよう構成したことを特徴とするコンパレータ。 - 【請求項２】 前記一対の電圧保持手段は、前記各アク
ティブ負荷用トランジスタのソース・ゲート端子間に介
在された各コンデンサと、前記各アクティブ負荷用トラ
ンジスタのゲート・ドレイン端子間に介在された各開閉
スイッチとを備え、リセットモード時には前記各開閉ス
イッチを閉状態とし、比較モード時には前記開閉スイッ
チを開状態としたことを特徴とする請求項１に記載のコ
ンパレータ。 - 【請求項３】 前記制御電圧切換手段は、入力電圧が導
かれる入力端子と一方の差動用トランジスタのベース端
子との間に介在された第１開閉スイッチと、基準電圧が
導かれた他方の差動用トランジスタのベース端子と一方
の差動用トランジスタのベース端子との間に介在された
第２開閉スイッチとを備え、リセットモード時には前記
第１開閉スイッチを開状態で、且つ、前記第２開閉スイ
ッチを閉状態とし、比較モード時には前記第１開閉スイ
ッチを閉状態で、且つ、前記第２開閉スイッチを開状態
としたことを特徴とする請求項１又は請求項２に記載の
コンパレータ。 - 【請求項４】 一対の差動用トランジスタと、この各差
動用トランジスタにそれぞれ接続された一対のアクティ
ブ負荷用トランジスタと、この各アクティブ負荷用トラ
ンジスタのドレイン・ソース端子間の差電圧をそれぞ保
持し、且つ、この保持した差電圧を前記各アクティブ負
荷用トランジスタに制御電圧としてそれぞれ供給できる
一対の電圧保持手段と、前記一対の差動用トランジスタ
の各制御電圧として同一電圧を供給する場合と、前記一
対の差動用トランジスタの一方の制御電圧として入力電
圧を、他方の制御電圧として基準電圧をそれぞれ供給す
る場合とを切り換えできる制御電圧切換手段とを備え、
リセットモード時には前記制御電圧切換手段が前記一対
の差動用トランジスタの制御電圧として共に同一電圧を
供給し、前記一対の電圧保持手段が前記一対のアクティ
ブ負荷用トランジスタのドレイン・ソース端子間に現れ
る差電圧を保持し、比較モード時には前記制御電圧切換
手段が前記一対の差動用トランジスタの制御電圧として
入力電圧と基準電圧をそれぞれ供給し、前記一対の電圧
保持手段が保持した各差電圧を前記一対のアクティブ負
荷用トランジスタに制御電圧としてそれぞれ供給するよ
う構成したことを特徴とする差動増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26429494A JP3257290B2 (ja) | 1994-10-28 | 1994-10-28 | コンパレータ及び差動増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26429494A JP3257290B2 (ja) | 1994-10-28 | 1994-10-28 | コンパレータ及び差動増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08125504A JPH08125504A (ja) | 1996-05-17 |
| JP3257290B2 true JP3257290B2 (ja) | 2002-02-18 |
Family
ID=17401177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26429494A Expired - Fee Related JP3257290B2 (ja) | 1994-10-28 | 1994-10-28 | コンパレータ及び差動増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3257290B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003103141A1 (ja) * | 2002-05-31 | 2003-12-11 | ソニー株式会社 | 差動増幅器及び同差動増幅器を具備する２段増幅器並びに同２段増幅器を具備するアナログ／ディジタル変換器 |
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-
1994
- 1994-10-28 JP JP26429494A patent/JP3257290B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003103141A1 (ja) * | 2002-05-31 | 2003-12-11 | ソニー株式会社 | 差動増幅器及び同差動増幅器を具備する２段増幅器並びに同２段増幅器を具備するアナログ／ディジタル変換器 |
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| Publication number | Publication date |
|---|---|
| JPH08125504A (ja) | 1996-05-17 |
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