JP4888800B2 - 差動増幅回路 - Google Patents
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Description
【発明の属する技術分野】
この発明は半導体集積回路に関し、詳しくは基板上に低温ポリシリコン(p−si)薄膜トランジスタで形成される差動増幅回路と、この差動増幅回路において電流制御トランジスタとして機能する定電流回路と、これら回路を含む表示装置に関する。
【0002】
【従来の技術】
従来より、差動増幅回路のしきい値電圧の偏差を補償する方法として、入力電圧を補償する方法が知られている。例えば図6に示すように、差動増幅回路101を初段回路とする演算回路102を設け、この演算回路102で入力電圧を補償するものである。図6に示す回路の動作を簡単に説明すると、オフセットキャンセル動作時(A)においては、スイッチ103とスイッチ105をオン、スイッチ104をオフすることで、差動増幅回路101のしきい値電圧の偏差に相当する電位差(以下、オフセット電圧)をオフセットキャンセル用容量106に記憶する。そして、電圧出力時(B)において、スイッチ104をオン、スイッチ103とスイッチ105をオフすると、差動増幅回路101には入力Vin1と、オフセットキャンセル用容量106に記憶されたオフセット電圧分が加わった入力電圧Vin2が入力されるため、差動増幅回路101の内部でのしきい値電圧の偏差が補償された出力電圧Voutが出力されることになる。ちなみに、図6の回路では、演算回路102そのものは正常に動作することを前提としている。同様に、USP4,691,125においても、差動増幅回路(オペアンプ)外部にキャンセル回路を設けることで、回路内で発生したオフセット電圧に対して出力電圧を補償する技術が提案されている。
【0003】
【発明が解決しようとする課題】
ところで、ガラス基板上で500℃前後の低温、或いは石英基板上で900℃程度の高温ポリシリコンプロセスで製造されるp−siにおいては、トランジスタのしきい値電圧に偏差が生じやすく、この傾向は製造プロセス温度が低くなるにつれて顕著になる。このような差動増幅回路の内部でのしきい値電圧の偏差が大きい場合、上述した従来例のような外部回路による補償では、例え入力電圧の補償を行ったとしてもしきい値電圧の偏差を十分に補償することができず、出力ばらつきが残るため、最悪の場合は差動増幅回路そのものが動作しない事態が起こりうる。
【0004】
また、液晶表示装置等の表示装置に映像信号を供給する回路の一部を差動増幅回路で構成した場合には、先に説明したようなトランジスタのしきい値電圧の偏差の影響が映像信号のばらつきとなり、表示ムラが発生するという問題点があった。
【0005】
この発明の目的は、しきい値電圧の偏差が大きいトランジスタについても、そのオフセット電圧を十分に補償することができる差動増幅回路及び定電流回路を提供することにある。
【0006】
また、この発明の他の目的は、トランジスタのしきい値電圧の偏差による映像信号のばらつきをなくして、表示ムラのない良好な表示品位を得ることができる表示装置を提供することにある。
【0007】
【課題を解決するための手段】
上記目的を達成するため、請求項1の発明は、第1の電圧を入力する第1の入力端子とゲート端子を第1のスイッチを介して接続し、前記第1の電圧入力を第1の電流出力に変換する第1のトランジスタと、第2の電圧を入力する第2の入力端子をゲート端子に接続し、前記第2の電圧入力を第2の電流出力に変換する第2のトランジスタと、カレントミラー回路を構成して前記第1、第2のトランジスタに接続し、前記第1の電流出力に対応する第3の電流出力と前記第2の電流出力との間で演算を行い、前記第1の電圧入力と前記第2の電圧入力の差に応じた第5の電流出力を前記第2のトランジスタと当該カレントミラー回路の接続点に配置した出力端子から得る第3、第4のトランジスタと、前記第1のスイッチがオフのときにオンして、前記第2の入力端子と前記第1のトランジスタのゲート端子を接続し、前記第1のトランジスタのゲート端子と前記第2のトランジスタのゲート端子を等電位とする第2のスイッチと、前記第3、第4のトランジスタのゲート端子間に接続されたキャパシタと、前記第2のスイッチがオンのときにオンして、前記第4のトランジスタと前記キャパシタとを接続する第3のスイッチと、を有することを特徴とする。
【0008】
請求項2の発明は、請求項1において、前記第3のスイッチと前記キャパシタとの間にソース端子とドレイン端子を接続した第5のトランジスタを備えることを特徴とする。
【0032】
【発明の実施の形態】
以下、この発明に係わる差動増幅回路、定電流回路及びこれら回路を含む表示装置の実施形態について説明する。ここでは特に回路構成に関して説明するが、これを実現するプロセスについては、従来技術で述べた低温ポリシリコンプロセスのほか、高温ポリシリコンプロセス等のプロセスが考えられ、これらプロセスで製造されるトランジスタのしきい値電圧の偏差のみならず、広くはトランジスタのオン電流特性の偏差をキャンセルするために適用可能である。
【0033】
[実施形態1]
図1は、実施形態1に係わる差動増幅回路10の回路構成図である。各部は以下のように構成されている。
【0034】
入力変換部11は、第1のトランジスタP1と、第2のトランジスタP2からなり、第1の電圧入力Vinと第2の電圧入力Vrefをゲート電圧として、第1の電流出力I1及び第2の電流出力I2を出力する。
【0035】
定電流回路12は、図示しない制御回路からのバイアス電圧(Control)により電流値が制御されるトランジスタP5からなり、電源電圧Vddに基づいて定電流を出力する。
【0036】
出力演算部13は、第1の電流出力I1を検知する第1の検知手段としてのトランジスタP3と、電位保持手段としての容量C1と、第2の電流出力I2を検知する第2の検知手段としてのトランジスタP4とから構成されている。トランジスタP3は、ソース〜ドレイン間の端子電圧を検知して、第3の電流出力I3を出力する。またトランジスタP4は、ソース〜ドレイン間の端子電圧を検知して、第4の電流出力I4を出力する。出力演算部13では、第1の電流出力I1に対応して出力される第3の電流出力I3と第2の電流出力I2との間で演算を行い、第5の電流出力Ioutを得ている。
【0037】
一方、トランジスタP7は、トランジスタP1をトランジスタP2と共にオン/オフする第1のスイッチ手段として機能し、トランジスタP6は、トランジスタP4と容量C1との間に接続された第2のスイッチ手段として機能する。また、トランジスタP8、P9は、トランジスタP6、P7のオン/オフと連動して、トランジスタP1のゲート電圧をVinとするかVrefとするかの選択を行う第3のスイッチ手段として機能する。これらトランジスタP7、P8、P9は、第1の電圧入力Vinと第2の電圧入力Vrefとを等電位とする等電位手段を形成している。トランジスタP6は第3の電流出力I3を検出する手段を形成している。また、トランジスタP7、P8、P9には、図示しない制御回路から制御信号Φ、/Φ(反転Φ)が与えられてオン/オフが制御される。この際、トランジスタP6及びP7は、トランジスタP8及びP9と同時にオン(及び同時にオフ)しないように構成されている。
【0038】
次に、上記のように構成された差動増幅回路10の動作について説明する。参考のために、制御信号Φ、/Φの駆動波形を図2に示す。
【0039】
オフセットキャンセル動作時は、制御信号Φ:オン(5V)、/Φ:オフ(GND)とすることで、トランジスタP6、P7はオン状態、P8、P9はオフ状態となる。ここで、各トランジスタP1、P2、P3、P4に流れる電流I1、I2、I3、I4は以下の通りとなる。
【0040】
I1=0.5×β(p1)×[(Vref−Vs1)−Vthp1]2
I2=0.5×β(p2)×[(Vref−Vs1)−Vthp2]2
I3=0.5×β(n3)×[(Vg3−Vthn3)]2
I4=0.5×β(n4)×[(Vg4−Vthn4)]2
上述の4つの電流式と、定常回路動作となった時の電流値はI1=I3、I2=I4となることから、容量C1両端部の電圧Vg3、Vg4は、
Vg3=Vthn3+|Vgs1−Vthp1|√{β(p1)/β(n3)}
Vg4=Vthn4+|Vgs1−Vthp2|√{β(p2)/β(n4)}
となる。ここで、Vref−Vs1=Vgs1とすると、この時に容量C1に蓄積されるオフセット電圧となる電荷量Qは、Q=C×(Vg3−Vg4)となる。
【0041】
次に、出力動作時は、制御信号Φ:オフ(GND)、/Φ:オン(5V)とすることで、トランジスタP6、P7はオフ状態、P8、P9はオン状態となる。この時、各トランジスタP1、P2、P3、P4に流れる電流を各々I1′、I2′、I3′、I4′とすると、トランジスタP1、P2、P3、P4に流れる電流は以下の通りとなる。
【0042】
I1′=0.5×β(p1)×[(Vref−Vs1)−Vthp1]2
I2′=0.5×β(p2)×[(Vref−Vs1)−Vthp2]2
I3′=0.5×β(n3)×[(Vg3−Vthn3)]2
I4′=0.5×β(n4)×[(Vg4−Vthn4)]2
ここで、第1入力電圧Vinについても、第2入力電圧Vrefが入力されると仮定する。
【0043】
Vg3′=Vthn3+√{2×I3′/β(n3)}
Vg4′=Vthn4+√{2×I4′/β(n4)}
ここでI1′=I3′であるから、Vg3′は、
Vg3′
=Vthn3+√{β(p1)/β(n3)×(Vgs1−Vthp1)2 }
=Vthn3+|Vgs1−Vthp1|×√{β(p1)/β(n3)}
以上の各関係式より、
Vg4′=Vg3′−Q/C
=Vg3′−(Vg3−Vg4)
=Vg4
となる。この関係により、
I4′=0.5×β(n4)×(Vg4′−Vthn4)2
=0.5×β(n4)×(Vg4−Vthn4)2
=0.5×β(n4)×(Vthn4+√{2×I4/β(n4)}−Vthn4)2
=0.5×β(n4)×β(n2)/β(n4)×(Vgs1−Vthp2)2
=0.5×β(n2)×(Vgs1−Vthp2)2
=I2′
となるため、入力電圧VinがVrefであった場合には、Iout=I2′−I4′=0となり、トランジスタP3とP4のしきい値電圧の偏差の大きさに係わらずオフセット電圧は生じないことが分かる。すなわち、トランジスタP3とP4のしきい値電圧の偏差により生じたオフセット電圧は容量C1の電位差として初期化されるため、差動増幅回路としての出力時には、トランジスタP3とP4のしきい値電圧の偏差の大きさに係わらず、出力ばらつきの少ない出力電圧を得ることができる。ここで、回路の出力電流量は、電流制御回路として機能するトランジスタP1及びP2により制御されており、この回路の電流制御性が高められることで、複数形成される差動増幅回路の出力特性の均一化が図られる。
【0044】
また図7は、上記差動増幅回路10に誤差補正手段を付加した場合の実施例を示す回路構成図であり、図1と同等部分を同一符号で示している。トランジスタP6と容量C1の接続点に、ソース端とドレイン端が接続されたトランジスタP10を誤差補正手段として設けている。トランジスタP6とP10の極性(n形かp形)を同一とし、さらにトランジスタP10の大きさをP6に比して半分程度とする。こうすることで、トランジスタP6がオフした際、そのチャネル電荷が容量C1に流入して電位誤差となることを、トランジスタP10をオンすることで防止することができる。
【0045】
[実施形態2]
次に、実施形態2として、上述した差動増幅回路10に用いられる定電流回路12の回路構成について説明する。
【0046】
図1に示す差動増幅回路10では、定電流回路12を構成するトランジスタP5のしきい値電圧の偏差は補償されていないため、この偏差によっては差動増幅回路自体の動作がばらつくことになる。この実施形態2では、電流源のトランジスタP5のしきい値電圧の偏差を補償する回路を備えた定電流回路について説明する。
【0047】
図3は、実施形態2に係わる定電流回路20の回路構成図である。なお、図3において、図1のトランジスタP5に相当するのはトランジスタP11であるが、この実施形態2では説明の都合上、実施形態1とは別の符号を付している。その他の部分についても、実施形態1と同一名称を付した部分は必ずしも同等部分を示していない。
【0048】
入力変換部21は、後述する電位付加部23から容量Cvthを介して供給される電圧入力により電流値が制御される第1のトランジスタP11からなり、前記電圧入力をゲート電圧として、電流出力Iddを出力する。
【0049】
出力演算部22は、電流出力Iddを検知する第1の検知手段としてのトランジスタP14により構成されている。トランジスタP14をオンすることで、入力変換部21を構成するトランジスタP11をダイオード接続とし、電流出力Iddを検知してトランジスタP11のゲート電圧を規定する。
【0050】
電位付加部23は、第1の電位保持手段としての容量Cvthに保持された電位に所定のバイアス電位を付加する。この実施形態では、電流出力部(以下、ノードA)の初期化動作時にはVbias1を与え、出力電圧設定時にはVbias2のバイアス電位をそれぞれ与えるものとする。入力変換部21から出力される電流出力Iddの電流値は、電位入力V13から与えられるバイアス電位Vbias2により制御される。
【0051】
ノードAには、第2の電位保持手段としての容量Caが接続されている。この容量Caは、ノードAの電位を規定するために接続されたものである。第2の電位保持手段としては、図3に示すように積極的に容量を形成してもよいし、ノードAと基板、電極配線等の間に存在する寄生容量を利用してもよい。
【0052】
初期化部24は、PchのトランジスタP12とNchのトランジスタP13を接続してなるCMOSインバータ回路で構成されている。CMOSインバータ回路は電圧入力V11によりインバータ動作し、この時に生じる貫通電流によりノードAの電圧が下がることで、ノードAは初期化される。なお、CMOSインバータ回路のスイッチングを制御する信号波形は、好ましくはランプ波であり、その波形の傾きは配線抵抗、容量Ca、容量Cvth及びトランジスタP14により決定される。
【0053】
次に、上記のように構成された定電流回路20の動作について説明する。参考のために、電圧入力11、同12、同13及びスイッチSW1を介して出力される電流出力Iddの駆動波形を図4に示す。
【0054】
ここで、回路各部の初期電位は、V11=5[V]、V12=0[V]、V13=Vbias1、ノードAの電位=Vddとする。
【0055】
まず初期電位から、電圧入力V11の電位を5[V]から0[V]に変化させると、トランジスタP12及びP13がインバータ動作し、ダイオード接続となるトランジスタP11と同P14には貫通電流が一瞬だけ流れ、ノードAの電圧が下がり、ノードAは初期化される。すると、ノードAに接続された容量Caには、トランジスタP11と同P14で構成されるダイオード接続で流れる電流により電荷が充電され、ノードAの電位が上昇する。この時、容量CvthにもトランジスタP14を通じて電荷が充電される。ノードAの電位は、ダイオード接続されたトランジスタP11から電流が流れなくなるまで上昇し、最終的なノードAの電位は、およそトランジスタP11のしきい値電圧Vth(P11)分低い電圧となる。この時、容量Cvthに充電される電荷はCvth(Vth(P11)−Vbias1)となる。
【0056】
ここで、電圧入力V12の電圧を0[V]から5[V]に変化させて、トランジスタP14をオフする。そして、トランジスタP14がオフした後に、電圧入力V13の電位をVbias1からVbias2に変化させることで、定電流回路として流す電流量Iddの制御を行う。この時の電流量は、
Idd=0.5×β[(Vth(P11)−Vbias1)+Vbias2−Vth(P11)]2
であるから、トランジスタP11のしきい値電圧がキャンセルされ、
Idd=0.5×β(Vbias2−Vbias1)2
の電流が流れることになる。
【0057】
すなわち、図3に示すような回路構成とすることにより、電流源のトランジスタP11のしきい値電圧の偏差を補償することができるため、出力バラツキの少ない安定した電流出力を得ることができる。したがって、この実施形態2の定電流回路20と実施形態1の差動増幅回路10を組み合わせた場合は、図1に示した差動増幅回路自体の動作のばらつきをさらに少なくすることができ、回路をより正常に動作させることが可能となる。また、この実施形態2の定電流回路20を従来例の差動増幅回路に適用することも可能であり、その場合も、動作のばらつきを従来例に比べて少なくすることができる。
【0058】
図8は、上記定電流回路20に誤差補正手段を付加した場合の実施例を示す回路構成図である。誤差補正手段として新たに付加したトランジスタP15の動作は、図7で述べたトランジスタP10と同じであり、トランジスタP14のチャネル電荷による誤差を相殺し、Cvthの保持電位を高精度化する働きを有する。
【0059】
なお、この実施形態の定電流回路20で得られる電流量は、素子性能値の指標βで決まる。この実施形態における主たる目的は、しきい値電圧の偏差をキャンセルする機能を回路に付加することにあり、上記Iddの式から明らかなように、しきい値電圧をキャンセルする目的は達成されている。そして、指標βについても、回路性能向上を図る上で検討が必要となる。
【0060】
指標βは、具体的にはトランジスタ素子のゲート絶縁膜厚、ゲート絶縁膜誘電率、活性層の電気特性、ゲート絶縁膜との界面特性等の物理的な特性が影響している。特に、p−siトランジスタでは、活性層に多結晶シリコン薄膜を使用しているために、その膜の製法により指標βは大きく異なることになる。多くの場合、このβ値は実効移動度として示され、そのばらつきの多くは前述した活性層を形成する多結晶シリコン膜の不均一性が原因で発生していると考えられている。特にNchトランジスタについては、高い電界効果移動度が得られるが、その反面ばらつきが大きい。一方、Pchトランジスタについては、キャリアであるホールの粒子散乱のために、移動度はNchトランジスタほどは高くならないが、その反面、ばらつきはNchトランジスタの2/3〜1/4程度と優れている。以上の事実から、図3において電流源となるトランジスタP11は、Pchトランジスタで構成することが望ましいことになる。
【0061】
[実施形態3]
次に、前述の実施形態1で説明した差動増幅回路、並びに実施形態2で説明した定電流回路を備えた差動増幅回路を用いて、表示装置の駆動回路の一部を構成した場合の実施形態について説明する。
【0062】
図5(A)は、実施形態3に係わる液晶表示装置の構成を示した回路図である。アレイ基板101上には、表示画素部102と、この表示画素部102を駆動する走査線駆動回路(Yドライバ)103及び信号線駆動回路(Xドライバ)104が形成されている。
【0063】
表示画素部102には、電極配線としての信号線X1,X2,…と、同じく電極配線としての走査線Y1,Y2,…が互いに直交するように配置されており、これら両線の各交点には表示画素105が構成されている。各表示画素105は、画素電極106、対向電極107及びこれら電極間に保持される光変調層としての液晶層108から構成されている。そして、各画素電極106への映像信号の書き込みは、スイッチ素子としてのTFT(薄膜トランジスタ)109により制御されている。各TFT109のゲートは行毎に共通に走査線Y1,Y2,…に接続され、ドレインは列毎に信号線X1,X2,…に接続されている。ソースは画素電極106に接続されている。画素電極106と相対配置される対向電極107は、図示しない対向基板側に形成される電極であり、ここでは説明の都合上、図5(A)に示している。なお、図5(A)では、補助容量及び補助容量線等の図示を省略している。
【0064】
走査線駆動回路103は、図示しないシフトレジスタ、レベルシフタ及びバッファを含む回路で構成され、図示しないコントロールICから供給されるYドライバ制御信号に基づいて、走査線Y1,Y2,…に行選択信号を出力する。
【0065】
信号線駆動回路104は、シフトレジスタ110、図示しないデータバス、及びデータラッチ・D/A変換回路111等により構成され、図示しないコントロールICからデジタルの映像信号と共に供給されるXドライバ制御信号に基づいて、前記映像信号を信号線X1,X2,…に出力する。
【0066】
図5(B)は、データラッチ・D/A変換回路111の構成を示す回路図である。信号線駆動回路104に含まれるシフトレジスタ110には、前記Xドライバ制御信号に含まれるCLK制御データが供給され、このクロックのタイミングでシフトされたパルスが映像信号の転送パルスとしてデータラッチ・D/A変換回路111に出力される。データラッチ回路・D/A変換回路111は、デジタルデータラッチ回路112、D/A変換回路113及び増幅回路114で構成されている。シフトレジスタ110から出力され、デジタルデータラッチ回路112に一時的に保持されたデジタルの映像信号は、D/A変換回路113によりアナログの映像信号に変換され、さらに増幅回路114で増幅された後に、信号線X1,X2,…に出力される。
【0067】
上記のように構成された液晶表示装置の増幅回路114に、前述の実施形態1で説明した差動増幅回路、又は実施形態2で説明した定電流回路を備えた差動増幅回路を適用した場合は、トランジスタのしきい値電圧の偏差の影響を受けることがなく、映像信号のばらつきをなくすことができるため、表示ムラのない良好な表示品位が得られることになる。
【0068】
上記実施形態3において、増幅回路114を除く他の回路は、必ずしもアレイ基板101上に形成する必要はなく、図示しない外部駆動回路上に形成されていてもよい。
【0069】
前述の各実施形態で説明した差動増幅回路を適用した表示装置においては、オフセット電圧のキャンセル動作を所定周期毎に実行することが望ましい。具体的には、一垂直走査期間毎、一水平走査期間毎、又はn(n≧2)回の水平走査期間毎にキャンセル動作を実行する。
【0070】
また、実施形態3では光変調層として液晶層を用いた液晶表示装置の例を示したが、この他にも、EL等を用いた表示装置に適用可能であり、更には、アナログの映像信号を使用する表示装置一般に適用可能である。
【0071】
【発明の効果】
以上説明したように、本発明の差動増幅回路によれば、トランジスタのしきい値電圧の偏差の大きさに係わらずオフセット電圧を十分に補償することができるため、特に低温ポリシリコンプロセスで製造されるトランジスタにおいて、そのしきい値電圧の偏差が大きい場合でも、出力ばらつきを少なくして、回路を正常に動作させることができる。したがって、しきい値電圧の偏差が大きなトランジスタにより差動増幅回路或いは差動増幅回路を初段回路とする演算増幅器を構成した場合でも、従来例の外部回路よりも少ない構成部品でオフセット電圧の補償を行うことができる。
【0072】
また、本発明の定電流回路によれば、電流源のトランジスタのしきい値電圧の偏差を補償することができるため、出力ばらつきの少ない安定した電流出力を得ることができる。したがって、この定電流回路と上記差動増幅回路とを組み合わせた場合には、差動増幅回路自体の出力ばらつきをさらに少なくして、回路をより正常に動作させることが可能となる。
【0073】
また、上記差動増幅回路を表示装置にアナログの映像信号を供給する回路の一部に適用した場合には、トランジスタのしきい値電圧の偏差による映像信号のばらつきをなくすことができるため、表示ムラのない良好な表示品位を得ることができる。
【図面の簡単な説明】
【図1】実施形態1に係わる差動増幅回路の回路構成図。
【図2】図1に示す制御信号Φ、/Φの駆動波形図。
【図3】実施形態2に係わる定電流回路の回路構成図。
【図4】図3に示す電流出力Iddの電圧値V(A)の駆動波形図
【図5】実施形態3に係わる液晶表示装置の構成を示した回路図。
【図6】従来の差動増幅回路の回路構成図。
【図7】図1の差動増幅回路に誤差補正手段を付加した場合の実施例を示す回路構成図。
【図8】図3の定電流回路に誤差補正手段を付加した場合の実施例を示す回路構成図。
【符号の説明】
11,21…入力変換部、12…定電流回路、13,22…出力演算部、 23…電位付加部、24…初期化部、101…アレイ基板、103…走査線駆動回路、104…信号線駆動回路、105…表示画素、111…データラッチ・D/A変換回路、112…デジタルデータラッチ回路、113…D/A変換回路、114…増幅回路
Claims (2)
- 第1の電圧を入力する第1の入力端子とゲート端子を第1のスイッチを介して接続し、前記第1の電圧入力を第1の電流出力に変換する第1のトランジスタと、
第2の電圧を入力する第2の入力端子をゲート端子に接続し、前記第2の電圧入力を第2の電流出力に変換する第2のトランジスタと、
カレントミラー回路を構成して前記第1、第2のトランジスタに接続し、前記第1の電流出力に対応する第3の電流出力と前記第2の電流出力との間で演算を行い、前記第1の電圧入力と前記第2の電圧入力の差に応じた第5の電流出力を前記第2のトランジスタと当該カレントミラー回路の接続点に配置した出力端子から得る第3、第4のトランジスタと、
前記第1のスイッチがオフのときにオンして、前記第2の入力端子と前記第1のトランジスタのゲート端子を接続し、前記第1のトランジスタのゲート端子と前記第2のトランジスタのゲート端子を等電位とする第2のスイッチと、
前記第3、第4のトランジスタのゲート端子間に接続されたキャパシタと、
前記第2のスイッチがオンのときにオンして、前記第4のトランジスタと前記キャパシタとを接続する第3のスイッチと、
を有することを特徴とする差動増幅回路。 - 前記第3のスイッチと前記キャパシタとの間にソース端子とドレイン端子を接続した第5のトランジスタを備えることを特徴とする請求項1記載の差動増幅回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Applications Claiming Priority (1)
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JP2002202748A JP2002202748A (ja) | 2002-07-19 |
JP4888800B2 true JP4888800B2 (ja) | 2012-02-29 |
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Application Number | Title | Priority Date | Filing Date |
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Country | Link |
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JP (1) | JP4888800B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4502603B2 (ja) * | 2003-06-20 | 2010-07-14 | 三洋電機株式会社 | 表示装置 |
JP4502602B2 (ja) * | 2003-06-20 | 2010-07-14 | 三洋電機株式会社 | 表示装置 |
JP4556824B2 (ja) | 2005-09-27 | 2010-10-06 | 日本電気株式会社 | 差動増幅器とデジタル・アナログ変換器、並びに表示装置 |
JP5169419B2 (ja) * | 2008-04-14 | 2013-03-27 | オムロン株式会社 | 差動増幅回路及びそれを用いた電源回路 |
JP5072718B2 (ja) * | 2008-06-02 | 2012-11-14 | 株式会社東芝 | 信号受信装置 |
TWI677193B (zh) * | 2013-03-15 | 2019-11-11 | 日商半導體能源研究所股份有限公司 | 半導體裝置 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3257290B2 (ja) * | 1994-10-28 | 2002-02-18 | ソニー株式会社 | コンパレータ及び差動増幅器 |
-
2000
- 2000-12-28 JP JP2000403134A patent/JP4888800B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2002202748A (ja) | 2002-07-19 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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