JP5172434B2

JP5172434B2 - 表示用駆動装置、及び駆動回路のレイアウト方法

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Publication number: JP5172434B2
Application number: JP2008095361A
Authority: JP
Inventors: 健一宮本
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2008-04-01
Filing date: 2008-04-01
Publication date: 2013-03-27
Anticipated expiration: 2028-04-01
Also published as: JP2009251039A

Description

本発明は、表示用駆動装置、及び、駆動装置に用いられる駆動回路のレイアウト方法に関する。

近年の液晶表示装置の大型化に伴い、液晶駆動装置の様々な性能の向上が望まれている。特に鮮やかな色彩を表示するために、高階調が望まれている。近年の技術では、階調電圧がRGB各々１０ビット（１０２４）で約１０億色の液晶表示装置も登場してきている。色数が増えると一般的に隣り合う諧調電圧間の電位差は小さくなり、出力電圧のズレ、所謂オフセットが大きな問題となる。オフセット電圧をキャンセルする技術として、特許文献１や特許文献２が挙げられる。

特許文献１には、入力端子と帰還側の端子間に誤差電圧（以下オフセット電圧）をチャージするための容量を持ったオフセットキャンセル用の出力回路が開示されており、チャージ（サンプリング）時においてはオフセット電圧を容量に保持し、出力状態においては容量の一端を帰還側のゲートに接続を変える事によってオフセット電圧を乗せたボルテージフォロア状態となり、出力電圧は入力電圧とほぼ同じ電圧となりオフセット電圧を低減できる。

特許文献２には、サンプリング時に帰還側の端子とＧＮＤ間に入力電圧にオフセット電圧が乗った出力電圧で容量をチャージする。このオフセット電圧を持った特性のオペアンプは、ボルテージフォロア状態において入力端子と帰還端子がオフセット電圧分の電位差を持った状態がバーチャルショートとなって安定している。出力時にオペアンプの極性を反転させ、容量にチャージした入力電圧にオフセット電圧を乗せた電圧を反転後の入力端子に印加する事でオペアンプは入力電圧と同じ出力電圧を出す事でサンプリング時と同じオフセット電圧の電位差を持ったバーチャルショート状態で安定し、実質的に入力電圧と出力電圧間のオフセット電圧を低減している。

特開平０９−２４４５９０号公報特開２００５−１１００６５号公報

しかしながら、特許文献１に記載されたオフセットキャンセル用の出力回路をＬＣＤドライバ等に適用することは非常に困難である。特に近年のＬＣＤドライバに使用する場合においては、720chや960chの多出力を持っていることが多く、オフセット電圧をチャージするための容量が、出力ピン数倍で階調電圧を出力する回路（階調電圧発生回路）の負荷となってしまう。一般的な階調電圧発生回路では、１サイクル内で高負荷の容量へのオフセット電圧のチャージを収束させるのは非常に困難である。

また、特許文献２に記載されたオフセットキャンセル用の出力回路を用いれば、オペアンプの入力端子に直接容量が見えない形式であるため先述の課題が解決できるが、出力に直接容量が見える事になり位相余裕の確保が難しくなる。ＬＣＤドライバの場合は使用条件上、１サイクル内でチャージ（サンプリング）と出力を行わなければならず、位相余裕の無いオペアンプでは短いサンプリング時間では出力のリンギング（揺れ）が大きく、結果としては意図しない電圧を容量にチャージする事になり、オフセットキャンセルの精度が悪くなる。

また、上記の点を鑑みて様々な機能を備えた出力回路を考案する上で、より小面積で、高性能なオフセットキャンセルが可能となる表示用駆動装置が望まれる。

本発明は、近年の高性能な表示装置であっても、小面積で精度を高く出力回路のオフセットをキャンセルすることが可能な表示用駆動装置、及び、駆動回路のレイアウト方法を提供する。

本発明の表示用駆動装置は、上述した課題を解決すべく、出力に対応するドライバセルを複数備えた表示用駆動装置であって、ドライバセルは、デコーダと出力回路を備え、出力回路は、増幅回路と、オフセットキャンセル用容量と、オフセットキャンセル用容量と増幅器の接続関係を制御するスイッチ群と、スイッチ群を制御する制御回路とを備え、制御回路は、増幅器とスイッチ群との間に配置され、スイッチ群は、オフセットキャンセル用容量と制御回路との間に配置され、オフセットキャンセル用容量は、デコーダとスイッチ群との間に配置される。

また、本発明の駆動回路のレイアウト方法は、上述した課題を解決すべく、ドライバセルブロックを決定する工程と、ドライバセルブロック内に、DAコンバータブロックと出力回路ブロックを決定する工程と、出力回路ブロック内に増幅回路ブロック、制御スイッチブロック、制御回路ブロック、及び、オフセット補償容量ブロックを決定し、該オフセット補償容量ブロックと該増幅回路ブロックとの間に該制御スイッチブロックを配置し、該制御スイッチブロックと該増幅回路ブロックとの間に該制御回路ブロックを配置する工程と、設計回路図に基づいて、増幅回路ブロック、制御スイッチブロック、制御回路ブロック、及び、オフセット補償容量ブロック内に素子を配置する工程と、を備える。

本発明の表示用駆動装置、及び、駆動回路のレイアウト方法は、近年の高性能な表示装置であっても小面積で精度を高く出力回路のオフセットをキャンセルすることを可能とする。

以下、図面に基づいて本発明の実施の形態を詳細に説明する。なお、以下の説明及び添付の図面において、略同一の機能及び構成を有する構成要素については、同一の符号を付すことにより重複説明を省略する。

図１は、本発明の実施例１における表示装置１００のブロック図である。液晶パネル１１０に対して、ソース駆動用ＩＣ１２０とゲート駆動用ＩＣ１３０が搭載されている。ソース駆動用ＩＣ１２０は、少なくとも階調電圧発生回路１４０、デジタルアナログコンバータ１５０、及び出力回路１６０とを備えている。入力データＤＩＮに応じた階調電圧を階調電圧発生回路１４0からデジタルアナログコンバータ１20によって選択し、出力回路１６０へ出力する。出力回路１６０の出力は、ソース駆動用ＩＣ１２０の出力パッドを介して液晶パネル１１０に出力信号である所定の階調電圧を出力する。

図２を用いて、本発明の実施例１における出力回路１６０の詳細を説明する。出力回路１６０は、増幅回路２１０と、第１〜６スイッチ２２１〜２２６と、制御回路２３０と、オフセットキャンセル用の容量であるオフセット補償容量２４０で構成される。オフセット補償容量２４０と増幅回路２１０との接続関係を制御する第４〜６のスイッチを総称してスイッチ群２２０と、以下称する場合もある。増幅回路２１０は、一般的にオペアンプを呼ばれるものであり、第１入力端子２１１、第２入力端子２１２、第１出力端子２１３、及び切り替え回路２１４を備える。切り換え回路２１４は、第１入力端子２１１と第２入力端子２１２の極性を反転させる回路である。増幅回路２１０は、例えば、引用文献２の図７に記載されている差動増幅回路を用い実現することも可能である。

第１のスイッチ２２１は、データ入力端子ＩＮと第１出力端子２１１との間に接続され、データ入力端子ＩＮと第１出力端子２１１との接続／非接続を制御する。

第２のスイッチ２２２は、第１入力端子２１１と第１出力端子２１３との間に接続され、第１入力端子２１１と第１出力端子２１３との接続／非接続を制御する。

第３のスイッチ２２３は、データ出力端子ＯＵＴと第１出力端子２１３との間に接続され、データ出力端子ＯＵＴと第１出力端子２１３との接続／非接続を制御する。

第４のスイッチ２２４は、第１出力端子２１３と第２入力端子２１２との間に接続され、第１出力端子２１３と第２入力端子２１２との接続／非接続を制御する。

第５のスイッチ２２５は、オフセット補償容量２４０の一端と第２入力端子２１２との間に接続され、オフセット補償容量２４０の一端と第２入力端子２１２との接続／非接続を制御する。

第６のスイッチ２２６は、オフセット補償容量２４０の一端と第１出力端子２１３との間に接続され、オフセット補償容量２４０の一端と第１出力端子２１３との接続／非接続を制御する。なお、第６のスイッチ２２６は、第５のスイッチ２２５よりもオン抵抗が高いスイッチで構成されている。例えば、ディメンジョン（ゲート長、幅）が異なる大小のＭＯＳトランジスタで構成されていたり、不純物濃度の異なるＭＯＳトランジスタで構成したりすることが可能である。一般的には、第５のスイッチ２２５をアナログスイッチを称し、第６のスイッチ２２６をデジタルスイッチを称することもある。制御回路２３０は、例えば、インバーターの集合で構成されており、必要に応じて第１〜第６のスイッチ（トランスファーゲート）２２１〜２２６のゲートに接続されている。図２では、第１〜３のスイッチへの接続は簡略化のため省略している。

次に図３を用いて、オフセットキャンセル動作について詳細に説明する。近年の高性能な表示装置の一つにフルスペックハイビジョンやＦｕｌｌ-ＨＤと呼ばれる表示パネルの画素数が１９２０×１０８０（横×縦）のものがある。現在のテレビでは１２０Ｈｚが主流であり、ゲート駆動用ＩＣで１０８０本の走査線を駆動する時間が１／１２０秒となっている。

１走査線の駆動時間だと約７．７μｓが最大の時間となる。当然駆動時間のマージンが必要になるので、一般的にソース用駆動ＩＣで許容される時間は６〜７μｓ程度である。本発明のオフセットキャンセル動作は、オフセット補償容量２４０にオフセット電圧をチャージする時間であるサンプリング期間とオフセット補償容量２４０にチャージされたオフセット電圧を加味した出力電圧をデータ出力端子から出力する出力期間とを７μｓ以内に精度高く実現することを可能とするものである。

まず、図３の（Ａ）に示すように、サンプリング期間には、第１のスイッチ２２１、第４のスイッチ２２４、及び第６のスイッチ２２６が接続状態となる。また、第２のスイッチ２２２、第３のスイッチ２２３、及び第５のスイッチが非接続状態となる。なお、増幅回路２１０の第１入力端子２１１は、非反転入力端子として機能し、第２入力端子２１２は、反転入力端子として機能するように切り換え回路２１４が接続されている。第２入力端子２１２と第１出力端子２１３が第４のスイッチ２２４を介して接続されることで増幅回路２１０は、ボルテージフォロアとして機能する。データ入力端子ＩＮに入力された当該出力回路１６０に対応する階調電圧が第１入力端子２１１へ印加され、第１出力端子２１３には、当該出力回路１６０に対応する階調電圧にオフセット電圧が乗った電圧が出力される。当該出力回路１６０に対応する階調電圧にオフセット電圧が乗った電圧でオフセット補償容量２４０はチャージされる。チャージは、第６のスイッチ２２６を介して行われる。オフセット補償容量２４０の他端側は、一例としてグランドへ接続しているが、固定された電源であれば、実現可能である。

次に、図３の（Ｂ）に示すように、出力期間には、第１のスイッチ２２１、第４のスイッチ２２４、及び第６のスイッチ２２６が非接続状態となる。また、第２のスイッチ２２２、第３のスイッチ２２３、及び第５のスイッチが接続状態となる。増幅回路２１０の第１入力端子２１１は、反転入力端子として機能し、第２入力端子２１２は、非反転入力端子として機能するように切り換え回路２１４が接続されている。第２入力端子２１２には、当該出力回路１６０に対応する階調電圧にオフセット電圧が乗った電圧が印加される。第１入力端子２１１と第１出力端子２１３が第２のスイッチ２２２を介して接続されることで増幅回路２１０は、ボルテージフォロアとして機能する。第２入力端子２１２に対して当該出力回路１６０に対応する階調電圧にオフセット電圧が乗った電圧が印加されることで、第１出力端子２１３には、データ入力端子ＩＮに印加された当該出力回路１６０に対応する階調電圧が出力されることになり、実質的に増幅回路２１０で発生するオフセット電圧をキャンセルすることが可能となる。

次に図４を用いて、増幅回路２１０の詳細を説明する。増幅回路２１０は、少なくとも増幅段４１０と出力段４２０と位相補償容量群４３０から構成されている。増幅段４１０は、第１入力端子２１１と第２入力端子２１２とに応じて第１増幅段出力４１１と第２増幅段出力４１２に信号を出力する差動増幅回路４１５で構成されている。

出力段４２０は、電源と第１出力端子２１３との間に接続された出力トランジスタ４２１と、第１出力端子２１３とグランドとの間に接続された出力トランジスタ４２２とで構成されている。出力トランジスタ４２１のゲートには、第１増幅段出力４１１が接続されている。出力トランジスタ４２２のゲートには、第２増幅段出力４１２が接続されている。

位相補償容量群４３０は、位相補償容量としての第１〜４補償容量Ｃ１〜４で構成されている。第１補償容量Ｃ１は、第１増幅段出力４１１と第１出力端子２１３との間に接続される。第２補償容量Ｃ２は、第２増幅段出力４１２と第１出力端子２１３との間に接続される。第３補償容量Ｃ３は、一端が第１増幅段出力４１１に接続され、他端が第７のスイッチ４３１を介して第１出力端子２１３に接続されると共に、第９のスイッチ４３３を介して電源に接続されている。第４補償容量Ｃ４は、一端が第２増幅段出力４１２に接続され、他端が第８のスイッチ４３２を介して第１出力端子２１３に接続されると共に、第１０のスイッチ４３４を介してグランドに接続されている。第１補償容量Ｃ１及び第２補償容量Ｃ２は主の位相補償容量とし機能し、第３補償容量Ｃ３及び第４補償容量Ｃ４はサブ位相補償容量として機能する。

図５を用いて増幅回路２１０の動作を詳細に説明する。図５の（Ａ）は増幅回路２１０のサンプリング期間の状態を示す。第７のスイッチ４３１及び第８のスイッチ４３２は非接続状態であり、第９のスイッチ４３３及び第１０のスイッチ４３４は接続状態となるように制御される。図５の（Ｂ）は増幅回路２１０の出力期間の状態を示す。第７のスイッチ４３１及び第８のスイッチ４３２は接続状態であり、第９のスイッチ４３３及び第１０のスイッチ４３４は非接続状態となるように制御される。第７〜１０のスイッチ４３１〜４３４の制御は、図２に示した制御回路２３０の信号を使用することが可能である。

図６〜９を用いて、本発明の原理を説明する。図６は、一般的な帰還回路の概略を示す概念図である。オペアンプの開ループ電圧利得をＡｏ、帰還率をβとすると閉ループ電圧利得Ａｃは
Ac = vo/vi = -Ao / (1+ Aoβ) ：式１

これより、Aoβ = -1(Ao=0dB) の時、入出力の位相が180度以上遅れているとオペアンプは発振を起こす。

図７は、図６に示す増幅回路の周波数特性をボーデ線図にて示したものである。開ループ電圧利得Aoが0dBになった時に位相が180度以上遅れるとオペアンプは発振する。

図８は、図６を具体化した帰還回路の概略を示す。図８では、図６に対して、位相余裕改善用に抵抗Rload を入れた構成となっている。帰還量βを近似式で表すと次の式のようになる。

1/β = （Rs + Rload ）/ Rload ：式２

つまり出力抵抗が大きいほど帰還量βは大きくなる。これを式１にあてはめて考えると帰還量が増えると電圧利得Ａｏはさがっていくので、Ａｏ＝０ｄＢになるポイントは低い周波数領域にそのまま移動することになり実質的な１極だけのオペアンプの周波数特性に近くなり高域側の極が影響を与えないので位相余裕を容易に確保でき安定した動作が実現できることになる。

図９に図８に示す帰還回路の概略図の周波数特性を示す。実際の出力回路１６０に当てはめて考えると、図８の概略図のＲｌｏａｄに相当する抵抗は、第６のスイッチ２２６のオン抵抗であり、チャージ（サンプリング期間）時の状態は第６のスイッチ２２６のオン抵抗が第５のスイッチ２２５に比べて高くしている。第６のスイッチ２２６のオン抵抗が高いということは、位相余裕の十分にある出力回路１６０となる。

なお、第６のスイッチ２２６のオン抵抗を高くすることによって、位相余裕を確保できると第１、２補償容量Ｃ１、Ｃ２を小さくすることが可能となる。サンプリング期間の負荷となっているオフセット補償容量２４０も小さいため、第１、２補償容量Ｃ１、Ｃ２を小さくすることと合わせて、高スルーレートを実現でき、位相余裕を確保した状態で、サンプリング期間を短時間で安定させることを可能とする。

また、本実施例１における出力回路１６０特に第１、２補償容量Ｃ１、Ｃ２の容量値を極限まで低くした場合には、サンプリング期間の短縮を最大限行うことが可能となるが、出力期間時の位相余裕の確保が不十分な可能性も考えられる。図４及び図５で示した第３、第４補償容量Ｃ３、Ｃ４を出力期間時に接続することで、位相補償容量の容量値を確保することが可能となり、サンプリング時及び出力時の双方において、高スルーレートと位相余裕を確保することが可能となる。

図１０は、本発明の出力回路１６０と一般的な出力回路とを１０ビット出力のソース駆動用ＩＣに適用した場合のオフセット量を示すグラフである。グラフAは、一般的なrail to rail方式の出力回路を適用した場合のオフセット量の最大最小値を示す。またグラフBは本発明の出力回路１６０を適用した場合のオフセット量の最大最小値を示す。

グラフAでは、±１５〜３０ｍＶのオフセット量がどの階調でも発生している。しかし、本発明のグラフＢでは、±５ｍＶ以内でおさめることが可能となっている。また、グラフAでは、階調の０又は１０２４近辺で極端にオフセット量が高くなっているが、グラフBではどの階調でも大きな差が無いオフセット量とすることが可能となっている。

なお、本発明の効果は、液晶駆動用のＩＣに限らず、電圧駆動型の駆動用ＩＣであれば適用可能である。特に有機ＥＬパネル等では、バックライトを使用せず、自発光型であるので、全階調においてオフセット量がフラットである特性は、より画像を綺麗に見せることを可能とする。

また、オフセットキャンセル精度が高い出力回路１６０では、増幅段４１０のサイズ縮小にも寄与する。一般的にオフセット量を減らすために、トランジスタサイズを大きくして設計せざるを得ないが、本発明の出力回路１６０を適用することで、多少のオフセットを相殺することが可能となるからである。

図１１は、本発明の実施例２を示す出力回路である。実施例１と同一の機能を有するものは同一の符号を付すことで説明を省略する。実施例２の出力回路３６０は、実施例１の出力段４２０から補償容量群４３０への帰還経路にバッファ回路５２５、５２６を備えている。バッファ回路５２５、５２６は、出力段４２０の出力が入力されている。また、実施例１の補償容量群４３０に対して、実施例２では、補償容量群３３０を備えている。補償容量群３３０は、バッファ回路５２５の出力と第１増幅段出力４１１との間に接続された補償容量C１２と、バッファ回路５２５の出力と第１増幅段出力４１２との間に接続された補償容量C２１と、バッファ回路５２６の出力と第１増幅段出力４１１との間に接続された補償容量C１１と、バッファ回路５２６の出力と第１増幅段出力４１２との間に接続された補償容量C２２と、第３および第４の補償容量C３、C４とを備える。

出力段４２０のＰ型ＭＯＳトランジスタで構成された出力トランジスタ４２１は、ソース電極が電源端子に接続されソース電極に電源電圧ＶDDが供給されると共に、ドレイン電極が増幅回路３１０の第１出力端子２１３に接続されており、Ｎ型ＭＯＳトランジスタで構成された出力トランジスタ４２２は、ソース電極が増幅回路３１０の第１出力端子２１３に接続され、ドレイン電極が接地端子に接続されている。出力トランジスタ４２１、４２２は、各々のゲート電極に入力された信号の電圧レベルに対する動作電圧範囲が互いに異なるプッシュプル回路（詳しくは各々の動作電圧範囲が一部重なっていることでＡＢ級動作をするプッシュプル回路）として動作し、出力トランジスタ４２１は出力電圧を増大させる場合に作動され、出力トランジスタ４２２は出力電圧を減少させる場合に作動される。

次に増幅回路３１０の動作を説明する。増幅回路３１０の出力段４２０は、出力トランジスタ４２１及び出力トランジスタ４２２が、前述のようにプッシュプル回路（詳しくはＡＢ級動作をするプッシュプル回路）として動作するので、表示パネル１１０の駆動（表示パネル１１０の個々の画素(セル)に相当する容量性負荷２４２へのデータ電圧の印加）に好適な広い有効動作範囲を得ることができる。

また、増幅回路３１０のバッファ回路５２５は、Ｎ型ＭＯＳトランジスタ５２７のソースフォロア構成のレベルシフト回路であり、増幅回路３１０の出力電圧Ｖoutが、電源電圧ＶDD〜接地電圧よりもＮ型ＭＯＳトランジスタ５２７の閾値電圧Ｖtn高い値の範囲内のときに動作する。そして、バッファ回路５２５の出力電圧は増幅回路３１０の出力電圧Ｖoutよりも閾値電圧Ｖtnだけ低い電圧となり、出力電圧Ｖoutに応じて変化するバッファ回路５２５の出力電圧は、補償容量Ｃ１２を介して出力トランジスタ４２１のゲート電極に帰還されると共に、補償容量Ｃ２１を介して出力トランジスタ４２２のゲート電極に帰還される。

また、バッファ回路５２６は、Ｐ型ＭＯＳトランジスタ５２８のソースフォロア構成のレベルシフト回路であり、増幅回路３１０の出力電圧Ｖoutが、電源電圧ＶDDよりもＰ型ＭＯＳトランジスタ５２８の閾値電圧Ｖtp低い値〜接地電圧の範囲内のときに動作する。そして、バッファ回路５２６の出力電圧は増幅回路３１０の出力電圧Ｖoutよりも閾値電圧Ｖtpだけ高い電圧となり、出力電圧Ｖoutに応じて変化するバッファ回路５２６の出力電圧は、補償容量Ｃ１１を介して出力トランジスタ４２１のゲート電極に帰還されると共に、補償容量Ｃ２２を介して出力トランジスタ４２２のゲート電極に帰還される。

このように、本実施例２に係る増幅回路３１０では、ミラー効果を利用して位相補償を行う場合実施例１と比較して、増幅回路の帰還経路にバッファ回路が挿入されることで、位相余裕を確保するための位相補償用の容量（補償容量Ｃ１１、Ｃ１２、Ｃ２１Ｃ２２）を小さくすることができる。そして、位相補償用の容量（補償容量Ｃ１１、Ｃ１２、Ｃ２１Ｃ２２の合計容量）を小さくできることで、大振幅動作時における補償容量Ｃ１１、Ｃ１２、Ｃ２１Ｃ２２のカップリングによる出力トランジスタ４２１、４２２のゲート電極の電圧変動を小さくすることができるので、出力トランジスタ４２１、４２２が本来は動作しない期間に動作して貫通電流が流れることを防止することができる。また、位相補償用の容量を小さくできることで、入力増幅段４１０の負荷が小さくなると共に、出力電圧Ｖoutの変化に対するバッファ回路４２１、４２２の追従性が向上し、増幅回路３１０のスルーレートを向上させることができる。更に、増幅回路３１０を搭載したチップの小サイズ化も実現することができる。

また本実施例２において、バッファ回路４２１とバッファ回路４２２は動作電圧範囲が相違されており、バッファ回路４２１における最大動作電圧が電源電圧ＶDDに一致し、バッファ回路４２２における最小動作電圧が接地電圧に一致していることから、バッファ回路４２１及びバッファ回路４２２は、増幅回路３１０の出力電圧Ｖoutの全範囲（電源電圧ＶDD〜接地電圧）に亘って少なくとも一方が動作することになるので、電圧バッファを１個のみ設ける場合と比較して、位相余裕の出力電圧依存性も改善することができる。なお、第１〜６スイッチ２２１〜２２６については、実施例１と同様に動作するので、実施例１の効果も合わせて得ることが可能である。

図１２は、本発明の実施例３を示す表示用駆動装置の一部を示す上面図である。表示用駆動装置５００は、半導体基板（半導体チップ）上に集積回路が形成されたもので一般的に短辺と長辺から構成される矩形である。表示用駆動装置５００は、短冊状のドライバセル５７０が長辺方向に複数並べられている。ドライバセル５７０は、一般的に表示データに相当する信号を受け取るラッチ回路、デジタル信号をアナログ信号に変換するデジタルアナログコンバータ、信号レベルを変換するレベルシフタ、出力信号を高駆動能力で出力する出力回路等が形成される。本発明では、特にデジタルアナログコンバータ、及び出力回路を取り上げて説明する。

ドライバセル５７０は、短冊状であり、長方形型の領域にデジタルアナログコンバータが形成されるDAコンバータブロック５５０、及び出力回路が形成される出力回路ブロック５６０から構成される。ドライバセル５７０の長辺方向は、表示用駆動装置５００の短辺方向である。ドライバセル５７０の長辺方向において、出力回路ブロック５６０は、DAコンバータブロック５５０よりチップエッジ５９０に近く配置されている。出力回路ブロック５６０は、増幅回路ブロック５１０、制御スイッチブロック５２０、制御回路ブロック５３０、及び、オフセット補償容量ブロック５４０で構成される。増幅回路ブロック５１０は、増幅段４１０や出力段４２０を備える増幅回路２１０が形成されるブロックである。制御スイッチブロック５２０は、第４〜６のスイッチ２２４〜２２６が形成されるブロックであり、オフセット補償容量２４０と増幅回路２１０との接続関係を制御するスイッチ群２２０が形成されるブロックである。制御回路ブロック５３０は、制御回路２３０が形成されるブロックである。オフセット補償容量ブロック５４０は、オフセット補償容量２４０が形成されるブロックである。

増幅回路ブロック５１０、制御スイッチブロック５２０、制御回路ブロック５３０、及び、オフセット補償容量ブロック５４０は、ドライバセル５７０の長辺方向に一列に並んで配置されている。オフセット補償容量ブロック５４０と増幅回路ブロック５１０との間に制御スイッチブロック５２０が配置され、制御スイッチブロック５２０と増幅回路ブロック５１０との間に制御回路ブロック５３０が配置されている。なお、増幅回路ブロック５１０は、出力回路ブロック５６０内で最もチップエッジ５９０の近くに配置されている。

増幅回路ブロック５１０、制御スイッチブロック５２０、制御回路ブロック５３０、及び、オフセット補償容量ブロック５４０を上述の配置とすることで以下の効果を得ることが可能となる。まず、各ブロックを一列に配置することでドライバセル５７０の幅を縮小することが可能となる。また、DAコンバータブロック５５０の出力と増幅回路ブロック５１０の出力とのオフセット電圧をより出力したい電圧に近い位置にオフセット補償容量２４０を配置することが出来るため精度を高くすることが可能となる。また、制御スイッチ５2０と増幅回路ブロック５１０との間に制御回路ブロック５３０を配置することで、制御スイッチ５2０と増幅回路ブロック５１０との双方に効率的に信号を供給することが可能となる。

次に、本実施例の駆動装置のレイアウト方法に関して説明する。一般的に駆動装置の設計を開始するに当って、様々な仕様が決められている。例えば、入力インターフェースの形式や、出力ピン数などである。仕様と１ウェハ当りの取れ数によって、大まかなチップサイズが決定される。チップサイズ、仕様が決まるとドライバセル１つ当りのブロックの大きさも決定することが可能となる。次にドライバセル内の各ブロック（増幅回路ブロック、制御スイッチブロック、制御回路ブロック、及び、オフセット補償容量ブロック）についても位置決めを行う。別途設計したDAコンバータや出力回路の設計図に基づき、先に決定した各ブロックへ素子配置、所謂レイアウト設計を行う。

上記レイアウト方法においては、設計図上で回路の小規模な修正、変更を行った場合であっても、予めブロックの位置が決定されており、それぞれのブロック間又はドライバセル間のバラツキや干渉などの予測値が想定の範囲内で収めることが可能となり、回路の小規模な修正、変更から設計の収束までを短時間で実現することが可能となる。言い換えれば、予想外の設計トラブルの発生を未然に防ぐことを可能とする。

図１３は、本発明の実施例４を示す表示用駆動装置の一部を示す上面図である。表示用駆動装置６００は、半導体基板（半導体チップ）上に集積回路が形成されたもので一般的に短辺と長辺から構成される矩形である。表示用駆動装置６００は、短冊状のドライバセル６７０が長辺方向に複数並べられている。ドライバセル６７０は、一般的に表示データに相当する信号を受け取るラッチ回路、デジタル信号をアナログ信号に変換するデジタルアナログコンバータ、信号レベルを変換するレベルシフタ、出力信号を高駆動能力で出力する出力回路等が形成される。本発明では、特にデジタルアナログコンバータ、及び出力回路を取り上げて説明する。

ドライバセル６７０は、短冊状であり、長方形型の領域にデジタルアナログコンバータが形成されるDAコンバータブロック６５０、及び出力回路が形成される出力回路ブロック６６０から構成される。ドライバセル６７０の長辺方向は、表示用駆動装置６００の短辺方向である。ドライバセル６７０の長辺方向において、出力回路ブロック６６０は、DAコンバータブロック６５０よりチップエッジ６９０に近く配置されている。

出力回路ブロック６６０は、増幅回路ブロック６１０、制御スイッチブロック６２０、制御回路ブロック６３０、及び、オフセット補償容量ブロック６４０で構成される。増幅回路ブロック６１０は、増幅段４１０や出力段４２０を備える増幅回路２１０が形成されるブロックである。制御スイッチブロック６２０は、第４〜６のスイッチ２２４〜２２６が形成されるブロックであり、オフセット補償容量２４０と増幅回路２１０との接続関係を制御するスイッチ群２２０が形成されるブロックである。制御回路ブロック６３０は、制御回路２３０が形成されるブロックである。オフセット補償容量ブロック６４０は、オフセット補償容量２４０が形成されるブロックである。

増幅回路ブロック６１０、制御スイッチブロック６２０、制御回路ブロック６３０、及び、オフセット補償容量ブロック６４０は、ドライバセル６７０の長辺方向に一列に並んで配置されている。オフセット補償容量ブロック６４０と増幅回路ブロック６１０との間に制御スイッチブロック６２０が配置され、制御スイッチブロック６２０と増幅回路ブロック６１０との間に制御回路ブロック６３０が配置されている。なお、増幅回路ブロック６１０は、出力回路ブロック６６０内で最もチップエッジ６９０の近くに配置されている。増幅回路ブロック６１０の出力は、出力パッド６８０に接続されている。本実施例においては、増幅回路ブロック６１０、制御スイッチブロック６２０、制御回路ブロック６３０、及び、オフセット補償容量ブロック６４０の配列は、一列となっていれば、順序が入れ替わっても良い。ただし、それぞれのドライバセル６７０における増幅回路ブロック６１０、制御スイッチブロック６２０、制御回路ブロック６３０、又は、オフセット補償容量ブロック６４０の位置は、表示用駆動装置６００の長辺方向において一致することが望ましい。

それぞれのドライバセル６７０の増幅回路ブロック６１０をまとめて増幅回路ブロック群とし、それぞれのドライバセル６７０の制御スイッチブロック６２０をまとめて制御スイッチブロック群とすると、増幅回路ブロック群及び制御スイッチブロック群は、それぞれ表示用駆動装置６００の長辺方向に延在する個別の電源線６０１およびグランド線６０２を備えている。

図１４を用いて、表示用駆動装置６００の一部の動作を説明する。図１４は、出力回路１６０の一部を示した図である。出力回路７６０増幅回路２１０と、第５のスイッチ２２５とオフセット補償容量２４０とを備える。増幅回路２１０は第１の電源が供給されている。増幅回路２１０の第２入力端子２１２と第５のスイッチ２２５の一端が接続されている。第５のスイッチ２２５の他端は、オフセット補償容量２４０の一端に接続されている。オフセット補償容量２４０の他端はグランドに接続されている。第５のスイッチ２２５は、MOSトランジスタで構成されたスイッチであり、基板電位として増幅回路２１０に供給される第１の電源が供給されている。本表示用駆動装置６００では、一例として階調電圧の範囲が０〜１８Vであるとする。

上述の出力回路７６０においては、サンプリング期間にて出力電圧にオフセット電圧が乗った電圧がオフセット補償容量２４０にチャージされる。例えば、階調電圧範囲の上限に近い１７．８Vで多数のドライバセルの出力回路にてオフセット補償容量２４０がチャージされていた場合、同時に多くの出力回路にて高い電圧を出力しようとすると一時的に電源の電圧が下がることとなる。オフセット補償容量２４０にチャージされている電圧より下がると、基板に形成されたダイオードが動作して、オフセット補償容量２４０にチャージしていた電荷が抜けてしまう。結果として予定のオフセットキャンセルが行えないこととなり、オフセットキャンセル動作の精度を悪化させてしまう。

図１５を用いて実施例４を示す表示用駆動装置を詳細に説明する。本図では、図１１で示される出力回路３６０がドライバセル６７０内に配置されている図である。表示用駆動装置６００は、チップエッジ６９０に沿って出力パッド６８０、電源パッド６８１、グランドパッド６８２、制御スイッチ用電源パッド６８３、及びオフセットキャンセル用グランドパッド６８４が配置されている。電源パッド６８１、グランドパッド６８２、制御スイッチ用電源パッド６８３、及びオフセットキャンセル用グランドパッド６８４の位置はチップエッジ６９０に必ずしも沿っている必要は無い。

増幅回路ブロック６１０に形成された増幅回路３１０は、電源パッド６８１とグランドパッド６８２とに配線６０１Ａ、６０２Ａとを介して接続され電源が供給される。また、制御スイッチブロックに形成されたスイッチ群２２０は、制御スイッチ用電源パッド６８３とオフセットキャンセル用グランドパッド６８４とに配線６０１Ｂ、６０２Ｂとを介して接続され電源が供給される。電源パッド６８１、グランドパッド６８２、制御スイッチ用電源パッド６８３、及びオフセットキャンセル用グランドパッド６８４は、外部より独立して電源が供給される。制御回路ブロック６３０は、電源パッド６８１とグランドパッド６８２とに配線６０１Ａ、６０２Ａとを介して接続され電源が供給されているが、別途独立して電源供給しても良い。

本実施例では、増幅回路ブロック６１０、制御スイッチブロック６２０、制御回路ブロック６３０、及び、オフセット補償容量ブロック６４０をドライバセル６７０の長辺方向に一列に並んで配置することで、少なくとも増幅回路ブロック６１０と制御スイッチブロック６２０とに個別の電源配線６０１及びグランド配線６０２を形成することを容易に可能とする。増幅回路ブロック６１０と制御スイッチブロック６２０とに個別の電源配線６０１Ａ、Ｂ及びグランド配線６０２Ａ、Ｂを形成することにより、各出力回路の出力電圧が集中した場合にも、オフセットキャンセルの精度を落とすことなくオフセットキャンセル動作を行うことを可能とする。当然、増幅回路ブロック６１０と制御スイッチブロック６２０だけでなく、制御回路ブロック６３０の電源及びグランドも個別に設けることも可能であり、増幅回路ブロック６１０の動作による電源の揺らぎに対して悪影響を及ぼすことを防止できる。なお、増幅回路ブロック６１０、制御スイッチブロック６２０、制御回路ブロック６３０、及び、オフセット補償容量ブロック６４０は、矩形の領域である必要はなく、それぞれに独立して電源供給できる構造であれば本実施例の効果を得ることが可能である。

本発明の実施例１における表示装置である。図１における出力回路の具体例を示す回路図である。図２における出力回路の動作を示す回路図である。図２における増幅回路の具体例を示す回路図である。図４における増幅回路の動作を示す回路図である。一般的な帰還回路の概略図である。図６に示す帰還回路の周波数特性示すボーデ線図である。図６に示す帰還回路を具体化した概略図である。図８に示す帰還回路の周波数特性を示す図である。従来と本発明を比較したオフセット量を示すグラフである。本発明の実施例２における出力回路を示す回路図である。本発明の実施例３における駆動装置を示すレイアウト図である。本発明の実施例４における駆動装置を示すレイアウト図である。本発明の実施例４における原理説明図である。本発明の実施例４における他の駆動装置を示すレイアウト図である。

符号の説明

１００表示装置
１１０表示パネル
１２０ソース駆動用IC
１３０ゲート駆動用IC
１４０階調電圧発生回路
１５０ DAコンバータ
１６０出力回路
２１０増幅回路
２２０スイッチ群
２３０制御回路
２４０オフセット補償容量

Claims

出力に対応するドライバセルを複数備えた表示用駆動装置であって、
前記ドライバセルは、デコーダと出力回路を備え、
前記出力回路は、
増幅回路と、オフセットキャンセル用容量と、前記オフセットキャンセル用容量と前記増幅回路の接続関係を制御するスイッチ群と、前記スイッチ群を制御する制御回路とを備え、
前記制御回路は、前記増幅回路と前記スイッチ群との間に配置され、
前記スイッチ群は、前記オフセットキャンセル用容量と前記制御回路との間に配置され、
前記オフセットキャンセル用容量は、前記デコーダと前記スイッチ群との間に配置されることを特徴とした表示用駆動装置。
前記スイッチ群は、
前記オフセットキャンセル用容量の一端と前記増幅回路の出力との接続を制御する第１のスイッチと、
前記オフセットキャンセル用容量の一端と前記増幅回路の入力との接続を制御する第２のスイッチと、を備え
前記第１のスイッチは、前記第２のスイッチよりオン抵抗が高いことを特徴とする請求項１に記載の表示用駆動装置。
前記第１のスイッチは、前記第２のスイッチよりディメンジョンが小さいことを特徴とする請求項２に記載の表示用駆動装置。
ドライバセルブロックを決定する工程と、
前記ドライバセルブロック内に、DAコンバータブロックと出力回路ブロックを決定する工程と、
前記出力回路ブロック内に増幅回路ブロック、制御スイッチブロック、制御回路ブロック、及び、オフセット補償容量ブロックを決定し、該オフセット補償容量ブロックと該増幅回路ブロックとの間に該制御スイッチブロックを配置し、該制御スイッチブロックと該増幅回路ブロックとの間に該制御回路ブロックを配置する工程と、
設計回路図に基づいて、前記増幅回路ブロック、前記制御スイッチブロック、前記制御回路ブロック、及び、前記オフセット補償容量ブロック内に素子を配置する工程と、
を備える駆動回路のレイアウト方法。