JP4729982B2 - 演算増幅器、駆動回路及び電気光学装置 - Google Patents

演算増幅器、駆動回路及び電気光学装置 Download PDF

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本発明は、演算増幅器、駆動回路及び電気光学装置に関する。
従来より、携帯電話機などの電子機器に用いられる液晶パネル（広義には電気光学装置）として、単純マトリクス方式の液晶パネルと、薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略す）などのスイッチング素子を用いたアクティブマトリクス方式の液晶パネルとが知られている。
単純マトリクス方式は、アクティブマトリクス方式に比べて低消費電力化が容易であるという利点がある反面、多色化や動画表示が難しいという不利点がある。一方、アクティブマトリクス方式は、多色化や動画表示に適しているという利点がある反面、低消費電力化が難しいという不利点がある。
そして、近年、携帯電話機などの携帯型電子機器では、高品質な画像の提供のために、多色化、動画表示への要望が強まっている。このため、これまで用いられてきた単純マトリクス方式の液晶パネルに代えて、アクティブマトリクス方式の液晶パネルが用いられるようになってきた。
アクティブマトリクス方式の液晶パネルでは、液晶パネルのデータ線を駆動するデータ線駆動回路の中に、出力バッファとして機能する演算増幅器（オペアンプ）を設けることが望ましい。
特開２００３−１５７０５４号公報
例えば液晶パネルにおいて、１ドット当たり６４階調の表示を実現させようとする場合、５ボルト振幅の電圧を分割して６４種類の階調電圧を発生させる必要がある。そのため、５ボルト振幅の電圧が低くなる程、各階調電圧を精度良く発生させることが困難となり、階調表現に不都合が生じる場合がある。
ところが、特許文献１に開示されたＡＢ級の増幅動作を行う演算増幅器（以下、ＡＢ級の演算増幅器と略す）は、いわゆる入力不感帯を有するという問題がある。ＡＢ級の演算増幅器では、入力不感帯の入力信号が入力されたとき、駆動部の駆動トランジスタを制御できなくなり、貫通電流を抑える制御ができない。そのため、回路の安定性が悪くなり、消費電力が増大するという問題がある。
このような入力不感帯による弊害を無くすために、付加回路等を設けることが考えられるが、開発工数の増加や回路規模の増大を招く場合もある。
また、例えばデータ線を駆動する駆動回路は、消費電力を低減するためにも、動作電源電圧範囲と同等の出力電圧範囲を有する演算増幅器によりデータ線を駆動することが望ましい。更に具体的には、この演算増幅器が、いわゆるレイル・ツー・レイル（rail-to-rail）動作を行うことが望ましい。しかしながら、付加回路を設けてまでレイル・ツー・レイル動作を実現させたとしても、余計に開発工数の増加や回路規模の増大、電流源の増加に伴う消費電力の増加を招き、却ってコスト高となる場合がある。
更に、階調電圧を精度良く発生させるためには、演算増幅器を制御する場合に、安定した電流制御により出力電圧を制御することが望ましい。
本発明は以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、回路規模を増大させることなく、低消費電力で、安定して出力電圧の範囲を拡大させる演算増幅器、駆動回路及び電気光学装置を提供することにある。
上記課題を解決するために本発明は、
入力電圧及び出力電圧それぞれがゲートに供給される第１導電型の差動トランジスタ対と、前記差動トランジスタ対を構成するトランジスタのドレイン電流の和を生成する前記第１導電型の電流源トランジスタとを有し、前記入力電圧及び前記出力電圧の差分を増幅する差動増幅器と、
第１の電源側に設けられ、前記差動増幅器の出力ノードの電圧に基づいてゲート制御され、そのドレイン電圧を前記出力電圧として生成する第２導電型の駆動トランジスタとを含み、
前記電流源トランジスタは、
そのチャネル領域が形成される不純物層の電位が、他のトランジスタのチャネル領域が形成される不純物層の電位とは独立に設定されるトランジスタであり、
前記電流源トランジスタのゲート電圧が固定された状態で、前記不純物層の電位及び該電流源トランジスタのソース領域の電位の少なくとも１つが変更されることで、その電流駆動能力が制御される演算増幅器に関係する。
本発明によれば、チャネル領域が形成される不純物層の電位が、他のトランジスタのチャネル領域が形成される不純物層の電位とは独立に設定不可能なツインウェル構造のトランジスタと比較して、より多くの電流を発生させることができる。このため、差動増幅器の差動トランジスタ対を構成する第１導電型のトランジスタのソース電圧を基準に、該トランジスタのゲート電極に供給される入力電圧がその閾値電圧より低い場合であっても、該トランジスタのドレイン電流を発生させてトランジスタとして動作させることが可能となる。この結果、差動トランジスタ対を構成するトランジスタ対の入力不感帯の電位を下げることができ、出力電圧範囲を拡大させることができるようになる。
そして、余分な付加回路を設けた場合と比較して電流経路を増加させることなく、消費電流の増大を抑えることができる。
また、電流源トランジスタのソース領域及び該ソース領域が形成される不純物層の電位の少なくとも１つを変更するようにしたので、製造ばらつき等を吸収できる電流源トランジスタのゲート電圧を発生させる、複雑な電圧発生回路を不要にできる上、該ゲート電圧に重畳されるノイズに起因した電流値の変動を抑え、より安定した電流を発生させることができるようになる。
また本発明に係る演算増幅器では、
前記第１導電型がＮ型であり、
前記第２導電型がＰ型であり、
前記不純物層の電位が変更される場合には、
前記出力電圧の立ち上がり期間において設定される電位が、前記出力電圧の立ち下がり期間において設定される電位より高電位となるように変更されてもよい。
また本発明に係る演算増幅器では、
前記第１導電型がＮ型であり、
前記第２導電型がＰ型であり、
前記ソース領域の電位が変更される場合には、
前記出力電圧の立ち上がり期間において設定される電位が、前記出力電圧の立ち下がり期間において設定される電位より低電位となるように変更されてもよい。
上記のいずれかの発明によれば、必要なときのみ電流源トランジスタの電流値を増大させることができるため、演算増幅器の電流駆動能力を低下させることなく、無駄な消費電流を削減できるようになる。
また本発明に係る演算増幅器では、
前記第１導電型がＮ型であり、
前記第２導電型がＰ型であり、
前記不純物層及び前記ソース領域の電位が、接地電源の電位より低電位に設定されてもよい。
また本発明に係る演算増幅器では、
前記出力電圧の立ち上がり期間において、
前記不純物層及び前記ソース領域が、接地電源の電位より、前記電流源トランジスタの閾値電圧以上、低い電位に設定されてもよい。
また本発明は、
入力電圧及び出力電圧それぞれがゲートに供給される第１導電型の第１の差動トランジスタ対と、前記第１の差動トランジスタ対を構成するトランジスタのドレイン電流の和を生成する前記第１導電型の第１の電流源トランジスタとを有し、前記入力電圧及び前記出力電圧の差分を増幅する第１の差動増幅器と、
前記入力電圧及び前記出力電圧それぞれがゲートに供給される第２導電型の第２の差動トランジスタ対と、前記第２の差動トランジスタ対を構成するトランジスタのドレイン電流の和を生成する前記第２導電型の第２の電流源トランジスタとを有し、前記入力電圧及び前記出力電圧の差分を増幅する第２の差動増幅器と、
第１の電源側に設けられ、前記第１の差動増幅器の出力ノードの電圧に基づいてゲート制御され、そのドレイン電圧を前記出力電圧として生成する前記第２導電型の第１の駆動トランジスタと、
第２の電源側に設けられ、前記第２の差動増幅器の出力ノードの電圧に基づいてゲート制御され、そのドレイン電圧を前記出力電圧として生成する前記第１の導電型の第２の駆動トランジスタとを含み、
前記第１及び第２の電流源トランジスタのうち少なくとも１つが、
そのチャネル領域が形成される不純物層の電位が、他のトランジスタのチャネル領域が形成される不純物層の電位とは独立に設定されるトランジスタであり、
前記第１及び第２の電流源トランジスタのうち少なくとも１つのゲート電圧が固定された状態で、前記不純物層の電位及び当該トランジスタのソース領域の電位の少なくとも１つが変更されることで、その電流駆動能力が制御される演算増幅器に関係する。
本発明によれば、チャネル領域が形成される不純物層の電位が、他のトランジスタのチャネル領域が形成される不純物層の電位とは独立に設定不可能なツインウェル構造のトランジスタと比較して、より多くの電流を発生させることができる。このため、差動増幅器の差動トランジスタ対を構成する第１導電型のトランジスタのソース電圧を基準に、該トランジスタのゲート電極に供給される入力電圧がその閾値電圧より低い場合であっても、該トランジスタのドレイン電流を発生させてトランジスタとして動作させることが可能となる。この結果、第１導電型の差動トランジスタ対を構成するトランジスタの入力不感帯の電位を下げることができる。
また、第２の差動トランジスタ対を構成する第２導電型のトランジスタの高電位側の電圧を耐圧範囲内で高くすることができるため、入力電圧が高い範囲で入力不感帯とされた電圧であっても、該トランジスタのドレイン電流を発生させてトランジスタとして動作させることが可能となる。従って、第２導電型の差動トランジスタ対を構成するトランジスタの入力不感帯の電位を上げることができる。
この結果、上記のいずれかの発明によれば、出力電圧範囲を上下に拡大させることができるようになる。
そして、余分な付加回路を設けた場合と比較して電流経路を増加させることなく、消費電流の増大を抑えることができる。
また、電流源トランジスタのソース領域及び該ソース領域が形成される不純物層の電位の少なくとも１つを変更するようにしたので、製造ばらつき等を吸収できる電流源トランジスタのゲート電圧を発生させる、複雑な電圧発生回路を不要にできる上、該ゲート電圧に重畳されるノイズに起因した電流値の変動を抑え、より安定した電流を発生させることができるようになる。
また本発明に係る演算増幅器では、
前記第１導電型がＮ型であり、
前記第２導電型がＰ型であり、
前記不純物層及び前記ソース領域の少なくとも１つは、
前記出力電圧の立ち上がり期間において、前記第１の駆動トランジスタの電流駆動能力が前記第２の駆動トランジスタの電流駆動能力より高くなるように変更されてもよい。
また本発明に係る演算増幅器では、
前記第１導電型がＮ型であり、
前記第２導電型がＰ型であり、
前記不純物層及び前記ソース領域の少なくとも１つは、
前記出力電圧の立ち下がり期間において、前記第１の駆動トランジスタの電流駆動能力が前記第２の駆動トランジスタの電流駆動能力より低くなるように変更されてもよい。
また本発明に係る演算増幅器では、
前記不純物層及び前記ソース領域の少なくとも１つは、
前記出力電圧が一定となる出力一定期間において、前記第１の駆動トランジスタの電流駆動能力が前記第２の駆動トランジスタの電流駆動能力と等しくなるように設定されてもよい。
また本発明に係る演算増幅器では、
前記第１導電型がＮ型であり、
前記第２導電型がＰ型であり、
前記第１及び第２の電流源トランジスタのうち前記第１の電流源トランジスタのチャネル領域が形成される不純物層及び該第１の電流源トランジスタのソース領域が、接地電源の電位より低電位に設定されてもよい。
上記のいずれかの発明によれば、必要なときのみ電流源トランジスタの電流値を増大させることができるため、ＡＢ級の演算増幅器の電流駆動能力を低下させることなく、無駄な消費電流を削減できるようになる。
また本発明に係る演算増幅器では、
前記第１の電流源トランジスタの前記不純物層及び前記ソース領域が、接地電源の電位より、該チャネル領域が形成されるトランジスタの閾値電圧以上、低い電位に設定されてもよい。
また本発明に係る演算増幅器では、
そのチャネル領域が形成される不純物層の電位が、他のトランジスタのチャネル領域が形成される不純物層の電位とは独立に設定されるトランジスタは、
トリプルウェル構造のトランジスタであってもよい。
また本発明に係る演算増幅器では、
そのチャネル領域が形成される不純物層の電位が、他のトランジスタのチャネル領域が形成される不純物層の電位とは独立に設定されるトランジスタは、
エピウェーハ構造のトランジスタであってもよい。
また本発明に係る演算増幅器では、
そのチャネル領域が形成される不純物層の電位が、他のトランジスタのチャネル領域が形成される不純物層の電位とは独立に制御されるトランジスタは、
ＳＯＩ（Silicon On Insulator）構造のトランジスタであってもよい。
また本発明は、
複数の走査線と複数のデータ線と走査線及びデータ線により特定される画素電極とを有する電気光学装置を駆動するための駆動回路であって、
データ線毎にデータ電圧を生成するデータ電圧生成回路と、
各データ線毎に設けられ、前記データ電圧生成回路によって生成されるデータ電圧に基づいて各データ線を駆動する上記のいずれかの演算増幅器とを含む駆動回路に関係する。
本発明によれば、回路規模を増大させることなく、低消費電力で、安定して出力電圧の範囲を拡大させる演算増幅器を含む駆動回路を提供できる。
また本発明は、
複数の走査線と、
複数のデータ線と、
複数の画素電極と、
前記複数の走査線を走査する走査線駆動回路と、
前記複数のデータ線を駆動する上記記載の駆動回路とを含む電気光学装置に関係する。
本発明によれば、回路規模を増大させることなく、低消費電力で、安定して出力電圧の範囲を拡大させる演算増幅器が適用された駆動回路を含む電気光学装置を提供できる。
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。
１． 電気光学装置
図１に、本実施形態の電気光学装置を含む表示装置の構成例のブロック図を示す。図１の表示装置は、本実施形態の演算増幅器を適用した駆動回路（図１ではデータ線駆動回路）を含み、液晶装置としての機能を実現する。本実施形態の電気光学装置は、液晶パネルとしての機能を実現する。
液晶装置５１０（広義には表示装置）は、液晶パネル（広義には表示パネル）５１２、データ線駆動回路５２０（狭義にはソースドライバ）、走査線駆動回路５３０（狭義にはゲートドライバ）、コントローラ５４０、電源回路５４２を含む。なお、液晶装置５１０にこれらのすべての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。
ここで液晶パネル５１２は、複数の走査線（狭義にはゲート線）と、複数のデータ線（狭義にはソース線）と、走査線及びデータ線により特定される画素電極を含む。この場合、データ線に薄膜トランジスタＴＦＴ（広義にはスイッチング素子）を接続し、このＴＦＴに画素電極を接続することで、アクティブマトリクス型の液晶装置を構成できる。
より具体的には、液晶パネル５１２はアクティブマトリクス基板（例えばガラス基板）に形成される。このアクティブマトリクス基板には、図１のＹ方向に複数配列されそれぞれＸ方向に伸びる走査線Ｇ１〜ＧＭ（Ｍは２以上の自然数）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びるデータ線Ｓ１〜ＳＮ（Ｎは２以上の自然数）とが配置されている。また、走査線ＧＫ（１≦Ｋ≦Ｍ、Ｋは自然数）とデータ線ＳＬ（１≦Ｌ≦Ｎ、Ｌは自然数）との交差点に対応する位置に、薄膜トランジスタＴＦＴＫＬ（広義にはスイッチング素子）が設けられている。
ＴＦＴＫＬのゲート電極は走査線ＧＫに接続され、ＴＦＴＫＬのソース電極はデータ線ＳＬに接続され、ＴＦＴＫＬのドレイン電極は画素電極ＰＥＫＬに接続されている。この画素電極ＰＥＫＬと、画素電極ＰＥＫＬと液晶素子（広義には電気光学物質）を挟んで対向する対向電極ＶＣＯＭ（コモン電極）との間には、液晶容量ＣＬＫＬ（液晶素子）及び補助容量ＣＳＫＬが形成されている。そして、ＴＦＴＫＬ、画素電極ＰＥＫＬ等が形成されるアクティブマトリクス基板と、対向電極ＶＣＯＭが形成される対向基板との間に液晶が封入され、画素電極ＰＥＫＬと対向電極ＶＣＯＭの間の印加電圧に応じて画素の透過率が変化するようになっている。
なお、対向電極ＶＣＯＭに与えられる電圧は、電源回路５４２により生成される。また、対向電極ＶＣＯＭを対向基板上に一面に形成せずに、各走査線に対応するように帯状に形成してもよい。
データ線駆動回路５２０は、階調データに基づいて液晶パネル５１２のデータ線Ｓ１〜ＳＮを駆動する。一方、走査線駆動回路５３０は、液晶パネル５１２の走査線Ｇ１〜ＧＭを順次走査駆動する。
コントローラ５４０は、図示しない中央処理装置（Central Processing Unit：ＣＰＵ）等のホストにより設定された内容に従って、データ線駆動回路５２０、走査線駆動回路５３０及び電源回路５４２を制御する。
より具体的には、コントローラ５４０は、データ線駆動回路５２０及び走査線駆動回路５３０に対しては、例えば動作モードの設定や内部で生成した垂直同期信号や水平同期信号の供給を行い、電源回路５４２に対しては、対向電極ＶＣＯＭの電圧の極性反転タイミングの制御を行う。
電源回路５４２は、外部から供給される基準電圧に基づいて、液晶パネル５１２の駆動に必要な各種の電圧（階調電圧）や、対向電極ＶＣＯＭの電圧を生成する。
なお、図１では、液晶装置５１０がコントローラ５４０を含む構成になっているが、コントローラ５４０を液晶装置５１０の外部に設けてもよい。或いは、コントローラ５４０と共にホストを液晶装置５１０に含めるようにしてもよい。
図２に、本実施形態の表示装置の他の構成例のブロック図を示す。なお図２において、図１と同一部分には同一符号を付し、適宜説明を省略する。
図２の液晶装置５６０では、画素形成領域５６２に上記のように画素が形成されるアクティブマトリクス基板５６４に、データ線駆動回路５２０、走査線駆動回路５３０及び電源回路５４２が形成される。なお、アクティブマトリクス基板５６４に形成される回路ブロックは、図２のデータ線駆動回路５２０、走査線駆動回路５３０及び電源回路５４２のうち少なくとも１つが省略されていてもよい。或いは図２のアクティブマトリクス基板５６４に、更にコントローラ５４０を形成してもよい。
１．１ データ線駆動回路
図３に、図１又は図２のデータ線駆動回路５２０の構成例を示す。
データ線駆動回路５２０（広義には、駆動回路）は、シフトレジスタ５２２、データラッチ５２４、ラインラッチ５２６、ＤＡＣ５２８（デジタル・アナログ変換回路。広義にはデータ電圧生成回路）、出力バッファ５２９（演算増幅器）を含む。
シフトレジスタ５２２は、各データ線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ５２２は、クロック信号ＣＬＫに同期してイネーブル入出力信号ＥＩＯを保持すると、順次クロック信号ＣＬＫに同期して隣接するフリップフロップにイネーブル入出力信号ＥＩＯをシフトする。
データラッチ５２４には、コントローラ５４０から例えば１８ビット（６ビット（階調データ）×３（ＲＧＢ各色））単位で階調データ（ＤＩＯ）が入力される。データラッチ５２４は、この階調データ（ＤＩＯ）を、シフトレジスタ５２２の各フリップフロップで順次シフトされたイネーブル入出力信号ＥＩＯに同期してラッチする。
ラインラッチ５２６は、コントローラ５４０から供給される水平同期信号ＬＰに同期して、データラッチ５２４でラッチされた１水平走査単位の階調データをラッチする。
ＤＡＣ５２８は、各データ線に供給すべきアナログのデータ電圧を生成する。具体的にはＤＡＣ５２８は、ラインラッチ５２６からのデジタルの階調データに基づいて、図１又は図２の電源回路５４２からの階調電圧のいずれかを選択し、デジタルの階調データに対応するアナログのデータ電圧を出力する。
出力バッファ５２９は、ＤＡＣ５２８からのデータ電圧をバッファリングしてデータ線に出力し、データ線を駆動する。具体的には、出力バッファ５２９は、各データ線毎に設けられたボルテージフォロワ接続の演算増幅器ＯＰＣ１〜ＯＰＣＮを含み、これらの各演算増幅器が、ＤＡＣ５２８からのデータ電圧をインピーダンス変換して、各データ線に出力する。
なお、図３では、デジタルの階調データをデジタル・アナログ変換して、出力バッファ５２９を介してデータ線に出力する構成にしているが、アナログの映像信号をサンプル・ホールドして、出力バッファ５２９を介してデータ線に出力する構成にしてもよい。
１．２ 走査線駆動回路
図４に、図１又は図２の走査線駆動回路５３０の構成例を示す。
走査線駆動回路５３０は、シフトレジスタ５３２、レベルシフタ５３４、出力バッファ５３６を含む。
シフトレジスタ５３２は、各走査線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ５３２は、クロック信号ＣＬＫに同期してイネーブル入出力信号ＥＩＯをフリップフロップに保持すると、順次クロック信号ＣＬＫに同期して隣接するフリップフロップにイネーブル入出力信号ＥＩＯをシフトする。ここで入力されるイネーブル入出力信号ＥＩＯは、コントローラ５４０から供給される垂直同期信号である。
レベルシフタ５３４は、シフトレジスタ５３２からの電圧のレベルを、液晶パネル５１２の液晶素子とＴＦＴのトランジスタ能力とに応じた電圧のレベルにシフトする。この電圧レベルとしては、例えば２０Ｖ〜５０Ｖの高い電圧レベルが必要になる。
出力バッファ５３６は、レベルシフタ５３４によってシフトされた走査電圧をバッファリングして走査線に出力し、走査線を駆動する。
２． 演算増幅器
近年、表示画像の高精細化や液晶パネルの画面サイズの拡大によって、液晶パネルのデータ線の数が増加する傾向にある。液晶パネルのデータ線の数が増加すると、隣接するデータ線間の距離が小さくなって配線容量が増えていく。従って、所定の時間内にデータ線を駆動するためには、駆動能力の高い演算増幅器を用いることが求められる。
ところが、演算増幅器の消費電力は大きく、上述のようにデータ線ごとに出力バッファとして演算増幅器が設けられる。そのため、駆動能力を低下させることなく、低消費電力化を実現する演算増幅器を提供することが求められる。
更に、低消費電力化を目的として電源電圧レベルの低下と、階調数の増加とを両立させるために、演算増幅器の出力電圧を安定させると共に出力電圧範囲をより広くすることが求められる。
以下に述べる本実施形態の演算増幅器は、付加回路を設けることなく、レイアウト面積の増加を最小限に抑え、低消費電力で安定して出力電圧を生成すると共に出力電圧範囲を拡大させることができる。
２．１ 第１の構成例
図５に、本実施形態の第１の構成例の演算増幅器の回路図を示す。
図５の演算増幅器１００は、図３の演算増幅器ＯＰＣ１〜ＯＰＣＮのいずれかに適用される。この場合、入力電圧ＶｉｎはＤＡＣ５２８によって生成されたデータ電圧であり、出力電圧Ｖｏｕｔはデータ線に供給される駆動電圧である。
演算増幅器１００は、Ｎ型の差動増幅器１１０と、出力回路１２０とを含み、差動増幅器１１０及び出力回路１２０は、Ｐ型の半導体基板に形成される。演算増幅器１００は、いわゆるＡ級の増幅動作を行う演算増幅器（以下、単にＡ級の演算増幅器と略す）である。Ｎ型を第１導電型とした場合Ｐ型を第２導電型とすることができ、Ｐ型を第１導電型とした場合Ｎ型を第２の導電型とすることができる。
より具体的には、差動増幅器１１０は、Ｎ型の差動トランジスタ対ＤＩＦ１（第１の差動トランジスタ対）と、カレントミラー回路ＣＭ１と、電流源トランジスタＣＳ１（第１の電流源トランジスタ）とを含む。差動トランジスタ対ＤＩＦ１は、Ｎ型の金属酸化膜半導体（Metal Oxide Semiconductor：ＭＯＳ）トランジスタ（以下、単にトランジスタと略す）ＱＮ１、ＱＮ２により構成される。トランジスタＱＮ１のゲート電極には、入力電圧Ｖｉｎが供給される。トランジスタＱＮ２のゲート電極には、出力電圧Ｖｏｕｔが供給される。トランジスタＱＮ１、ＱＮ２のソース電極は、電流源トランジスタＣＳ１のドレイン電極に接続される。電流源トランジスタＣＳ１のソース電極には、接地電源（第２の電源側）の電圧ＶＳＳより低電位の電源の電圧ＶＥＥ１Ａが供給される。この電圧ＶＥＥ１Ａは、ソース領域の電圧である。また電流源トランジスタＣＳ１のチャネル領域が形成される不純物層には、電圧ＶＥＥ１Ｂが供給される。電圧ＶＥＥ１Ａ、ＶＥＥ１Ｂは、接地電源の電圧ＶＳＳより、電流源トランジスタＣＳ１の閾値電圧Ｖｔｈｎ以上、低い電位に設定されることが望ましい。電流源トランジスタＣＳ１のゲート電極には、ゲート電圧ＶＲＥＦ１が供給され、差動トランジスタ対ＤＩＦ１を構成するトランジスタＱＮ１、ＱＮ２のドレイン電流の和を生成する。
トランジスタＱＮ１、ＱＮ２のドレイン電極は、それぞれカレントミラー回路ＣＭ１を構成するＰ型のトランジスタＱＰ１、ＱＰ２のドレイン電極に接続される。トランジスタＱＰ１、ＱＰ２のゲート電極は互いに接続され、トランジスタＱＰ２のゲート電極及びドレイン電極も接続される。トランジスタＱＰ１、ＱＰ２のソース電極には、高電位側電源（第１の電源側）の電圧ＶＤＤが供給される。
このような構成の差動増幅器１１０では、入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔの差分に対応して差動増幅器１１０の出力ノードの電圧が変化する。
出力回路１２０は、Ｐ型の駆動トランジスタＤＱＰ１と、負荷駆動電流源として機能するＮ型のトランジスタＤＱＮ１とを含む。駆動トランジスタＤＱＰ１のソース電極には、高電位側電源の電圧ＶＤＤが供給され、駆動トランジスタＤＱＰ１のドレイン電圧が、出力電圧Ｖｏｕｔとなる。駆動トランジスタＤＱＰ１のゲート電極には、差動増幅器１１０の出力ノードであるトランジスタＱＰ１のドレイン電圧が供給される。駆動トランジスタＤＱＰ１のドレイン電極と、トランジスタＤＱＮ１のドレイン電極とが接続される。従って、駆動トランジスタＤＰＱ１は、高電位電源側に設けられ、差動増幅器１１０の出力ノードの電圧に基づいてゲート制御され、そのドレイン電圧を出力電圧Ｖｏｕｔとして生成する。
トランジスタＤＱＮ１のソース電極には、接地電源の電圧ＶＳＳが供給される。トランジスタＤＱＮ１のゲート電極には、ゲート電圧ＶＲＥＦ２が供給される。
この演算増幅器１００を構成するトランジスタのうち、差動増幅器１１０の動作電流を生成するＮ型の電流源トランジスタＣＳ１は、そのチャネル領域が形成される不純物層の電位が、他のトランジスタのチャネル領域が形成される不純物層の電位とは独立に設定されるトランジスタである。このような電流源トランジスタＣＳ１は、いわゆるトリプルウェル構造のトランジスタや、エピウェーハ構造のトランジスタや、ＳＯＩ（Silicon On Insulator）構造のトランジスタにより実現できる。そして、電流源トランジスタＣＳ１のゲート電圧が固定された状態で、該電流源トランジスタのチャネル領域が形成される不純物層の電位及び該電流源トランジスタのソース領域の電位の少なくとも１つが変更されることで、演算増幅器１００の電流駆動能力が制御される。
第１の構成例では、演算増幅器１００を構成するトランジスタのうち電流源トランジスタＣＳ１のみがトリプルウェル構造で構成され、演算増幅器１００を構成する残りのすべてのトランジスタがツインウェル構造で構成される。図５では、電流源トランジスタＣＳ１がトリプルウェル構造のトランジスタで実現された場合の等価回路を示している。
図６（Ａ）、図６（Ｂ）に、ツインウェル構造のトランジスタの断面図を模式的に示す。図６（Ａ）は、Ｎ型のトランジスタの断面図であり、図６（Ｂ）は、Ｐ型のトランジスタの断面図である。
図６（Ａ）では、Ｐ型半導体基板１３０に、Ｎ型の不純物を含む高濃度の不純物拡散層１３２、１３４がそれぞれドレイン領域及びソース領域として形成されると共に、Ｐ型の不純物を含む高濃度の不純物拡散層１３６が形成される。そして、不純物拡散層１３２、１３４に挟まれるＰ型半導体基板１３０の領域の上に、ゲート絶縁膜を介してゲート電極１３８が設けられる。不純物拡散層１３２にドレイン電圧ＶＤ１が供給され、不純物拡散層１３４、１３６に接地電源の電圧ＶＳＳが供給されている状態で、ゲート電極１３８にゲート電圧ＶＧ１を与えることで、チャネル領域が形成される。
図６（Ｂ）では、Ｐ型半導体基板１３０に、Ｎ型の不純物を含むＮ型ウェル（低濃度の不純物層。以下同様）１４０が形成される。そして、このＮ型ウェル１４０に、Ｐ型の不純物を含む高濃度の不純物拡散層１４２、１４４がそれぞれドレイン領域及びソース領域として形成されると共に、Ｎ型の不純物を含む高濃度の不純物拡散層１４６が形成される。そして、不純物拡散層１４２、１４４に挟まれるＮ型ウェル１４０の領域の上に、ゲート絶縁膜を介してゲート電極１４８が設けられる。不純物拡散層１４２にドレイン電圧ＶＤ２が供給され、不純物拡散層１４４、１４６に高電位側電源の電圧ＶＤＤが供給されている状態で、ゲート電極１４８にゲート電圧ＶＧ２を与えることで、チャネル領域が形成される。
図７に、図５の電流源トランジスタＣＳ１の断面図を模式的に示す。なお図７において、図５又は図６（Ａ）と同一部分には同一符号を付し、適宜説明を省略する。
トリプルウェル構造の場合、Ｐ型半導体基板１３０に、Ｎ型の不純物を含むＮ型ウェル１５０が形成される。そして、このＮ型ウェル１５０に、Ｐ型の不純物を含むＰ型ウェル１５２が形成される。このＰ型ウェル１５２に、Ｎ型の不純物を含む高濃度の不純物拡散層１５４、１５６がそれぞれドレイン領域及びソース領域として形成されると共に、Ｐ型の不純物を含む高濃度の不純物拡散層１５８が形成される。そして、不純物拡散層１５４、１５６に挟まれるＰ型ウェル１５２の領域の上に、ゲート絶縁膜を介してゲート電極１６０が設けられる。不純物拡散層１５４にドレイン電圧ＶＮＤ１が供給され、不純物拡散層１５６に電圧ＶＥＥ１Ａ、不純物拡散層１５８に電圧ＶＥＥ１Ｂが供給されている状態で、ゲート電極１６０にゲート電圧ＶＲＥＦ１を与えることで、チャネル領域が形成される。ここで、電圧ＶＥＥ１Ａは、電圧ＶＥＥ１Ｂより高電位である。
このとき、Ｎ型ウェル１５０には、Ｎ型の不純物を含む高濃度の不純物拡散層１６２を介して、ウェル電圧ＶＮＷ１が供給される。またＰ型半導体基板１３０には、Ｐ型の不純物を含む高濃度の不純物拡散層１６４を介して、接地電源の電圧ＶＳＳが供給される。ウェル電圧ＶＮＷ１は、接地電源の電圧ＶＳＳ及び電圧ＶＥＥ１Ａ、ＶＥＥ１Ｂより高電位の電圧であればよく、例えば高電位側電源の電圧ＶＤＤとすることができる。
図５において、電流源トランジスタＣＳ１の基板に模式的に接続されるダイオード素子は、図６のＰ型ウェル１５２、Ｎ型ウェル１５０及びＰ型半導体基板１３０によって形成される。
第１の構成例では、ゲート電圧ＶＲＥＦ１が固定電圧である。そして、電圧ＶＥＥ１Ａ、ＶＥＥ１Ｂの少なくとも１つの電位を変化させることで、電流源トランジスタＣＳ１が発生する電流値を制御する。この結果、出力回路１２０の駆動トランジスタＤＰＱ１の電流駆動能力もまた制御できる。こうすることで、製造ばらつき等を吸収してゲート電圧ＶＲＥＦ１を発生させる電圧発生回路を不要にできる上、ゲート電圧ＶＲＥＦ１に重畳されるノイズに起因した電流値の変動を抑え、より安定した電流を発生させることができるようになる。
図８に、電圧ＶＥＥ１Ａの電位を変化させるためのソース電圧制御回路の構成の概要のブロック図を示す。
このソース電圧制御回路１２２には、第１〜第Ｐ（Ｐは２以上の整数）のソース電圧ＶＥＥ１Ａ１〜ＶＥＥ１ＡＰが供給される。ソース電圧制御回路１２２は、ソース電圧制御信号に基づいて、例えば電源回路５４２によって生成される第１〜第Ｐのソース電圧ＶＥＥ１Ａ１〜ＶＥＥ１ＡＰのいずれか１つを電圧ＶＥＥ１Ａとして出力する。第１〜第Ｐのソース電圧ＶＥＥ１Ａ１〜ＶＥＥ１ＡＰは、例えば接地電圧より低電位の電圧とすることができる。ソース電圧制御信号は、演算増幅器１００の出力電圧Ｖｏｕｔの立ち上がり期間及び立ち下がり期間の少なくとも１つの期間で変化する信号とすることができる。このようなソース電圧制御信号は、データ線駆動回路５２０において生成される。演算増幅器１００は、このようなソース電圧制御回路１２２を含むことができる。
図９に、電圧ＶＥＥ１Ｂの電位を変化させるためのウェル電圧制御回路の構成の概要のブロック図を示す。
このウェル電圧制御回路１２４には、例えば電源回路５４２によって生成される第１〜第Ｑ（Ｑは２以上の整数）のウェル電圧ＶＥＥ１Ｂ１〜ＶＥＥ１ＢＱが供給される。ウェル電圧制御回路１２４は、ウェル電圧制御信号に基づいて、第１〜第Ｑのウェル電圧ＶＥＥ１Ｂ１〜ＶＥＥ１ＢＱのいずれか１つを（ウェル）電圧ＶＥＥ１Ｂとして出力する。ウェル電圧制御信号は、演算増幅器１００の出力電圧Ｖｏｕｔの立ち上がり期間及び立ち下がり期間の少なくとも１つの期間で変化する信号とすることができる。第１〜第Ｐのウェル電圧ＶＥＥ１Ｂ１〜ＶＥＥ１ＢＱは、例えば接地電圧より低電位の電圧とすることができる。このようなウェル電圧制御信号は、データ線駆動回路５２０において生成される。
演算増幅器１００は、ソース電圧制御回路１２２及びウェル電圧制御回路１２４の少なくとも１つを含むことができ、電流源トランジスタＣＳ１のソース電圧及びウェル電圧の少なくとも１つを変化させることができる。なお電圧ＶＥＥ１Ａと電圧ＶＥＥ１Ｂとを同電位にして、ソース電圧制御回路１２２及びウェル電圧制御回路１２４の一方を省略する構成であってもよい。以下では、電圧ＶＥＥと表記した場合、電圧ＶＥＥ１Ａと電圧ＶＥＥ１Ｂが同電位の電圧に設定され、該電圧が電圧ＶＥＥであるものとする。
本実施形態の第１の構成例における演算増幅器１００では、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔより電位が高くなると、トランジスタＱＮ１のドレイン電極及びソース電極間のインピーダンスがトランジスタＱＮ２のドレイン電極及びソース電極間のインピーダンスより低くなる。そのため、トランジスタＱＮ１のドレイン電極の電位が低くなり、駆動トランジスタＤＱＰ１はオンする方向に変化する。その結果、出力電圧Ｖｏｕｔの電位が上昇する。
一方、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔより電位が低くなると、トランジスタＱＮ１のドレイン電極及びソース電極間のインピーダンスがトランジスタＱＮ２のドレイン電極及びソース電極間のインピーダンスより高くなる。そのため、トランジスタＱＮ１のドレイン電極の電位が高くなり、駆動トランジスタＤＱＰ１はオフする方向に変化する。その結果、出力電圧Ｖｏｕｔの電位が下降する。以上のように、演算増幅器１００は、入力電圧Ｖｉｎとほぼ同じ電位となる出力電圧Ｖｏｕｔを出力する。
ところで、第１の構成例では、電流源トランジスタＣＳ１のみがトリプルウェル構造で構成される。こうすることで、第１の構成例の演算増幅器の出力電圧範囲を拡大させることが可能となる。
図１０に、本実施形態の第１の構成例の演算増幅器の出力電圧範囲の説明図を示す。
駆動回路に適用される演算増幅器は、データ線毎に設けられるため、図６（Ａ）、図６（Ｂ）に示すような、レイアウト面積がより小さく、且つ低コストのツインウェル構造のトランジスタにより構成される。このようなトランジスタにより構成されるＡ級の演算増幅器は、高電位側電源の電圧ＶＤＤと第１の低電位側電源の電圧ＶＳＳ（接地電源の電圧）との間を動作電源電圧範囲とする。しかしながら、差動増幅器の差動トランジスタ対を構成するＮ型のトランジスタのソース電圧を基準に、該トランジスタのゲート電極に供給される入力電圧Ｖｉｎがその閾値電圧Ｖｔｈｎより低い場合、このトランジスタは動作しない。そのため、電圧ＶＳＳから閾値電圧Ｖｔｈｎまでの範囲は、入力不感帯となる。これにより、動作電源電圧範囲がＶＲ１であるにもかかわらず、演算増幅器が実際に動作する範囲がＶＲ２になってしまう。
これに対し、第１の構成例では、差動増幅器１１０の電流源トランジスタＣＳ１のソース電極等には、第２の低電位側電源の電圧ＶＥＥが供給される。即ち、電流源トランジスタＣＳ１のみをトリプルウェル構造とすることで、ツインウェル構造のトランジスタと比較して、より多くの電流を発生させることができる。このため、差動増幅器の差動トランジスタ対を構成するＮ型のトランジスタのソース電圧を基準に、該トランジスタのゲート電極に供給される入力電圧Ｖｉｎがその閾値電圧Ｖｔｈｎより低い場合であっても、該トランジスタのドレイン電流を発生させてトランジスタとして動作させることが可能となる。この結果、差動増幅器１１０のトランジスタＱＮ１、ＱＮ２の入力不感帯の電位を下げることができ、高電位側電源の電圧ＶＤＤと第２の低電位側電源の電圧ＶＥＥとの間を動作電源電圧範囲ＶＲ３とし、出力電圧範囲を高電位側電源の電圧ＶＤＤと第１の低電位側電源の電圧ＶＳＳ（接地電源の電圧）との間の範囲ＶＲ４とすることができる。
そして、電流源として電流源トランジスタＣＳ１、トランジスタＤＱＮ１のみが動作するため、余分な付加回路を設けた場合と比較して電流経路を増加させることなく、消費電流の増大を抑えることができる。
図１１に、第１の構成例における演算増幅器１００の制御例の説明図を示す。
図１１では、縦軸に演算増幅器１００の出力電圧Ｖｏｕｔの電圧、横軸に時間を示し、出力電圧Ｖｏｕｔの立ち上がり期間及び立ち下がり期間における出力電圧Ｖｏｕｔの動作波形とその制御例を示している。
図１１に示すように、出力電圧Ｖｏｕｔの立ち上がり期間では、駆動トランジスタＤＱＰ１の電流駆動能力がトランジスタＤＱＮ１の電流駆動能力より高くなるように、電流源トランジスタＣＳ１のソース領域及び該ソース領域が形成される不純物層（ウェル）の少なくとも１つの電位が変更される。
即ち、電流源トランジスタＣＳ１のソース領域の電位（電圧ＶＥＥ１Ａの電位）のみが変更される場合には、トランジスタＤＱＮ１の電流駆動能力が一定のとき、出力電圧Ｖｏｕｔの立ち上がり期間において電流源トランジスタＣＳ１のソース領域に設定される電位が、出力電圧Ｖｏｕｔの立ち下がり期間において該ソース領域に設定される電位より低電位となるように変更される。この結果、差動増幅器１１０の動作電流が増加し、駆動トランジスタＤＱＰ１の電流駆動能力をより高めることができるようになる。
またトランジスタＤＱＮ１の電流駆動能力が一定のとき、出力電圧Ｖｏｕｔの立ち下がり期間において電流源トランジスタＣＳ１のソース領域に設定される電位が、出力電圧Ｖｏｕｔの立ち下がり期間において該ソース領域に設定される電位より高電位となるように変更される。この結果、差動増幅器１１０の動作電流が減少し、駆動トランジスタＤＱＰ１の電流駆動能力をより低くできるようになる。
以上のように、ソース領域の電位は、出力電圧Ｖｏｕｔの立ち上がり期間に設定された電位が出力電圧Ｖｏｕｔの立ち下がり期間に設定された電位より低電位となるように変更することで、駆動トランジスタＤＱＰ１の電流駆動能力が制御される。
更に、電流源トランジスタＣＳ１のソース領域が形成される不純物層の電位（電圧ＶＥＥ１Ｂの電位）のみが変更される場合には、トランジスタＤＱＮ１の電流駆動能力が一定のとき、出力電圧Ｖｏｕｔの立ち上がり期間において該不純物層に設定される電位が、出力電圧Ｖｏｕｔの立ち下がり期間において該不純物層の電位よりも高電位となるように変更される。この結果、差動増幅器１１０の動作電流が増加し、駆動トランジスタＤＱＰ１の電流駆動能力をより高めることができるようになる。
またトランジスタＤＱＮ１の電流駆動能力が一定のとき、出力電圧Ｖｏｕｔの立ち下がり期間において上記の不純物層の電位が、出力電圧Ｖｏｕｔの立ち下がり期間において該不純物層の電位よりも低電位となるように変更される。この結果、差動増幅器１１０の動作電流が減少し、駆動トランジスタＤＱＰ１の電流駆動能力をより低くできる。
以上のように、電流源トランジスタＣＳ１のチャネル領域が形成される不純物層は、出力電圧Ｖｏｕｔの立ち上がり期間に設定された電位が出力電圧Ｖｏｕｔの立ち下がり期間に設定された電位より高電位となるように変更される。
図１２に、出力電圧Ｖｏｕｔの立ち上がり期間における電圧ＶＥＥ及びウェル電圧ＶＮＷ１の制御例を示す。
トランジスタＤＱＮ１の電流駆動能力が一定のとき、出力電圧Ｖｏｕｔの立ち上がり期間において駆動トランジスタＤＱＰ１の電流駆動能力を高めるために、電圧ＶＥＥ１Ａを固定した状態で上述のように電圧ＶＥＥ１Ｂを制御できる。或いは、駆動トランジスタＤＱＰ１の電流駆動能力を高めるために、電圧ＶＥＥ１Ｂを固定した状態で上述のようにソース領域の電圧ＶＥＥ１Ａを制御できる。或いはまた、駆動トランジスタＤＱＰ１の電流駆動能力を高めるために、電圧ＶＥＥ１Ａ及び電圧ＶＥＥ１Ｂを制御してもよい。
なお図１２では、出力電圧Ｖｏｕｔの立ち上がり期間における電圧ＶＥＥ１Ａ、ＶＥＥ１Ｂの制御例を示したが、出力電圧Ｖｏｕｔの立ち下がり期間についても同様である。
このように、ゲート制御により電流源トランジスタＣＳ１の電流値を変更するのではなく、ソース領域又は不純物層の電位を制御するため、上述のように製造ばらつきを吸収するゲート電圧の電圧発生回路を不要にできる上、ゲート電圧ＶＲＥＦ１に重畳されるノイズに起因した電流値の変動を抑え、より安定した電流を発生させることができるようになる。更に、駆動に必要な期間のみ電流源トランジスタＣＳ１の電流値を増加させることができるので、演算増幅器１００の電流駆動能力を低くすることなく低消費電力化を図ることができる。
以上のように第１の構成例によれば、電流源トランジスタＣＳ１のみをトリプルウェル構造とすることで回路規模の増大を抑えつつ、低消費電力で、出力電圧範囲を拡大させることができる。
なお第１の構成例では、電流源トランジスタＣＳ１のみがトリプルウェル構造である場合について説明したが、図５に示すトランジスタのすべてをトリプルウェル構造にしてもよい。この場合、レイアウト面積が大きくなってしまうが、各トランジスタの特性を揃えることが容易となるため、演算増幅器の各種特性の調整が容易となるという効果がある。
２．１．１ 第１の構成例の変形例
第１の構成例では、演算増幅器がＰ型半導体基板に形成される場合について説明したが、本実施形態はこれに限定されるものではない。第１の構成例の変形例では、演算増幅器がＮ型半導体基板に形成される。
図１３に、第１の構成例の変形例における演算増幅器の回路図を示す。なお図１３において、図５と同一部分には同一符号を付し、適宜説明を省略する。
図１３の演算増幅器１７０が図５の演算増幅器１００と異なる点では、半導体基板の導電型が異なることに起因して電流源トランジスタＣＳ１の等価回路が異なる点である。
図１４（Ａ）、図１４（Ｂ）に、ツインウェル構造のトランジスタの断面図を模式的に示す。図１４（Ａ）は、Ｎ型のトランジスタの断面図であり、図１４（Ｂ）は、Ｐ型のトランジスタの断面図である。図１４（Ａ）、図１４（Ｂ）が、図６（Ａ）、図６（Ｂ）と異なる点は、半導体基板の導電型が異なり、それに起因した構成が異なる点であるが、ツインウェル構造のトランジスタの構成は公知であるため説明を省略する。
図１５に、図１３の電流源トランジスタＣＳ１の断面図を模式的に示す。なお図１５において、図１３と同一部分には同一符号を付し、適宜説明を省略する。
図１５では、Ｎ型半導体基板１８０に、Ｐ型の不純物を含むＰ型ウェル１８２が形成される。そして、このＰ型ウェル１８２に、Ｎ型の不純物を含むＮ型ウェル１８４が形成される。このＮ型ウェル１８２に、Ｐ型の不純物を含むＰ型ウェル１８６が形成される。
このＰ型ウェル１８６に、Ｎ型の不純物を含む高濃度の不純物拡散層１８８、１９０がそれぞれドレイン領域及びソース領域として形成されると共に、Ｐ型の不純物を含む高濃度の不純物拡散層１９２が形成される。そして、不純物拡散層１８８、１９０に挟まれるＰ型ウェル１８６の領域の上に、ゲート絶縁膜を介してゲート電極１９４が設けられる。不純物拡散層１８８にドレイン電圧ＶＮＤ２が供給され、不純物拡散層１９０に電圧ＶＥＥ１Ａ、不純物拡散層１９２に電圧ＶＥＥ１Ｂが供給されている状態で、ゲート電極１９４にゲート電圧ＶＲＥＦ１を与えることで、チャネル領域が形成される。
このとき、Ｎ型ウェル１８４には、Ｎ型の不純物を含む高濃度の不純物拡散層１９６を介して、ウェル電圧ＶＮＷ２が供給される。またＰ型ウェル１８２には、Ｐ型の不純物を含む高濃度の不純物拡散層１９８を介して、接地電源の電圧ＶＳＳが供給される。そしてＮ型半導体基板１８０には、Ｎ型の不純物を含む高濃度の不純物拡散層１９９を介して、基板電圧ＶＮＳＵＢが供給される。ウェル電圧ＶＮＷ２は、接地電源の電圧ＶＳＳ及び電圧ＶＥＥ１Ａ、ＶＥＥ１Ｂより高電位の電圧であればよく、例えば高電位側電源の電圧ＶＤＤとすることができる。基板電圧ＶＮＳＵＢは、接地電源の電圧ＶＳＳより高電位の電圧であればよく、例えば高電位側電源の電圧ＶＤＤとすることができる。
図１３において、電流源トランジスタＣＳ１の基板に模式的に接続されるダイオード素子は、図１５のＰ型ウェル１８６、Ｎ型ウェル１８４、Ｐ型ウェル１８２及びＮ型半導体基板１８０によって形成される。
第１の構成例の変形例では、電流源トランジスタＣＳ１のソース領域の電圧は第１の構成例と同様に電圧ＶＥＥ１Ａであり、電流源トランジスタＣＳ１のチャネル領域が形成される不純物層の電圧は、電圧ＶＥＥ１Ｂであり、第１の構成例と同様に各電圧が制御される。
以上のように第１の構成例の変形例によれば、第１の変形例と同様に、電流源トランジスタＣＳ１のみをトリプルウェル構造とすることで回路規模の増大を抑えつつ、低消費電力で、出力電圧範囲を拡大させることができる。
なお第１の構成例の変形例では、電流源トランジスタＣＳ１のみがトリプルウェル構造である場合について説明したが、図１３に示すトランジスタのすべてをトリプルウェル構造にしてもよい。この場合、レイアウト面積が大きくなってしまうが、各トランジスタの特性を揃えることが容易となるため、演算増幅器の各種特性の調整が容易となるという効果がある。
２．２ 第２の構成例
第１の構成例ではＡ級の演算増幅器に適用した場合ついて説明したが、本実施形態ではＡ級の演算増幅器に限定されるものではない。第２の構成例では、ＡＢ級の演算増幅器について適用した場合について説明する。
図１６に、本実施形態の第２の構成例の演算増幅器の回路図を示す。なお図１６において、図５と同一部分には同一符号を付し、適宜説明を省略する。
図１６の演算増幅器２００は、図３の演算増幅器ＯＰＣ１〜ＯＰＣＮのいずれかに適用される。この場合、入力電圧ＶｉｎはＤＡＣ５２８によって生成されたデータ電圧であり、出力電圧Ｖｏｕｔはデータ線に供給される駆動電圧である。
演算増幅器２００は、Ｎ型の差動増幅器（第１の差動増幅器）２１０と、Ｐ型の差動増幅器（第２の差動増幅器）２２０と、出力回路２３０とを含む。Ｎ型の差動増幅器２１０、Ｐ型の差動増幅器２２０及び出力回路２３０は、Ｐ型半導体基板に形成される。演算増幅器２００は、いわゆるＡＢ級の演算増幅器である。
より具体的には、Ｎ型の差動増幅器２１０は、図５の差動増幅器１１０と同様の構成である。即ち、Ｎ型の差動増幅器２１０（第１の差動増幅器）は、入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔそれぞれがゲートに供給されるＮ型の差動トランジスタ対ＤＩＦ１（第１の差動トランジスタ対）と、差動トランジスタ対ＤＩＦ１を構成するトランジスタＱＮ１、ＱＮ２のドレイン電流の和を生成するＮ型の電流源トランジスタＣＳ１（第１の電流源トランジスタ）とを有し、入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔの差分を増幅する。
Ｐ型の差動増幅器２２０は、Ｐ型の差動トランジスタ対ＤＩＦ２（第２の差動トランジスタ対）と、カレントミラー回路ＣＭ２と、電流源トランジスタＣＳ２（第２の電流源トランジスタ）とを含む。差動トランジスタ対は、Ｐ型のトランジスタＱＰ１１、ＱＰ１２により構成される。トランジスタＱＰ１１のゲート電極には、入力電圧Ｖｉｎが供給される。トランジスタＱＰ１２のゲート電極には、出力電圧Ｖｏｕｔが供給される。トランジスタＱＰ１１、ＱＰ１２のソース電極は、電流源トランジスタＣＳ２のドレイン電極に接続される。電流源トランジスタＣＳ２のソース電極には、高電位側電源の電圧ＶＤＤが供給される。電流源トランジスタＣＳ２のゲート電極には、ゲート電圧ＶＢＮが供給され、差動トランジスタ対ＤＩＦ２を構成するトランジスタＱＰ１１、ＱＰ１２のドレイン電流の和を生成する。
トランジスタＱＰ１１、ＱＰ１２のドレイン電極は、それぞれカレントミラー回路ＣＭ２を構成するＮ型のトランジスタＱＮ１１、ＱＮ１２のドレイン電極に接続される。トランジスタＱＮ１１、ＱＮ１２のゲート電極は互いに接続され、トランジスタＱＮ１２のゲート電極及びドレイン電極も接続される。トランジスタＱＮ１１、ＱＮ１２のソース電極には、接地電源の電圧ＶＳＳが供給される。
即ち、Ｐ型の差動増幅器２２０（第２の差動増幅器）は、入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔそれぞれがゲートに供給されるＰ型の差動トランジスタ対ＤＩＦ２（第２の差動トランジスタ対）と、差動トランジスタ対ＤＩＦ２を構成するトランジスタＱＰ１１、ＱＰ１２のドレイン電流の和を生成するＰ型の電流源トランジスタＣＳ２（第２の電流源トランジスタ）とを有し、入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔの差分を増幅する。
このような構成のＰ型の差動増幅器２２０では、Ｎ型の差動増幅器２１０と同様に、入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔの差分に対応して差動増幅器２２０の出力ノードの電圧が変化する。
出力回路２３０は、Ｐ型の駆動トランジスタＤＱＰ１１と、Ｎ型の駆動トランジスタＤＱＮ１１とを含む。駆動トランジスタＤＱＰ１１のソース電極には、高電位側電源の電圧ＶＤＤが供給され、駆動トランジスタＤＱＰ１１のドレイン電圧が、出力電圧Ｖｏｕｔとなる。駆動トランジスタＤＱＰ１１のゲート電極には、Ｎ型の差動増幅器２１０の出力ノードであるトランジスタＱＰ１１のドレイン電極の電圧が供給される。
駆動トランジスタＤＱＮ１１のソース電極には、接地電源の電圧ＶＳＳが供給され、駆動トランジスタＤＱＮ１１のドレイン電圧が、出力電圧Ｖｏｕｔとなる。駆動トランジスタＤＱＮ１１のゲート電極には、Ｐ型の差動増幅器２２０の出力ノードであるトランジスタＱＰ１１のドレイン電極の電圧が供給される。駆動トランジスタＤＱＰ１のドレイン電極と、駆動トランジスタＤＱＮ１１のドレイン電極とが接続される。
即ち、駆動トランジスタＤＱＰ１１は、高電位電源（第１の電源）側に設けられ、差動増幅器２１０の出力ノードの電圧に基づいてゲート制御され、そのドレイン電圧を出力電圧として生成する。また駆動トランジスタＤＱＮ１１は、低電位電源（第２の電源）側に設けられ、差動増幅器２２０の出力ノードの電圧に基づいてゲート制御され、そのドレイン電圧を出力電圧として生成する。
図１６の演算増幅器２００を構成するトランジスタのうち、Ｎ型の差動増幅器２１０の動作電流を生成するＮ型の電流源トランジスタＣＳ１は、そのチャネル領域が形成される不純物層の電位が、他のトランジスタのチャネル領域が形成される不純物層の電位とは独立に設定されるトランジスタである。このような電流源トランジスタＣＳ１は、いわゆるトリプルウェル構造のトランジスタや、エピウェーハ構造のトランジスタや、ＳＯＩ構造のトランジスタにより実現できる。
第２の構成例では、演算増幅器２００を構成するトランジスタのうちＮ型の差動増幅器２１０の電流源トランジスタＣＳ１のみがトリプルウェル構造で構成され、演算増幅器２００を構成する残りのすべてのトランジスタがツインウェル構造で構成される。図１６では、電流源トランジスタＣＳ１がトリプルウェル構造のトランジスタで実現された場合の等価回路を示している。
次に、第２の構成例における演算増幅器２００の動作について説明する。まず、Ｎ型の差動増幅器２１０では、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔより電位が高くなると、トランジスタＱＮ１のドレイン電極及びソース電極間のインピーダンスがトランジスタＱＮ２のドレイン電極及びソース電極間のインピーダンスより低くなる。そのため、トランジスタＱＮ１のドレイン電極の電位が低くなり、駆動トランジスタＤＱＰ１１はオンする方向に変化する。
これに対してＰ型の差動増幅器２２０では、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔより電位が高くなると、トランジスタＱＰ１１のドレイン電極及びソース電極間のインピーダンスがトランジスタＱＰ１２のドレイン電極及びソース電極間のインピーダンスより高くなる。そのため、トランジスタＱＰ１１のドレイン電極の電位が低くなり、駆動トランジスタＤＱＮ１１はオフする方向に変化する。
従って、演算増幅器２００では、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔより電位が高くなるとき、出力電圧Ｖｏｕｔの電位が上昇する。
これとは逆に、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔより電位が低くなると、Ｎ型の差動増幅器２１０では、トランジスタＱＮ１のドレイン電極及びソース電極間のインピーダンスがトランジスタＱＮ２のドレイン電極及びソース電極間のインピーダンスより高くなる。そのため、トランジスタＱＮ１のドレイン電極の電位が高くなり、駆動トランジスタＤＱＰ１１はオフする方向に変化する。
これに対してＰ型の差動増幅器２２０では、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔより電位が低くなると、トランジスタＱＰ１１のドレイン電極及びソース電極間のインピーダンスがトランジスタＱＰ１２のドレイン電極及びソース電極間のインピーダンスより低くなる。そのため、トランジスタＱＰ１１のドレイン電極の電位が高くなり、駆動トランジスタＤＱＮ１１はオンする方向に変化する。
従って、演算増幅器２００では、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔより電位が低くなるとき、出力電圧Ｖｏｕｔの電位が下降する。
ところで、第２の構成例では、Ｎ型の差動増幅器２１０の電流源トランジスタＣＳ１のみがトリプルウェル構造で構成される。こうすることで、第２の構成例の演算増幅器の出力電圧範囲を拡大させることが可能となる。
図１７に、本実施形態の第２の構成例の演算増幅器の出力電圧範囲の説明図を示す。
図１７においても、電圧ＶＥＥ１Ａ、ＶＥＥ１Ｂが同じ電圧ＶＥＥであるものとする。ＡＢ級の演算増幅器は、高電位側電源の電圧ＶＤＤ０と第１の低電位側電源の電圧ＶＳＳ（接地電源の電圧）との間を動作電源電圧範囲とする。しかしながら、Ｎ型の差動増幅器の差動トランジスタ対を構成するＮ型のトランジスタのソース電圧を基準に、該トランジスタのゲート電極に供給される入力電圧Ｖｉｎが閾値電圧Ｖｔｈｎより低い場合、このトランジスタは動作しない。そのため、電圧ＶＳＳから閾値電圧Ｖｔｈｎまでの範囲は、入力不感帯となる。また電流源トランジスタＣＳ２の閾値電圧をＶｔｈｐとすると、接地電源の電圧ＶＳＳを基準に、該トランジスタのゲート電圧に供給される入力電圧Ｖｉｎが（ＶＤＤ０−｜Ｖｔｈｐ｜）より高い場合、このトランジスタは動作しない。そのため、電圧ＶＤＤから（ＶＤＤ−｜Ｖｔｈｐ｜）までの範囲は、入力不感帯となる。これにより、動作電源電圧範囲がＶＲ１１であるにもかかわらず、演算増幅器が実際に動作する範囲がＶＲ１２になってしまう。
これに対し、第２の構成例では、Ｎ型の差動増幅器２１０及びＰ型の差動増幅器２２０のうちＮ型の差動増幅器２１０の電流源トランジスタＣＳ１のみトリプルウェル構造で構成し、電流源トランジスタＣＳ１のソース電極に電圧ＶＥＥを供給するようにしている。また、Ｐ型の差動増幅器２２０の電流源トランジスタＣＳ２はツインウェル構造のまま、該電流源トランジスタＣＳ２のソース電極には、高電位側電源の電圧ＶＤＤ０より電位の高い電圧ＶＤＤを供給するようにしている。これは、接地電源の電圧ＶＳＳより低電位の電圧を供給するためにはＮ型のトランジスタをトリプルウェル構造とする必要がある一方、電圧ＶＤＤがＰ型のトランジスタの耐圧範囲内であればツインウェル構造で十分だからである。
この結果、Ｎ型の差動増幅器２１０の差動トランジスタ対を構成するＮ型のトランジスタのソース電圧を基準に、該トランジスタのゲート電極に供給される入力電圧Ｖｉｎが閾値電圧Ｖｔｈｎより低い場合であっても、該トランジスタのドレイン電流を発生させてトランジスタとして動作させることが可能となる。従って、Ｎ型の差動増幅器２１０のトランジスタＱＮ１、ＱＮ２の入力不感帯の電位を下げることができる。また接地電源の電圧ＶＳＳを基準に、Ｐ型の差動増幅器２２０の差動トランジスタ対を構成するＰ型のトランジスタに供給される入力電圧Ｖｉｎが（ＶＤＤ−｜Ｖｔｈｐ｜）より高い場合であっても、該トランジスタのドレイン電流を発生させてトランジスタとして動作させることが可能となる。従って、Ｐ型の差動増幅器２２０のトランジスタＱＰ１１、ＱＰ１２の入力不感帯の電位を上げることができる。
以上のように、演算増幅器２００では、高電位側電源の電圧ＶＤＤと第２の低電位側電源の電圧ＶＥＥとの間を動作電源電圧範囲ＶＲ１３とし、出力電圧範囲を高電位側電源の電圧ＶＤＤ０と第１の低電位側電源の電圧ＶＳＳ（接地電源の電圧）との間の範囲ＶＲ１４とすることができる。
図１８に、第２の構成例における演算増幅器２００の制御例の説明図を示す。
図１８では、縦軸に演算増幅器２００の出力電圧Ｖｏｕｔの電圧、横軸に時間を示し、出力電圧Ｖｏｕｔの立ち上がり期間及び立ち下がり期間における出力電圧Ｖｏｕｔの動作波形とその制御例を示している。
図１８に示すように、出力電圧Ｖｏｕｔの立ち上がり期間では、駆動トランジスタＤＱＰ１１の電流駆動能力が駆動トランジスタＤＱＮ１１の電流駆動能力より高くなるように、電流源トランジスタＣＳ１のソース領域及び該ソース領域が形成される不純物層の少なくとも１つの電位が変更される。
即ち、出力電圧Ｖｏｕｔの立ち上がり期間では、電流源トランジスタＣＳ１の動作電流を増加させて駆動トランジスタＤＱＰ１１の電流駆動能力を高める。そのため、第１の構成例で説明した制御と同様に、電流源トランジスタＣＳ１のソース領域の電位（電圧ＶＥＥ１Ａの電位）及び該ソース領域が形成される不純物層の電位（電圧ＶＥＥ１Ｂの電位）の少なくとも１つを変化させる。
更に、出力電圧Ｖｏｕｔが一定となる出力一定期間では、駆動トランジスタＤＱＰ１１、ＤＱＮ１１の電流駆動能力が等しくなるように、電流源トランジスタＣＳ１のソース領域の電位及び該ソース領域が形成される不純物層の電位の少なくとも１つを設定する。
そして出力電圧Ｖｏｕｔの立ち上がり期間では、駆動トランジスタＤＱＰ１１の電流駆動能力が駆動トランジスタＤＱＮ１１の電流駆動能力より低くなるように、電流源トランジスタＣＳ１のソース領域及び該ソース領域が形成される不純物層の少なくとも１つの電位が変更される。
即ち、出力電圧Ｖｏｕｔの立ち下がり期間では、電流源トランジスタＣＳ１の動作電流を減少させて駆動トランジスタＤＱＰ１１の電流駆動能力が低くなるようにする。そのため、第１の構成例で説明した制御と同様に、電流源トランジスタＣＳ１のソース領域の電位（電圧ＶＥＥ１Ａの電位）及び該ソース領域が形成される不純物層の電位（電圧ＶＥＥ１Ｂの電位）の少なくとも１つを変化させる。
以上のように第２の構成例によれば、電流源トランジスタＣＳ１のみをトリプルウェル構造とすることで回路規模の増大を抑えつつ、低消費電力で、安定して出力電圧を生成すると共に出力電圧範囲を拡大させることができる。
２．２．１ 第２の構成例の第１の変形例
なお第２の構成例では、Ｎ型の差動増幅器２１０及びＰ型の差動増幅器２２０のうちＮ型の差動増幅器２１０の電流源トランジスタＣＳ１のみがトリプルウェル構造である場合について説明したが、これに限定されるものではない。
一般に、ＡＢ級の演算増幅器の場合、駆動トランジスタＤＱＰ１１、ＤＱＮ１１の電流駆動能力に応じて出力電圧Ｖｏｕｔが変化するため、出力電圧Ｖｏｕｔの立ち上がり及び立ち下がりを揃えることができることが望ましい。このとき、駆動トランジスタＤＱＰ１１、ＤＱＮ１１の電流駆動能力を制御する差動増幅器２１０、２２０の動作電流が同じ場合、駆動トランジスタＤＱＰ１１、ＤＱＮ１１の電流駆動能力を容易に調整することができる。従って、Ｐ型の差動増幅器２２０の電流源トランジスタＣＳ２もまたトリプルウェル構造であることが望ましい。こうすることで、両者が発生する電流値を容易に揃えることが可能となる。
図１９に、第２の構成例の第１の変形例における演算増幅器の回路図を示す。なお図１９において、図１６と同一部分には同一符号を付し、適宜説明を省略する。
図１９の演算増幅器２５０が図１６の演算増幅器２００と異なる点では、Ｐ型の差動増幅器２２０の電流源トランジスタＣＳ２がトリプルウェル構造で構成されている点である。図１９では、電流源トランジスタＣＳ２がトリプルウェル構造のトランジスタで実現された場合の等価回路を示している。
図２０に、図１９の電流源トランジスタＣＳ２の断面図を模式的に示す。なお図２０において、図１９と同一部分には同一符号を付し、適宜説明を省略する。
図２０では、Ｐ型半導体基板２６０に、Ｎ型の不純物を含むＮ型ウェル２６２が形成される。そして、このＮ型ウェル２６２に、Ｐ型の不純物を含むＰ型ウェル２６４が形成される。このＰ型ウェル２６４に、Ｎ型の不純物を含むＮ型ウェル２６６が形成される。
このＮ型ウェル２６６に、Ｐ型の不純物を含む高濃度の不純物拡散層２６８、２７０がそれぞれドレイン領域及びソース領域として形成されると共に、Ｎ型の不純物を含む高濃度の不純物拡散層２７２が形成される。そして、不純物拡散層２６８、２７０に挟まれるＮ型ウェル２６６の領域の上に、ゲート絶縁膜を介してゲート電極２７４が設けられる。不純物拡散層２６８にドレイン電圧ＶＮＤ２が供給され、不純物拡散層２７０に電圧ＶＤＤ２Ａ、不純物拡散層２７２に電圧ＶＤＤ２Ｂが供給されている状態で、ゲート電極２７４にゲート電圧ＶＢＰを与えることで、チャネル領域が形成される。電圧ＶＤＤ２Ａは電圧ＶＤＤ２Ｂより低電位である。
このとき、Ｐ型ウェル１８４は、Ｐ型の不純物を含む高濃度の不純物拡散層２７６を介して、ウェル電圧ＶＰＷ１が供給される。またＮ型ウェル２６２は、Ｎ型の不純物を含む高濃度の不純物拡散層２７８を介して、ウェル電圧ＶＮＷ３が供給される。そしてＰ型半導体基板２６０は、Ｐ型の不純物を含む不純物拡散層２７９を介して、接地電源の電圧ＶＳＳが供給される。ウェル電圧ＶＰＷ１は、電圧ＶＤＤ２Ａ、ＶＤＤ２Ｂより低電位の電圧であればよく、ウェル電圧ＶＮＷ３は、接地電源の電圧ＶＳＳ及びウェル電圧ＶＰＷ１より高電位の電圧であればよい。
図１９において、電流源トランジスタＣＳ２の基板に模式的に接続されるダイオード素子は、図２０のＮ型ウェル２６６、Ｐ型ウェル２６４、Ｎ型ウェル２６２及びＰ型半導体基板２６０によって形成される。
第２の構成例の第１の変形例では、図１８の出力電圧Ｖｏｕｔの立ち上がり期間では、駆動トランジスタＤＱＰ１１の電流駆動能力が駆動トランジスタＤＱＮ１１の電流駆動能力より高くなるように、電流源トランジスタＣＳ１のソース領域及び該ソース領域が形成される不純物層の少なくとも１つの電位、電流源トランジスタＣＳ２のソース領域及び該ソース領域が形成される不純物層の少なくとも１つの電位が変更される。
即ち、図１８の出力電圧Ｖｏｕｔの立ち上がり期間では、電流源トランジスタＣＳ１の動作電流を増加させて駆動トランジスタＤＱＰ１１の電流駆動能力を高めると共に、電流源トランジスタＣＳ２の動作電流を減少させて駆動トランジスタＤＱＮ１１の電流駆動能力が低くなるようにする。そのため、第１の構成例で説明した制御と同様に、電流源トランジスタＣＳ１のソース領域の電位（電圧ＶＥＥ１Ａの電位）及び該ソース領域が形成される不純物層の電位（電圧ＶＥＥ１Ｂの電位）の少なくとも１つを変化させる。また電流源トランジスタＣＳ２のソース領域の電位（電圧ＶＤＤ２Ａの電位）又は該ソース領域が形成される不純物層の電位（電圧ＶＤＤ２Ｂの電位）の少なくとも１つを変更する。なお電流源トランジスタＣＳ２は、Ｐ型のトランジスタであるため、該トランジスタのソース領域の電位（電圧ＶＤＤ２Ａの電位）を低くしたり、該ソース領域が形成される不純物層の電位（電圧ＶＤＤ２Ｂの電位）を低くしたりする。
更に、図１８の出力一定期間では、駆動トランジスタＤＱＰ１１、ＤＱＮ１１の電流駆動能力が等しくなるように、電流源トランジスタＣＳ１、ＣＳ２のソース領域の電位及び該ソース領域が形成される不純物層の電位の少なくとも１つを設定する。
そして図１８の出力電圧Ｖｏｕｔの立ち下がり期間では、電流源トランジスタＣＳ１の動作電流を減少させて駆動トランジスタＤＱＰ１１の電流駆動能力が低くなると共に、電流源トランジスタＣＳ２の動作電流を増加させて駆動トランジスタＤＱＮ１１の電流駆動能力を高める。そのため、第１の構成例で説明した制御と同様に、電流源トランジスタＣＳ１のソース領域の電位（電圧ＶＤＤ２Ａの電位）及び該ソース領域が形成される不純物層の電位（電圧ＶＤＤ２Ｂの電位）の少なくとも１つを変化させる。また電流源トランジスタＣＳ２のソース領域又は該ソース領域が形成される不純物層の電位の少なくとも１つを変更する。なお電流源トランジスタＣＳ２は、Ｐ型のトランジスタであるため、該トランジスタのソース領域の電位（電圧ＶＤＤ２Ａの電位）を高くしたり、該ソース領域が形成される不純物層の電位（電圧ＶＤＤ２Ｂの電位）を高くしたりする。
なお第２の構成例の第１の変形例では、電流源トランジスタＣＳ１、ＣＳ２のみがトリプルウェル構造である場合について説明したが、図１９に示すトランジスタのすべてをトリプルウェル構造にしてもよい。この場合、レイアウト面積が大きくなってしまうが、各トランジスタの特性を揃えることが容易となるため、演算増幅器の各種特性の調整が容易となるという効果がある。
２．２．２ 第２の構成例の第２の変形例
第２の構成例の第１の変形例では、演算増幅器がＰ型半導体基板に形成される場合について説明したが、本実施形態はこれに限定されるものではない。第２の構成例の第２の変形例では、演算増幅器がＮ型半導体基板に形成される。
図２１に、第２の構成例の第２の変形例における演算増幅器の回路図を示す。なお図２１において、図１３又は図１６と同一部分には同一符号を付し、適宜説明を省略する。
図２１の演算増幅器３００が図１６の演算増幅器２００と異なる点では、半導体基板の導電型が異なることに起因して電流源トランジスタＣＳ１の等価回路が異なる点である。演算増幅器３００のＮ型の差動増幅器３１０は、図１３のＮ型の差動増幅器１１０の構成と同様である。
このような第２の構成例の第２の変形例においても、図１６の第２の構成例と同様に、電流源トランジスタＣＳ１のみをトリプルウェル構造とすることで回路規模の増大を抑えつつ、低消費電力で、出力電圧範囲を拡大させることができる。
２．２．３ 第２の構成例の第３の変形例
第２の構成例の第２の変形例では、演算増幅器がＰ型半導体基板に形成される場合について説明したが、本実施形態はこれに限定されるものではない。第２の構成例の第３の変形例では、演算増幅器がＮ型半導体基板に形成される。
図２２に、第２の構成例の第３の変形例における演算増幅器の回路図を示す。なお図２２において、図２１と同一部分には同一符号を付し、適宜説明を省略する。
図２２の演算増幅器４００が図２１の演算増幅器３００と異なる点では、半導体基板の導電型が異なることに起因して電流源トランジスタＣＳ２の等価回路が異なる点である。
図２３に、図２２の電流源トランジスタＣＳ２の断面図を模式的に示す。なお図２３において、図２２と同一部分には同一符号を付し、適宜説明を省略する。
図２３では、Ｎ型半導体基板４５０に、Ｐ型の不純物を含むＰ型ウェル４５２が形成される。そして、このＰ型ウェル４５２に、Ｎ型の不純物を含むＮ型ウェル４５４が形成される。このＮ型ウェル４５４に、Ｐ型の不純物を含む高濃度の不純物拡散層４５６、４５８がそれぞれドレイン領域及びソース領域として形成されると共に、Ｎ型の不純物を含む高濃度の不純物拡散層４６０が形成される。そして、不純物拡散層４５６、４５８に挟まれるＮ型ウェル４５４の領域の上に、ゲート絶縁膜を介してゲート電極４６２が設けられる。不純物拡散層４５６にドレイン電圧ＶＮＤ２が供給され、不純物拡散層４５８に電圧ＶＤＤ２Ａ、不純物拡散層４６０に電圧ＶＤＤ２Ｂが供給されている状態で、ゲート電極４６２にゲート電圧ＶＢＰを与えることで、チャネル領域が形成される。
このとき、Ｐ型ウェル４５２は、Ｐ型の不純物を含む高濃度の不純物拡散層４６４を介して、ウェル電圧ＶＰＷ２が供給される。またＮ型半導体基板４５０は、Ｎ型の不純物を含む高濃度の不純物拡散層４６６を介して、電圧ＶＤＤが供給される。ウェル電圧ＶＰＷ２は、電圧ＶＤＤより低電位の電圧であればよく、例えば接地電源の電圧ＶＳＳとすることができる。
図２２において、電流源トランジスタＣＳ２の基板に模式的に接続されるダイオード素子は、図２３のＮ型ウェル４５４、Ｐ型ウェル４５２及びＮ型半導体基板４５０によって形成される。
このような第２の構成例の第３の変形例においても、図２１の第２の構成例の第２の変形例と同様に、電流源トランジスタＣＳ１、ＣＳ２をトリプルウェル構造にすることで、両者が発生する電流値を容易に揃えることが可能となる。
なお上述のように、上記の実施形態、構成例又はその変形例において、トリプルウェル構造で構成したトランジスタを、エピウェーハ構造のトランジスタや、ＳＯＩ構造のトランジスタに置き換えることができる。
また上記の実施形態、構成例又はその変形例において、ソース領域の電位やウェルの電位を変更するために、図８と同様のソース電圧制御回路又は図９と同様のウェル電圧制御回路を適用できることは言うまでもない。
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の液晶表示パネルの駆動に適用されるものに限らず、エレクトロクミネッセンス、プラズマディスプレイ装置の駆動に適用可能である。
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。
本実施形態の電気光学装置を含む表示装置の構成例のブロック図。 本実施形態の表示装置の他の構成例のブロック図。 図１又は図２のデータ線駆動回路の構成例のブロック図。 図１又は図２の走査線駆動回路の構成例のブロック図。 本実施形態の第１の構成例の演算増幅器の回路図。 図６（Ａ）、図６（Ｂ）はツインウェル構造のトランジスタの模式的な断面図。 図５の電流源トランジスタの模式的な断面図。 ソース電圧制御回路の構成の概要のブロック図。 ウェル電圧制御回路の構成の概要のブロック図。 本実施形態の第１の構成例の演算増幅器の出力電圧範囲の説明図。 第１の構成例の演算増幅器の制御例の説明図。 出力電圧の立ち上がり期間における制御例の説明図。 第１の構成例の変形例における演算増幅器の回路図。 図１４（Ａ）、図１４（Ｂ）はツインウェル構造のトランジスタの模式的な断面図。 図１３の電流源トランジスタの模式的な断面図。 本実施形態の第２の構成例の演算増幅器の回路図。 本実施形態の第２の構成例の演算増幅器の出力電圧範囲の説明図。 第２の構成例の演算増幅器の制御例の説明図。 第２の構成例の第１の変形例における演算増幅器の回路図。 図１９の電流源トランジスタの模式的な断面図。 第２の構成例の第２の変形例における演算増幅器の回路図。 第２の構成例の第３の変形例における演算増幅器の回路図。 図２２の電流源トランジスタの模式的な断面図。
符号の説明
１００ 演算増幅器、 １１０ 差動増幅器、 １２０ 出力回路、
１２２ ソース電圧制御回路、 １２３ ウェル電圧制御回路、
ＣＭ１ カレントミラー回路、 ＣＳ１ 電流源トランジスタ、
ＤＩＦ１ 差動トランジスタ対、 ＤＱＰ１ 駆動トランジスタ、
ＤＱＮ１、ＱＮ１、ＱＮ２ Ｎ型のトランジスタ、
ＱＰ１、ＱＰ２ Ｐ型のトランジスタ、 ＶＤＤ 高電位側電源の電圧、
ＶＥＥ 第２の低電位側電源の電圧、 Ｖｉｎ 入力電圧、 ＶＮＷ１ ウェル電圧、
Ｖｏｕｔ 出力電圧、 ＶＲＥＦ１、ＶＲＥＦ２ ゲート電圧、
ＶＳＳ 接地電源の電圧

Claims (12)

  1. 入力電圧及び出力電圧それぞれがゲートに供給されるＮ型の差動トランジスタ対と、前記Ｎ型の差動トランジスタ対に電気的に接続されたＮ型の電流源トランジスタとを有し、前記入力電圧及び前記出力電圧の差分を増幅する差動増幅器と、
    第１の電源側に設けられ、前記差動増幅器の出力ノードの電圧に基づいてゲート制御され、そのドレイン電圧を前記出力電圧として生成するＰ型の駆動トランジスタとを含み、
    前記電流源トランジスタは、
    そのチャネル領域が形成される不純物層の電位が、他のトランジスタのチャネル領域が形成される不純物層の電位とは独立に設定されるトランジスタであり、
    前記電流源トランジスタのゲート電圧が固定された状態で、前記不純物層の電位及び該電流源トランジスタのソース領域の電位の少なくとも１つが、第２の電源である接地電源の電位よりも前記電流源トランジスタの閾値電圧以上低い電位に変更されることで、その電流駆動能力が制御されることを特徴とする演算増幅器。
  2. 請求項１において、
    前記不純物層の電位が変更される場合には、
    前記出力電圧の立ち上がり期間において設定される電位が、前記出力電圧の立ち下がり期間において設定される電位より高電位となるように変更されることを特徴とする演算増幅器。
  3. 請求項１において、
    前記ソース領域の電位が変更される場合には、
    前記出力電圧の立ち上がり期間において設定される電位が、前記出力電圧の立ち下がり期間において設定される電位より低電位となるように変更されることを特徴とする演算増幅器。
  4. 入力電圧及び出力電圧それぞれがゲートに供給されるＮ型の第１の差動トランジスタ対と、前記Ｎ型の第１の差動トランジスタ対に電気的に接続されたＮ型の第１の電流源トランジスタとを有し、前記入力電圧及び前記出力電圧の差分を増幅する第１の差動増幅器と、
    前記入力電圧及び前記出力電圧それぞれがゲートに供給されるＰ型の第２の差動トランジスタ対と、前記Ｐ型の第２の差動トランジスタ対に電気的に接続されたＰ型の第２の電流源トランジスタとを有し、前記入力電圧及び前記出力電圧の差分を増幅する第２の差動増幅器と、
    第１の電源側に設けられ、前記第１の差動増幅器の出力ノードの電圧に基づいてゲート制御され、そのドレイン電圧を前記出力電圧として生成するＰ型の第１の駆動トランジスタと、
    第２の電源である接地電源側に設けられ、前記第２の差動増幅器の出力ノードの電圧に基づいてゲート制御され、そのドレイン電圧を前記出力電圧として生成するＮ型の第２の駆動トランジスタとを含み、
    前記第１及び第２の電流源トランジスタのうち少なくとも１つが、
    そのチャネル領域が形成される不純物層の電位が、他のトランジスタのチャネル領域が形成される不純物層の電位とは独立に設定されるトランジスタであり、
    前記第１及び第２の電流源トランジスタのうち少なくとも１つのゲート電圧が固定された状態で、前記不純物層の電位及び当該トランジスタのソース領域の電位の少なくとも１つが、前記接地電源の電位よりも前記電流源トランジスタの閾値電圧以上低い電位に変更されることで、その電流駆動能力が制御されることを特徴とする演算増幅器。
  5. 請求項４において、
    前記不純物層及び前記ソース領域の少なくとも１つは、
    前記出力電圧の立ち上がり期間において、前記第１の駆動トランジスタの電流駆動能力が前記第２の駆動トランジスタの電流駆動能力より高くなるように変更されることを特徴とする演算増幅器。
  6. 請求項４又は５において、
    前記不純物層及び前記ソース領域の少なくとも１つは、
    前記出力電圧の立ち下がり期間において、前記第１の駆動トランジスタの電流駆動能力が前記第２の駆動トランジスタの電流駆動能力より低くなるように変更されることを特徴とする演算増幅器。
  7. 請求項４乃至６のいずれかにおいて、
    前記不純物層及び前記ソース領域の少なくとも１つは、
    前記出力電圧が一定となる出力一定期間において、前記第１の駆動トランジスタの電流駆動能力が前記第２の駆動トランジスタの電流駆動能力と等しくなるように設定されることを特徴とする演算増幅器。
  8. 請求項１乃至７のいずれかにおいて、
    そのチャネル領域が形成される不純物層の電位が、他のトランジスタのチャネル領域が形成される不純物層の電位とは独立に設定されるトランジスタは、
    トリプルウェル構造のトランジスタであることを特徴とする演算増幅器。
  9. 請求項１乃至７のいずれかにおいて、
    そのチャネル領域が形成される不純物層の電位が、他のトランジスタのチャネル領域が形成される不純物層の電位とは独立に設定されるトランジスタは、
    エピウェーハ構造のトランジスタであることを特徴とする演算増幅器。
  10. 請求項１乃至７のいずれかにおいて、
    そのチャネル領域が形成される不純物層の電位が、他のトランジスタのチャネル領域が形成される不純物層の電位とは独立に制御されるトランジスタは、
    ＳＯＩ（Silicon On Insulator）構造のトランジスタであることを特徴とする演算増幅器。
  11. 複数の走査線と複数のデータ線と走査線及びデータ線により特定される画素電極とを有する電気光学装置を駆動するための駆動回路であって、
    データ線毎にデータ電圧を生成するデータ電圧生成回路と、
    各データ線毎に設けられ、前記データ電圧生成回路によって生成されるデータ電圧に基づいて各データ線を駆動する請求項１乃至１０のいずれかの演算増幅器とを含むことを特徴とする駆動回路。
  12. 複数の走査線と、
    複数のデータ線と、
    複数の画素電極と、
    前記複数の走査線を走査する走査線駆動回路と、
    前記複数のデータ線を駆動する請求項１１記載の駆動回路とを含むことを特徴とする電気光学装置。
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