以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。
1. 電気光学装置
図1に、本実施形態の電気光学装置を含む表示装置の構成例のブロック図を示す。図1の表示装置は、本実施形態の演算増幅器を適用した駆動回路(図1ではデータ線駆動回路)を含み、液晶装置としての機能を実現する。本実施形態の電気光学装置は、液晶パネルとしての機能を実現する。
液晶装置510(広義には表示装置)は、液晶パネル(広義には表示パネル)512、データ線駆動回路520(狭義にはソースドライバ)、走査線駆動回路530(狭義にはゲートドライバ)、コントローラ540、電源回路542を含む。なお、液晶装置510にこれらのすべての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。
ここで液晶パネル512は、複数の走査線(狭義にはゲート線)と、複数のデータ線(狭義にはソース線)と、走査線及びデータ線により特定される画素電極を含む。この場合、データ線に薄膜トランジスタTFT(広義にはスイッチング素子)を接続し、このTFTに画素電極を接続することで、アクティブマトリクス型の液晶装置を構成できる。
より具体的には、液晶パネル512はアクティブマトリクス基板(例えばガラス基板)に形成される。このアクティブマトリクス基板には、図1のY方向に複数配列されそれぞれX方向に伸びる走査線G1〜GM(Mは2以上の自然数)と、X方向に複数配列されそれぞれY方向に伸びるデータ線S1〜SN(Nは2以上の自然数)とが配置されている。また、走査線GK(1≦K≦M、Kは自然数)とデータ線SL(1≦L≦N、Lは自然数)との交差点に対応する位置に、薄膜トランジスタTFTKL(広義にはスイッチング素子)が設けられている。
TFTKLのゲート電極は走査線GKに接続され、TFTKLのソース電極はデータ線SLに接続され、TFTKLのドレイン電極は画素電極PEKLに接続されている。この画素電極PEKLと、画素電極PEKLと液晶素子(広義には電気光学物質)を挟んで対向する対向電極VCOM(コモン電極)との間には、液晶容量CLKL(液晶素子)及び補助容量CSKLが形成されている。そして、TFTKL、画素電極PEKL等が形成されるアクティブマトリクス基板と、対向電極VCOMが形成される対向基板との間に液晶が封入され、画素電極PEKLと対向電極VCOMの間の印加電圧に応じて画素の透過率が変化するようになっている。
なお、対向電極VCOMに与えられる電圧は、電源回路542により生成される。また、対向電極VCOMを対向基板上に一面に形成せずに、各走査線に対応するように帯状に形成してもよい。
データ線駆動回路520は、階調データに基づいて液晶パネル512のデータ線S1〜SNを駆動する。一方、走査線駆動回路530は、液晶パネル512の走査線G1〜GMを順次走査駆動する。
コントローラ540は、図示しない中央処理装置(Central Processing Unit:CPU)等のホストにより設定された内容に従って、データ線駆動回路520、走査線駆動回路530及び電源回路542を制御する。
より具体的には、コントローラ540は、データ線駆動回路520及び走査線駆動回路530に対しては、例えば動作モードの設定や内部で生成した垂直同期信号や水平同期信号の供給を行い、電源回路542に対しては、対向電極VCOMの電圧の極性反転タイミングの制御を行う。
電源回路542は、外部から供給される基準電圧に基づいて、液晶パネル512の駆動に必要な各種の電圧(階調電圧)や、対向電極VCOMの電圧を生成する。
なお、図1では、液晶装置510がコントローラ540を含む構成になっているが、コントローラ540を液晶装置510の外部に設けてもよい。或いは、コントローラ540と共にホストを液晶装置510に含めるようにしてもよい。
図2に、本実施形態の表示装置の他の構成例のブロック図を示す。なお図2において、図1と同一部分には同一符号を付し、適宜説明を省略する。
図2の液晶装置560では、画素形成領域562に上記のように画素が形成されるアクティブマトリクス基板564に、データ線駆動回路520、走査線駆動回路530及び電源回路542が形成される。なお、アクティブマトリクス基板564に形成される回路ブロックは、図2のデータ線駆動回路520、走査線駆動回路530及び電源回路542のうち少なくとも1つが省略されていてもよい。或いは図2のアクティブマトリクス基板564に、更にコントローラ540を形成してもよい。
1.1 データ線駆動回路
図3に、図1又は図2のデータ線駆動回路520の構成例を示す。
データ線駆動回路520(広義には、駆動回路)は、シフトレジスタ522、データラッチ524、ラインラッチ526、DAC528(デジタル・アナログ変換回路。広義にはデータ電圧生成回路)、出力バッファ529(演算増幅器)を含む。
シフトレジスタ522は、各データ線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ522は、クロック信号CLKに同期してイネーブル入出力信号EIOを保持すると、順次クロック信号CLKに同期して隣接するフリップフロップにイネーブル入出力信号EIOをシフトする。
データラッチ524には、コントローラ540から例えば18ビット(6ビット(階調データ)×3(RGB各色))単位で階調データ(DIO)が入力される。データラッチ524は、この階調データ(DIO)を、シフトレジスタ522の各フリップフロップで順次シフトされたイネーブル入出力信号EIOに同期してラッチする。
ラインラッチ526は、コントローラ540から供給される水平同期信号LPに同期して、データラッチ524でラッチされた1水平走査単位の階調データをラッチする。
DAC528は、各データ線に供給すべきアナログのデータ電圧を生成する。具体的にはDAC528は、ラインラッチ526からのデジタルの階調データに基づいて、図1又は図2の電源回路542からの階調電圧のいずれかを選択し、デジタルの階調データに対応するアナログのデータ電圧を出力する。
出力バッファ529は、DAC528からのデータ電圧をバッファリングしてデータ線に出力し、データ線を駆動する。具体的には、出力バッファ529は、各データ線毎に設けられたボルテージフォロワ接続の演算増幅器OPC1〜OPCNを含み、これらの各演算増幅器が、DAC528からのデータ電圧をインピーダンス変換して、各データ線に出力する。
なお、図3では、デジタルの階調データをデジタル・アナログ変換して、出力バッファ529を介してデータ線に出力する構成にしているが、アナログの映像信号をサンプル・ホールドして、出力バッファ529を介してデータ線に出力する構成にしてもよい。
1.2 走査線駆動回路
図4に、図1又は図2の走査線駆動回路530の構成例を示す。
走査線駆動回路530は、シフトレジスタ532、レベルシフタ534、出力バッファ536を含む。
シフトレジスタ532は、各走査線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ532は、クロック信号CLKに同期してイネーブル入出力信号EIOをフリップフロップに保持すると、順次クロック信号CLKに同期して隣接するフリップフロップにイネーブル入出力信号EIOをシフトする。ここで入力されるイネーブル入出力信号EIOは、コントローラ540から供給される垂直同期信号である。
レベルシフタ534は、シフトレジスタ532からの電圧のレベルを、液晶パネル512の液晶素子とTFTのトランジスタ能力とに応じた電圧のレベルにシフトする。この電圧レベルとしては、例えば20V〜50Vの高い電圧レベルが必要になる。
出力バッファ536は、レベルシフタ534によってシフトされた走査電圧をバッファリングして走査線に出力し、走査線を駆動する。
2. 演算増幅器
近年、表示画像の高精細化や液晶パネルの画面サイズの拡大によって、液晶パネルのデータ線の数が増加する傾向にある。液晶パネルのデータ線の数が増加すると、隣接するデータ線間の距離が小さくなって配線容量が増えていく。従って、所定の時間内にデータ線を駆動するためには、駆動能力の高い演算増幅器を用いることが求められる。
ところが、演算増幅器の消費電力は大きく、上述のようにデータ線ごとに出力バッファとして演算増幅器が設けられる。そのため、駆動能力を低下させることなく、低消費電力化を実現する演算増幅器を提供することが求められる。
更に、低消費電力化を目的として電源電圧レベルの低下と、階調数の増加とを両立させるために、演算増幅器の出力電圧を安定させると共に出力電圧範囲をより広くすることが求められる。
以下に述べる本実施形態の演算増幅器は、付加回路を設けることなく、レイアウト面積の増加を最小限に抑え、低消費電力で安定して出力電圧を生成すると共に出力電圧範囲を拡大させることができる。
2.1 第1の構成例
図5に、本実施形態の第1の構成例の演算増幅器の回路図を示す。
図5の演算増幅器100は、図3の演算増幅器OPC1〜OPCNのいずれかに適用される。この場合、入力電圧VinはDAC528によって生成されたデータ電圧であり、出力電圧Voutはデータ線に供給される駆動電圧である。
演算増幅器100は、N型の差動増幅器110と、出力回路120とを含み、差動増幅器110及び出力回路120は、P型の半導体基板に形成される。演算増幅器100は、いわゆるA級の増幅動作を行う演算増幅器(以下、単にA級の演算増幅器と略す)である。N型を第1導電型とした場合P型を第2導電型とすることができ、P型を第1導電型とした場合N型を第2の導電型とすることができる。
より具体的には、差動増幅器110は、N型の差動トランジスタ対DIF1(第1の差動トランジスタ対)と、カレントミラー回路CM1と、電流源トランジスタCS1(第1の電流源トランジスタ)とを含む。差動トランジスタ対DIF1は、N型の金属酸化膜半導体(Metal Oxide Semiconductor:MOS)トランジスタ(以下、単にトランジスタと略す)QN1、QN2により構成される。トランジスタQN1のゲート電極には、入力電圧Vinが供給される。トランジスタQN2のゲート電極には、出力電圧Voutが供給される。トランジスタQN1、QN2のソース電極は、電流源トランジスタCS1のドレイン電極に接続される。電流源トランジスタCS1のソース電極には、接地電源(第2の電源側)の電圧VSSより低電位の電源の電圧VEE1Aが供給される。この電圧VEE1Aは、ソース領域の電圧である。また電流源トランジスタCS1のチャネル領域が形成される不純物層には、電圧VEE1Bが供給される。電圧VEE1A、VEE1Bは、接地電源の電圧VSSより、電流源トランジスタCS1の閾値電圧Vthn以上、低い電位に設定されることが望ましい。電流源トランジスタCS1のゲート電極には、ゲート電圧VREF1が供給され、差動トランジスタ対DIF1を構成するトランジスタQN1、QN2のドレイン電流の和を生成する。
トランジスタQN1、QN2のドレイン電極は、それぞれカレントミラー回路CM1を構成するP型のトランジスタQP1、QP2のドレイン電極に接続される。トランジスタQP1、QP2のゲート電極は互いに接続され、トランジスタQP2のゲート電極及びドレイン電極も接続される。トランジスタQP1、QP2のソース電極には、高電位側電源(第1の電源側)の電圧VDDが供給される。
このような構成の差動増幅器110では、入力電圧Vin及び出力電圧Voutの差分に対応して差動増幅器110の出力ノードの電圧が変化する。
出力回路120は、P型の駆動トランジスタDQP1と、負荷駆動電流源として機能するN型のトランジスタDQN1とを含む。駆動トランジスタDQP1のソース電極には、高電位側電源の電圧VDDが供給され、駆動トランジスタDQP1のドレイン電圧が、出力電圧Voutとなる。駆動トランジスタDQP1のゲート電極には、差動増幅器110の出力ノードであるトランジスタQP1のドレイン電圧が供給される。駆動トランジスタDQP1のドレイン電極と、トランジスタDQN1のドレイン電極とが接続される。従って、駆動トランジスタDPQ1は、高電位電源側に設けられ、差動増幅器110の出力ノードの電圧に基づいてゲート制御され、そのドレイン電圧を出力電圧Voutとして生成する。
トランジスタDQN1のソース電極には、接地電源の電圧VSSが供給される。トランジスタDQN1のゲート電極には、ゲート電圧VREF2が供給される。
この演算増幅器100を構成するトランジスタのうち、差動増幅器110の動作電流を生成するN型の電流源トランジスタCS1は、そのチャネル領域が形成される不純物層の電位が、他のトランジスタのチャネル領域が形成される不純物層の電位とは独立に設定されるトランジスタである。このような電流源トランジスタCS1は、いわゆるトリプルウェル構造のトランジスタや、エピウェーハ構造のトランジスタや、SOI(Silicon On Insulator)構造のトランジスタにより実現できる。そして、電流源トランジスタCS1のゲート電圧が固定された状態で、該電流源トランジスタのチャネル領域が形成される不純物層の電位及び該電流源トランジスタのソース領域の電位の少なくとも1つが変更されることで、演算増幅器100の電流駆動能力が制御される。
第1の構成例では、演算増幅器100を構成するトランジスタのうち電流源トランジスタCS1のみがトリプルウェル構造で構成され、演算増幅器100を構成する残りのすべてのトランジスタがツインウェル構造で構成される。図5では、電流源トランジスタCS1がトリプルウェル構造のトランジスタで実現された場合の等価回路を示している。
図6(A)、図6(B)に、ツインウェル構造のトランジスタの断面図を模式的に示す。図6(A)は、N型のトランジスタの断面図であり、図6(B)は、P型のトランジスタの断面図である。
図6(A)では、P型半導体基板130に、N型の不純物を含む高濃度の不純物拡散層132、134がそれぞれドレイン領域及びソース領域として形成されると共に、P型の不純物を含む高濃度の不純物拡散層136が形成される。そして、不純物拡散層132、134に挟まれるP型半導体基板130の領域の上に、ゲート絶縁膜を介してゲート電極138が設けられる。不純物拡散層132にドレイン電圧VD1が供給され、不純物拡散層134、136に接地電源の電圧VSSが供給されている状態で、ゲート電極138にゲート電圧VG1を与えることで、チャネル領域が形成される。
図6(B)では、P型半導体基板130に、N型の不純物を含むN型ウェル(低濃度の不純物層。以下同様)140が形成される。そして、このN型ウェル140に、P型の不純物を含む高濃度の不純物拡散層142、144がそれぞれドレイン領域及びソース領域として形成されると共に、N型の不純物を含む高濃度の不純物拡散層146が形成される。そして、不純物拡散層142、144に挟まれるN型ウェル140の領域の上に、ゲート絶縁膜を介してゲート電極148が設けられる。不純物拡散層142にドレイン電圧VD2が供給され、不純物拡散層144、146に高電位側電源の電圧VDDが供給されている状態で、ゲート電極148にゲート電圧VG2を与えることで、チャネル領域が形成される。
図7に、図5の電流源トランジスタCS1の断面図を模式的に示す。なお図7において、図5又は図6(A)と同一部分には同一符号を付し、適宜説明を省略する。
トリプルウェル構造の場合、P型半導体基板130に、N型の不純物を含むN型ウェル150が形成される。そして、このN型ウェル150に、P型の不純物を含むP型ウェル152が形成される。このP型ウェル152に、N型の不純物を含む高濃度の不純物拡散層154、156がそれぞれドレイン領域及びソース領域として形成されると共に、P型の不純物を含む高濃度の不純物拡散層158が形成される。そして、不純物拡散層154、156に挟まれるP型ウェル152の領域の上に、ゲート絶縁膜を介してゲート電極160が設けられる。不純物拡散層154にドレイン電圧VND1が供給され、不純物拡散層156に電圧VEE1A、不純物拡散層158に電圧VEE1Bが供給されている状態で、ゲート電極160にゲート電圧VREF1を与えることで、チャネル領域が形成される。ここで、電圧VEE1Aは、電圧VEE1Bより高電位である。
このとき、N型ウェル150には、N型の不純物を含む高濃度の不純物拡散層162を介して、ウェル電圧VNW1が供給される。またP型半導体基板130には、P型の不純物を含む高濃度の不純物拡散層164を介して、接地電源の電圧VSSが供給される。ウェル電圧VNW1は、接地電源の電圧VSS及び電圧VEE1A、VEE1Bより高電位の電圧であればよく、例えば高電位側電源の電圧VDDとすることができる。
図5において、電流源トランジスタCS1の基板に模式的に接続されるダイオード素子は、図6のP型ウェル152、N型ウェル150及びP型半導体基板130によって形成される。
第1の構成例では、ゲート電圧VREF1が固定電圧である。そして、電圧VEE1A、VEE1Bの少なくとも1つの電位を変化させることで、電流源トランジスタCS1が発生する電流値を制御する。この結果、出力回路120の駆動トランジスタDPQ1の電流駆動能力もまた制御できる。こうすることで、製造ばらつき等を吸収してゲート電圧VREF1を発生させる電圧発生回路を不要にできる上、ゲート電圧VREF1に重畳されるノイズに起因した電流値の変動を抑え、より安定した電流を発生させることができるようになる。
図8に、電圧VEE1Aの電位を変化させるためのソース電圧制御回路の構成の概要のブロック図を示す。
このソース電圧制御回路122には、第1〜第P(Pは2以上の整数)のソース電圧VEE1A1〜VEE1APが供給される。ソース電圧制御回路122は、ソース電圧制御信号に基づいて、例えば電源回路542によって生成される第1〜第Pのソース電圧VEE1A1〜VEE1APのいずれか1つを電圧VEE1Aとして出力する。第1〜第Pのソース電圧VEE1A1〜VEE1APは、例えば接地電圧より低電位の電圧とすることができる。ソース電圧制御信号は、演算増幅器100の出力電圧Voutの立ち上がり期間及び立ち下がり期間の少なくとも1つの期間で変化する信号とすることができる。このようなソース電圧制御信号は、データ線駆動回路520において生成される。演算増幅器100は、このようなソース電圧制御回路122を含むことができる。
図9に、電圧VEE1Bの電位を変化させるためのウェル電圧制御回路の構成の概要のブロック図を示す。
このウェル電圧制御回路124には、例えば電源回路542によって生成される第1〜第Q(Qは2以上の整数)のウェル電圧VEE1B1〜VEE1BQが供給される。ウェル電圧制御回路124は、ウェル電圧制御信号に基づいて、第1〜第Qのウェル電圧VEE1B1〜VEE1BQのいずれか1つを(ウェル)電圧VEE1Bとして出力する。ウェル電圧制御信号は、演算増幅器100の出力電圧Voutの立ち上がり期間及び立ち下がり期間の少なくとも1つの期間で変化する信号とすることができる。第1〜第Pのウェル電圧VEE1B1〜VEE1BQは、例えば接地電圧より低電位の電圧とすることができる。このようなウェル電圧制御信号は、データ線駆動回路520において生成される。
演算増幅器100は、ソース電圧制御回路122及びウェル電圧制御回路124の少なくとも1つを含むことができ、電流源トランジスタCS1のソース電圧及びウェル電圧の少なくとも1つを変化させることができる。なお電圧VEE1Aと電圧VEE1Bとを同電位にして、ソース電圧制御回路122及びウェル電圧制御回路124の一方を省略する構成であってもよい。以下では、電圧VEEと表記した場合、電圧VEE1Aと電圧VEE1Bが同電位の電圧に設定され、該電圧が電圧VEEであるものとする。
本実施形態の第1の構成例における演算増幅器100では、入力電圧Vinが出力電圧Voutより電位が高くなると、トランジスタQN1のドレイン電極及びソース電極間のインピーダンスがトランジスタQN2のドレイン電極及びソース電極間のインピーダンスより低くなる。そのため、トランジスタQN1のドレイン電極の電位が低くなり、駆動トランジスタDQP1はオンする方向に変化する。その結果、出力電圧Voutの電位が上昇する。
一方、入力電圧Vinが出力電圧Voutより電位が低くなると、トランジスタQN1のドレイン電極及びソース電極間のインピーダンスがトランジスタQN2のドレイン電極及びソース電極間のインピーダンスより高くなる。そのため、トランジスタQN1のドレイン電極の電位が高くなり、駆動トランジスタDQP1はオフする方向に変化する。その結果、出力電圧Voutの電位が下降する。以上のように、演算増幅器100は、入力電圧Vinとほぼ同じ電位となる出力電圧Voutを出力する。
ところで、第1の構成例では、電流源トランジスタCS1のみがトリプルウェル構造で構成される。こうすることで、第1の構成例の演算増幅器の出力電圧範囲を拡大させることが可能となる。
図10に、本実施形態の第1の構成例の演算増幅器の出力電圧範囲の説明図を示す。
駆動回路に適用される演算増幅器は、データ線毎に設けられるため、図6(A)、図6(B)に示すような、レイアウト面積がより小さく、且つ低コストのツインウェル構造のトランジスタにより構成される。このようなトランジスタにより構成されるA級の演算増幅器は、高電位側電源の電圧VDDと第1の低電位側電源の電圧VSS(接地電源の電圧)との間を動作電源電圧範囲とする。しかしながら、差動増幅器の差動トランジスタ対を構成するN型のトランジスタのソース電圧を基準に、該トランジスタのゲート電極に供給される入力電圧Vinがその閾値電圧Vthnより低い場合、このトランジスタは動作しない。そのため、電圧VSSから閾値電圧Vthnまでの範囲は、入力不感帯となる。これにより、動作電源電圧範囲がVR1であるにもかかわらず、演算増幅器が実際に動作する範囲がVR2になってしまう。
これに対し、第1の構成例では、差動増幅器110の電流源トランジスタCS1のソース電極等には、第2の低電位側電源の電圧VEEが供給される。即ち、電流源トランジスタCS1のみをトリプルウェル構造とすることで、ツインウェル構造のトランジスタと比較して、より多くの電流を発生させることができる。このため、差動増幅器の差動トランジスタ対を構成するN型のトランジスタのソース電圧を基準に、該トランジスタのゲート電極に供給される入力電圧Vinがその閾値電圧Vthnより低い場合であっても、該トランジスタのドレイン電流を発生させてトランジスタとして動作させることが可能となる。この結果、差動増幅器110のトランジスタQN1、QN2の入力不感帯の電位を下げることができ、高電位側電源の電圧VDDと第2の低電位側電源の電圧VEEとの間を動作電源電圧範囲VR3とし、出力電圧範囲を高電位側電源の電圧VDDと第1の低電位側電源の電圧VSS(接地電源の電圧)との間の範囲VR4とすることができる。
そして、電流源として電流源トランジスタCS1、トランジスタDQN1のみが動作するため、余分な付加回路を設けた場合と比較して電流経路を増加させることなく、消費電流の増大を抑えることができる。
図11に、第1の構成例における演算増幅器100の制御例の説明図を示す。
図11では、縦軸に演算増幅器100の出力電圧Voutの電圧、横軸に時間を示し、出力電圧Voutの立ち上がり期間及び立ち下がり期間における出力電圧Voutの動作波形とその制御例を示している。
図11に示すように、出力電圧Voutの立ち上がり期間では、駆動トランジスタDQP1の電流駆動能力がトランジスタDQN1の電流駆動能力より高くなるように、電流源トランジスタCS1のソース領域及び該ソース領域が形成される不純物層(ウェル)の少なくとも1つの電位が変更される。
即ち、電流源トランジスタCS1のソース領域の電位(電圧VEE1Aの電位)のみが変更される場合には、トランジスタDQN1の電流駆動能力が一定のとき、出力電圧Voutの立ち上がり期間において電流源トランジスタCS1のソース領域に設定される電位が、出力電圧Voutの立ち下がり期間において該ソース領域に設定される電位より低電位となるように変更される。この結果、差動増幅器110の動作電流が増加し、駆動トランジスタDQP1の電流駆動能力をより高めることができるようになる。
またトランジスタDQN1の電流駆動能力が一定のとき、出力電圧Voutの立ち下がり期間において電流源トランジスタCS1のソース領域に設定される電位が、出力電圧Voutの立ち下がり期間において該ソース領域に設定される電位より高電位となるように変更される。この結果、差動増幅器110の動作電流が減少し、駆動トランジスタDQP1の電流駆動能力をより低くできるようになる。
以上のように、ソース領域の電位は、出力電圧Voutの立ち上がり期間に設定された電位が出力電圧Voutの立ち下がり期間に設定された電位より低電位となるように変更することで、駆動トランジスタDQP1の電流駆動能力が制御される。
更に、電流源トランジスタCS1のソース領域が形成される不純物層の電位(電圧VEE1Bの電位)のみが変更される場合には、トランジスタDQN1の電流駆動能力が一定のとき、出力電圧Voutの立ち上がり期間において該不純物層に設定される電位が、出力電圧Voutの立ち下がり期間において該不純物層の電位よりも高電位となるように変更される。この結果、差動増幅器110の動作電流が増加し、駆動トランジスタDQP1の電流駆動能力をより高めることができるようになる。
またトランジスタDQN1の電流駆動能力が一定のとき、出力電圧Voutの立ち下がり期間において上記の不純物層の電位が、出力電圧Voutの立ち下がり期間において該不純物層の電位よりも低電位となるように変更される。この結果、差動増幅器110の動作電流が減少し、駆動トランジスタDQP1の電流駆動能力をより低くできる。
以上のように、電流源トランジスタCS1のチャネル領域が形成される不純物層は、出力電圧Voutの立ち上がり期間に設定された電位が出力電圧Voutの立ち下がり期間に設定された電位より高電位となるように変更される。
図12に、出力電圧Voutの立ち上がり期間における電圧VEE及びウェル電圧VNW1の制御例を示す。
トランジスタDQN1の電流駆動能力が一定のとき、出力電圧Voutの立ち上がり期間において駆動トランジスタDQP1の電流駆動能力を高めるために、電圧VEE1Aを固定した状態で上述のように電圧VEE1Bを制御できる。或いは、駆動トランジスタDQP1の電流駆動能力を高めるために、電圧VEE1Bを固定した状態で上述のようにソース領域の電圧VEE1Aを制御できる。或いはまた、駆動トランジスタDQP1の電流駆動能力を高めるために、電圧VEE1A及び電圧VEE1Bを制御してもよい。
なお図12では、出力電圧Voutの立ち上がり期間における電圧VEE1A、VEE1Bの制御例を示したが、出力電圧Voutの立ち下がり期間についても同様である。
このように、ゲート制御により電流源トランジスタCS1の電流値を変更するのではなく、ソース領域又は不純物層の電位を制御するため、上述のように製造ばらつきを吸収するゲート電圧の電圧発生回路を不要にできる上、ゲート電圧VREF1に重畳されるノイズに起因した電流値の変動を抑え、より安定した電流を発生させることができるようになる。更に、駆動に必要な期間のみ電流源トランジスタCS1の電流値を増加させることができるので、演算増幅器100の電流駆動能力を低くすることなく低消費電力化を図ることができる。
以上のように第1の構成例によれば、電流源トランジスタCS1のみをトリプルウェル構造とすることで回路規模の増大を抑えつつ、低消費電力で、出力電圧範囲を拡大させることができる。
なお第1の構成例では、電流源トランジスタCS1のみがトリプルウェル構造である場合について説明したが、図5に示すトランジスタのすべてをトリプルウェル構造にしてもよい。この場合、レイアウト面積が大きくなってしまうが、各トランジスタの特性を揃えることが容易となるため、演算増幅器の各種特性の調整が容易となるという効果がある。
2.1.1 第1の構成例の変形例
第1の構成例では、演算増幅器がP型半導体基板に形成される場合について説明したが、本実施形態はこれに限定されるものではない。第1の構成例の変形例では、演算増幅器がN型半導体基板に形成される。
図13に、第1の構成例の変形例における演算増幅器の回路図を示す。なお図13において、図5と同一部分には同一符号を付し、適宜説明を省略する。
図13の演算増幅器170が図5の演算増幅器100と異なる点では、半導体基板の導電型が異なることに起因して電流源トランジスタCS1の等価回路が異なる点である。
図14(A)、図14(B)に、ツインウェル構造のトランジスタの断面図を模式的に示す。図14(A)は、N型のトランジスタの断面図であり、図14(B)は、P型のトランジスタの断面図である。図14(A)、図14(B)が、図6(A)、図6(B)と異なる点は、半導体基板の導電型が異なり、それに起因した構成が異なる点であるが、ツインウェル構造のトランジスタの構成は公知であるため説明を省略する。
図15に、図13の電流源トランジスタCS1の断面図を模式的に示す。なお図15において、図13と同一部分には同一符号を付し、適宜説明を省略する。
図15では、N型半導体基板180に、P型の不純物を含むP型ウェル182が形成される。そして、このP型ウェル182に、N型の不純物を含むN型ウェル184が形成される。このN型ウェル182に、P型の不純物を含むP型ウェル186が形成される。
このP型ウェル186に、N型の不純物を含む高濃度の不純物拡散層188、190がそれぞれドレイン領域及びソース領域として形成されると共に、P型の不純物を含む高濃度の不純物拡散層192が形成される。そして、不純物拡散層188、190に挟まれるP型ウェル186の領域の上に、ゲート絶縁膜を介してゲート電極194が設けられる。不純物拡散層188にドレイン電圧VND2が供給され、不純物拡散層190に電圧VEE1A、不純物拡散層192に電圧VEE1Bが供給されている状態で、ゲート電極194にゲート電圧VREF1を与えることで、チャネル領域が形成される。
このとき、N型ウェル184には、N型の不純物を含む高濃度の不純物拡散層196を介して、ウェル電圧VNW2が供給される。またP型ウェル182には、P型の不純物を含む高濃度の不純物拡散層198を介して、接地電源の電圧VSSが供給される。そしてN型半導体基板180には、N型の不純物を含む高濃度の不純物拡散層199を介して、基板電圧VNSUBが供給される。ウェル電圧VNW2は、接地電源の電圧VSS及び電圧VEE1A、VEE1Bより高電位の電圧であればよく、例えば高電位側電源の電圧VDDとすることができる。基板電圧VNSUBは、接地電源の電圧VSSより高電位の電圧であればよく、例えば高電位側電源の電圧VDDとすることができる。
図13において、電流源トランジスタCS1の基板に模式的に接続されるダイオード素子は、図15のP型ウェル186、N型ウェル184、P型ウェル182及びN型半導体基板180によって形成される。
第1の構成例の変形例では、電流源トランジスタCS1のソース領域の電圧は第1の構成例と同様に電圧VEE1Aであり、電流源トランジスタCS1のチャネル領域が形成される不純物層の電圧は、電圧VEE1Bであり、第1の構成例と同様に各電圧が制御される。
以上のように第1の構成例の変形例によれば、第1の変形例と同様に、電流源トランジスタCS1のみをトリプルウェル構造とすることで回路規模の増大を抑えつつ、低消費電力で、出力電圧範囲を拡大させることができる。
なお第1の構成例の変形例では、電流源トランジスタCS1のみがトリプルウェル構造である場合について説明したが、図13に示すトランジスタのすべてをトリプルウェル構造にしてもよい。この場合、レイアウト面積が大きくなってしまうが、各トランジスタの特性を揃えることが容易となるため、演算増幅器の各種特性の調整が容易となるという効果がある。
2.2 第2の構成例
第1の構成例ではA級の演算増幅器に適用した場合ついて説明したが、本実施形態ではA級の演算増幅器に限定されるものではない。第2の構成例では、AB級の演算増幅器について適用した場合について説明する。
図16に、本実施形態の第2の構成例の演算増幅器の回路図を示す。なお図16において、図5と同一部分には同一符号を付し、適宜説明を省略する。
図16の演算増幅器200は、図3の演算増幅器OPC1〜OPCNのいずれかに適用される。この場合、入力電圧VinはDAC528によって生成されたデータ電圧であり、出力電圧Voutはデータ線に供給される駆動電圧である。
演算増幅器200は、N型の差動増幅器(第1の差動増幅器)210と、P型の差動増幅器(第2の差動増幅器)220と、出力回路230とを含む。N型の差動増幅器210、P型の差動増幅器220及び出力回路230は、P型半導体基板に形成される。演算増幅器200は、いわゆるAB級の演算増幅器である。
より具体的には、N型の差動増幅器210は、図5の差動増幅器110と同様の構成である。即ち、N型の差動増幅器210(第1の差動増幅器)は、入力電圧Vin及び出力電圧Voutそれぞれがゲートに供給されるN型の差動トランジスタ対DIF1(第1の差動トランジスタ対)と、差動トランジスタ対DIF1を構成するトランジスタQN1、QN2のドレイン電流の和を生成するN型の電流源トランジスタCS1(第1の電流源トランジスタ)とを有し、入力電圧Vin及び出力電圧Voutの差分を増幅する。
P型の差動増幅器220は、P型の差動トランジスタ対DIF2(第2の差動トランジスタ対)と、カレントミラー回路CM2と、電流源トランジスタCS2(第2の電流源トランジスタ)とを含む。差動トランジスタ対は、P型のトランジスタQP11、QP12により構成される。トランジスタQP11のゲート電極には、入力電圧Vinが供給される。トランジスタQP12のゲート電極には、出力電圧Voutが供給される。トランジスタQP11、QP12のソース電極は、電流源トランジスタCS2のドレイン電極に接続される。電流源トランジスタCS2のソース電極には、高電位側電源の電圧VDDが供給される。電流源トランジスタCS2のゲート電極には、ゲート電圧VBNが供給され、差動トランジスタ対DIF2を構成するトランジスタQP11、QP12のドレイン電流の和を生成する。
トランジスタQP11、QP12のドレイン電極は、それぞれカレントミラー回路CM2を構成するN型のトランジスタQN11、QN12のドレイン電極に接続される。トランジスタQN11、QN12のゲート電極は互いに接続され、トランジスタQN12のゲート電極及びドレイン電極も接続される。トランジスタQN11、QN12のソース電極には、接地電源の電圧VSSが供給される。
即ち、P型の差動増幅器220(第2の差動増幅器)は、入力電圧Vin及び出力電圧Voutそれぞれがゲートに供給されるP型の差動トランジスタ対DIF2(第2の差動トランジスタ対)と、差動トランジスタ対DIF2を構成するトランジスタQP11、QP12のドレイン電流の和を生成するP型の電流源トランジスタCS2(第2の電流源トランジスタ)とを有し、入力電圧Vin及び出力電圧Voutの差分を増幅する。
このような構成のP型の差動増幅器220では、N型の差動増幅器210と同様に、入力電圧Vin及び出力電圧Voutの差分に対応して差動増幅器220の出力ノードの電圧が変化する。
出力回路230は、P型の駆動トランジスタDQP11と、N型の駆動トランジスタDQN11とを含む。駆動トランジスタDQP11のソース電極には、高電位側電源の電圧VDDが供給され、駆動トランジスタDQP11のドレイン電圧が、出力電圧Voutとなる。駆動トランジスタDQP11のゲート電極には、N型の差動増幅器210の出力ノードであるトランジスタQP11のドレイン電極の電圧が供給される。
駆動トランジスタDQN11のソース電極には、接地電源の電圧VSSが供給され、駆動トランジスタDQN11のドレイン電圧が、出力電圧Voutとなる。駆動トランジスタDQN11のゲート電極には、P型の差動増幅器220の出力ノードであるトランジスタQP11のドレイン電極の電圧が供給される。駆動トランジスタDQP1のドレイン電極と、駆動トランジスタDQN11のドレイン電極とが接続される。
即ち、駆動トランジスタDQP11は、高電位電源(第1の電源)側に設けられ、差動増幅器210の出力ノードの電圧に基づいてゲート制御され、そのドレイン電圧を出力電圧として生成する。また駆動トランジスタDQN11は、低電位電源(第2の電源)側に設けられ、差動増幅器220の出力ノードの電圧に基づいてゲート制御され、そのドレイン電圧を出力電圧として生成する。
図16の演算増幅器200を構成するトランジスタのうち、N型の差動増幅器210の動作電流を生成するN型の電流源トランジスタCS1は、そのチャネル領域が形成される不純物層の電位が、他のトランジスタのチャネル領域が形成される不純物層の電位とは独立に設定されるトランジスタである。このような電流源トランジスタCS1は、いわゆるトリプルウェル構造のトランジスタや、エピウェーハ構造のトランジスタや、SOI構造のトランジスタにより実現できる。
第2の構成例では、演算増幅器200を構成するトランジスタのうちN型の差動増幅器210の電流源トランジスタCS1のみがトリプルウェル構造で構成され、演算増幅器200を構成する残りのすべてのトランジスタがツインウェル構造で構成される。図16では、電流源トランジスタCS1がトリプルウェル構造のトランジスタで実現された場合の等価回路を示している。
次に、第2の構成例における演算増幅器200の動作について説明する。まず、N型の差動増幅器210では、入力電圧Vinが出力電圧Voutより電位が高くなると、トランジスタQN1のドレイン電極及びソース電極間のインピーダンスがトランジスタQN2のドレイン電極及びソース電極間のインピーダンスより低くなる。そのため、トランジスタQN1のドレイン電極の電位が低くなり、駆動トランジスタDQP11はオンする方向に変化する。
これに対してP型の差動増幅器220では、入力電圧Vinが出力電圧Voutより電位が高くなると、トランジスタQP11のドレイン電極及びソース電極間のインピーダンスがトランジスタQP12のドレイン電極及びソース電極間のインピーダンスより高くなる。そのため、トランジスタQP11のドレイン電極の電位が低くなり、駆動トランジスタDQN11はオフする方向に変化する。
従って、演算増幅器200では、入力電圧Vinが出力電圧Voutより電位が高くなるとき、出力電圧Voutの電位が上昇する。
これとは逆に、入力電圧Vinが出力電圧Voutより電位が低くなると、N型の差動増幅器210では、トランジスタQN1のドレイン電極及びソース電極間のインピーダンスがトランジスタQN2のドレイン電極及びソース電極間のインピーダンスより高くなる。そのため、トランジスタQN1のドレイン電極の電位が高くなり、駆動トランジスタDQP11はオフする方向に変化する。
これに対してP型の差動増幅器220では、入力電圧Vinが出力電圧Voutより電位が低くなると、トランジスタQP11のドレイン電極及びソース電極間のインピーダンスがトランジスタQP12のドレイン電極及びソース電極間のインピーダンスより低くなる。そのため、トランジスタQP11のドレイン電極の電位が高くなり、駆動トランジスタDQN11はオンする方向に変化する。
従って、演算増幅器200では、入力電圧Vinが出力電圧Voutより電位が低くなるとき、出力電圧Voutの電位が下降する。
ところで、第2の構成例では、N型の差動増幅器210の電流源トランジスタCS1のみがトリプルウェル構造で構成される。こうすることで、第2の構成例の演算増幅器の出力電圧範囲を拡大させることが可能となる。
図17に、本実施形態の第2の構成例の演算増幅器の出力電圧範囲の説明図を示す。
図17においても、電圧VEE1A、VEE1Bが同じ電圧VEEであるものとする。AB級の演算増幅器は、高電位側電源の電圧VDD0と第1の低電位側電源の電圧VSS(接地電源の電圧)との間を動作電源電圧範囲とする。しかしながら、N型の差動増幅器の差動トランジスタ対を構成するN型のトランジスタのソース電圧を基準に、該トランジスタのゲート電極に供給される入力電圧Vinが閾値電圧Vthnより低い場合、このトランジスタは動作しない。そのため、電圧VSSから閾値電圧Vthnまでの範囲は、入力不感帯となる。また電流源トランジスタCS2の閾値電圧をVthpとすると、接地電源の電圧VSSを基準に、該トランジスタのゲート電圧に供給される入力電圧Vinが(VDD0−|Vthp|)より高い場合、このトランジスタは動作しない。そのため、電圧VDDから(VDD−|Vthp|)までの範囲は、入力不感帯となる。これにより、動作電源電圧範囲がVR11であるにもかかわらず、演算増幅器が実際に動作する範囲がVR12になってしまう。
これに対し、第2の構成例では、N型の差動増幅器210及びP型の差動増幅器220のうちN型の差動増幅器210の電流源トランジスタCS1のみトリプルウェル構造で構成し、電流源トランジスタCS1のソース電極に電圧VEEを供給するようにしている。また、P型の差動増幅器220の電流源トランジスタCS2はツインウェル構造のまま、該電流源トランジスタCS2のソース電極には、高電位側電源の電圧VDD0より電位の高い電圧VDDを供給するようにしている。これは、接地電源の電圧VSSより低電位の電圧を供給するためにはN型のトランジスタをトリプルウェル構造とする必要がある一方、電圧VDDがP型のトランジスタの耐圧範囲内であればツインウェル構造で十分だからである。
この結果、N型の差動増幅器210の差動トランジスタ対を構成するN型のトランジスタのソース電圧を基準に、該トランジスタのゲート電極に供給される入力電圧Vinが閾値電圧Vthnより低い場合であっても、該トランジスタのドレイン電流を発生させてトランジスタとして動作させることが可能となる。従って、N型の差動増幅器210のトランジスタQN1、QN2の入力不感帯の電位を下げることができる。また接地電源の電圧VSSを基準に、P型の差動増幅器220の差動トランジスタ対を構成するP型のトランジスタに供給される入力電圧Vinが(VDD−|Vthp|)より高い場合であっても、該トランジスタのドレイン電流を発生させてトランジスタとして動作させることが可能となる。従って、P型の差動増幅器220のトランジスタQP11、QP12の入力不感帯の電位を上げることができる。
以上のように、演算増幅器200では、高電位側電源の電圧VDDと第2の低電位側電源の電圧VEEとの間を動作電源電圧範囲VR13とし、出力電圧範囲を高電位側電源の電圧VDD0と第1の低電位側電源の電圧VSS(接地電源の電圧)との間の範囲VR14とすることができる。
図18に、第2の構成例における演算増幅器200の制御例の説明図を示す。
図18では、縦軸に演算増幅器200の出力電圧Voutの電圧、横軸に時間を示し、出力電圧Voutの立ち上がり期間及び立ち下がり期間における出力電圧Voutの動作波形とその制御例を示している。
図18に示すように、出力電圧Voutの立ち上がり期間では、駆動トランジスタDQP11の電流駆動能力が駆動トランジスタDQN11の電流駆動能力より高くなるように、電流源トランジスタCS1のソース領域及び該ソース領域が形成される不純物層の少なくとも1つの電位が変更される。
即ち、出力電圧Voutの立ち上がり期間では、電流源トランジスタCS1の動作電流を増加させて駆動トランジスタDQP11の電流駆動能力を高める。そのため、第1の構成例で説明した制御と同様に、電流源トランジスタCS1のソース領域の電位(電圧VEE1Aの電位)及び該ソース領域が形成される不純物層の電位(電圧VEE1Bの電位)の少なくとも1つを変化させる。
更に、出力電圧Voutが一定となる出力一定期間では、駆動トランジスタDQP11、DQN11の電流駆動能力が等しくなるように、電流源トランジスタCS1のソース領域の電位及び該ソース領域が形成される不純物層の電位の少なくとも1つを設定する。
そして出力電圧Voutの立ち上がり期間では、駆動トランジスタDQP11の電流駆動能力が駆動トランジスタDQN11の電流駆動能力より低くなるように、電流源トランジスタCS1のソース領域及び該ソース領域が形成される不純物層の少なくとも1つの電位が変更される。
即ち、出力電圧Voutの立ち下がり期間では、電流源トランジスタCS1の動作電流を減少させて駆動トランジスタDQP11の電流駆動能力が低くなるようにする。そのため、第1の構成例で説明した制御と同様に、電流源トランジスタCS1のソース領域の電位(電圧VEE1Aの電位)及び該ソース領域が形成される不純物層の電位(電圧VEE1Bの電位)の少なくとも1つを変化させる。
以上のように第2の構成例によれば、電流源トランジスタCS1のみをトリプルウェル構造とすることで回路規模の増大を抑えつつ、低消費電力で、安定して出力電圧を生成すると共に出力電圧範囲を拡大させることができる。
2.2.1 第2の構成例の第1の変形例
なお第2の構成例では、N型の差動増幅器210及びP型の差動増幅器220のうちN型の差動増幅器210の電流源トランジスタCS1のみがトリプルウェル構造である場合について説明したが、これに限定されるものではない。
一般に、AB級の演算増幅器の場合、駆動トランジスタDQP11、DQN11の電流駆動能力に応じて出力電圧Voutが変化するため、出力電圧Voutの立ち上がり及び立ち下がりを揃えることができることが望ましい。このとき、駆動トランジスタDQP11、DQN11の電流駆動能力を制御する差動増幅器210、220の動作電流が同じ場合、駆動トランジスタDQP11、DQN11の電流駆動能力を容易に調整することができる。従って、P型の差動増幅器220の電流源トランジスタCS2もまたトリプルウェル構造であることが望ましい。こうすることで、両者が発生する電流値を容易に揃えることが可能となる。
図19に、第2の構成例の第1の変形例における演算増幅器の回路図を示す。なお図19において、図16と同一部分には同一符号を付し、適宜説明を省略する。
図19の演算増幅器250が図16の演算増幅器200と異なる点では、P型の差動増幅器220の電流源トランジスタCS2がトリプルウェル構造で構成されている点である。図19では、電流源トランジスタCS2がトリプルウェル構造のトランジスタで実現された場合の等価回路を示している。
図20に、図19の電流源トランジスタCS2の断面図を模式的に示す。なお図20において、図19と同一部分には同一符号を付し、適宜説明を省略する。
図20では、P型半導体基板260に、N型の不純物を含むN型ウェル262が形成される。そして、このN型ウェル262に、P型の不純物を含むP型ウェル264が形成される。このP型ウェル264に、N型の不純物を含むN型ウェル266が形成される。
このN型ウェル266に、P型の不純物を含む高濃度の不純物拡散層268、270がそれぞれドレイン領域及びソース領域として形成されると共に、N型の不純物を含む高濃度の不純物拡散層272が形成される。そして、不純物拡散層268、270に挟まれるN型ウェル266の領域の上に、ゲート絶縁膜を介してゲート電極274が設けられる。不純物拡散層268にドレイン電圧VND2が供給され、不純物拡散層270に電圧VDD2A、不純物拡散層272に電圧VDD2Bが供給されている状態で、ゲート電極274にゲート電圧VBPを与えることで、チャネル領域が形成される。電圧VDD2Aは電圧VDD2Bより低電位である。
このとき、P型ウェル184は、P型の不純物を含む高濃度の不純物拡散層276を介して、ウェル電圧VPW1が供給される。またN型ウェル262は、N型の不純物を含む高濃度の不純物拡散層278を介して、ウェル電圧VNW3が供給される。そしてP型半導体基板260は、P型の不純物を含む不純物拡散層279を介して、接地電源の電圧VSSが供給される。ウェル電圧VPW1は、電圧VDD2A、VDD2Bより低電位の電圧であればよく、ウェル電圧VNW3は、接地電源の電圧VSS及びウェル電圧VPW1より高電位の電圧であればよい。
図19において、電流源トランジスタCS2の基板に模式的に接続されるダイオード素子は、図20のN型ウェル266、P型ウェル264、N型ウェル262及びP型半導体基板260によって形成される。
第2の構成例の第1の変形例では、図18の出力電圧Voutの立ち上がり期間では、駆動トランジスタDQP11の電流駆動能力が駆動トランジスタDQN11の電流駆動能力より高くなるように、電流源トランジスタCS1のソース領域及び該ソース領域が形成される不純物層の少なくとも1つの電位、電流源トランジスタCS2のソース領域及び該ソース領域が形成される不純物層の少なくとも1つの電位が変更される。
即ち、図18の出力電圧Voutの立ち上がり期間では、電流源トランジスタCS1の動作電流を増加させて駆動トランジスタDQP11の電流駆動能力を高めると共に、電流源トランジスタCS2の動作電流を減少させて駆動トランジスタDQN11の電流駆動能力が低くなるようにする。そのため、第1の構成例で説明した制御と同様に、電流源トランジスタCS1のソース領域の電位(電圧VEE1Aの電位)及び該ソース領域が形成される不純物層の電位(電圧VEE1Bの電位)の少なくとも1つを変化させる。また電流源トランジスタCS2のソース領域の電位(電圧VDD2Aの電位)又は該ソース領域が形成される不純物層の電位(電圧VDD2Bの電位)の少なくとも1つを変更する。なお電流源トランジスタCS2は、P型のトランジスタであるため、該トランジスタのソース領域の電位(電圧VDD2Aの電位)を低くしたり、該ソース領域が形成される不純物層の電位(電圧VDD2Bの電位)を低くしたりする。
更に、図18の出力一定期間では、駆動トランジスタDQP11、DQN11の電流駆動能力が等しくなるように、電流源トランジスタCS1、CS2のソース領域の電位及び該ソース領域が形成される不純物層の電位の少なくとも1つを設定する。
そして図18の出力電圧Voutの立ち下がり期間では、電流源トランジスタCS1の動作電流を減少させて駆動トランジスタDQP11の電流駆動能力が低くなると共に、電流源トランジスタCS2の動作電流を増加させて駆動トランジスタDQN11の電流駆動能力を高める。そのため、第1の構成例で説明した制御と同様に、電流源トランジスタCS1のソース領域の電位(電圧VDD2Aの電位)及び該ソース領域が形成される不純物層の電位(電圧VDD2Bの電位)の少なくとも1つを変化させる。また電流源トランジスタCS2のソース領域又は該ソース領域が形成される不純物層の電位の少なくとも1つを変更する。なお電流源トランジスタCS2は、P型のトランジスタであるため、該トランジスタのソース領域の電位(電圧VDD2Aの電位)を高くしたり、該ソース領域が形成される不純物層の電位(電圧VDD2Bの電位)を高くしたりする。
なお第2の構成例の第1の変形例では、電流源トランジスタCS1、CS2のみがトリプルウェル構造である場合について説明したが、図19に示すトランジスタのすべてをトリプルウェル構造にしてもよい。この場合、レイアウト面積が大きくなってしまうが、各トランジスタの特性を揃えることが容易となるため、演算増幅器の各種特性の調整が容易となるという効果がある。
2.2.2 第2の構成例の第2の変形例
第2の構成例の第1の変形例では、演算増幅器がP型半導体基板に形成される場合について説明したが、本実施形態はこれに限定されるものではない。第2の構成例の第2の変形例では、演算増幅器がN型半導体基板に形成される。
図21に、第2の構成例の第2の変形例における演算増幅器の回路図を示す。なお図21において、図13又は図16と同一部分には同一符号を付し、適宜説明を省略する。
図21の演算増幅器300が図16の演算増幅器200と異なる点では、半導体基板の導電型が異なることに起因して電流源トランジスタCS1の等価回路が異なる点である。演算増幅器300のN型の差動増幅器310は、図13のN型の差動増幅器110の構成と同様である。
このような第2の構成例の第2の変形例においても、図16の第2の構成例と同様に、電流源トランジスタCS1のみをトリプルウェル構造とすることで回路規模の増大を抑えつつ、低消費電力で、出力電圧範囲を拡大させることができる。
2.2.3 第2の構成例の第3の変形例
第2の構成例の第2の変形例では、演算増幅器がP型半導体基板に形成される場合について説明したが、本実施形態はこれに限定されるものではない。第2の構成例の第3の変形例では、演算増幅器がN型半導体基板に形成される。
図22に、第2の構成例の第3の変形例における演算増幅器の回路図を示す。なお図22において、図21と同一部分には同一符号を付し、適宜説明を省略する。
図22の演算増幅器400が図21の演算増幅器300と異なる点では、半導体基板の導電型が異なることに起因して電流源トランジスタCS2の等価回路が異なる点である。
図23に、図22の電流源トランジスタCS2の断面図を模式的に示す。なお図23において、図22と同一部分には同一符号を付し、適宜説明を省略する。
図23では、N型半導体基板450に、P型の不純物を含むP型ウェル452が形成される。そして、このP型ウェル452に、N型の不純物を含むN型ウェル454が形成される。このN型ウェル454に、P型の不純物を含む高濃度の不純物拡散層456、458がそれぞれドレイン領域及びソース領域として形成されると共に、N型の不純物を含む高濃度の不純物拡散層460が形成される。そして、不純物拡散層456、458に挟まれるN型ウェル454の領域の上に、ゲート絶縁膜を介してゲート電極462が設けられる。不純物拡散層456にドレイン電圧VND2が供給され、不純物拡散層458に電圧VDD2A、不純物拡散層460に電圧VDD2Bが供給されている状態で、ゲート電極462にゲート電圧VBPを与えることで、チャネル領域が形成される。
このとき、P型ウェル452は、P型の不純物を含む高濃度の不純物拡散層464を介して、ウェル電圧VPW2が供給される。またN型半導体基板450は、N型の不純物を含む高濃度の不純物拡散層466を介して、電圧VDDが供給される。ウェル電圧VPW2は、電圧VDDより低電位の電圧であればよく、例えば接地電源の電圧VSSとすることができる。
図22において、電流源トランジスタCS2の基板に模式的に接続されるダイオード素子は、図23のN型ウェル454、P型ウェル452及びN型半導体基板450によって形成される。
このような第2の構成例の第3の変形例においても、図21の第2の構成例の第2の変形例と同様に、電流源トランジスタCS1、CS2をトリプルウェル構造にすることで、両者が発生する電流値を容易に揃えることが可能となる。
なお上述のように、上記の実施形態、構成例又はその変形例において、トリプルウェル構造で構成したトランジスタを、エピウェーハ構造のトランジスタや、SOI構造のトランジスタに置き換えることができる。
また上記の実施形態、構成例又はその変形例において、ソース領域の電位やウェルの電位を変更するために、図8と同様のソース電圧制御回路又は図9と同様のウェル電圧制御回路を適用できることは言うまでもない。
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の液晶表示パネルの駆動に適用されるものに限らず、エレクトロクミネッセンス、プラズマディスプレイ装置の駆動に適用可能である。
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の1の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。