KR101103375B1 - 시프트 레지스터 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 신호의 지연이나 파형의 둔화를 억제하면서 정상으로 동작할 수 있는 시프트 레지스터를 제공한다. 본 발명의 시프트 레지스터는 클록드 인버터를 포함하는 플립 플롭 회로를 다수단 가지고, 클록드 인버터는, 직렬로 접속된 제1 트랜지스터와 제2 트랜지스터를 포함하는 인버터와, 직렬로 접속된 제3 트랜지스터와 제4 트랜지스터를 포함하는 제1 보상회로와, 제5 트랜지스터와 트랜스미션 게이트를 포함하는 제2 보상회로를 가진다. 제1 보상회로에 의해, 전전단의 출력에 동기(同期)하여, 플립 플롭 회로로부터 출력되는 신호의 상승 또는 하강의 타이밍이 제어될 수 있다. 또한, 제2 보상회로는 클록 신호 입력을 제어할 수 있다.

Description

시프트 레지스터{Shift register}
본 발명은 시프트 레지스터에 관한 것이다.
저렴한 유리 기판을 사용하여 형성되는 액티브 매트릭스형 반도체 표시장치에서는 해상도가 높아짐에 따라, 실장에 사용되는 화소부의 주변 영역(프레임 영역)이 기판에서 차지하는 비율이 증대하고, 장치의 소형화에 지장이 있다. 따라서, 단결정의 실리콘 웨이퍼를 사용하여 형성된 IC를 실장하는 방식에는 한계가 있어, 신호선 구동회로나 주사선 구동회로 등의 구동회로를 화소부와 동일한 유리 기판 위에 일체로 형성하는 기술, 소위 시스템 온 패널 기술이 중요시되고 있다.
그러나, 박막트랜지스터는 단결정의 MOS 트랜지스터에 비하여 스레시홀드 전압 등의 특성의 편차가 크고, 또한 온(on) 전류가 작다. 따라서, 화소부와 동일 기판 위에 형성되는 회로(내부 회로)에서는, 소망의 사양의 동작을 확보하기 위해, IC로서 형성된 회로(외부 회로)보다 큰 전원 전압이 통상 사용되고 있다. 그러나, 외부 회로로부터 내부 회로에 입력되는 클록 신호(CK) 등의 각종 신호는, 외부 회로가 내부 회로보다 낮은 전원 전압에서 동작하기 때문에, 3 V 정도의 작은 진폭을 가진다. 한편, 내부 회로는 10 V 정도의 진폭을 가지는 신호를 사용하지 않으면, 정상의 동작을 확보할 수 없다.
일본국 공개특허공고 2000-339985호 공보(3∼6 페이지 참조)는, 내부 회로에 레벨 시프터를 배치하고, 외부 회로로부터 입력된 신호의 진폭을 크게 함으로써, 내부 회로를 정상으로 동작시키는 기술을 개시하고 있다.
그러나, 일본국 공개특허공고 2000-339985호 공보와 같이 내부 회로에 레벨 시프터를 마련하여 외부 회로로부터의 신호를 증폭시키는 경우, 내부 회로의 점유 면적이 증대하고, 신호의 지연이나 파형의 둔화를 발생시킨다는 문제가 생겨 바람직하지 않다. 또한, 외부 회로에서 신호를 증폭시키고 나서, 이 신호를 내부 회로에 입력시킬 수도 있다. 그러나, 외부 회로에서 신호를 증폭시키기 위해 레벨 시프터를 외부 회로에 마련하면, IC의 부품수의 증가에 의해 케이스를 대형화하지 않으면 안되고, 또한, 반도체 표시장치의 비용의 증가를 초래하게 된다. 또한, 외부 회로에서 신호를 증폭시키기 위해서는, 외부 회로에도 큰 전원 전압을 공급하지 않을 수 없고, 이것은 소비전력의 증가로 이어지게 된다.
본 발명은 상기한 문제를 감안하여, 신호의 지연이나 파형의 둔화를 억제하면서, 정상으로 동작할 수 있는 시프트 레지스터를 제공하는 것을 과제로 한다. 또한, 본 발명은 내부 회로의 점유 면적을 억제하고, 또한, 신호의 지연이나 파형의 둔화를 억제하면서 내부 회로를 정상으로 동작시킬 수 있는 반도체 표시장치를 제공하는 것을 과제로 한다. 또한, 본 발명은 케이스의 대형화를 억제하고, 비용의 증가를 억제하고, 소비전력의 증가를 억제하면서, 내부 회로를 정상으로 동작시킬 수 있는 반도체 표시장치를 제공하는 것을 과제로 한다.
본 발명의 시프트 레지스터는 전단(前段)의 출력을 입력으로 하는 플립 플롭 회로를 레지스터로서 다수 포함하고 있다. 또한, 본 발명에 따르면, 플립 플롭 회로에, 전단의 출력 외에, 전전단의 출력이 입력된다. 이 전전단의 출력에 동기(同期)하여, 이 플립 플롭 회로의 출력의 상승 또는 하강의 타이밍이 제어된다.
구체적으로, 본 발명의 시프트 레지스터는 클록드(clocked) 인버터를 가지는 플립 플롭 회로를 다수단 가지고, 상기 클록드 인버터는 직렬로 접속된 제1 트랜지스터와 제2 트랜지스터를 포함하는 인버터와, 직렬로 접속된 제3 트랜지스터와 제4 트랜지스터를 포함하는 제1 보상회로와, 제5 트랜지스터와 트랜스미션 게이트를 포함하는 제2 보상회로를 포함하고, 상기 제1 및 제2 트랜지스터의 각 드레인은 상기 클록드 인버터의 출력 단자에 접속되어 있고, 상기 제2 및 제5 트랜지스터의 각 소스는 제1 전원에 접속되어 있고, 상기 제3 및 제4 트랜지스터의 각 게이트에는 전단의 클록드 인버터로부터 출력되는 신호가 입력되고, 상기 트랜스미션 게이트의 제1 제어 단자 및 제5 트랜지스터의 게이트에는 후단으로부터 출력되는 신호가 입력되고, 상기 트랜스미션 게이트의 제2 제어 단자에는 후단으로부터 출력되는 신호를 반전시킨 신호가 입력되고, 상기 트랜스미션 게이트의 입력 단자에는 클록 신호가 입력되어 있고, 상기 트랜스미션 게이트의 출력 단자 및 상기 제5 트랜지스터의 드레인은 상기 제2 트랜지스터의 게이트에 접속되어 있고, 상기 제3 트랜지스터의 소스에는 전전단의 클록드 인버터로부터 출력되는 신호가 입력되고, 상기 제3 및 제4 트랜지스터의 각 드레인은 상기 제1 트랜지스터의 게이트에 접속되어 있다. 제1 전원 전위와 제2 전원 전위의 전위차가 시프트 레지스터의 전원 전압에 상당한다.
또한, 본 발명의 반도체 표시장치는 화소부와 동일 기판 위에 상기 시프트 레지스터를 가진다. 시프트 레지스터는 화소부의 다수의 화소를 선택하는 주사선 구동회로에 사용될 수도 있고, 또는 선택된 화소에의 비디오 신호 입력을 제어하는 신호선 구동회로에 사용될 수도 있다.
또한, 반도체 표시장치에는, 액정 표시장치, 유기 발광소자(OLED)로 대표되는 발광소자를 각 화소에 구비한 발광장치, DMD(Digital Micromirror Devce), PDP(Plasma Display Panel), FED(Field Emission Display), 반도체막을 사용한 회로 소자를 구동회로에 가지고 있는 그 외의 표시장치가 포함된다.
또한, 반도체 표시장치는 표시 소자가 형성된 패널과 이 패널에 컨트롤러를 포함하는 IC 등을 실장한 상태에 있는 모듈을 포함한다. 또한, 본 발명은 이 반도체 표시장치를 제조하는 과정에서 표시 소자를 완성하기 전의 일 형태에 상당하는 소자 기판도 그 범주에 포함한다. 구체적으로, 소자 기판은 표시 소자의 한 쌍의 전극 중 한쪽 전극만이 형성된 상태, 또는 이 한쪽 전극이 되는 도전막을 성막한 후로서, 이 도전막을 패터닝하여 상기 한쪽 전극을 형성하기 전의 상태이어도 좋고, 모든 형태가 포함된다.
또한, 본 발명의 반도체 표시장치에서 사용되는 트랜지스터로서는, 다결정 반도체, 미(微)결정 반도체(세미아모르퍼스 반도체를 포함), 아모르퍼스 반도체를 사용한 박막트랜지스터를 사용할 수 있다. 또한, SOI를 사용하여 형성된 트랜지스터가 사용될 수도 있다. 본 발명의 반도체 표시장치에 사용되는 트랜지스터는 박막트랜지스터에 한정되지 않는다. 단결정 실리콘을 사용하여 형성된 트랜지스터도 사용될 수 있다. 또한, 유기 반도체를 사용한 트랜지스터이어도 좋고, 카본 나노 튜브를 사용한 트랜지스터이어도 좋다. 또한, 본 발명의 반도체 표시장치의 화소에 제공되는 트랜지스터는 단일 게이트 구조를 사용하여도 좋고, 이중 게이트 구조(2개의 트랜지스터가 직렬로 접속된 구조)나 그 이상의 게이트를 가지는 멀티게이트 구조(다수의 트랜지스터가 직렬로 접속된 구조)이어도 좋다.
세미아모르퍼스 반도체막이란, 비정질 구조와 결정 구조(단결정 구조 및 다결정 구조를 포함) 사이의 중간적인 구조의 반도체를 포함하는 막이다. 세미아모르퍼스 반도체는 자유 에너지적으로 안정적인 제3 상태를 가지는 반도체이다. 또한, 세미아모르퍼스 반도체는 단거리 질서와 격자 왜곡을 가지는 결정질 반도체이고, 0.5∼20 nm의 입경을 가지는 그레인을 비정질 반도체 중에 분산시켜 형성된다. 세미아모르퍼스 반도체의 라만 스펙트럼은 520 cm-1보다 저파수 측으로 시프트되어 있고, 또한, X선 회절에서는, Si 결정 격자로부터 유래하는 (111) 및 (220)의 회절 피크가 세미아모르퍼스 반도체에서 관측된다. 또한, 세미아모르퍼스 반도체는 댕글링 본드(dangling bond)를 종단시키기 위해 수소 또는 할로겐을 적어도 1 원자% 또는 그 이상 함유하고 있다. 여기서는 편의상, 이와 같은 반도체를 세미아모르퍼스 반도체(SAS)라고 부른다. 또한, 헬륨, 아르곤, 크립톤, 네온 등의 희가스 원소를 제공하여 격자 왜곡을 더욱 조장시킴으로써 안정성을 증가시킨 양호한 세미아모르퍼스 반도체가 얻어질 수 있다.
본 발명의 시프트 레지스터에 의하면, 전전단으로부터 출력되는 신호를 사용함으로써, 클록드 인버터의 출력 단자로부터 출력되는 신호의 상승 또는 하강의 타이밍을 제어할 수 있다. 따라서, 이 시프트 레지스터는, 클록드 인버터에 입력되는 클록의 진폭이 전원 전압보다 작더라도, 신호의 지연이나 파형의 둔화를 억제하면서 정상으로 동작할 수 있다.
또한, 트랜스미션 게이트는 플립 플롭 회로에의 클록 신호 입력을 제어할 수 있으므로, 클록 신호를 공급하기 위한 배선에 걸리는 부하를 경감시킬 수 있다.
또한, 상기 시프트 레지스터를 본 발명의 반도체 표시장치에 사용함으로써, 내부 회로의 점유 면적을 억제하고, 또한, 신호의 지연이나 파형의 둔화를 억제하면서, 내부 회로를 정상으로 동작시킬 수 있다. 또한, 본 발명의 반도체 표시장치에 의하면, 케이스의 대형화를 방지하고, 비용의 증가를 억제하고, 소비전력의 증가를 억제하면서, 내부 회로를 정상으로 동작시킬 수 있다.
또한, 본 발명은, 상기한 전자 장치 모두, 특히 휴대형 단말기에서 케이스의 소형화, 내부 회로에서의 구동회로의 점유 면적의 축소, 제조 비용의 삭감, 소비전력의 삭감, 고주파 동작을 실현하는 우수한 효과를 가진다.
도 1(A) 및 도 1(B)는 본 발명의 시프트 레지스터에 포함되는 플립 플롭 회로의 회로도 및 타이밍 차트.
도 2(A) 및 도 2(B)는 본 발명의 시프트 레지스터에 포함되는 플립 플롭 회로의 회로도 및 타이밍 차트.
도 3은 본 발명의 시프트 레지스터의 구성을 나타내는 블록도.
도 4(A) 및 도 4(B)는 본 발명의 시프트 레지스터에 포함되는 플립 플롭 회로의 회로도.
도 5(A) 및 도 5(B)는 본 발명의 시프트 레지스터에 포함되는 플립 플롭 회로의 회로도 및 타이밍 차트.
도 6(A) 및 도 6(B)는 본 발명의 시프트 레지스터에 포함되는 플립 플롭 회로의 회로도 및 타이밍 차트.
도 7은 본 발명의 시프트 레지스터에 포함되는 플립 플롭 회로의 회로도.
도 8은 본 발명의 시프트 레지스터에 포함되는 플립 플롭 회로의 회로도.
도 9는 본 발명의 시프트 레지스터에 포함되는 플립 플롭 회로의 마스크 레이아웃.
도 10은 본 발명의 시프트 레지스터를 사용한 본 발명의 반도체 표시장치의 블록도.
도 11(A)∼도 11(E)는 본 발명의 시프트 레지스터 또는 본 발명의 반도체 표시장치를 사용한 전자장치의 도면.
이하, 본 발명의 실시형태에 대하여 도면을 참조하여 설명한다. 그러나, 본 발명은 많은 다른 형태로 실시할 수 있고, 본 발명의 취지 및 그 범위에서 벗어나지 않고 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한, 아래의 설명에서, 접속이란 전기적 접속을 포함하는 것으로 한다.
[실시형태 1]
도 1(A)는 본 발명의 시프트 레지스터에 포함되는 플립 플롭 회로의 일 형태를 나타낸다. 도 1(A)에 도시된 플립 플롭 회로는 클록드(clocked) 인버터(112)와, 인버터(110)와, 클록드 인버터(111)를 포함한다. 그리고, 클록드 인버터(112)는 트랜지스터(101) 및 트랜지스터(102)를 포함하는 인버터(107)와, 트랜지스터(103) 및 트랜지스터(104)를 포함하는 제1 보상회로(108)와, 트랜지스터(105) 및 트랜스미션 게이트(106)를 포함하는 제2 보상회로(109)를 포함하고 있다.
본 발명의 시프트 레지스터는 단마다 번갈아 반전하는 클록 신호가 입력되는 다수 단의 플립 플롭 회로를 가지고 있다. 예를 들어, 전단(前段)에서 클록 신호(CK)가 입력되어 있는 단자에는 반전된 클록 신호(CKb)가 입력된다. 역으로, 전단에서 반전된 클록 신호(CKb)가 입력되어 있는 단자에는 클록 신호(CK)가 입력된다.
인버터(107)에서, 트랜지스터(101) 및 트랜지스터(102)의 각 드레인은 클록드 인버터(112)의 출력 단자(OUT1)에 접속되어 있다. 트랜지스터(101)의 소스는 제1 전원에 접속되고, 이 소스에는 전원 전위(VDD)가 공급된다. 트랜지스터(102)의 소스는 제2 전원에 접속되고, 이 소스에는 전원 전위(VSS)가 공급된다. 또한, 전원 전위(VDD)와 전원 전위(VSS)는 VDD ＞ VSS인 것으로 한다. 또한, 트랜지스터(101)의 게이트는 제1 보상회로(108)에 접속되고, 트랜지스터(102)의 게이트는 제2 보상회로(109)에 접속되어 있다. 제1 전원의 전원 전위(VDD)와 제2 전원의 전원 전위(VSS)와의 전위차(VDD - VSS)가 시프트 레지스터의 전원 전위에 상당한다.
제1 보상회로(108)에서, 트랜지스터(103) 및 트랜지스터(104)의 각 게이트에는 전단의 플립 플롭 회로에서 사용되는 클록드 인버터(112)의 출력 단자(OUT1)로부터의 신호(A)가 입력된다. 또한 트랜지스터(103)의 소스에는 전전단의 출력 단자(OUT1)로부터의 신호(A2)가 입력된다. 트랜지스터(104)의 소스는 제1 전원에 접속되고, 이 소스에는 전원 전위(VDD)가 공급된다. 그리고, 트랜지스터(103) 및 트랜지스터(104)의 각 드레인은 트랜지스터(101)의 게이트에 접속되어 있다.
제2 보상회로(109)에서, 트랜지스터(105)의 게이트 및 트랜스미션 게이트(106)의 제1 제어 단자에는 후단(後段)의 플립 플롭 회로의 출력 단자(OUT2)로부터의 신호(B)가 입력된다. 트랜지스터(105)의 소스는 제2 전원에 접속되어 있고, 이 소스에는 전원 전위(VSS)가 공급된다. 또한, 트랜스미션 게이트(106)의 제2 제어 단자에는 후단의 출력 단자(OUT2)로부터의 신호(B)를 반전시킨 신호(Bb)가 입력된다. 트랜스미션 게이트(106)의 입력 단자에는, 플립 플롭 회로의 단에 따라 클록 신호(CK) 또는 클록 신호(CK)의 반전 신호(CKb)가 입력된다. 그리고, 트랜지스터(105)의 드레인 및 트랜스미션 게이트(106)의 출력 단자는 트랜지스터(102)의 게이트에 접속되어 있다.
클록드 인버터(112)의 출력 단자(OUT1)는 인버터(110)의 입력 단자 및 클록드 인버터(111)의 출력 단자에 접속되어 있다. 또한, 인버터(110)의 출력 단자 및 클록드 인버터(111)의 입력 단자는 플립 플롭 회로의 출력 단자(OUT2)에 접속되어 있다.
또한, 트랜스미션 게이트(106)는 제1 제어 단자와 제2 제어 단자에 입력되는 신호의 전위에 따라 온/오프된다. 구체적으로는, 제1 제어 단자에 저전위가 공급되고 제2 제어 단자에 고전위가 공급되었을 때에만, 입력 단자의 전위가 출력 단자에 공급될 수 있다.
또한, 도 1(A)에서는, 제2 보상회로(109)에서 트랜스미션 게이트(106)를 사용하고 있지만, 본 발명이 이 구성에 한정되는 것은 아니다. 트랜스미션 게이트 대신에, 박막트랜지스터(TFT) 등의 다른 스위칭 소자를 사용할 수도 있다. 그러나, 이 스위칭 소자는 신호(B)에 동기하여 온/오프하도록 제어되는 것으로 한다.
또한, 트랜지스터(103) 및 트랜지스터(104)의 각 게이트에 입력되는 신호(A)는 반드시 전단의 출력 단자(OUT1)로부터 출력된다고 한정할 수는 없고, 전단의 어느 단자로부터 출력되어도 좋다. 트랜지스터(103)의 소스에 입력되는 신호(A2)는 반드시 전전단의 출력 단자(OUT1)로부터 출력된다고 한정할 수는 없고, 전전단의 어느 단자로부터 출력되어도 좋다. 트랜지스터(105)의 게이트 및 트랜스미션 게이트(106)의 제1 제어 단자에 입력되는 신호(B)는 반드시 후단의 출력 단자(OUT2)로부터 출력된다고 한정할 수는 없고, 후단의 어느 단자로부터 출력된다면 좋다.
또한, 도 1(A)에서, 트랜지스터(101) 및 트랜지스터(104)는 p채널형 트랜지스터이고, 트랜지스터(102), 트랜지스터(103) 및 트랜지스터(105)는 n채널형 트랜지스터이다.
다음에, 도 1(A)에 도시한 플립 플롭 회로의 동작에 대하여 도 1(B)을 참조하여 설명한다. 도 1(B)는신호(A), 신호(B), 신호(A2), 신호(Bb), 클록 신호(CK), 출력 단자(OUT1)로부터 출력되는 신호, 출력 단자(OUT2)로부터 출력되는 신호의 타이밍 차트를 나타내고 있다.
먼저, 기간(T0)에서, 제1 보상회로(108)에서는 트랜지스터(103)가 오프이고, 트랜지스터(104)가 온이므로, 트랜지스터(101)의 게이트에 전원 전위(VDD)가 공급된다. 또한, 제2 보상회로(109)에서는 트랜지스터(105)가 온이고, 트랜스미션 게이트(106)가 오프이므로, 트랜지스터(102)의 게이트에 전원 전위(VSS)가 공급된다. 따라서, 인버터(107)에서는 트랜지스터(101)가 오프이고, 트랜지스터(102)가 오프이므로, 출력 단자(OUT1)는 전 상태의 전위(VSS)를 유지한다. 또한, 출력 단자(OUT2)에는 출력 단자(OUT1)의 신호가 반전된 신호, 즉, 전위(VDD)가 공급된다.
다음에, 기간(T1)에서, 제1 보상회로(108)에서는 트랜지스터(103)가 온이고, 트랜지스터(104)가 오프이므로, 트랜지스터(101)의 게이트에는 신호(A2)의 전위, 즉, 전원 전위(VDD)가 공급된다. 또한, 제2 보상회로(109)에서는 트랜지스터(105)가 온이고, 트랜스미션 게이트(106)가 오프이므로, 트랜지스터(102)의 게이트에 전원 전위(VSS)가 공급된다. 따라서, 인버터(107)에서는 트랜지스터(101)가 오프이고, 트랜지스터(102)가 오프이므로, 출력 단자(OUT1)는 전 상태의 전위(VSS)를 유지한다. 또한, 출력 단자(OUT2)에는 출력 단자(OUT1)의 신호가 반전된 신호, 즉, 전위(VDD)가 공급된다.
다음에, 기간(T2)에서, 제1 보상회로(108)에서는 트랜지스터(103)가 온이고, 트랜지스터(104)가 오프이므로, 트랜지스터(101)의 게이트에는 신호(A2)의 전위, 즉, 전원 전위(VSS)가 공급된다. 또한, 제2 보상회로(109)에서는 트랜지스터(105)가 온이고, 트랜스미션 게이트(106)가 오프이므로, 트랜지스터(102)의 게이트에 전원 전위(VSS)가 공급된다. 따라서, 인버터(107)에서는 트랜지스터(101)가 온이고, 트랜지스터(102)가 오프이므로, 출력 단자(OUT1)에 전원 전위(VDD)가 공급된다. 또한, 출력 단자(OUT2)에는 출력 단자(OUT1)의 신호가 반전된 신호, 즉, 전위(VSS)가 공급된다.
다음에, 기간(T3)에서, 제1 보상회로(108)에서는 트랜지스터(108)가 오프이고, 트랜지스터(104)가 온이므로, 트랜지스터(101)의 게이트에는 전원 전위(VDD)가 공급된다. 또한, 제2 보상회로(109)에서는 트랜지스터(105)가 오프이고, 트랜스미션 게이트(106)가 온이므로, 트랜지스터(102)의 게이트에 클록 신호(CK)의 낮은 측 전위(Lo)가 공급된다. 따라서, 인버터(107)에서는 트랜지스터(101)가 오프로 된다.
한편, 트랜지스터(102)는 클록 신호(CK)의 전위(Lo)와, 전원 전위(VSS)와, 트랜지스터(102)의 스레시홀드 전압의 값에 따라 온으로 되거나 오프로 된다. 예를 들어, 전원 전위(VSS)가 0 V이고, 전원 전위(VDD)가 7 V이고, 클록 신호(CK)의 전위(Lo)가 2 V이고, 클록 신호(CK)의 높은 측 전위(Hi)가 0 V인 경우, 트랜지스터(102)의 게이트와 소스 사이의 전압(게이트 전압)은 2 V가 되고, 이 경우, 트랜지스터(102)의 스레시홀드 전압이 0 V이라면, 트랜지스터(102)는 온이 된다. 그러나, 기간(T3)에서는, 클록드 인버터(111)의 출력 단자로부터 출력 단자(OUT1)로 전원 전위(VDD)가 공급된다. 그리고, 출력 단자(OUT1)에의 전원 전위(VDD)의 공급을 제어하는, 클록드 인버터(111)내의 p채널형 트랜지스터의 게이트 전압은 전원 전위(VDD)와 전원 전위(VSS)와의 전위차에 상당한다. 따라서, 트랜지스터(102)가 온이어도, 클록드 인버터(111)가 클록드 인버터(112)보다 높은 전류 공급 능력을 가지므로, 출력 단자(OUT1)에는 전원 전위(VDD)가 공급되게 된다. 또한, 출력 단자(OUT2)에는 출력 단자(OUT1)의 신호가 반전된 신호, 즉, 전위(VSS)가 공급된다.
다음에, 기간(T4)에서, 제1 보상회로(108)에서는 트랜지스터(103)가 오프이고, 트랜지스터(104)가 온이므로, 트랜지스터(101)의 게이트에는 전원 전위(VDD)가 공급된다. 또한, 제2 보상회로(109)에서는 트랜지스터(105)가 오프이고, 트랜스미션 게이트(106)가 온이므로, 트랜지스터(102)의 게이트에 클록 신호(CK)의 높은 측 전위(Hi)가 공급된다. 따라서, 인버터(107)에서는 트랜지스터(101)가 오프이고, 트랜지스터(102)가 온이므로, 출력 단자(OUT1)에 전원 전위(VSS)가 공급된다. 또한, 출력 단자(OUT2)에는 출력 단자(OUT1)의 신호가 반전된 신호, 즉, 전위(VDD)가 공급된다.
이와 같이 도 1(A)에 도시된 플립 플롭 회로에서는, 출력 단자(OUT1)에서 신호가 전원 전위(VSS)로부터 전원 전위(VDD)로 변화하는 소위 상승(rise) 타이밍을, 클록 신호(CK)가 아니라, 전전단의 출력 단자(OUT1)로부터의 신호(A2)에 의해 정할 수 있다. 종래의 클록드 인버터에서는, 클록 신호(CK)의 진폭(Hi-Lo)이 전원 전압보다 작은 경우에, 출력 단자(OUT1)에의 전원 전위(VDD)의 공급을 제어하는 트랜지스터(101)를 기간(T1)에서 완전히 오프로 할 수 없었다. 따라서, 도 1(B)에서 점선(113)으로 나타낸 바와 같이, 기간(T2)이 개시하기 전에 출력 단자(OUT1)로부터의 신호가 빨리 상승한다. 그러나, 전전단의 출력 단자(OUT1)로부터의 신호(A2)에 동기하여 트랜지스터(101)를 온으로 함으로써, 기간(T1)에서 트랜지스터(101)를 완전히 오프시킬 수 있어, 상기한 바와 같이 신호가 빨리 상승하는 것을 방지할 수 있다.
또한, 도 1(A)에서, 플립 플롭 회로는, 출력 단자(OUT1)에의 전원 전위(VDD)의 공급을 제어하는, 클록드 인버터(111)내의 p채널형 트랜지스터가, 출력 단자(OUT1)에의 전원 전위(VSS)의 공급을 제어하는, 클록드 인버터(112)내의 n채널형 트랜지스터(102)의 것보다 넓은 채널폭(W)을 가지도록 설계될 수도 있다. 상기 구성에 의해, 기간(T3)에서 클록드 인버터(111)는 클록드 인버터(112)보다 높은 출력 단자(OUT1)에의 전원 공급 능력을 가질 수 있다.
도 7은 도 1(A)에 도시된 플립 플롭 회로의 보다 상세한 구성 예를 나타낸다. 도 7에서는 도 1(A)에서 이미 도시한 것에 대하여 같은 부호를 붙인다. 도 7에서, 클록드 인버터(111)는 직렬로 접속된 p채널형 트랜지스터(130) 및 p채널형 트랜지스터(131)와, 직렬로 접속된 n채널형 트랜지스터(132) 및 n채널형 트랜지스터(133)를 가지고 있다. 트랜지스터(131)의 게이트에는 클록 신호(CK)가 입력되고, 트랜지스터(133)의 게이트에는 클록 신호(CK)를 반전시킨 신호(CKb)가 입력된다. 트랜지스터(131)의 소스는 제1 전원에 접속되어 있고, 이 소스에는 전원 전위(VDD)가 공급된다. 또한, 트랜지스터(133)의 소스는 제2 전원에 접속되어 있고, 이 소스에는 전원 전위(VSS)가 공급된다. 트랜지스터(130) 및 트랜지스터(132)의 각 드레인은 인버터(110)의 출력 단자에 접속되어 있다. 또한, 트랜지스터(130) 및 트랜지스터(132)의 각 드레인은 인버터(110)의 입력 단자에 접속되어 있다.
도 7에 도시된 플립 플롭 회로에서, 직렬로 접속된 p채널형 트랜지스터(130) 및 p채널형 트랜지스터(131)는 출력 단자(OUT1)에의 전원 전위(VDD)의 공급을 제어할 수 있다. 따라서, 트랜지스터(130) 및 트랜지스터(131) 각각의 채널폭(W)을 트랜지스터(102)의 채널폭(W)보다 크게 함으로써, 기간(T3)에서 클록드 인버터(111)가 클록드 인버터(112)보다 높은 출력 단자(OUT1)에의 전류 공급 능력을 가질 수 있다. 따라서, 기간(T3)에서 출력 단자(OUT1)가 전원 전위(VDD)를 보다 확실하게 유지할 수 있다.
또한, 도 1(A)에서는, 출력 단자(OUT1)로부터 출력되는 신호의 상승 타이밍을 신호(A2)에 의해 정하고 있지만, 본 발명이 이 구성에 한정되는 것은 아니다. 신호(A2)에 의해, 출력 단자(OUT1)에서 신호가 전원 전위(VDD)로부터 전원 전위(VSS)로 변화하는 소위 하강(fall) 타이밍을 정하도록 하여도 좋다.
도 2(A)는 본 발명의 시프트 레지스터에 포함되는 플립 플롭 회로의 도 1(A)와는 다른 형태를 나타낸다. 도 2(A)에 도시된 플립 플롭 회로는 도 1(A)에 도시된 플립 플롭 회로와 마찬가지로, 클록드 인버터(212)와, 인버터(210)와, 클록드 인버터(211)를 가지고 있다. 그리고, 클록드 인버터(212)는 트랜지스터(201) 및 트랜지스터(202)를 포함하는 인버터(207)와, 트랜지스터(203) 및 트랜지스터(204)를 포함하는 제1 보상회로(208)와, 트랜지스터(205) 및 트랜스미션 게이트(206)를 포함하는 제2 보상회로(209)를 가지고 있다.
인버터(207)에서, 트랜지스터(201) 및 트랜지스터(202)의 각 드레인은 클록드 인버터(212)의 출력 단자(OUT1)에 접속되어 있다. 트랜지스터(201)의 소스는 제1 전원에 접속되고, 이 소스에는 전원 전위(VDD)가 공급된다. 트랜지스터(202)의 소스는 제2 전원에 접속되고, 이 소스에는 전원 전위(VSS)가 공급된다. 그리고, 도 2(A)는, 트랜지스터(201)의 게이트가 제2 보상회로(209)에 접속되고 트랜지스터(202)의 게이트가 제1 보상회로(208)에 접속되어 있는 점에서 도 1(A)와는 다르다.
제1 보상회로(208)에서, 트랜지스터(203) 및 트랜지스터(204)의 각 게이트에는 전단의 플립 플롭 회로의 클록드 인버터(212)로부터의 신호(A)가 입력된다. 또한, 트랜지스터(203)의 소스에는 전전단의 출력 단자(OUT1)로부터의 신호(A)가 입력된다. 그리고, 도 2(A)는, 트랜지스터(204)의 소스가 제2 전원에 접속되고, 이 소스에는 전원 전위(VSS)가 공급되는 점에서 그리고 트랜지스터(203) 및 트랜지스터(204)의 각 드레인이 트랜지스터(202)의 게이트에 접속되는 점에서 도 1(A)와는 다르다.
제2 보상회로(209)에서, 도 2(A)에서는 트랜지스터(205)의 게이트 및 트랜스미션 게이트(206)의 제2 제어 단자에는 후단의 플립 플롭 회로의 출력 단자(OUT2)로부터의 신호(B)가 입력된다. 그리고, 도 2(A)는, 트랜지스터(205)의 소스가 제1 전원에 접속되고, 이 소스에는 전원 전위(VDD)가 공급되는 점에서 그리고 트랜스미션 게이트(206)의 제1 제어 단자에 후단의 출력 단자(OUT2)로부터의 신호(B)를 반전시킨 신호(Bb)가 입력되는 점에서 도 1(A)와는 다르다. 트랜스미션 게이트(206)의 입력 단자에는 클록 신호(CK)가 입력된다. 또한, 트랜스미션 게이트(206)의 입력 단자에는 플립 플롭 회로의 단에 따라 클록 신호(CK)의 반전 신호(CKb)가 입력될 수도 있다. 그리고, 도 2(A)는 트랜지스터(205)의 드레인 및 트랜스미션 게이트(206)의 출력 단자가 트랜지스터(201)의 게이트에 접속되어 있는 점에서 도 1(A)와는 다르다.
클록드 인버터(212)의 출력 단자(OUT1)는 인버터(210)의 입력 단자 및 클록 인버터(211)의 출력 단자에 접속되어 있다. 또한, 인버터(210)의 출력 단자 및 클록드 인버터(211)의 입력 단자는 플립 플롭 회로의 출력 단자(OUT2)에 접속되어 있다.
또한, 도 2(A)에서는, 제2 보상회로(209)에서 트랜스미션 게이트(206)를 사용하고 있지만, 본 발명이 이 구성에 한정되는 것은 아니다. 트랜스미션 게이트 대신에, TFT 등의 다른 스위칭 소자를 사용하여도 좋다. 그러나, 이 스위칭 소자는 신호(B)에 동기하여 온/오프되도록 제어되는 것으로 한다.
또한, 트랜지스터(203) 및 트랜지스터(204)의 각 게이트에 입력되는 신호(A)는 반드시 전단의 출력 단자(OUT1)로부터 출력된다고는 한정할 수 없고, 전단의 어느 단자로부터 출력되어도 좋다. 트랜지스터(203)의 소스에 입력되는 신호(A2)는 반드시 전전단의 출력 단자(OUT1)로부터 출력된다고는 한정할 수 없고, 전전단의 어느 단자로부터 출력되어도 좋다. 트랜지스터(205)의 게이트 및 트랜스미션 게이트(206)의 제2 제어 단자에 입력되는 신호(B)는 반드시 후단의 출력 단자(OUT2)로부터 출력된다고는 한정할 수 없고, 후단의 어느 단자로부터 출력되어도 좋다.
또한, 도 2(A)에서는, 트랜지스터(201), 트랜지스터(203) 및 트랜지스터(205)가 p채널형 트랜지스터이고, 트랜지스터(202) 및 트랜지스터(204)는 n채널형 트랜지스터이다.
또한, 도 2(B)는 도 2(A)에서의 신호(A), 신호(B), 신호(A2), 신호(Bb), 클록 신호(CK), 출력 단자(OUT1)로부터 출력되는 신호, 출력 단자(OUT2)로부터 출력되는 신호의 타이밍 차트를 나타낸다.
도 2(B)에 나타낸 타이밍 차트로부터 알 수 있는 바와 같이, 도 2(A)에 도시된 플립 플롭 회로에서는, 출력 단자(OUT1)에서 신호가 전원 전위(VDD)로부터 전원 전위(VSS)로 변화하는 소위 하강 타이밍을, 클록 신호(CK)가 아니라, 전전단이 출력 단자(OUT1)로부터의 신호(A2)에 의해 정할 수 있다. 따라서, 도 1(A)에 도시된 플립 플롭 회로와 마찬가지로, 전전단의 출력 단자(OUT1)로부터의 신호(A2)에 동기하여 트랜지스터(202)를 온으로 함으로써, 기간(T1)에서 트랜지스터(202)를 완전히 오프시킬 수 있다. 따라서, 도 2(B)에서 점선(213)으로 나타낸 바와 같이 신호가 빨리 하강하는 것을 방지할 수 있다.
또한, 출력 단자(OUT1)에의 전원 전위(VSS)의 공급을 제어하는, 클록드 인버터(211)의 n채널형 트랜지스터는, 출력 단자(OUT1)에의 전원 전위(VDD)의 공급을 제어하는, 클록드 인버터(212)의 p채널형 트랜지스터(201)보다 넓은 채널폭(W)을 가지도록 설계될 수도 있다. 상기 구성에 의해, 기간(T3)에서 클록드 인버터(211)가 클록드 인버터(212)보다 높은 출력 단자(OUT1)에의 전류 공급 능력을 가질 수 있다. 따라서, 기간(T3)에서 출력 단자(OUT1)가 전원 전위(VSS)를 보다 확실하게 유지할 수 있다.
도 8은 도 2(A)에 도시된 플립 플롭 회로의 보다 상세한 구성 예를 나타낸다. 또한, 도 8에서는 도 2(A)에서 이미 나타낸 것에 대해서는 같은 부호를 붙인다. 도 8에서, 클록드 인버터(211)는 직렬로 접속된 p채널형 트랜지스터(230) 및 p채널형 트랜지스터(231)와, 직렬로 접속된 n채널형 트랜지스터(232) 및 n채널형 트랜지스터(233)를 가지고 있다. 트랜지스터(231)의 게이트에는 클록 신호(CK)를 반전시킨 신호(CKb)가 입력되고, 트랜지스터(233)의 게이트에는 클록 신호(CK)가 입력된다. 트랜지스터(231)의 소스는 제1 전원에 접속되어 있고, 이 소스에는 전원 전위(VDD)가 공급된다. 또한, 트랜지스터(233)의 소스는 제2 전원에 접속되어 있고, 이 소스에는 전원 전위(VSS)가 공급된다. 트랜지스터(230) 및 트랜지스터(232)의 각 게이트는 인버터(210)의 출력 단자에 접속되어 있다. 또한, 트랜지스터(230) 및 트랜지스터(232)의 각 드레인은 인버터(210)의 입력 단자에 접속되어 있다.
도 8에 도시된 플립 플롭 회로에서, 직렬로 접속된 n채널형 트랜지스터(232) 및 n채널형 트랜지스터(233)는 출력 단자(OUT1)에의 전원 전위(VSS)의 공급을 제어할 수 있다. 따라서, 트랜지스터(232) 및 트랜지스터(233) 각각의 채널폭(W)을 트랜지스터(201)의 채널폭(W)보다 크게 함으로써, 기간(T3)에서 클록드 인버터(211)가 클록드 인버터(212)보다 높은 출력 단자(OUT1)에의 전류 공급 능력을 가질 수 있다. 따라서, 기간(T3)에서 출력 단자(OUT1)가 전원 전위(VSS)를 보다 확실하게 유지할 수 있다.
또한, 도 1(A) 및 도 2(A)에 도시된 플립 플롭 회로에서는, 클록 신호(CK)의 입력을 신호(B)에 동기하여 동작하는 스위칭 소자(트랜스미션 게이트(106 또는 206))에 의해 제어하고 있다. 따라서, 플립 플롭 회로에 클록 신호(CK)를 공급하기 위한 배선에 가해지는 부하를 저감할 수 있다.
또한, 통상, 클록드 인버터는 직렬로 접속된 2개의 n채널형 트랜지스터와, 직렬로 접속된 2개의 p채널형 트랜지스터를 가지고 있다. 그러나, 2개의 트랜지스터를 직렬로 접속함으로써, 온 전류가 감소될 수도 있다. 종래 기술에서는, 온 전류를 크게 하기 위해, 직렬로 접속된 2개의 트랜지스터의 채널폭(W)이 커지도록 설계하였다. 따라서, 2개의 트랜지스터의 게이트에 접속된(이 2개의 트랜지스터의 게이트 용량을 부하로 한다) 트랜지스터도 채널폭(W)이 커지도록 설계할 필요가 있기 때문에, 결과적으로, 클록드 인버터 전체의 부하가 커지고, 고주파 동작을 방지하여 왔다. 그러나, 본 발명에서는, 클록드 인버터의 출력 단자에의 전위 공급을 제어하기 위해, 이중 게이트의 트랜지스터(직렬로 접속된 2개의 트랜지스터)를 사용할 필요가 없고, 그 대신, 단일 게이트의 트랜지스터를 사용할 수 있다. 그 결과, 본 발명에서는 채널폭(W)이 커지도록 트랜지스터를 설계할 필요는 없고, 트랜지스터의 사이즈를 작게 할 수 있기 때문에, 고집적화가 가능하게 된다. 또한, 이 트랜지스터의 게이트를 부하로 하는 소자의 부담을 경감할 수 있으므로, 클록드 인버터 전체의 부하를 작게 하고, 고주파 동작을 가능하게 한다. 또한, 트랜지스터의 채널폭(W)을 억제하면서 출력 단자에의 트랜지스터의 전류 공급 능력을 높일 수 있다. 따라서, 후단의 회로의 부하에 의해, 플립 플롭 회로로부터 출력되는 신호의 파형이 무디어지는 것을 방지할 수 있다.
[실시형태 2]
본 실시형태에서는 본 발명의 시프트 레지스터의 구성에 대하여 설명한다.
도 3은 본 실시형태의 시프트 레지스터의 구성을 나타낸다. 본 발명의 시프트 레지스터는 다수의 플립 플롭 회로(401)를 가지고 있고, 각 플립 플롭 회로(401)에는 전단의 출력 단자(OUT1)로부터의 신호(A), 전전단의 출력 단자(OUT1)로부터의 신호(A2), 및 후단의 출력 단자(OUT2)로부터의 신호(B)가 입력된다. 제1 단의 플립 플롭 회로(401)에는 신호(A) 대신에 스타트 펄스 신호(SP)가 입력되고, 신호(A2) 대신에 접지 전위가 공급된다. 또한, 제2 단의 플립 플롭 회로(401)에는 신호(A2) 대신에 스타트 펄스 신호(SP)가 입력된다. 마지막 단의 플립 플롭 회로(401)에는 신호(B) 대신에 신호(A)가 입력된다.
각 플립 플롭 회로(401)의 출력 단자(OUT2)로부터의 신호는 시프트 레지스터의 후단의 회로에 입력된다.
본 실시형태는 실시형태 1과 자유롭게 조합하여 실시될 수 있다.
[실시형태 3]
본 실시형태에서는, 플립 플롭 회로에 클록 신호(CK)를 공급하기 위한 배선에 가해지는 부하를 저감하기 위한 구성에 대하여 설명한다.
도 4(A)는 도 1(A)에 도시된 플립 플롭 회로에서 클록드 인버터(111) 대신에 인버터(114)를 사용하는 예를 나타낸다. 또한, 도 4(A)에서는 도 1(A)에서 이미 나타낸 것에 대하여 도 1(A)와 같은 같은 부호를 붙인다.
도 4(A)에서는, 인버터(110)의 출력 단자와 인버터(114)의 입력 단자가 플립 플롭 회로의 출력 단자(OUT2)에 접속되어 있다. 또한, 인버터(110)의 입력 단자와 인버터(114)의 출력 단자가 클록드 인버터(112)의 출력 단자(OUT1)에 접속되어 있다.
도 4(A)에서는, 클록 신호를 공급하기 위한 배선에 접속된 클록드 인버터의 수가 도 1(A)에 도시된 플립 플롭 회로의 것보다 적으므로, 상기 배선의 부하를 저감시킬 수 있다.
또한, 도 4(B)는 도 2(A)에 도시된 플립 플롭 회로에서 클록드 인버터(211) 대신에 인버터(214)를 사용하는 예를 나타낸다. 도 4(B)에서는 도 2(A)에서 이미 나타낸 것에 대하여 도 2(A)와 같은 부호를 붙인다.
도 4(B)에서는, 인버터(210)의 출력 단자와 인버터(214)의 입력 단자가 플립 플롭 회로의 출력 단자(OUT2)에 접속되어 있다. 또한, 인버터(210)의 입력 단자와 인버터(214)의 출력 단자가 클록드 인버터(212)의 출력 단자(OUT1)에 접속되어 있다.
도 4(A)와 마찬가지로, 도 4(B)에서는, 클록 신호를 공급하기 위한 배선에 접속된 클록드 인버터의 수가 도 2(A)에 도시된 플립 플롭 회로의 것보다 적으므로, 상기 배선의 부하를 저감할 수 있다.
본 실시형태는 실시형태 1 및 실시형태 2와 자유롭게 조합하여 실시될 수 있다.
[실시형태 4]
본 실시형태에서는, 플립 플롭 회로에 클록 신호(CK)를 공급하기 위한 배선에 가해지는 부하를 저감하기 위한 구성에 대하여 설명한다.
도 5(A)는 본 실시형태의 시프트 레지스터에 포함되는 플립 플롭 회로의 일 형태를 나타낸다. 도 5(A)에서는, 도 1(A)에 도시된 플립 플롭 회로에 포함되는 클록드 인버터(111) 대신에, 제3 보상회로(122) 및 인버터(123)를 가지는 클록드 인버터(121)를 사용하는 예를 나타낸다. 또한, 도 5(A)에서는 도 1(A)에서 이미 나타낸 것에 대하여 같은 부호를 붙이고 있다.
클록드 인버터(121)는 트랜지스터(124) 및 트랜스미션 게이트(125)를 포함하는 제3 보상회로(122)와, 트랜지스터(126) 및 트랜지스터(127)를 포함하는 인버터(123)를 가지고 있다.
클록드 인버터(121)에서, 트랜지스터(124)의 게이트 및 트랜스미션 게이트(125)의 제2 제어 단자는 클록드 인버터(112)의 출력 단자(OUT1)에 접속되어 있다. 또한, 트랜지스터(124) 및 트랜지스터(126)의 각 소스는 제1 전원에 접속되어 있고, 이 소스에는 전원 전위(VDD)가 공급된다. 트랜스미션 게이트(125)의 입력 단자에는 클록 신호(CK)가 공급된다. 트랜스미션 게이트(125)의 출력 단자 및 트랜지스터(124)의 드레인은 트랜지스터(126)의 게이트에 접속되어 있다. 트랜지스터(127)의 게이트는 플립 플롭 회로의 출력 단자(OUT2)에 접속되어 있고, 그의 소스는 제2 전원에 접속되어 있고, 이 소스에는 전원 전위(VSS)가 공급된다. 트랜지스터(126) 및 트랜지스터(127)의 각 드레인은 클록드 인버터(112)의 출력 단자(OUT1)에 접속되어 있다.
도 5(B)는 도 5(A)의 플립 플롭에서의 신호(A), 신호(B), 신호(A2), 신호(Bb), 클록 신호(CK), 출력 단자(OUT1)로부터 출력되는 신호, 출력 단자(OUT2)로부터 출력되는 신호의 타이밍 차트를 나타내고 있다. 도 5(B)에 도시된 바와 같이, 기간(T0∼T4) 각각에서 출력 단자(OUT1) 및 출력 단자(OUT2)에서의 전위가 제어될 수 있다.
도 5(A)에서는, 클록 신호를 공급하기 위한 배선에 접속된 클록드 인버터의 수가 도 1(A)에 도시한 플립 플롭 회로의 것보다 적으므로, 상기 배선의 부하를 저감할 수 있다.
또한, 도 6(A)는 본 실시형태의 시프트 레지스터에 포함되는 플립 플롭 회로의 다른 형태를 나타낸다. 도 6(A)에서는, 도 2(A)에 도시된 플립 플롭 회로의 클록드 인버터(211) 대신에, 제3 보상회로(222) 및 인버터(223)를 포함하는 클록드 인버터(221)를 사용하는 예를 나타낸다. 또한, 도 6(A)에서는 도 2(A)에서 이미 나타낸 것에 대하여 같은 부호를 붙이고 있다.
클록드 인버터(221)는 트랜지스터(224) 및 트랜스미션 게이트(225)를 포함하는 제3 보상회로(222)와, 트랜지스터(226) 및 트랜지스터(227)를 포함하는 인버터(223)를 가지고 있다.
클록드 인버터(221)에서, 트랜지스터(224)의 게이트 및 트랜스미션 게이트(225)의 제1 제어 단자는 클록드 인버터(212)의 출력 단자(OUT1)에 접속되어 있다. 또한, 트랜지스터(226)의 소스는 제1 전원에 접속되어 있고, 이 소스에는 전원 전위(VDD)가 공급된다. 트랜지스터(224) 및 트랜지스터(227)의 각 소스는 제2 전원에 접속되어 있고, 이 소스에는 전원 전위(VSS)가 공급된다. 트랜스미션 게이트(225)의 입력 단자에는 클록 신호를 반전시킨 신호(CKb)가 공급된다. 트랜스미션 게이트(225)의 출력 단자 및 트랜지스터(224)의 드레인은 트랜지스터(226)의 게이트에 접속되어 있다. 트랜지스터(227)의 게이트는 플립 플롭 회로의 출력 단자(OUT2)에 접속되어 있다. 트랜지스터(226) 및 트랜지스터(227)의 각 드레인은 클록드 인버터(212)의 출력 단자(OUT1)에 접속되어 있다.
도 6(B)는 도 6(A)의 플립 플롭 회로에서의 신호(A), 신호(B), 신호(A2), 신호(Bb), 클록 신호(CK), 출력 단자(OUT1)로부터 출력되는 신호, 출력 단자(OUT2)로부터 출력되는 신호의 타이밍 차트를 나타내고 있다. 도 6(B)에 도시된 바와 같이, 기간(T0∼T4) 각각에서 출력 단자(OUT1) 및 출력 단자(OUT2)에서의 전위가 제어될 수 있다.
도 6(A)에서는, 클록 신호를 공급하기 위한 배선에 접속된 클록드 인버터의 수가 도 2(A)에 도시된 플립 플롭 회로의 것보다 적으므로, 상기 배선의 부하를 저감할 수 있다.
본 실시형태는 실시형태 1 및 실시형태 2와 자유롭게 조합하여 실시될 수 있다.
[실시예 1]
도 9는 본 발명의 시프트 레지스터에 포함되는 플립 플롭 회로의 마스크 레이아웃(layout)을 나타낸다. 도 9에 도시된 마스크 레이아웃은 도 1(A)에 도시된 시프트 레지스터 1단분에 상당하고, 도 1(A)에서 이미 나타낸 것에는 같은 부호를 붙이고 있다. 또한, 부호 120은 신호(B)를 반전시킬 수 있는 인버터에 상당한다.
또한, 도 9에서, 신호(A)는 배선(801)에 공급되고, 신호(B)는 배선(802)에 공급되고, 신호(A2)는 배선(803)에 공급된다. 전원 전위(VDD)는 배선(804)에 공급되고, 전원 전위(VSS)는 배선(805)에 공급된다. 또한, 배선(811)에는 출력 단자(OUT1)의 전위가 공급되고, 배선(812)에는 출력 단자(OUT2)의 전위가 공급된다.
본 실시예는 상기 실시형태들과 조합하여 실시될 수 있다.
[실시예 2]
도 10은 본 발명의 반도체 표시장치에 포함되는 패널의 구체적인 구성의 일례를 나타낸다. 도 10에 도시하는 바와 같은 본 발명의 반도체 표시장치에서는, 패널(300)이 화소부(301), 신호선 구동회로(302), 주사선 구동회로(303)를 가지고 있다.
도 10에서, 신호선 구동회로(302)는 본 발명의 시프트 레지스터(304), 래치A(305), 래치B(306)를 가지고 있다. 시프트 레지스터(304)는 상기 실시형태들 및 실시예에서 설명한 구성을 가지고 있다. 시프트 레지스터(304)에는 클록 신호(CK), 스타트 펄스 신호(SP) 등의 각종 제어 신호가 입력된다. 클록 신호(CK)와 스타트 펄스 신호(SP)가 입력되면, 시프트 레지스터(304)에서 각 단의 플립 플롭 회로로부터 타이밍 신호가 출력된다. 출력된 타이밍 신호는 제1 스테이지의 래치A(305)에 순차적으로 입력된다. 래치A(305)에 타이밍 신호가 입력되면, 이 타이밍 신호의 펄스에 동기하여 비디오 신호가 순차적으로 래치A(305)에 기입되어 보유된다. 또한, 본 실시예에서는, 래치A(305)에 비디오 신호를 순차적으로 기입하고 있지만, 본 발명이 이 구성에 한정되는 것은 아니다. 다수 스테이지의 래치A(305)를 몇 개의 그룹으로 나누어, 그룹마다 병렬로 비디오 신호를 입력하는 소위 분할 구동을 행하여도 좋다. 또한, 이때 분할된 그룹의 수를 분할수라고 부른다. 예를 들어, 4개 스테이지마다 래치를 그룹으로 나누는 경우, 이 구동을 4 분할로 분할 구동한다고 할 수 있다. 여기서, 스테이지란, 1개의 비디오 신호를 보유하는 회로를 말한다.
래치A(305)의 모든 스테이지의 래치에 비디오 신호가 기입되는 기간을 행 선택 기간이라고 부른다. 실제로는, 상기 행 선택 기간은 수평 귀선 기간을 더 포함할 수도 있다.
하나의 행 선택 기간이 종료되면, 제2 스테이지의 래치B(306)에 제어 신호 하나에 상당하는 래치 신호(Latch Signal)가 공급되고, 래치A(305)에 보유되어 있는 비디오 신호가 이 래치 신호에 동기하여 래치B(306)에 한꺼번에 기입된다. 비디오 신호를 래치B(306)에 송출한 래치A(305)에는, 시프트 레지스터(304)로부터 출력되는 타이밍 신호에 동기하여 다음 비트의 비디오 신호가 순차적으로 기입된다. 이 두번째 순의 하나의 행 선택 기간 중에서는, 래치B(306)에 기입되어 보유되어 있는 비디오 신호가 화소부(301)에 입력된다.
다음에, 주사선 구동회로(303)의 구성에 대하여 설명한다. 주사선 구동회로(303)는 본 발명의 시프트 레지스터(307)와, 버퍼(308)를 가지고 있다. 또한, 경우에 따라서는 레벨 시프터가 포함될 수도 있다. 시프트 레지스터(307)는 상기 실시형태들 및 실시예에서 설명한 구성을 가지고 있다. 주사선 구동회로(303)에서, 시프트 레지스터(307)에 클록 신호(CK) 및 스타트 펄스 신호(SP)가 입력되면, 각 단의 플립 플롭 회로로부터 선택 신호가 출력된다. 출력된 선택 신호는 버퍼(308)에서 증폭되고, 대응하는 주사선에 공급된다. 주사선에 공급되는 선택 신호에 의해, 1행분의 화소에 포함되어 있는 트랜지스터의 동작이 제어되므로, 버퍼(308)가 비교적 큰 전류를 주사선에 공급할 수 있는 것이 바람직하다.
또한, 본 실시예에서는, 신호선 구동회로(302) 및 주사선 구동회로(303)에서 본 발명의 시프트 레지스터를 사용하는 예를 나타내고 있지만, 본 발명의 반도체 표시장치는 이 구성에 한정되는 것은 아니다. 신호선 구동회로(302)에서만 본 발명의 시프트 레지스터를 사용하여도 좋고, 주사선 구동회로(303)에서만 본 발명의 시프트 레지스터를 사용하여도 좋다.
또한, 신호선 구동회로(302) 및 주사선 구동회로(303)에서 본 발명의 시프트 레지스터를 사용하는 경우, 신호선 구동회로(302) 및 주사선 구동회로(303)는 화소부(301)와 동일 기판 위에 형성된다. 신호선 구동회로(302)에서만 본 발명의 시프트 레지스터를 사용하는 경우, 신호선 구동회로(302)는 화소부(301)와 동일 기판 위에 형성된다. 또한, 주사선 구동회로(303)에서만 본 발명의 시프트 레지스터를 사용하는 경우, 주사선 구동회로(303)는 화소부(301)와 동일 기판 위에 형성된다.
본 실시예는 상기 실시형태들 또는 실시예와 조합하여 실시될 수 있다.
[실시예 3]
본 발명의 시프트 레지스터 및 반도체 표시장치는, 예를 들어, 비디오 카메라, 디지털 카메라, 고글형 디스플레이(헤드 장착형 디스플레이), 내비게이션 시스템, 음향 재생 장치(카 오디오, 오디오 콤포넌트 등), 컴퓨터, 게임기기, 휴대형 정보 단말기(모바일 컴퓨터, 휴대 전화기, 휴대형 게임기 또는 전자 서적 등), 기록 매체를 구비한 화상 재생 장치(구체적으로는, DVD(Digital Versatile Disc) 등의 기록 매체를 재생하고 그 화상을 표시할 수 있는 디스플레이를 구비한 장치) 등의 전자 장치에 사용될 수 있다. 특히, 가요성을 가지는 기판은 유리 기판 등에 비하여 기판의 경량화, 박형화가 용이하므로, 이 가요성을 가지는 기판에 박리한 반도체 소자를 부착시키는 경우, 반도체장치의 경량, 소형화, 박형화를 실현할 수 있다. 따라서, 본 발명의 반도체 표시장치 및 본 발명의 시프트 레지스터는 휴대용의 전자 장치 및 비교적 대형의 화면을 가지는 표시장치에 특히 적합하다. 그들 전자 장치의 구체예를 도 11(A)∼도 11(E)에 나타낸다.
도 11(A)는 본체(2001), 표시부(2002), 조작 키(2003), 모뎀(2004) 등을 포함하는 휴대형 정보 단말기를 나타낸다. 도 11(A)에서는 모뎀(2004)을 제거할 수 있는 형태의 휴대형 정보 단말기를 나타내고 있지만, 모뎀이 본체(2001)에 내장되어 있어도 좋다. 본 발명의 반도체 표시장치 또는 본 발명의 시프트 레지스터에 의해, 표시부(2002) 또는 그 외 신호 처리용의 회로를 제조하여, 휴대형 정보 단말기를 완성시킬 수 있다.
도 11(B)는 본체(2201), 표시부(2202), 접속 단자(2203) 등을 포함하는 IC 카드를 나타낸다. 본 발명의 반도체 표시장치 또는 본 발명의 시프트 레지스터에 의해, 표시부(2202) 또는 그 외 신호 처리용 회로를 제조하여, IC 카드를 완성시킬 수 있다. 또한, 도 11(B)에서는 접촉형 전자 카드를 나타내고 있지만, 비접촉형 IC 카드나 접촉형과 비접촉형의 기능을 가진 IC 카드에도 본 발명의 반도체 표시장치 또는 본 발명의 시프트 레지스터를 적용할 수 있다.
도 11(C)는 케이스(2101), 표시부(2102), 스피커부(2103) 등을 포함한느 표시장치를 나타낸다. 본 발명의 반도체 표시장치 또는 본 발명의 시프트 레지스터에 의해, 표시부(2102) 또는 그 외 신호 처리용의 회로를 제조하여, 표시장치를 완성시킬 수 있다. 또한, 표시장치에는, 컴퓨터용, 텔레비전 방송 수신용, 광고 표시용 등의 모든 정보 표시용 표시장치가 포함된다.
도 11(D)는 본체(2301), 케이스(2302), 표시부(2303), 키보드(2304), 포인팅 마우스(2305) 등을 포함하는 컴퓨터를 나타낸다. 또한, 컴퓨터는 모니터와, CPU를 가지는 본체가 일체화된 컴퓨터(예를 들어, 노트북 컴퓨터)이어도 좋고, 모니터와, CPU를 가지는 본체가 분리된 컴퓨터(예를 들어, 데스크탑 컴퓨터)이어도 좋다. 본 발명의 반도체 표시장치 또는 본 발명의 시프트 레지스터에 의해, 표시부(2303) 또는 그 외 신호 처리용의 회로를 제조하여, 컴퓨터를 완성시킬 수 있다.
도 11(E)는 본체(2401), 케이스(2402), 표시부(2403), 기록 매체(DVD 등) 판독부(2404), 조작 키(2405), 스피커부(2406) 등을 포함하는, 기록 매체를 구비한 화상 재생 장치(구체적으로는 DVD 재생장치)를 나타낸다. 기록 매체를 구비한 화상 재생 장치에는, 가정용 게임 기기 등도 포함된다. 본 발명의 반도체 표시장치 또는 본 발명의 시프트 레지스터에 의해, 표시부(2403) 또는 그 외 신호 처리용의 회로를 제조하여, 화상 재생 장치를 완성시킬 수 있다.
이상과 같이, 본 발명의 반도체 표시장치 또는 본 발명의 시프트 레지스터의 적용 범위는 극히 넓고, 본 발명은 모든 분야의 전자 장치에 적용될 수 있다. 또한, 본 실시예의 전자 장치는 상기 실시형태들 또는 실시예들과 조합하여 실시될 수 있다.

Claims (5)

  1. 제1 트랜지스터와 제2 트랜지스터를 구비한 제1 회로와,
    제3 트랜지스터와 제4 트랜지스터를 구비한 제2 회로와,
    제5 트랜지스터와 스위칭 소자를 구비한 제3 회로를 구비한 제2 회로망을 각각 포함하는 복수 단의 제1 회로망을 구비하고,
    상기 제1 트랜지스터의 소스와 드레인 중의 하나는 상기 제2 트랜지스터의 소스와 드레인 중의 하나와 전기적으로 접속되어 있고,
    상기 제1 트랜지스터의 상기 소스와 상기 드레인 중의 하나는 상기 제2 회로망의 제1 터미널에 전기적으로 접속되어 있고,
    상기 제1 트랜지스터의 상기 소스와 상기 드레인 중의 다른 하나는 제1 전원에 전기적으로 접속되어 있고,
    상기 제4 트랜지스터의 소스와 드레인 중의 하나는 상기 제1 전원에 전기적으로 접속되어 있고,
    상기 제2 트랜지스터의 상기 소스와 상기 드레인 중의 다른 하나는 제2 전원에 전기적으로 접속되어 있고,
    상기 제5 트랜지스터의 소스와 드레인 중의 하나는 상기 제2 전원에 전기적으로 접속되어 있고,
    상기 제3 트랜지스터의 게이트는 상기 제4 트랜지스터의 게이트에 전기적으로 접속되어 있고,
    상기 제3 트랜지스터의 상기 게이트는 상기 제1 회로망의 제2 터미널에 전기적으로 접속되어 있고,
    상기 스위칭 소자의 제1 터미널에는 클럭 신호가 입력되고,
    상기 스위칭 소자의 제2 터미널은 상기 제2 트랜지스터의 게이트에 전기적으로 접속되어 있고,
    상기 제5 트랜지스터의 상기 소스와 상기 드레인 중의 다른 하나는 상기 제2 트랜지스터의 상기 게이트에 전기적으로 접속되어 있고,
    상기 제3 트랜지스터의 소스와 드레인 중의 하나는 상기 제1 회로망의 제3 터미널에 전기적으로 접속되어 있고,
    상기 제3 트랜지스터의 상기 소스와 상기 드레인 중 다른 하나는 상기 제1 트랜지스터의 게이트에 전기적으로 접속되어 있고,
    상기 제4 트랜지스터의 상기 소스와 상기 드레인 중의 다른 하나는 상기 제1 트랜지스터의 상기 게이트에 전기적으로 접속되어 있고,
    상기 제5 트랜지스터의 게이트는 상기 제1 회로망의 제4 터미널에 전기적으로 접속되어 있고,
    상기 스위칭 소자의 제3 터미널은 상기 제1 회로망의 제5 터미널에 전기적으로 접속되어 있는, 시프트 레지스터.
  2. 제1 트랜지스터와 상기 제1 트랜지스터에 직렬로 전기적으로 접속된 제2 트랜지스터를 구비한 제1 회로와,
    제3 트랜지스터와 제4 트랜지스터를 구비한 제2 회로와,
    제5 트랜지스터와 스위칭 소자를 구비한 제3 회로를 구비한 회로망을 각각 포함하는 복수 단의 플립 플롭 회로를 구비하고,
    상기 제1 트랜지스터의 소스와 드레인 중의 하나는 상기 제2 트랜지스터의 소스와 드레인 중의 하나와 전기적으로 접속되어 있고,
    상기 제1 트랜지스터의 상기 소스와 상기 드레인 중의 하나는 상기 회로망의 제1 터미널에 전기적으로 접속되어 있고,
    상기 제1 트랜지스터의 상기 소스와 상기 드레인 중의 다른 하나는 제1 전원에 전기적으로 접속되어 있고,
    상기 제4 트랜지스터의 소스와 드레인 중의 하나는 상기 제1 전원에 전기적으로 접속되어 있고,
    상기 제2 트랜지스터의 상기 소스와 상기 드레인 중의 다른 하나는 제2 전원에 전기적으로 접속되어 있고,
    상기 제5 트랜지스터의 소스와 드레인 중의 하나는 상기 제2 전원에 전기적으로 접속되어 있고,
    상기 제3 트랜지스터의 게이트는 상기 제4 트랜지스터의 게이트에 전기적으로 접속되어 있고,
    상기 제3 트랜지스터의 상기 게이트는 상기 플립 플롭 회로의 제2 터미널에 전기적으로 접속되어 있고,
    상기 스위칭 소자의 제1 터미널에 클럭 신호가 입력되고,
    상기 스위칭 소자의 제2 터미널은 상기 제2 트랜지스터의 게이트에 전기적으로 접속되어 있고,
    상기 제5 트랜지스터의 상기 소스와 상기 드레인 중의 다른 하나는 상기 제2 트랜지스터의 상기 게이트에 전기적으로 접속되어 있고,
    상기 제3 트랜지스터의 소스와 드레인 중의 하나는 상기 플립 플롭 회로의 제3 터미널에 전기적으로 접속되어 있고,
    상기 제3 트랜지스터의 상기 소스와 상기 드레인 중의 다른 하나는 상기 제1 트랜지스터의 게이트에 전기적으로 접속되어 있고,
    상기 제4 트랜지스터의 상기 소스와 상기 드레인 중의 다른 하나는 상기 제1 트랜지스터의 상기 게이트에 전기적으로 접속되어 있고,
    상기 제5 트랜지스터의 게이트는 상기 플립 플롭 회로의 제4 터미널에 전기적으로 접속되어 있고,
    상기 스위칭 소자의 제3 터미널은 상기 플립 플롭 회로의 제5 터미널에 전기적으로 접속되어 있는, 시프트 레지스터.
  3. 제1 트랜지스터와 상기 제1 트랜지스터에 직렬로 전기적으로 접속된 제2 트랜지스터를 구비한 제1 회로와,
    제3 트랜지스터와 제4 트랜지스터를 구비한 제2 회로와,
    제5 트랜지스터와 스위칭 소자를 구비한 제3 회로를 구비한 회로망을 각각 포함하는 복수 단의 플립 플롭 회로를 구비하고,
    상기 제1 트랜지스터의 소스와 드레인 중의 하나는 상기 제2 트랜지스터의 소스와 드레인 중의 하나와 전기적으로 접속되어 있고,
    상기 제1 트랜지스터의 상기 소스와 상기 드레인 중의 하나는 상기 회로망의 제1 터미널에 전기적으로 접속되어 있고,
    상기 제1 트랜지스터의 상기 소스와 상기 드레인 중의 다른 하나는 제1 전원에 전기적으로 접속되어 있고,
    상기 제5 트랜지스터의 소스와 드레인 중의 하나는 상기 제1 전원에 전기적으로 접속되어 있고,
    상기 제2 트랜지스터의 상기 소스와 상기 드레인 중의 다른 하나는 제2 전원에 전기적으로 접속되어 있고,
    상기 제4 트랜지스터의 소스와 드레인 중의 하나는 상기 제2 전원에 전기적으로 접속되어 있고,
    상기 제3 트랜지스터의 게이트는 상기 제4 트랜지스터의 게이트에 전기적으로 접속되어 있고,
    상기 제3 트랜지스터의 상기 게이트는 상기 플립 플롭 회로의 제2 터미널에 전기적으로 접속되어 있고,
    상기 제5 트랜지스터의 게이트는 상기 플립 플롭 회로의 제3 터미널에 전기적으로 접속되어 있고,
    상기 스위칭 소자의 제1 터미널에는 클럭 신호가 입력되고,
    상기 스위칭 소자의 제2 터미널은 상기 제5 트랜지스터의 상기 소스와 상기 드레인 중의 다른 하나에 전기적으로 접속되어 있고,
    상기 스위칭 소자의 상기 제2 터미널은 상기 제1 트랜지스터의 게이트에 전기적으로 접속되어 있고,
    상기 제3 트랜지스터의 소스와 드레인 중의 하나는 상기 플립 플롭 회로의 제4 터미널에 전기적으로 접속되어 있고,
    상기 제3 트랜지스터의 상기 소스와 상기 드레인 중의 다른 하나는 상기 제4 트랜지스터의 상기 소스와 상기 드레인 중의 다른 하나에 전기적으로 접속되어 있고,
    상기 제3 트랜지스터의 상기 소스와 상기 드레인 중의 다른 하나는 상기 제2 트랜지스터의 게이트에 전기적으로 접속되어 있고,
    상기 스위칭 소자의 상기 제3 터미널은 상기 플립 플롭 회로의 제5 터미널에 전기적으로 접속되어 있는, 시프트 레지스터.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제1 트랜지스터와 상기 제4 트랜지스터는 P-채널형 트랜지스터이고, 상기 제2 트랜지스터와, 상기 제3 트랜지스터와, 상기 제5 트랜지스터는 n-채널형 트랜지스터인, 시프트 레지스터.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제1 전원은 상기 제1 트랜지스터의 상기 소스와 상기 드레인 중의 하나와 상기 제4 트랜지스터의 상기 소스와 상기 드레인 중의 하나에 상기 제2 전원보다 높은 전원 전위를 공급하는, 시프트 레지스터.
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Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101103375B1 (ko) * 2004-06-14 2012-01-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 시프트 레지스터
US7483013B2 (en) 2005-05-20 2009-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor circuit, display device, and electronic appliance therewith
KR100646992B1 (ko) 2005-09-13 2006-11-23 삼성에스디아이 주식회사 발광제어선 구동부 및 이를 이용한 유기 발광 표시장치
US7283603B1 (en) * 2006-04-07 2007-10-16 Au Optronics Corporation Shift register with four phase clocks
TWI349906B (en) 2006-09-01 2011-10-01 Au Optronics Corp Shift register, shift register array circuit, and display apparatus
KR101240655B1 (ko) 2006-09-29 2013-03-08 삼성디스플레이 주식회사 표시 장치의 구동 장치
CN101241247B (zh) 2007-02-09 2010-05-26 群康科技(深圳)有限公司 移位寄存器及液晶显示装置
JP2008216961A (ja) * 2007-03-02 2008-09-18 Samsung Sdi Co Ltd 有機電界発光表示装置及びその駆動回路
TWI373019B (en) * 2007-05-09 2012-09-21 Chunghwa Picture Tubes Ltd Shift register and shift register apparatus therein
TWI439998B (zh) 2007-09-17 2014-06-01 Chunghwa Picture Tubes Ltd 訊號控制電路及方法及液晶顯示器
CN101399018B (zh) * 2007-09-26 2011-09-14 中华映管股份有限公司 信号控制电路及方法、液晶显示器及其时序控制器
WO2010047217A1 (en) 2008-10-24 2010-04-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101726429B1 (ko) * 2009-09-28 2017-04-12 삼성전자주식회사 신호 입력 회로 및 그것을 포함하는 반도체 장치
CN107180608B (zh) * 2009-10-09 2020-10-02 株式会社半导体能源研究所 移位寄存器和显示装置以及其驱动方法
KR101641312B1 (ko) * 2009-12-18 2016-07-21 삼성디스플레이 주식회사 표시 패널
KR101756667B1 (ko) * 2011-04-21 2017-07-11 엘지디스플레이 주식회사 쉬프트 레지스터 및 이를 포함하는 표시장치
US8736315B2 (en) * 2011-09-30 2014-05-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN103366661A (zh) * 2012-03-30 2013-10-23 群康科技(深圳)有限公司 影像显示系统与双向移位寄存器电路
US9041453B2 (en) * 2013-04-04 2015-05-26 Semiconductor Energy Laboratory Co., Ltd. Pulse generation circuit and semiconductor device
CN103400559B (zh) * 2013-07-31 2015-05-13 京东方科技集团股份有限公司 显示装置
KR102148480B1 (ko) * 2013-12-30 2020-08-26 엘지디스플레이 주식회사 게이트 구동회로 및 이를 이용한 유기 발광 다이오드 표시장치
CN104299554B (zh) * 2014-08-22 2017-07-18 京东方科技集团股份有限公司 移位寄存器、阵列基板及显示装置
CN104269132B (zh) * 2014-10-29 2016-08-03 京东方科技集团股份有限公司 一种移位寄存单元、显示面板和显示装置
KR102343799B1 (ko) * 2015-04-02 2021-12-28 삼성디스플레이 주식회사 게이트 구동부 및 이를 포함하는 표시 장치
US9781800B2 (en) 2015-05-21 2017-10-03 Infineon Technologies Ag Driving several light sources
US9974130B2 (en) * 2015-05-21 2018-05-15 Infineon Technologies Ag Driving several light sources
TWI576849B (zh) * 2015-06-25 2017-04-01 群創光電股份有限公司 影像顯示系統與閘極驅動電路
KR102407980B1 (ko) * 2015-10-27 2022-06-14 엘지디스플레이 주식회사 쉬프트레지스터 및 이를 포함하는 표시장치
US9918367B1 (en) 2016-11-18 2018-03-13 Infineon Technologies Ag Current source regulation
CN109427307B (zh) * 2017-08-21 2020-06-30 京东方科技集团股份有限公司 一种移位寄存器、其驱动方法、栅极驱动电路及显示装置
CN107682006B (zh) * 2017-09-28 2020-11-10 宁波大学 一种利用碳纳米场效应晶体管的三值可逆计数器
CN109872673B (zh) * 2019-04-09 2022-05-20 京东方科技集团股份有限公司 栅极驱动单元、栅极驱动方法、栅极驱动电路和显示装置
CN113643640B (zh) * 2021-08-03 2023-06-02 武汉华星光电技术有限公司 栅极驱动电路及显示面板
CN114299859B (zh) * 2021-12-30 2023-05-30 湖北长江新型显示产业创新中心有限公司 一种阵列基板及其驱动方法、显示面板和显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000187461A (ja) 1998-12-22 2000-07-04 Sharp Corp シフトレジスタ回路および画像表示装置
JP2000187994A (ja) 1998-04-28 2000-07-04 Sharp Corp ラッチ回路、シフトレジスタ回路、および画像表示装置
JP2000339984A (ja) 1999-05-28 2000-12-08 Sharp Corp シフトレジスタ、および、それを用いた画像表示装置
JP2003347904A (ja) 2002-03-13 2003-12-05 Semiconductor Energy Lab Co Ltd 電気回路、ラッチ回路、電気回路装置、表示装置及び電子機器

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03147598A (ja) 1989-11-02 1991-06-24 Sony Corp シフトレジスタ
US5136622A (en) 1991-02-28 1992-08-04 Thomson, S.A. Shift register, particularly for a liquid crystal display
JP3285442B2 (ja) 1993-12-13 2002-05-27 株式会社日立製作所 メモリ装置
JPH087571A (ja) * 1994-04-20 1996-01-12 Hitachi Ltd ゲート回路，半導体集積回路，半導体記憶回路及びそれらを用いた半導体集積回路装置、それらを用いた情報処理装置
JP3523718B2 (ja) 1995-02-06 2004-04-26 株式会社ルネサステクノロジ 半導体装置
JP2806335B2 (ja) 1996-01-17 1998-09-30 日本電気株式会社 論理回路及びこれを用いた半導体集積回路
JP3998278B2 (ja) 1996-02-27 2007-10-24 株式会社ルネサステクノロジ 内部電位発生回路
TW325608B (en) 1996-04-17 1998-01-21 Toshiba Co Ltd Timing signal generation circuit and a display device using such a circuit
DE19638163C1 (de) 1996-09-18 1998-02-05 Siemens Ag Verzögerungsstufe mit steilen Flanken
JP2891297B2 (ja) 1996-09-30 1999-05-17 日本電気株式会社 電圧電流変換回路
US5859630A (en) * 1996-12-09 1999-01-12 Thomson Multimedia S.A. Bi-directional shift register
JPH1155089A (ja) 1997-07-29 1999-02-26 Mitsubishi Electric Corp 半導体ゲート回路
JPH11184440A (ja) 1997-12-25 1999-07-09 Sony Corp 液晶表示装置の駆動回路
US6580411B1 (en) * 1998-04-28 2003-06-17 Sharp Kabushiki Kaisha Latch circuit, shift register circuit and image display device operated with a low consumption of power
US7196699B1 (en) * 1998-04-28 2007-03-27 Sharp Kabushiki Kaisha Latch circuit, shift register circuit, logical circuit and image display device operated with a low consumption of power
JP2001051292A (ja) 1998-06-12 2001-02-23 Semiconductor Energy Lab Co Ltd 半導体装置および半導体表示装置
TW522354B (en) * 1998-08-31 2003-03-01 Semiconductor Energy Lab Display device and method of driving the same
JP3166740B2 (ja) 1998-11-30 2001-05-14 日本電気株式会社 論理回路
US6114907A (en) 1998-12-08 2000-09-05 National Semiconductor Corporation Amplifier with dynamic compensation and method
GB2345207A (en) 1998-12-22 2000-06-28 Sharp Kk Static clock pulse generator for LCD
JP2000235374A (ja) * 1999-02-16 2000-08-29 Matsushita Electric Ind Co Ltd シフトレジスタとそのシフトレジスタを用いた液晶表示装置およびバイアス電圧発生回路
JP3705985B2 (ja) 1999-05-28 2005-10-12 シャープ株式会社 シフトレジスタ、および、それを用いた画像表示装置
JP3734664B2 (ja) 2000-02-24 2006-01-11 株式会社日立製作所 表示デバイス
US6252426B1 (en) 2000-03-07 2001-06-26 Honeywell International Inc. High speed logic family
JP4366858B2 (ja) 2000-09-18 2009-11-18 ソニー株式会社 Ｍｏｓトランジスタ回路
JP4501048B2 (ja) 2000-12-28 2010-07-14 カシオ計算機株式会社 シフトレジスタ回路及びその駆動制御方法並びに表示駆動装置、読取駆動装置
TW525139B (en) 2001-02-13 2003-03-21 Samsung Electronics Co Ltd Shift register, liquid crystal display using the same and method for driving gate line and data line blocks thereof
KR100752602B1 (ko) 2001-02-13 2007-08-29 삼성전자주식회사 쉬프트 레지스터와, 이를 이용한 액정 표시 장치
JP2002298582A (ja) 2001-03-29 2002-10-11 Oki Electric Ind Co Ltd 半導体記憶装置
TW582005B (en) * 2001-05-29 2004-04-01 Semiconductor Energy Lab Pulse output circuit, shift register, and display device
SG103872A1 (en) * 2001-07-16 2004-05-26 Semiconductor Energy Lab Shift register and method of driving the same
US7109961B2 (en) * 2002-03-13 2006-09-19 Semiconductor Energy Laboratory Co., Ltd. Electric circuit, latch circuit, display apparatus and electronic equipment
JP4593071B2 (ja) * 2002-03-26 2010-12-08 シャープ株式会社 シフトレジスタおよびそれを備えた表示装置
JP4260589B2 (ja) 2002-09-25 2009-04-30 株式会社半導体エネルギー研究所 クロックドインバータ、ｎａｎｄ、ｎｏｒ、シフトレジスタ及び表示装置
US7327169B2 (en) 2002-09-25 2008-02-05 Semiconductor Energy Laboratory Co., Ltd. Clocked inverter, NAND, NOR and shift register
JP2004176199A (ja) 2002-11-26 2004-06-24 Toray Ind Inc 運動着
WO2004055987A1 (ja) 2002-12-13 2004-07-01 Semiconductor Energy Laboratory Co., Ltd. 半導体装置およびこれを用いた表示装置
WO2005114415A2 (en) * 2004-05-11 2005-12-01 North Dakota State University Parallel architecture for low power linear feedback shift registers
KR101103375B1 (ko) 2004-06-14 2012-01-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 시프트 레지스터
JP5132884B2 (ja) * 2005-12-28 2013-01-30 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置
KR100800383B1 (ko) * 2006-08-18 2008-02-01 삼성전자주식회사 시프트 레지스터 및 시프트 레지스터에 전기적 퓨즈를적용하는 방법
TWI340947B (en) * 2006-12-29 2011-04-21 Chimei Innolux Corp Shift register and liquid crystal display

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000187994A (ja) 1998-04-28 2000-07-04 Sharp Corp ラッチ回路、シフトレジスタ回路、および画像表示装置
JP2000187461A (ja) 1998-12-22 2000-07-04 Sharp Corp シフトレジスタ回路および画像表示装置
JP2000339984A (ja) 1999-05-28 2000-12-08 Sharp Corp シフトレジスタ、および、それを用いた画像表示装置
JP2003347904A (ja) 2002-03-13 2003-12-05 Semiconductor Energy Lab Co Ltd 電気回路、ラッチ回路、電気回路装置、表示装置及び電子機器

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US7843217B2 (en) 2010-11-30
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DE602005015965D1 (de) 2009-09-24
US8035415B2 (en) 2011-10-11
WO2005122178A1 (en) 2005-12-22
CN101615430A (zh) 2009-12-30
US20120019300A1 (en) 2012-01-26
US7602215B2 (en) 2009-10-13
EP1756834A1 (en) 2007-02-28
CN101615430B (zh) 2012-11-14

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