JP5025714B2 - 表示装置、半導体装置、表示モジュール及び電子機器 - Google Patents

Description

本発明は、パルス出力回路、シフトレジスタ、および表示装置に関する。なお本明細書中、表示装置とは、画素に液晶素子を用いてなる液晶表示装置および、エレクトロルミネッセンス（ＥＬ）素子を始めとした自発光素子を用いてなる自発光表示装置を含むものとする。表示装置の駆動回路とは、表示装置に配置された画素に映像信号を入力し、映像の表示を行うための処理を行う回路を指し、シフトレジスタ、インバータ等を始めとするパルス出力回路や、アンプ等を始めとする増幅回路を含むものとする。

近年、絶縁体上、特にガラス基板上に半導体薄膜を形成した表示装置、特に薄膜トランジスタ（以下、ＴＦＴと表記）を用いたアクティブマトリクス型表示装置の普及が進んでいる。ＴＦＴを使用したアクティブマトリクス型表示装置は、マトリクス状に配置された数十万から数百万の画素を有し、各画素に配置されたＴＦＴによって各画素の電荷を制御することによって映像の表示を行っている。

さらに最近の技術として、画素を構成する画素ＴＦＴの他に、画素部の周辺領域にＴＦＴを用いて駆動回路を同時形成するポリシリコンＴＦＴに関する技術が発展してきており、装置の小型化、低消費電力化に大いに貢献し、それに伴って、近年その応用分野の拡大が著しいモバイル情報端末の表示部等に、表示装置は不可欠なデバイスとなってきている。

一般的に、表示装置の駆動回路を構成する回路としては、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路が一般的に使用されている。
ここで、従来一般的に利用されているＣＭＯＳ回路の一例として、シフトレジスタを例に挙げる。図１１（Ａ）は、従来より用いられているシフトレジスタの一例であり、点線枠１１００で囲まれた部分が１段分のパルスを出力する回路である。図１１（Ａ）は３段分を抜き出して示している。１段分の回路は、クロックドインバータ１１０１、１１０３、およびインバータ１１０２によって構成されている。図１１（Ｂ）に詳細な回路構造を示す。図１１（Ｂ）において、ＴＦＴ１１０４〜１１０７によって、クロックドインバータ１１０１が構成され、ＴＦＴ１１０８、１１０９によって、インバータ１１０２が構成され、ＴＦＴ１１１０〜１１１３によって、クロックドインバータ１１０３が構成される。

回路を構成するＴＦＴは、ゲート電極、ソース電極、ドレイン電極の３電極を有する。一般的にＣＭＯＳ回路において、Ｎチャネル型ＴＦＴは、電位の低い方をソース電極、電位の高い方をドレイン電極として用い、Ｐチャネル型の場合は、電位の高い方をソース電極、電位の低い方をドレイン電極として用いることが多いため、本明細書においてＴＦＴの接続を説明する際、それらの混同を避けるため、ソース電極およびドレイン電極のうち一方を入力電極、他方を出力電極として表記している。

回路の動作について説明する。なお、ＴＦＴの動作については、ゲート電極に電位が与えられて不純物領域間にチャネルが形成され、導通している状態をＯＮ、不純物領域のチャネルが消失して非導通となった状態をＯＦＦと表記する。

図１１（Ａ）（Ｂ）、および図１１（Ｃ）に示したタイミングチャートを参照する。ＴＦＴ１１０７、１１０４にはそれぞれクロック信号（以後ＣＫと表記）、クロック反転信号（以後ＣＫＢと表記）が入力される。ＴＦＴ１１０５、１１０６にはスタートパルス（以後ＳＰと表記）が入力される。ＣＫがＨｉ電位、ＣＫＢがＬｏ電位、ＳＰがＨｉ電位のとき、ＴＦＴ１１０６、１１０７がＯＮし、Ｌｏ電位が出力されてＴＦＴ１１０８、１１０９にて構成されるインバータに入力され、反転されて出力ノード（ＳＲｏｕｔ１）にＨｉ電位が出力される。その後、ＳＰがＨｉ電位の状態でＣＫがＬｏ電位、ＣＫＢがＨｉ電位になると、インバータ１１０２およびクロックドインバータ１１０３によって構成されたループにおいて、保持動作をとる。よって出力ノードにはＨｉ電位が出力されつづける。
次にＣＫがＨｉ電位、ＣＫＢがＬｏ電位になると、再びクロックドインバータ１１０１で書き込み動作をとる。このとき、既にＳＰはＬｏ電位となっているので、出力ノードにはＬｏ電位が出力される。以後、ＣＫがＬｏ電位、ＣＫＢがＨｉ電位となると再び保持動作をとり、このときの出力ノードのＬｏ電位は、インバータ１１０２およびクロックドインバータ１１０３によって構成されたループにおいて保持される。

以上が１段分の動作である。次段は、ＣＫ、ＣＫＢの接続が逆になっており、上記とはクロック信号の極性が逆の状態で同様の動作をする。これが交互に繰り返され、以後同様に、図１１（Ｃ）に示すようにサンプリングパルスが順次出力される。

ＣＭＯＳ回路の特徴としては、論理が変わる（Ｈｉ電位からＬｏ電位へ、あるいはＬｏ電位からＨｉ電位へ）瞬間にのみ電流が流れ、ある論理の保持中には電流が流れない（実際には微小なリーク電流の存在があるが）ため、回路全体での消費電流を低く抑えることが可能な点が挙げられる。

ところで、液晶や自発光素子を用いた表示装置の需要は、モバイル電子機器の小型化、軽量化に伴って急速にその需要が増加しているが、歩留まり等の面から、その製造コストを十分に低く抑えることが難しい。今後の需要はさらに急速に増加することは容易に予測され、そのため表示装置をより安価に供給できるようにすることが望まれている。

絶縁体上に駆動回路を作製する方法としては、複数のフォトマスクを用いて、活性層、配線等のパターンを露光、エッチングを行って作りこんでいく方法が一般的であるが、このときの工程数の多さが製造コストに直接影響しているため、可能な限り少ない工程数で製造することが理想的である。そこで、従来ＣＭＯＳ回路によって構成されていた駆動回路を、Ｎチャネル型もしくはＰチャネル型のいずれか一方の導電型のみのＴＦＴを用いて構成することが出来れば、イオンドーピング工程の一部を省略することが出来、さらにフォトマスクの枚数も削減することが出来る。

（本発明以前の技術の問題点）
図９（Ａ）は、従来一般的に用いられているＣＭＯＳインバータ（I）と、一極性のみのＴＦＴを用いて構成したインバータ（II）（III）の例を示している。（II）はＴＦＴ負荷型のインバータ、（III）は抵抗負荷型のインバータである。以下に、それぞれの動作について述べる。

図９（Ｂ）は、インバータに入力する信号の波形を示している。ここで、入力信号振幅はＶＤＤ−ＶＳＳ間（ＶＳＳ＜ＶＤＤ）とする。ここではＶＳＳ＝０[Ｖ]として考える。

回路動作について説明する。なお、説明を明確かつ簡単にするため、回路を構成するＮ型ＴＦＴのしきい値電圧は、そのばらつきがないものとして一律（ＶｔｈＮ）とする。また、Ｐ型ＴＦＴについても同様に、一律（ＶｔｈＰ）とする。

ＣＭＯＳインバータに図９（Ｂ）のような信号が入力されると、入力信号の電位がＨｉ電位のとき、Ｐ型ＴＦＴ９０１はＯＦＦし、Ｎ型ＴＦＴ９０２がＯＮすることにより、出力ノードの電位はＬｏ電位となる。逆に、入力信号の電位がＬｏ電位のとき、Ｐ型ＴＦＴ９０１がＯＮし、Ｎ型ＴＦＴ９０２がＯＦＦすることにより、出力ノードの電位はＨｉ電位となる（図９（Ｃ））。

続いて、ＴＦＴ負荷型インバータ（II）の動作について説明する。同じく図９（Ｂ）に示すような信号が入力される場合を考える。まず、入力信号がＬｏ電位のとき、Ｎ型ＴＦＴ９０４はＯＦＦする。一方、負荷ＴＦＴ９０３は常に飽和動作していることから、出力ノードの電位はＨｉ電位方向に引き上げられる。一方、入力信号がＨｉ電位のとき、Ｎ型ＴＦＴ９０４はＯＮする。ここで、負荷ＴＦＴ９０３の電流能力よりも、Ｎ型ＴＦＴ９０４の電流能力を十分に高くしておくことにより、出力ノードの電位はＬｏ電位方向に引き下げられる。

抵抗負荷型インバータ（III）についても同様に、Ｎ型ＴＦＴ９０６のＯＮ抵抗値を、負荷抵抗９０５の抵抗値よりも十分に低くしておくことにより、入力信号がＨｉ電位のときは、Ｎ型ＴＦＴ９０６がＯＮすることにより、出力ノードはＬｏ電位方向に引き下げられる。入力信号がＬｏ電位のときは、Ｎ型ＴＦＴ９０６はＯＦＦし、出力ノードはＨｉ電位方向に引き上げられる。

ただし、ＴＦＴ負荷型インバータや抵抗負荷型インバータを用いる際、以下のような問題点がある。図９（Ｄ）は、ＴＦＴ負荷型インバータの出力波形を示したものであるが、出力がＨｉ電位のときに、９０７で示す分だけＶＤＤよりも電位が低くなる。負荷ＴＦＴ９０３において、出力ノード側の端子をソース、電源ＶＤＤ側の端子をドレインとすると、ゲート電極とドレイン領域が接続されているので、このときのゲート電極の電位はＶＤＤである。また、この負荷ＴＦＴがＯＮしているための条件は、（ＴＦＴ９０３のゲート−ソース間電圧＞ＶｔｈＮ）であるから、出力ノードの電位は、最大でも（ＶＤＤ−ＶｔｈＮ）までしか上昇しない。つまり、９０７はＶｔｈＮに等しい。さらに、負荷ＴＦＴ９０３とＮ型ＴＦＴ９０４の電流能力の比によっては、出力電位がＬｏ電位のとき、９０８で示す分だけＶＳＳよりも電位が高くなる。これを十分にＶＳＳに近づけるためには、負荷ＴＦＴ９０３に対し、Ｎ型ＴＦＴ９０４の電流能力を十分に大きくする必要がある。同様に、図９（Ｅ）は抵抗負荷型インバータの出力波形を示したものであるが、負荷抵抗９０５の抵抗値とＮ型ＴＦＴ９０６のＯＮ抵抗の比によっては、９０９で示す分だけ電位が高くなる。つまり、ここに示した一極性のみのＴＦＴを用いて構成したインバータを用いると、入力信号の振幅に対し、出力信号の振幅減衰が生ずることになる。

シフトレジスタのように、前段の出力パルスを次段に入力する構成の回路の場合、ｍ段目→ｍ＋１段目→ｍ＋２段目・・・と段を重ねるごとに、ＴＦＴのしきい値によって振幅の減衰が生じ、回路として機能しない。

本発明は、以上のような課題を鑑見てなされたものであり、一極性のみのＴＦＴを用いて製造工程を削減することにより低コストで作製が可能であり、かつ振幅減衰のない出力を得ることが出来るパルス出力回路およびシフトレジスタを提供することを目的とする。

先程の図９（Ａ）の（II）に示したＴＦＴ負荷型インバータにおいて、出力信号の振幅が正常にＶＤＤ−ＶＳＳを取るための条件を考える。第１に、図１０（Ａ）のような回路において、出力信号の電位がＬｏ電位となるとき、その電位を十分にＶＳＳに近づけるためには、電源ＶＤＤ−出力ノード間の抵抗値に対し、電源ＶＳＳ−出力ノード間の抵抗値が十分に低くなっていればよい。すなわち、Ｎ型ＴＦＴ１００２がＯＮしている期間、Ｎ型ＴＦＴ１００１がＯＦＦしていればよい。第２に、出力信号の電位がＨｉ電位となるとき、その電位がＶＤＤに等しくなるには、Ｎ型ＴＦＴ１００１のゲート−ソース間電圧の絶対値が、ＶｔｈＮを常に上回っていればよい。つまり、出力ノードのＨｉ電位がＶＤＤとなる条件を満たすには、Ｎ型ＴＦＴ１０１のゲート電極の電位は（ＶＤＤ＋ＶｔｈＮ）
よりも高くなる必要がある。回路に供給される電源はＶＤＤ、ＶＳＳの２種類のみであるから、ＶＤＤよりも電位の高い第３の電源がない限り、従来の方法では、この条件を満たすことは出来ない。

そこで、本発明では以下のような手段を講じた。図１０（Ｂ）に示すように、Ｎ型ＴＦＴ１００１のゲート−ソース間に容量１００３を設ける。Ｎ型ＴＦＴ１００１のゲート電極がある電位をもって浮遊状態となったとき、出力ノードの電位を上昇させると、この容量１００３による容量結合によって、出力ノードの電位上昇分に伴って、Ｎ型ＴＦＴ１００１のゲート電極の電位も持ち上げられる。
この効果を利用すれば、Ｎ型ＴＦＴ１００１のゲート電極の電位をＶＤＤよりも高く（正確には、ＶＤＤ＋ＶｔｈＮよりも高く）することが可能となる。よって出力ノードの電位を十分にＶＤＤまで引き上げることが可能となる。

なお、図１０（Ｂ）において示した容量１００３は、ＴＦＴ１００１のゲート−ソース間に寄生する容量を利用するようにしても良いし、実際に容量部分を作製しても良い。容量部分を独立して作製する場合は、活性層、ゲート材料、および配線材料のうちいずれか２つを用いて、間に絶縁層を挟んだ構成として作製するのが簡単であり、望ましいが、他の材料を用いて作製しても構わない。

本発明によって、表示装置の駆動回路および画素部を、一導電型のＴＦＴのみによって構成することが可能となり、表示装置の作製工程を削減することによって、低コスト化、歩留まりの向上に寄与し、より安価に表示装置の供給が可能となる。

本発明のパルス出力回路の一形態を示す図。 図１に示したパルス出力回路を駆動するタイミングチャートを示す図。 本発明のパルス出力回路の一実施例である、走査方向切替機能を付加したシフトレジスタを示す図。 本発明によって提供される表示装置における、ソース信号線駆動回路の構成例を示す図。 本発明によって提供される表示装置における、レベルシフタの回路構成の詳細図。 本発明によって提供される表示装置における、バッファ、サンプリングスイッチの回路構成の詳細図。 本発明の一実施例である、構成を簡略化したシフトレジスタを示す図。 本発明の適用が可能な電子機器の例を示す図。 従来型ＣＭＯＳインバータと負荷型インバータの構成と、それぞれの入出力信号の波形を示す図。 本発明のパルス出力回路の動作原理を説明する図。 従来型のシフトレジスタの回路構成とタイミングチャートを示す図。 本発明によって提供される表示装置の全体外観を示す図。 クロック信号のパルス幅の違いによる、本発明の実施形態にて示したシフトレジスタの動作を示す図。 リセット信号の入力を追加したシフトレジスタを示す図。 リセット信号の入力を追加したシフトレジスタを示す図。 実施形態とは異なる導電型のトランジスタによる回路構成を示す図。 図１６に示したシフトレジスタを駆動するタイミングチャートを示す図。

図１は、本発明のパルス出力回路の一形態である、ブートストラップ法を応用したシフトレジスタを示している。図１（Ａ）に示したブロック図において、１００で示されるブロックが１段分のサンプリングパルスを出力するパルス出力回路であり、図１（Ａ）のシフトレジスタはｎ段のパルス出力回路で構成されている。クロック信号（以後ＣＫと表記）、クロック反転信号（以後ＣＫＢと表記）
、スタートパルス（以後ＳＰと表記）が入力される。図１（Ｂ）に、ブロック１００の詳細な回路構成を示す。図１（Ｂ）において、ブロック１１０は第１の振幅補償回路、ブロック１２０は第２の振幅補償回路である。図１（Ｃ）にさらなる詳細図を示す。図１（Ｃ）において、電源ＶＤＤに接続されたＴＦＴ１０１と、電源ＶＳＳに接続されたＴＦＴ１０２とを用いて第１の振幅補償回路が構成され、電源ＶＤＤに接続されたＴＦＴ１０３と、電源ＶＳＳに接続されたＴＦＴ１０４とを用いて第２の振幅補償回路が構成されている。

図１に示す回路図および、図２に示すタイミングチャートを用いて、回路の動作について説明する。あるｍ段目（１＜ｍ≦ｎ）のパルス出力回路において、ＴＦＴ１０１、１０４のゲート電極にはｍ−１段目の出力パルスが入力されて（ｍ＝１、すなわち第１段目の場合、ＳＰが入力される）Ｈｉ電位となり、ＴＦＴ１０１、１０４がＯＮする（図２ ２０１参照）。これにより、ノードαの電位はＶＤＤ側に引き上げられ（図２ ２０２参照）、その電位がＶＤＤ−ＶｔｈＮとなったところでＴＦＴ１０１がＯＦＦし、浮遊状態となる。よってＴＦＴ１０５がＯＮする。一方、ＴＦＴ１０２、１０３のゲート電極にはこの時点ではパルスが入力されておらず、Ｌｏ電位のままであるので、ＯＦＦしている。よってＴＦＴ１０６のゲート電極の電位はＬｏ電位であり、ＯＦＦしているので、ＴＦＴ１０５の不純物領域の一端、すなわち第１の入力信号線（１）から入力されるＣＫがＨｉ電位となるのに伴い、出力ノードの電位がＶＤＤ側に引き上げられる（図２ ２０３参照）。

ここで、ＴＦＴ１０５のゲートと出力ノード間には、容量１０７が設けてあり、さらに今、ノードα、すなわちＴＦＴ１０５のゲート電極は浮遊状態にあるため、出力ノードの電位が上昇するのに伴い、ブートストラップによってＴＦＴ１０５のゲート電極の電位はＶＤＤ−ＶｔｈＮからさらに引き上げられる。これにより、ＴＦＴ１０５のゲート電極の電位は、ＶＤＤ＋ＶｔｈＮよりも高い電位を取る（図２ ２０２参照）。よって出力ノードの電位は、ＴＦＴ１０５のしきい値によって電位が低下することなく、完全にＶＤＤまで上昇する（図２ ２０３参照）。

同様にして、ｍ＋１段目においてはＣＫＢに従ってパルスが出力される（図２ ２０４参照）。ｍ＋１段目の出力パルスは、ｍ段目に帰還してＴＦＴ１０２、１０３のゲート電極に入力される。ＴＦＴ１０２、１０３のゲート電極がＨｉ電位となってＯＮすることにより、ノードαの電位はＶＳＳ側に引き下げられてＴＦＴ１０５がＯＦＦする。同時にＴＦＴ１０６のゲート電極の電位がＨｉ電位となってＯＮし、ｍ段目の出力ノードの電位はＬｏ電位となる。

以後、最終段まで同様の動作により、順次ＶＤＤ−ＶＳＳ間の振幅を有するパルスが出力される。最終段においては、図１（Ｃ）において第３の入力信号線より入力されるべき次段出力パルスがないため、ＣＫがそのまま出力されつづける。よって、最終段の出力はサンプリングパルスとして用いることは出来ないため、実際に必要なサンプリングパルスの出力段数がｎ段であるとき、シフトレジスタの段数をｎ段よりも多く設けて最終段を含む余剰段をダミー段として扱えばよい。ただし、最終段の出力は、次の水平期間までの間に何らかの方法で停止させる必要があるが、図１に示した回路においては、第１段目に入力するスタートパルスを最終段の第３の入力信号線にも入力することによって帰還パルスとして用い、次の水平期間の直前に最終段パルス出力を停止させている。

なお、本実施形態で示した振幅補償回路の構成は一例であり、これ以外の構成を用いていても良い。

この他の方法としては、図１４（Ａ）（Ｂ）に示すように、リセット信号を用意して、帰線期間中に最終段の第３の入力信号線１４０１に入力することによって、パルス出力を停止する方法、あるいは図１５（Ａ）（Ｂ）に示すように、リセット用ＴＦＴ１５０８、１５０９を用いて、リセット信号の入力があったとき、ＴＦＴ１５０５のゲート電極の電位をＬｏ電位としてＯＦＦし、かつＴＦＴ１５０６のゲート電極電位をＨｉ電位としてＯＮさせることによって、全段の出力をＬｏ電位に固定するような方法などが挙げられる。このとき、リセット信号の入力タイミングは、図１４（Ｂ）に示したタイミングチャートと同様で良い。なお、図１５（Ａ）において、最終段のパルス出力回路の※で示される第３の入力信号線は、ＶＳＳ側の電源電位に接続して、ＴＦＴ１５０２、１５０３が常にＯＦＦしているようにするのが望ましい。

また、特に図示していないが、図１５に示した回路の場合、回路がサンプリングパルスの出力を開始する前、すなわち電源投入直後に、最初にリセット信号を入力することによって、全段での出力ノードの電位を確定（図１５の回路の場合、全段の出力ノードがＬｏ電位に確定）することが出来る。ダイナミック回路の場合、このような操作は安定して回路を動作させるためには有効である。

以上のような動作によって、一導電型のＴＦＴのみを用いて構成した回路においても、高電位側の電源に接続されたＴＦＴのしきい値の影響などに起因する振幅減衰を生ずることなく、入力信号に対して正常な振幅を有する出力信号を得ることが出来る。さらに本実施形態にて示した回路は、従来のＣＭＯＳ回路と比較しても複雑な構成ではないことも大きなメリットであるといえる。

以下に本発明の実施例について記述する。

図３は、本発明の実施形態にて示したシフトレジスタに、走査方向反転機能を付加したものの例である。図３（Ａ）において、図１（Ａ）に示した回路と比較して、走査方向切替信号（ＬＲ）および走査方向切替反転信号（ＬＲＢ）を追加している。

図３（Ｂ）は、図３（Ａ）において、ブロック３００で示される１段分のパルス出力回路の構成を詳細に示したものである。ＴＦＴ３０１〜３０６および容量３０７で構成されるパルス出力回路本体は、図１（Ｂ）に示したものと同様であるが、第２の入力信号線（２）および第３の入力信号線（３）と、パルス出力回路本体との間に、点線枠３５０で示される走査方向切替回路を有する。本実施例で示している走査方向切替回路は、ＴＦＴ３０８〜３１１を用いて構成され、アナログスイッチとして機能する。

ＴＦＴ３０１およびＴＦＴ３０４のゲート電極は、図３（Ｂ）に示すように、ＴＦＴ３０８を介して第２の入力信号線（２）と接続され、ＴＦＴ３１０を介して第３の入力信号線（３）と接続されている。ＴＦＴ３０２およびＴＦＴ３０３のゲート電極は、ＴＦＴ３０９を介して第２の入力信号線（２）と接続され、ＴＦＴ３１１を介して第３の入力信号線（３）と接続されている。ＴＦＴ３０８およびＴＦＴ３１０のゲート電極にはＬＲ信号が入力され、ＴＦＴ３０９およびＴＦＴ３１１のゲート電極にはＬＲＢ信号が入力される。ＬＲおよびＬＲＢは、排他的にＨｉ電位もしくはＬｏ電位をとり、したがって本実施例の走査方向切替回路は、次の２つの状態をとる。

第１に、ＬＲがＨｉ電位、ＬＲＢがＬｏ電位のとき、ＴＦＴ３０８およびＴＦＴ３１０がＯＮし、第２の入力信号線（２）と、ＴＦＴ３０１およびＴＦＴ３０４のゲート電極が導通し、第３の入力信号線（３）と、ＴＦＴ３０２およびＴＦＴ３０３のゲート電極が導通する。第２に、ＬＲがＬｏ電位、ＬＲＢがＨｉ電位のとき、ＴＦＴ３０９およびＴＦＴ３１１がＯＮし、第２の入力信号線（２）と、ＴＦＴ３０２およびＴＦＴ３０３のゲート電極が導通し、第３の入力信号線（３）と、ＴＦＴ３０１およびＴＦＴ３０４のゲート電極が導通する。

すなわち、ＬＲに信号が入力されてＨｉ電位となり、ＬＲＢがＬｏ電位のとき、サンプリングパルスの出力は１段目〜２段目〜・・・〜最終段の順となり、逆にＬＲがＬｏ電位、ＬＲＢに信号が入力されてＨｉ電位となるとき、サンプリングパルスの出力は最終段〜・・・２段目〜１段目の順となる。本発明においては簡単な回路の追加によってこれらの機能を容易に付加出来る。ここで、本実施例は回路をＮチャネル型ＴＦＴを用いて構成した場合であり、Ｐチャネル型ＴＦＴを用いて構成する場合は、ＬＲに信号が入力された状態とはＬｏ電位となった状態をいい、Ｈｉ電位のときは信号が入力されていない状態である。

なお、本実施例で示した走査方向切替回路は一例であり、他の構成によって同様の機能を付加しても良い。

本実施例においては、一極性のみのＴＦＴを用いて表示装置を作製した例について説明する。

図１２は、表示装置の概略図である。基板１２００上に、ソース信号線駆動回路１２０１、ゲート信号線駆動回路１２０２および画素部１２０３を一体形成にて作製している。画素部において、点線枠１２１０で囲まれた部分が１画素である。図１２の例では、液晶表示装置の画素を示しており、１個のＴＦＴ（以後、画素ＴＦＴと表記する）によって液晶素子の一方の電極に印加される電荷の制御を行っている。ソース信号線駆動回路１２０１、ゲート信号線駆動回路１２０２への信号入力は、フレキシブルプリント基板（Flexible Print Circuit：ＦＰＣ）１２０４を介して、外部より供給される。

図４は、図１２に示した表示装置における、ソース信号線駆動回路１２０１の全体構成を示した図である。本ソース信号線駆動回路は、クロック信号用レベルシフタ４０１、スタートパルス用レベルシフタ４０２、走査方向切替型シフトレジスタ４０３、バッファ４０４、サンプリングスイッチ４０５を有しており、外部から入力される信号は、クロック信号（ＣＫ）、クロック反転信号（ＣＫＢ）
、スタートパルス（ＳＰ）、走査方向切替信号（ＬＲ、ＬＲＢ）、アナログ映像信号（Ｖｉｄｅｏ１〜Ｖｉｄｅｏ１２）である。この中で、ＣＫ、ＣＫＢ、ＳＰに関しては、外部から低電圧振幅の信号として入力された直後、レベルシフタによって振幅変換を受け、高電圧振幅の信号として駆動回路に入力される。また、１段のシフトレジスタから出力されるサンプリングパルスは、サンプリングスイッチ４０５を駆動することによって、ソース信号線１２列分のアナログ映像信号を同時にサンプリングしている。

図５（Ａ）は、クロック信号用レベルシフタの（ＬＳ１）構成を示している。
これは１入力型のレベルシフタ回路を並列に配置（Ｓｔａｇｅ１）し、バッファ段（Ｓｔａｇｅ２〜Ｓｔａｇｅ４）の２入力を、それぞれ互いの出力を交互に入力する構成をとっている。

回路の動作について説明する。なお、図中で用いている電源電位は、ＶＤＤ１、ＶＤＤ２、ＶＳＳの３電位であり、ＶＳＳ＜ＶＤＤ１＜ＶＤＤ２である。本実施例ではＶＳＳ＝０[Ｖ]、ＶＤＤ１＝５[Ｖ]、ＶＤＤ２＝１６[Ｖ]とした。また、図中、５０１、５０３、５０６、５０８で示されるＴＦＴはＷゲート構造をとっているが、これらのＴＦＴはシングルゲートであっても良いし、３つ以上のゲート電極を有するマルチゲート構造でも良い。他のＴＦＴに関しても、ゲート電極の数による制限はしない。

信号入力部１（１）より、ＶＤＤ１−ＶＳＳの振幅を有するＣＫが入力される。ＣＫがＨｉ電位のとき、ＴＦＴ５０２、５０４がＯＮし、ＴＦＴ５０３のゲート電極の電位がＬｏ電位となってＯＦＦする。よって出力ノードαにはＬｏ電位が出力される。ＣＫがＬｏ電位のとき、ＴＦＴ５０２、５０４はＯＦＦする。よって、飽和動作しているＴＦＴ５０１を通じて、ＴＦＴ５０３のゲート電極電位はＶＤＤ２側に引き上げられ、その電位がＶＤＤ２−ＶｔｈＮとなったところでＴＦＴ５０１はＯＦＦし、ＴＦＴ５０３のゲート電極が浮遊状態となる。これによりＴＦＴ５０３がＯＮし、出力ノードαの電位はＶＤＤ２側に引き上げられる。ここで、容量５０５の働きにより、出力ノードαの電位上昇に伴って、浮遊状態となっているＴＦＴ５０３のゲート電極電位も引き上げられ、その電位はＶＤＤ２よりも高い電位を取り、その電位がＶＤＤ＋ＶｔｈＮを上回ることによって、出力ノードαのＨｉ電位はＶＤＤ２に等しくなる。よって、出力信号のＬｏ電位はＶＳＳ、Ｈｉ電位はＶＤＤ２となり、振幅変換が完了する。

一方、信号入力部２（２）より、ＣＫと同じくＶＤＤ１−ＶＳＳの振幅を有するＣＫＢが入力され、ＴＦＴ５０６〜５０９および容量５１０によって構成されたレベルシフタによって振幅変換が行われ、出力ノードβには、ＶＤＤ２−ＶＳＳの振幅を有する信号が出力される。なお、ノードαおよびβに出力される信号は、入力されたＣＫおよびＣＫＢに対して、極性が逆となっている。

本実施例の表示装置に用いたレベルシフタは、振幅変換後のパルスに対する負荷を考慮して、バッファ段を設けている（Ｓｔａｇｅ２〜Ｓｔａｇｅ４）。このバッファ段を構成するインバータ回路は２入力型であり、入力信号およびその反転信号を必要とする。図５では、Ｓｔａｇｅ２に示すバッファ回路において、ＴＦＴ５１１のゲート電極に入力される信号と、ＴＦＴ５１２のゲート電極に入力される信号は、極性が反転した信号を必要とする。ＴＦＴ５１６、５１７についても同様である。そこで、ここではＣＫ、ＣＫＢが互いの極性反転信号であることから、前述のレベルシフタ出力を、互いの信号の反転入力として用いている。

バッファ段を構成しているインバータ回路の動作について説明する。ここでは、ＴＦＴ５１１〜５１４および容量５１５によって構成されたインバータ回路における動作についてのみ詳細に述べるが、他のインバータ回路に関しても動作は同様である。

ＴＦＴ５１１のゲート電極に入力される信号がＨｉ電位のとき、ＴＦＴ５１１がＯＮし、ＴＦＴ５１３のゲート電極の電位はＶＤＤ２側に引き上げられ、その電位がＶＤＤ２−ＶｔｈＮとなったところでＴＦＴ５１１がＯＦＦし、ＴＦＴ５１３のゲート電極は浮遊状態となる。一方、ＴＦＴ５１２、５１４のゲート電極にはＬｏ電位が入力されてＯＦＦする。続いてＴＦＴ５１３がＯＮし、出力ノードγの電位がＶＤＤ２側に引き上げられる。ここで、前述のシフトレジスタおよびレベルシフタと同様、容量５１５の働きにより、浮遊状態となっているＴＦＴ５１３のゲート電極の電位が引き上げられ、ＶＤＤ２＋ＶｔｈＮよりも高い電位を取る。よって、出力ノードγのＨｉ電位がＶＤＤ２に等しくなる。

一方、ＴＦＴ５１１のゲート電極に入力される信号がＬｏ電位のとき、ＴＦＴ５１１がＯＦＦし、ＴＦＴ５１２、５１４のゲート電極にはＨｉ電位が入力されてＯＮする。したがって、ＴＦＴ５１３のゲート電極の電位がＬｏ電位となり、出力ノードγの電位はＬｏ電位となる。

ＴＦＴ５１６〜５１９および容量５２０によって構成されたインバータ回路においても上記と同様の動作をし、出力ノードδにパルスが出力される。出力ノードδには、出力ノードγに出力される信号と極性が反転したパルスが出力される。

以後、Ｓｔａｇｅ３、Ｓｔａｇｅ４においても同様の動作によって、最終的に信号出力部３（３）および信号出力部４（４）より、パルスが出力される。なお、図５（Ａ）においては、Ｓｔａｇｅ２の出力をＳｔａｇｅ３に入力する際、Ｓｔａｇｅ１からＳｔａｇｅ２の場合とは逆に、論理が反転しないように入力しているが、最終的に使用者が必要とするパルスの論理に合わせて接続すれば良く、特にＳｔａｇｅ間の接続に関しては制限を設けない。

図５（Ｂ）は、クロック信号（ＣＫ）の振幅変換の様子を示したものである。
入力信号の振幅は０〜５[Ｖ]であり、出力信号の振幅は０〜１６[Ｖ]となっている。

図５（Ｃ）は、スタートパルス用のレベルシフタ（ＬＳ２）を示している。スタートパルスの場合、その反転信号を持たないことから、１入力型のレベルシフタ回路（Ｓｔａｇｅ１）を用い、１入力型のインバータ回路（Ｓｔａｇｅ２）、２入力型のインバータ回路（Ｓｔａｇｅ３）と続く構成とした。回路動作に関しては、クロック信号用のレベルシフタの項で説明したものと同様であるので、ここでは説明を省略する。

図５（Ｄ）は、スタートパルス（ＳＰ）の振幅変換の様子を示したものである。入力信号の振幅は５[Ｖ]であり、出力信号の振幅は１６[Ｖ]となっている。

図６（Ａ）はバッファ（Ｂｕｆ．）の構成を示しており、１入力型インバータ回路（Ｓｔａｇｅ１）および３段の２入力型インバータ回路（Ｓｔａｇｅ２〜Ｓｔａｇｅ４）によって構成されている。１入力型インバータ回路の動作に関しては、入力されるパルスの振幅がＶＤＤ２−ＶＳＳであって、入出力パルス間の振幅変換がないことを除いて、レベルシフタ回路と同様である。

２入力型インバータ回路の動作は、ＴＦＴ６０７に、入力信号として前段からの出力信号が入力され、ＴＦＴ６０６には、入力信号の反転信号として、前段のインバータへの入力信号を用いている。ＴＦＴ６０６、ＴＦＴ６０７が排他的に動作することによって、ＴＦＴ６０８のゲート電極の電位は前述のレベルシフタ回路と同様に制御される。以後のインバータ回路においても、入力信号は前段からの出力信号、入力信号の反転信号は前段への入力信号を用いて動作している。

図６（Ｂ）は、サンプリングスイッチの構成を示している。信号入力部２５（２５）より、サンプリングパルスが入力され、並列に配された１２個のＴＦＴ６２１が同時に制御される。信号入力部１（１）〜１２（１２）より、アナログ映像信号が入力され、サンプリングパルスの入力によって、そのときの映像信号の電位を、ソース信号線に書き込む働きをする。

本実施例にて示した駆動回路を構成する回路のうち、インバータ回路、レベルシフタ回路に関しては、同発明者らにより、特願２００１−１３３４３１号にて出願された発明に記載されているものと同様のものを用いている。

本実施例にて示した表示装置は、画素部を含む表示装置全体を構成する駆動回路を、画素ＴＦＴと同一の極性を有する一極性のＴＦＴ（例えばＮ型ＴＦＴ）のみを用いて作製している。これにより、半導体層にＰ型を付与するイオンドーピング工程を省略することが可能となり、製造コストの削減や歩留まり向上等に寄与することが出来る。

なお、本実施例の表示装置を構成したＴＦＴの極性はＮ型であるが、Ｐ型ＴＦＴのみを用いて駆動回路および画素ＴＦＴを構成することも、本発明によってもちろん可能となる。この場合は、省略されるイオンドーピング工程は、半導体層にＮ型を付与する工程であることを付記する。また、本発明は液晶表示装置のみならず、絶縁体上に駆動回路を一体形成して作製する装置ならばいずれの物にも適用が可能である。

本実施例においては、実施形態において、図１で示したパルス出力回路の構成を簡略化した例について説明する。

図７は、本実施例のシフトレジスタを示したものである。図７（Ａ）において、ブロック７００が１段分のパルスを出力するパルス出力回路であり、図７（Ａ）のシフトレジスタはｎ段のパルス出力回路で構成されている。図７（Ｂ）に詳細な回路構成を示す。図１（Ａ）で示したシフトレジスタと、図７（Ａ）のシフトレジスタのブロック図は同様であり、入力される信号も同様である。本実施例が異なる点は、図７（Ｂ）において、パルス出力回路をＴＦＴ７０１〜７０４の４つのＴＦＴと、容量７０５にて構成している点である。図７（Ｂ）において、ブロック７１０は振幅補償回路である。図７（Ｃ）にさらなる詳細図を示す。図７（Ｃ）において、電源ＶＤＤに接続されたＴＦＴ７０１と、電源ＶＳＳに接続されたＴＦＴ７０２とを用いて振幅補償回路が構成されている。

回路の動作について説明する。ｍ段目（１＜ｍ≦ｎ）において、ＴＦＴ７０１のゲート電極にはｍ−１段目より出力されたパルスが入力され（ｍ＝１のとき、すなわち第１段目においてはＳＰが入力される）、ＴＦＴ７０１のゲート電極の電位はＨｉ電位となり、ＯＮする。これにより、ノードαの電位はＶＤＤ側に引き上げられ、その電位がＶＤＤ−ＶｔｈＮとなったところでＴＦＴ７０１がＯＦＦし、ノードαは浮遊状態となってＴＦＴ７０３がＯＮする。一方、ＴＦＴ７０２、７０４のゲート電極にはこの時点ではパルスが入力されておらず、Ｌｏ電位のままであるので、ＯＦＦしている。よって、ＴＦＴ７０３の不純物領域の一端、すなわち第１の入力信号線（１）から入力されるＣＫがＨｉ電位となるのに伴い、出力ノードの電位がＶＤＤ側に引き上げられる。

ここで、ＴＦＴ７０３のゲートと出力ノード間には、容量７０５が設けてあり、さらに今、ノードα、すなわちＴＦＴ７０３のゲート電極は浮遊状態にあるため、出力ノードの電位が上昇するのに伴い、ブートストラップによってＴＦＴ７０３のゲート電極の電位はＶＤＤ−ＶｔｈＮからさらに引き上げられる。これにより、ＴＦＴ７０３のゲート電極の電位は、ＶＤＤ＋ＶｔｈＮよりも高い電位を取る。よって出力ノードの電位は、ＴＦＴ７０３のしきい値によって電位が低下することなく、完全にＶＤＤまで上昇する。

同様にして、ｍ＋１段目においてはＣＫＢに従ってパルスが出力される。ｍ＋１段目の出力パルスは、ｍ段目に帰還し、ＴＦＴ７０２、７０４のゲート電極に入力される。ＴＦＴ７０２、７０４のゲート電極がＨｉ電位となってＯＮすることにより、ノードαの電位はＶＳＳ側に引き下げられてＴＦＴ７０３がＯＦＦし、出力ノードの電位はＬｏ電位となる。

以後、最終段まで同様の動作により、順次ＶＤＤ−ＶＳＳ間の振幅を有するパルスが出力される。最終段においては、図７（Ｂ）において第３の入力信号線（３）より入力されるべき次段出力パルスがないため、ＣＫがそのまま出力されつづけるが、実施形態と同様、ダミー段として扱えば問題はない。図７に示した本実施例においては、スタートパルスを最終段の第３の入力信号線に入力することによって、次の水平期間の直前で最終段出力パルスを停止させている。この他の方法としては、実施形態の項で述べたようにリセット信号を用意して、帰線期間中に最終段の第３の入力信号線に入力してやることによって、パルス出力を停止する方法や、全段の出力ノードを帰線期間中にＬｏ電位に固定するようにリセット信号を入力する方法など（図１５と同様でよい）がある。

本実施例にて示したパルス出力回路は、実施形態において示したパルス出力回路と比較して素子数が少ない点、また、サンプリングパルスの入出力がない期間で浮遊状態をとる部分が多いことなどから、特に駆動周波数が高い部分向きであるといえる。よって、表示装置においては、ソース信号線駆動回路等に用いるのが望ましい。

図１３を参照する。本発明の実施形態および実施例１、実施例３等に示したシフトレジスタにおいて、ＣＫは図１３（Ａ）に示すように、Ｈｉ電位の期間１３０１とＬｏ電位の期間１３０２の長さが等しく、ＣＫＢはその極性が反転したものが入力される。このとき、サンプリングパルスのパルス幅は、ＣＫおよびＣＫＢのパルス幅に等しいため、その出力は図１３（Ａ）において、１３０３〜１３０７に示すようになる。１３０３は第１段目のサンプリングパルス、１３０４は第２段目のサンプリングパルス、以下、３〜５段目のサンプリングパルスを示している。

ここで、ＣＫその他の入出力信号は、Ｌｏ電位からＨｉ電位に変化する際の立ち上がり時間および、Ｈｉ電位からＬｏ電位に変化する際の立ち下がり時間を有しているため、これに起因して、理想的には現れないはずのパルスの重なりが生ずる場合がある。図１３（Ａ）において、サンプリングパルス１３０３〜１３０７は、隣接したパルス間で、立ち上がり期間と立ち下がり期間が重複している様子が現れている。

特にアナログ映像信号をサンプリングすることによって映像表示を行う表示装置の場合、このような隣接したサンプリングパルスの重複によって、不正なタイミングで映像信号のサンプリングが行われる場合があり、表示品質の低下を招くことになる。

よって、このようなサンプリングパルスの重複を回避するため、図１３（Ｃ）
に示すように、ＣＫのパルス幅に差を与える。この場合、Ｈｉ電位の期間１３０８は、Ｌｏ電位の期間１３０９よりもやや短くなっている。ＣＫＢも同様に、Ｈｉ電位の期間をＬｏ電位の期間よりもやや短くしている。このようにすることで、ＣＫの立ち上がり期間とＣＫＢの立ち下がり期間、あるいはＣＫのたち下がり期間とＣＫＢの立ち上がり期間の重複がなくなり、したがってサンプリングパルスも、１３１０〜１３１４に示すように、隣接パルス間での立ち上がり期間、立ち下がり期間の重複をなくすことが出来る。

ここで、再び図１を参照する。図１（Ｂ）にて示したパルス出力回路の動作は、ＴＦＴ１０５がＯＮしている期間に、ＣＫもしくはＣＫＢが出力ノードに出力されることによってサンプリングパルスが出力される。すなわち、ノードαの電位が上昇を始めてから、次段のサンプリングパルスによってその電位がＬｏ電位に引き落とされるまでの間、ＣＫもしくはＣＫＢがそのまま出力される。よって、ＣＫの立ち上がり期間とＣＫＢの立ち下がり期間、あるいはＣＫのたち下がり期間とＣＫＢの立ち上がり期間が重複している場合、サンプリングパルスの前後に、不正なパルスが出力される場合がある。

図１３（Ａ）において、サンプリングパルス１３０５が出力されるシフトレジスタには、前段のサンプリングパルス１３０４が入力され、その瞬間より、ＣＫもしくはＣＫＢ（サンプリングパルス１３０５が出力される段では、ＣＫ）がそのまま出力ノードに現れるため、１３１５にて示されるタイミング、すなわち前段のサンプリングパルス１３０４が立ち上がり始めるタイミングで、ＣＫがＬｏ電位に下がりきっていないと、図１３（Ｂ）に示すように、本来出力されるサンプリングパルス１３０５の前に不正パルス１３１６が現れる。よって、本実施例で示したように、ＣＫ、ＣＫＢのパルス幅を変調させることによって、これらの誤動作を回避することが出来る。

実施形態およびこれまでの実施例においては、Ｎチャネル型のＴＦＴのみを用いて回路を構成した例を示したが、電源電位の高低を置き換えることにより、Ｐチャネル型ＴＦＴのみを用いても同様の回路が構成出来る。

図１５（Ａ）（Ｂ）は、Ｐチャネル型のＴＦＴのみを用いて構成したシフトレジスタの例である。図１６（Ａ）に示したブロック図に関しては、図１に示したＮチャネル型のＴＦＴのみを用いて構成したシフトレジスタと同様の構成であり、ブロック１６００が、１段分のサンプリングパルスを出力するパルス出力回路である。Ｎチャネル型ＴＦＴによって構成されたシフトレジスタと異なる点として、図１６（Ｂ）に示すように、電源電位の高低が逆となっている。

図１７に、タイミングチャートおよび出力パルスを示す。各部の動作は、実施形態にて図１、図２を用いて説明したので、ここでは詳細な説明は省略する。図２に示したものとは、ちょうどＨｉ電位とＬｏ電位が逆転した形となる。

本発明は、様々な電子機器に用いられている表示装置の作製に適用が可能である。このような電子機器には、携帯情報端末（電子手帳、モバイルコンピュータ、携帯電話等）、ビデオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ、携帯電話等が挙げられる。それらの一例を図８に示す。

図８（Ａ）は液晶ディスプレイ（ＬＣＤ）であり、筐体３００１、支持台３００２、表示部３００３等により構成されている。本発明は、表示部３００３に適用が可能である。

図８（Ｂ）はビデオカメラであり、本体３０１１、表示部３０１２、音声入力部３０１３、操作スイッチ３０１４、バッテリー３０１５、受像部３０１６等により構成されている。本発明は、表示部３０１２に適用が可能である。

図８（Ｃ）はノート型のパーソナルコンピュータであり、本体３０２１、筐体３０２２、表示部３０２３、キーボード３０２４等により構成されている。本発明は、表示部３０２３に適用が可能である。

図８（Ｄ）は携帯情報端末であり、本体３０３１、スタイラス３０３２、表示部３０３３、操作ボタン３０３４、外部インターフェイス３０３５等により構成されている。本発明は、表示部３０３３に適用が可能である。

図８（Ｅ）は音響再生装置、具体的には車載用のオーディオ装置であり、本体３０４１、表示部３０４２、操作スイッチ３０４３、３０４４等により構成されている。本発明は表示部３０４２に適用が可能である。また、本実施例では車載用オーディオ装置を例に挙げたが、携帯型もしくは家庭用のオーディオ装置に用いても良い。

図８（Ｆ）はデジタルカメラであり、本体３０５１、表示部（Ａ）３０５２、接眼部３０５３、操作スイッチ３０５４、表示部（Ｂ）３０５５、バッテリー３０５６等により構成されている。本発明は、表示部（Ａ）３０５２および表示部（Ｂ）３０５５に適用が可能である。

図８（Ｇ）は携帯電話であり、本体３０６１、音声出力部３０６２、音声入力部３０６３、表示部３０６４、操作スイッチ３０６５、アンテナ３０６６等により構成されている。本発明は、表示部３０６４に適用が可能である。

なお、本実施例に示した例はごく一例であり、これらの用途に限定しないことを付記する。

Claims (15)

1. 絶縁基板と、
   前記絶縁基板上の駆動回路と、
   前記絶縁基板上の画素と、を有する表示装置であって、
   前記画素は、前記駆動回路と電気的に接続され、
   前記駆動回路は、第１乃至第６の薄膜トランジスタを有し、
   前記画素は、第７の薄膜トランジスタと表示素子とを有し、
   前記第１乃至第７の薄膜トランジスタは、同じ導電型を有し、
   前記第１の薄膜トランジスタのゲートは、第１の入力端子と電気的に接続され、
   前記第２の薄膜トランジスタのゲートは、第２の入力端子と電気的に接続され、
   前記第３の薄膜トランジスタのゲートは、前記第２の薄膜トランジスタのゲートと電気的に接続され、
   前記第４の薄膜トランジスタのゲートは、前記第１の薄膜トランジスタのゲートと電気的に接続され、
   前記第５の薄膜トランジスタのゲートは、前記第１の薄膜トランジスタのソース又はドレインの一方と電気的に接続され、
   前記第５の薄膜トランジスタのゲートは、前記第２の薄膜トランジスタのソース又はドレインの一方と電気的に接続され、
   前記第６の薄膜トランジスタのゲートは、前記第３の薄膜トランジスタのソース又はドレインの一方と電気的に接続され、
   前記第６の薄膜トランジスタのゲートは、前記第４の薄膜トランジスタのソース又はドレインの一方と電気的に接続され、
   第１の配線は、前記第１の薄膜トランジスタのソース又はドレインの他方と電気的に接続され、
   第２の配線は、前記第２の薄膜トランジスタのソース又はドレインの他方と電気的に接続され、
   前記第２の配線は、前記第４の薄膜トランジスタのソース又はドレインの他方と電気的に接続され、
   クロック信号を供給することができる機能を有する配線は、前記第５の薄膜トランジスタのソース又はドレインの一方と電気的に接続され、
   出力端子は、前記第５の薄膜トランジスタのソース又はドレインの他方と電気的に接続され、
   前記出力端子は、前記第６の薄膜トランジスタのソース又はドレインの一方と電気的に接続され、
   前記第６の薄膜トランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続されていることを特徴とする表示装置。
2. 請求項１において、
   容量素子を有し、
   前記容量素子の第１の端子は、前記第５の薄膜トランジスタのゲートと電気的に接続され、
   前記容量素子の第２の端子は、前記第５の薄膜トランジスタのソース又はドレインの他方と電気的に接続されていることを特徴とする表示装置。
3. 請求項１または請求項２において、
   前記表示素子は、液晶素子を有することを特徴とする表示装置。
4. 請求項１または請求項２において、
   前記表示素子は、発光素子を有することを特徴とする表示装置。
5. 請求項４において、
   前記発光素子は、ＥＬ素子を有することを特徴とする表示装置。
6. 請求項１乃至請求項５のいずれか一において、
   前記絶縁基板は、ガラスを有することを特徴とする表示装置。
7. 請求項１乃至請求項６のいずれか一において、
   前記第１の配線は、第１の電源電圧を供給することができる機能を有し、
   前記第２の配線は、第２の電源電圧を供給することができる機能を有することを特徴とする表示装置。
8. 請求項１乃至請求項７のいずれか一において、
   前記第１乃至第７の薄膜トランジスタの導電型は、Ｎチャネル型であることを特徴とする表示装置。
9. 絶縁基板と、
   前記絶縁基板上の駆動回路と、を有する半導体装置であって、
   前記駆動回路は、第１乃至第６の薄膜トランジスタを有し、
   前記第１乃至第６の薄膜トランジスタは、同じ導電型を有し、
   前記第１の薄膜トランジスタのゲートは、第１の入力端子と電気的に接続され、
   前記第２の薄膜トランジスタのゲートは、第２の入力端子と電気的に接続され、
   前記第３の薄膜トランジスタのゲートは、前記第２の薄膜トランジスタのゲートと電気的に接続され、
   前記第４の薄膜トランジスタのゲートは、前記第１の薄膜トランジスタのゲートと電気的に接続され、
   前記第５の薄膜トランジスタのゲートは、前記第１の薄膜トランジスタのソース又はドレインの一方と電気的に接続され、
   前記第５の薄膜トランジスタのゲートは、前記第２の薄膜トランジスタのソース又はドレインの一方と電気的に接続され、
   前記第６の薄膜トランジスタのゲートは、前記第３の薄膜トランジスタのソース又はドレインの一方と電気的に接続され、
   前記第６の薄膜トランジスタのゲートは、前記第４の薄膜トランジスタのソース又はドレインの一方と電気的に接続され、
   第１の配線は、前記第１の薄膜トランジスタのソース又はドレインの他方と電気的に接続され、
   第２の配線は、前記第２の薄膜トランジスタのソース又はドレインの他方と電気的に接続され、
   前記第２の配線は、前記第４の薄膜トランジスタのソース又はドレインの他方と電気的に接続され、
   クロック信号を供給することができる機能を有する配線は、前記第５の薄膜トランジスタのソース又はドレインの一方と電気的に接続され、
   出力端子は、前記第５の薄膜トランジスタのソース又はドレインの他方と電気的に接続され、
   前記出力端子は、前記第６の薄膜トランジスタのソース又はドレインの一方と電気的に接続され、
   前記第６の薄膜トランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続されていることを特徴とする半導体装置。
10. 請求項９において、
    容量素子を有し、
    前記容量素子の第１の端子は、前記第５の薄膜トランジスタのゲートと電気的に接続され、
    前記容量素子の第２の端子は、前記第５の薄膜トランジスタのソース又はドレインの他方と電気的に接続されていることを特徴とする半導体装置。
11. 請求項９または請求項１０において、
    前記絶縁基板は、ガラスを有することを特徴とする半導体装置。
12. 請求項９乃至請求項１１のいずれか一において、
    前記第１の配線は、第１の電源電圧を供給することができる機能を有し、
    前記第２の配線は、第２の電源電圧を供給することができる機能を有することを特徴とする半導体装置。
13. 請求項９乃至請求項１２のいずれか一において、
    前記第１乃至第７の薄膜トランジスタの導電型は、Ｎチャネル型であることを特徴とする半導体装置。
14. ＦＰＣと、請求項１乃至請求項８のいずれか一に記載の表示装置、または、請求項９乃至請求項１３のいずれか一に記載の半導体装置と、を有することを特徴とする表示モジュール。
15. 請求項１乃至請求項８のいずれか一に記載の表示装置、請求項９乃至請求項１３のいずれか一に記載の半導体装置、または、請求項１４に記載の表示モジュールと、アンテナ、操作スイッチ、バッテリ、音声入力部、音声出力部、受像部、外部インターフェイス、スタイラス、または、キーボードと、を有することを特徴とする電子機器。

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