JP2010061800A - パルス出力回路、表示装置 - Google Patents
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Abstract
【解決手段】 TFT101、104にパルスが入力されてONし、ノードαの電位が上昇した後、VDD−VthNとなったところで浮遊状態となる。よってTFT105がONし、クロック信号がHiとなるのに伴って出力ノードの電位が上昇する。一方、TFT105のゲート電極の電位は、出力ノードの電位上昇に伴い、容量107の働きによってさらに上昇し、VDD+VthNより高くなる。よって出力ノードの電位は、TFT105のしきい値によって電圧降下することなくVDDまで上昇する。その後、次段出力がTFT102、103に入力されてONし、ノードαの電位は下降してTFT105がOFFする。同時にTFT106がONし、出力ノードの電位はLoとなる。
【選択図】 図1
Description
ここで、従来一般的に利用されているCMOS回路の一例として、シフトレジスタを例に挙げる。図11(A)は、従来より用いられているシフトレジスタの一例であり、点線枠1100で囲まれた部分が1段分のパルスを出力する回路である。図11(A)は3段分を抜き出して示している。1段分の回路は、クロックドインバータ1101、1103、およびインバータ1102によって構成されている。図11(B)に詳細な回路構造を示す。図11(B)において、TFT1104〜1107によって、クロックドインバータ1101が構成され、TFT1108、1109によって、インバータ1102が構成され、TFT1110〜1113によって、クロックドインバータ1103が構成される。
次にCKがHi電位、CKBがLo電位になると、再びクロックドインバータ1101で書き込み動作をとる。このとき、既にSPはLo電位となっているので、出力ノードにはLo電位が出力される。以後、CKがLo電位、CKBがHi電位となると再び保持動作をとり、このときの出力ノードのLo電位は、インバータ1102およびクロックドインバータ1103によって構成されたループにおいて保持される。
図9(A)は、従来一般的に用いられているCMOSインバータ(I)と、一極性のみのTFTを用いて構成したインバータ(II)(III)の例を示している。(II)はTFT負荷型のインバータ、(III)は抵抗負荷型のインバータである。以下に、それぞれの動作について述べる。
よりも高くなる必要がある。回路に供給される電源はVDD、VSSの2種類のみであるから、VDDよりも電位の高い第3の電源がない限り、従来の方法では、この条件を満たすことは出来ない。
この効果を利用すれば、N型TFT1001のゲート電極の電位をVDDよりも高く(正確には、VDD+VthNよりも高く)することが可能となる。よって出力ノードの電位を十分にVDDまで引き上げることが可能となる。
、スタートパルス(以後SPと表記)が入力される。図1(B)に、ブロック100の詳細な回路構成を示す。図1(B)において、ブロック110は第1の振幅補償回路、ブロック120は第2の振幅補償回路である。図1(C)にさらなる詳細図を示す。図1(C)において、電源VDDに接続されたTFT101と、電源VSSに接続されたTFT102とを用いて第1の振幅補償回路が構成され、電源VDDに接続されたTFT103と、電源VSSに接続されたTFT104とを用いて第2の振幅補償回路が構成されている。
、スタートパルス(SP)、走査方向切替信号(LR、LRB)、アナログ映像信号(Video1〜Video12)である。この中で、CK、CKB、SPに関しては、外部から低電圧振幅の信号として入力された直後、レベルシフタによって振幅変換を受け、高電圧振幅の信号として駆動回路に入力される。また、1段のシフトレジスタから出力されるサンプリングパルスは、サンプリングスイッチ405を駆動することによって、ソース信号線12列分のアナログ映像信号を同時にサンプリングしている。
これは1入力型のレベルシフタ回路を並列に配置(Stage1)し、バッファ段(Stage2〜Stage4)の2入力を、それぞれ互いの出力を交互に入力する構成をとっている。
入力信号の振幅は0〜5[V]であり、出力信号の振幅は0〜16[V]となっている。
に示すように、CKのパルス幅に差を与える。この場合、Hi電位の期間1308は、Lo電位の期間1309よりもやや短くなっている。CKBも同様に、Hi電位の期間をLo電位の期間よりもやや短くしている。このようにすることで、CKの立ち上がり期間とCKBの立ち下がり期間、あるいはCKのたち下がり期間とCKBの立ち上がり期間の重複がなくなり、したがってサンプリングパルスも、1310〜1314に示すように、隣接パルス間での立ち上がり期間、立ち下がり期間の重複をなくすことが出来る。
Claims (7)
- 第1のトランジスタ、第2のトランジスタ、第1の回路及び第2の回路を有し、
前記第1及び前記第2のトランジスタの各々の導電型は同じであり、
前記第1のトランジスタは、ゲートが前記第1の回路に、ソース又はドレインの一方が第1の配線に、ソース又はドレインの他方が前記第2のトランジスタのソース又はドレインの一方に電気的に接続され、
前記第2のトランジスタは、ゲートが前記第2の回路に、ソース又はドレインの他方が第2の配線に電気的に接続されていることを特徴とするパルス出力回路。 - 第1のトランジスタ、第2のトランジスタ、第3のトランジスタ、第4のトランジスタ、第5のトランジスタ及び第6のトランジスタを有し、
前記第1乃至前記第6のトランジスタの各々の導電型は同じであり、
前記第1のトランジスタは、ゲートが前記第5のトランジスタのソース又はドレインの一方と前記第6のトランジスタのソース又はドレインの一方に、ソース又はドレインの一方が第1の配線に、ソース又はドレインの他方が前記第2のトランジスタのソース又はドレインの一方に電気的に接続され、
前記第2のトランジスタは、ゲートが前記第3のトランジスタのソース又はドレインの一方と前記第4のトランジスタのソース又はドレインの一方に、ソース又はドレインの他方が第2の配線に電気的に接続され、
前記第3のトランジスタは、ゲートが前記第6のトランジスタのゲートに、ソース又はドレインの一方が第3の配線に、ソース又はドレインの他方が前記第4のトランジスタのソース又はドレインの一方に電気的に接続され、
前記第4のトランジスタは、ゲートが前記第5のトランジスタのゲートに、ソース又はドレインの他方が前記第2の配線に電気的に接続され、
前記第5のトランジスタは、ソース又はドレインの他方が前記第3の配線に電気的に接続され、
前記第6のトランジスタは、ソース又はドレインの他方が前記第2の配線に電気的に接続されることを特徴とするパルス出力回路。 - 請求項1または請求項2において、
前記第1のトランジスタのゲートと、前記第1のトランジスタのソース又はドレインの他方の間に寄生容量が設けられていることを特徴とするパルス出力回路。 - 請求項1または請求項2において、
前記第1のトランジスタのゲートと、前記第1のトランジスタのソース又はドレインの他方の間に容量素子が設けられていることを特徴とするパルス出力回路。 - 請求項2において、
前記第5のトランジスタのゲートと前記第6のトランジスタのゲートに、走査方向切替信号が入力される走査方向切替回路を有することを特徴とするパルス出力回路。 - 請求項2において、
さらに第7及び第8のトランジスタを有し、
前記第7及び前記第8のトランジスタの導電型は、前記第1乃至前記第6のトランジスタの導電型と同じであり、
前記第7のトランジスタは、ゲートが前記第8のトランジスタのゲートに、ソース又はドレインの一方が前記第2の配線に、ソース又はドレインの他方が前記第2のトランジスタのゲート、前記第3のトランジスタのソース又はドレインの一方及び前記第4のトランジスタのソース又はドレインの一方に電気的に接続され、
前記第8のトランジスタは、ソース又はドレインの一方が前記第1のトランジスタのゲート、前記第5のトランジスタのソース又はドレインの一方及び前記第6のトランジスタのソース又はドレインの一方に電気的に接続され、ソース又はドレインの他方が前記第3の配線に電気的に接続されていることを特徴とするパルス出力回路。 - 請求項1乃至請求項6のいずれか一項に記載のパルス出力回路を用いた表示装置。
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