JPWO2013153576A1 - バッファ回路及びバッファ回路の駆動方法 - Google Patents

バッファ回路及びバッファ回路の駆動方法 Download PDF

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Abstract

出力端子（２６）と、第１の電圧、及び第１の電圧よりも低い第２の電圧を含むクロック信号の信号源（２３）に接続され、第１の電圧を出力端子（２６）に供給するための第１のトランジスタ（２１）と、第１の電圧よりも低い第３の電圧を供給する電圧源（２７）に接続され、第３の電圧を出力端子（２６）に供給するための第２のトランジスタ（２２）とを備えるバッファ回路（２０）の駆動方法であって、クロック信号が記第１の電圧である期間（Ｃ）において、第１のトランジスタを導通させ、第１の電圧である期間（Ｃ）に続く、クロック信号が第２の電圧である期間において、第１のトランジスタ（２１）及び第２のトランジスタ（２２）を導通させる。

Description

本発明は、バッファ回路及びその駆動方法に関し、特にバッファ回路の出力信号の立下り時間を短縮可能なバッファ回路及びその駆動方法に関する。
近年、または液晶パネル、または有機エレクトロルミネッセンス素子（以下、有機ＥＬ素子と記す）、を用いたアクティブマトリクス型の表示装置の開発が盛んに行われている。特に、電流駆動型の発光素子を用いた画像表示装置として、有機ＥＬ素子を用いた有機ＥＬディスプレイは、視野角特性が良好で、消費電力が少ないという利点を有するため、次世代のＦＰＤ（Ｆｌａｔ Ｐａｎｅｌ Ｄｉｓｐｌａｙ）候補として注目されている。
上記アクティブマトリクス型の表示装置は、２次元状に配置された画素回路を行単位で選択し、選択した画素回路に信号線を介して表示データに応じた電圧を書き込むことにより、画像を表示する。画素回路を行単位で選択するためには、走査線駆動回路からクロック信号に基づき走査線に出力する出力信号を順にシフトするシフトレジスタが用いられる。
また、上記のようなシフトレジスタでは、トランジスタが出力端子を介して直列に接続されたバッファ回路が用いられる（例えば、特許文献１参照）。
国際公開第２００９／０３４７５０号
このようなバッファ回路においては、出力信号の立ち下がり時間を短縮し、かつ回路面積の縮小、及び消費電力の低減を実現することが課題である。
そこで本発明は、出力信号の立ち下がり時間を短縮し、かつ回路面積の縮小、及び消費電力の低減することが可能なバッファ回路及びその駆動方法を提供することを目的とする。
上記の課題を解決するために、本発明の一態様に係るバッファ回路の駆動方法は、出力端子と、第１の電圧、及び前記第１の電圧よりも低い第２の電圧を含むクロック信号の信号源に接続され、前記第１の電圧を前記出力端子に供給するための第１のトランジスタと、前記第１の電圧よりも低い第３の電圧を供給する電圧源に接続され、前記第３の電圧を前記出力端子に供給するための第２のトランジスタとを備えるバッファ回路の駆動方法であって、前記クロック信号が前記第１の電圧である期間において、前記第１のトランジスタを導通させ、前記クロック信号が前記第１の電圧である期間に続く、前記クロック信号が前記第２の電圧である期間において、前記第１のトランジスタ及び前記第２のトランジスタを共に導通させることを特徴とする。
本発明によれば、出力信号の立ち下がり時間を短縮し、かつ回路面積の縮小、及び消費電力の低減することが可能なバッファ回路及びその駆動方法が実現される。
図１は、バッファ回路の一例を表す回路図である。 図２は、図１のバッファ回路における信号のタイミングチャートである。 図３は、図１のバッファ回路の動作を示す図である。 図４は、実施の形態１に係るバッファ回路の回路図である。 図５は、実施の形態１に係るバッファ回路における信号のタイミングチャートである。 図６は、実施の形態１に係るバッファ回路の動作を示す図である。 図７は、実施の形態１に係るバッファ回路における動作のフローチャートである。 図８は、バッファ回路を構成するトランジスタの閾値電圧と、バッファ回路の消費電力との関係を表す図である。 図９は、実施の形態２に係る表示装置の構成を示すブロック図である。 図１０は、図９における走査線駆動回路と表示部との接続関係を示す図である。 図１１は、表示装置の動作に用いられる信号波形の一例を示す図である。 図１２は、単位回路の回路構成の一例を示す図である。 図１３は、図１２に示される単位回路の動作を示すタイミングチャートである。 図１４は、別の論理回路を用いた単位回路の回路構成の一例を示す図である。 図１５は、図１４に示される単位回路の動作を示すタイミングチャートである。 図１６は、実施の形態３に係る走査線駆動回路と表示部との接続関係を示す図である。 図１７は、実施の形態３に係る単位回路の回路構成の一例を示す図である。 図１８は、図１７に示される単位回路の動作を示すタイミングチャートである。 図１９は、本発明のバッファ回路を内蔵した薄型フラットＴＶの外観図である。
（本発明の基礎となった知見）
背景技術で説明したように、シフトレジスタ回路に用いられるバッファ回路では、出力信号の立ち下がり時間を短縮し、かつ回路面積の縮小、及び消費電力の低減を実現することが課題である。
図１は、バッファ回路の一例を示す回路図である。
図１では、例として出力端子を介して直列に接続された２つのＮＭＯＳトランジスタを用いて構成されるバッファ回路が示されている。
バッファ回路１０は、出力端子１６と、出力端子１６を介して直列に接続されたトランジスタ１１及びトランジスタ１２と、容量素子１９とで構成される。
トランジスタ１１及びトランジスタ１２は、ＮＭＯＳトランジスタである。
トランジスタ１１のドレインは、クロック信号源１３に接続され、トランジスタ１１のソースは、出力端子１６、及びトランジスタ１２のソースに接続される。トランジスタ１１のゲートは、バッファ回路の入力端子１４（Ｑｎｏｄｅ）である。
トランジスタ１２のドレインは、低電圧源（ＶＳＳ）に接続され、トランジスタ１２のソースは、出力端子１６、及びトランジスタ１１のソースに接続される。トランジスタ１２のゲートは、バッファ回路の入力端子１５（Ｈｎｏｄｅ）である。
クロック信号源１３は、ＶＤＤとＶＳＳとの２値をとるクロック信号を出力する。
容量素子１９は、後述するブートストラップ動作に用いられる容量素子である。
以下、図１で示されるバッファ回路１０の動作について図２及び図３を用いて説明する。
図２は、図１のバッファ回路１０における信号のタイミングチャートである。
図３は、図１のバッファ回路１０の動作を示す図である。
図２の（Ａ）及び図３の（Ａ）で示される状態では、入力端子１４にローレベルの電圧が印加されトランジスタ１１は非導通である。一方、入力端子１５には、ハイレベルの電圧が印加されトランジスタ１２は導通状態であるため、出力端子には低電圧源１７のＶＳＳが出力される。つまり、バッファ回路の出力端子１６がローレベルの状態である。
この状態から、出力端子１６をハイレベルにする場合、まず図２の（Ｂ）及び図３の（Ｂ）で示されるように、入力端子１４にハイレベルの電圧が印加され、トランジスタ１１は導通状態となる。同時に、入力端子１５には、ローレベルの電圧が印加されトランジスタ１２は非導通状態となる。これにより、容量素子１９は、入力端子１４に印加されたハイレベルの電圧によって充電される。なお、この状態では、出力端子１６とクロック信号源１３とが導通状態であるが、クロック信号源１３の電圧値がＶＳＳであるため、出力端子１６には電圧ＶＳＳが出力され、出力端子１６はローレベルの状態である。
続いて、図２の（Ｃ）及び図３の（Ｃ）に示されるように、期間（Ｃ）において、入力端子１５に印加された電圧はそのまま、入力端子１４をフローティング状態に制御した後、クロック信号源１３の電圧は、ローレベルからハイレベルに立ち上がる。
すると、図２（Ｃ）に示すように、クロック信号源１３の立ち上がりに応じて、入力端子１４の電圧は、容量素子１９で保持された電圧からさらにクロック信号源１３のハイレベル分（ＶＤＤ１）上昇する。このとき、トランジスタ１１のゲート・ソース間電圧は、オン電圧を保っているため、出力端子１６には、クロック信号源１３のＶＤＤ１が出力される。
上記図２の（Ｂ）及び（Ｃ）並びに図３の（Ｂ）及び（Ｃ）で示されるような動作はブートストラップ動作（ブートストラップ回路）と呼ばれ、これにより、出力信号の立ち上がり時間を短縮させることができる。
一方、出力端子１６をハイレベルからローレベルに立ち下げる場合には、続く図２の（Ｄ）及び図３の（Ｄ）で示されるように、入力端子１４にローレベルの電圧を印加してトランジスタ１１を非導通とし、入力端子１５ハイレベルの電圧を印加してトランジスタ１２を導通させることにより、出力信号の電圧を引き抜く。
このとき、立ち下がり時間を短縮するためには、図２の期間（Ｄ）において、出力信号の電圧を引き抜くためのトランジスタ１２の駆動能力を大きくする必要がある。
トランジスタ１２の駆動能力を大きくすると、トランジスタ１２を形成するのに必要な面積が増加する。また、トランジスタ１２の駆動能力の増加にともない、図２の期間（Ｃ）において、トランジスタ１２のリーク電流が増加し、消費電力が増加するという課題がある。特に、トランジスタ１２の形成条件などにより、トランジスタ１２の閾値電圧がデプレッション特性であるような場合は、上記リーク電流が増加するため、さらに消費電力が増加してしまう。
つまり、バッファ回路１０の立ち下がり時間の短縮と、回路面積、消費電力はトレードオフの関係となり、両立させることは非常に難しい。
したがって、出力信号の立ち下がり時間を短くし、かつ消費電力及び回路面積が小さいバッファ回路１０が望まれる。
そこで、本発明の一態様に係るバッファ回路の駆動方法は、出力端子と、第１の電圧、及び前記第１の電圧よりも低い第２の電圧を含むクロック信号の信号源に接続され、前記第１の電圧を前記出力端子に供給するための第１のトランジスタと、前記第１の電圧よりも低い第３の電圧を供給する電圧源に接続され、前記第３の電圧を前記出力端子に供給するための第２のトランジスタとを備えるバッファ回路の駆動方法であって、前記クロック信号が前記第１の電圧である期間において、前記第１のトランジスタを導通させ、前記クロック信号が前記第１の電圧である期間に続く、前記クロック信号が前記第２の電圧である期間において、前記第１のトランジスタ及び前記第２のトランジスタを共に導通させることを特徴とする。
これにより、出力信号の電圧を第１のトランジスタ及び第２のトランジスタの両方で引き抜くため、第２のトランジスタの回路面積、消費電力を増加させることなく、立ち下がり時間を短縮することができる。
また、前記第２の電圧は、前記第３の電圧よりも低い電位に設定されていてもよい。
これにより、第１のトランジスタによってさらに強力に引き抜くことができるため、さらに立ち下がり時間を短縮することができる。
また、本発明の一態様に係るバッファ回路は、出力端子と、第１の電圧、及び前記第１の電圧よりも低い第２の電圧を含むクロック信号の信号源に接続され、前記第１の電圧を前記出力端子に供給するための第１のトランジスタと、前記第１の電圧よりも低い第３の電圧を供給する電圧源に接続され、前記第３の電圧を前記出力端子に供給するための第２のトランジスタとを備え、前記クロック信号が、前記第１の電圧である期間において、前記第１のトランジスタは、導通状態となるように制御され、前記クロック信号が第１の電圧である期間に続く、前記クロック信号が前記第２の電圧である期間において、前記第１のトランジスタ及び前記第２のトランジスタは、共に導通状態となるように制御されるバッファ回路である。
これにより、出力信号の電圧を第１のトランジスタ及び第２のトランジスタの両方で引き抜くため、第２のトランジスタの回路面積、消費電力を増加させることなく、立ち下がり時間を短縮することができる。
また、前記第２の電圧は、前記第３の電圧よりも低い電位に設定されていてもよい。
これにより、第１のトランジスタによってさらに強力に出力信号の電圧を引き抜くことができるため、さらに立ち下がり時間を短縮することができる。
また、前記第１のトランジスタのゲートは、前記出力端子と容量素子によって接続されていてもよい。
つまり、本発明は、ブートストラップ回路を備えるバッファ回路にも適用できる。
また、本発明の一態様に係るシフトレジスタは、上記いずれかのバッファ回路で構成される出力部と、論理回路とを具備する単位回路が多段に接続されて構成されるシフトレジスタであって、前記論理回路は、前段の単位回路から入力される信号に応じて、前記第１のトランジスタの導通及び非導通を切り換えるための第１信号を生成する第１信号生成部と、前記第２のトランジスタの導通及び非導通を切り換えるための第２信号を生成する第２信号生成部とを備える。
つまり、本発明は、シフトレジスタにも適用できる。
以下、本発明の実施の形態について、図面を参照しながら説明する。
なお、以下で説明する実施の形態は、いずれも本発明の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
（実施の形態１）
図４は、本発明の実施の形態１に係るバッファ回路を示す回路図である。
図４では、例として出力端子を介して直列に接続された２つのＮＭＯＳトランジスタを用いて構成されるバッファ回路が示されている。
バッファ回路２０は、出力端子２６と、出力端子２６を介して直列に接続された第１のトランジスタ２１及び第２のトランジスタ２２と、制御部２８と、容量素子２９とで構成される。
第１のトランジスタ２１及び第２のトランジスタ２２は、ＮＭＯＳトランジスタ（スイッチングトランジスタ）である。
第１のトランジスタ２１のドレインは、クロック信号源２３に接続され、第１のトランジスタ２１のソースは、出力端子２６、及び第２のトランジスタ２２のソースに接続される。第１のトランジスタ２１のゲートは、バッファ回路の入力端子２４（Ｑｎｏｄｅ）である。
第２のトランジスタ２２のドレインは、低電圧源２７（ＶＳＳ（第３の電圧））に接続され、第２のトランジスタ２２のソースは、出力端子２６、及び第１のトランジスタ２１のソースに接続される。第２のトランジスタ２２のゲートは、バッファ回路の入力端子２５（Ｈｎｏｄｅ）である。
制御部２８は、入力端子２４に第１のトランジスタ２１を導通・非導通を切り替えるためのハイレベルまたはローレベルの電圧を印加する。同様に、制御部２８は、入力端子２５に第２のトランジスタ２２の導通・非導通を切り替えるためのハイレベルまたはローレベルの電圧を印加する。つまり、第１のトランジスタ２１及び第２のトランジスタ２２は、スイッチングトランジスタである。
クロック信号源２３は、ＶＤＤ１（第１の電圧）とＶＳＳ（第２の電圧）との２値をとるクロック信号を出力する。クロック信号源２３は、第１のトランジスタ２１が導通状態となることにより、出力端子２６にＶＤＤ１、またはＶＳＳを供給する。
低電圧源２７は、第２のトランジスタ２２が導通状態となることにより、出力端子２６にＶＳＳを供給する。
容量素子２９は、後述するブートストラップ動作に用いられる容量素子である。なお、容量素子２９は、第１のトランジスタ２１が大きく、ゲート・ソース間の寄生容量が大きい場合には、寄生容量を利用してもよい。
上記のように図４で示されるバッファ回路の動作について図５、図６、及び図７を用いて説明する。
図５は、図４のバッファ回路２０における信号のタイミングチャートである。
図６は、図４のバッファ回路２０の動作を示す図である。
図７は、図４のバッファ回路２０の動作のフローチャートである。
実施の形態１に係るバッファ回路２０の特徴は、期間（Ｄ）において、バッファ回路を構成する第１のトランジスタ２１及び第２のトランジスタ２２の両方が導通状態となることである。
まず、図５の（Ａ）及び図６の（Ａ）に示されるように、期間（Ａ）では、制御部２８は、入力端子２４にローレベルの電圧（ＶＳＳ）を印加することで第１のトランジスタ２１を非導通にする。一方、制御部２８は、入力端子２５にハイレベルの電圧（ＶＤＤ）を印加することで第２のトランジスタ２２のゲート・ソース間にオン電圧を与える。これにより、制御部２８は、第２のトランジスタ２２を導通させる。つまり、出力端子２６と低電圧源２７が導通状態となり、出力端子２６には低電圧源２７のＶＳＳが出力される。つまり、期間（Ａ）では、バッファ回路２０の出力端子２６がローレベルの状態である。
この状態から、出力端子２６をハイレベルにする場合、まず図５の（Ｂ）及び図６の（Ｂ）で示されるように、出力をハイレベルにするための準備として、期間（Ｂ）が設けられる。
期間（Ｂ）では、制御部２８は、入力端子２４にハイレベルの電圧を印加することで第１のトランジスタ２１のゲート・ソース間にオン電圧を与える。これにより、制御部２８は、第１のトランジスタ２１を導通させる。同時に、制御部２８は、入力端子２５にローレベルの電圧を印加することで第２のトランジスタ２２を非導通状態とする。
このとき、容量素子２９は、入力端子２４に印加されたハイレベルの電圧によって充電される。
容量素子２９により、第１のトランジスタ２１のゲート・ソース間に印加された電圧は次に入力端子２４にローレベルの電圧が印加されるまで保持される。
なお、この期間（Ｂ）では、出力端子２６とクロック信号源２３とが導通状態であるが、クロック信号源２３の電圧がＶＳＳであるため、出力端子２６には電圧ＶＳＳが出力され、出力端子２６はローレベルの状態である。
なお、期間（Ｂ）では、制御部２８は、入力端子２４にハイレベルの電圧を印加し、クロック信号源からＶＳＳを与えることで出力端子２６をローレベルにしているが、入力端子２５がハイレベルであっても、低電圧源２７から与えられる電圧はＶＳＳであるため、動作に問題はない。したがって、期間（Ｂ）においては、入力端子２５は、任意の状態でよい。
しかしながら、後述するように、次の期間（Ｃ）においては、入力端子２５が確実にローである必要がある。よって、制御部２８が入力端子２５に印加する電圧波形になまりが発生したとしても、期間（Ｃ）において確実にローレベルになるように、制御部２８は、あらかじめ期間（Ｂ）において入力端子２５にローレベルの電圧を印加しておくことが好ましい。
次に、図５の（Ｃ）及び図６の（Ｃ）に示されるように、期間（Ｃ）において、制御部２８は、入力端子２５にローレベルの電圧を印加し、入力端子２４をフローティング状態にする。また、期間（Ｃ）では、クロック信号源２３（クロック信号）は、ローレベルからハイレベルに立ち上がる。
すると、図６（Ｃ）に示すように、クロック信号源２３の立ち上がりに応じて、入力端子２４の電圧は、容量素子２９で保持された電圧からさらにクロック信号源２３のハイレベル分上昇する。例えば、入力端子２４に対応する配線が、寄生容量がない理想的な状態であるとすると、入力端子２４は、ＶＳＳを０ＶとするとＶＤＤ（期間（Ｂ）において容量素子２９に充電された電圧）＋ＶＤＤ１（クロック信号源２３のハイレベル）となる。
また、このとき、第１のトランジスタ２１のゲート・ソース間電圧は、オン電圧を保っているため、出力端子２６には、クロック信号源２３のハイレベルが出力される。
以上、期間（Ｂ）及び（Ｃ）の動作により、出力端子に出力される信号（出力信号）の立ち上がり時間を短縮することができる。期間（Ｂ）及び（Ｃ）の動作は、図７のステップＳ７０１に対応する。
なお、出力信号の立ち上がり時間は、出力端子２６に接続された負荷の時定数と第１のトランジスタ２１のオン抵抗により決定される。
次に、図５の（Ｄ）及び図６の（Ｄ）に示されるように、期間（Ｄ）において、制御部２８は、入力端子２５にハイレベルの電圧を印加する。これにより、制御部２８は、第２のトランジスタ２２導通させて低電圧源２７のＶＳＳを出力端子にローレベルとして与える。また、制御部２８は、入力端子２４にハイレベルの電圧を印加する。
つまり、クロック信号が第１の電圧である期間に続く、クロック信号が第２の電圧である期間において、制御部２８は、第１のトランジスタ２１及び第２のトランジスタ２２が共に導通状態となるように制御する。
これにより、従来の構成に比べて、出力端子２６の電圧をローレベルに引き抜く経路が、第１のトランジスタ２１及び第２のトランジスタ２２の２経路あるため、従来の１経路よりも、出力端子２６をすばやくローレベルへの変化させることが可能となる。つまり、立ち下がり時間を短縮できる。
したがって、図２の入力波形で示される立ち下がり時間と、同じ立ち下がり時間を実現したい場合、実施の形態１に係るバッファ回路２０を適用すれば、第２のトランジスタ２２のチャネルサイズを第１のトランジスタ２１のチャネルサイズ分小さくすることが可能である。
例えば、図１において、トランジスタ１１のチャネルサイズがチャネル幅／チャネル長＝５００μｍ／１２μｍ、トランジスタ１２のチャネルサイズが１０００μｍ／１２μｍであるとすると、実施の形態１に係るバッファ回路２０では、第２のトランジスタ２２のチャネルサイズは、５００μｍ／１２μｍでよい。つまり、トランジスタのチャネルサイズを半減することが可能である。
また、第２のトランジスタ２２のチャネルサイズが小さくなることで、回路面積が小さくなるばかりでなく、期間（Ｃ）において発生する第２のトランジスタ２２のリークによるクロック信号源２３から低電圧源２７（ＶＳＳ）への貫通電流が少なくなる。つまり、本来のバッファ回路の駆動とは無関係なリーク電流による消費電力の増加を抑えることができる。
以上のように、実施の形態１に係るバッファ回路２０では、立ち下がり時間の性能を保ちつつ、消費電力が低く、回路面積が小さいバッファ回路を実現することが可能である。
なお、期間（Ｄ）では、制御部２８は、期間（Ｃ）に続き入力端子２４をフローティング状態にしておいてもよい。期間（Ｄ）では、クロック信号源２３がハイレベルからローレベルに変化しているため、フローティング状態であっても、入力端子２４にはＶＤＤ程度の電圧が維持される。
つまり、制御部２８が第１のトランジスタ２１を導通状態となるように制御する、とは第１のトランジスタ２１のゲートに電圧を印加する制御とは限らない。同様に、制御部２８が第２のトランジスタ２２を導通状態となるように制御する、とは第２のトランジスタ２２のゲートに電圧を印加する制御とは限らない。
期間（Ｄ）においては、入力端子２４に対応する配線の寄生容量がなく、入力端子２４から電荷が抜けるリークパスがない場合、理論上は、入力端子２４には、ＶＤＤの電圧が維持される。
したがって、第１のトランジスタ２１には、入力端子２４にハイレベルの電圧を印加しなくとも、引き続きオン電圧が印加されていることから、クロック信号源２３のローレベルが出力端子２６に出力される。
なお、期間（Ｄ）の間中、つまりクロック信号がＶＳＳ（第２の電圧）である期間において第１のトランジスタ２１が常に導通状態である必要はない。出力端子２６がローレベルになった後は、第１のトランジスタ２１が導通状態である必要はない。クロック信号がＶＤＤ１（第１の電圧）からＶＳＳ（第２の電圧）に立ち下がった直後において、第１のトランジスタ２１及び第２のトランジスタ２２が共に導通状態であることが、最も効果的に出力信号の立下り時間を短縮できる。
なお、期間（Ｄ）における制御部２８の動作は、図７のステップＳ７０２に対応する。
クロック信号源２３は、周期的にハイレベルと、ローレベルとを繰り返す。このため、期間（Ｄ）に続く期間（Ｅ）において、制御部２８の動作は、期間（Ａ）と同様である。具体的には、制御部２８は、入力端子２４にローレベルの電圧を印加することで第１のトランジスタ２１を非導通にする。一方、制御部２８は、入力端子２５にハイレベルの電圧を印加することで第２のトランジスタ２２のゲート・ソース間にオン電圧を与える。これにより、制御部２８は、第２のトランジスタ２２を導通させる。つまり、バッファ回路２０の出力端子２６がローレベルの状態である。
このとき、期間（Ｄ）においてすでに出力端子２６は、ローレベルとなっているため、制御部２８は、信号変化が起きない程度に第２のトランジスタ２２を駆動させればよい。
なお、期間（Ｄ）の長さは、図５で示したようにクロック信号源２３の周期の半分（１／２ＣＬＫ幅）でなくてもよい。第１のトランジスタ２１が導通状態となっている必要があるのは出力端子２６がローレベルに遷移する期間のみである。したがって、図５の例では、少なくとも期間（Ｆ）において入力端子２４がハイレベルであればよい。
また、第１のトランジスタ２１が導通状態のときにクロック信号源２３がハイレベルになると、出力端子２６にハイレベルの信号が伝達されてしまうため、制御部２８は、クロック信号源２３がハイレベルに変化する前までに第１のトランジスタ２１を非導通にしておく必要がある。
なお、実施の形態１に係るバッファ回路２０の消費電力の低減効果は、バッファ回路２０を構成するトランジスタがデプレッション特性（閾値電圧が低い特性）のときに大きくなる。
図８は、バッファ回路を構成するトランジスタの閾値電圧と、バッファ回路の消費電力との関係を表す図である。
なお、図８は、実施の形態１に係るバッファ回路２０を適用し、第２のトランジスタ２２のチャネルサイズを小さく形成した場合と、バッファ回路２０を適用せずに従来どおりトランジスタを形成した場合とを比較した図である。
図８に示すように電力とトランジスタの閾値電圧の関係を比べると、実施の形態１に係るバッファ回路では、第２のトランジスタ２２のサイズが小さくリーク電流が減ることで電力が小さくなる。第２のトランジスタ２２のリーク電流は、デプレッション特性（図の横軸において０以下の領域）のトランジスタほど大きくなる。したがって、チャネルサイズの縮小によるリーク電流低減の効果は、ｎ型ＴＦＴの場合には、閾値電圧が負の方向になるほど大きい。
このような電力削減により、電流を供給する電源配線の配線幅を狭くできるため、回路面積を削減することが可能となる。
（実施の形態２）
実施の形態１に係るバッファ回路２０は、表示装置の画素回路に用いられるシフトレジスタに適用可能である。
図９は、本発明の実施の形態２に係る表示装置の構成を示すブロック図である。
表示装置６１は、外部から入力される映像信号を表示する有機ＥＬディスプレイであり、制御回路６２、表示部６３、信号線駆動回路６４及び走査線駆動回路６５を備える。
制御回路６２は、外部から入力される映像信号を同期信号と画素信号に分離し、分離した同期信号及び画素信号を、それぞれ、走査線駆動回路６５及び信号線駆動回路６４に出力する。
表示部６３は、発光画素が２次元状に配置されて構成される表示パネルである。
信号線駆動回路６４は、制御回路６２から入力された画素信号を、列方向に走る複数の信号線４１を介して表示部６３に供給する。
走査線駆動回路６５は、制御回路６２から入力された同期信号を、内蔵するシフトレジスタでシフトしていくことで走査線用の駆動信号を生成し、生成した駆動信号を、行方向に走る複数の走査線５１を介して、表示部６３に供給する。
図１０は、図９における走査線駆動回路６５と表示部６３との接続関係を示す図である。
表示部６３を構成する個々の発光画素（画素回路３１）は、図１０に示されるように、３個のスイッチングトランジスタ３２〜３４、駆動トランジスタ３５、有機ＥＬ素子３６及びコンデンサ３７を備える。スイッチングトランジスタ３２は、走査線５１ａから入力されるＳｃａｎ信号に応じて、信号線４１を介して入力される画素信号（Ｄａｔａ信号）をコンデンサ３７に保持させるか否かを制御する。スイッチングトランジスタ３３は、走査線５１ａから入力されるＳｃａｎ信号に応じて、電源電圧をコンデンサ３７の一端に印加するか否かを制御する。スイッチングトランジスタ３４は、走査線５１ｂから入力されるＭｅｒｇｅ信号に応じて、コンデンサ３７を駆動トランジスタ３５のゲート端子とソース端子との間に接続するか否かを制御する。駆動トランジスタ３５は、コンデンサ３７に保持された電圧に応じた電流を有機ＥＬ素子３６に流す。
走査線駆動回路６５は、走査線５１のうちのＳｃａｎ信号用の走査線５１ａ、５２ａ、・・に駆動信号を出力するシフトレジスタ７２と、走査線５１のうちのＭｅｒｇｅ信号用の走査線５１ｂ、５２ｂ、・・に駆動信号を出力するシフトレジスタ７３とから構成される。
Ｓｃａｎ信号用のシフトレジスタ７２は、論理回路４２と、バッファ回路２０とから構成される複数の単位回路（第１単位回路７２ａ、第２単位回路７２ｂ、・・）が多段（直列）に接続されて構成されている。
Ｍｅｒｇｅ信号用のシフトレジスタ７３も、シフトレジスタ７２と同様に、論理回路４２と、バッファ回路２０とから構成される複数の単位回路（第１単位回路７３ａ、第２単位回路７３ｂ、・・）が多段（直列）に接続されて構成されている。
シフトレジスタ７２及び７３を構成する単位回路のそれぞれにおいて、バッファ回路２０は、論理回路４２から出力される２つの制御信号を入力として駆動信号を出力する。また、バッファ回路２０は、走査線５１を駆動するための駆動信号を出力すると共に、次段の単位回路に信号を出力する。なお、論理回路４２を含む単位回路の詳細については後述する。
次に、表示装置６１の動作について説明する。
図１１は、表示装置６１の動作に用いられる信号波形の一例を示す図である。
表示装置６１では、Ｄａｔａ信号に応じた電圧をコンデンサ３７に行順次に充電する（書込む）。したがって、図１１において、Ｄａｔａ信号は、表示部の各行に対応して電圧値が変化する。つまり、期間（Ａ）〜（Ｄ）のそれぞれは、各行に対応する電圧値の変化を表す。
図１１の期間（Ｃ）においてＤａｔａ線に印加されたＤａｔａ信号に応じて画素回路３１の有機ＥＬ素子３６を発光させたい場合、当該画素回路３１に接続された走査線５１には、図１１のＳｃａｎパルス８７のような波形を入力すればよい。
これは、有機ＥＬディスプレイのようなアクティブマトリクス型の表示装置の場合、有機ＥＬ素子３６の表示輝度は、画素回路３１に最後に取り込まれたＤａｔａ信号により決定されるからである。このため、Ｓｃａｎパルス８７は、期間（Ｃ）においてハイレベルになればよい。これにより、期間（Ｃ）におけるＤａｔａ信号がコンデンサ３７に書き込まれるため、有機ＥＬ素子３６を期間（Ｃ）におけるＤａｔａ信号に応じて発光させることができる。
一方、画素回路３１のコンデンサ３７に期間（Ｃ）におけるＤａｔａ信号が書き込まれた後、Ｄａｔａ信号が次の行の画素回路に対応する電圧（期間（Ｄ）におけるＤａｔａ信号）になる前に、Ｓｃａｎパルス８７は、立ち下がらなければならない。なぜなら、画素回路３１に次の行の画素回路に対応する期間（Ｄ）におけるＤａｔａ信号が書き込まれてしまうからである。そのため、立ち下がり時間は高速である必要がある。
ここで、立下り時間を改善するバッファ回路２０を用いることで、表示装置のシフトレジスタにおいて、通常立ち下がり時間の高速化を目的として、チャネルサイズが大きく形成される第２のトランジスタ２２のサイズを小さくすることができる。つまり、回路面積を削減することができる。
次に、図１０に示す単位回路の例について説明する。
図１２は、単位回路の回路構成の一例を示す図である。
図１２で示される単位回路は、３本のクロック線と、入力端子８５に入力される前段のパルス出力を用いて、Ｓｃａｎ線に必要なパルスを出力端子８６に出力する回路であり、図１３に示すような波形を入力することにより制御される。
バッファ回路２０は、実施の形態１で説明したものと同様である。なお、実施の形態１と同様に、図中の制御線Ｑｎｏｄｅは、バッファ回路２０の入力端子２４であり、制御線Ｈｎｏｄｅは、バッファ回路２０の入力端子２５である。
論理回路４２は、１０個のトランジスタ９１、９２、９３ａ〜９３ｄ、９４ａ、９４ｂ、９５ａ及び９５ｂと、３個のコンデンサ９６〜９８から構成される。なお、３箇所に設けられたコンデンサ９６〜９８は、接続された信号線の電位を保持するために設けられる。このため、必須の構成ではない。
トランジスタ９１、９２及び９３ａ〜９３ｄは、制御線Ｑｎｏｄｅに、及びバッファ回路２０の第１のトランジスタ２１の導通及び非導通を制御する第１信号を出力する第１信号生成部９３を構成している。
また、トランジスタ９４ａ、９４ｂ、９５ａ及び９５ｂは、制御線Ｈｎｏｄｅに、バッファ回路２０の第２のトランジスタ２２の導通及び非導通を制御する第２信号を出力する第２信号生成部９４を構成している。
次に、図１２で示される単位回路の動作について説明する。
図１３は、図１２に示される単位回路の動作を示すタイミングチャートである。ここには、クロック信号ＣＬＫ１、ｘＣＬＫ１、及びｘＣＬＫ２、入力端子８５での電圧波形、ＲＳＴ端子での電圧波形、制御線Ｑｎｏｄｅでの電圧波形（第１信号）、制御線Ｈｎｏｄｅでの電圧波形（第２信号）、及び、出力端子８６での電圧波形が示されている。クロック信号ＣＬＫ１、ｘＣＬＫ１、及びｘＣＬＫ２は、いずれもＶＤＤ１とＶＳＳ１との２相をとる信号である。なお、以下の説明において、特に断りのない限り、ハイレベルは電源電圧ＶＤＤ１、ローレベルは電源電圧ＶＳＳ１であるものとする。
図１３では、まず、期間（Ａ´）においてＲＳＴ端子にリセット信号を入力する。なお、ＲＳＴ端子及びリセット信号は必要に応じて付与すればよく、本回路に必須の構成ではない。期間（Ａ´）においてＲＳＴ端子にリセット信号が入力された結果、トランジスタ９５ａがＯＮするため、制御線Ｈｎｏｄｅは、確実にハイレベルとなる。したがってトランジスタ９２及び９３ｂはＯＮされた状態である。
また、期間（Ａ´）においてＲＳＴ端子にリセット信号が入力された結果、トランジスタ９３ｄもＯＮするため、制御線Ｑｎｏｄｅは、確実にローレベルとなる。
よって、期間（Ａ´）では、出力端子８６は、第１のトランジスタ２１がＯＦＦであり、かつ第２のトランジスタ２２がＯＮであるためローレベルである。期間（Ａ´）から期間（Ａ）までは、コンデンサ９７及びコンデンサ９８などにより、この状態が維持される。
期間（Ｂ）では、入力端子８５にハイレベルが入力され、かつＸＣＬＫ１はハイレベルであるため、トランジスタ９５ａ及び９５ｂはＯＦＦであり、トランジスタ９４ａ及び９４ｂがＯＮする。ここで、トランジスタ９４ａ及び９４ｂのトランジスタサイズは、ｘＣＬＫ１と入力端子とがどちらもハイレベルとなった場合に、制御線Ｈｎｏｄｅがローレベルになるように設定されている。よって、制御線Ｈｎｏｄｅは、ローレベルとなる。
また、期間（Ｂ）では、入力端子８５にハイレベルが入力された結果、トランジスタ９１及び９３ａがＯＮであり、トランジスタ９３ｂは、ＯＦＦであるため、制御線Ｑｎｏｄｅは、ハイレベルとなる。このとき、第１のトランジスタがＯＮであり、かつ第２のトランジスタ２２がＯＦＦであるが、ＣＬＫ１がローレベルであるため、出力端子８６は、ローレベルである。
また、期間（Ｂ）では、容量素子２９は、制御線Ｑｎｏｄｅに印加されたハイレベルの電圧によって充電される。
続く、期間（Ｃ）では、入力端子８５は、ローレベルとなり、トランジスタ９１及び９３ａがＯＦＦするため、制御線Ｑｎｏｄｅは、フローティング状態となる。ここでＣＬＫ１がハイレベルに立ち上がるため、実施の形態１で説明したブートストラップ動作により、制御線Ｑｎｏｄｅは期間（Ｂ）で容量素子２９に充電された電圧に、ＣＬＫ１のハイレベルを加えた電圧となる。具体的には、制御線Ｑｎｏｄｅは、理想的な状態において２×ＶＤＤ１の電圧となる。
期間（Ｃ）では、制御線Ｈｎｏｄｅは、出力端子８６の電圧がトランジスタ９５ｂの閾値電圧を超えるまでは、トランジスタ９４ａ、９４ｂ、９５ａ、及び９５ｂがＯＦＦであるため、フローティング状態である。出力端子８６の電圧がトランジスタ９５ｂの閾値電圧を超えてからは、トランジスタ９５ｂがＯＮするため、制御線Ｈｎｏｄｅは、ローレベルである。
出力端子８６は、制御線Ｑｎｏｄｅに上述の電圧が印加され、ここでＣＬＫ１がハイレベルに立ち上がるため、ハイレベルに立ち上がる。
期間（Ｄ）では、ＸＣＬＫ１はハイレベルであり、トランジスタ９４ａがＯＮするため、制御線Ｈｎｏｄｅは、ハイレベルとなる。
これに対し、制御線Ｑｎｏｄｅは、期間（Ｄ）の前半は、期間（Ｃ）に続いてフローティング状態であるためハイレベルである。これにより、バッファ回路２０の動作で説明したように、出力端子８６のハイレベルは、急峻に立ち下がる。また、期間（Ｄ）の後半では、ｘＣＬＫ２がハイレベルに立ち上がるとともに、トランジスタ９３ｃがＯＮする。なおかつ、このとき制御線Ｈｎｏｄｅのハイレベルに応じてトランジスタ９２及び９３ｂは、ＯＮであるから、制御線Ｑｎｏｄｅは、ローレベルとなる。
以上説明したように、バッファ回路２０は、表示装置の画素回路に用いられるシフトレジスタ（論理回路４２とバッファ回路２０とで構成される単位回路）に適用できる。これにより、通常立ち下がり時間の高速化を目的として、チャネルサイズが大きく形成される第２のトランジスタ２２のサイズを小さくすることができる。つまり、シフトレジスタにおいても回路面積を削減することができる。
また、論理回路４２は、図１２の回路に限定されない。
図１４は、別の論理回路を用いた単位回路の回路構成の一例を示す図である。
図１４で示される単位回路は、３本のクロック線と、入力端子８５に入力される前段のパルス出力を用いて、Ｓｃａｎ線に必要なパルスを出力端子８６に出力する回路である。
バッファ回路２０は、実施の形態１で説明したものと同様である。なお、実施の形態１と同様に、図中の制御線Ｑｎｏｄｅは、バッファ回路２０の入力端子２４であり、制御線Ｈｎｏｄｅは、バッファ回路２０の入力端子２５である。
論理回路４３は、５個のトランジスタ１０３ａ、１０４ａ、１０４ｂ、１０５ａ、及び１０５ｂと、２個のコンデンサ１０７及び１０８から構成される。なお、２箇所に設けられたコンデンサ１０７及び１０８は、接続された信号線の電位を保持するために設けられる。このため、必須の構成ではない。
トランジスタ１０３ａは、制御線Ｑｎｏｄｅに、及びバッファ回路２０の第１のトランジスタ２１の導通及び非導通を制御する第１信号を出力する第１信号生成部９３を構成している。
また、トランジスタ１０４ａ、１０４ｂ、１０５ａ、及び１０５ｂは、制御線Ｈｎｏｄｅに、バッファ回路２０の第２のトランジスタ２２の導通及び非導通を制御する第２信号を出力する第２信号生成部９４を構成している。
図１２の回路構成との違いは、トランジスタ９４ａ及び９４ｂのトランジスタサイズの調整により、制御線Ｈｎｏｄｅの論理（ハイレベル・ローレベル）を決定する構成がない点である。これにより、個々のトランジスタは、個別に最適なサイズに設計が可能である。
次に、図１４で示される単位回路の動作について説明する。
図１５は、図１２に示される単位回路の動作を示すタイミングチャートである。ここには、クロック信号ＣＬＫ１、ＣＬＫ２、及びＣＬＫ３、入力端子８５での電圧波形、ＲＳＴ端子での電圧波形、制御線Ｑｎｏｄｅでの電圧波形（第１信号）、制御線Ｈｎｏｄｅでの電圧波形（第２信号）、及び、出力端子８６での電圧波形が示されている。クロック信号ＣＬＫ１、ＣＬＫ２、及びＣＬＫ３は、いずれもＶＤＤ１とＶＳＳ１との２相をとる信号である。なお、以下の説明において、特に断りのない限り、ハイレベルは電源電圧ＶＤＤ１、ローレベルは電源電圧ＶＳＳ１であるものとする。
図１５では、まず、期間（Ａ´）においてＲＳＴ端子にリセット信号を入力する。なお、ＲＳＴ端子及びリセット信号は必要に応じて付与すればよく、本回路に必須の構成ではない。
期間（Ａ´）においてＲＳＴ端子にリセット信号が入力された結果、トランジスタ１０５ａがＯＮするため、制御線Ｈｎｏｄｅは、確実にハイレベルとなる。
また、期間（Ａ´）において、ＣＬＫ１がハイレベルであるため、トランジスタ１０３ａがＯＮし、制御線Ｑｎｏｄｅは、入力端子８５と導通状態である。したがって、制御線Ｑｎｏｄｅは、入力端子８５と同じくローレベルとなる。
よって、期間（Ａ´）において、出力端子８６は、第１のトランジスタ２１がＯＦＦであり、かつ第２のトランジスタ２２がＯＮであるためローレベルである。期間（Ａ´）から期間（Ａ）までは、コンデンサ１０７及び１０８などにより、この状態が維持される。
期間（Ｂ）では、入力端子８５にハイレベルが入力されるため、トランジスタ１０４ｂはＯＮであり、制御線Ｈｎｏｄｅは、ローレベルとなる。
また、期間（Ｂ）では、入力端子８５に加えて、ＣＬＫ１もハイレベルであるため、トランジスタ１０３ａがＯＮし、制御線Ｑｎｏｄｅは、ハイレベルとなる。
したがって、期間（Ｂ）では、出力端子８６は、ローレベルである。
また、期間（Ｂ）では、容量素子２９は、制御線Ｑｎｏｄｅに印加されたハイレベルの電圧によって充電される。
続く、期間（Ｃ）では、入力端子８５は、ローレベルとなり、トランジスタ１０４ｂがＯＦＦする。このため、制御線Ｈｎｏｄｅは、出力端子８６の電圧がトランジスタ１０５ｂの閾値電圧を超えるまでは、トランジスタ１０４ａ、１０４ｂ、１０５ａ、及び１０５ｂがＯＦＦであるため、フローティング状態である。出力端子８６の電圧がトランジスタ１０５ｂの閾値電圧を超えてからは、トランジスタ１０５ｂがＯＮするため、制御線Ｈｎｏｄｅは、ローレベルである。
また、期間（Ｃ）では、入力端子８５に加えて、ＣＬＫ１もローレベルであるため、トランジスタ１０３ａがＯＦＦし、制御線Ｑｎｏｄｅは、フローティング状態となる。ここでＣＬＫ２がハイレベルに立ち上がるため、実施の形態１で説明したブートストラップ動作により、制御線Ｑｎｏｄｅは、期間（Ｂ）で容量素子２９に充電された電圧に、ＣＬＫ１のハイレベルを加えた電圧となる。具体的には、制御線Ｑｎｏｄｅは、理想的な状態において２×ＶＤＤ１の電圧となる。
期間（Ｃ）では、出力端子８６は、制御線Ｑｎｏｄｅに上述の電圧が印加され、ここでＣＬＫ２がハイレベルに立ち上がるため、ハイレベルに立ち上がる。
期間（Ｄ）では、ＣＬＫ３は、ハイレベルであり、トランジスタ１０４ａがＯＮするため、制御線Ｈｎｏｄｅは、ハイレベルとなる。
また、期間（Ｄ）では、制御線Ｑｎｏｄｅは、期間（Ｃ）に続いてフローティング状態であるためハイレベルである。これにより、バッファ回路２０の動作で説明したように、出力端子８６のハイレベルは、急峻に立ち下がる。
以上説明したように、単位回路に用いられる論理回路は、図１２で示される回路に限定されない。なお、論理回路は、バッファ回路２０をＳｃａｎ線駆動回路及びＭｅｒｇｅ線駆動回路として適切に機能させることができる回路であれば図１２、図１４以外の回路構成であってもよい。
（実施の形態３）
実施の形態３では、表示装置において、実施の形態２とは異なる構成のシフトレジスタに、バッファ回路２０を適用する例について説明する。なお、表示装置全体の構成は、図９で示される構成と同一であるとする。その他の構成要素についても、実施の形態１及び実施の形態２と同一の符号が付された構成要素については、同一の動作、機能であるものとして説明を省略する。
図１６は、実施の形態３に係る走査線駆動回路６５と表示部６３との接続関係を示す図である。
走査線駆動回路６５は、走査線５１のうちのＳｃａｎ信号用の走査線５１ａ、５２ａ、・・に駆動信号を出力するシフトレジスタ７４と、走査線５１のうちのＭｅｒｇｅ信号用の走査線５１ｂ、５２ｂ、・・に駆動信号を出力するシフトレジスタ７５とから構成される。
シフトレジスタ７４及び７５が、実施の形態２のシフトレジスタ７２及び７３と異なる点は、１つの単位回路が１つの論理回路４２と２つのバッファ回路２０ａ及び２０ｂを備える点である。
具体的には、Ｓｃａｎ信号用のシフトレジスタ７４は、論理回路４２と、バッファ回路２０ａと、バッファ回路２０ｂとから構成される複数の単位回路（第１単位回路７４ａ、第２単位回路７４ｂ、・・）が多段（直列）に接続されて構成されている。
Ｍｅｒｇｅ信号用のシフトレジスタ７５も、シフトレジスタ７４と同様に、論理回路４２と、バッファ回路２０ａと、バッファ回路２０ｂとから構成される複数の単位回路（第１単位回路７５ａ、第２単位回路７５ｂ、・・）が多段（直列）に接続されて構成されている。
シフトレジスタ７４及び７５を構成する単位回路のそれぞれにおいて、バッファ回路２０ａ及びバッファ回路２０ｂは、いずれも、論理回路４２から出力される２つの制御信号を入力として駆動信号を出力する。バッファ回路２０ｂは、走査線５１を駆動するための駆動信号を出力する。一方、バッファ回路２０ａは、次段の単位回路に信号を出力する。
このように、このシフトレジスタ７４及び７５の各単位回路では、出力段は、電流駆動能力が異なる２つの並列接続されたバッファ回路２０ａ及び２０ｂで構成される。
バッファ回路２０ａは、コンデンサ３７にＤａｔａ電圧に応じた電圧を印加するため大きな電流が必要とされる駆動信号を出力する必要がある。これに対し、バッファ回路２０ｂは、大きな電流は必要とされないが鈍りのない波形の駆動信号を出力する必要がある。
よって、このように、走査線５１を駆動するためのバッファ回路２０ｂと、次段の単位回路に信号を出力するバッファ回路２０ａとを別構成とすることで、大きな駆動電流を必要としないバッファ回路２０ａが有するトランジスタサイズを小さく構成できる。駆動電流の能力が必要ないため、バッファ回路２０ａが有するトランジスタのゲート幅は、バッファ回路２０ｂが有するトランジスタのゲート幅の２〜１００分の１程度に小さくできるからである。
これにより、駆動信号と次段への信号とが共通の出力部から出力される構成に比べ、バッファ回路２０に起因する貫通電流（電力消費）が抑制される。
また、走査線５１を駆動するためのバッファ回路２０ｂと、次段の単位回路に信号を出力するバッファ回路２０ａとを別構成とすることで、走査線５１を駆動する信号電圧と、次段の回路に出力する信号電圧とを別々に設定することもできる。
次に、単位回路の詳細な構成について説明する。
図１７は、実施の形態３に係る単位回路の回路構成の一例を示す図である。
バッファ回路２０ａ及び２０ｂは、実施の形態１で説明したバッファ回路２０と同様である。なお、実施の形態１と同様に、図中の制御線Ｑｎｏｄｅは、バッファ回路２０ａの入力端子２４ａ及びバッファ回路２０ｂの入力端子２４ｂである。同様に、制御線Ｈｎｏｄｅは、バッファ回路２０ａの入力端子２５ａであり、バッファ回路２０ｂの入力端子２５ｂである。
論理回路４２は、図１２で示される論理回路と同一である。なお、トランジスタ９５ｂのゲートは、バッファ回路２０ａの出力端子８６ａ（次段の回路の入力端子Ｉｎｐｕｔ２）に接続されている。
図１７に示される単位回路では、バッファ回路２０ａ及びバッファ回路２０ｂに異なるクロック信号ＣＬＫ１ａ及びＣＬＫ１ｂが供給される場合の単位回路が示されていることが特徴である。なお、クロック信号ＣＬＫ１ａ及びＣＬＫ１ｂのハイレベルは電源電圧ＶＤＤ１、ローレベルは電源電圧ＶＳＳ１であるが、低電圧源２７ｂの電圧はＶＳＳ２である。
ここで、ＣＬＫ１ｂのローレベル電圧（第２の電圧）ＶＳＳ１は、低電圧源２７ｂの電圧（第３の電圧）ＶＳＳ２よりも低い。
これにより、第２のトランジスタ２２ｂに対して、オフ制御を行う際、第２のトランジスタ２２ｂのゲート・ソース間電圧を負の値に設定することが可能となり、第２のトランジスタ２２ｂがデプレッション特性を持つ場合において、リーク電流を少なくすることが可能である。
また、上述のように、第２のトランジスタ２２ａに比べて、第２のトランジスタ２２ｂのサイズは、２〜１００倍程度大きくなる。したがって、第２のトランジスタ２２ｂのリーク電流は大きくなりやすいため、本構成のように、ＣＬＫ１ｂのローレベル電圧を、低電圧源２７ｂの電圧よりも低くすることは、消費電力の低減に非常に有効である。
さらに、ＣＬＫ１ｂのローレベル電圧を、低電圧源２７ｂの電圧よりも低くすることは、出力端子８６ｂに出力される信号の立ち下がり時間をさらに短縮することも可能である。
図１８は、図１７に示される単位回路の動作を示すタイミングチャートである。
ここには、クロック信号ＣＬＫ１ｂ、制御線Ｑｎｏｄｅでの電圧波形（第１信号）、制御線Ｈｎｏｄｅでの電圧波形（第２信号）、及び、出力端子８６での電圧波形が示されている。
図１８において、期間（Ａ）では、第１信号生成部９３によって制御線Ｑｎｏｄｅがローレベル（ＶＳＳ１）となり、かつ、第２信号生成部９４によって制御線Ｈｎｏｄｅがハイレベル（ＶＤＤ１）となる。よって、バッファ回路２０ｂでは、第１のトランジスタ２１ｂがオフし、かつ、第２のトランジスタ２２ｂがオンするので、出力端子８６ｂには、基準電圧ＶＳＳ２が出力される。
期間（Ｂ）では、第１信号生成部９３によって制御線Ｑｎｏｄｅがハイレベル（電源電圧ＶＤＤ１）となり、かつ、第２信号生成部９４によって制御線Ｈｎｏｄｅがローレベル（基準電圧ＶＳＳ１）となる。よって、バッファ回路２０ｂでは、第１のトランジスタ２１ｂがオンし、かつ、第２のトランジスタ２２ｂがオフするので、出力端子８６ｂには、クロック信号ＣＬＫ１ｂの電位（基準電圧ＶＳＳ２）が出力（基準電圧ＶＳＳ２のまま維持）される。
期間（Ｃ）では、第１信号生成部９３がハイインピーダンス出力となり、第１信号生成部９３と第１のトランジスタ２１ｂ及び第１のトランジスタ２１ａのゲート（制御端子）とは電気的に切断される。一方、第２信号生成部９４によって制御線Ｈｎｏｄｅはローレベル（基準電圧ＶＳＳ１）に維持される。そして、第１のトランジスタ２１ｂを通過するクロック信号ＣＬＫ１ｂが立ち上がり、そのレベル変化が容量素子２９ｂを介して第１のトランジスタ２１ｂのゲートに正帰還されてブートストラップが起こるので、第１のトランジスタ２１ｂのオンが維持され、出力端子８６ｂには、クロック信号ＣＬＫ１ｂのハイレベル（電源電圧ＶＤＤ１）が出力される。
期間（Ｄ）では、第１信号生成部９３のハイインピーダンス出力は維持され、かつ、第２信号生成部９４によって制御線Ｈｎｏｄｅがハイレベル（電源電圧ＶＤＤ１）となる。そして、第１のトランジスタ２１ｂを通過するクロック信号ＣＬＫ１ｂが立ち下がるので、出力端子８６ｂに蓄積されていた電荷は、オンしている第１のトランジスタ２１ｂを介して基準電圧ＶＳＳ１に引き込まれる。同様に、出力端子８６ｂに蓄積されていた電荷は、第２のトランジスタ２２ｂを介して基準電圧ＶＳＳ２に引き込まれる。
よって、出力端子８６ｂの電圧は、図１８に示すように、ＶＳＳ１まで急峻に立ち下がった後（オーバードライブ駆動）、ＶＳＳ２レベル（ローレベル）となる。つまり、実施の形態１よりもさらに立下り時間を短縮できる。
期間（Ｅ）では、期間（Ａ）と同じ動作となる。
なお、ＶＳＳ２とＶＳＳ１の電位差であるが、（第２のトランジスタ２２ｂの閾値電圧−１）Ｖよりも大きな電位差で消費電力削減に最も効果的である。
また、ＶＳＳ１の電圧をさらに低くすることによって、出力端子８６ｂの信号の立ち下がり時間を短縮できるが、この場合、バッファ回路２０ｂにおけるハイレベルとローレベルの電位差が大きくなるため、バッファ回路２０ｂでの消費電力が大きくなる。したがって、ＶＳＳ１は、最大でも（第２のトランジスタ２２ｂの閾値電圧−５）Ｖ程度にとどめておくことが好ましい。
以上、本発明の一態様に係るバッファ回路及びその駆動方法について、実施の形態に基づいて説明した。
本発明のバッファ回路、及びバッファ回路の駆動方法は、出力信号の立ち下がり時間の短縮と、回路面積の縮小、及び消費電力の低減とを同時に満たすことが可能である。
また、例えば、本発明に係るバッファ回路は、表示装置のシフトレジスタに適用でき、図１９に記載されたような薄型フラットＴＶに内蔵される。これにより、低消費電力化、高集積化など、性能が向上した高精細の薄型フラットＴＶが実現される。
なお、本発明は、これらの実施の形態またはその変形例に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態またはその変形例に施したもの、あるいは異なる実施の形態またはその変形例における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。
例えば、本実施の形態では、バッファ回路を構成するトランジスタは、ｎ型のトランジスタであったが、これに限定されるものではない。バッファ回路を構成するトランジスタは、ｐ型のトランジスタで構成されてもよいし、ｎ型のトランジスタとｐ型のトランジスタが混在していてもよい。また、バッファ回路を構成するトランジスタは、ＭＯＳトランジスタ、ＭＩＳトランジスタのどちらであってもよい。
また、バッファ回路を構成するトランジスタは、アモルファスシリコンＴＦＴ、ポリシリコンＴＦＴ、酸化物ＴＦＴなど、特に限定されるものではない。本発明のバッファ回路は、特に、キャリア移動度が低く、チャネルサイズが大きなＴＦＴや、デプレッション特性を持つＴＦＴで有効である。
また、バッファ回路は、トランジスタ以外のスイッチング素子で構成されてもよい。つまり、バッファ回路は、スイッチング素子が出力端子を介して直列に接続された構成であってもよい。
また、本発明は、有機ＥＬディスプレイに限らず、アクティブマトリクス型表示装置であれば、液晶表示装置などであっても適用可能である。
本発明の、バッファ回路、及びバッファ回路の駆動方法は、表示装置のシフトレジスタに適用可能であり、走査線駆動信号の立ち下がり時間を短縮して回路面積を縮小することができる。よって、例えば、ＴＶ、コンピュータ、照明装置等に用いられる有機ＥＬ表示装置等として、利用できる。
１０、２０、２０ａ、２０ｂ バッファ回路
１１、１２、９１、９２、９３ａ、９３ｂ、９３ｃ、９３ｄ、９４ａ、９４ｂ、９５ａ、９５ｂ、１０３ａ、１０４ａ、１０４ｂ、１０５ａ、１０５ｂ トランジスタ
１３、２３ クロック信号源
１４、１５、２４、２４ａ、２４ｂ、２５、２５ａ、２５ｂ 入力端子
１６、２６、８６、８６ａ、８６ｂ 出力端子
１７、２７、２７ｂ 低電圧源
１９、２９、２９ａ、２９ｂ 容量素子
２１、２１ａ、２１ｂ 第１のトランジスタ
２２、２２ａ、２２ｂ 第２のトランジスタ
２８ 制御部
３１ 画素回路
３２、３３、３４ スイッチングトランジスタ
３５ 駆動トランジスタ
３６ 有機ＥＬ素子
３７、９６、９７、９８、１０７、１０８ コンデンサ
４１ 信号線
４２、４３ 論理回路
５１、５１ａ、５１ｂ 走査線
６１ 表示装置
６２ 制御回路
６３ 表示部
６４ 信号線駆動回路
６５ 走査線駆動回路
７２、７３、７４、７５ シフトレジスタ
７２ａ、７３ａ、７４ａ、７５ａ 第１単位回路
７２ｂ、７３ｂ、７４ｂ、７５ｂ 第２単位回路
８５ 入力端子
８７ Ｓｃａｎパルス
９３ 第１信号生成部
９４ 第２信号生成部

Claims (6)

  1. 出力端子と、第１の電圧、及び前記第１の電圧よりも低い第２の電圧を含むクロック信号の信号源に接続され、前記第１の電圧を前記出力端子に供給するための第１のトランジスタと、前記第１の電圧よりも低い第３の電圧を供給する電圧源に接続され、前記第３の電圧を前記出力端子に供給するための第２のトランジスタとを備えるバッファ回路の駆動方法であって、
    前記クロック信号が前記第１の電圧である期間において、前記第１のトランジスタを導通させ、
    前記クロック信号が前記第１の電圧である期間に続く、前記クロック信号が前記第２の電圧である期間において、前記第１のトランジスタ及び前記第２のトランジスタを共に導通させる
    バッファ回路の駆動方法。
  2. 前記第２の電圧は、前記第３の電圧よりも低い電位に設定されている
    請求項１に記載のバッファ回路の駆動方法。
  3. 出力端子と、
    第１の電圧、及び前記第１の電圧よりも低い第２の電圧を含むクロック信号の信号源に接続され、前記第１の電圧を前記出力端子に供給するための第１のトランジスタと、
    前記第１の電圧よりも低い第３の電圧を供給する電圧源に接続され、前記第３の電圧を前記出力端子に供給するための第２のトランジスタとを備え、
    前記クロック信号が、前記第１の電圧である期間において、前記第１のトランジスタは、導通状態となるように制御され、
    前記クロック信号が第１の電圧である期間に続く、前記クロック信号が前記第２の電圧である期間において、前記第１のトランジスタ及び前記第２のトランジスタは、共に導通状態となるように制御される
    バッファ回路。
  4. 前記第２の電圧は、前記第３の電圧よりも低い電位に設定されている
    請求項３に記載のバッファ回路。
  5. 前記第１のトランジスタのゲートは、前記出力端子と容量素子によって接続されている
    請求項３または４に記載のバッファ回路。
  6. 請求項３〜５のいずれか１項に記載されたバッファ回路で構成される出力部と、論理回路とを具備する単位回路が多段に接続されて構成されるシフトレジスタであって、
    前記論理回路は、
    前段の単位回路から入力される信号に応じて、前記第１のトランジスタの導通及び非導通を切り換えるための第１信号を生成する第１信号生成部と、
    前記第２のトランジスタの導通及び非導通を切り換えるための第２信号を生成する第２信号生成部とを備える
    シフトレジスタ。
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