KR102126455B1 - 버퍼 회로 및 버퍼 회로의 구동 방법 - Google Patents

Abstract

출력 단자(26)와, 제1 전압, 및 제1 전압보다 낮은 제2 전압을 포함하는 클록 신호의 신호원(23)에 접속되어, 제1 전압을 출력 단자(26)에 공급하기 위한 제1 트랜지스터(21)와, 제1 전압보다 낮은 제3 전압을 공급하는 전압원(27)에 접속되어, 제3 전압을 출력 단자(26)에 공급하기 위한 제2 트랜지스터(22)를 구비하는 버퍼 회로(20)의 구동 방법으로서, 클록 신호가 상기 제1 전압인 기간 (C)에 있어서, 제1 트랜지스터를 도통시키고, 제1 전압인 기간 (C)에 이어지는, 클록 신호가 제2 전압인 기간에 있어서, 제1 트랜지스터(21) 및 제2 트랜지스터(22)를 도통시킨다.

Description

버퍼 회로 및 버퍼 회로의 구동 방법{BUFFER CIRCUIT AND METHOD OF DRIVING BUFFER CIRCUIT}

본 발명은, 버퍼 회로 및 그 구동 방법에 관한 것으로, 특히 버퍼 회로의 출력 신호의 하강 시간을 단축 가능한 버퍼 회로 및 그 구동 방법에 관한 것이다.

최근, 또는 액정 패널, 또는 유기 일렉트로 루미네선스 소자(이하, 유기 EL 소자라고 기재한다)를 이용한 액티브 매트릭스형의 표시 장치의 개발이 활발히 행해지고 있다. 특히, 전류 구동형의 발광 소자를 이용한 화상 표시 장치로서, 유기 EL 소자를 이용한 유기 EL 디스플레이는, 시야각 특성이 양호하며, 소비 전력이 적다는 이점을 가지므로, 차세대의 FPD(Flat Panel Display) 후보로서 주목받고 있다.

상기 액티브 매트릭스형의 표시 장치는, 2차원형상으로 배치된 화소 회로를 행 단위로 선택하고, 선택한 화소 회로에 신호선을 통해 표시 데이터에 따른 전압을 기록함으로써, 화상을 표시한다. 화소 회로를 행 단위로 선택하기 위해서는, 주사선 구동 회로로부터 클록 신호에 의거하여 주사선에 출력하는 출력 신호를 순서대로 시프트하는 시프트 레지스터가 이용된다.

또 상기와 같은 시프트 레지스터에서는, 트랜지스터가 출력 단자를 통해 직렬로 접속된 버퍼 회로가 이용된다(예를 들면, 특허 문헌 1 참조).

국제 공개 제2009/034750호

이러한 버퍼 회로에 있어서는, 출력 신호의 하강 시간을 단축하고, 또한 회로 면적의 축소, 및 소비 전력의 저감을 실현하는 것이 과제이다.

그래서 본 발명은, 출력 신호의 하강 시간을 단축하고, 또한 회로 면적의 축소, 및 소비 전력의 저감이 가능한 버퍼 회로 및 그 구동 방법을 제공하는 것을 목적으로 한다.

상기의 과제를 해결하기 위해, 본 발명의 한 양태에 따른 버퍼 회로의 구동 방법은, 출력 단자와, 제1 전압, 및 상기 제1 전압보다 낮은 제2 전압을 포함하는 클록 신호의 신호원에 접속되어, 상기 제1 전압을 상기 출력 단자에 공급하기 위한 제1 트랜지스터와, 상기 제1 전압보다 낮은 제3 전압을 공급하는 전압원에 접속되어, 상기 제3 전압을 상기 출력 단자에 공급하기 위한 제2 트랜지스터를 구비하는 버퍼 회로의 구동 방법으로서, 상기 클록 신호가 상기 제1 전압인 기간에 있어서, 상기 제1 트랜지스터를 도통시키고, 상기 클록 신호가 상기 제1 전압인 기간에 이어지는, 상기 클록 신호가 상기 제2 전압인 기간에 있어서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터를 모두 도통시키는 것을 특징으로 한다.

본 발명에 의하면, 출력 신호의 하강 시간을 단축하고, 또한 회로 면적의 축소, 및 소비 전력의 저감이 가능한 버퍼 회로 및 그 구동 방법이 실현된다.

도 1은 버퍼 회로의 일례를 나타내는 회로도이다.
도 2는 도 1의 버퍼 회로에 있어서의 신호의 타이밍 차트이다.
도 3은 도 1의 버퍼 회로의 동작을 도시하는 도면이다.
도 4는 실시 형태 1에 따른 버퍼 회로의 회로도이다.
도 5는 실시 형태 1에 따른 버퍼 회로에 있어서의 신호의 타이밍 차트이다.
도 6은 실시 형태 1에 따른 버퍼 회로의 동작을 도시하는 도면이다.
도 7은 실시 형태 1에 따른 버퍼 회로에 있어서의 동작의 흐름도이다.
도 8은 버퍼 회로를 구성하는 트랜지스터의 역치 전압과, 버퍼 회로의 소비 전력의 관계를 나타내는 도면이다.
도 9는 실시 형태 2에 따른 표시 장치의 구성을 도시하는 블록도이다.
도 10은 도 9에 있어서의 주사선 구동 회로와 표시부의 접속 관계를 도시하는 도면이다.
도 11은 표시 장치의 동작에 이용되는 신호 파형의 일례를 도시하는 도면이다.
도 12는 단위 회로의 회로 구성의 일례를 도시하는 도면이다.
도 13은 도 12에 나타내어지는 단위 회로의 동작을 도시하는 타이밍 차트이다.
도 14는 다른 논리 회로를 이용한 단위 회로의 회로 구성의 일례를 도시하는 도면이다.
도 15는 도 14에 나타내어지는 단위 회로의 동작을 도시하는 타이밍 차트이다.
도 16은 실시 형태 3에 따른 주사선 구동 회로와 표시부의 접속 관계를 도시하는 도면이다.
도 17은 실시 형태 3에 따른 단위 회로의 회로 구성의 일례를 도시하는 도면이다.
도 18은 도 17에 나타내어지는 단위 회로의 동작을 도시하는 타이밍 차트이다.
도 19는 본 발명의 버퍼 회로를 내장한 박형 플랫 TV의 외관도이다.

(본 발명의 기초가 된 지견)

배경 기술에서 설명한 바와 같이, 시프트 레지스터 회로에 이용되는 버퍼 회로에서는, 출력 신호의 하강 시간을 단축하고, 또한 회로 면적의 축소, 및 소비 전력의 저감을 실현하는 것이 과제이다.

도 1은 버퍼 회로의 일례를 도시하는 회로도이다.

도 1에서는, 예로서 출력 단자를 통해 직렬로 접속된 2개의 NMOS 트랜지스터를 이용하여 구성되는 버퍼 회로가 도시되어 있다.

버퍼 회로(10)는, 출력 단자(16)와, 출력 단자(16)를 통해 직렬로 접속된 트랜지스터(11) 및 트랜지스터(12)와, 용량 소자(19)로 구성된다.

트랜지스터(11) 및 트랜지스터(12)는 NMOS 트랜지스터이다.

트랜지스터(11)의 드레인은 클록 신호원(13)에 접속되고, 트랜지스터(11)의 소스는 출력 단자(16) 및 트랜지스터(12)의 소스에 접속된다. 트랜지스터(11)의 게이트는 버퍼 회로의 입력 단자(14)(Qnode)이다.

트랜지스터(12)의 드레인은 저전압원(VSS)에 접속되고, 트랜지스터(12)의 소스는 출력 단자(16) 및 트랜지스터(11)의 소스에 접속된다. 트랜지스터(12)의 게이트는, 버퍼 회로의 입력 단자(15)(Hnode)이다.

클록 신호원(13)은 VDD와 VSS의 2값을 취하는 클록 신호를 출력한다.

용량 소자(19)는, 후술하는 부트스트랩 동작에 이용되는 용량 소자이다.

이하, 도 1로 나타내어지는 버퍼 회로(10)의 동작에 대해 도 2 및 도 3을 이용하여 설명한다.

도 2는 도 1의 버퍼 회로(10)에 있어서의 신호의 타이밍 차트이다.

도 3은 도 1의 버퍼 회로(10)의 동작을 도시하는 도면이다.

도 2의 (A) 및 도 3의 (A)로 나타내어지는 상태에서는, 입력 단자(14)에 로우레벨의 전압이 인가되어 트랜지스터(11)는 비도통이다. 한편 입력 단자(15)에는, 하이레벨의 전압이 인가되어 트랜지스터(12)는 도통 상태이므로, 출력 단자에는 저전압원(17)의 VSS가 출력된다. 요컨대, 버퍼 회로의 출력 단자(16)가 로우레벨의 상태이다.

이 상태로부터, 출력 단자(16)를 하이레벨로 하는 경우, 우선 도 (2)의 (B) 및 도 3의 (B)로 나타내어지는 바와 같이, 입력 단자(14)에 하이레벨의 전압이 인가되어 트랜지스터(11)는 도통 상태가 된다. 동시에 입력 단자(15)에는, 로우레벨의 전압이 인가되어 트랜지스터(12)는 비도통 상태가 된다. 이에 의해, 용량 소자(19)는, 입력 단자(14)에 인가된 하이레벨의 전압에 의해 충전된다. 또한 이 상태에서는, 출력 단자(16)와 클록 신호원(13)이 도통 상태이지만, 클록 신호원(13)의 전압치가 VSS이므로, 출력 단자(16)에는 전압 VSS가 출력되어 출력 단자(16)는 로우레벨의 상태이다.

이어서, 도 2의 (C) 및 도 3의 (C)에 나타내어지는 바와 같이, 기간 (C)에 있어서, 입력 단자(15)에 인가된 전압은 그대로, 입력 단자(14)를 플로팅 상태로 제어한 후, 클록 신호원(13)의 전압은, 로우레벨로부터 하이레벨로 상승한다.

그러면, 도 2(C)에 나타내는 바와 같이, 클록 신호원(13)의 상승에 따라, 입력 단자(14)의 전압은, 용량 소자(19)로 유지된 전압으로부터 클록 신호원(13)의 하이레벨만큼(VDD1) 더욱 상승한다. 이 때, 트랜지스터(11)의 게이트·소스간 전압은, 온 전압을 유지하고 있으므로, 출력 단자(16)에는, 클록 신호원(13)의 VDD1이 출력된다.

상기 도 2의 (B) 및 (C), 및 도 3의 (B) 및 (C)로 나타내어지는 바와 같은 동작은 부트스트랩 동작(부트스트랩 회로)이라고 불리며, 이에 의해, 출력 신호의 상승 시간을 단축시킬 수 있다.

한편, 출력 단자(16)를 하이레벨로부터 로우레벨로 하강시키는 경우에는, 이어지는 도 2의 (D) 및 도 3의 (D)로 나타내어지는 바와 같이, 입력 단자(14)에 로우레벨의 전압을 인가하여 트랜지스터(11)를 비도통으로 하고, 입력 단자(15)에 하이레벨의 전압을 인가하여 트랜지스터(12)를 도통시킴으로써, 출력 신호의 전압을 인출한다.

이 때, 하강 시간을 단축하기 위해서는, 도 2의 기간 (D)에 있어서, 출력 신호의 전압을 인출하기 위한 트랜지스터(12)의 구동 능력을 크게 할 필요가 있다.

트랜지스터(12)의 구동 능력을 크게 하면, 트랜지스터(12)를 형성하는데 필요한 면적이 증가한다. 또 트랜지스터(12)의 구동 능력의 증가에 따라, 도 2의 기간 (C)에 있어서, 트랜지스터(12)의 리크 전류가 증가하여, 소비 전력이 증가한다는 과제가 있다. 특히, 트랜지스터(12)의 형성 조건 등에 따라, 트랜지스터(12)의 역치 전압이 디프레션 특성인 경우는, 상기 리크 전류가 증가하므로, 소비 전력이 더욱 증가하여 버린다.

요컨대, 버퍼 회로(10)의 하강 시간의 단축과, 회로 면적, 소비 전력은 트레이드 오프의 관계가 되어, 양립시키는 것은 매우 어렵다.

따라서 출력 신호의 하강 시간을 짧게 하고, 또한 소비 전력 및 회로 면적이 작은 버퍼 회로(10)가 바람직하다.

그래서 본 발명의 한 양태에 따른 버퍼 회로의 구동 방법은, 출력 단자와, 제1 전압, 및 상기 제1 전압보다 낮은 제2 전압을 포함하는 클록 신호의 신호원에 접속되어, 상기 제1 전압을 상기 출력 단자에 공급하기 위한 제1 트랜지스터와, 상기 제1 전압보다 낮은 제3 전압을 공급하는 전압원에 접속되어, 상기 제3 전압을 상기 출력 단자에 공급하기 위한 제2 트랜지스터를 구비하는 버퍼 회로의 구동 방법으로서, 상기 클록 신호가 상기 제1 전압인 기간에 있어서, 상기 제1 트랜지스터를 도통시키고, 상기 클록 신호가 상기 제1 전압인 기간에 이어지는, 상기 클록 신호가 상기 제2 전압인 기간에 있어서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터를 모두 도통시키는 것을 특징으로 한다.

이에 의해, 출력 신호의 전압을 제1 트랜지스터 및 제2 트랜지스터의 양쪽에서 인출하므로, 제2 트랜지스터의 회로 면적, 소비 전력을 증가시키지 않고, 하강 시간을 단축할 수 있다.

또 상기 제2 전압은, 상기 제3 전압보다 낮은 전위로 설정되어 있어도 된다.

이에 의해, 제1 트랜지스터에 의해 더욱 강력하게 인출할 수 있으므로, 하강 시간을 더욱 단축할 수 있다.

또 본 발명의 한 양태에 따른 버퍼 회로는, 출력 단자와, 제1 전압, 및 상기 제1 전압보다 낮은 제2 전압을 포함하는 클록 신호의 신호선에 접속되어, 상기 제1 전압을 상기 출력 단자에 공급하기 위한 제1 트랜지스터와, 상기 제1 전압보다 낮은 제3 전압을 공급하는 전압원에 접속되어, 상기 제3 전압을 상기 출력 단자에 공급하기 위한 제2 트랜지스터를 구비하며, 상기 클록 신호가, 상기 제1 전압인 기간에 있어서, 상기 제1 트랜지스터는 도통 상태가 되도록 제어되고, 상기 클록 신호가 제1 전압인 기간에 이어지는, 상기 클록 신호가 상기 제2 전압인 기간에 있어서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는, 모두 도통 상태가 되도록 제어되는 버퍼 회로이다.

이에 의해, 출력 신호의 전압을 제1 트랜지스터 및 제2 트랜지스터의 양쪽에서 인출하므로, 제2 트랜지스터의 회로 면적, 소비 전력을 증가시키지 않고, 하강 시간을 단축할 수 있다.

또 상기 제2 전압은, 상기 제3 전압보다 낮은 전위로 설정되어 있어도 된다.

이에 의해, 제1 트랜지스터에 의해 더욱 강력하게 출력 신호의 전압을 인출할 수 있으므로, 하강 시간을 더욱 단축할 수 있다.

또 상기 제1 트랜지스터의 게이트는, 상기 출력 단자와 용량 소자에 의해 접속되어 있어도 된다.

요컨대 본 발명은, 부트스트랩 회로를 구비하는 버퍼 회로에도 적용할 수 있다.

또 본 발명의 한 양태에 따른 시프트 레지스터는, 상기 어느 하나의 버퍼 회로로 구성되는 출력부와, 논리 회로를 구비하는 단위 회로가 다단으로 접속되어 구성되는 시프트 레지스터로서, 상기 논리 회로는, 전단의 단위 회로로부터 입력되는 신호에 따라, 상기 제1 트랜지스터의 도통 및 비도통을 전환하기 위한 제1 신호를 생성하는 제1 신호 생성부와, 상기 제2 트랜지스터의 도통 및 비도통을 전환하기 위한 제2 신호를 생성하는 제2 신호 생성부를 구비한다.

요컨대 본 발명은, 시프트 레지스터에도 적용할 수 있다.

이하, 본 발명의 실시 형태에 대해, 도면을 참조하면서 설명한다.

또한 이하에서 설명하는 실시 형태는, 모두 본 발명의 한 구체예를 나타내는 것이다. 이하의 실시 형태에서 나타내어지는 수치, 형상, 재료, 구성 요소, 구성 요소의 배치 위치 및 접속 형태, 단계, 단계의 순서 등은 일례이며, 본 발명을 한정하는 주지는 아니다. 또 이하의 실시 형태에 있어서의 구성 요소 중, 최상위 개념을 나타내는 독립 청구항에 기재되어 있지 않은 구성 요소에 대해서는, 임의의 구성 요소로서 설명된다.

(실시 형태 1)

도 4는 본 발명의 실시 형태 1에 따른 버퍼 회로를 도시하는 회로도이다.

도 4에서는, 예로서 출력 단자를 통해 직렬로 접속된 2개의 NMOS 트랜지스터를 이용하여 구성되는 버퍼 회로가 도시되어 있다.

버퍼 회로(20)는, 출력 단자(26)와, 출력 단자(26)를 통해 직렬로 접속된 제1 트랜지스터(21) 및 제2 트랜지스터(22)와, 제어부(28)와, 용량 소자(29)로 구성된다.

제1 트랜지스터(21) 및 제2 트랜지스터(22)는, NMOS 트랜지스터(스위칭 트랜지스터)이다.

제1 트랜지스터(21)의 드레인은 클록 신호원(23)에 접속되고, 제1 트랜지스터(21)의 소스는 출력 단자(26) 및 제2 트랜지스터(22)의 소스에 접속된다. 제1 트랜지스터(21)의 게이트는 버퍼 회로의 입력 단자(24)(Qnode)이다.

제2 트랜지스터(22)의 드레인은 저전압원(27)(VSS(제3 전압))에 접속되고, 제2 트랜지스터(22)의 소스는 출력 단자(26) 및 제1 트랜지스터(21)의 소스에 접속된다. 제2 트랜지스터(22)의 게이트는 버퍼 회로의 입력 단자(25)(Hnode)이다.

제어부(28)는, 입력 단자(24)에 제1 트랜지스터(21)의 도통·비도통을 전환하기 위한 하이레벨 또는 로우레벨의 전압을 인가한다. 동일하게 제어부(28)는, 입력 단자(25)에 제2 트랜지스터(22)의 도통·비도통을 전환하기 위한 하이레벨 또는 로우레벨의 전압을 인가한다. 요컨대 제1 트랜지스터(21) 및 제2 트랜지스터(22)는, 스위칭 트랜지스터이다.

클록 신호원(23)은, VDD1(제1 전압)과 VSS(제2 전압)의 2값을 취하는 클록 신호를 출력한다. 클록 신호원(23)은, 제1 트랜지스터(21)가 도통 상태가 됨으로써, 출력 단자(26)에 VDD1, 또는 VSS를 공급한다.

저전압원(27)은, 제2 트랜지스터(22)가 도통 상태가 됨으로써, 출력 단자(26)에 VSS를 공급한다.

용량 소자(29)는, 후술하는 부트스트랩 동작에 이용되는 용량 소자이다. 또한 용량 소자(29)는, 제1 트랜지스터(21)가 크고, 게이트·소스간의 기생 용량이 큰 경우에는, 기생 용량을 이용해도 된다.

상기와 같이 도 4로 나타내어지는 버퍼 회로의 동작에 대해 도 5, 도 6, 및 도 7을 이용하여 설명한다.

도 5는 도 4의 버퍼 회로(20)에 있어서의 신호의 타이밍 차트이다.

도 6은 도 4의 버퍼 회로(20)의 동작을 도시하는 도면이다.

도 7은 도 4의 버퍼 회로(20)의 동작의 흐름도이다.

실시 형태 1에 따른 버퍼 회로(20)의 특징은, 기간 (D)에 있어서, 버퍼 회로를 구성하는 제1 트랜지스터(21) 및 제2 트랜지스터(22)의 양쪽이 도통 상태가 되는 것이다.

우선, 도 5의 (A) 및 도 6의 (A)에 나타내어지는 바와 같이, 기간 (A)에서는, 제어부(28)는, 입력 단자(24)에 로우레벨의 전압(VSS)을 인가함으로써 제1 트랜지스터(21)를 비도통으로 한다. 한편 제어부(28)는, 입력 단자(25)에 하이레벨의 전압(VDD)을 인가함으로써 제2 트랜지스터(22)의 게이트·소스간에 온 전압을 부여한다. 이에 의해 제어부(28)는, 제2 트랜지스터(22)를 도통시킨다. 요컨대, 출력 단자(26)와 저전압원(27)이 도통 상태가 되고, 출력 단자(26)에는 저전압원(27)의 VSS가 출력된다. 요컨대 기간 (A)에서는, 버퍼 회로(20)의 출력 단자(26)가 로우레벨의 상태이다.

이 상태로부터, 출력 단자(26)를 하이레벨로 하는 경우, 우선 도 5의 (B) 및 도 6의 (B)로 나타내어지는 바와 같이, 출력을 하이레벨로 하기 위한 준비로서, 기간 (B)가 설치된다.

기간 (B)에서는, 제어부(28)는, 입력 단자(24)에 하이레벨의 전압을 인가함으로써 제1 트랜지스터(21)의 게이트·소스간에 온 전압을 부여한다. 이에 의해 제어부(28)는, 제1 트랜지스터(21)를 도통시킨다. 동시에 제어부(28)는, 입력 단자(25)에 로우레벨의 전압을 인가함으로써 제2 트랜지스터(22)를 비도통 상태로 한다.

이 때 용량 소자(29)는, 입력 단자(24)에 인가된 하이레벨의 전압에 의해 충전된다.

용량 소자(29)에 의해, 제1 트랜지스터(21)의 게이트·소스간에 인가된 전압은 다음에 입력 단자(24)에 로우레벨의 전압이 인가될 때까지 유지된다.

또한 이 기간 (B)에서는, 출력 단자(26)와 클록 신호원(23)이 도통 상태이지만, 클록 신호원(23)의 전압이 VSS이므로, 출력 단자(26)에는 전압 VSS가 출력되어, 출력 단자는(26)는 로우레벨의 상태이다.

또한 기간 (B)에서는, 제어부(28)는, 입력 단자(24)에 하이레벨의 전압을 인가하여, 클록 신호원으로부터 VSS를 부여함으로써 출력 단자(26)를 로우레벨로 하고 있지만, 입력 단자(25)가 하이레벨이어도 되고, 저전압원(27)으로부터 부여되는 전압은 VSS이므로, 동작에 문제는 없다. 따라서 기간 (B)에서는, 입력 단자(25)는, 임의 상태이면 된다.

그러나 후술하는 바와 같이, 다음의 기간 (C)에서는, 입력 단자(25)가 확실하게 로우일 필요가 있다. 따라서 제어부(28)가 입력 단자(25)에 인가하는 전압 파형에 라운딩이 발생하였다고 해도, 기간 (C)에서 확실하게 로우레벨이 되도록, 제어부(28)는, 미리 기간 (B)에서 입력 단자(25)에 로우레벨의 전압을 인가해 두는 것이 바람직하다.

다음에 도 5의 (C) 및 도 6의 (C)에 나타내어지는 바와 같이, 기간 (C)에 있어서 제어부(28)는, 입력 단자(25)에 로우레벨의 전압을 인가하여, 입력 단자(24)를 플로팅 상태로 한다. 또 기간 (C)에서는, 클록 신호원(23)(클록 신호)은, 로우레벨로부터 하이레벨로 상승한다.

그러면, 도 6(C)에 나타내는 바와 같이, 클록 신호원(23)의 상승에 따라, 입력 단자(24)의 전압은, 용량 소자(29)로 유지된 전압으로부터 클록 신호원(23)의 하이레벨만큼 더욱 상승한다. 예를 들면, 입력 단자(24)에 대응하는 배선이, 기생 용량이 없는 이상적인 상태라고 하면, 입력 단자(24)는, VSS를 0V로 하면 VDD(기간 (B)에 있어서 용량 소자(29)에 충전된 전압)+VDD1(클록 신호원(23)의 하이레벨)이 된다.

또 이 때, 제1 트랜지스터(21)의 게이트·소스간 전압은, 온 전압을 유지하고 있으므로, 출력 단자(26)에는, 클록 신호원(23)의 하이레벨이 출력된다.

이상, 기간 (B) 및 (C)의 동작에 의해, 출력 단자에 출력되는 신호(출력 신호)의 상승 시간을 단축할 수 있다. 기간 (B) 및 (C)의 동작은, 도 7의 단계 S701에 대응한다.

또한 출력 신호의 상승 시간은, 출력 단자(26)에 접속된 부하의 시정수와 제1 트랜지스터(21)의 온 저항에 의해 결정된다.

다음에 도 5의 (D) 및 도 6의 (D)에 나타내어지는 바와 같이, 기간 (D)에 있어서, 제어부(28)는, 입력 단자(25)에 하이레벨의 전압을 인가한다. 이에 의해 제어부(28)는, 제2 트랜지스터(22)를 도통시켜 저전압원(27)의 VSS를 출력 단자에 로우레벨로서 부여한다. 또 제어부(28)는, 입력 단자(24)에 하이레벨의 전압을 인가한다.

요컨대, 클록 신호가 제1 전압인 기간에 이어지는, 클록 신호가 제2 전압인 기간에 있어서, 제어부(28)는, 제1 트랜지스터(21) 및 제2 트랜지스터(22)가 모두 도통 상태가 되도록 제어한다.

이에 의해, 종래의 구성에 비해, 출력 단자(26)의 전압을 로우레벨로 인출하는 경로가, 제1 트랜지스터(21) 및 제2 트랜지스터(22)의 2 경로이므로, 종래의 1 경로보다, 출력 단자(26)를 빠르게 로우레벨로 변화시키는 것이 가능해진다. 요컨대 하강 시간을 단축할 수 있다.

따라서 도 2의 입력 파형으로 나타내어지는 하강 시간과, 동일한 하강 시간을 실현하고 싶은 경우, 실시 형태 1에 따른 버퍼 회로(20)를 적용하면, 제2 트랜지스터(22)의 채널 사이즈를 제1 트랜지스터(21)의 채널 사이즈만큼 작게 하는 것이 가능하다.

예를 들면 도 1에 있어서, 트랜지스터(11)의 채널 사이즈가 채널 폭/채널 길이=500μm/12μm, 트랜지스터(12)의 채널 사이즈가 1000μm/12μm라고 하면, 실시 형태 1에 따른 버퍼 회로(20)에서는, 제2 트랜지스터(22)의 채널 사이즈는, 500μm/12μm이면 된다. 요컨대 트랜지스터의 채널 사이즈를 반감시키는 것이 가능하다.

또 제2 트랜지스터(22)의 채널 사이즈가 작아짐으로써, 회로 면적이 작아질 뿐만 아니라, 기간 (C)에서 발생하는 제2 트랜지스터(22)의 리크에 의한 클록 신호원(23)으로부터 저전압원(27)(VSS)으로의 관통 전류가 적어진다. 요컨대, 본래의 버퍼 회로의 구동과는 관계가 없는 리크 전류에 의한 소비 전력의 증가를 억제할 수 있다.

이상과 같이, 실시 형태 1에 따른 버퍼 회로(20)에서는, 하강 시간의 성능을 유지하면서, 소비 전력이 낮고, 회로 면적이 작은 버퍼 회로를 실현하는 것이 가능하다.

또한 기간 (D)에서는, 제어부(28)는, 기간 (C)에 이어서 입력 단자(24)를 플로팅 상태로 해 두어도 된다. 기간 (D)에서는, 클록 신호원(23)이 하이레벨로부터 로우레벨로 변화하고 있으므로, 플로팅 상태여도, 입력 단자(24)에는 VDD 정도의 전압이 유지된다.

요컨대 제어부(28)가 제1 트랜지스터(21)를 도통 상태가 되도록 제어한다는 것은 제1 트랜지스터(21)의 게이트에 전압을 인가하는 제어라고는 할 수 없다. 동일하게, 제어부(28)가 제2 트랜지스터(22)를 도통 상태가 되도록 제어한다는 것은 제2 트랜지스터(22)의 게이트에 전압을 인가하는 제어라고는 할 수 없다.

기간 (D)에서는, 입력 단자(24)에 대응하는 배선의 기생 용량이 없고, 입력 단자(24)로부터 전하가 빠져나가는 리크 패스가 없는 경우, 이론상은, 입력 단자(24)에는 VDD의 전압이 유지된다.

따라서 제1 트랜지스터(21)에는, 입력 단자(24)에 하이레벨의 전압을 인가하지 않아도, 계속해서 온 전압이 인가되고 있으므로, 클록 신호원(23)의 로우레벨이 출력 단자(26)에 출력된다.

또한 기간 (D)인 동안, 요컨대 클록 신호가 VSS(제2 전압)인 기간에 있어서 제1 트랜지스터(21)가 항상 도통 상태일 필요는 없다. 출력 단자(26)가 로우레벨이 된 후는, 제1 트랜지스터(21)가 도통 상태일 필요는 없다. 클록 신호가 VDD1(제1 전압)로부터 VSS(제2 전압)로 하강한 직후에 있어서, 제1 트랜지스터(21) 및 제2 트랜지스터(22)가 모두 도통 상태인 것이, 가장 효과적으로 출력 신호의 하강 시간을 단축할 수 있다.

또한 기간 (D)에 있어서의 제어부(28)의 동작은, 도 7의 단계 S702에 대응한다.

클록 신호원(23)은, 주기적으로 하이레벨과 로우레벨을 반복한다. 이 때문에, 기간 (D)에 이어지는 기간 (E)에 있어서, 제어부(28)의 동작은 기간 (A)와 동일하다. 구체적으로는 제어부(28)는, 입력 단자(24)에 로우레벨의 전압을 인가함으로써 제1 트랜지스터(21)를 비도통으로 한다. 한편 제어부(28)는, 입력 단자(25)에 하이레벨의 전압을 인가함으로써 제2 트랜지스터(22)의 게이트·소스간에 온 전압을 부여한다. 이에 의해 제어부(28)는, 제2 트랜지스터(22)를 도통시킨다. 요컨대 버퍼 회로(20)의 출력 단자(26)가 로우레벨의 상태이다.

이 때, 기간 (D)에 있어서 이미 출력 단자(26)는, 로우레벨로 되어 있으므로, 제어부(28)는, 신호 변화가 일어나지 않을 정도로 제2 트랜지스터(22)를 구동시키면 된다.

또한 기간 (D)의 길이는, 도 5로 나타낸 바와 같이 클록 신호원(23)의 주기의 반분(1/2CLK 폭)이 아니어도 된다. 제1 트랜지스터(21)가 도통 상태가 되어 있을 필요가 있는 것은 출력 단자(26)가 로우레벨로 천이하는 기간뿐이다. 따라서 도 5의 예에서는, 적어도 기간 (F)에 있어서 입력 단자(24)가 하이레벨이면 된다.

또 제1 트랜지스터(21)가 도통 상태일 때에 클록 신호원(23)이 하이레벨이 되면, 출력 단자(26)에 하이레벨의 신호가 전달되어 버리므로, 제어부(28)는, 클록 신호원(23)이 하이레벨로 변화하기 전까지 제1 트랜지스터(21)를 비도통으로 해 둘 필요가 있다.

또한 실시 형태 1에 따른 버퍼 회로(20)의 소비 전력의 저감 효과는, 버퍼 회로(20)를 구성하는 트랜지스터가 디프레션 특성(역치 전압이 낮은 특성)일 때에 커진다.

도 8은 버퍼 회로를 구성하는 트랜지스터의 역치 전압과, 버퍼 회로의 소비 전력의 관계를 나타내는 도면이다.

또한 도 8은 실시 형태 1에 따른 버퍼 회로(20)를 적용하여, 제2 트랜지스터(22)의 채널 사이즈를 작게 형성한 경우와, 버퍼 회로(20)를 적용하지 않고 종래대로 트랜지스터를 형성한 경우를 비교한 도면이다.

도 8에 나타내는 바와 같이 전력과 트랜지스터의 역치 전압의 관계를 비교하면, 실시 형태 1에 따른 버퍼 회로에서는, 제2 트랜지스터(22)의 사이즈가 작고 리크 전류가 감소함으로써 전력이 작아진다. 제2 트랜지스터(22)의 리크 전류는, 디프레션 특성(도면의 가로축에 있어서 0 이하의 영역)의 트랜지스터만큼 커진다. 따라서, 채널 사이즈의 축소에 의한 리크 전류 저감의 효과는, n형 TFT의 경우에는, 역치 전압이 음의 방향이 될수록 크다.

이러한 전력 삭감에 의해, 전류를 공급하는 전원 배선의 배선폭을 좁게 할 수 있으므로, 회로 면적을 삭감하는 것이 가능해진다.

(실시 형태 2)

실시 형태 1에 따른 버퍼 회로(20)는, 표시 장치의 화소 회로에 이용되는 시프트 레지스터에 적용 가능하다.

도 9는 본 발명의 실시 형태 2에 따른 표시 장치의 구성을 도시하는 블록도이다.

표시 장치(61)는, 외부로부터 입력되는 영상 신호를 표시하는 유기 EL 디스플레이이며, 제어 회로(62), 표시부(63), 신호선 구동 회로(64) 및 주사선 구동 회로(65)를 구비한다.

제어 회로(62)는, 외부로부터 입력되는 영상 신호를 동기 신호와 화소 신호로 분리하고, 분리한 동기 신호 및 화소 신호를, 각각 주사선 구동 회로(65) 및 신호선 구동 회로(64)에 출력한다.

표시부(63)는, 발광 화소가 2차원형상으로 배치되어 구성되는 표시 패널이다.

신호선 구동 회로(64)는, 제어 회로(62)로부터 입력된 화소 신호를, 열 방향으로 형성된 복수의 신호선(41)을 통해 표시부(63)에 공급한다.

주사선 구동 회로(65)는, 제어 회로(62)로부터 입력된 동기 신호를, 내장하는 시프트 레지스터로 시프트해 감으로써 주사선용의 구동 신호를 생성하고, 생성한 구동 신호를, 행 방향으로 형성된 복수의 주사선(51)을 통해 표시부(63)에 공급한다.

도 10은 도 9에 있어서의 주사선 구동 회로(65)와 표시부(63)의 접속 관계를 도시하는 도면이다.

표시부(63)를 구성하는 각각의 발광 화소(화소 회로(31))는, 도 10에 나타내어지는 바와 같이, 3개의 스위칭 트랜지스터(32~34), 구동 트랜지스터(35), 유기 EL 소자(36) 및 콘덴서(37)를 구비한다. 스위칭 트랜지스터(32)는, 주사선(51a)으로부터 입력되는 Scan 신호에 따라, 신호선(41)을 통해 입력되는 화소 신호(Data 신호)를 콘덴서(37)에 유지시킬지의 여부를 제어한다. 스위칭 트랜지스터(33)는, 주사선(51a)으로부터 입력되는 Scan 신호에 따라, 전원 전압을 콘덴서(37)의 일단에 인가할지의 여부를 제어한다. 스위칭 트랜지스터(34)는, 주사선(51b)으로부터 입력되는 Merge 신호에 따라, 콘덴서(37)를 구동 트랜지스터(35)의 게이트 단자와 소스 단자의 사이에 접속할지의 여부를 제어한다. 구동 트랜지스터(35)는, 콘덴서(37)에 유지된 전압에 따른 전류를 유기 EL 소자(36)에 흐르게 한다.

주사선 구동 회로(65)는, 주사선(51) 중 Scan 신호용의 주사선(51a, 52a, ‥)에 구동 신호를 출력하는 시프트 레지스터(72)와, 주사선(51) 중 Merge 신호용의 주사선(51b, 52b, ‥)에 구동 신호를 출력하는 시프트 레지스터(73)로 구성된다.

Scan 신호용의 시프트 레지스터(72)는, 논리 회로(42)와, 버퍼 회로(20)로 구성되는 복수의 단위 회로(제1 단위 회로(72a), 제2 단위 회로(72b), ‥)가 다단(직렬)으로 접속되어 구성되어 있다.

Merge 신호용의 시프트 레지스터(73)도, 시프트 레지스터(72)와 동일하게, 논리 회로(42)와, 버퍼 회로(20)로 구성되는 복수의 단위 회로(제1 단위 회로(73a), 제2 단위 회로(73b), ‥)가 다단(직렬)으로 접속되어 구성되어 있다.

시프트 레지스터(72 및 73)를 구성하는 단위 회로의 각각에 있어서, 버퍼 회로(20)는, 논리 회로(42)로부터 출력되는 2개의 제어 신호를 입력으로 하여 구동 신호를 출력한다. 또 버퍼 회로(20)는, 주사선(51)을 구동하기 위한 구동 신호를 출력함과 더불어, 다음 단의 단위 회로에 신호를 출력한다. 또한 논리 회로(42)를 포함하는 단위 회로의 상세한 것에 대해서는 후술한다.

다음에, 표시 장치(61)의 동작에 대해 설명한다.

도 11은 표시 장치(61)의 동작에 이용되는 신호 파형의 일례를 도시하는 도면이다.

표시 장치(61)에서는, Data 신호에 따른 전압을 콘덴서(37)에 행 순차로 충전한다(기록한다). 따라서 도 11에 있어서, Data 신호는, 표시부의 각 행에 대응하여 전압치가 변화한다. 요컨대 기간 (A)~(D)의 각각은, 각 행에 대응하는 전압치의 변화를 나타낸다.

도 11의 기간 (C)에 있어서 Data선에 인가된 Data 신호에 따라 화소 회로(31)의 유기 EL 소자(36)를 발광시키고 싶은 경우, 상기 화소 회로(31)에 접속된 주사선(51)에는, 도 11의 Scan 펄스(87)와 같은 파형을 입력하면 된다.

이것은, 유기 EL 디스플레이와 같은 액티브 매트릭스형의 표시 장치의 경우, 유기 EL 소자(36)의 표시 휘도는, 화소 회로(31)에 마지막에 취득된 Data 신호에 의해 결정되기 때문이다. 이 때문에, Scan 펄스(87)는, 기간 (C)에 있어서 하이레벨이 되면 된다. 이에 의해, 기간 (C)에 있어서의 Data 신호가 콘덴서(37)에 기록되므로, 유기 EL 소자(36)를 기간 (C)에 있어서의 Data 신호에 따라 발광시킬 수 있다.

한편, 화소 회로(31)의 콘덴서(37)에 기간 (C)에 있어서의 Data 신호가 기록된 후, Data 신호가 다음 행의 화소 회로에 대응하는 전압(기간 (D)에 있어서의 Data 신호)이 되기 전에, Scan 펄스(87)는 하강하지 않으면 안 된다. 왜냐하면, 화소 회로(31)에 다음 행의 화소 회로에 대응하는 기간 (D)에 있어서의 Data 신호가 기록되어 버리기 때문이다. 그 때문에, 하강 시간은 고속일 필요가 있다.

여기에서, 하강 시간을 개선하는 버퍼 회로(20)를 이용함으로써, 표시 장치의 시프트 레지스터에 있어서, 통상 하강 시간의 고속화를 목적으로 하여, 채널 사이즈가 크게 형성되는 제2 트랜지스터(22)의 사이즈를 작게 할 수 있다. 요컨대, 회로 면적을 삭감할 수 있다.

다음에, 도 10에 나타내는 단위 회로의 예에 대해 설명한다.

도 12는 단위 회로의 회로 구성의 일례를 도시하는 도면이다.

도 12로 나타내어지는 단위 회로는, 3개의 클록선과, 입력 단자(85)에 입력되는 전단의 펄스 출력을 이용하여, Scan선에 필요한 펄스를 출력 단자(86)에 출력하는 회로이며, 도 13에 나타내는 바와 같은 파형을 입력함으로써 제어된다.

버퍼 회로(20)는 실시 형태 1에서 설명한 것과 동일하다. 또한 실시 형태 1과 동일하게, 도면 중의 제어선 Qnode는 버퍼 회로(20)의 입력 단자(24)이며, 제어선 Hnode는 버퍼 회로(20)의 입력 단자(25)이다.

논리 회로(42)는, 10개의 트랜지스터(91, 92, 93a~93d, 94a, 94b, 95a 및 95b)와, 3개의 콘덴서(96~98)로 구성된다. 또한 3개소에 설치된 콘덴서(96~98)는, 접속된 신호선의 전위를 유지하기 위해 설치된다. 이 때문에, 필수의 구성은 아니다.

트랜지스터(91, 92 및 93a~93d)는, 제어선 Qnode에, 및 버퍼 회로(20)의 제1 트랜지스터(21)의 도통 및 비도통을 제어하는 제1 신호를 출력하는 제1 신호 생성부(93)를 구성하고 있다.

또 트랜지스터(94a, 94b, 95a 및 95b)는, 제어선 Hnode에, 버퍼 회로(20)의 제2 트랜지스터(22)의 도통 및 비도통을 제어하는 제2 신호를 출력하는 제2 신호 생성부(94)를 구성하고 있다.

다음에 도 12로 나타내어지는 단위 회로의 동작에 대해 설명한다.

도 13은 도 12에 나타내어지는 단위 회로의 동작을 도시하는 타이밍 차트이다. 여기에는, 클록 신호 CLK1, xCLK1 및 xCLK2, 입력 단자(85)에서의 전압 파형, RST 단자에서의 전압 파형, 제어선 Qnode에서의 전압 파형(제1 신호), 제어선 Hnode에서의 전압 파형(제2 신호), 및 출력 단자(86)에서의 전압 파형이 도시되어 있다. 클록 신호 CLK1, xCLK1 및 xCLK2는, 모두 VDD1과 VSS1의 2상을 취하는 신호이다. 또한 이하의 설명에 있어서, 특별히 언급이 없는 한, 하이레벨은 전원 전압 VDD1, 로우레벨은 전원 전압 VSS1인 것으로 한다.

도 13에서는 우선, 기간 (A′)에 있어서 RST 단자에 리셋 신호를 입력한다. 또한 RST 단자 및 리셋 신호는 필요에 따라 부여하면 되고, 본 회로에 필수의 구성은 아니다. 기간 (A′)에 있어서 RST 단자에 리셋 신호가 입력된 결과, 트랜지스터(95a)가 ON하므로, 제어선 Hnode는 확실하게 하이레벨이 된다. 따라서 트랜지스터(92 및 93b)는 ON된 상태이다.

또 기간 (A′)에 있어서 RST 단자에 리셋 신호가 입력된 결과, 트랜지스터(93d)도 ON하므로, 제어선 Qnode는 확실하게 로우레벨이 된다.

따라서 기간 (A′)에서는, 출력 단자(86)는 제1 트랜지스터(21)가 OFF이며, 또한 제2 트랜지스터(22)가 ON이므로 로우레벨이다. 기간 (A′)로부터 기간 (A)까지는, 콘덴서(97) 및 콘덴서(98) 등에 의해 이 상태가 유지된다.

기간 (B)에서는, 입력 단자(85)에 하이레벨이 입력되고, 또한 XCLK1은 하이레벨이므로, 트랜지스터(95a 및 95b)는 OFF이며, 트랜지스터(94a 및 94b)가 ON한다. 여기에서, 트랜지스터(94a 및 94b)의 트랜지스터 사이즈는, xCLK1과 입력 단자가 어느 쪽이나 하이레벨이 된 경우에, 제어선 Hnode가 로우레벨이 되도록 설정되어 있다. 따라서 제어선 Hnode는 로우레벨이 된다.

또 기간 (B)에서는, 입력 단자(85)에 하이레벨이 입력된 결과, 트랜지스터(91 및 93a)가 ON이며, 트랜지스터(93b)는 OFF이므로, 제어선 Qnode는 하이레벨이 된다. 이 때, 제1 트랜지스터가 ON이고, 또한 제2 트랜지스터(22)가 OFF이지만, CLK1이 로우레벨이므로, 출력 단자(86)는 로우레벨이다.

또 기간 (B)에서는, 용량 소자(29)는 제어선 Qnode에 인가된 하이레벨의 전압에 의해 충전된다.

이어지는 기간 (C)에서는, 입력 단자(85)는 로우레벨이 되어, 트랜지스터(91 및 93a)가 OFF하므로, 제어선 Qnode는 플로팅 상태가 된다. 여기에서 CLK1이 하이레벨로 상승하므로, 실시 형태 1에서 설명한 부트스트랩 동작에 의해, 제어선 Qnode는 기간 (B)에서 용량 소자(29)에 충전된 전압에, CLK1의 하이레벨을 더한 전압이 된다. 구체적으로는 제어선 Qnode는, 이상적인 상태에 있어서 2×VDD1의 전압이 된다.

기간 (C)에서는, 제어선 Hnode는, 출력 단자(86)의 전압이 트랜지스터(95b)의 역치 전압을 초과할 때까지는, 트랜지스터(94a, 94b, 95a 및 95b)가 OFF이므로, 플로팅 상태이다. 출력 단자(86)의 전압이 트랜지스터(95b)의 역치 전압을 초과하고 나서는, 트랜지스터(95b)가 ON하므로, 제어선 Hnode는 로우레벨이다.

출력 단자(86)는, 제어선 Qnode에 상술한 전압이 인가되고, 여기에서 CLK1이 하이레벨로 상승하므로, 하이레벨로 상승된다.

기간 (D)에서는, XCLK1은 하이레벨이고, 트랜지스터(94a)가 ON하므로, 제어선 Hnode는 하이레벨이 된다.

이에 반해 제어선 Qnode는, 기간 (D)의 전반은, 기간 (C)에 이어서 플로팅 상태이므로 하이레벨이다. 이에 의해, 버퍼 회로(20)의 동작에서 설명한 바와 같이, 출력 단자(86)의 하이레벨은 가파르게 하강한다. 또 기간 (D)의 후반에서는, xCLK2가 하이레벨로 상승함과 더불어, 트랜지스터(93c)가 ON한다. 또한 이 때 제어선 Hnode의 하이레벨에 따라 트랜지스터(92 및 93b)는 ON이므로, 제어선 Qnode는 로우레벨이 된다.

이상 설명한 바와 같이, 버퍼 회로(20)는, 표시 장치의 화소 회로에 이용되는 시프트 레지스터(논리 회로(42)와 버퍼 회로(20)로 구성되는 단위 회로)에 적용할 수 있다. 이에 의해, 통상 하강 시간의 고속화를 목적으로 하여, 채널 사이즈가 크게 형성되는 제2 트랜지스터(22)의 사이즈를 작게 할 수 있다. 요컨대, 시프트 레지스터에 있어서도 회로 면적을 삭감할 수 있다.

또 논리 회로(42)는, 도 12의 회로로 한정되지 않는다.

도 14는 다른 논리 회로를 이용한 단위 회로의 회로 구성의 일례를 도시하는 도면이다.

도 14로 나타내어지는 단위 회로는, 3개의 클록선과, 입력 단자(85)에 입력되는 전단의 펄스 출력을 이용하여, Scan선에 필요한 펄스를 출력 단자(86)에 출력하는 회로이다.

버퍼 회로(20)는 실시 형태 1에서 설명한 것과 동일하다. 또한 실시 형태 1과 동일하게, 도면 중의 제어선 Qnode는 버퍼 회로(20)의 입력 단자(24)이며, 제어선 Hnode는 버퍼 회로(20)의 입력 단자(25)이다.

논리 회로(43)는, 5개의 트랜지스터(103a, 104a, 104b, 105a, 및 105b)와, 2개의 콘덴서(107 및 108)로 구성된다. 또한 2개소에 설치된 콘덴서(107 및 108)는, 접속된 신호선의 전위를 유지하기 위해 설치된다. 이 때문에, 필수의 구성은 아니다.

트랜지스터(103a)는, 제어선 Qnode에, 및 버퍼 회로(20)의 제1 트랜지스터(21)의 도통 및 비도통을 제어하는 제1 신호를 출력하는 제1 신호 생성부(93)를 구성하고 있다.

또 트랜지스터(104a, 104b, 105a, 및 105b)는, 제어선 Hnode에, 버퍼 회로(20)의 제2 트랜지스터(22)의 도통 및 비도통을 제어하는 제2 신호를 출력하는 제2 신호 생성부(94)를 구성하고 있다.

도 12의 회로 구성과의 차이는, 트랜지스터(94a 및 94b)의 트랜지스터 사이즈의 조정에 의해, 제어선 Hnode의 논리(하이레벨·로우레벨)를 결정하는 구성이 없는 점이다. 이에 의해, 각각의 트랜지스터는 개별적으로 최적인 사이즈로 설계가 가능하다.

다음에, 도 14로 나타내어지는 단위 회로의 동작에 대해 설명한다.

도 15는 도 12로 나타내어지는 단위 회로의 동작을 도시하는 타이밍 차트이다. 여기에는, 클록 신호 CLK1, CLK2 및 CLK3, 입력 단자(85)에서의 전압 파형, RST 단자에서의 전압 파형, 제어선 Qnode에서의 전압 파형(제1 신호), 제어선 Hnode에서의 전압 파형(제2 신호), 및 출력 단자(86)에서의 전압 파형이 도시되어 있다. 클록 신호 CLK1, CLK2 및 CLK3은, 모두 VDD1과 VSS1의 2상을 취하는 신호이다. 또한 이하의 설명에 있어서, 특별히 언급이 없는 한, 하이레벨은 전원 전압 VDD1, 로우레벨은 전원 전압 VSS1인 것으로 한다.

도 15에서는, 우선, 기간 (A′)에 있어서 RST 단자에 리셋 신호를 입력한다. 또한 RST 단자 및 리셋 신호는 필요에 따라 부여하면 되고, 본 회로에 필수인 구성은 아니다.

기간 (A′)에 있어서 RST 단자에 리셋 신호가 입력된 결과, 트랜지스터(105a)가 ON하므로, 제어선 Hnode는 확실하게 하이레벨이 된다.

또 기간 (A′)에 있어서, CLK1이 하이레벨이므로, 트랜지스터(103a)가 ON하여, 제어선 Qnode는 입력 단자(85)와 도통 상태이다. 따라서 제어선 Qnode는 입력 단자(85)와 동일하게 로우레벨이 된다.

따라서 기간 (A′)에 있어서, 출력 단자(86)는, 제1 트랜지스터(21)가 OFF이며, 또한 제2 트랜지스터(22)가 ON이므로 로우레벨이다. 기간 (A′)로부터 기간 (A)까지는, 콘덴서(107 및 108) 등에 의해 이 상태가 유지된다.

기간 (B)에서는, 입력 단자(85)에 하이레벨이 입력되므로, 트랜지스터(104b)는 ON이며, 제어선 Hnode는 로우레벨이 된다.

또 기간 (B)에서는, 입력 단자(85)에 더하여, CLK1도 하이레벨이므로, 트랜지스터(103a)가 ON하여, 제어선 Qnode는 하이레벨이 된다.

따라서 기간 (B)에서는, 출력 단자(86)는 로우레벨이다.

또 기간 (B)에서는, 용량 소자(29)는, 제어선 Qnode에 인가된 하이레벨의 전압에 의해 충전된다.

이어지는 기간 (C)에서는, 입력 단자(85)는 로우레벨이 되어, 트랜지스터(104b)가 OFF한다. 이 때문에, 제어선 Hnode는, 출력 단자(86)의 전압이 트랜지스터(105b)의 역치 전압을 초과할 때까지는, 트랜지스터(104a, 104b, 105a 및 105b)가 OFF이므로, 플로팅 상태이다. 출력 단자(86)의 전압이 트랜지스터(105b)의 역치 전압을 초과하고 나서는, 트랜지스터(105b)가 ON하므로, 제어선 Hnode는 로우레벨이다.

또 기간 (C)에서는, 입력 단자(85)에 더하여, CLK1도 로우레벨이므로, 트랜지스터(103a)가 OFF하여, 제어선 Qnode는 플로팅 상태가 된다. 여기에서 CLK2가 하이레벨로 상승하므로, 실시 형태 1에서 설명한 부트스트랩 동작에 의해, 제어선 Qnode는, 기간 (B)에서 용량 소자(29)에 충전된 전압에, CLK1의 하이레벨을 더한 전압이 된다. 구체적으로는 제어선 Qnode는, 이상적인 상태에 있어서 2×VDD1의 전압이 된다.

기간 (C)에서는, 출력 단자(86)는, 제어선 Qnode에 상술한 전압이 인가되고, 여기에서 CLK2가 하이레벨로 상승하므로, 하이레벨로 상승된다.

기간 (D)에서는, CLK3은 하이레벨이며, 트랜지스터(104a)가 ON하므로, 제어선 Hnode는, 하이레벨이 된다.

또 기간 (D)에서는, 제어선 Qnode는, 기간 (C)에 이어서 플로팅 상태이므로 하이레벨이다. 이에 의해, 버퍼 회로(20)의 동작에서 설명한 바와 같이, 출력 단자(86)의 하이레벨은 가파르게 하강한다.

이상 설명한 바와 같이, 단위 회로에 이용되는 논리 회로는, 도 12로 나타내어지는 회로에 한정되지 않는다. 또한 논리 회로는, 버퍼 회로(20)를 Scan선 구동 회로 및 Merge선 구동 회로로서 적절히 기능시킬 수 있는 회로이면 도 12, 도 14 이외의 회로 구성이어도 된다.

(실시 형태 3)

실시 형태 3에서는, 표시 장치에 있어서, 실시 형태 2와는 상이한 구성의 시프트 레지스터에, 버퍼 회로(20)를 적용하는 예에 대해 설명한다. 또한 표시 장치 전체의 구성은, 도 9로 나타내어지는 구성과 동일한 것으로 한다. 그 외의 구성 요소에 대해서도, 실시 형태 1 및 실시 형태 2와 동일한 부호가 붙여진 구성 요소에 대해서는, 동일한 동작, 기능인 것으로 하여 설명을 생략한다.

도 16은 실시 형태 3에 따른 주사선 구동 회로(65)와 표시부(63)의 접속 관계를 도시하는 도면이다.

주사선 구동 회로(65)는, 주사선(51) 중 Scan 신호용의 주사선(51a, 52a, ‥)에 구동 신호를 출력하는 시프트 레지스터(74)와, 주사선(51) 중 Merge 신호용의 주사선(51b, 52b, ‥)에 구동 신호를 출력하는 시프트 레지스터(75)로 구성된다.

시프트 레지스터(74 및 75)가, 실시 형태 2의 시프트 레지스터(72 및 73)와 상이한 점은, 1개의 단위 회로가 1개의 논리 회로(42)와 2개의 버퍼 회로(20a 및 20b)를 구비하는 점이다.

구체적으로는 Scan 신호용의 시프트 레지스터(74)는, 논리 회로(42)와, 버퍼 회로(20a)와, 버퍼 회로(20b)로 구성되는 복수의 단위 회로(제1 단위 회로(74a), 제2 단위 회로(74b), ‥)가 다단(직렬)으로 접속되어 구성되어 있다.

Merge 신호용의 시프트 레지스터(75)도, 시프트 레지스터(74)와 동일하게, 논리 회로(42)와, 버퍼 회로(20a)와, 버퍼 회로(20b)로 구성되는 복수의 단위 회로(제1 단위 회로(75a), 제2 단위 회로(75b), ‥)가 다단(직렬)으로 접속되어 구성되어 있다.

시프트 레지스터(74 및 75)를 구성하는 단위 회로의 각각에 있어서, 버퍼 회로(20a) 및 버퍼 회로(20b)는, 모두, 논리 회로(42)로부터 출력되는 2개의 제어 신호를 입력으로 하여 구동 신호를 출력한다. 버퍼 회로(20b)는, 주사선(51)을 구동하기 위한 구동 신호를 출력한다. 한편 버퍼 회로(20a)는, 다음 단의 단위 회로에 신호를 출력한다.

이와 같이, 이 시프트 레지스터(74 및 75)의 각 단위 회로에서는, 출력단은, 전류 구동 능력이 상이한 2개의 병렬 접속된 버퍼 회로(20a 및 20b)로 구성된다.

버퍼 회로(20a)는, 콘덴서(37)에 Data 전압에 따른 전압을 인가하기 위해 큰 전류가 필요해지는 구동 신호를 출력할 필요가 있다. 이에 반해, 버퍼 회로(20b)는, 큰 전류는 필요하게 되지 않지만 라운딩이 없는 파형의 구동 신호를 출력할 필요가 있다.

따라서 이와 같이, 주사선(51)을 구동하기 위한 버퍼 회로(20b)와, 다음 단의 단위 회로에 신호를 출력하는 버퍼 회로(20a)를 별개의 구성으로 함으로써, 큰 구동 전류를 필요로 하지 않는 버퍼 회로(20a)가 갖는 트랜지스터 사이즈를 작게 구성할 수 있다. 구동 전류의 능력이 필요하지 않으므로, 버퍼 회로(20a)가 갖는 트랜지스터의 게이트 폭은, 버퍼 회로(20b)가 갖는 트랜지스터의 게이트 폭의 2~100분의 1 정도로 작게 할 수 있기 때문이다.

이에 의해, 구동 신호와 다음 단으로의 신호가 공통의 출력부로부터 출력되는 구성에 비해, 버퍼 회로(20)에 기인하는 관통 전류(전력 소비)가 억제된다.

또 주사선(51)을 구동하기 위한 버퍼 회로(20b)와, 다음 단의 단위 회로에 신호를 출력하는 버퍼 회로(20a)를 별개의 구성으로 함으로써, 주사선(51)을 구동하는 신호 전압과, 다음 단의 회로에 출력하는 신호 전압을 각각 다르게 설정할 수도 있다.

다음에, 단위 회로의 상세한 구성에 대해 설명한다.

도 17은 실시 형태 3에 따른 단위 회로의 회로 구성의 일례를 도시하는 도면이다.

버퍼 회로(20a 및 20b)는, 실시 형태 1에서 설명한 버퍼 회로(20)와 동일하다. 또한 실시 형태 1과 동일하게, 도면 중의 제어선 Qnode는 버퍼 회로(20a)의 입력 단자(24a) 및 버퍼 회로(20b)의 입력 단자(24b)이다. 동일하게 제어선 Hnode는 버퍼 회로(20a)의 입력 단자(25a)이며, 버퍼 회로(20b)의 입력 단자(25b)이다.

논리 회로(42)는, 도 12로 나타내어지는 논리 회로와 동일하다. 또한 트랜지스터(95b)의 게이트는, 버퍼 회로(20a)의 출력 단자(86a)(다음 단의 회로의 입력 단자 Input2)에 접속되어 있다.

도 17에 나타내어지는 단위 회로에서는, 버퍼 회로(20a) 및 버퍼 회로(20b)에 상이한 클록 신호 CLK1a 및 CLK1b가 공급되는 경우의 단위 회로가 도시되어 있는 것이 특징이다. 또한 클록 신호 CLK1a 및 CLK1b의 하이레벨은 전원 전압 VDD1, 로우레벨은 전원 전압 VSS1이지만, 저전압원(27b)의 전압은 VSS2이다.

여기에서, CLK1b의 로우레벨 전압(제2 전압) VSS1은, 저전압원(27b)의 전압(제3 전압) VSS2보다 낮다.

이에 의해, 제2 트랜지스터(22b)에 대해, 오프 제어를 행할 때, 제2 트랜지스터(22b)의 게이트·소스간 전압을 음의 값으로 설정하는 것이 가능해져, 제2 트랜지스터(22b)가 디프레션 특성을 갖는 경우에 있어서, 리크 전류를 적게 하는 것이 가능하다.

또 상술한 바와 같이, 제2 트랜지스터(22a)에 비해, 제2 트랜지스터(22b)의 사이즈는 2~100배 정도 커진다. 따라서 제2 트랜지스터(22b)의 리크 전류는 커지기 쉬우므로, 본 구성과 같이, CLK1b의 로우레벨 전압을, 저전압원(27b)의 전압보다 낮게 하는 것은, 소비 전력의 저감에 매우 유효하다.

또한 CLK1b의 로우레벨 전압을, 저전압원(27b)의 전압보다 낮게 하는 것은, 출력 단자(86b)에 출력되는 신호의 하강 시간을 더욱 단축시키는 것도 가능하다.

도 18은 도 17에 나타내어지는 단위 회로의 동작을 도시하는 타이밍 차트이다.

여기에는, 클록 신호 CLK1b, 제어선 Qnode에서의 전압 파형(제1 신호), 제어선 Hnode에서의 전압 파형(제2 신호), 및 출력 단자(86)에서의 전압 파형이 도시되어 있다.

도 18에 있어서, 기간 (A)에서는, 제1 신호 생성부(93)에 의해 제어선 Qnode가 로우레벨(VSS1)이 되고, 또한 제2 신호 생성부(94)에 의해 제어선 Hnode가 하이레벨(VDD1)이 된다. 따라서 버퍼 회로(20b)에서는, 제1 트랜지스터(21b)가 오프하고, 또한 제2 트랜지스터(22b)가 온하므로, 출력 단자(86b)에는 기준 전압 VSS2가 출력된다.

기간 (B)에서는, 제1 신호 생성부(93)에 의해 제어선 Qnode가 하이레벨(전원 전압 VDD1)이 되고, 또한 제2 신호 생성부(94)에 의해 제어선 Hnode가 로우레벨(기준 전압 VSS1)이 된다. 따라서 버퍼 회로(20b)에서는, 제1 트랜지스터(21b)가 온하고, 또한 제2 트랜지스터(22b)가 오프하므로, 출력 단자(86b)에는, 클록 신호 CLK1b의 전위(기준 전압 VSS2)가 출력(기준 전압 VSS2인 채로 유지)된다.

기간 (C)에서는, 제1 신호 생성부(93)가 하이 임피던스 출력이 되고, 제1 신호 생성부(93)와 제1 트랜지스터(21b) 및 제1 트랜지스터(21a)의 게이트(제어 단자)는 전기적으로 절단된다. 한편, 제2 신호 생성부(94)에 의해 제어선 Hnode는 로우레벨(기준 전압 VSS1)로 유지된다. 그리고 제1 트랜지스터(21b)를 통과하는 클록 신호 CLK1b가 상승하고, 그 레벨 변화가 용량 소자(29b)를 통해 제1 트랜지스터(21b)의 게이트에 정귀환되어 부트스트랩이 일어나므로, 제1 트랜지스터(21b)의 온이 유지되며, 출력 단자(86b)에는 클록 신호 CLK1b의 하이레벨(전원 전압 VDD1이 출력된다.

기간 (D)에서는, 제1 신호 생성부(93)의 하이 임피던스 출력은 유지되며, 또한 제2 신호 생성부(94)에 의해 제어선 Hnode가 하이레벨(전원 전압 VDD1)이 된다. 그리고 제1 트랜지스터(21b)를 통과하는 클록 신호 CLK1b가 하강하므로, 출력 단자(86b)에 축적되어 있었던 전하는, 온하고 있는 제1 트랜지스터(21b)를 통해 기준 전압 VSS1에 인입된다. 동일하게, 출력 단자(86b)에 축적되어 있었던 전하는, 제2 트랜지스터(22b)를 통해 기준 전압 VSS2에 인입된다.

따라서 출력 단자(86b)의 전압은, 도 18에 나타내는 바와 같이, VSS1까지 가파르게 하강한 후(오버드라이브 구동), VSS2 레벨(로우레벨)이 된다. 요컨대 실시 형태 1보다 더욱 하강 시간을 단축할 수 있다.

기간 (E)에서는 기간 (A)와 동일한 동작이 된다.

또한 VSS2와 VSS1의 전위차이지만, (제2 트랜지스터(22b)의 역치 전압-1)V보다 큰 전위차로 소비 전력 삭감에 가장 효과적이다.

또 VSS1의 전압을 더욱 낮게 함으로써, 출력 단자(86b)의 신호의 하강 시간을 단축할 수 있지만, 이 경우, 버퍼 회로(20b)에 있어서의 하이레벨과 로우레벨의 전위차가 커지므로, 버퍼 회로(20b)에서의 소비 전력이 커진다. 따라서 VSS1은 최대여도 (제2 트랜지스터(22b)의 역치 전압-5)V 정도로 해 두는 것이 바람직하다.

이상, 본 발명의 한 양태에 따른 버퍼 회로 및 그 구동 방법에 대해, 실시 형태에 의거하여 설명하였다.

본 발명의 버퍼 회로, 및 버퍼 회로의 구동 방법은, 출력 신호의 하강 시간의 단축과, 회로 면적의 축소, 및 소비 전력의 저감을 동시에 만족하는 것이 가능하다.

또 예를 들면, 본 발명에 따른 버퍼 회로는, 표시 장치의 시프트 레지스터에 적용할 수 있으며, 도 19에 기재된 바와 같은 박형 플랫 TV에 내장된다. 이에 의해, 저소비 전력화, 고집적화 등, 성능이 향상된 고정밀한 박형 플랫 TV가 실현된다.

또한 본 발명은, 이들 실시 형태 또는 그 변형예에 한정되는 것은 아니다. 본 발명의 취지를 일탈하지 않는 한, 당업자가 생각해낸 각종 변형을 본 실시 형태 또는 그 변형예에 실시한 것, 혹은 다른 실시 형태 또는 그 변형예에 있어서의 구성 요소를 조합하여 구축되는 형태도, 본 발명의 범위 내에 포함된다.

예를 들면, 본 실시 형태에서는, 버퍼 회로를 구성하는 트랜지스터는 n형의 트랜지스터였지만, 이것에 한정되는 것은 아니다. 버퍼 회로를 구성하는 트랜지스터는, p형의 트랜지스터로 구성되어도 되고, n형의 트랜지스터와 p형의 트랜지스터가 혼재되어 있어도 된다. 또 버퍼 회로를 구성하는 트랜지스터는, MOS 트랜지스터, MIS 트랜지스터 중 어느 것이어도 된다.

또 버퍼 회로를 구성하는 트랜지스터는, 비정질 실리콘 TFT, 폴리실리콘 TFT, 산화물 TFT 등, 특별히 한정되는 것은 아니다. 본 발명의 버퍼 회로는, 특히, 캐리어 이동도가 낮고, 채널 사이즈가 큰 TFT나, 디프레션 특성을 갖는 TFT에서 유효하다.

또 버퍼 회로는, 트랜지스터 이외의 스위칭 소자로 구성되어도 된다. 요컨대 버퍼 회로는, 스위칭 소자가 출력 단자를 통해 직렬로 접속된 구성이어도 된다.

또 본 발명은, 유기 EL 디스플레이에 한정되지 않으며, 액티브 매트릭스형 표시 장치이면, 액정 표시 장치 등이어도 적용 가능하다.

[산업상의 이용 가능성]

본 발명의 버퍼 회로, 및 버퍼 회로의 구동 방법은, 표시 장치의 시프트 레지스터에 적용 가능하며, 주사선 구동 신호의 하강 시간을 단축하여 회로 면적을 축소할 수 있다. 따라서 예를 들면, TV, 컴퓨터, 조명 장치 등에 이용되는 유기 EL 표시 장치 등으로서 이용할 수 있다.

10, 20, 20a, 20b : 버퍼 회로
11, 12, 91, 92, 93a, 93b, 93c, 93d, 94a, 94b, 95a, 95b, 103a, 104a, 104b, 105a, 105b : 트랜지스터
13, 23 : 클록 신호원
14, 15, 24, 24a, 24b, 25, 25a, 25b : 입력 단자
16, 26, 86, 86a, 86b : 출력 단자
17, 27, 27b : 저전압원
19, 29, 29a, 29b : 용량 소자
21, 21a, 21b : 제1 트랜지스터
22, 22a, 22b : 제2 트랜지스터
28 : 제어부
31 : 화소 회로
32, 33, 34 : 스위칭 트랜지스터
35 : 구동 트랜지스터
36 : 유기 EL 소자
37, 96, 97, 98, 107, 108 : 콘덴서
41 : 신호선
42, 43 : 논리 회로
51, 51a, 51b : 주사선
61 : 표시 장치
62 : 제어 회로
63 : 표시부
64 : 신호선 구동 회로
65 : 주사선 구동 회로
72, 73, 74, 75 : 시프트 레지스터
72a, 73a, 74a, 75a : 제1 단위 회로
72b, 73b, 74b, 75b : 제2 단위 회로
85 : 입력 단자
87 : Scan 펄스
93 : 제1 신호 생성부
94 : 제2 신호 생성부

Claims (6)

1. 출력 단자와, 제1 전압, 및 상기 제1 전압보다 낮은 제2 전압을 포함하는 클록 신호의 신호원에 접속되어, 상기 제1 전압을 상기 출력 단자에 공급하기 위한 제1 트랜지스터와, 상기 제1 전압보다 낮은 제3 전압을 공급하는 전압원에 접속되어, 상기 제3 전압을 상기 출력 단자에 공급하기 위한 제2 트랜지스터를 구비하는 버퍼 회로의 구동 방법으로서,
   상기 클록 신호가 상기 제1 전압인 기간에 있어서, 상기 제1 트랜지스터를 도통시키고,
   상기 클록 신호가 상기 제1 전압인 기간에 이어지는, 상기 클록 신호가 상기 제2 전압인 기간에 있어서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터를 모두 도통시키며
   상기 제2 전압은, 상기 제3 전압보다 낮은 전위로 설정되어 있는, 버퍼 회로의 구동 방법.
2. 삭제
3. 출력 단자와,
   제1 전압, 및 상기 제1 전압보다 낮은 제2 전압을 포함하는 클록 신호의 신호선에 접속되어, 상기 제1 전압을 상기 출력 단자에 공급하기 위한 제1 트랜지스터와,
   상기 제1 전압보다 낮은 제3 전압을 공급하는 전압원에 접속되어, 상기 제3 전압을 상기 출력 단자에 공급하기 위한 제2 트랜지스터를 구비하며,
   상기 클록 신호가, 상기 제1 전압인 기간에 있어서, 상기 제1 트랜지스터는 도통 상태가 되도록 제어되고,
   상기 클록 신호가 제1 전압인 기간에 이어지는, 상기 클록 신호가 상기 제2 전압인 기간에 있어서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는, 모두 도통 상태가 되도록 제어되고,
   상기 제2 전압은, 상기 제3 전압보다 낮은 전위로 설정되어 있는, 버퍼 회로.
4. 삭제
5. 청구항 3에 있어서,
   상기 제1 트랜지스터의 게이트는, 상기 출력 단자와 용량 소자에 의해 접속되어 있는, 버퍼 회로.
6. 청구항 3 또는 청구항 5 중 어느 한 항에 기재된 버퍼 회로로 구성되는 출력부와, 논리 회로를 구비하는 단위 회로가 다단으로 접속되어 구성되는 시프트 레지스터로서,
   상기 논리 회로는,
   전단의 단위 회로로부터 입력되는 신호에 따라, 상기 제1 트랜지스터의 도통 및 비도통을 전환하기 위한 제1 신호를 생성하는 제1 신호 생성부와,
   상기 제2 트랜지스터의 도통 및 비도통을 전환하기 위한 제2 신호를 생성하는 제2 신호 생성부를 구비하는, 시프트 레지스터.

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