JP5659906B2 - インバータ回路および表示装置 - Google Patents
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Description
1.第1の実施の形態(図1〜図9)
2.第2の実施の形態(図10〜図15)
3.上記各実施の形態の変形例(図16〜図25)
4.第3の実施の形態(図26、図27)
5.適用例(図28〜図31)
6.従来技術の説明(図32〜図36)
7.参考技術の説明(図37、図38)
[構成]
図1は、本発明の第1の実施の形態に係るインバータ回路1の全体構成の一例を表したものである。インバータ回路1は、入力端子INに入力されたパルス信号の信号波形(例えば図2(A))をほぼ反転させたパルス信号(例えば図2(B))を出力端子OUTから出力するものである。インバータ回路1は、アモルファスシリコンやアモルファス酸化物半導体上に好適に形成されるものであり、例えば、互いに同一のチャネル型の7つのトランジスタTr1〜Tr7を備えたものである。インバータ回路1は、上記の7つのトランジスタTr1〜Tr7の他に、3つの容量素子C1〜C3と、入力端子INおよび出力端子OUTとを備えており、7Tr3Cの回路構成となっている。
C2(Vdd−Vss)/(C1+C2)>Vth5…(1)
次に、図3〜9を参照しつつ、インバータ回路1の動作の一例について説明する。図3は、インバータ回路1の動作の一例を表す波形図である。図4〜図9は、インバータ回路1の一連の動作の一例を表す回路図である。
ところで、例えば、図33に示したような従来のインバータ回路200は、2つのnチャネルMOS型のトランジスタTr1,Tr2が直列接続された単チャネル型の回路構成となっている。インバータ回路200では、例えば、図34に示したように、入力電圧VinがVssとなっている時、出力電圧VoutがVddとはならず、Vdd−Vth2となってしまう。つまり、出力電圧Voutには、トランジスタTr2の閾値電圧Vth2が含まれており、出力電圧Voutは、トランジスタTr2の閾値電圧Vth2のばらつきの影響を大きく受けてしまう。
図10は、本発明の第2の実施の形態に係るインバータ回路2の全体構成の一例を表したものである。インバータ回路2は、上記実施の形態のインバータ回路1と同様、入力端子INに入力されたパルス信号の信号波形(例えば図2(A))をほぼ反転させたパルス信号(例えば図2(B))を出力端子OUTから出力するものである。インバータ回路2は、上記実施の形態のインバータ回路1において、容量素子C3の容量を大きくするとともに、出力端子OUTと低電圧線LLとの間に補助容量Csubを設けたものであり、それらの点で、上記実施の形態のインバータ回路1の構成と相違する。以下では、まず、上記実施の形態のインバータ回路1において生じ得る課題について説明し、その後で、本実施の形態のインバータ回路2の特徴部分について説明するものとする。なお、補助容量Csubは、本発明の「第4容量素子」の一具体例に相当する。
上記実施の形態のインバータ回路1のトランジスタTr2のゲート電圧Vg2とソース電圧Vs2(出力電圧Vout)について考える。上述したように、トランジスタTr2のゲート電圧Vg2は、トランジスタTr7からの電流と、容量素子C3を介するトランジスタTr2のソース電圧Vs2の上昇とによって上昇する。このとき、トランジスタTr7からの電流は、トランジスタTr2のゲート電圧Vg2の上昇と共に減少してゆくので、トランジスタTr7がオフした後は、トランジスタTr2のゲート電圧Vg2はトランジスタTr2のソース電圧Vs2の上昇によってのみ上昇することになる。インバータ回路1において、トランジスタTr2のゲートには図11に示すような寄生容量Cgs2、Cgd2が存在する。そのため、トランジスタTr2のゲート電圧Vg2の変化量ΔVgは、トランジスタTr2のソース電圧Vs2の変化量ΔVsに対して、数1で示されるようにある一定の割合gで変化することとなる。この割合gをブートストラップゲインと呼ぶ。
一方、本実施の形態のインバータ回路2では、容量素子C3の容量が大きくなっており、さらに出力端子OUTと低電圧線LLとの間に補助容量Csubが設けられている。
上記第2の実施の形態において、例えば、図16に示したように、容量素子C3をなくしてもよい。この場合、トランジスタTr2のゲート−ソース間には、寄生容量Cgs2が存在しており、その寄生容量Cgs2によるブートストラップゲインが存在する。そのため、補助容量Csubを設けるだけで、トランジスタTr2のゲート−ソース間電圧Vgs2を大きくすることができる。その結果、入力電圧Vinがロー(Vss)からハイ(Vdd)に変移(上昇)した時に、出力電圧Voutとして、Vddを出力することができる。
図23は、本変形例に係るインバータ回路の動作の一例を表したものである。なお、図23には、遅延素子3として、図22(D)に示した回路構成を有するものが用いられたときの波形が示されている。本変形例に係るインバータ回路の基本的な動作は、図3〜図8に示すものと同様である。図3〜図8に示すものと相違する箇所は、入力電圧Vinがハイ(Vdd)からロー(Vss)に変移(低下)するときと、ロー(Vss)からハイ(Vdd)に変移(上昇)するときにある。
図26は、本発明の第3の実施の形態に係るインバータ回路3の全体構成の一例を表したものである。インバータ回路3は、インバータ回路1との関係では、容量素子C1を削除し、トランジスタTr7のゲート−ソース間に容量素子C6を追加したものに相当する。また、インバータ回路3は、インバータ回路1との関係では、トランジスタTr5のゲートと、トランジスタTr3のソースまたはドレインとを、抵抗R1を介して高電圧線LHに接続したものに相当する。さらに、インバータ回路3は、インバータ回路1との関係では、低電圧線LLを2つの低電圧線LL1,LL2に分け、一方の低電圧線LL1をトランジスタTr1,Tr4,Tr5に接続し、他方の低電圧線LL2を、抵抗R2を介してトランジスタTr3のソースおよびドレインのうち抵抗R1に未接続の端子に接続したものに相当する。なお、抵抗R2は、トランジスタTr3のオン抵抗を含んだものであり、具体的には、トランジスタTr3がオンしたときにトランジスタTr5のゲート電圧Vg5がトランジスタTr5のオン電圧より小さくなるような値となっている。
入力電圧Vinがハイ(Vdd)のときは、トランジスタTr3はオンしている。そのため、トランジスタTr5のゲート電圧Vg5は、高電圧線LHおよび低電圧線LL2の電位差を、抵抗R1,R2のそれぞれの抵抗値で分圧した値で決まる。例えば、高電圧線LHの電圧が15V、低電圧線LL2の電圧が−6Vとなっているとき、トランジスタTr5のゲート電圧Vg5は、1Vとなっている。このとき、トランジスタTr4もオンしているので、トランジスタTr7のゲート電圧Vg7は、低電圧線LL1の電圧Vss(例えば0V)となっている。各トランジスタTr1〜Tr7の閾値電圧が2Vとなっているとすると、トランジスタTr2,Tr5,Tr7は全て、オフしており、出力端子OUTからは低電圧線LL1の電圧と等しい電圧が出力される。
図28は、上記各実施の形態およびそれらの変形例に係るインバータ回路1,2,4,5の適用例の一例である表示装置100の全体構成の一例を表したものである。この表示装置100は、例えば、表示パネル110(表示部)と、駆動回路120(駆動部)とを備えている。
表示パネル110は、発光色の互いに異なる3種類の有機EL素子111R,111G,111Bが2次元配置された表示領域110Aを有している。表示領域110Aとは、有機EL素子111R,111G,111Bから発せられる光を利用して映像を表示する領域である。有機EL素子111Rは赤色光を発する有機EL素子であり、有機EL素子111Gは緑色光を発する有機EL素子であり、有機EL素子111Bは青色光を発する有機EL素子である。なお、以下では、有機EL素子111R,111G,111Bの総称として有機EL素子111を適宜、用いるものとする。
図29は、表示領域10A内の回路構成の一例を、後述の書込線駆動回路124の一例と共に表したものである。表示領域110A内には、複数の画素回路112が個々の有機EL素子111と対となって2次元配置されている。なお、本適用例では、一対の有機EL素子111および画素回路112が1つの画素113を構成している。より詳細には、図28に示したように、一対の有機EL素子111Rおよび画素回路112が1つの赤色用の画素113Rを構成し、一対の有機EL素子111Gおよび画素回路112が1つの緑色用の画素113Gを構成し、一対の有機EL素子111Bおよび画素回路112が1つの青色用の画素113Bを構成している。さらに、互いに隣り合う3つの画素113R,113G,113Bが1つの表示画素114を構成している。
次に、駆動回路120内の各回路について、図28、図29を参照して説明する。駆動回路120は、タイミング生成回路121、映像信号処理回路122、信号線駆動回路123、書込線駆動回路124、および電源線駆動回路125を有している。
まず、Vth補正の準備を行う。具体的には、書込線WSLの電圧がVoffとなっており、電源線DSLの電圧がVccHとなっている時(つまり有機EL素子111が発光している時)に、電源線駆動回路125が電源線DSLの電圧をVccHからVccLに下げる(T1)。すると、ソース電圧VsがVccLとなり、有機EL素子111が消光する。その後、信号線DTLの電圧がVofsとなっている時に書込線駆動回路124が書込線WSLの電圧をVoffからVonに上げ、駆動トランジスタTr100のゲートをVofsとする。
次に、Vthの補正を行う。具体的には、書込みトランジスタTr200がオンしており、信号線DTLの電圧がVofsとなっている間に、電源線駆動回路125が電源線DSLの電圧をVccLからVccHに上げる(T2)。すると、駆動トランジスタTr100のドレイン−ソース間に電流Idsが流れ、ソース電圧Vsが上昇する。その後、信号線駆動回路123が信号線DTLの電圧をVofsからVsigに切り替える前に、書込線駆動回路124が書込線WSLの電圧をVonからVoffに下げる(T3)。すると、駆動トランジスタTr100のゲートがフローティングとなり、Vthの補正が休止する。
Vth補正が休止している期間中は、例えば、先のVth補正を行った行(画素)とは異なる他の行(画素)において、信号線DTLの電圧のサンプリングが行われる。なお、このとき、先のVth補正を行った行(画素)において、ソース電圧VsがVofs−Vthよりも低いので、Vth補正休止期間中にも、先のVth補正を行った行(画素)において、駆動トランジスタTr100のドレイン−ソース間に電流Idsが流れ、ソース電圧Vsが上昇し、保持容量Csを介したカップリングによりゲート電圧Vgも上昇する。
次に、Vth補正を再び行う。具体的には、信号線DTLの電圧がVofsとなっており、Vth補正が可能となっている時に、書込線駆動回路124が書込線WSLの電圧をVoffからVonに上げ、駆動トランジスタTr100のゲートをVofsにする(T4)。このとき、ソース電圧VsがVofs−Vthよりも低い場合(Vth補正がまだ完了していない場合)には、駆動トランジスタTr100がカットオフするまで(ゲート−ソース間電圧VgsがVthになるまで)、駆動トランジスタTr100のドレイン−ソース間に電流Idsが流れる。その後、信号線駆動回路123が信号線DTLの電圧をVofsからVsigに切り替える前に、書込線駆動回路124が書込線WSLの電圧をVonからVoffに下げる(T5)。すると、駆動トランジスタTr100のゲートがフローティングとなるので、ゲート−ソース間電圧Vgsを信号線DTLの電圧の大きさに拘わらず一定に維持することができる。
Vth補正休止期間が終了した後、書き込みとμ補正を行う。具体的には、信号線DTLの電圧がVsigとなっている間に、書込線駆動回路124が書込線WSLの電圧をVoffからVonに上げ(T6)、駆動トランジスタTr1のゲートを信号線DTLに接続する。すると、駆動トランジスタTr100のゲート電圧Vgが信号線DTLの電圧Vsigとなる。このとき、有機EL素子111のアノード電圧はこの段階ではまだ有機EL素子111の閾値電圧Velよりも小さく、有機EL素子111はカットオフしている。そのため、電流Idsは有機EL素子111の素子容量(図示せず)に流れ、素子容量が充電されるので、ソース電圧VsがΔVyだけ上昇し、やがてゲート−ソース間電圧VgsがVsig+Vth−ΔVyとなる。このようにして、書き込みと同時にμ補正が行われる。ここで、駆動トランジスタTr100の移動度μが大きい程、ΔVyも大きくなるので、ゲート−ソース間電圧Vgsを発光前にΔVyだけ小さくすることにより、画素113ごとの移動度μのばらつきを取り除くことができる。
最後に、書込線駆動回路124が書込線WSLの電圧をVonからVoffに下げる(T7)。すると、駆動トランジスタTr100のゲートがフローティングとなり、駆動トランジスタTr100のドレイン−ソース間に電流Idsが流れ、ソース電圧Vsが上昇する。その結果、有機EL素子111に閾値電圧Vel以上の電圧が印加され、有機EL素子111が所望の輝度で発光する。
Claims (19)
- 互いに同一チャネル型の第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタ、第5トランジスタ、第6トランジスタおよび第7トランジスタと、
第1容量素子、第2容量素子および第3容量素子と、
入力端子および出力端子と
を備え、
前記第1トランジスタは、前記入力端子の電圧と第1電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第1電圧線との電気的な接続を継断するようになっており、
前記第2トランジスタは、当該第2トランジスタのゲート電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第2電圧線と前記出力端子との電気的な接続を継断するようになっており、
前記第3トランジスタは、前記入力端子の電圧と第3電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第5トランジスタのゲートと前記第3電圧線との電気的な接続を継断するようになっており、
前記第4トランジスタは、前記入力端子の電圧と第4電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第5トランジスタのソースまたはドレインである第1端子と前記第4電圧線との電気的な接続を継断するようになっており、
前記第1容量素子および前記第2容量素子は、前記入力端子と前記第5トランジスタのゲートとの間に直列に挿入されており、
前記第1容量素子と前記第2容量素子との電気的な接続点が、前記第1端子に電気的に接続されており、
前記第3容量素子は、前記第2トランジスタのゲートと前記出力端子との間に挿入されており、
前記第5トランジスタは、前記第1容量素子の端子間電圧またはそれに対応する電圧に応じて第5電圧線と前記第1端子との電気的な接続を継断するようになっており、
前記第6トランジスタは、前記入力端子の電圧と第6電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第2トランジスタのゲートと前記第6電圧線との電気的な接続を継断するようになっており、
前記第7トランジスタは、前記第1端子の電圧と前記第2トランジスタのゲート電圧との電位差またはそれに対応する電位差に応じて第7電圧線と前記第2トランジスタのゲートとの電気的な接続を継断するようになっている
インバータ回路。 - 互いに同一チャネル型の第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタ、第5トランジスタ、第6トランジスタおよび第7トランジスタと、
第1容量素子、第2容量素子および第3容量素子と、
入力端子および出力端子と
を備え、
前記第1トランジスタのゲートは前記入力端子に電気的に接続され、前記第1トランジスタのドレインまたはソースは第1電圧線に電気的に接続され、前記第1トランジスタのドレインおよびソースのうち前記第1電圧線に未接続の端子は前記出力端子に電気的に接続され、
前記第2トランジスタのゲートは前記第7トランジスタのドレインまたはソースに電気的に接続され、前記第2トランジスタのドレインまたはソースは第2電圧線に電気的に接続され、前記第2トランジスタのドレインおよびソースのうち前記第2電圧線に未接続の端子は前記出力端子に電気的に接続され、
前記第3トランジスタのゲートは前記入力端子に電気的に接続され、前記第3トランジスタのドレインまたはソースは第3電圧線に電気的に接続され、前記第3トランジスタのドレインおよびソースのうち前記第3電圧線に未接続の端子は前記第5トランジスタのゲートに電気的に接続され、
前記第4トランジスタのゲートは前記入力端子に電気的に接続され、前記第4トランジスタのドレインまたはソースは第4電圧線に電気的に接続され、前記第4トランジスタのドレインおよびソースのうち前記第4電圧線に未接続の端子は前記第7トランジスタのゲートに電気的に接続され、
前記第5トランジスタのドレインまたはソースは第5電圧線に電気的に接続され、前記第5トランジスタのドレインおよびソースのうち前記第5電圧線に未接続の端子は前記第7トランジスタのゲートに電気的に接続され、
前記第6トランジスタのゲートは前記入力端子に電気的に接続され、前記第6トランジスタのドレインまたはソースは第6電圧線に電気的に接続され、前記第6トランジスタのドレインおよびソースのうち前記第6電圧線に未接続の端子は前記第2トランジスタのゲートに電気的に接続され、
前記第7トランジスタのドレインまたはソースは第7電圧線に電気的に接続され、前記第7トランジスタのドレインおよびソースのうち前記第7電圧線に未接続の端子は前記第2トランジスタのゲートに電気的に接続され、
前記第1容量素子および前記第2容量素子は、前記入力端子と前記第5トランジスタのゲートとの間に直列に挿入され、
前記第1容量素子と前記第2容量素子との電気的な接続点が、前記第7トランジスタのゲートに電気的に接続され、
前記第3容量素子は、前記第2トランジスタのゲートと前記出力端子との間に挿入されている
インバータ回路。 - 前記第2容量素子は、前記第1トランジスタのゲート側に挿入されており、
前記第2容量素子の容量は、前記第1容量素子の容量よりも大きくなっている
請求項1または請求項2に記載のインバータ回路。 - 前記第1容量素子および前記第2容量素子のそれぞれの容量は、以下の式を満たす
請求項3に記載のインバータ回路。
C2(Vdd−Vss)/(C1+C2)>Vth5
C1:前記第1容量素子の容量
C2:前記第2容量素子の容量
Vdd:前記第2電圧線の電圧
Vss:前記第1電圧線の電圧
Vth5:前記第5トランジスタの閾値電圧 - 前記第1電圧線、前記第3電圧線、前記第4電圧線および前記第6電圧線は、互いに同電位となっている
請求項1または請求項2に記載のインバータ回路。 - 前記第2電圧線、前記第5電圧線および前記第7電圧線は、前記第1電圧線、前記第3電圧線、前記第4電圧線および前記第6電圧線の電圧よりも高電圧を出力する電源に接続されている
請求項5に記載のインバータ回路。 - 前記出力端子と前記第1電圧線との間に第4容量素子をさらに備えた
請求項1または請求項2に記載のインバータ回路。 - 前記入力端子に入力された信号電圧の波形を鈍らせた電圧を前記第3トランジスタのゲートに入力する遅延素子をさらに備えた
請求項1または請求項2に記載のインバータ回路。 - 互いに同一チャネル型の第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタ、第5トランジスタ、第6トランジスタおよび第7トランジスタと、
入力端子および出力端子と、
前記入力端子に電気的に接続された第2端子、前記第7トランジスタのゲートに電気的に接続された第3端子、および前記第5トランジスタのゲートに電気的に接続された第4端子を有し、前記第2端子に立下り電圧または立上り電圧が入力されている時に前記第3端子のトランジェントを前記第4端子のトランジェントよりも緩やかにする制御素子と
を備え、
前記第1トランジスタは、前記入力端子の電圧と第1電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第1電圧線との電気的な接続を継断するようになっており、
前記第2トランジスタは、当該第2トランジスタのゲート電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第2電圧線と前記出力端子との電気的な接続を継断するようになっており、
前記第3トランジスタは、前記入力端子の電圧と第3電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第5トランジスタのゲートと前記第3電圧線との電気的な接続を継断するようになっており、
前記第4トランジスタは、前記入力端子の電圧と第4電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第5トランジスタのソースまたはドレインである第1端子と前記第4電圧線との電気的な接続を継断するようになっており、
前記第5トランジスタは、前記第4端子と前記第3端子との間の端子間電圧またはそれに対応する電圧に応じて第5電圧線と前記第1端子との電気的な接続を継断するようになっており、
前記第6トランジスタは、前記入力端子の電圧と第6電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第2トランジスタのゲートと前記第6電圧線との電気的な接続を継断するようになっており、
前記第7トランジスタは、前記第1端子の電圧と前記第2トランジスタのゲート電圧との電位差またはそれに対応する電位差に応じて第7電圧線と前記第2トランジスタのゲートとの電気的な接続を継断するようになっている
インバータ回路。 - 互いに同一チャネル型の第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタ、第5トランジスタ、第6トランジスタおよび第7トランジスタと、
第1容量素子、第2容量素子および第3容量素子と、
第1抵抗素子と、
入力端子および出力端子と
を備え、
前記第1トランジスタは、前記入力端子の電圧と第1電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第1電圧線との電気的な接続を継断するようになっており、
前記第2トランジスタは、当該第2トランジスタのゲート電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第2電圧線と前記出力端子との電気的な接続を継断するようになっており、
前記第3トランジスタは、前記入力端子の電圧と第3電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第5トランジスタのゲートと前記第3電圧線との電気的な接続を継断するようになっており、
前記第4トランジスタは、前記入力端子の電圧と第4電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第5トランジスタのソースまたはドレインである第1端子と前記第4電圧線との電気的な接続を継断するようになっており、
前記第5トランジスタは、当該第5トランジスタのゲート電圧と、前記第1端子の電圧との電位差またはそれに対応する電位差に応じて第5電圧線と前記第1端子との電気的な接続を継断するようになっており、
前記第6トランジスタは、前記入力端子の電圧と第6電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第2トランジスタのゲートと前記第6電圧線との電気的な接続を継断するようになっており、
前記第7トランジスタは、前記第1端子の電圧と前記第2トランジスタのゲート電圧との電位差またはそれに対応する電位差に応じて第7電圧線と前記第2トランジスタのゲートとの電気的な接続を継断するようになっており、
前記第1容量素子が、前記第7トランジスタのゲートと、前記第2トランジスタのゲートとの間に接続されており、
前記第2容量素子が、前記第7トランジスタのゲートと、前記入力端子との間に接続されており、
前記第3容量素子は、前記第2トランジスタのゲートと前記出力端子との間に挿入されており、
前記第1抵抗素子は、第8電圧線と前記第5トランジスタのゲートとの間に挿入されている
インバータ回路。 - 互いに同一チャネル型の第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタ、第5トランジスタ、第6トランジスタおよび第7トランジスタと、
第1容量素子、第2容量素子および第3容量素子と、
第1抵抗素子と、
入力端子および出力端子と
を備え、
前記第1トランジスタのゲートは前記入力端子に電気的に接続され、前記第1トランジスタのドレインまたはソースは第1電圧線に電気的に接続され、前記第1トランジスタのドレインおよびソースのうち前記第1電圧線に未接続の端子は前記出力端子に電気的に接続され、
前記第2トランジスタのゲートは前記第7トランジスタのドレインまたはソースに電気的に接続され、前記第2トランジスタのドレインまたはソースは第2電圧線に電気的に接続され、前記第2トランジスタのドレインおよびソースのうち前記第2電圧線に未接続の端子は前記出力端子に電気的に接続され、
前記第3トランジスタのゲートは前記入力端子に電気的に接続され、前記第3トランジスタのドレインまたはソースは第3電圧線に電気的に接続され、前記第3トランジスタのドレインおよびソースのうち前記第3電圧線に未接続の端子は前記第5トランジスタのゲートに電気的に接続され、
前記第4トランジスタのゲートは前記入力端子に電気的に接続され、前記第4トランジスタのドレインまたはソースは第4電圧線に電気的に接続され、前記第4トランジスタのドレインおよびソースのうち前記第4電圧線に未接続の端子は前記第7トランジスタのゲートに電気的に接続され、
前記第5トランジスタのドレインまたはソースは第5電圧線に電気的に接続され、前記第5トランジスタのドレインおよびソースのうち前記第5電圧線に未接続の端子は前記第7トランジスタのゲートに電気的に接続され、
前記第6トランジスタのゲートは前記入力端子に電気的に接続され、前記第6トランジスタのドレインまたはソースは第6電圧線に電気的に接続され、前記第6トランジスタのドレインおよびソースのうち前記第6電圧線に未接続の端子は前記第2トランジスタのゲートに電気的に接続され、
前記第7トランジスタのドレインまたはソースは第7電圧線に電気的に接続され、前記第7トランジスタのドレインおよびソースのうち前記第7電圧線に未接続の端子は前記第2トランジスタのゲートに電気的に接続され、
前記第1容量素子が、前記第7トランジスタのゲートと、前記第2トランジスタのゲートとの間に接続され、
前記第2容量素子が、前記第7トランジスタのゲートと、前記入力端子との間に接続され、
前記第3容量素子は、前記第2トランジスタのゲートと前記出力端子との間に挿入され、
前記第1抵抗素子は、第8電圧線と前記第5トランジスタのゲートとの間に挿入されている
インバータ回路。 - 前記第1電圧線、前記第4電圧線および前記第6電圧線は、互いに同電位となっている
請求項10または請求項11に記載のインバータ回路。 - 前記第2電圧線、前記第5電圧線、前記第7電圧線および前記第8電圧線は、前記第1電圧線、前記第4電圧線および前記第6電圧線の電圧よりも高電圧を出力する電源に接続されている
請求項12に記載のインバータ回路。 - 前記第3トランジスタのドレインおよびソースのうち前記第3電圧線側の端子と前記第3電圧線との間に第2抵抗素子をさらに備えた
請求項10または請求項11に記載のインバータ回路。 - 行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、
各画素を駆動する駆動部と
を備え、
前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、
前記インバータ回路は、
互いに同一チャネル型の第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタ、第5トランジスタ、第6トランジスタおよび第7トランジスタと、
第1容量素子、第2容量素子および第3容量素子と、
入力端子および出力端子と
を有し、
前記第1トランジスタは、前記入力端子の電圧と第1電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第1電圧線との電気的な接続を継断するようになっており、
前記第2トランジスタは、当該第2トランジスタのゲート電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第2電圧線と前記出力端子との電気的な接続を継断するようになっており、
前記第3トランジスタは、前記入力端子の電圧と第3電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第5トランジスタのゲートと前記第3電圧線との電気的な接続を継断するようになっており、
前記第4トランジスタは、前記入力端子の電圧と第4電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第5トランジスタのソースまたはドレインである第1端子と前記第4電圧線との電気的な接続を継断するようになっており、
前記第1容量素子および前記第2容量素子は、前記入力端子と前記第5トランジスタのゲートとの間に直列に挿入されており、
前記第1容量素子と前記第2容量素子との電気的な接続点が、前記第1端子に電気的に接続されており、
前記第3容量素子は、前記第2トランジスタのゲートと前記出力端子との間に挿入されており、
前記第5トランジスタは、前記第1容量素子の端子間電圧またはそれに対応する電圧に応じて第5電圧線と前記第1端子との電気的な接続を継断するようになっており、
前記第6トランジスタは、前記入力端子の電圧と第6電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第2トランジスタのゲートと前記第6電圧線との電気的な接続を継断するようになっており、
前記第7トランジスタは、前記第1端子の電圧と前記第2トランジスタのゲート電圧との電位差またはそれに対応する電位差に応じて第7電圧線と前記第2トランジスタのゲートとの電気的な接続を継断するようになっている
表示装置。 - 行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、
各画素を駆動する駆動部と
を備え、
前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、
前記インバータ回路は、
互いに同一チャネル型の第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタ、第5トランジスタ、第6トランジスタおよび第7トランジスタと、
第1容量素子、第2容量素子および第3容量素子と、
入力端子および出力端子と
を有し、
前記第1トランジスタのゲートは前記入力端子に電気的に接続され、前記第1トランジスタのドレインまたはソースは第1電圧線に電気的に接続され、前記第1トランジスタのドレインおよびソースのうち前記第1電圧線に未接続の端子は前記出力端子に電気的に接続され、
前記第2トランジスタのゲートは前記第7トランジスタのドレインまたはソースに電気的に接続され、前記第2トランジスタのドレインまたはソースは第2電圧線に電気的に接続され、前記第2トランジスタのドレインおよびソースのうち前記第2電圧線に未接続の端子は前記出力端子に電気的に接続され、
前記第3トランジスタのゲートは前記入力端子に電気的に接続され、前記第3トランジスタのドレインまたはソースは第3電圧線に電気的に接続され、前記第3トランジスタのドレインおよびソースのうち前記第3電圧線に未接続の端子は前記第5トランジスタのゲートに電気的に接続され、
前記第4トランジスタのゲートは前記入力端子に電気的に接続され、前記第4トランジスタのドレインまたはソースは第4電圧線に電気的に接続され、前記第4トランジスタのドレインおよびソースのうち前記第4電圧線に未接続の端子は前記第7トランジスタのゲートに電気的に接続され、
前記第5トランジスタのドレインまたはソースは第5電圧線に電気的に接続され、前記第5トランジスタのドレインおよびソースのうち前記第5電圧線に未接続の端子は前記第7トランジスタのゲートに電気的に接続され、
前記第6トランジスタのゲートは前記入力端子に電気的に接続され、前記第6トランジスタのドレインまたはソースは第6電圧線に電気的に接続され、前記第6トランジスタのドレインおよびソースのうち前記第6電圧線に未接続の端子は前記第2トランジスタのゲートに電気的に接続され、
前記第7トランジスタのドレインまたはソースは第7電圧線に電気的に接続され、前記第7トランジスタのドレインおよびソースのうち前記第7電圧線に未接続の端子は前記第2トランジスタのゲートに電気的に接続され、
前記第1容量素子および前記第2容量素子は、前記入力端子と前記第5トランジスタのゲートとの間に直列に挿入され、
前記第1容量素子と前記第2容量素子との電気的な接続点が、前記第7トランジスタのゲートに電気的に接続され、
前記第3容量素子は、前記第2トランジスタのゲートと前記出力端子との間に挿入されている
表示装置。 - 行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、
各画素を駆動する駆動部と
を備え、
前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、
前記インバータ回路は、
互いに同一チャネル型の第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタ、第5トランジスタ、第6トランジスタおよび第7トランジスタと、
入力端子および出力端子と、
前記入力端子に電気的に接続された第2端子、前記第7トランジスタのゲートに電気的に接続された第3端子、および前記第5トランジスタのゲートに電気的に接続された第4端子を有し、前記第2端子に立下り電圧または立上り電圧が入力されている時に前記第3端子のトランジェントを前記第4端子のトランジェントよりも緩やかにする制御素子と
を有し、
前記第1トランジスタは、前記入力端子の電圧と第1電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第1電圧線との電気的な接続を継断するようになっており、
前記第2トランジスタは、当該第2トランジスタのゲート電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第2電圧線と前記出力端子との電気的な接続を継断するようになっており、
前記第3トランジスタは、前記入力端子の電圧と第6電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第5トランジスタのゲートと前記第6電圧線との電気的な接続を継断するようになっており、
前記第4トランジスタは、前記入力端子の電圧と第4電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第5トランジスタのソースまたはドレインである第1端子と前記第4電圧線との電気的な接続を継断するようになっており、
前記第5トランジスタは、前記第4端子と前記第3端子との間の端子間電圧またはそれに対応する電圧に応じて第5電圧線と前記第1端子との電気的な接続を継断するようになっており、
前記第6トランジスタは、前記入力端子の電圧と第6電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第2トランジスタのゲートと前記第6電圧線との電気的な接続を継断するようになっており、
前記第7トランジスタは、前記第1端子の電圧と前記第2トランジスタのゲート電圧との電位差またはそれに対応する電位差に応じて第7電圧線と前記第2トランジスタのゲートとの電気的な接続を継断するようになっている
表示装置。 - 行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、
各画素を駆動する駆動部と
を備え、
前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、
前記インバータ回路は、
互いに同一チャネル型の第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタ、第5トランジスタ、第6トランジスタおよび第7トランジスタと、
第1容量素子、第2容量素子および第3容量素子と、
第1抵抗素子と、
入力端子および出力端子と
を有し、
前記第1トランジスタは、前記入力端子の電圧と第1電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第1電圧線との電気的な接続を継断するようになっており、
前記第2トランジスタは、当該第2トランジスタのゲート電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第2電圧線と前記出力端子との電気的な接続を継断するようになっており、
前記第3トランジスタは、前記入力端子の電圧と第3電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第5トランジスタのゲートと前記第3電圧線との電気的な接続を継断するようになっており、
前記第4トランジスタは、前記入力端子の電圧と第4電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第5トランジスタのソースまたはドレインである第1端子と前記第4電圧線との電気的な接続を継断するようになっており、
前記第1容量素子および前記第2容量素子は、前記入力端子と前記第5トランジスタのゲートとの間に直列に挿入されており、
前記第5トランジスタは、当該第5トランジスタのゲート電圧と、前記第1端子の電圧との電位差またはそれに対応する電位差に応じて第5電圧線と前記第1端子との電気的な接続を継断するようになっており、
前記第6トランジスタは、前記入力端子の電圧と第6電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第2トランジスタのゲートと前記第6電圧線との電気的な接続を継断するようになっており、
前記第7トランジスタは、前記第1端子の電圧と前記第2トランジスタのゲート電圧との電位差またはそれに対応する電位差に応じて第7電圧線と前記第2トランジスタのゲートとの電気的な接続を継断するようになっており、
前記第1容量素子が、前記第7トランジスタのゲートと、前記第2トランジスタのゲートとの間に接続されており、
前記第2容量素子が、前記第7トランジスタのゲートと、前記入力端子との間に接続されており、
前記第3容量素子は、前記第2トランジスタのゲートと前記出力端子との間に挿入されており、
前記第1抵抗素子は、第8電圧線と前記第5トランジスタのゲートとの間に挿入されている
表示装置。 - 行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、
各画素を駆動する駆動部と
を備え、
前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、
前記インバータ回路は、
互いに同一チャネル型の第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタ、第5トランジスタ、第6トランジスタおよび第7トランジスタと、
第1容量素子、第2容量素子および第3容量素子と、
第1抵抗素子と、
入力端子および出力端子と
を有し、
前記第1トランジスタのゲートは前記入力端子に電気的に接続され、前記第1トランジスタのドレインまたはソースは第1電圧線に電気的に接続され、前記第1トランジスタのドレインおよびソースのうち前記第1電圧線に未接続の端子は前記出力端子に電気的に接続され、
前記第2トランジスタのゲートは前記第7トランジスタのドレインまたはソースに電気的に接続され、前記第2トランジスタのドレインまたはソースは第2電圧線に電気的に接続され、前記第2トランジスタのドレインおよびソースのうち前記第2電圧線に未接続の端子は前記出力端子に電気的に接続され、
前記第3トランジスタのゲートは前記入力端子に電気的に接続され、前記第3トランジスタのドレインまたはソースは第3電圧線に電気的に接続され、前記第3トランジスタのドレインおよびソースのうち前記第3電圧線に未接続の端子は前記第5トランジスタのゲートに電気的に接続され、
前記第4トランジスタのゲートは前記入力端子に電気的に接続され、前記第4トランジスタのドレインまたはソースは第4電圧線に電気的に接続され、前記第4トランジスタのドレインおよびソースのうち前記第4電圧線に未接続の端子は前記第7トランジスタのゲートに電気的に接続され、
前記第5トランジスタのドレインまたはソースは第5電圧線に電気的に接続され、前記第5トランジスタのドレインおよびソースのうち前記第5電圧線に未接続の端子は前記第7トランジスタのゲートに電気的に接続され、
前記第6トランジスタのゲートは前記入力端子に電気的に接続され、前記第6トランジスタのドレインまたはソースは第6電圧線に電気的に接続され、前記第6トランジスタのドレインおよびソースのうち前記第6電圧線に未接続の端子は前記第2トランジスタのゲートに電気的に接続され、
前記第7トランジスタのドレインまたはソースは第7電圧線に電気的に接続され、前記第7トランジスタのドレインおよびソースのうち前記第7電圧線に未接続の端子は前記第2トランジスタのゲートに電気的に接続され、
前記第1容量素子が、前記第7トランジスタのゲートと、前記第2トランジスタのゲートとの間に接続され、
前記第2容量素子が、前記第7トランジスタのゲートと、前記入力端子との間に接続され、
前記第3容量素子は、前記第2トランジスタのゲートと前記出力端子との間に挿入され、
前記第1抵抗素子は、第8電圧線と前記第5トランジスタのゲートとの間に挿入されている
表示装置。
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