JP5532301B2 - 駆動回路および表示装置 - Google Patents

Description

本発明は、例えば有機ＥＬ(Electro Luminescence)素子を用いた表示装置に好適に適用可能な駆動回路に関する。また、本発明は、上記駆動回路を備えた表示装置に関する。

近年、画像表示を行う表示装置の分野では、画素の発光素子として、流れる電流値に応じて発光輝度が変化する電流駆動型の光学素子、例えば有機ＥＬ素子を用いた表示装置が開発され、商品化が進められている。有機ＥＬ素子は、液晶素子などと異なり自発光素子である。そのため、有機ＥＬ素子を用いた表示装置（有機ＥＬ表示装置）では、有機ＥＬ素子に流れる電流値を制御することで、発色の階調が得られる。

有機ＥＬ表示装置では、液晶表示装置と同様、その駆動方式として単純（パッシブ）マトリクス方式とアクティブマトリクス方式とがある。前者は、構造が単純であるものの、大型かつ高精細の表示装置の実現が難しいなどの問題がある。そのため、現在では、アクティブマトリクス方式の開発が盛んに行なわれている。この方式は、画素ごとに配した発光素子に流れる電流を駆動トランジスタによって制御するものである。

上記の駆動トランジスタでは、閾値電圧Ｖ_thや移動度μが経時的に変化したり、製造プロセスのばらつきによって閾値電圧Ｖ_thや移動度μが画素ごとに異なったりする場合がある。閾値電圧Ｖ_thや移動度μが画素ごとに異なる場合には、駆動トランジスタに流れる電流値が画素ごとにばらつくので、駆動トランジスタのゲートに同じ電圧を印加しても、有機ＥＬ素子の発光輝度がばらつき、画面の一様性（ユニフォーミティ）が損なわれる。そこで、閾値電圧Ｖ_thや移動度μの変動に対する補正機能を組み込んだ表示装置が開発されている（例えば、特許文献１参照）。

閾値電圧Ｖ_thや移動度μの変動に対する補正は、画素ごとに配した画素回路によって行われる。この画素回路は、例えば、図２０に示したように、有機ＥＬ素子１１１に流れる電流を制御する駆動トランジスタＴｒ₁と、信号線ＤＴＬの電圧を駆動トランジスタＴｒ₁に書き込む書き込みトランジスタＴｒ₂と、保持容量Ｃ_sとによって構成されており、２Ｔｒ１Ｃの回路構成となっている。駆動トランジスタＴｒ₁および書き込みトランジスタＴｒ₂は、例えば、ｎチャネルＭＯＳ型の薄膜トランジスタ（ＴＦＴ（Thin Film Transistor））により形成されている。

図１９は、画素回路に印加される電圧波形の一例と、駆動トランジスタのゲート電圧およびソース電圧の変化の一例とを表したものである。図１９（Ａ）には信号線ＤＴＬに、信号電圧Ｖ_sigと、オフセット電圧Ｖ_ofsが印加されている様子が示されている。図１９（Ｂ）には書込線ＷＳＬに、駆動トランジスタをオンする電圧Ｖ_ddと、駆動トランジスタをオフする電圧Ｖ_ssが印加されている様子が示されている。図１９（Ｃ）には電源線ＰＳＬに、ハイ電圧Ｖ_ccHと、ロー電圧Ｖ_ccLが印加されている様子が示されている。さらに、図１９（Ｄ），（Ｅ）には、電源線ＰＳＬ、信号線ＤＴＬおよび書込線ＷＳＬへの電圧印加に応じて、駆動トランジスタＴｒ₁のゲート電圧Ｖ_gおよびソース電圧Ｖ_sが時々刻々変化している様子が示されている。

図１９から、１Ｈ内に２回、ＷＳパルスＰ１が書込線ＷＳＬに印加されており、１回目のＷＳパルスＰ１によって閾値補正が行われ、２回目のＷＳパルスＰ１によって移動度補正と信号書き込みが行われていることがわかる。つまり、図１９において、ＷＳパルスＰ１は、信号書込みだけでなく、駆動トランジスタＴｒ₁の閾値補正や移動度補正にも用いられている。

以下、駆動トランジスタＴｒ₁の閾値補正および移動度補正について説明する。２回目のＷＳパルスＰ１の印加により、信号電圧Ｖ_sigが駆動トランジスタＴｒ₁のゲートに書き込まれる。これにより、駆動トランジスタＴｒ₁がオンし、駆動トランジスタＴｒ₁に電流が流れる。このとき、有機ＥＬ素子１１１に逆バイアスが印加されているとすると、駆動トランジスタＴｒ₁から流れ出た電荷は、保持容量Ｃ_sおよび有機ＥＬ素子１１１の素子容量（図示せず）に充電され、ソース電圧Ｖ_sが上昇する。駆動トランジスタＴｒ₁の移動度が高い場合には、駆動トランジスタＴｒ₁に流れる電流が大きくなるので、ソース電圧Ｖ_sの上昇が早くなる。逆に、駆動トランジスタＴｒ₁の移動度が低い場合には、駆動トランジスタＴｒ₁に流れる電流が小さくなるので、駆動トランジスタＴｒ₁の移動度が高い場合と比べて、ソース電圧Ｖ_sの上昇が遅くなる。従って、移動度を補正する期間を調整することにより、移動度を補正することができる。

特開２００８−０８３２７２号公報

ところで、アクティブマトリクス方式の表示装置では、信号線を駆動する水平駆動回路や、各画素を順次選択する書き込み走査回路は、いずれも基本的にシフトレジスタ（図示せず）を含んで構成されており、画素の各列または各行に対応して、１段ごとにバッファ回路を備えている。例えば、走査回路内のバッファ回路は、典型的には、図２１に示したように、２つのインバータ回路２１０，２２０を直列に接続して構成されている。図２１のバッファ回路２００において、インバータ回路２１０は、ｐチャネル型のＭＯＳトランジスタおよびｎチャネル型のＭＯＳトランジスタが並列接続された回路構成となっている。一方、インバータ回路２２０は、ＣＭＯＳトランジスタおよびｎチャネル型のＭＯＳトランジスタが並列接続された回路構成となっている。バッファ回路２００は、ハイレベルの電圧が印加される高電圧配線Ｌ_Hと、ローレベルの電圧が印加される低電圧配線Ｌ_Lとの間に挿入されている。

しかし、ＣＭＯＳトランジスタにおいて、例えば、図２２に示したように、ｐチャネル型のＭＯＳトランジスタの閾値電圧Ｖ_th1がΔＶ_th1だけばらつくと、出力ＯＵＴの電圧Ｖ_outの立ち上がるタイミングがΔｔ₁だけずれる。また、ＣＭＯＳトランジスタにおいて、例えば、図２３に示したように、ｎチャネル型のＭＯＳトランジスタの閾値電圧Ｖ_th2がΔＶ_th2だけばらつくと、出力ＯＵＴの電圧Ｖ_outの立ち上るタイミングがΔｔ₂だけずれる。従って、例えば、出力ＯＵＴの電圧Ｖ_outの立ち上がるタイミングがばらつき、移動度補正期間ΔＴがΔｔ₁またはΔｔ₂だけばらついた場合には、例えば、図２４に示したように、発光時の電流Ｉ_dsがΔＩ_dsだけばらつき、そのばらつきが輝度のばらつきとなってしまうという問題があった。なお、図２４は、移動度補正期間ΔＴと、発光輝度との関係の一例を表したものである。

なお、閾値電圧Ｖ_thのばらつきの問題は、表示装置の走査回路に限って生じるものではなく、他のデバイスにおいても同様に生じ得るものである。

本発明はかかる問題点に鑑みてなされたものであり、その目的は、出力電圧の立ち上がるタイミングのばらつきを低減することの可能な駆動回路、およびこの駆動回路を備えた表示装置を提供することにある。

本発明の駆動回路は、互いに直列に接続されると共に高電圧線および低電圧線の間に挿入された入力側インバータ回路および出力側インバータ回路を備えている。出力側インバータ回路は、ＣＭＯＳトランジスタと、ＭＯＳトランジスタとを備えている。ＣＭＯＳトランジスタにおいては、ドレインが高電圧線側に接続されると共にソースが当該出力側インバータ回路の出力側に接続されており、かつドレイン同士が互いに接続されると共にソース同士が互いに接続されている。ＭＯＳトランジスタにおいては、ドレインが低電圧線側に接続され、ソースが当該出力側インバータ回路の出力側に接続されている。この出力側インバータ回路は、さらに、補正回路を有している。補正回路は、第１トランジスタと、第２トランジスタと、第３トランジスタと、第１容量素子とを有している。第１トランジスタでは、ソースまたはドレインがＣＭＯＳトランジスタの第１ゲート側に接続され、かつソースおよびドレインのうちＣＭＯＳトランジスタの第１ゲート側に未接続の方が高電圧線側に接続されている。第２トランジスタでは、ソースまたはドレインがＣＭＯＳトランジスタの第１ゲート側に接続され、かつソースおよびドレインのうちＣＭＯＳトランジスタの第１ゲート側に未接続の方がＣＭＯＳトランジスタのドレイン側に接続されている。第３トランジスタでは、ソースまたはドレインがＣＭＯＳトランジスタのドレイン側に接続され、かつソースおよびドレインのうちＣＭＯＳトランジスタのドレイン側に未接続の方が高電圧線側に接続されている。第１容量素子では、一方がＣＭＯＳトランジスタの第１ゲート側に接続され、かつ他方が入力側インバータ回路の入力側に接続されている。補正回路は、ＣＭＯＳトランジスタの第１ゲート側のトランジスタがオフしているときに、ＣＭＯＳトランジスタの第１ゲートに対して、ＣＭＯＳトランジスタの閾値電圧に対応する電圧をオフセットとして設定する。

本発明の表示装置は、行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部を備えており、さらに、各画素を駆動する駆動部を備えている。駆動部は、走査線ごとに１つずつ設けられた複数の駆動回路を有しており、駆動部内の各駆動回路は、上記の駆動回路と同一の構成要素を含んでいる。

本発明の駆動回路および表示装置では、互いに直列に接続された入力側インバータ回路および出力側インバータ回路のうち出力側インバータ回路に、ＣＭＯＳトランジスタの２つのゲートの少なくとも一方の電圧の補正を行う補正回路が組み込まれている。これにより、ＣＭＯＳトランジスタの２つのゲートの少なくとも一方に対して、ＣＭＯＳトランジスタの閾値電圧に対応する電圧をオフセットとして設定することができる。

本発明の駆動回路および表示装置によれば、ＣＭＯＳトランジスタの２つのゲートの少なくとも一方に対して、ＣＭＯＳトランジスタの閾値電圧に対応する電圧をオフセットとして設定することができるようにした。これにより、駆動回路の出力電圧が立ち上がるタイミングにおいて、ばらつきを低減することができる。従って、例えば、有機ＥＬ表示装置においては、発光時に有機ＥＬ素子に流れる電流のばらつきを低減することができるので、輝度の均一性を向上させることができる。

本発明の第１の実施の形態に係るバッファ回路の一例を表す回路図である。 図１のバッファ回路の動作の一例を表す波形図である。 図１のバッファ回路の他の例を表す回路図である。 図３のバッファ回路の動作の一例を表す波形図である。 本発明の第２の実施の形態に係るバッファ回路の一例を表す回路図である。 図５のバッファ回路の動作の一例を表す波形図である。 図５のバッファ回路の他の例を表す回路図である。 図７のバッファ回路の動作の一例を表す波形図である。 本発明の第３の実施の形態に係るバッファ回路の一例を表す回路図である。 図９のバッファ回路の動作の一例を表す波形図である。 図９のバッファ回路の他の例を表す回路図である。 図１１のバッファ回路の動作の一例を表す波形図である。 本発明の第４の実施の形態に係るバッファ回路の一例を表す回路図である。 図１３のバッファ回路の動作の一例を表す波形図である。 図１３のバッファ回路の他の例を表す回路図である。 図１５のバッファ回路の動作の一例を表す波形図である。 上記各実施の形態のバッファ回路の適用例の一例である表示装置の概略構成図である。 図１７の書込線駆動回路および画素回路の一例を表す回路図である。 図１７の表示装置の動作の一例を表す波形図である。 従来の表示装置の画素回路の一例を表す回路図である。 従来のバッファ回路の一例を表す回路図である。 図２１のバッファ回路の動作の一例を表す波形図である。 図２１のバッファ回路の動作の他の例を表す波形図である。 移動度補正時間と表示輝度との関係の一例を表す関係図である。

以下、発明を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。

１．第１の実施の形態（図１〜図４）
２．第２の実施の形態（図５〜図８）
３．第３の実施の形態（図９〜図１２）
４．第４の実施の形態（図１３〜図１６）
５．適用例（図１７〜図１９）
６．従来技術の説明（図２０〜図２４）

＜第１の実施の形態＞
[構成]
図１は、本発明の第１の実施の形態に係るバッファ回路１（駆動回路）の全体構成の一例を表したものである。バッファ回路１は、入力端ＩＮに入力されたパルス信号の位相とほぼ同一位相のパルス信号を出力端ＯＵＴから出力するものである。バッファ回路１は、インバータ回路１０（入力側インバータ回路）およびインバータ回路２０（出力側インバータ回路）を備えている。

インバータ回路１０，２０は、入力されたパルス信号の信号波形をほぼ反転させたパルス信号を出力するものである。インバータ回路１０，２０は、互いに直列に接続されている。インバータ回路１０は、インバータ回路２０との関係で入力端ＩＮ側に配置されており、インバータ回路１０の入力端がバッファ回路１の入力端ＩＮに相当している。一方、インバータ回路２０は、インバータ回路１０との関係で出力端ＯＵＴ側に配置されており、インバータ回路２０の出力端がバッファ回路１の出力端ＯＵＴに相当している。インバータ回路１０の出力端（図中のＡに対応する箇所）は、インバータ回路２０の入力端に接続されており、バッファ回路１は、インバータ回路１０の出力がインバータ回路２０に入力されるように構成されている。

インバータ回路１０は、高電圧線Ｌ_H1および低電圧線Ｌ_Lの間に挿入されており、インバータ回路２０は、高電圧線Ｌ_H2および低電圧線Ｌ_Lの間に挿入されている。ここで、高電圧線Ｌ_H1および高電圧線Ｌ_H2は、互いに分離独立しており、高電圧線Ｌ_H1および高電圧線Ｌ_H2に対して互いに異なる電圧を印加することが可能となっている。

インバータ回路１０は、第１導電型のトランジスタＴｒ₁₁と、第２導電型のトランジスタＴｒ₁₂とを有している。トランジスタＴｒ₁₁は、例えば、ｐチャネル型のＭＯＳ(金属酸化膜半導体: Metal Oxide Semiconductor)トランジスタであり、トランジスタＴｒ₁₂は、例えば、ｎチャネル型のＭＯＳトランジスタである。

トランジスタＴｒ₁₁およびトランジスタＴｒ₁₂は、互いに並列接続されている。具体的には、トランジスタＴｒ₁₁およびトランジスタＴｒ₁₂のそれぞれのゲートが互いに接続されている。さらに、トランジスタＴｒ₁₁のソースまたはドレインと、トランジスタＴｒ₁₂のソースまたはドレインとが互いに接続されている。また、トランジスタＴｒ₁₁およびトランジスタＴｒ₁₂のそれぞれのゲートは、インバータ回路１０の入力端（バッファ回路１の入力端ＩＮ）に接続されている。トランジスタＴｒ₁₁のソースまたはドレインと、トランジスタＴｒ₁₂のソースまたはドレインとの接続点Ａは、インバータ回路１０の出力端に接続されている。トランジスタＴｒ₁₁のソースおよびドレインのうちトランジスタＴｒ₁₂に未接続の方は高電圧線Ｌ_H1に接続されている。一方、トランジスタＴｒ₁₂のソースおよびドレインのうちトランジスタＴｒ₁₁に未接続の方は低電圧線Ｌ_Lに接続されている。なお、インバータ回路１０において、何らかの素子が、トランジスタＴｒ₁₁とトランジスタＴｒ₁₂との間や、トランジスタＴｒ₁₁と高電圧線Ｌ_H1との間、トランジスタＴｒ₁₂と低電圧線Ｌ_Lとの間に設けられていてもよい。

インバータ回路２０は、第１導電型のトランジスタＴｒ₂₁と、第２導電型のトランジスタＴｒ₂₂と、第１導電型のトランジスタＴｒ₂₃とを有している。トランジスタＴｒ₂₁，Ｔｒ₂₃は、例えば、ｐチャネル型のＭＯＳトランジスタであり、トランジスタＴｒ₂₂は、例えば、ｎチャネル型のＭＯＳトランジスタである。

トランジスタＴｒ₂₁，Ｔｒ₂₂によって、ＣＭＯＳトランジスタが構成されている。トランジスタＴｒ₂₁，Ｔｒ₂₂において、ドレイン同士が互いに接続されると共にソース同士が互いに接続されている。さらに、トランジスタＴｒ₂₁，Ｔｒ₂₂において、ドレインが高電圧線Ｌ_H2側に接続されると共にソースがインバータ回路２０の出力端（バッファ回路１の出力端ＯＵＴ）に接続されている。トランジスタＴｒ₂₁，Ｔｒ₂₂のドレインは、具体的には、後述の閾値補正回路２１のトランジスタＴｒ₂₆を介して高電圧線Ｌ_H2に接続されている。一方、トランジスタＴｒ₂₁，Ｔｒ₂₂のソースは、具体的には、トランジスタＴｒ₂₃を介して低電圧線Ｌ_Lに接続されている。

トランジスタＴｒ₂₁およびトランジスタＴｒ₂₃は、上述のトランジスタＴｒ₁₁およびトランジスタＴｒ₁₂と同様、互いに並列接続されている。トランジスタＴｒ₂₁およびトランジスタＴｒ₂₃のそれぞれのゲートが互いに接続されている。さらに、トランジスタＴｒ₂₁のソースまたはドレインと、トランジスタＴｒ₂₃のソースまたはドレインとが互いに接続されている。トランジスタＴｒ₂₁およびトランジスタＴｒ₂₃のそれぞれのゲートは、インバータ回路１０の出力端（接続点Ａ）に接続されている。トランジスタＴｒ₂₁のソースまたはドレインと、トランジスタＴｒ₂₃のソースまたはドレインとの接続点Ｃは、インバータ回路２０の出力端（バッファ回路１の出力端ＯＵＴ）に接続されている。トランジスタＴｒ₂₃のソースおよびドレインのうちトランジスタＴｒ₂₁に未接続の方は低電圧線Ｌ_Lに接続されている。なお、インバータ回路２０において、何らかの素子が、トランジスタＴｒ₂₁とトランジスタＴｒ₂₃との間や、トランジスタＴｒ₂₁と高電圧線Ｌ_H2との間、トランジスタＴｒ₂₃と低電圧線Ｌ_Lとの間に設けられていてもよい。

インバータ回路２０は、さらに、トランジスタＴｒ₂₂のゲート電圧Ｖ_g（図示せず）の補正を行う閾値補正回路２１（補正回路）を有している。具体的には、閾値補正回路２１は、トランジスタＴｒ₂₂のゲートに対して、トランジスタＴｒ₂₂の閾値電圧Ｖ_th1（図示せず）またはトランジスタＴｒ₂₂の閾値電圧Ｖ_th1に対応する電圧をオフセットとして設定するようになっている。

閾値補正回路２１は、第１導電型のトランジスタＴｒ₂₄（第１トランジスタ）と、第２導電型のトランジスタＴｒ₂₅（第２トランジスタ）と、第１導電型のトランジスタＴｒ₂₆（第３トランジスタ）と、容量素子Ｃ₂₁（第１容量素子）とを有している。トランジスタＴｒ₂₄，Ｔｒ₂₆は、例えば、ｐチャネル型のＭＯＳトランジスタであり、トランジスタＴｒ₂₅は、例えば、ｎチャネル型のＭＯＳトランジスタである。

トランジスタＴｒ₂₄のソースまたはドレインが、トランジスタＴｒ₂₅のソースまたはドレインと、容量素子Ｃ₂₁に接続されている。トランジスタＴｒ₂₄のソースまたはドレインと、トランジスタＴｒ₂₅のソースまたはドレインと、容量素子Ｃ₂₁とが互いに接続されている接続点Ｂは、トランジスタＴｒ₂₂のゲートに接続されている。容量素子Ｃ₂₁は、トランジスタＴｒ₂₂のゲート（または接続点Ｂ）と、インバータ回路１０の入力端との間に挿入されている。トランジスタＴｒ₂₅のソースおよびドレインのうち接続点Ｂに未接続の方は、トランジスタＴｒ₂₆のソースまたはドレインに接続されている。トランジスタＴｒ₂₆のソースおよびドレインのうちトランジスタＴｒ₂₅のソースまたはドレインと未接続の方は、高電圧線Ｌ_H2に接続されている。トランジスタＴｒ₂₅のソースまたはドレインと、トランジスタＴｒ₂₆のソースまたはドレインとの接続点Ｄは、トランジスタＴｒ₂₁，Ｔｒ₂₂のドレインに接続されている。なお、閾値補正回路２１において、何らかの素子が、トランジスタＴｒ₂₄とトランジスタＴｒ₂₅との間や、トランジスタＴｒ₂₅とトランジスタＴｒ₂₆との間、トランジスタＴｒ₂₄と容量素子Ｃ₂₁との間、トランジスタＴｒ₂₄と高電圧線Ｌ_H2との間、トランジスタＴｒ₂₆と高電圧線Ｌ_H2との間に設けられていてもよい。

閾値補正回路２１内の３つのトランジスタ（トランジスタＴｒ₂₄〜Ｔｒ₂₆）のゲートは、それぞれ、図示しない制御信号線に接続されており、トランジスタＴｒ₂₄〜Ｔｒ₂₆のゲートには、その制御信号線を介して制御信号ＡＺ１〜ＡＺ３が入力されるようになっている。

[動作]
次に、本実施の形態のバッファ回路１の動作について説明する。以下では、主として、バッファ回路１における閾値補正（Ｖ_thキャンセル）について説明する。

図２は、バッファ回路１の動作の一例を表したものである。図２には、トランジスタＴｒ₂₂のゲート−ソース間電圧Ｖ_gsに含まれる閾値電圧Ｖ_th1をキャンセルする動作の一例が示されている。なお、高電圧線Ｌ_H2の電圧は、図２（Ａ）に示したように、この動作の間、常に一定値（Ｖ_dd）となっているものとする。

当初、バッファ回路１の入力端ＩＮにはＶ_ssが入力されており、接続点Ａ（インバータ回路１０の出力端）の電圧がＶ_ddとなっている。そのため、トランジスタＴｒ₂₁がオフしており、トランジスタＴｒ₂₂がオンしている。このとき、制御信号ＡＺ１はＶ_ddとなっており、制御信号ＡＺ２，ＡＺ３はともにＶ_ssとなっている。そのため、トランジスタＴｒ₂₄，Ｔｒ₂₅がオフし、トランジスタＴｒ₂₆がオンしている。次に、制御信号ＡＺ１がＶ_ssとなると共に、制御信号ＡＺ３がＶ_ddとなり（Ｔ₁）、トランジスタＴｒ₂₄がオンすると共にトランジスタＴｒ₂₆がオフする。すると、接続点Ｂの電圧がＶ_ddとなる。次に、制御信号ＡＺ１がＶ_ddとなり（Ｔ₂）、トランジスタＴｒ₂₄がオフしたのち、制御信号ＡＺ２がＶ_ddよりも少し大きな電圧値となり（Ｔ₃）、トランジスタＴｒ₂₅がオンする。すると、トランジスタＴｒ₂₅，Ｔｒ₂₂に電流が流れ、接続点Ｂの電圧が徐々に下降し、やがてＶ_ss＋Ｖ_th1となったところで、トランジスタＴｒ₂₂がオフする。これにより、接続点Ｂの電圧の下降がＶ_ss＋Ｖ_th1で停止し、接続点Ｂの電圧がＶ_ss＋Ｖ_th1に保持される。つまり、上記の一連の動作を行うことにより、トランジスタＴｒ₂₂のゲートに対して、トランジスタＴｒ₂₂の閾値電圧Ｖ_th1またはトランジスタＴｒ₂₂の閾値電圧Ｖ_th1に対応する電圧をオフセットとして設定する。その結果、トランジスタＴｒ₂₂の閾値電圧Ｖ_th1にばらつきがあった場合であっても、バッファ回路１の入力端ＩＮへのＶ_ddの入力パルスに応じて、バッファ回路１の出力端ＯＵＴからＶ_ddの出力パルスを、幅のばらつきなく正確に出力することができる。従って、バッファ回路１の出力電圧がＶ_ssからＶ_ddに立ち上がるタイミングにおいて、ばらつきを低減することができる。

このように、本実施の形態のバッファ回路１では、トランジスタＴｒ₂₂のゲートに対して、トランジスタＴｒ₂₂の閾値電圧Ｖ_th1またはトランジスタＴｒ₂₂の閾値電圧Ｖ_th1に対応する電圧がオフセットとして設定される。これにより、バッファ回路１の出力電圧が立ち上がるタイミングにおいて、ばらつきを低減することができる。

ところで、本実施の形態のバッファ回路１を、例えば、有機ＥＬ表示装置のスキャナの出力段に適用した場合には、移動度補正期間をバッファ回路１の出力電圧のパルス幅で規定することができる。これにより、移動度補正期間のばらつきを低減することができるので、発光時に有機ＥＬ素子に流れる電流のばらつきを低減することができ、輝度の均一性を向上させることができる。

＜第１の実施の形態の変形例＞
上記実施の形態では、トランジスタＴｒ₂₄がｐチャネル型のＭＯＳトランジスタとなっており、かつトランジスタＴｒ₂₅がｎチャネル型のＭＯＳトランジスタとなっていたが、これらのトランジスタＴｒ₂₄，Ｔｒ₂₅の導電型が全て、逆になっていてもよい。具体的には、図３に示したように、トランジスタＴｒ₂₄がｎチャネル型のＭＯＳトランジスタとなっており、かつトランジスタＴｒ₂₅がｐチャネル型のＭＯＳトランジスタとなっていてもよい。ただし、その場合には、例えば、図４に示したように、制御信号ＡＺ１，ＡＺ２の信号波形を、図２に示した制御信号ＡＺ１，ＡＺ２の信号波形を反転させた波形とすることが必要である。

＜第２の実施の形態＞
次に、本発明の第２の実施の形態に係るバッファ回路２（駆動回路）について説明する。図５は、バッファ回路２の全体構成の一例を表したものである。バッファ回路２は、上記のバッファ回路１と同様、入力端ＩＮに入力されたパルス信号の位相とほぼ同一位相のパルス信号を出力端ＯＵＴから出力するものである。バッファ回路２は、インバータ回路１０（入力側インバータ回路）およびインバータ回路３０（出力側インバータ回路）を備えている。

インバータ回路３０は、入力されたパルス信号の信号波形をほぼ反転させたパルス信号を出力するものである。インバータ回路１０，３０は、互いに直列に接続されている。インバータ回路１０は、インバータ回路３０との関係で入力端ＩＮ側に配置されており、インバータ回路１０の入力端がバッファ回路２の入力端ＩＮに相当している。一方、インバータ回路３０は、インバータ回路１０との関係で出力端ＯＵＴ側に配置されており、インバータ回路３０の出力端がバッファ回路２の出力端ＯＵＴに相当している。インバータ回路１０の出力端（図中のＡに対応する箇所）は、インバータ回路３０の入力端に接続されており、バッファ回路２は、インバータ回路１０の出力がインバータ回路３０に入力されるように構成されている。インバータ回路３０は、高電圧線Ｌ_H2および低電圧線Ｌ_Lの間に挿入されている。

インバータ回路３０は、上記実施の形態のインバータ回路２０において、閾値補正回路２１の代わりに、閾値補正回路３１を設けた回路構成となっている。閾値補正回路３１は、トランジスタＴｒ₂₁のゲート電圧Ｖ_g（図示せず）の補正を行うものである。具体的には、閾値補正回路３１は、トランジスタＴｒ₂₁のゲートに対して、トランジスタＴｒ₂₁の閾値電圧Ｖ_th2（図示せず）またはトランジスタＴｒ₂₁の閾値電圧Ｖ_th2に対応する電圧をオフセットとして設定するようになっている。

閾値補正回路３１は、第２導電型のトランジスタＴｒ₃₁（第４トランジスタ）と、第２導電型のトランジスタＴｒ₃₂（第５トランジスタ）と、第１導電型のトランジスタＴｒ₃₃（第６トランジスタ）と、容量素子Ｃ₃₁（第２容量素子）とを有している。トランジスタＴｒ₃₁，Ｔｒ₃₂は、例えば、ｎチャネル型のＭＯＳトランジスタであり、トランジスタＴｒ₃₃は、例えば、ｐチャネル型のＭＯＳトランジスタである。

トランジスタＴｒ₃₁のソースまたはドレインが、トランジスタＴｒ₃₂のソースまたはドレインと、容量素子Ｃ₃₁に接続されている。トランジスタＴｒ₃₁のソースまたはドレインと、トランジスタＴｒ₃₂のソースまたはドレインと、容量素子Ｃ₃₁とが互いに接続されている接続点Ｅは、トランジスタＴｒ₂₁のゲートに接続されている。容量素子Ｃ₃₁は、トランジスタＴｒ₂₁のゲート（または接続点Ｅ）と、インバータ回路１０の入力端との間に挿入されている。トランジスタＴｒ₃₂のソースおよびドレインのうち接続点Ｅに未接続の方は、トランジスタＴｒ₃₃のソースまたはドレインに接続されている。トランジスタＴｒ₃₃のソースおよびドレインのうちトランジスタＴｒ₃₂のソースまたはドレインと未接続の方は、トランジスタＴｒ₂₃のソースおよびドレインのうち低電圧線Ｌ_Lと未接続の方と接続されている。トランジスタＴｒ₃₃のソースまたはドレインと、トランジスタＴｒ₂₃のソースまたはドレインとの接続点Ｆは、インバータ回路３０の出力端（バッファ回路２の出力端ＯＵＴ）に接続されている。トランジスタＴｒ₃₂のソースまたはドレインと、トランジスタＴｒ₃₃のソースまたはドレインとの接続点Ｇは、トランジスタＴｒ₂₁，Ｔｒ₂₂のソースに接続されている。なお、閾値補正回路３１において、何らかの素子が、トランジスタＴｒ₃₁とトランジスタＴｒ₃₂との間や、トランジスタＴｒ₃₂とトランジスタＴｒ₃₃との間、トランジスタＴｒ₃₂と容量素子Ｃ₃₁との間、トランジスタＴｒ₃₁と低電圧線Ｌ_Lとの間、トランジスタＴｒ₃₃と低電圧線Ｌ_Lとの間に設けられていてもよい。

閾値補正回路３１内の３つのトランジスタ（トランジスタＴｒ₃₁〜Ｔｒ₃₃）のゲートは、それぞれ、図示しない制御信号線に接続されており、トランジスタＴｒ₃₁〜Ｔｒ₃₃のゲートには、その制御信号線を介して制御信号ＡＺ４〜ＡＺ６が入力されるようになっている。

[動作]
次に、本実施の形態のバッファ回路２の動作について説明する。以下では、主として、バッファ回路２における閾値補正（Ｖ_thキャンセル）について説明する。

図６は、バッファ回路２の動作の一例を表したものである。図６には、トランジスタＴｒ₂₁のゲート−ソース間電圧Ｖ_gsに含まれる閾値電圧Ｖ_th2をキャンセルする動作の一例が示されている。なお、高電圧線Ｌ_H2の電圧は、図６（Ａ）に示したように、この動作の間、常に一定値（Ｖ_dd）となっているものとする。

当初、バッファ回路２の入力端ＩＮにはＶ_ssが入力されており、接続点Ａ（インバータ回路１０の出力端）の電圧がＶ_ddとなっている。そのため、トランジスタＴｒ₂₁がオフしており、トランジスタＴｒ₂₂がオンしている。このとき、制御信号ＡＺ４〜ＡＺ６はともにＶ_ssとなっており、トランジスタＴｒ₃₁，Ｔｒ₃₂がオフし、トランジスタＴｒ₃₃がオンしている。次に、制御信号ＡＺ４がＶ_ddとなると共に、制御信号ＡＺ６がＶ_ddとなり（Ｔ₁）、トランジスタＴｒ₃₁がオンすると共にトランジスタＴｒ₃₃がオフする。すると、接続点Ｅの電圧がＶ_ssとなる。次に、制御信号ＡＺ４がＶ_ssとなり（Ｔ₂）、トランジスタＴｒ₃₁がオフしたのち、制御信号ＡＺ５がＶ_ddよりも少し大きな電圧値となり（Ｔ₃）、トランジスタＴｒ₃₂がオンする。すると、トランジスタＴｒ₃₂，Ｔｒ₂₂に電流が流れ、接続点Ｅの電圧が徐々に上昇し、やがてＶ_dd＋Ｖ_th2となったところで、トランジスタＴｒ₂₂がオフする。これにより、接続点Ｅの電圧の上昇がＶ_dd＋Ｖ_th2で停止し、接続点Ｅの電圧がＶ_dd＋Ｖ_th2に保持される。つまり、上記の一連の動作を行うことにより、トランジスタＴｒ₂₁のゲートに対して、トランジスタＴｒ₂₁の閾値電圧Ｖ_th2またはトランジスタＴｒ₂₁の閾値電圧Ｖ_th2に対応する電圧をオフセットとして設定する。その結果、トランジスタＴｒ₂₁の閾値電圧Ｖ_th2にばらつきがあった場合であっても、バッファ回路２の入力端ＩＮへのＶ_ddの入力パルスに応じて、バッファ回路２の出力端ＯＵＴからＶ_ddの出力パルスを、幅のばらつきなく正確に出力することができる。従って、バッファ回路２の出力電圧がＶ_ssからＶ_ddに立ち上がるタイミングにおいて、ばらつきを低減することができる。

このように、本実施の形態のバッファ回路２では、トランジスタＴｒ₂₁のゲートに対して、トランジスタＴｒ₂₁の閾値電圧Ｖ_th2またはトランジスタＴｒ₂₁の閾値電圧Ｖ_th2に対応する電圧がオフセットとして設定される。これにより、バッファ回路２の出力電圧が立ち上がるタイミングにおいて、ばらつきを低減することができる。

ところで、本実施の形態のバッファ回路２を、例えば、有機ＥＬ表示装置のスキャナの出力段に適用した場合には、移動度補正期間をバッファ回路２の出力電圧のパルス幅で規定することができる。これにより、移動度補正期間のばらつきを低減することができるので、発光時に有機ＥＬ素子に流れる電流のばらつきを低減することができ、輝度の均一性を向上させることができる。

＜第２の実施の形態の変形例＞
上記第２の実施の形態では、トランジスタＴｒ₃₁，Ｔｒ₃₂がｎチャネル型のＭＯＳトランジスタとなっていたが、これらのトランジスタＴｒ₃₁，Ｔｒ₃₂の導電型が全て、逆になっていてもよい。具体的には、図７に示したように、トランジスタＴｒ₃₁，Ｔｒ₃₂がｐチャネル型のＭＯＳトランジスタとなっていてもよい。ただし、その場合には、例えば、図８に示したように、制御信号ＡＺ４，ＡＺ５の信号波形を、図６に示した制御信号ＡＺ４，ＡＺ５の信号波形を反転させた波形とすることが必要である。

＜第３の実施の形態＞
次に、本発明の第３の実施の形態に係るバッファ回路３（駆動回路）について説明する。図９は、バッファ回路３の全体構成の一例を表したものである。バッファ回路３は、上記のバッファ回路２と同様、入力端ＩＮに入力されたパルス信号の位相とほぼ同一位相のパルス信号を出力端ＯＵＴから出力するものである。バッファ回路３は、インバータ回路１０（入力側インバータ回路）およびインバータ回路４０（出力側インバータ回路）を備えている。

インバータ回路４０は、入力されたパルス信号の信号波形をほぼ反転させたパルス信号を出力するものである。インバータ回路１０，４０は、互いに直列に接続されている。インバータ回路１０は、インバータ回路４０との関係で入力端ＩＮ側に配置されており、インバータ回路１０の入力端がバッファ回路３の入力端ＩＮに相当している。一方、インバータ回路４０は、インバータ回路１０との関係で出力端ＯＵＴ側に配置されており、インバータ回路４０の出力端がバッファ回路３の出力端ＯＵＴに相当している。インバータ回路１０の出力端（図中のＡに対応する箇所）は、インバータ回路４０の入力端に接続されており、バッファ回路３は、インバータ回路１０の出力がインバータ回路４０に入力されるように構成されている。インバータ回路４０は、高電圧線Ｌ_H2および低電圧線Ｌ_Lの間に挿入されている。

インバータ回路４０は、上記第２の実施の形態のインバータ回路３０において、閾値補正回路３１の代わりに、閾値補正回路４１を設けた回路構成となっている。ここで、閾値補正回路４１は、上記第２の実施の形態の閾値補正回路３１において、トランジスタＴｒ₃₁をなくした回路構成となっている。また、閾値補正回路４１において、トランジスタＴｒ₃₂が、第２導電型のＭＯＳトランジスタ、例えば、ｐチャネル型のＭＯＳトランジスタとなっている。

[動作]
次に、本実施の形態のバッファ回路３の動作について説明する。以下では、主として、バッファ回路３における閾値補正（Ｖ_thキャンセル）について説明する。

図１０は、バッファ回路３の動作の一例を表したものである。図１０には、トランジスタＴｒ₂₁のゲート−ソース間電圧Ｖ_gsに含まれる閾値電圧Ｖ_th2をキャンセルする動作の一例が示されている。なお、本実施の形態では、高電圧線Ｌ_H2には、図１０（Ａ）に示したように、所定のタイミングでＶ_ddからＶ_ssに立ち下がるパルス信号が印加される点が、上記第１の実施の形態と大きく異なっている。

バッファ回路３の入力端ＩＮにＶ_ssが入力される（Ｔ₁）。すると、接続点Ａ（インバータ回路１０の出力端）の電圧がＶ_ddとなる。そのため、トランジスタＴｒ₂₁がオフすると共に、トランジスタＴｒ₂₂がオンする。このとき、制御信号ＡＺ５はＶ_ddとなっており、さらに制御信号ＡＺ６はＶ_ssとなっている。これにより、トランジスタＴｒ₃₂がオフし、トランジスタＴｒ₃₃がオンしている。次に、制御信号ＡＺ５はＶ_ssとなり（Ｔ₂）、トランジスタＴｒ₃₂がオンする。すると、接続点Ｅの電圧がＶ_ssとなる。次に、制御信号ＡＺ６がＶ_ddとなり（Ｔ₃）、トランジスタＴｒ₃₃がオフしたのち、高電圧線Ｌ_H2の電圧がＶ_ssからＶ_ddに立ち上る（Ｔ₄）。すると、トランジスタＴｒ₃₂，Ｔｒ₂₂に電流が流れ、接続点Ｅの電圧が徐々に上昇し、やがてＶ_dd＋Ｖ_th2となったところで、トランジスタＴｒ₂₂がオフする。これにより、接続点Ｅの電圧の上昇がＶ_dd＋Ｖ_th2で停止し、接続点Ｅの電圧がＶ_dd＋Ｖ_th2に保持される。つまり、上記の一連の動作を行うことにより、トランジスタＴｒ₂₁のゲートに対して、トランジスタＴｒ₂₁の閾値電圧Ｖ_th2またはトランジスタＴｒ₂₁の閾値電圧Ｖ_th2に対応する電圧をオフセットとして設定する。その結果、トランジスタＴｒ₂₁の閾値電圧Ｖ_th2にばらつきがあった場合であっても、バッファ回路３の入力端ＩＮへのＶ_ddの入力パルスに応じて、バッファ回路３の出力端ＯＵＴからＶ_ddの出力パルスを、幅のばらつきなく正確に出力することができる。従って、バッファ回路３の出力電圧がＶ_ssからＶ_ddに立ち上がるタイミングにおいて、ばらつきを低減することができる。

このように、本実施の形態のバッファ回路３では、トランジスタＴｒ₂₁のゲートに対して、トランジスタＴｒ₂₁の閾値電圧Ｖ_th2またはトランジスタＴｒ₂₁の閾値電圧Ｖ_th2に対応する電圧がオフセットとして設定される。これにより、バッファ回路３の出力電圧が立ち上がるタイミングにおいて、ばらつきを低減することができる。

ところで、本実施の形態のバッファ回路３を、例えば、有機ＥＬ表示装置のスキャナの出力段に適用した場合には、移動度補正期間をバッファ回路３の出力電圧のパルス幅で規定することができる。これにより、移動度補正期間のばらつきを低減することができるので、発光時に有機ＥＬ素子に流れる電流のばらつきを低減することができ、輝度の均一性を向上させることができる。

＜第３の実施の形態の変形例＞
上記第３の実施の形態では、トランジスタＴｒ₃₂がｐチャネル型のＭＯＳトランジスタとなっていたが、このトランジスタＴｒ₃₂の導電型が、逆になっていてもよい。具体的には、図１１に示したように、トランジスタＴｒ₃₂がｎチャネル型のＭＯＳトランジスタとなっていてもよい。ただし、その場合には、例えば、図１２に示したように、制御信号ＡＺ５の信号波形を、図１０に示した制御信号ＡＺ５の信号波形を反転させた波形とすることが必要である。

＜第４の実施の形態＞
次に、本発明の第４の実施の形態に係るバッファ回路４（駆動回路）について説明する。図１３は、バッファ回路４の全体構成の一例を表したものである。バッファ回路４は、上記のバッファ回路１，２と同様、入力端ＩＮに入力されたパルス信号の位相とほぼ同一位相のパルス信号を出力端ＯＵＴから出力するものである。バッファ回路４は、インバータ回路１０（入力側インバータ回路）およびインバータ回路５０（出力側インバータ回路）を備えている。

インバータ回路５０は、入力されたパルス信号の信号波形をほぼ反転させたパルス信号を出力するものである。インバータ回路１０，５０は、互いに直列に接続されている。インバータ回路１０は、インバータ回路５０との関係で入力端ＩＮ側に配置されており、インバータ回路１０の入力端がバッファ回路４の入力端ＩＮに相当している。一方、インバータ回路５０は、インバータ回路１０との関係で出力端ＯＵＴ側に配置されており、インバータ回路５０の出力端がバッファ回路４の出力端ＯＵＴに相当している。インバータ回路１０の出力端（図中のＡに対応する箇所）は、インバータ回路５０の入力端に接続されており、バッファ回路４は、インバータ回路１０の出力がインバータ回路５０に入力されるように構成されている。インバータ回路５０は、高電圧線Ｌ_H2および低電圧線Ｌ_Lの間に挿入されている。

インバータ回路５０は、上記第２の実施の形態のインバータ回路３０において、閾値補正回路３１の代わりに、閾値補正回路４１を設けた回路構成となっている。ここで、閾値補正回路４１は、上記第１の実施の形態の閾値補正回路２１と、上記第２の実施の形態の閾値補正回路３１とを組み合わせたものである。なお、閾値補正回路２１，３１を組み合わせるにあたって、トランジスタＴｒ₂₁，Ｔｒ₂₂のそれぞれのドレインが互いに分離されると共に、トランジスタＴｒ₂₁，Ｔｒ₂₂のそれぞれのソースも互いに分離されている。さらに、トランジスタＴｒ₂₁のドレインが直接、高電圧線Ｌ_H2に接続されており、トランジスタＴｒ₂₂のドレインが、トランジスタＴｒ₂₆のソースまたはドレインと、トランジスタＴｒ₂₅のソースまたはドレインとの接続点Ｈに接続されている。また、トランジスタＴｒ₂₂のソースが直接、バッファ回路４の出力端ＯＵＴに接続されており、トランジスタＴｒ₂₁のソースが、トランジスタＴｒ₃₂のソースまたはドレインと、トランジスタＴｒ₃₃のソースまたはドレインとの接続点Ｉに接続されている。

さらに、制御信号ＡＺ３が制御信号ＡＺ６と共用されている。また、制御信号ＡＺ１と、制御信号ＡＺ４とが互いに同じ信号となっており、制御信号ＡＺ２と、制御信号ＡＺ５とが互いに同じ信号となっている。なお、トランジスタＴｒ₂₄は、第２導電型のトランジスタ、例えば、ｎチャネル型のＭＯＳトランジスタである。

[動作]
次に、本実施の形態のバッファ回路４の動作について説明する。以下では、主として、バッファ回路４における閾値補正（Ｖ_thキャンセル）について説明する。

図１４は、バッファ回路４の動作の一例を表したものである。図１４には、トランジスタＴｒ₂₁，Ｔｒ₂₂のそれぞれのゲート−ソース間電圧Ｖ_gsに含まれる閾値電圧Ｖ_th1，Ｖ_th2をキャンセルする動作の一例が示されている。なお、高電圧線Ｌ_H2の電圧は、図１４（Ａ）に示したように、この動作の間、常に一定値（Ｖ_dd）となっているものとする。

当初、バッファ回路４の入力端ＩＮにはＶ_ssが入力されており、接続点Ａ（インバータ回路１０の出力端）の電圧がＶ_dd＋Ｖ_th2となっており、接続点Ｂの電圧がＶ_ssとなっている。そのため、トランジスタＴｒ₂₁，Ｔｒ₂₂がともにオフしている。このとき、制御信号ＡＺ１，ＡＺ４は共にＶ_ssとなっており、制御信号ＡＺ２，ＡＺ５も共にＶ_ssとなっており、制御信号ＡＺ３もＶ_ssとなっている。そのため、トランジスタＴｒ₂₄，Ｔｒ₂₅，Ｔｒ₃₁，Ｔｒ₃₂がオフし、トランジスタＴｒ₂₆，Ｔｒ₃₃がオンしている。次に、制御信号ＡＺ１，ＡＺ４がＶ_ddとなると共に、制御信号ＡＸ３がＶ_ddとなり（Ｔ₁）、トランジスタＴｒ₂₄，Ｔｒ₃₁がオンすると共にトランジスタＴｒ₂₆，Ｔｒ₃₃がオフする。すると、接続点Ａの電圧がＶ_ssとなり、接続点Ｂの電圧がＶ_ddとなる。次に、制御信号ＡＺ１，ＡＺ４がＶ_ssとなり（Ｔ₂）、トランジスタＴｒ₂₄，Ｔｒ₃₁がオフしたのち、制御信号ＡＺ２，ＡＺ５がＶ_ddよりも少し大きな電圧値となり（Ｔ₃）、トランジスタＴｒ₂₅，Ｔｒ₃₂がオンする。すると、トランジスタＴｒ₃₂，Ｔｒ₂₁に電流が流れ、接続点Ａの電圧が徐々に上昇し、やがてＶ_dd＋Ｖ_th2となったところで、トランジスタＴｒ₂₁がオフする。これにより、接続点Ａの電圧の上昇がＶ_dd＋Ｖ_th2で停止し、接続点Ａの電圧がＶ_dd＋Ｖ_th2に保持される。一方、トランジスタＴｒ₂₅，Ｔｒ₂₂にも電流が流れ、接続点Ｂの電圧が徐々に下降し、やがてＶ_ss＋Ｖ_th1となったところで、トランジスタＴｒ₂₂がオフする。これにより、接続点Ｂの電圧の下降がＶ_ss＋Ｖ_th1で停止し、接続点Ｂの電圧がＶ_ss＋Ｖ_th1に保持される。つまり、上記の一連の動作を行うことにより、トランジスタＴｒ₂₁のゲートに対して、トランジスタＴｒ₂₁の閾値電圧Ｖ_th2またはトランジスタＴｒ₂₁の閾値電圧Ｖ_th2に対応する電圧をオフセットとして設定すると共に、トランジスタＴｒ₂₂のゲートに対して、トランジスタＴｒ₂₂の閾値電圧Ｖ_th1またはトランジスタＴｒ₂₂の閾値電圧Ｖ_th1に対応する電圧をオフセットとして設定する。その結果、トランジスタＴｒ₂₁の閾値電圧Ｖ_th2にばらつきがあった場合であっても、バッファ回路４の入力端ＩＮへのＶ_ddの入力パルスに応じて、バッファ回路４の出力端ＯＵＴからＶ_ddの出力パルスを、幅のばらつきなく正確に出力することができる。さらに、トランジスタＴｒ₂₂の閾値電圧Ｖ_th1にばらつきがあった場合であっても、バッファ回路４の入力端ＩＮへのＶ_ddの入力パルスに応じて、バッファ回路４の出力端ＯＵＴからＶ_ddの出力パルスを、幅のばらつきなく正確に出力することができる。従って、バッファ回路４の出力電圧がＶ_ssからＶ_ddに立ち上がるタイミングにおいて、ばらつきを低減することができる。

このように、本実施の形態のバッファ回路４では、トランジスタＴｒ₂₁のゲートに対して、トランジスタＴｒ₂₁の閾値電圧Ｖ_th2またはトランジスタＴｒ₂₁の閾値電圧Ｖ_th2に対応する電圧がオフセットとして設定される。さらに、トランジスタＴｒ₂₂のゲートに対して、トランジスタＴｒ₂₂の閾値電圧Ｖ_th1またはトランジスタＴｒ₂₂の閾値電圧Ｖ_th1に対応する電圧がオフセットとして設定される。これにより、バッファ回路４の出力電圧が立ち上がるタイミングにおいて、ばらつきを低減することができる。

ところで、本実施の形態のバッファ回路４を、例えば、有機ＥＬ表示装置のスキャナの出力段に適用した場合には、移動度補正期間をバッファ回路４の出力電圧のパルス幅で規定することができる。これにより、移動度補正期間のばらつきを低減することができるので、発光時に有機ＥＬ素子に流れる電流のばらつきを低減することができ、輝度の均一性を向上させることができる。

＜第４の実施の形態の変形例＞
上記実施の形態では、トランジスタＴｒ₂₄，Ｔｒ₂₅，Ｔｒ₃₁，Ｔｒ₃₂がｎチャネル型のＭＯＳトランジスタとなっていたが、これらのトランジスタＴｒ₂₄，Ｔｒ₂₅，Ｔｒ₃₁，Ｔｒ₃₂の導電型が全て、逆になっていてもよい。具体的には、図１５に示したように、トランジスタＴｒ₂₄，Ｔｒ₂₅，Ｔｒ₃₁，Ｔｒ₃₂がｐチャネル型のＭＯＳトランジスタとなっていてもよい。ただし、その場合には、例えば、図１６に示したように、制御信号ＡＺ１，ＡＺ２，ＡＺ４，ＡＺ５の信号波形を、図１４に示した制御信号ＡＺ１，ＡＺ２，ＡＺ４，ＡＺ５の信号波形を反転させた波形とすることが必要である。

＜適用例＞
図１７は、上記各実施の形態に係るバッファ回路１〜４の適用例の一例である表示装置１００の全体構成の一例を表したものである。この表示装置１００は、例えば、表示パネル１１０（表示部）と、駆動回路１２０（駆動部）とを備えている。

（表示パネル１１０）
表示パネル１１０は、発光色の互いに異なる３種類の有機ＥＬ素子１１１Ｒ，１１１Ｇ，１１１Ｂが２次元配置された表示領域１１０Ａを有している。表示領域１１０Ａとは、有機ＥＬ素子１１１Ｒ，１１１Ｇ，１１１Ｂから発せられる光を利用して映像を表示する領域である。有機ＥＬ素子１１１Ｒは赤色光を発する有機ＥＬ素子であり、有機ＥＬ素子１１１Ｇは緑色光を発する有機ＥＬ素子であり、有機ＥＬ素子１１１Ｂは青色光を発する有機ＥＬ素子である。なお、以下では、有機ＥＬ素子１１１Ｒ，１１１Ｇ，１１１Ｂの総称として有機ＥＬ素子１１１を適宜、用いるものとする。

（表示領域１１０Ａ）
図１８は、表示領域１０Ａ内の回路構成の一例を、後述の書込線駆動回路１２４の一例と共に表したものである。表示領域１１０Ａ内には、複数の画素回路１１２が個々の有機ＥＬ素子１１１と対となって２次元配置されている。なお、本適用例では、一対の有機ＥＬ素子１１１および画素回路１１２が１つの画素１１３を構成している。より詳細には、図１８に示したように、一対の有機ＥＬ素子１１１Ｒおよび画素回路１１２が１つの赤色用の画素１１３Ｒを構成し、一対の有機ＥＬ素子１１１Ｇおよび画素回路１１２が１つの緑色用の画素１１３Ｇを構成し、一対の有機ＥＬ素子１１１Ｂおよび画素回路１１２が１つの青色用の画素１１３Ｂを構成している。さらに、互いに隣り合う３つの画素１１３Ｒ，１１３Ｇ，１１３Ｂが１つの表示画素１１４を構成している。

各画素回路１１２は、例えば、有機ＥＬ素子１１１に流れる電流を制御する駆動トランジスタＴｒ₁と、信号線ＤＴＬの電圧を駆動トランジスタＴｒ₁に書き込む書き込みトランジスタＴｒ₂と、保持容量Ｃ_sとによって構成されたものであり、２Ｔｒ１Ｃの回路構成となっている。駆動トランジスタＴｒ₁および書き込みトランジスタＴｒ₂は、例えば、ｎチャネルＭＯＳ型の薄膜トランジスタ（ＴＦＴ（Thin Film Transistor））により形成されている。駆動トランジスタＴｒ₁または書き込みトランジスタＴｒ₂は、例えば、ｐチャネルＭＯＳ型のＴＦＴであってもよい。

表示領域１１０Ａにおいて、複数の書込線ＷＳＬ（走査線）が行状に配置され、複数の信号線ＤＴＬが列状に配置されている。表示領域１１０Ａには、さらに、複数の電源線ＰＳＬ（電源電圧の供給される部材）が書込線ＷＳＬに沿って行状に配置されている。各信号線ＤＴＬと各書込線ＷＳＬとの交差点近傍には、有機ＥＬ素子１１１が１つずつ設けられている。各信号線ＤＴＬは、後述の信号線駆動回路１２３の出力端（図示せず）と、書き込みトランジスタＴｒ₂のドレイン電極およびソース電極のいずれか一方（図示せず）に接続されている。各書込線ＷＳＬは、後述の書込線駆動回路１２４の出力端（図示せず）と、書き込みトランジスタＴｒ₂のゲート電極（図示せず）に接続されている。各電源線ＰＳＬは、後述の電源線駆動回路１２５の出力端（図示せず）と、駆動トランジスタＴｒ₁のドレイン電極およびソース電極のいずれか一方（図示せず）に接続されている。書き込みトランジスタＴｒ₂のドレイン電極およびソース電極のうち信号線ＤＴＬに非接続の方（図示せず）は、駆動トランジスタＴｒ₁のゲート電極（図示せず）と、保持容量Ｃ_sの一端に接続されている。駆動トランジスタＴｒ₁のドレイン電極およびソース電極のうち電源線ＰＳＬに非接続の方（図示せず）と保持容量Ｃ_sの他端とが、有機ＥＬ素子１１１のアノード電極（図示せず）に接続されている。有機ＥＬ素子１１１のカソード電極（図示せず）は、例えば、グラウンド線ＧＮＤに接続されている。

（駆動回路１２０）
次に、駆動回路１２０内の各回路について、図１７、図１８を参照して説明する。駆動回路１２０は、タイミング生成回路１２１、映像信号処理回路１２２、信号線駆動回路１２３、書込線駆動回路１２４、および電源線駆動回路１２５を有している。

タイミング生成回路１２１は、映像信号処理回路１２２、信号線駆動回路１２３、書込線駆動回路１２４、および電源線駆動回路１２５が連動して動作するように制御するものである。タイミング生成回路１２１は、例えば、外部から入力された同期信号２０Ｂに応じて（同期して）、上述した各回路に対して制御信号１２１Ａを出力するようになっている。

映像信号処理回路１２２は、外部から入力された映像信号１２０Ａに対して所定の補正を行うと共に、補正した後の映像信号１２２Ａを信号線駆動回路１２３に出力するようになっている。所定の補正としては、例えば、ガンマ補正や、オーバードライブ補正などが挙げられる。

信号線駆動回路１２３は、制御信号１２１Ａの入力に応じて（同期して）、映像信号処理回路１２２から入力された映像信号１２２Ａ（信号電圧Ｖ_sig）を各信号線ＤＴＬに印加して、選択対象の画素１１３に書き込むものである。なお、書き込みとは、駆動トランジスタＴｒ₁のゲートに所定の電圧を印加することを指している。

信号線駆動回路１２３は、例えばシフトレジスタ（図示せず）を含んで構成されており、画素１１３の各列に対応して、１段ごとにバッファ回路（図示せず）を備えている。この信号線駆動回路１２３は、制御信号１２１Ａの入力に応じて（同期して）、各信号線ＤＴＬに対して、２種類の電圧（Ｖ_ofs、Ｖ_sig）を出力可能となっている。具体的には、信号線駆動回路１２３は、各画素１１３に接続された信号線ＤＴＬを介して、書込線駆動回路１２４により選択された画素１１３へ２種類の電圧（Ｖ_ofs、Ｖ_sig）を順番に供給するようになっている。

ここで、オフセット電圧Ｖ_ofsは、有機ＥＬ素子１１１の閾値電圧Ｖ_elよりも低い電圧値となっている。また、信号電圧Ｖ_sigは、映像信号１２２Ａに対応する電圧値となっている。信号電圧Ｖ_sigの最小電圧はオフセット電圧Ｖ_ofsよりも低い電圧値となっており、信号電圧Ｖ_sigの最大電圧はオフセット電圧Ｖ_ofsよりも高い電圧値となっている。

書込線駆動回路１２４は、例えばシフトレジスタ（図示せず）を含んで構成されており、画素１１３の各行に対応して、１段ごとにバッファ回路１、バッファ回路２、バッファ回路３、またはバッファ回路４を備えている。この書込線駆動回路１２４は、制御信号１２１Ａの入力に応じて（同期して）、各書込線ＷＳＬに対して、２種類の電圧（Ｖ_dd、Ｖ_ss）を出力可能となっている。具体的には、書込線駆動回路１２４は、各画素１１３に接続された書込線ＷＳＬを介して、駆動対象の画素１１３へ２種類の電圧（Ｖ_dd、Ｖ_ss）を供給し、書き込みトランジスタＴｒ₂を制御するようになっている。

ここで、電圧Ｖ_ddは、書き込みトランジスタＴｒ₂のオン電圧以上の値となっている。Ｖ_ddは、後述の消光時や閾値補正時に、書込線駆動回路１２４から出力される電圧値である。Ｖ_ssは、書き込みトランジスタＴｒ₂のオン電圧よりも低い値となっており、かつ、Ｖ_ddよりも低い値となっている。

電源線駆動回路１２５は、例えばシフトレジスタ（図示せず）を含んで構成されており、例えば、画素１１３の各行に対応して、１段ごとにバッファ回路（図示せず）を備えている。この電源線駆動回路１２５は、制御信号１２１Ａの入力に応じて（同期して）、２種類の電圧（Ｖ_ccH、Ｖ_ccL）を出力可能となっている。具体的には、電源線駆動回路１２５は、各画素１１３に接続された電源線ＰＳＬを介して、駆動対象の画素１１３へ２種類の電圧（Ｖ_ccH、Ｖ_ccL）を供給し、有機ＥＬ素子１１１の発光および消光を制御するようになっている。

ここで、電圧Ｖ_ccLは、有機ＥＬ素子１１１の閾値電圧Ｖ_elと、有機ＥＬ素子１１１のカソードの電圧Ｖ_caとを足し合わせた電圧（Ｖ_el＋Ｖ_ca）よりも低い電圧値である。また、電圧Ｖ_ccHは、電圧（Ｖ_el＋Ｖ_ca）以上の電圧値である。

次に、本適用例の表示装置１００の動作（消光から発光までの動作）の一例について説明する。本適用例では、駆動トランジスタＴｒ₁の閾値電圧Ｖ_thや移動度μが経時変化したりしても、それらの影響を受けることなく、有機ＥＬ素子１１１の発光輝度を一定に保つようにするために、閾値電圧Ｖ_thや移動度μの変動に対する補正動作が組み込まれている。

図１９は、画素回路１１２に印加される電圧波形の一例と、駆動トランジスタＴｒ₁のゲート電圧Ｖ_gおよびソース電圧Ｖ_sの変化の一例とを表したものである。図１９（Ａ）には信号線ＤＴＬに、信号電圧Ｖ_sigと、オフセット電圧Ｖ_ofsが印加されている様子が示されている。図１９（Ｂ）には書込線ＷＳＬに、駆動トランジスタＴｒ₁をオンする電圧Ｖ_ddと、駆動トランジスタＴｒ₁をオフする電圧Ｖ_ssが印加されている様子が示されている。図１９（Ｃ）には電源線ＰＳＬに、電圧Ｖ_ccHと、電圧Ｖ_ccLが印加されている様子が示されている。さらに、図１９（Ｄ），（Ｅ）には、電源線ＰＳＬ、信号線ＤＴＬおよび書込線ＷＳＬへの電圧印加に応じて、駆動トランジスタＴｒ₁のゲート電圧Ｖ_gおよびソース電圧Ｖ_sが時々刻々変化している様子が示されている。

（Ｖ_th補正準備期間）
まず、Ｖ_th補正の準備を行う。具体的には、書込線ＷＳＬの電圧がＶ_offとなっており、信号線ＤＴＬの電圧がＶ_sigとなっており、電源線ＰＳＬの電圧がＶ_ccHとなっている時（つまり有機ＥＬ素子１１１が発光している時）に、電源線駆動回路１２５が電源線ＤＳＬの電圧をＶ_ccHからＶ_ccLに下げる（Ｔ₁）。すると、ソース電圧Ｖ_sがＶ_ccLとなり、有機ＥＬ素子１１１が消光する。次に、信号線駆動回路１２３が信号線ＤＴＬの電圧をＶ_sigからＶ_ofsに切り替えたのち、電源線ＰＳＬの電圧がＶ_ccHとなっている間に、書込線駆動回路１２４が書込線ＷＳＬの電圧をＶ_offからＶ_onに上げる。すると、ゲート電圧Ｖ_gがＶ_ofsに下がる。このとき、ゲート−ソース間電圧Ｖ_gs（＝Ｖ_ofs−Ｖ_ccL）が駆動トランジスタＴ_r1の閾値電圧Ｖ_thよりも大きくなるように、電源線駆動回路１２５および信号線駆動回路１２３では、電源線ＰＳＬおよび信号線ＤＴＬへの印加電圧（Ｖ_ccL、Ｖ_ofs）が設定されている。

（最初のＶ_th補正期間）
次に、Ｖ_thの補正を行う。具体的には、信号線ＤＴＬの電圧がＶ_ofsとなっている間に、電源線駆動回路１２５が電源線ＰＳＬの電圧をＶ_ccLからＶ_ccHに上げる（Ｔ₂）。すると、駆動トランジスタＴ_r1のドレイン−ソース間に電流Ｉ_dsが流れ、ソース電圧Ｖ_sが上昇する。その後、信号線駆動回路１２３が信号線ＤＴＬの電圧をＶ_ofsからＶ_sigに切り替える前に、書込線駆動回路１２４が書込線ＷＳＬの電圧をＶ_onからＶ_offに下げる（Ｔ₃）。すると、駆動トランジスタＴ_r1のゲートがフローティングとなり、Ｖ_thの補正が停止する。

（最初のＶ_th補正休止期間）
Ｖ_th補正が休止している期間中は、例えば、先のＶ_th補正を行った行（画素）とは異なる他の行（画素）において、信号線ＤＴＬの電圧のサンプリングが行われる。なお、このとき、先のＶ_th補正を行った行（画素）において、ソース電圧Ｖ_sがＶ_ofs−Ｖ_thよりも低いので、Ｖ_th補正休止期間中にも、先のＶ_th補正を行った行（画素）において、駆動トランジスタＴｒ₁のドレイン−ソース間に電流Ｉ_dsが流れ、ソース電圧Ｖ_sが上昇し、保持容量Ｃ_sを介したカップリングによりゲート電圧Ｖ_gも上昇する。

（２回目のＶ_th補正期間）
次に、Ｖ_th補正を再び行う。具体的には、信号線ＤＴＬの電圧がＶ_ofsとなっており、Ｖ_th補正が可能となっている時に、書込線駆動回路１２４が書込線ＷＳＬの電圧をＶ_offからＶ_onに上げ、駆動トランジスタＴｒ₁のゲートをＶ_ofsにする（Ｔ₄）。このとき、ソース電圧Ｖ_sがＶ_ofs−Ｖ_thよりも低い場合（Ｖ_th補正がまだ完了していない場合）には、駆動トランジスタＴｒ₁がカットオフするまで（ゲート−ソース間電圧Ｖ_gsがＶ_thになるまで）、駆動トランジスタＴｒ₁のドレイン−ソース間に電流Ｉ_dsが流れる。その後、信号線駆動回路１２３が信号線ＤＴＬの電圧をＶ_ofsからＶ_sigに切り替える前に、書込線駆動回路１２４が書込線ＷＳＬの電圧をＶ_onからＶ_offに下げる（Ｔ₅）。すると、駆動トランジスタＴｒ₁のゲートがフローティングとなるので、ゲート−ソース間電圧Ｖ_gsを信号線ＤＴＬの電圧の大きさに拘わらず一定に維持することができる。

なお、このＶ_th補正期間において、保持容量Ｃ_sがＶ_thに充電され、ゲート−ソース間電圧Ｖ_gsがＶ_thとなった場合には、駆動回路１２０は、Ｖ_th補正を終了する。しかし、ゲート−ソース間電圧Ｖ_gsがＶ_thにまで到達しない場合には、駆動回路１２０は、ゲート−ソース間電圧Ｖ_gsがＶ_thに到達するまで、Ｖ_th補正と、Ｖ_th補正休止とを繰り返し実行する。

（書き込み・μ補正期間）
Ｖ_th補正休止期間が終了した後、書き込みとμ補正を行う。具体的には、信号線ＤＴＬの電圧がＶ_sigとなっている間に、書込線駆動回路１２４が書込線ＷＳＬの電圧をＶ_offからＶ_onに上げ（Ｔ₆）、駆動トランジスタＴ_r1のゲートを信号線ＤＴＬに接続する。すると、駆動トランジスタＴ_r1のゲート電圧Ｖ_gが信号線ＤＴＬの電圧Ｖ_sigとなる。このとき、有機ＥＬ素子１１１のアノード電圧はこの段階ではまだ有機ＥＬ素子１１１の閾値電圧Ｖ_elよりも小さく、有機ＥＬ素子１１１はカットオフしている。そのため、電流Ｉ_dsは有機ＥＬ素子１１１の素子容量（図示せず）に流れ、素子容量が充電されるので、ソース電圧Ｖ_sがΔＶ_xだけ上昇し、やがてゲート−ソース間電圧Ｖ_gsがＶ_sig＋Ｖ_th−ΔＶ_xとなる。このようにして、書き込みと同時にμ補正が行われる。ここで、駆動トランジスタＴ_r1の移動度μが大きい程、ΔＶ_xも大きくなるので、ゲート−ソース間電圧Ｖ_gsを発光前にΔＶ_xだけ小さくすることにより、画素１１３ごとの移動度μのばらつきを取り除くことができる。

（発光期間）
最後に、書込線駆動回路１２４が書込線ＷＳＬの電圧をＶ_onからＶ_offに下げる（Ｔ₈）。すると、駆動トランジスタＴ_r1のゲートがフローティングとなり、駆動トランジスタＴ_r1のドレイン−ソース間に電流Ｉ_dsが流れ、ソース電圧Ｖ_sが上昇する。その結果、有機ＥＬ素子１１１に閾値電圧Ｖ_el以上の電圧が印加され、有機ＥＬ素子１１１が所望の輝度で発光する。

本適用例の表示装置１００では、上記のようにして、各画素１１３において画素回路１１２がオンオフ制御され、各画素１１３の有機ＥＬ素子１１１に駆動電流が注入されることにより、正孔と電子とが再結合して発光が起こり、その光が外部に取り出される。その結果、表示パネル１１０の表示領域１１０Ａにおいて画像が表示される。

ところで、従来では、アクティブマトリクス方式の表示装置において、走査回路内のバッファ回路は、典型的には、図２１に示したように、２つのインバータ回路２１０，２２０を直列に接続して構成されている。しかし、バッファ回路２００では、例えば、図２２に示したように、ｐチャネル型のＭＯＳトランジスタの閾値電圧Ｖ_th1がΔＶ_th1だけばらつくと、出力ＯＵＴの電圧Ｖ_outの立ち上がるタイミングがΔｔ₁だけずれる。また、バッファ回路２００では、例えば、図２３に示したように、ｎチャネル型のＭＯＳトランジスタの閾値電圧Ｖ_th2がΔＶ_th2だけばらつくと、出力ＯＵＴの電圧Ｖ_outの立ち下がるタイミングがΔｔ₂だけずれる。従って、例えば、出力ＯＵＴの電圧Ｖ_outの立ち上がるタイミングおよび立ち下がるタイミングがばらつき、移動度補正期間ΔＴがΔｔ₁＋Δｔ₂だけばらついた場合には、例えば、図２４に示したように、発光時の電流Ｉ_dsがΔＩ_dsだけばらつき、そのばらつきが輝度のばらつきとなってしまう。

一方、本適用例では、上記各実施の形態に係るバッファ回路１〜４が書込線駆動回路１２４の出力段に用いられている。これにより、移動度補正期間をバッファ回路１〜４の出力電圧のパルス幅で規定することができる。これにより、移動度補正期間のばらつきを低減することができるので、発光時に有機ＥＬ素子１１１に流れる電流Ｉ_dsのばらつきを低減することができ、輝度の均一性を向上させることができる。

以上、実施の形態および適用例を挙げて本発明を説明したが、本発明は上記実施の形態等に限定されるものではなく、種々変形が可能である。

例えば、上記適用例では、上記各実施の形態に係るバッファ回路１〜４が書込線駆動回路１２４の出力段に用いられていたが、書込線駆動回路１２４の出力段の代わりに、電源線駆動回路１２５の出力段に用いられていてもよいし、書込線駆動回路１２４の出力段と共に、電源線駆動回路１２５の出力段に用いられていてもよい。

また、上記実施の形態等において、閾値補正動作前のトランジスタＴｒ₂₂のゲート電圧はＶ_dd＋Ｖ_th1よりも低くなっていればよく、閾値補正動作前のトランジスタＴｒ₂₁のゲート電圧はＶ_ss＋Ｖ_th2よりも高くなっていればよい。従って、閾値補正動作前のトランジスタＴｒ₂₂のゲート電圧を設定する際に、高電圧線Ｌ_H2以外の電圧線を使用してもよい。また、閾値補正動作前のトランジスタＴｒ₂₁のゲート電圧を設定する際に、低電圧線Ｌ _L 以外の電圧線を使用してもよい。

また、トランジスタＴｒ₂₁，Ｔｒ₂₂のゲート電圧は、容量素子Ｃ₂₁，Ｃ₃₁によって保持されるので、上記適用例において、バッファ回路１〜４の閾値補正動作を、フィールドごとに１回ずつ行ってもよいし、数フィールドごとに１回ずつ行ってもよい。バッファ回路１〜４の閾値補正動作を数フィールドごとに１回ずつ行った場合には、閾値補正動作の回数を削減することができ、低消費電力化を図ることも可能である。

また、上記実施の形態等では、トランジスタＴｒ₂₁，Ｔｒ₂₂のゲート電圧が安定化するまで、閾値補正動作を実行していたが、トランジスタＴｒ₂₁，Ｔｒ₂₂のゲート電圧が安定化する前に、閾値補正動作を中止してもよい。例えば、トランジスタＴｒ₂₁の閾値補正動作中において、トランジスタＴｒ₂₁のゲート電圧の下降速度は、トランジスタＴｒ₂₁の移動度μが高いほど速い。したがって、閾値補正動作中のある時点において、トランジスタＴｒ₂₁の移動度μが高いほどトランジスタＴｒ₂₁のゲート電圧が低く、トランジスタＴｒ₂₁の移動度μが低いほどトランジスタＴｒ₂₁のゲート電圧が高くなる。この時点で閾値補正動作を終了させると、トランジスタＴｒ₂₁の移動度μが高いほどトランジスタＴｒ₂₁のゲート−ソース間電圧Ｖ_gsが狭くなり、トランジスタＴｒ₂₁の移動度μが低いほどトランジスタＴｒ₂₁のゲート−ソース間電圧Ｖ_gsが広くなる。つまり、中途で閾値補正動作を終了させることにより、トランジスタＴｒ₂₁の移動度μを補正することができる。これは、トランジスタＴｒ₂₂についても同様である。従って、中途で閾値補正動作を終了させ、トランジスタＴｒ₂₁，Ｔｒ₂₂の移動度μを補正するようにしてもよい。

１〜４，２００…バッファ回路、１０，２０，３０，４０，５０，２１０，２２０…インバータ回路、２１，３１，４１…閾値補正回路、１００…表示装置、１１０…表示パネル、１１０Ａ…表示領域、１１１，１１１Ｒ，１１１Ｇ，１１１Ｂ…有機ＥＬ素子、１１２…画素回路、１１３，１１３Ｒ，１１３Ｇ，１１３Ｂ…画素、１１４…表示画素、１２０…駆動回路、１２０Ａ，１２２Ａ…映像信号、１２０Ｂ…同期信号、１２１…タイミング生成回路、１２１Ａ…制御信号、１２２…映像信号処理回路、１２３…信号線駆動回路、１２４…書込線駆動回路、１２５…電源線駆動回路、Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ，Ｉ…接続点、ＡＺ１，ＡＺ２，ＡＺ３，ＡＺ４，ＡＺ５，ＡＺ６…制御信号、Ｃ₂₁，Ｃ₃₁…容量素子、Ｃ_s…保持容量、ＤＴＬ…信号線、ＧＮＤ…グラウンド線、ＩＮ…入力端、Ｉ_ds…電流、Ｌ_H1，Ｌ_H2…高電圧線、Ｌ_L1，Ｌ_L2…低電圧線、ＯＵＴ…出力端、ＰＳＬ…電源線、Ｔｒ₁…駆動トランジスタ、Ｔｒ₂…書き込みトランジスタ、Ｔｒ₁₁，Ｔｒ₁₂，Ｔｒ₂₁，Ｔｒ₂₂，Ｔｒ₂₃，Ｔｒ₂₄，Ｔｒ₂₅，Ｔｒ₂₆，Ｔｒ₃₁，Ｔｒ₃₂，Ｔｒ₃₃…トランジスタ、Ｖ_CCH，Ｖ_CCL，Ｖ_dd，Ｖ_ss，ΔＶ_x…電圧、Ｖ_d…ドレイン電圧、Ｖ_g…ゲート電圧、Ｖ_gs…ゲート−ソース間電圧、Ｖ_ofs…オフセット電圧、Ｖ_s…ソース電圧、Ｖ_sig…信号電圧、Ｖ_th，Ｖ_th1，Ｖ_th2，Ｖ_el…閾値電圧、ＷＳＬ…書込線、μ…移動度、ΔＴ…移動度補正期間、Δｔ₁，Δｔ₂…移動度補正期間。

Claims (4)

1. 互いに直列に接続されると共に高電圧線および低電圧線の間に挿入された入力側インバータ回路および出力側インバータ回路を備え、
   前記出力側インバータ回路は、
   ドレインが前記高電圧線側に接続されると共にソースが当該出力側インバータ回路の出力側に接続され、かつドレイン同士が互いに接続されると共にソース同士が互いに接続されたＣＭＯＳトランジスタと、
   ドレインが前記低電圧線側に接続され、ソースが当該出力側インバータ回路の出力側に接続されたＭＯＳトランジスタと、
   補正回路と
   を有し、
   前記補正回路は、
   ソースまたはドレインが前記ＣＭＯＳトランジスタの第１ゲート側に接続され、かつソースおよびドレインのうち前記ＣＭＯＳトランジスタの第１ゲート側に未接続の方が前記高電圧線側に接続された第１トランジスタと、
   ソースまたはドレインが前記ＣＭＯＳトランジスタの第１ゲート側に接続され、かつソースおよびドレインのうち前記ＣＭＯＳトランジスタの第１ゲート側に未接続の方が前記ＣＭＯＳトランジスタのドレイン側に接続された第２トランジスタと、
   ソースまたはドレインが前記ＣＭＯＳトランジスタのドレイン側に接続され、かつソースおよびドレインのうち前記ＣＭＯＳトランジスタのドレイン側に未接続の方が前記高電圧線側に接続された第３トランジスタと、
   一方が前記ＣＭＯＳトランジスタの第１ゲート側に接続され、かつ他方が前記入力側インバータ回路の入力側に接続された第１容量素子と
   を有し、
   前記補正回路は、前記ＣＭＯＳトランジスタの第１ゲート側のトランジスタがオフしているときに、前記ＣＭＯＳトランジスタの第１ゲートに対して、前記ＣＭＯＳトランジスタの閾値電圧に対応する電圧をオフセットとして設定する
   駆動回路。
2. 前記補正回路は、
   ソースまたはドレインが前記ＣＭＯＳトランジスタの第２ゲート側に接続され、かつソースおよびドレインのうち前記ＣＭＯＳトランジスタの第２ゲート側に未接続の方が前記低電圧線側に接続された第４トランジスタと、
   ソースまたはドレインが前記ＣＭＯＳトランジスタの第２ゲート側に接続され、かつソースおよびドレインのうち前記ＣＭＯＳトランジスタの第２ゲート側に未接続の方が前記ＣＭＯＳトランジスタのソース側に接続された第５トランジスタと、
   ソースまたはドレインが前記ＣＭＯＳトランジスタのソース側に接続され、かつソースおよびドレインのうち前記ＣＭＯＳトランジスタのソース側に未接続の方が前記出力側インバータの出力側に接続された第６トランジスタと、
   一方が前記ＣＭＯＳトランジスタの第２ゲート側に接続され、かつ他方が前記入力側インバータ回路の出力側に接続された第２容量素子と
   を有する
   請求項１に記載の駆動回路。
3. 前記補正回路は、
   ソースまたはドレインが前記ＣＭＯＳトランジスタの第２ゲート側に接続され、かつソースおよびドレインのうち前記ＣＭＯＳトランジスタの第２ゲート側に未接続の方が前記ＣＭＯＳトランジスタのソース側に接続された第５トランジスタと、
   ソースまたはドレインが前記ＣＭＯＳトランジスタのソース側に接続され、かつソースおよびドレインのうち前記ＣＭＯＳトランジスタのソース側に未接続の方が前記出力側インバータの出力側に接続された第６トランジスタと、
   一方が前記ＣＭＯＳトランジスタの第２ゲート側に接続され、かつ他方が前記入力側インバータ回路の出力側に接続された第２容量素子と
   を有する
   請求項１に記載の駆動回路。
4. 行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、
   各画素を駆動する駆動部と
   を備え、
   前記駆動部は、前記走査線ごとに１つずつ設けられた複数の駆動回路を有し、
   前記駆動回路は、互いに直列に接続されると共に高電圧線および低電圧線の間に挿入された入力側インバータ回路および出力側インバータ回路を有し、
   前記出力側インバータ回路は、
   ドレインが前記高電圧線側に接続されると共にソースが当該出力側インバータ回路の出力側に接続され、かつドレイン同士が互いに接続されると共にソース同士が互いに接続されたＣＭＯＳトランジスタと、
   ドレインが前記低電圧線側に接続され、ソースが当該出力側インバータ回路の出力側に接続されたＭＯＳトランジスタと、
   補正回路と
   を有し、
   前記補正回路は、
   ソースまたはドレインが前記ＣＭＯＳトランジスタの第１ゲート側に接続され、かつソースおよびドレインのうち前記ＣＭＯＳトランジスタの第１ゲート側に未接続の方が前記高電圧線側に接続された第１トランジスタと、
   ソースまたはドレインが前記ＣＭＯＳトランジスタの第１ゲート側に接続され、かつソースおよびドレインのうち前記ＣＭＯＳトランジスタの第１ゲート側に未接続の方が前記ＣＭＯＳトランジスタのドレイン側に接続された第２トランジスタと、
   ソースまたはドレインが前記ＣＭＯＳトランジスタのドレイン側に接続され、かつソースおよびドレインのうち前記ＣＭＯＳトランジスタのドレイン側に未接続の方が前記高電圧線側に接続された第３トランジスタと、
   一方が前記ＣＭＯＳトランジスタの第１ゲート側に接続され、かつ他方が前記入力側インバータ回路の入力側に接続された第１容量素子と
   を有し、
   前記補正回路は、前記ＣＭＯＳトランジスタの第１ゲート側のトランジスタがオフしているときに、前記ＣＭＯＳトランジスタの第１ゲートに対して、前記ＣＭＯＳトランジスタの閾値電圧に対応する電圧をオフセットとして設定する
   表示装置。

Images