KR20230033376A - 표시 패널 및 이를 포함하는 표시 장치 - Google Patents

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KR20230033376A
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Abstract

본 발명은 대면적, 고해상도, 네로우 베젤(Narrow Bezel), 저전력 성능을 갖춤과 더불어 RC 지연을 해소할 수 있도록 하는 표시 패널 및 이를 포함하는 표시 장치에 관한 것이다.
이를 실현하기 위한 하나의 실시예에 따른 본 발명은, 표시 패널의 표시 영역에서 일정한 화소 블록마다 AAGIP부가 배치되고, 상기 AAGIP부는 일측 화소 블록의 n 번째 행의 n 스캔 라인과, 다른측 화소 블록의 n+1 번째 행의 n 스캔 라인을 연결함과 더불어, 일측 화소 블록의 n+1 번째 행의 n+1 스캔 라인과, 다른측 화소 블록의 n 번째 행의 서브 화소들에 배치된 n+1 스캔 라인을 연결할 수 있다.
따라서, 본 발명은 데이터 라인의 데이터 신호 변동(Data Line Transition)에 의해 발생되는 크로스토크나 스미어 등의 불량 현상을 개선할 수 있는 효과가 있다.

Description

표시 패널 및 이를 포함하는 표시 장치{Display panel compensation circuit and display device including same}
본 발명은 대면적, 고해상도, 네로우 베젤(Narrow Bezel), 저전력 성능을 갖추고, RC(Resistance Capacitance) 지연(delay)을 개선할 수 있도록 하는 표시 패널 및 이를 포함하는 표시 장치에 관한 것이다.
평판표시장치(flat panel display: FPD) 중 하나인 유기발광다이오드(organic light emitting diode; 이하 OLED라 칭함) 표시장치는 높은 휘도와 낮은 동작 전압 특성을 갖는다.
이러한 OLED 표시장치는 스스로 빛을 내는 자체 발광형이기 때문에 대조비(contrast ratio)가 크고, 초박형 디스플레이의 구현이 가능하며, 응답시간이 수 마이크로초(micro second) 정도로 동화상 구현이 쉽고, 시야각의 제한이 없으며 저온에서도 안정적이고, 직류 5 내지 15V의 낮은 전압으로 구동하므로 구동회로의 제작 및 설계가 용이하다.
이러한 OLED 표시장치의 각 화소 영역에는 스위칭 박막트랜지스터, 구동 박막트랜지스터, 센싱 박막트랜지스터 등 다수의 박막트랜지스터가 형성된다.
그런데, OLED 표시장치는 패널의 대형화 및 디자인 강화에 따라 표시 영역(Active Area; AA) 내에 일정한 화소 블록마다 게이트 구동 회로를 배치하는 AAGIP(Active Area Gate-In-Panel) 방식을 적용하고 있다.
AAGIP 방식 OLED 표시장치는 각 화소 블록의 동일한 수평 라인(Horizontal Line)에 일정 화소 블록마다 동일한 GIP 스캔 신호를 인가하고 있다. 또한, 전압 신호 인가를 제어하기 위한 제어 공유 화소(Control Share Pixel)를 사용하고 있다.
패널 내에 배치된 AAGIP는, 동일한 수평 스캔 라인에 스캔 신호를 인가하는데, 데이터 전압 신호가 인가되는 데이터 라인의 영향을 많이 받아서 크로스토크(Crosstalk)가 발생되고 있다.
예를 들면, 데이터 라인의 데이터 전압 신호 변동(Data Line Transition)에 의한 리플(Ripple)이 발생하게 되고, 리플에 의한 비블랙 화면 데이터(Non-Box Data)의 영향으로 수평 크로스토크가 발생하는 문제점이 있다. 이때, 리플 발생의 원인이 되는 블랙 화면(Black Box)의 크기(size)와, 데이터 전압 패턴의 계조에 따라 크로스토크나 스미어(Smear)의 수준이 달라진다.
이에, 본 명세서의 발명자들은 전술한 문제점을 해결하기 위하여, OLED 표시장치에서 표시 영역 내에 일정 화소 블록마다 게이트 구동 회로를 배치함으로써 데이터 라인의 데이터 신호 변동에 의해 발생되는 크로스토크나 스미어 등의 불량 현상을 개선할 수 있도록 하는 AAGIP 방식의 표시 패널을 발명하였다.
또한, 본 명세서의 발명자들은, 표시 영역에서 화소 블록 단위로 수평 스캔 라인의 분리 구동을 통해 크로스토크 패턴과 같이 동일한 데이터 신호의 영향을 최소화 할 수 있도록 하는 표시 장치를 발명하였다.
상기한 본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있고, 본 발명의 실시예에 의해 보다 분명하게 이해될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
본 발명의 일 실시 예에 따른 표시 패널을 제공할 수 있다. 상기 표시 패널은, 복수의 서브 화소들을 포함하는 복수의 화소 블록들; 및 상기 복수의 화소 블록들 사이에 배치된 복수의 AAGIP부들을 포함할 수 있다. 상기 복수의 AAGIP부들 중 하나의 AAGIP부는, 일측 화소 블록의 n 번째 행의 n 스캔 라인과, 다른측 화소 블록의 n+1 번째 행의 n 스캔 라인을 연결할 수 있다. 상기 복수의 AAGIP부들 중 상기 하나의 GIP부는, 일측 화소 블록의 n+1 번째 행의 n+1 스캔 라인과, 다른측 화소 블록의 n 번째 행의 서브 화소들에 배치된 n+1 스캔 라인을 연결할 수 있다.
또한, 본 발명의 다른 실시 예에 따른 표시 패널을 제공할 수 있다. 상기 표시 패널은, 복수의 서브 화소들을 포함하는 복수의 화소 블록들; 및 상기 복수의 화소 블록들 사이에 배치된 복수의 AAGIP부들을 포함할 수 있다. 상기 복수의 AAGIP부들 중 하나의 AAGIP부는, 일측 화소 블록의 n 스캔 라인과 다른측 화소 블록의 n+1 스캔 라인에 각각 N 스캔 신호를 인가하고, 일측 화소 블록의 n+1 스캔 라인과 다른측 화소 블록의 n 스캔 라인에 각각 N+1 스캔 신호를 인가할 수 있다.
또한, 본 발명의 일 실시예에 따른 표시 장치를 제공할 수 있다. 상기 표시 장치는, 상기한 일 실시예에 따른 표시 패널과, 상기 표시 패널에 데이터 신호를 인가하는 데이터 구동부, 각종 전원을 제공하는 전원부, 및 상기 복수의 AAGIP부들과 데이터 구동부를 제어하는 타이밍 제어부를 포함할 수 있다.
또한, 본 발명의 다른 실시예에 따른 표시 장치를 제공할 수 있다. 상기 표시 장치는, 상기한 다른 실시예에 따른 표시 패널과, 상기 표시 패널에 데이터 신호를 인가하는 데이터 구동부, 각종 전원을 제공하는 전원부, 및 상기 복수의 AAGIP부들과 데이터 구동부를 제어하는 타이밍 제어부를 포함할 수 있다.
본 발명의 실시예에 따르면, 데이터 라인의 데이터 신호 변동(Data Line Transition)에 의해 발생되는 크로스토크나 스미어 등의 불량 현상을 개선할 수 있는 효과가 있다.
또한, 본 발명의 실시예에 따르면, 대면적 화면에 따른 RC 지연을 대폭 감소시킬 수 있다.
또한, 본 발명의 실시예에 따르면, 2Scan 1EM 방식에서 사용하는 구동 타이밍을 변경함으로써 구동 전원의 드롭(VDD IR Drop)을 보상할 수 있다.
또한, 본 발명의 실시예에 따르면, 2Scan 1EM 방식에서 신호(Signal) 배선의 증가 없이 샘플링 타임(Sampling Time)을 8H 이상 확보할 수 있다.
또한, 본 발명의 실시예에 따르면, 화소 블록 단위로 수평 스캔 라인을 분리 구동함으로써 크로스토크 패턴 등과 같은 동일한 데이터 신호의 영향을 최소화 할 수 있다.
그리고, 본 발명의 실시예에 따르면, 대면적, 고해상도, 네로우 베젤(Narrow Bezel), 저전력 성능을 갖춘 표시 패널 및 이를 포함하는 표시 장치를 제공할 수 있다.
본 명세서의 효과는 이상에서 언급한 효과에 제한되지 않으며, 언급되지 않은 또 다른 효과는 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 효과와 더불어 본 발명의 구체적인 효과는 이하 발명을 실시하기 위한 구체적인 사항을 설명하면서 함께 기술한다.
도 1은 본 발명의 실시예에 따른 표시 패널의 구성을 개략적으로 나타낸 구성도이다.
도 2는 본 발명의 실시예에 따른 표시 패널에서 각 블록의 구성 예를 나타낸 도면이다.
도 3은 도 2의 각 블록에서 화소 블록 구성 예를 나타낸 도면이다.
도 4는 본 발명의 실시예에 따른 표시 패널에서 각 AAGIP부의 연결 구성 예를 나타낸 도면이다.
도 5는 본 발명의 실시예에 따른 표시 패널에서 각 블록마다 다른 타이밍을 갖는 AAGIP 제어 신호를 인가하는 예를 나타낸 도면이다.
도 6은 본 발명의 실시예에 따른 표시 패널에서 데이터 전압 변동 발생 시 AAGIP부를 통해 스캔 라인이 전환됨에 따라 리플이 감소되는 예를 나타낸 도면이다.
도 7은 본 발명의 실시예에 따른 AAGIP부에서 서로 이웃하는 화소 블록의 스캔 라인을 실제 연결한 예를 나타낸 도면이다.
도 8은 본 발명의 실시예에 따른 표시 패널에서 AAGIP부를 8T1C로 구성할 때 AAGIP부의 폭을 예시적으로 나타낸 도면이다.
도 9는 본 발명의 실시예에 따른 표시 패널에서 2 스캔 라인에 스캔 신호를 동시에 인가하는 예를 나타낸 도면이다.
도 10 및 도 11은 본 발명의 실시예에 따른 표시 패널에서 AAGIP부에 의해 베젤 영역이 확보되는 예를 나타낸 도면이다.
도 12는 본 발명의 실시예에 따른 AAGIP부가 1개의 데이터 구동부에 대하여 배치된 예를 나타낸 구성도이다.
도 13은 본 발명의 실시예에 따른 표시 패널의 표시 영역에 배치된 하나의 서브 화소(PX)에 대한 회로 구성도를 나타낸 도면이다.
도 14는 도 13에 도시된 서브 화소의 회로 구성에 대한 각 트랜지스터들과 배선들을 배치한 예를 나타낸 도면이다.
본문에 개시되어 있는 본 발명의 실시 예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시 예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시 예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
전술한 목적, 특징 및 장점은 첨부된 도면을 참조하여 상세하게 후술되며, 이에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다.
본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 상세한 설명을 생략한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다. 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소를 가리키는 것으로 사용된다.
또한 어떤 구성요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 상기 구성요소들은 서로 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성요소 사이에 다른 구성요소가 "개재"되거나, 각 구성요소가 다른 구성요소를 통해 "연결", "결합" 또는 "접속"될 수도 있는 것으로 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 없는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함한다" 또는 "가진다" 등의 용어는 개시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
한편, 어떤 실시 예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 흐름도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
소자(element) 또는 층이 다른 소자 또는 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않는 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below, beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓일 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
이하에서는, 본 발명의 실시 예에 따른 표시 패널 및 이를 포함하는 표시 장치를 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 표시 패널의 구성을 개략적으로 나타낸 구성도이고, 도 2는 본 발명의 실시예에 따른 표시 패널에서 각 블록의 구성 예를 나타낸 도면이며, 도 3은 도 2의 각 블록에서 화소 블록 구성 예를 나타낸 도면이고, 도 4는 본 발명의 실시예에 따른 표시 패널에서 각 AAGIP부의 연결 구성 예를 나타낸 도면이다.
도 1 내지 도 4를 참조하면, 본 발명의 실시예에 따른 표시 패널(100)은, 복수의 화소 블록들(110, 120) 및 복수의 AAGIP부들(210, 220)을 포함할 수 있다.
복수의 화소 블록들(110, 120)은 동일한 행에 동일한 화소 블록이 배치될 수 있다. 예를 들면, 제1행에는 동일한 제1 화소 블록(110)들이 배치되고, 제2행에는 동일한 제2 화소 블록(120)들이 배치될 수 있다.
복수의 AAGIP부들(210, 220)은 하나의 AAGIP부(210)가 복수의 화소 블록들(110, 120) 사이에 배치될 수 있다.
하나의 화소 블록은 적어도 하나 이상의 화소 블록을 포함할 수 있다. 예를 들어, 하나의 화소 블록은 도 1에 도시된 바와 같이, 1열 1행의 제1 화소 블록(110)과 1열 2행의 제2 화소 블록(120)으로 구성될 수 있다. 그러나, 이에 한정되지 않고 하나의 화소 블록은 2열 2행의 화소 블록으로 구성될 수 있다.
하나의 AAGIP부는 적어도 하나 이상의 화소 블록마다 배치될 수 있다. 예를 들어, 도 1에 도시된 바와 같이, 1열ㅧ2행의 화소 블록마다 AAGIP부가 배치될 수 있다. 즉, 첫번째 화소 블록의 제1 화소 블록(110) 및 제2 화소 블록(120)에 제1 AAGIP부(210)가 배치되고, 두번째 화소 블록의 제1 화소 블록(110) 및 제2 화소 블록(120)에 제2 AAGIP부(220)가 배치될 수 있다.
본 발명의 실시예에서, 하나의 AAGIP부는, 표시 패널의 표시 영역(Active Area; AA) 영역에 배치됨에 따라 'AAGIP' 또는 'AAGIP부'로 표기하여 설명할 수 있다.
복수의 화소 블록들에서 각 화소 블록은 발광 소자(OLED)가 행과 열로 배치된 복수의 서브 화소들을 포함할 수 있다. 복수의 서브 화소들은 예를 들면, 적색(Red), 녹색(Green), 청색(Blue) 및 백색(White) 중 적어도 하나 이상의 서브 화소들일 수 있다. 각 화소 블록은 적어도 하나 이상의 서브 화소들로 구성된 단위 화소 영역을 포함할 수 있다. 적어도 하나 이상의 서브 화소들 중 각 서브 화소에는 각각 구동 소자가 배치될 수 있다. 단위 화소 영역에는 스테이지를 구성하는 AAGIP 소자가 분산 배치될 수 있다. AAGIP 소자는 AAGIP TFT 및 캐패시터를 포함할 수 있다.
AAGIP부의 일측 화소 블록에는 n 번째 행의 서브 화소들에 n 스캔 라인이 배치되고, n+1 번째 행의 서브 화소들에 n+1 스캔 라인이 배치될 수 있다. 예를 들면, 도 1에 도시된 바와 같이, 제1 AAGIP부(210)의 좌측에 있는 제1 화소 블록(110)에는 N+1 스캔 라인(SLN+1)이 배치되고, 제2 화소 블록(120)에는 N 스캔 라인(SLN)이 배치될 수 있다. 이때, 제1 AAGIP부(210)의 좌측에 있는 제1 화소 블록(110)에는 n+1 번째 행의 서브 화소들이 배치되고, 제1 AAGIP부(210)의 제2 화소 블록(120)에는 n 번째 행의 서브 화소들이 배치될 수 있다. 본 발명의 실시예에서 N(n)은 자연수(natural number) 또는 음이 아닌 정수(nonnegative integer)이다.
또한, AAGIP부의 다른측 화소 블록에는 n 번째 행의 서브 화소들에 n+1 스캔 라인이 배치되고, n+1 번째 행의 서브 화소들에 n 스캔 라인이 배치될 수 있다. 예를 들면, 도 1에 도시된 바와 같이, 제1 AAGIP부(210)의 우측에 있는 제1 화소 블록(110)에는 N 스캔 라인(SLN)이 배치되고, 제2 화소 블록(120)에는 N+1 스캔 라인(SLN+1)이 배치될 수 있다. 이때, 제1 AAGIP부(210)의 우측에 있는 제1 화소 블록(110)에는 n 번째 행의 서브 화소들이 배치되고, 제1 AAGIP부(210)의 제2 화소 블록(120)에는 n+1 번째 행의 서브 화소들이 배치될 수 있다.
AAGIP부는 일측 화소 블록의 N 스캔 라인과 다른측 화소 블록의 N 스캔 라인을 전기적으로 연결할 수 있다. 즉, AAGIP부는 일측 화소 블록의 n 번째 행의 서브 화소들에 배치된 N 스캔 라인과, 다른측 화소 블록의 n+1 번째 행의 서브 화소들에 배치된 N 스캔 라인을 전기적으로 연결할 수 있다. 예를 들어, 도 1에서 제1 AAGIP부(210)는 좌측에 있는 제2 화소 블록(120)의 N 스캔 라인(SLN)과, 우측에 있는 제1 화소 블록(110)의 N 스캔 라인(SLN)을 전기적으로 연결할 수 있다. 이때, 제1 AAGIP부(210)에 대하여 좌측에 있는 제2 화소 블록(120)과 우측에 있는 제1 화소 블록(110)은 서로 다른 행에 위치해 있다.
AAGIP부는 일측 화소 블록의 N+1 스캔 라인과 다른측 화소 블록의 N+1 스캔 라인을 전기적으로 연결할 수 있다. 즉, AAGIP부는 일측 화소 블록의 n+1 번째 행의 서브 화소들에 배치된 N+1 스캔 라인과, 다른측 화소 블록의 n 번째 행의 서브 화소들에 배치된 N+1 스캔 라인을 전기적으로 연결할 수 있다. 예를 들어, 도 1에서 제1 AAGIP부(210)는 좌측에 있는 제1 화소 블록(110)의 N+1 스캔 라인(SLN+1)과, 우측에 있는 제2 화소 블록(120)의 N+1 스캔 라인(SLN+1)을 전기적으로 연결할 수 있다. 이때, 제1 AAGIP부(210)에 대하여 좌측에 있는 제1 화소 블록(110)과 우측에 있는 제2 화소 블록(120)은 서로 다른 행에 위치해 있다.
전술한 바와 같이, 복수의 화소 블록들 사이에 배치된 하나의 AAGIP부는, 서로 다른 행에 있는 일측 화소 블록의 N 스캔 라인과 다른측 화소 블록의 N 스캔 라인을 직접 접촉시켜 전기적으로 연결할 수 있다. 이때, 하나의 화소 블록은 n 번째 행의 화소 블록과 n+1 번째 행의 화소 블록으로 구성될 수 있다.
또한, 복수의 화소 블록들 사이에 배치된 하나의 AAGIP부는, 서로 다른 행에 있는 일측 화소 블록의 N+1 스캔 라인과 다른측 화소 블록의 N+1 스캔 라인을 직접 접촉시켜 전기적으로 연결할 수 있다.
전술한 구성의 AAGIP부는, 일측 화소 블록의 n 스캔 라인과 다른측 화소 블록의 n 스캔 라인에 N 스캔 신호를 인가하고, 일측 화소 블록의 n+1 스캔 라인과 다른측 화소 블록의 n+1 스캔 라인에 N+1 스캔 신호를 인가할 수 있다.
예를 들어, 도 1에서, 제1 AAGIP부(210)는 좌측에 있는 1열 2행의 제2 화소 블록(120)에 배치된 N번째 스캔 라인(SLN)과, 우측에 있는 2열 1행의 제1 화소 블록(110)에 배치된 n+1번째 스캔 라인(SLN+1)에 N 스캔 신호(GIP N)를 인가할 수 있다.
또한, 도 1에서, 제1 AAGIP부(210)는 좌측에 있는 1열 1행의 제1 화소 블록(110)에 배치된 n+1번째 스캔 라인(SLN+1)과, 우측에 있는 2열 2행의 제2 화소 블록(120)에 배치된 N번째 스캔 라인(SLN)에 N+1 스캔 신호(GIP N+1)를 인가할 수 있다.
한편, 하나의 블록(1 Block)은 도 2에 도시된 바와 같이, 복수의 화소들(PXL)과 복수의 AAGIP부(210, 212, 214)를 포함할 수 있다.
도 2를 참조하면, 제1 블록(BL1)은 N 번째 행의 화소들(PXL)과, N+1 번째 행의 화소들(PXL)을 포함할 수 있다. 즉, 제1 블록(BL1)은 2행 3열의 화소들과 3 개의 AAGIP부들(210, 212, 214)로 구성될 수 있다.
이때, 제1 블록(BL1)은 제1열 화소들에 제1-2 AAGIP부(214)가 배치되고, 제2열 화소들에 제1-1 AAGIP부(212)가 배치되며, 제3열 화소들에 제1 AAGIP부(210)가 배치될 수 있다.
또한, 제1 블록(BL1)에서, N 번째 행의 제1열 화소들, 제2열 화소들 및 제3열 화소들에는 N 스캔 라인(SLN)이 배치되고, N+1 번째 행의 제1열 화소들, 제2열 화소들 및 제3열 화소들에는 N+1 스캔 라인(SLN-1)이 배치될 수 있다.
도 2에서, 제2 블록(BL2) 및 제3 블록(BL3)은 제1 블록(BL1)과 마찬가지로, 각각 N 번째 행의 화소들(PXL)과 N+1 번째 행의 화소들(PXL)을 포함하는 2행 3열의 화소들과, 3 개의 AAGIP부들로 구성될 수 있다.
제2 블록(BL2)은, 제1 블록(BL1)과 마찬가지로, N 번째 행에 N 스캔 라인(SLN)이 배치되고, N+1 번째 행에는 N+1 스캔 라인(SLN+1)이 배치될 수 있다.
제3 블록(BL3)은, 제1 블록(BL1)과 마찬가지로, N 번째 행에 N 스캔 라인(SLN)이 배치되고, N+1 번째 행에는 N+1 스캔 라인(SLN+1)이 배치될 수 있다.
제1 블록(BL1), 제2 블록(BL2) 및 제3 블록(BL3)에서, 하나의 화소(PXL)는 적색(Red), 녹색(Green), 청색(Blue) 및 백색(White) 중 적어도 하나 이상의 서브 화소를 포함할 수 있다. 이하에서는 화소를 PXL 또는 Pixel로 표기하고, 서브 화소를 PX로 표기할 수 있다. 또한, 서브 화소는 각 색상에 따라 R, G, B, W 중 하나로 표기할 수 있다.
도 2에서는 하나의 블록이 복수의 화소들(PXL)과 복수의 AAGIP부(210, 212, 214)를 포함하는 것으로 예시하였으나, 본 발명은 이에 한정되지 않고 다양하게 실시할 수 있다. 예를 들면, 도면에 도시하지는 않았으나, 하나의 블록이 복수의 화소 블록들과 복수의 AAGIP부들을 포함할 수 있으며, 하나의 블록이 하나의 화소 블록과 하나의 AAGIP부를 포함하는 것으로 실시할 수 있다. 이때, 하나의 화소 블록은 적어도 하나 이상의 서브 화소들을 포함할 수 있다.
AAGIP부의 일측 화소 블록에는 n 번째 행의 서브 화소들에 n 스캔 라인이 배치되고, n+1 번째 행의 서브 화소들에 n+1 스캔 라인이 배치될 수 있다. 예를 들면, 제1 AAGIP부(210)의 좌측에 있는 제1열 화소, 제2열 화소 및 제3열 화소에서, n 번째 행의 서브 화소들에는 n 스캔 라인이 배치되고, n+1 번째 행의 서브 화소들에는 n+1 스캔 라인이 배치될 수 있다.
AAGIP부의 다른측 화소 블록에는 n 번째 행의 서브 화소들에 n 스캔 라인이 배치되고, n+1 번째 행의 서브 화소들에 n+1 스캔 라인이 배치될 수 있다. 예를 들면, 제1 AAGIP부(210)의 우측에 있는 제2 블록(BL2)의 제1열 화소, 제2열 화소 및 제3열 화소에서, n 번째 행의 서브 화소들에는 n 스캔 라인이 배치되고, n+1 번째 행의 서브 화소들에는 n+1 스캔 라인이 배치될 수 있다.
AAGIP부는, 일측 화소 블록의 n 스캔 라인과 다른측 화소 블록의 n+1 스캔 라인에 각각 N 스캔 신호를 인가하고, 일측 화소 블록의 n+1 스캔 라인과 다른측 화소 블록의 n 스캔 라인에 각각 N+1 스캔 신호를 인가할 수 있다. 예를 들면, 제1 AAGIP부(210)는 제1 블록(BL1)의 N 스캔 라인(SLN)과 제2 블록(BL2)의 N+1 스캔 라인(SLN+1)에 각각 동일한 N 스캔 신호를 인가할 수 있다. 또한, 제1 AAGIP부(210)는 제1 블록(BL1)의 N+1 스캔 라인(SLN+1)과 제2 블록(BL2)의 N 스캔 라인(SLN)에 각각 동일한 N+1 스캔 신호를 인가할 수 있다.
즉, 일정한 블록마다 배치된 AAGIP는 동일한 스캔 라인에 대해 일정한 블록마다 서로 다른 스캔 신호를 인가함으로써 분리 구동할 수 있다.
예를 들면, 제1 AAGIP부(210)는 제1 블록(BL1)의 N 스캔 라인(SLN)에는 N 스캔 신호를 인가하고, 제2 블록(BL2)의 N 스캔 라인(SLN)에는 N+1 스캔 신호를 인가함으로써 서로 인접한 화소 블록에 대해 분리 구동할 수 있다.
또한, 제1 AAGIP부(210)는 동일한 N+1 스캔 라인(SLN+1)에서, 제1 블록(BL1)에는 N+1 스캔 신호를 인가하고, 제2 블록(BL2)에는 N 스캔 신호를 인가함으로써 서로 인접한 화소 블록에 대해 분리 구동할 수 있다.
전술한 바와 같이, 일정한 블록마다 배치된 AAGIP는 서로 인접한 두 화소 블록들에 대하여 소프트웨어적으로 서로 다른 스캔 신호를 인가함으로써 서로 인접한 화소 블록들을 분리 구동할 수 있다.
도 3을 참조하면, 본 발명의 실시예에 따른 표시 패널(100)은, 복수의 화소 블록들과 복수의 AAGIP부들을 포함할 수 있고, 하나의 화소 블록은 적어도 하나 이상의 서브 화소(R, G, B)를 포함할 수 있다.
복수의 화소 블록들은, 예를 들면, 1행 1열 화소 블록, 2행 1열 화소 블록, 1행 2열 화소 블록, 2행 2열 화소 블록을 포함할 수 있다.
복수의 AAGIP부들은, 예를 들면, 1행 1열 화소 블록과 2행 1열 화소 블록에 제1-1 AAGIP부(212)가 배치되고, 1행 2열 화소 블록과 2행 2열 화소 블록에 제1 AAGIP부(210)가 배치될 수 있다.
적어도 하나 이상의 서브 화소(R, G, B)는, 예를 들면, 1행 1열 화소 블록에서, 적색(R)을 나타내는 적색 서브화소(112R), 녹색(G)을 나타내는 녹색 서브화소(112G), 청색(B)을 나타내는 청색 서브화소(112B) 등을 포함할 수 있다.
이때, 표시 영역의 스캔 라인은, 1행 1열 화소 블록과 1행 2열 화소 블록에 N+1번째 스캔 라인(GIP N+1)이 배치되고, 2행 1열 화소 블록과 2행 2열 화소 블록에 N번째 스캔 라인(GIP N)이 배치될 수 있다.
즉, 하나의 스캔 라인은, 두 개의 화소 블록마다 배치되고, 두 개의 화소 블록마다 배치될 때 서로 다른 스캔 라인으로 배치될 수 있다.
도 3에서, 1행 3열 화소 블록과 1행 4열 화소 블록에는 N번째 스캔 라인(GIP N)이 배치되고, 2행 3열 화소 블록과 2행 4열 화소 블록에는 N+1번째 스캔 라인(GIP N+1)이 배치될 수 있다.
전술한 바와 같이, 본 발명의 실시예에 따른 표시 패널은, 각 행에 스캔 라인이 배치될 때 두 개의 화소 블록들마다 서로 다른 스캔 라인이 배치될 수 있다.
도 4를 참조하면, 본 발명의 실시예에 따른 표시 패널은, 복수의 화소 블록들과 복수의 AAGIP부들을 포함할 수 있고, 하나의 화소 블록마다 스캔 라인이 배치될 수 있다.
복수의 화소 블록들은, 예를 들면, 도 4에 도시된 바와 같이, 1열 1행, 1열 2행, 2열 1행, 2열 2행, 3열 1행, 3열 2행, 4열 1행, 및 4열 2행 화소 블록을 포함할 수 있다.
복수의 AAGIP부들은, 1열 1행 및 1열 2행 화소 블록에 제1 AAGIP부(210)가 배치되고, 2열 1행 및 2열 2행 화소 블록에 제2 AAGIP부(220)가 배치되며, 3열 1행 및 3열 2행 화소 블록에 제3 AAGIP부(230)가 배치될 수 있다.
하나의 화소 블록은 적어도 하나 이상의 서브 화소(R, G, B)를 포함할 수 있다.
1열 1행 화소 블록에는 N번째 스캔 라인(GIP N)이 배치되고, 1열 2행 화소 블록에는 N+1번째 스캔 라인(GIP N+1)이 배치될 수 있다.
2열 1행 화소 블록에는 N+1번째 스캔 라인(GIP N+1)이 배치되고, 2열 2행에는 N번째 스캔 라인(GIP N)이 배치될 수 있다.
3열 1행 화소 블록에는 N번째 스캔 라인(GIP N)이 배치되고, 3열 2행 화소 블록에는 N+1번째 스캔 라인(GIP N+1)이 배치될 수 있다.
4열 1행 화소 블록에는 N+1번째 스캔 라인(GIP N+1)이 배치되고, 4열 2행 화소 블록에는 N번째 스캔 라인(GIP N)이 배치될 수 있다.
제1 GIP부(210)는, 1열 1행 화소 블록의 N번째 스캔 라인(GIP N)과 2열 2행의 N번째 스캔 라인(GIP N)을 전기적으로 연결하고, 1열 2행 화소 블록의 N+1번째 스캔 라인(GIP N+1)과 2열 1행 화소 블록의 N+1번째 스캔 라인(GIP N+1)을 전기적으로 연결할 수 있다. 이하에서는 1열 1행 화소 블록 내지 4열 2행 화소 블록에 대해 화소 블록을 생략하고 1열 1행 내지 4열 2행으로 표기하여 설명한다.
제2 AAGIP부(220)는, 2열 1행의 N+1번째 스캔 라인(GIP N+1)과 3열 2행의 N+1번째 스캔 라인(GIP N+1)을 전기적으로 연결하고, 2열 2행의 N번째 스캔 라인(GIP N)과 3열 1행의 N번째 스캔 라인(GIP N)을 전기적으로 연결할 수 있다.
제3 AAGIP부(230)는 3열 1행의 N번째 스캔 라인(GIP N)과 4열 2행의 N번째 스캔 라인(GIP N)을 전기적으로 연결하고, 3열 2행의 N+1번째 스캔 라인(GIP N+1)과 4열 1행의 N+1번째 스캔 라인(GIP N+1)을 전기적으로 연결할 수 있다.
전술한 바와 같이, 본 발명의 실시예에 따른 표시 패널은, 각 행에 하나의 화소 블록마다 서로 다른 스캔 라인이 배치되고, 하나의 화소 블록마다 배치된 AAGIP부에서 서로 다른 행의 스캔 라인이 교차 연결된다.
도 5는 본 발명의 실시예에 따른 표시 패널에서 각 블록마다 다른 타이밍을 갖는 AAGIP 제어 신호를 인가하는 예를 나타낸 도면이다.
도 5를 참조하면, 본 발명의 실시예에 따른 AAGIP부는 스캔 AAGIP부(AAGIP SCAN)와 발광 AAGIP부(AAGIP EM)를 포함할 수 있다.
표시 영역에서 일정 간격으로 스캔 AAGIP부(AAGIP SCAN)를 배치(①,②,③)하고, 이어 일정 간격으로 발광 AAGIP부(AAGIP EM)를 배치(①,②,③)할 수 있다.
예를 들어, 3 개의 화소(Pixel)가 단위 화소인 경우, 단위 화소마다 스캔 AAGIP부(AAGIP SCAN)와 발광 AAGIP부(AAGIP EM)를 배치할 수 있다.
하나의 단위 화소의 3 개 화소에는 스캔 AAGIP부(AAGIP SCAN)를 배치(①,②,③)하고, 이어 다음 단위 화소의 3 개 화소에는 발광 AAGIP부(AAGIP EM)를 배치(①,②,③)할 수 있다. 물론, 이러한 배치에 한정되는 것은 아니다.
본 발명의 실시예에 따른 표시 패널의 표시 영역에는 도 5에 도시된 바와 같이, 스캔 AAGIP부(AAGIP SCAN)와 발광 AAGIP부(AAGIP EM)가 번갈아 가며 배치될 수 있다.
본 발명의 실시예에 따른 GIP부는 일측 화소 블록 및 다른측 화소 블록에 인가하는 AAGIP 제어 신호(Control Signal)를 각 블록 마다 다른 타이밍(Timing)을 갖는 신호로 인가할 수 있다.
N 스캔 신호가 하이(High) 레벨의 펄스 신호인 경우, N+1 스캔 신호는 로우(Low) 레벨의 펄스 신호이고, N 스캔 신호가 로우(Low) 레벨의 펄스 신호인 경우, N+1 스캔 신호는 하이(High) 레벨의 펄스 신호일 수 있다.
도 5에서, 첫번째 스캔 AAGIP부(Scan1 N; ①,②,③)는 N번째 스캔 라인(N Line)에 로우 레벨의 제1 스캔 제어 신호(Scan Control Signal 1)를 인가할 수 있다. 이때, 각 화소(Pixel)의 스캔 TFT는 로우 레벨의 스캔 제어 신호에 의해 턴온(Turn-On)되고, 하이 레벨의 스캔 제어 신호에 의해 턴오프(Turn-Off) 된다.
또한, 첫번째 스캔 AAGIP부(①,②,③)는 N+1번째 스캔 라인(N+1 Line)에는 하이 레벨의 제1 스캔 제어 신호(Scan Control Signal 1)를 인가할 수 있다.
따라서, N번째 스캔 라인(N Line)에 연결된 각 화소(Pixel)들의 스캔 TFT들은 턴온되고, N+1번째 스캔 라인(N+1 Line)에 연결된 각 화소(Pixel)들의 스캔 TFT들은 턴오프 상태가 된다.
도 5에서, 두번째 스캔 AAGIP부(Scan2 N; ①,②,③)는 N+1번째 스캔 라인(N+1 Line)에 로우 레벨의 제2 스캔 제어 신호(Scan Control Signal 2)를 인가하고, N번째 스캔 라인(N Line)에 하이 레벨의 제2 스캔 제어 신호(Scan Control Signal 2)를 인가할 수 있다.
따라서, N+1번째 스캔 라인(N+1 Line)에 연결된 각 화소(Pixel)들의 스캔 TFT들은 턴온되고, N번째 스캔 라인(N Line)에 연결된 각 화소(Pixel)들의 스캔 TFT들은 턴오프 상태가 된다.
도 6은 본 발명의 실시예에 따른 표시 패널에서 데이터 전압 변동 발생 시 AAGIP부를 통해 스캔 라인이 전환됨에 따라 리플이 감소되는 예를 나타낸 도면이다.
도 6을 참조하면, 본 발명의 실시예에 따른 표시 패널은, 1열 1행의 제1 화소 블록(110)과 1열 2행의 제2 화소 블록(120)에 제1 AAGIP부(210)가 배치되고, 2열 1행의 제1 화소 블록(110)과 2열 2행의 제2 화소 블록(120)에 제2 AAGIP부(220)가 배치될 수 있다.
1열 1행의 제1 화소 블록(110)에는 N+1번째 스캔 라인(GIP N+1)이 배치되고, 1열 2행의 제2 화소 블록(120)에는 N번째 스캔 라인(GIP N)이 배치될 수 있다.
2열 1행의 제1 화소 블록(110)에는 N번째 스캔 라인(GIP N)이 배치되고, 2열 2행의 제2 화소 블록(120)에는 N+1번째 스캔 라인(GIP N+1)이 배치될 수 있다.
표시 영역에서 데이터 전압의 변동(Transition)이 발생될 때, N번째 스캔 라인(GIP N)에는 GIP N 리플 신호(GIP N Ripple)가 발생하고, N+1번째 스캔 라인(GIP N+1)에는 GIP N+1 리플 신호(GIP N+1 Ripple)가 발생한다.
그러나, 본 발명의 실시예에 따른 표시 패널은, 데이터 전압 변동에 따른 리플 신호가 발생되는 구간 동안에 제1 AAGIP부(210) 및 제2 AAGIP부(220)에서 스캔 라인이 전환되므로, 예를 들면, N번째 스캔 라인에 대한 리플 신호(N Line Ripple)가 현저히 줄어듬을 알 수 있다.
도 7은 본 발명의 실시예에 따른 AAGIP부에서 서로 이웃하는 화소 블록의 스캔 라인을 실제 연결한 예를 나타낸 도면이다.
도 7을 참조하면, 본 발명의 실시예에 따른 표시 패널은, 복수의 화소 블록들과 복수의 AAGIP부들(210, 212, 220)을 포함할 수 있다.
복수의 AAGIP부들(210, 212, 220)은, 1열 1행과 1열 2행 화소 블록에 제1-1 AAGIP부(212)가 배치되고, 2열 1행과 3열 1행, 2열 2행 및 3열 2행 화소 블록에 제1 AAGIP부(210)가 배치되고, 4열 1행과 4열 2행 화소 블록에 제2-1 AAGIP부(222)가 배치될 수 있다.
이때, 제1 AAGIP부(210)의 좌측 화소 블록인 1열 1행, 2열 1행, 3열 1행 화소 블록에는 N+1번째 스캔 라인(SLN+1)이 배치되고, 1열 2행, 2열 2행, 3열 2행 화소 블록에는 N번째 스캔 라인(SLN)이 배치될 수 있다.
또한, 제1 AAGIP부(210)의 우측 화소 블록인 4열 1행, 5열 1행, 6열 1행 화소 블록에는 N번째 스캔 라인(SLN)이 배치되고, 4열 1행, 5열 2행, 6열 2행 화소 블록에는 N+1번째 스캔 라인(SLN+1)이 배치될 수 있다.
이에, 제1 AAGIP부(210)에서는 좌측 화소 블록의 1행에 있는 N+1번째 스캔 라인(SLN+1)과, 우측 화소 블록의 2행에 있는 N+1번째 스캔 라인(SLN+1)을 소스/드레인 금속(Source/Drain Metal; S/D)으로 연결할 수 있다.
또한, 제1 AAGIP부(210)에서는 좌측 화소 블록의 2행에 있는 N번째 스캔 라인(SLN)과, 우측 화소 블록의 1행에 있는 N번째 스캔 라인(SLN)을 하부 쉴드 금속(Bottom Shield Metal; BSM)으로 연결할 수 있다.
예를 들면, 화소(Pixel)의 TFT 생성 시, 제1 AAGIP부(210)에서 베이스 기판 위에 하부 쉴드 금속(BSM)으로 두 화소 블록 간의 N번째 스캔 라인(SLN)을 연결하도록 마스크를 이용하여 BSM 연결 배선을 형성할 수 있다.
또한, 소스 전극 및 드레인 전극을 생성할 때, 제1 AAGIP부(210)에서 소스/드레인 금속(S/D)으로 두 화소 블록 간의 N+1번째 스캔 라인(SLN+1)을 연결하도록 마스크를 이용하여 S/D 연결 배선을 형성할 수 있다.
이때, S/D 연결 배선은 마스크를 이용하지 않고, S/D 연결 배선의 양단과, 두 화소 블록의 N+1번째 스캔 라인(SLN+1)의 양단을 컨택홀(Contact Hole)을 통하여 연결할 수 있다.
도 8은 본 발명의 실시예에 따른 표시 패널에서 AAGIP부를 8T1C로 구성할 때 AAGIP부의 폭을 나타낸 도면이다.
도 8을 참조하면, 본 발명의 실시예에 따른 표시 패널은, 일정 개수의 화소 블록마다 AAGIP부가 배치되고, 하나의 화소 블록은 적어도 하나 이상의 서브 화소를 포함할 수 있다.
이때, 하나의 서브 화소를 8T1C로 구성하는 경우에, AAGIP부는 스캔 배선이 배치된 행 방향으로 예를 들면, 27 ㎛의 폭을 가질 수 있다.
즉, AAGIP부는 스캔 AAGIP부(AAGIP SCAN)와 발광 AAGIP부(AAGIP EM)를 포함하고, 스캔 AAGIP부(AAGIP SCAN) 및 발광 AAGIP부(AAGIP EM)를 모두 그 폭이 27 ㎛의 폭을 가질 수 있다.
도 9는 본 발명의 실시예에 따른 표시 패널에서 2 스캔 라인에 스캔 신호를 동시에 인가하는 예를 나타낸 도면이다.
도 9를 참조하면, 본 발명의 실시예에 따른 표시 패널은, N번째 스캔 라인의 경우, AAGIP부는 좌측에 있는 제1 스캔 라인(Scan 1)에는 로우 레벨의 제1 스캔 N 신호(SCAN(n) 1)를 인가하고, 우측에 있는 제2 스캔 라인(Scan 2)에는 다음 타이밍의 로우 레벨의 제2 스캔 N 신호(SCAN(n) 2)를 인가할 수 있다.
또한, AAGIP부는 N+1번째 스캔 라인의 경우, 좌측에 있는 제1 스캔 라인(Scan 1)에는 로우 레벨의 제1 스캔 N+1 신호(SCAN(n+1) 1)를 인가하고, 우측에 있는 제2 스캔 라인(Scan 2)에는 다음 타이밍의 로우 레벨의 제2 스캔 N+1 신호(SCAN(n+1) 2)를 인가할 수 있다.
전술한 바와 같이, 본 발명의 실시예에 따른 표시 패널은, 제1 스캔 라인(Scan 1) 또는 제2 스캔 라인(Scan 2) 등과 같이 동일한 스캔 라인에 대해서 각 화소 블록마다 서로 다른 스캔 신호를 번갈아 인가할 수 있다.
따라서, AAGIP 스캔 신호를 각 화소 블록에 따라 변경함으로써 데이터 전압 변동(Data Transition)에 따른 영향을 최소화 할 수 있다.
도 10 및 도 11은 본 발명의 실시예에 따른 표시 패널에서 AAGIP부에 의해 베젤 영역이 확보되는 예를 나타낸 도면이다.
도 10 및 도 11을 참조하면, 본 발명의 실시예에 따른 표시 패널은, 하나 이상의 AAGIP부를 표시 영역(AA)에 배치함으로써 비표시 영역(Non-active Area; NA)에 존재하던 게이트 구동 회로를 제거할 수 있다. 따라서 표시 패널의 양측에 있는 비표시 영역의 베젤 영역(Bezel)을 더 넓게 확보할 수 있다.
표시 영역(AA)은, 2행 단위의 화소(Pixel)에서 1열 화소(Pixel)마다 AAGIP부가 배치될 수 있다. 여기서, 하나의 화소(Pixel)는 적어도 하나 이상의 서브 화소(R, G, B)일 수 있다.
여기서, AAGIP부는, 3개 열의 화소(Pixel)들에 배치된 스캔 AAGIP부(AAGIP SCAN)와, 그 다음 3개 열의 화소(Pixel)들에 배치된 발광 AAGIP부(AAGIP EM)를 포함할 수 있다.
하나의 서브 화소 영역(Sub-PXL)은, 예컨대, 제1 적색(R) 서브 화소(112R), 제1 녹색(G) 서브 화소(112G), 제1 청색(B) 서브 화소(112B) 등을 포함할 수 있다.
따라서, 표시 패널은 제1 적색(R) 서브 화소(112R), 제1 녹색(G) 서브 화소(112G), 제1 청색(B) 서브 화소(112B)의 다음에 제1-1 AAGIP부(212)가 배치되고, 제2 적색(R) 서브 화소(114R), 제2 녹색(G) 서브 화소(114G), 제2 청색(B) 서브 화소(114B)의 다음에 제1 AAGIP부(210)가 배치될 수 있다.
이와 같이, 게이트 구동 회로의 스테이지를 구성하는 AAGIP 소자들을 표시 영역(AA)에 분산 배치하므로, 표시 패널의 좌우 베젤 영역(Bezel)을 확보할 수 있다.
따라서, 본 발명의 실시예에 따른 표시 패널은, 표시 영역(AA)의 좌우에 있는 베젤(Bezel) 영역을 더 확보할 수 있다.
도 12는 본 발명의 실시예에 따른 AAGIP부가 1개의 데이터 구동부에 대하여 배치된 예를 나타낸 구성도이다.
도 12를 참조하면, 본 발명의 실시예에 따른 AAGIP부는, 표시 장치에 적용할 때, 데이터 구동부(D-IC) 1개(ea) 영역에 대하여 3 개의 스캔 블록(S1, S2, S3)으로 배치될 수 있다.
본 발명의 실시예에 따른 표시 패널은, 비표시 영역(NA)에 신호 라인(Line on Glass; LOG)이 형성되고, 타이밍 컨트롤러(Timing Controller; T-conl, 미도시)로부터 각종 제어 신호(VSS, VDD, CLK, VST, RESET) 신호가 데이터 구동부(D-IC)의 COF(Chip On Film)과, 신호 라인(LOG)을 통해 AAGIP부에 인가된다.
여기서, 신호 라인(LOG)은 표시 패널의 중앙을 기준으로 좌측에 있는 좌측 신호 라인(LEFT LOG)와, 우측에 있는 우측 신호 라인(RIGHT LOG)을 포함할 수 있다.
표시 패널은, 수평 스캔 라인(H-LINE)들이 배치되고, 데이터 구동부(D-IC) 1개(ea) 영역에 대하여 1개의 스캔 AAGIP 블록(SCAN AAGIP 1Block)이 배치될 수 있다.
이때, 데이터 구동부(D-IC) 1개(ea) 영역에 매칭된 스캔 AAGIP 블록이 표시 패널에 20개(ㅧ20)로 배치되고, 1개의 스캔 AAGIP 블록은 3 개의 스캔 AAGIP 블록(S1, S2, S3)을 포함할 수 있다.
한편, 본 발명의 실시 예에서는 전술한 구성의 표시 패널(100)을 포함하는 표시 장치를 실시할 수 있다.
본 발명의 실시예에 따른 표시 장치는, 전술한 표시 패널(100)을 비롯하여, 도면에 도시하지는 않았지만, 휘도 제어부, 데이터 구동부, 발광 제어부, 전원부 및 타이밍 제어부 등을 포함할 수 있다.
휘도 제어부는 복수의 감마 데이터들을 각각 포함하는 복수의 감마 세트들 중에서 선택되는 하나의 감마 세트를 데이터 구동부에 제공하고, 선택된 감마 세트에 대응하는 디밍 데이터를 발광 제어부에 제공할 수 있다.
전술한 표시 패널(100)은 표시 영역(AA)과 비표시 영역(NA)을 포함할 수 있다.
표시 영역(AA)은 행마다 배치된 복수의 스캔 배선(Scan Line; SL)들과 열마다 배치된 복수의 데이터 배선(Data Line; DL)들이 교차하고, 각 교차점에 각 화소(Pixel)를 정의할 수 있다. 각 화소는 적어도 하나 이상의 서브 화소(R, G, B 등)를 포함할 수 있다. 따라서, 각 교차점에 서브 화소들이 배치될 수 있다.
예를 들면, 표시 패널(100)은 유기 기판 또는 플라스틱 기판 상에 복수의 스캔 배선(SL)들 및 복수의 데이터 배선(DL)들이 교차하여 형성되고, 스캔 배선(SL) 및 데이터 배선(DL)이 교차하는 지점에 각각 적색(Red), 녹색(Green) 및 청색(Blue)에 해당하는 서브 화소(R, G, B)들이 정의될 수 있다. 하나 이상의 서브 화소(R, G, B, W 등)를 포함하는 하나의 화소를 '단위 화소'라 칭할 수 있다.
이 때, 서브 화소들 각각은 유기전계 발광 다이오드(OLED)를 구비할 수 있다. 복수의 스캔 배선(SL)들은 복수의 서브 화소들에 행마다 배치될 수 있고, 복수의 데이터 배선(DL)들은 복수의 서브 화소들에 열마다 배치될 수 있다. 따라서, 복수의 서브 화소들은 발광 다이오드(OLED)가 행과 열로 배치될 수 있다.
표시 패널(100)의 각 배선(SL, DL)들은 표시 영역(AA) 내에 배치된 AAGIP부와 표시 패널(100)의 외곽에 형성된 데이터 구동부와 연결될 수 있다. 또한, 표시 패널(100)에는 데이터 배선(DL)과 평행한 방향으로 형성되는 전원전압 공급배선(VDD, Vini, VSS)이 더 형성되어 각 화소들과 연결될 수 있다.
또한, 각 화소들은 적어도 하나의 유기전계 발광다이오드(OLED), 스토리지 캐패시터(Cst), 스위칭 박막트랜지스터(T1~T9) 및 구동 박막트랜지스터(DT)를 포함할 수 있다. 여기서, 유기전계 발광다이오드(OLED)는 제 1 전극(정공주입 전극)과 유기 화합물층 및 제 2 전극(전자주입 전극)으로 이루어질 수 있다.
유기 화합물층은 실제 발광이 이루어지는 발광층 이외에 정공 또는 전자의 캐리어를 발광층까지 효율적으로 전달하기 위한 다양한 유기층들을 더 포함할 수 있다. 이러한 유기층들은 제 1 전극과 발광층 사이에 위치하는 정공 주입층 및 정공 수송층, 제 2 전극과 발광층 사이에 위치하는 전자 주입층 및 전자 수송층일 수 있다.
또한, 스위칭 및 구동 박막트랜지스터들(T1~T9, TD)은 스캔 배선(SL) 및 제어신호 공급배선(EL)과 데이터 배선(DL)에 연결되며, 스캔 배선(SL)에 입력되는 게이트 전압에 따라 스위칭 박막트랜지스터들(T1~T9)이 도통되고, 동시에 데이터 배선(DL)에 입력되는 데이터 전압을 구동 박막트랜지스터(TD)로 전송한다. 스토리지 캐패시터(Cst)는 박막트랜지스터와 전원공급배선 사이에 연결되며, 박막트랜지스터로부터 전송되는 데이터 전압으로 충전되어 1 프레임(Frame) 동안 유지하게 된다.
그리고, 구동 박막트랜지스터(TD)는 전원공급배선과 스토리지 캐패시터(Cst)에 연결되고, 게이트 전극 및 소스 전극 간의 전압에 대응하는 드레인 전류를 유기전계 발광다이오드(OLED)로 공급한다. 이에 따라 유기전계 발광다이오드(OLED)는 드레인 전류에 의해 발광하게 된다. 여기서, 구동 박막트랜지스터(TD)는 게이트 전극과 소스 전극 및 드레인 전극을 포함하며, 유기전계 발광다이오드(OLED)의 애노드 전극은 구동 박막트랜지스터(TD)의 일 전극에 연결된다.
AAGIP부는 복수의 스캔 배선(SL)들에 스캔 신호를 인가할 수 있다. 예를 들면, AAGIP부는 게이트 제어 신호(GCS)에 대응하여 각 화소들에 게이트 전압을 하나의 수평선 단위씩 순차적으로 인가할 수 있다. 이러한 GIP부는 1 수평(H) 기간마다 하이레벨의 게이트 전압을 순차적으로 출력하는 다수의 스테이지를 갖는 쉬프트 레지스터로 구현될 수 있다.
데이터 구동부는 복수의 데이터 배선(DL)들에 데이터 신호를 인가할 수 있다. 예를 들면, 데이터 구동부는 타이밍 제어부로부터 인가되는 디지털 파형의 영상 신호를 입력받아 화소가 처리할 수 있는 계조값을 갖는 아날로그 전압 형태의 데이터 전압으로 변환하고, 또한 입력되는 데이터 제어 신호(DCS)에 대응하여 데이터 배선(DL)을 통해 각 화소에 데이터 전압을 공급할 수 있다. 여기서, 데이터 구동부는 기준전압 공급부로부터 공급되는 다수의 기준 전압을 이용하여 영상 신호를 데이터 전압으로 변환할 수 있다.
또한, 데이터 구동부는, 휘도 제어부로부터 선택된 하나의 감마 세트를 제공받으면, 룩업 테이블(look-up Table)에 근거하여 선택된 하나의 감마 세트에 대응하는 저전위 전압(VSS) 및 초기화 전압(Vini)을 표시 패널(100)에 제공할 수 있다.
발광 제어부는 발광 제어 신호(EM)를 복수의 화소들에 인가할 수 있다.
전원부는 고전위 전압(VDD), 저전위 전압(VSS), 기준 전압(Vref) 및 초기화 전압(Vini)을 각 화소들에 제공할 수 있다.
타이밍 제어부는 AAGIP부 및 데이터 구동부를 제어할 수 있다. 예를 들면, 타이밍 제어부는 외부로부터 인가되는 영상 신호와, 클럭 신호, 수직 및 수평 동기신호 등의 타이밍 신호를 인가받아, 게이트 제어 신호(GCS) 및 데이터 제어 신호(DCS)를 생성하여 AAGIP부 및 데이터 구동부에 제공할 수 있다.
여기서, 수평 동기신호는 화면의 한 라인을 표시하는 데 걸리는 시간을 나타내고, 수직 동기신호는 한 프레임의 화면을 표시하는 데 걸리는 시간을 나타낸다. 또한, 클록 신호는 게이트 및 각 구동부의 제어신호의 생성 기준이 되는 신호이다.
한편, 타이밍 제어부는 외부의 시스템과 소정의 인터페이스를 통해 연결되어 그로부터 출력되는 영상 관련 신호와 타이밍 신호를 잡음 없이 고속으로 수신할 수 있다. 이러한 인터페이스로는 LVDS(Low Voltage Differential Signal) 방식 또는 TTL(Transistor-Transistor Logic) 인터페이스 방식 등이 이용될 수 있다.
또한, 본 명세서의 실시예에 따른 타이밍 제어부는 각 화소의 전류 편차에 따른 데이터 전압의 보상값을 생성하는 보상 모델이 탑재된 마이크로 칩(미도시)을 내장할 수 있으며, 이를 통해 데이터 구동부에 제공하는 영상 신호에 전압 보상값을 적용하여, 이후 데이터 구동부에 의해 공급되는 데이터 전압에 전압 보상 값이 반영되도록 제어할 수 있다.
본 발명은 하부발광(bottom-emission) 방식의 유기발광 표시장치를 실시할 수 있으나, 이에 한정되지 않고 필요에 따라서 상부발광(top-emission) 또는 양면발광(dual-emission) 방식의 유기발광 표시장치에도 적용될 수 있다.
도 13은 본 발명의 실시예에 따른 표시 패널의 표시 영역에 배치된 하나의 서브 화소(PX)에 대한 회로 구성도를 나타낸 도면이다.
도 13을 참조하면, 본 발명의 실시예에 따른 하나의 서브 화소(PX)는, 발광 소자(OLED), 구동 소자(DT), 스토리지 캐패시터(Cst) 및 보상 회로를 포함할 수 있다.
발광 소자(OLED)는 예를 들면, 유기전계 발광 다이오드(OLED)이고, 제1 전극의 애노드 전극과, 제2 전극의 캐소드 전극을 구비할 수 있다.
구동 소자(DT)는 예를 들면, 구동 박막트랜지스터(DT)이고, 발광 소자와 전기적으로 연결되고, 발광 소자에 흐르는 전류를 조절한다.
스토리지 캐패시터(Cst)는 일 전극이 구동 소자(DT)에 전기적으로 연결될 수 있다.
보상 회로는 구동 소자(DT)의 문턱 전압 변화를 보상할 수 있다. 이를 위해, 보상 회로는 제1 내지 제4 스위칭 소자(T1~T4), 제5 내지 제9 스위칭 소자(T5~T9)들을 포함할 수 있다.
제1 내지 제9 스위칭 소자(T1~T9) 및 구동 소자(DT)는 N 타입 또는 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 TFT로 구현될 수 있다. 이하의 실시예에서 P 타입 TFT를 예시하였지만, 본 발명은 이에 한정되지 않는다. TFT는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. TFT 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 TFT에서 캐리어가 외부로 나가는 전극이다. 즉, MOSFET에서의 캐리어의 흐름은 소스로부터 드레인으로 흐른다. N 타입 MOSFET(NMOS)의 경우, 캐리어가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. N 타입 MOSFET에서 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. P 타입 TFT(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. P 타입 TFT에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. MOSFET의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, MOSFET의 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 이하의 실시예에서 GIP부와 화소 회로를 구성하는 트랜지스터들을 P 타입 TFT로 예시되었지만, 이에 한정되지 않는다. 따라서, 이하의 설명에서 TFT의 소스와 드레인으로 인하여 발명이 제한되어서는 안된다.
보상 회로는, 구동 소자(DT)의 게이트 전극과 제2 전극 사이에 제1 스위칭 소자(T1)가 연결되고, 데이터 전원(Vdata)이 제2 스위칭 소자(T2)를 통해 구동 소자(DT)의 제1 전극에 인가될 수 있다. 보상 회로는, 구동 전원(VDD)이 제3 스위칭 소자(T3)를 통해 구동 소자(DT)에 인가되고, 구동 전원(VDD)이 제7 스위칭 소자(T7)를 통해 스토리지 캐패시터(Cst)에 인가될 수 있다. 보상 회로는, 기준 전원(Vref)이 제8 스위칭 소자(T8) 및 제9 스위칭 소자(T9)를 통해 스토리지 캐패시터(Cst)에 인가되며, 초기화 전원(Vini)이 제6 스위칭 소자(T6)를 통해 발광 소자(OLED)에 인가될 수 있다.
이때, 제1 내지 제9 스위칭 소자(T1~T9) 및 구동 소자(DT)는 각각 박막트랜지스터일 수 있다.
제1 스위칭 소자(T1)는, 제1 전극과 제2 전극 중 하나가 구동 소자(DT)의 게이트 전극에 연결되고(N2), 다른 하나는 구동 소자(DT)의 제2 전극에 연결되며(N3), 게이트 전극은 n번째 스캔 배선(Scan(n))에 연결될 수 있다. 여기서, 제1 전극은 소스 전극이고, 제2 전극은 드레인 전극일 수 있으나, 이에 한정되지 않고 서로 바뀔 수 있다.
제2 스위칭 소자(T2)는, 제1 전극과 제2 전극 중 하나가 데이터 전원(Vdata)에 연결되고(N1'), 다른 하나는 구동 소자(DT)의 제1 전극에 연결되며(N1), 게이트 전극은 n번째 스캔 배선(Scan(n))에 연결될 수 있다. 여기서, 제1 전극은 소스 전극이고, 제2 전극은 드레인 전극일 수 있으나, 이에 한정되지 않고 서로 바뀔 수 있다.
제3 스위칭 소자(T3)는, 제1 전극과 제2 전극 중 하나가 구동 소자(DT)의 제1 전극에 연결되고(N1), 다른 하나는 구동 전원 배선(VDD)에 연결되며(N7), 게이트 전극은 n번째 발광제어 배선(EM(n))에 연결될 수 있다. 여기서, 제1 전극은 소스 전극이고, 제2 전극은 드레인 전극일 수 있으나, 이에 한정되지 않고 서로 바뀔 수 있다.
제4 스위칭 소자(T4)는, 제1 전극과 제2 전극 중 하나가 발광 소자(OLED)의 제1 전극에 연결되고(N4), 다른 하나는 구동 소자(DT)의 제2 전극에 연결되며(N3), 게이트 전극은 n번째 발광제어 배선(EM(n))에 연결될 수 있다. 여기서, 제1 전극은 소스 전극이고, 제2 전극은 드레인 전극일 수 있으나, 이에 한정되지 않고 서로 바뀔 수 있다.
제6 스위칭 소자(T6)는, 제1 전극과 제2 전극 중 하나가 초기화 전원 배선(Vini)에 연결되고(N6'), 다른 하나는 발광 소자(OLED)의 제1 전극에 연결되며(N4), 게이트 전극은 n번째 스캔 배선(Scan(n))에 연결될 수 있다. 여기서, 제1 전극은 소스 전극이고, 제2 전극은 드레인 전극일 수 있으나, 이에 한정되지 않고 서로 바뀔 수 있다.
제5 스위칭 소자(T5)는, 제1 전극과 제2 전극 중 하나가 구동 소자(DT)와 스토리지 캐패시터(Cst) 간의 연결점에 연결되고(N5), 다른 하나는 제6 스위칭 소자(T6)와 초기화 전원 배선(Vini) 간의 연결점에 연결되며(N6), 게이트 전극은 n-1번째 스캔 배선(Scan(n-1))에 연결될 수 있다. 여기서, 제1 전극은 소스 전극이고, 제2 전극은 드레인 전극일 수 있으나, 이에 한정되지 않고 서로 바뀔 수 있다.
제7 스위칭 소자(T7)는, 제1 전극과 제2 전극 중 하나가 구동 전원 배선(VDD)에 연결되고(N7), 다른 하나는 스토리지 캐패시터(Cst)의 제1 전극에 연결되며(STR), 게이트 전극은 n번째 발광제어 배선(EM(n))에 연결될 수 있다. 여기서, 제1 전극은 소스 전극이고, 제2 전극은 드레인 전극일 수 있으나, 이에 한정되지 않고 서로 바뀔 수 있다.
제8 스위칭 소자(T8)는, 제1 전극과 제2 전극 중 하나가 기준 전원 배선(Vref)에 연결되고(N8'), 다른 하나는 스토리지 캐패시터(Cst)의 제1 전극에 연결되며(N8), 게이트 전극은 n-1번째 스캔 배선(Scan(n-1))에 연결될 수 있다. 여기서, 제1 전극은 소스 전극이고, 제2 전극은 드레인 전극일 수 있으나, 이에 한정되지 않고 서로 바뀔 수 있다.
제9 스위칭 소자(T9)는, 제1 전극과 제2 전극 중 하나가 기준 전원 배선(Vref)에 연결되고(N9), 다른 하나는 스토리지 캐패시터(Cst)의 제1 전극에 연결되며(N8), 게이트 전극은 n번째 스캔 배선(Scan(n))에 연결될 수 있다. 여기서, 제1 전극은 소스 전극이고, 제2 전극은 드레인 전극일 수 있으나, 이에 한정되지 않고 서로 바뀔 수 있다.
한편, 보상 회로는, 제1 내지 제4 스위칭 소자(T1~T4)에 대하여, 구동 소자의 게이트 전극과 제2 전극 사이에 제1 스위칭 소자(T1)가 연결되고, 구동 소자의 제1 전극과 데이터 전원 배선(Vdata) 사이에 제2 스위칭 소자(T2)가 연결되고, 구동 소자의 제1 전극과 구동 전원 배선(VDD) 사이에 제3 스위칭 소자(T3)가 연결되고, 발광 소자의 제1 전극과 구동 소자의 제2 전극 사이에 제4 스위칭 소자(T4)가 연결될 수 있다.
또한, 보상 회로는, 제6 내지 제8 스위칭 소자(T6~T8)에 대하여, 발광 소자의 제1 전극과 초기화 전원 배선(Vini) 사이에 제6 스위칭 소자(T6)가 연결되고, 스토리지 캐패시터(Cst)와 구동 전원 배선(VDD) 사이에 제7 스위칭 소자(T7)가 연결되고, 스토리지 캐패시터(Cst)와 기준 전원 배선(Vref) 사이에 제8 스위칭 소자(T8) 및 제9 스위칭 소자(T9)가 연결될 수 있다.
제1 스위칭 소자(T1), 제2 스위칭 소자(T2), 제6 스위칭 소자(T6) 및 제9 스위칭 소자(T9)는 n번째 스캔 신호(Scan(n))에 의해 스위칭 될 수 있다.
제3 스위칭 소자(T3), 제4 스위칭 소자(T4) 및 제7 스위칭 소자(T7)는 n번째 발광제어 신호(EM(n))에 의해 스위칭 될 수 있다.
제5 스위칭 소자(T5) 및 제8 스위칭 소자(T8)는 n-1번째 스캔 신호(Scan(n-1))에 의해 스위칭 될 수 있다.
본 발명의 실시예에 따른 표시 패널(100)은, 초기화 기간(Initial), 샘플링 기간(Sampling), 및 발광 기간(Emission)으로 나뉘어 구동될 수 있다.
여기서, 샘플링 기간(Sampling)은 감지 및 초기화 기간(Sensing & Initial)이라 칭할 수 있고, 경우에 따라서는'프로그래밍 기간'이라 칭할 수 있다.
또한, 표시 패널(20)은 샘플링 기간(Sampling)과 발광 기간(Emission) 사이에 홀딩 기간의 구동 타이밍을 가질 수 있다.
초기화 기간(Initial)은 1 수평 기간(1H)과 동일하거나 그 보다 짧게 설정될 수 있다.
n-1번째 스캔 신호(Scan(n-1))는 초기화 기간에 하이(High) 신호이고, 샘플링 기간에 1H 동안 로우(Low) 신호이고, 발광 기간에 하이 신호일 수 있다.
n번째 스캔 신호(Scan(n))는 초기화 기간에 로우 신호이고, 샘플링 기간에 2H 동안 로우 신호이고, 발광 기간에 하이 신호일 수 있다.
n-1번째 발광제어 신호(EM(n-1))는 초기화 기간 및 샘플링 기간에 하이 신호이고, 발광 기간 및 나머지 기간에 하이 신호일 수 있다.
n번째 발광제어 신호(EM(n))는 샘플링 기간 및 발광 기간의 일부에 하이 신호이고, 나머지 기간에 로우 신호일 수 있다.
구동 소자(DT)의 소스 전극에 인가되는 데이터 전압 신호(Vdata)는, 샘플링 기간 1H 동안 로우 신호이고, 나머지 기간에 하이 신호일 수 있다.
구동 소자(DT)의 게이트 전극에 인가되는 데이터 전압 신호는, 초기화 기간 1H 동안 로우 신호이고, 샘플링 기간에 로우 신호에서 (Vdata-Vth) 신호로 상승되고, 발광 기간에 하이 신호일 수 있다.
스토리지 캐패시터(Cst)의 접점 노드(STR)에 인가되는 기준 전압 신호(Vref)는, 초기화 기간 및 샘플링 기간에 로우 신호이고, 발광 기간에 하이 신호일 수 있다.
발광 기간(Emission) 동안 구동 소자(DT)의 게이트 전극에 대한 전위는 (VDD-Vref)+(Vdata+Vref)로 설정될 수 있다.
이를 통해, 구동 소자(DT)의 문턱 전압(Vth) 변화를 보상할 수 있는 구동 소자(DT)의 게이트 전극 및 소스 전극 간의 전압(Vgs)이 설정되고, 구동 소자(DT)에는 아래의 수학식 1과 같이 게이트-소스 전압(Vgs)에 대응되는 구동 전류(Ioled)가 흐르게 된다.
이러한 구동 전류(Ioled)에 의해 노드 N3, N4의 전위는 발광 다이오드(OLED)의 동작점 전압(Voled)으로 상승하여 발광 다이오드(OLED)가 턴-온 되고, 그 결과 발광 다이오드(OLED)가 구동 전류(Ioled)에 의해 발광한다.
Figure pat00001
여기서, K는 구동 소자(DT)의 이동도, 채널 비, 기생 용량 등에 의해 결정되는 상수 값이고, Vth는 구동 소자(DT)의 문턱 전압이다.
수학식 1에서 알 수 있듯이, 발광 다이오드(OLED)의 구동 전류(Ioled)는 구동 소자(DT)의 문턱 전압(Vth)뿐만 아니라 구동 전원인 고전위 전압 전원(VDD)에 영향을 받지 않게 된다.
이 명세서에서는, 픽셀을 초기화하고 문턱 전압을 센싱하는 동작에 사용되는 스캔 신호가 이웃하는 표시 라인에 서로 일정 기간 중첩하여 공급될 때, 적은 개수의 클럭과 간단한 회로 구성으로 서로 중첩하는 스캔 신호를 생성하는 GIP부가 제시될 수 있다.
도 14는 도 13에 도시된 서브 화소의 회로 구성에 대한 각 트랜지스터들과 배선들을 배치한 예를 나타낸 도면이다.
도 14를 참조하면, 본 발명의 실시예에 따른 서브 화소(PX)는, 구동 전원 배선(VDD)에 제3 스위칭 소자(T3)의 일 전극과 제7 스위칭 소자(T7)의 일 전극이 컨택홀을 통하여 연결된 것을 알 수 있다.
또한, 서브 화소(PX)는, 발광 배선(EM)에 제3 스위칭 소자(T3), 제4 스위칭 소자(T4) 및 제7 스위칭 소자(T7)의 일 전극이 컨택홀을 통하여 연결된 것을 알 수 있다.
또한, 서브 화소(PX)는, 제1 스캔 배선(Scan 1)에 제5 스위칭 소자(T5) 및 제8 스위칭 소자(T8)의 일 전극이 컨택홀을 통하여 연결된 것을 알 수 있다.
또한, 서브 화소(PX)는, 제2 스캔 배선(Scan 2)에 제2 스위칭 소자(T2), 제6 스위칭 소자(T6) 및 제9 스위칭 소자(T9)의 일 전극이 컨택홀을 통하여 연결된 것을 알 수 있다.
또한, 서브 화소(PX)는, 초기화 전원 배선(Vini)에 제5 스위칭 소자(T5) 및 제6 스위칭 소자(T6)의 일 전극이 컨택홀을 통하여 연결된 것을 알 수 있다.
또한, 서브 화소(PX)는, 기준 전원 배선(Vref)에 제8 스위칭 소자(T8) 및 제9 스위칭 소자(T9)의 일 전극이 컨택홀을 통하여 연결된 것을 알 수 있다.
또한, 서브 화소(PX)는, 구동 트랜지스터(DT)가 스토리지 캐패시터(Cst)를 비롯하여 제1 스위칭 소자(T1), 제2 스위칭 소자(T2), 제4 스위칭 소자(T4), 및 제5 스위칭 소자(T5)와 연결된 것 등을 알 수 있다.
전술한 바와 같이 본 발명에 의하면, OLED 표시장치에서 표시 영역 내에 GIP를 배치함으로써 데이터 라인의 데이터 신호 변동에 의해 발생되는 크로스토크나 스미어 등의 불량 현상을 개선할 수 있도록 하는 AAGIP 방식의 표시 패널을 실현할 수 있다.
그리고, 본 발명에 의하면, OLED 표시장치에서 표시 영역에서 화소 블록 단위로 수평 스캔 라인의 분리 구동을 통해 크로스토크 패턴과 같이 동일한 데이터 신호의 영향을 최소화 할 수 있도록 하는 표시 장치를 실현할 수 있다.
이상과 같이 본 발명에 대해서 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시 예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술사상의 범위 내에서 통상의 기술자에 의해 다양한 변형이 이루어질 수 있음은 자명하다. 아울러 앞서 본 발명의 실시 예를 설명하면서 본 발명의 구성에 따른 작용 효과를 명시적으로 기재하여 설명하지 않았을 지라도, 해당 구성에 의해 예측 가능한 효과 또한 인정되어야 함은 당연하다.
100 : 표시 패널 110 : 제1 화소 블록
120 : 제2 화소 블록 210 : 제1 AAGIP부
212 : 제1-1 AAGIP부 220 : 제2 AAGIP부
222 : 제2-1 AAGIP부 230 : 제3 AAGIP부
232 : 제3-1 AAGIP부 PX : 서브 화소
OLED : 발광 소자 T1~ T9 : 스위칭 소자
DT : 구동 소자 Cst : 스토리지 커패시터
AA : 표시 영역 NA : 비표시 영역

Claims (15)

  1. 복수의 서브 화소들을 포함하는 복수의 화소 블록들; 및
    상기 복수의 화소 블록들 사이에 배치된 복수의 AAGIP부들;
    을 포함하고,
    상기 복수의 AAGIP부들 중 하나의 AAGIP부의 일측 화소 블록에는 n 번째 행의 서브 화소들에 n 스캔 라인이 배치되고, n+1 번째 행의 서브 화소들에 n+1 스캔 라인이 배치되고,
    상기 복수의 AAGIP부들 중 상기 하나의 AAGIP부의 다른측 화소 블록에는 상기 n 번째 행의 서브 화소들에 n+1 스캔 라인이 배치되고, 상기 n+1 번째 행의 서브 화소들에 n 스캔 라인이 배치되며,
    상기 복수의 AAGIP부들 중 상기 하나의 AAGIP부는, 상기 일측 화소 블록의 상기 n 번째 행의 서브 화소들에 배치된 상기 n 스캔 라인과, 상기 다른측 화소 블록의 상기 n+1 번째 행의 서브 화소들에 배치된 상기 n 스캔 라인을 연결하고, 상기 일측 화소 블록의 상기 n+1 번째 행의 서브 화소들에 배치된 상기 n+1 스캔 라인과, 상기 다른측 화소 블록의 상기 n 번째 행의 서브 화소들에 배치된 상기 n+1 스캔 라인을 연결하는, 표시 패널.
  2. 복수의 서브 화소들을 포함하는 복수의 화소 블록들; 및
    상기 복수의 화소 블록들 사이에 배치된 복수의 AAGIP부들;
    을 포함하고,
    상기 복수의 AAGIP부들 중 하나의 AAGIP부의 일측 화소 블록에는 n 번째 행의 서브 화소들에 n 스캔 라인이 배치되고, n+1 번째 행의 서브 화소들에 n+1 스캔 라인이 배치되며,
    상기 복수의 AAGIP부들 중 상기 하나의 AAGIP부의 다른측 화소 블록에는 상기 n 번째 행의 서브 화소들에 n 스캔 라인이 배치되고, 상기 n+1 번째 행의 서브 화소들에 n+1 스캔 라인이 배치되며,
    상기 복수의 AAGIP부들 중 상기 하나의 AAGIP부는, 상기 일측 화소 블록의 상기 n 스캔 라인과 상기 다른측 화소 블록의 상기 n+1 스캔 라인에 각각 N 스캔 신호를 인가하고, 상기 일측 화소 블록의 상기 n+1 스캔 라인과 상기 다른측 화소 블록의 상기 n 스캔 라인에 각각 N+1 스캔 신호를 인가하는, 표시 패널.
  3. 제 1 항에 있어서,
    상기 복수의 AAGIP부들 중 상기 하나의 AAGIP부는,
    상기 일측 화소 블록의 상기 n 스캔 라인과, 상기 다른측 화소 블록의 상기 n 스캔 라인에 N 스캔 신호를 인가하고,
    상기 일측 화소 블록의 상기 n+1 스캔 라인과, 상기 다른측 화소 블록의 상기 n+1 스캔 라인에 N+1 스캔 신호를 인가하는, 표시 패널.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 복수의 AAGIP부들 중 상기 하나의 AAGIP부는, 상기 일측 화소 블록 및 상기 다른측 화소 블록에 인가하는 AAGIP 제어 신호(Control Signal)를 각 블록 마다 다른 타이밍(Timing)을 갖는 신호로 인가하는, 표시 패널.
  5. 제 4 항에 있어서,
    상기 N 스캔 신호가 하이(High) 레벨의 펄스 신호인 경우, 상기 N+1 스캔 신호는 로우(Low) 레벨의 펄스 신호인, 표시 패널.
  6. 제 4 항에 있어서,
    상기 N 스캔 신호가 로우(Low) 레벨의 펄스 신호인 경우, 상기 N+1 스캔 신호는 하이(High) 레벨의 펄스 신호인, 표시 패널.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 복수의 화소 블록들에서 각 화소 블록은, 적색(R), 녹색(G), 청색(B), 및 백색(W) 서브 화소들 중 적어도 하나 이상의 서브 화소들로 구성된 단위 화소 영역을 포함하는, 표시 패널.
  8. 제 7 항에 있어서,
    상기 적어도 하나 이상의 서브 화소들 중 각 서브 화소에는 각각 구동 소자가 배치되는, 표시 패널.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 복수의 AAGIP부들 중 상기 하나의 AAGIP부는 AAGIP TFT 및 캐패시터를 포함하는, 표시 패널.
  10. 복수의 서브 화소들을 포함하는 복수의 화소 블록들; 상기 복수의 서브 화소들에 열마다 배치된 복수의 데이터 배선들; 및 상기 복수의 화소 블록들 사이에 배치된 복수의 AAGIP부들을 포함하고, 상기 복수의 AAGIP부들 중 하나의 AAGIP부의 일측 화소 블록에는 n 번째 행의 서브 화소들에 n 스캔 라인이 배치되고, n+1 번째 행의 서브 화소들에 n+1 스캔 라인이 배치되고, 상기 복수의 AAGIP부들 중 상기 하나의 AAGIP부의 다른측 화소 블록에는 상기 n 번째 행의 서브 화소들에 n+1 스캔 라인이 배치되고, 상기 n+1 번째 행의 서브 화소들에 n 스캔 라인이 배치되며, 상기 복수의 AAGIP부들 중 상기 하나의 AAGIP부는, 상기 일측 화소 블록의 상기 n 번째 행의 서브 화소들에 배치된 상기 n 스캔 라인과, 상기 다른측 화소 블록의 상기 n+1 번째 행의 서브 화소들에 배치된 상기 n 스캔 라인을 연결하고, 상기 일측 화소 블록의 상기 n+1 번째 행의 서브 화소들에 배치된 상기 n+1 스캔 라인과, 상기 다른측 화소 블록의 상기 n 번째 행의 서브 화소들에 배치된 상기 n+1 스캔 라인을 연결하는 표시 패널;
    상기 복수의 데이터 배선들에 데이터 신호를 인가하는 데이터 구동부;
    상기 표시 패널에 고전위 전원, 저전위 전원, 기준 전원 및 초기화 전원을 인가하는 전원부; 및
    상기 복수의 AAGIP부들 및 상기 데이터 구동부를 제어하는 타이밍 제어부;
    를 포함하는 표시 장치.
  11. 제 10 항에 있어서,
    상기 표시 패널은, 상기 발광 소자에 흐르는 전류를 조절하는 구동 소자(DT); 상기 구동 소자에 연결된 스토리지 캐패시터(Cst); 및 상기 구동 소자의 문턱 전압 변화를 보상하는 보상 회로를 포함하고,
    상기 보상 회로는 상기 구동 소자의 게이트 전극과 제3 전극 사이에 제1 스위칭 소자(T1)가 연결되고, 데이터 전원(Vdata)이 제2 스위칭 소자(T2)를 통해 상기 구동 소자의 제1 전극에 인가되고, 구동 전원(VDD)이 제3 스위칭 소자(T3)를 통해 상기 구동 소자에 인가되고, 구동 전원(VDD)이 제7 스위칭 소자(T7)를 통해 상기 스토리지 캐패시터에 인가되고, 기준 전원(Vref)이 제8 스위칭 소자(T8) 및 제9 스위칭 소자(T9)를 통해 상기 스토리지 캐패시터에 인가되고, 초기화 전원(Vini)이 제5 스위칭 소자(T5)를 통해 상기 스토리지 캐패시터에 인가되고, 상기 초기화 전원(Vini)이 제6 스위칭 소자(T6)를 통해 상기 발광 소자에 인가되는 표시 장치.
  12. 제 11 항에 있어서,
    상기 보상 회로는,
    상기 구동 소자의 게이트 전극과 제2 전극 사이에 제1 스위칭 소자(T1)가 연결되고, 상기 구동 소자의 제1 전극과 데이터 전원 배선(Vdata) 사이에 제2 스위칭 소자(T2)가 연결되고, 상기 구동 소자의 제1 전극과 구동 전원 배선(VDD) 사이에 제3 스위칭 소자(T3)가 연결되고, 상기 발광 소자의 제1 전극과 상기 구동 소자의 제2 전극 사이에 제4 스위칭 소자(T4)가 연결되고,
    상기 발광 소자의 제1 전극과 초기화 전원 배선(Vini) 사이에 제6 스위칭 소자(T6)가 연결되고, 상기 제6 스위칭 소자(T6)와 상기 스토리지 캐패시터 사이에 제5 스위칭 소자(T5)가 연결되고, 상기 스토리지 캐패시터와 상기 구동 전원 배선(VDD) 사이에 제7 스위칭 소자(T7)가 연결되고, 상기 스토리지 캐패시터와 기준 전원 배선(Vref) 사이에 제8 스위칭 소자(T8) 및 제9 스위칭 소자(T9)가 연결된 표시 장치.
  13. 제 10 항에 있어서,
    상기 표시 패널은, 초기화 기간(Initial), 샘플링 기간(Sampling), 및 발광 기간(Emission)으로 나뉘어 구동되는, 표시 장치.
  14. 복수의 서브 화소들을 포함하는 복수의 화소 블록들; 및 상기 복수의 화소 블록들 사이에 배치된 복수의 AAGIP부들을 포함하고, 상기 복수의 AAGIP부들 중 하나의 AAGIP부의 일측 화소 블록에는 n 번째 행의 서브 화소들에 n 스캔 라인이 배치되고, n+1 번째 행의 서브 화소들에 n+1 스캔 라인이 배치되며, 상기 복수의 AAGIP부들 중 상기 하나의 AAGIP부의 다른측 화소 블록에는 상기 n 번째 행의 서브 화소들에 n 스캔 라인이 배치되고, 상기 n+1 번째 행의 서브 화소들에 n+1 스캔 라인이 배치되며, 상기 복수의 AAGIP부들 중 상기 하나의 AAGIP부는, 상기 일측 화소 블록의 상기 n 스캔 라인과 상기 다른측 화소 블록의 상기 n+1 스캔 라인에 각각 N 스캔 신호를 인가하고, 상기 일측 화소 블록의 상기 n+1 스캔 라인과 상기 다른측 화소 블록의 상기 n 스캔 라인에 각각 N+1 스캔 신호를 인가하는 표시 패널;
    상기 복수의 데이터 배선들에 데이터 신호를 인가하는 데이터 구동부;
    상기 표시 패널에 고전위 전원, 저전위 전원, 기준 전원 및 초기화 전원을 인가하는 전원부; 및
    상기 복수의 AAGIP부들 및 상기 데이터 구동부를 제어하는 타이밍 제어부;
    를 포함하는 표시 장치.
  15. 제 14 항에 있어서,
    상기 복수의 AAGIP부 중 적어도 하나의 AAGIP부는, 상기 표시 패널 내의 각 스캔 라인에 의해 구동되는 화소 블록들에 분산 배치되어 해당 스캔 라인에 스캔 펄스를 공급하는 복수 개의 스테이지;
    를 포함하는 표시 장치.
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