JP5488817B2 - インバータ回路および表示装置 - Google Patents
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Description
いる。
1.実施の形態(図1〜図10)
2.変形例(図11、図12)
3.適用例(図13〜図15)
4.従来技術の説明(図16〜図20)
5.参考技術の説明(図21、図22)
[構成]
図1は、本発明の一実施の形態に係るインバータ回路1の全体構成の一例を表したものである。インバータ回路1は、入力端子INに入力されたパルス信号の信号波形(例えば図2(A))をほぼ反転させたパルス信号(例えば図2(B))を出力端子OUTから出力するものである。インバータ回路1は、アモルファスシリコンやアモルファス酸化物半導体上に好適に形成されるものであり、例えば、互いに同一のチャネル型の7つのトランジスタTr1〜Tr7を備えたものである。インバータ回路1は、上記の7つのトランジスタTr1〜Tr7の他に、2つの容量素子C1,C2と、入力端子INおよび出力端子OUTとを備えており、7Tr2Cの回路構成となっている。
次に、図3〜10を参照しつつ、インバータ回路1の動作の一例について説明する。図3は、インバータ回路1の動作の一例を表す波形図である。図4〜図10は、インバータ回路1の一連の動作の一例を表す回路図である。
Vy=Vx…(1)
ところで、例えば、図17に示したような従来のインバータ回路200は、2つのnチャネルMOS型のトランジスタTr1,Tr2が直列接続された単チャネル型の回路構成となっている。インバータ回路200では、例えば、図18に示したように、入力電圧VinがVssとなっている時、出力電圧VoutがVddとはならず、Vdd−Vth2となってしまう。つまり、出力電圧Voutには、トランジスタTr2の閾値電圧Vth2が含まれており、出力電圧Voutは、トランジスタTr2の閾値電圧Vth2のばらつきの影響を大きく受けてしまう。
上記実施の形態において、例えば、図11、図12に示したように、入力端子INに立下り電圧が入力される時に、トランジスタTr4をオフしておき、入力端子INに立下り電圧が入力された後に、トランジスタTr4をオンするようにしてもよい。このようにした場合には、容量素子C1の電圧(トランジスタTr5のソース電圧)がトランジスタTr3によってVdd2から低下することを防ぐことができる。その結果、インバータ回路1を高速に動作させることが可能となる。
図13は、上記各実施の形態およびそれらの変形例に係るインバータ回路1の適用例の一例である表示装置100の全体構成の一例を表したものである。この表示装置100は、例えば、表示パネル110(表示部)と、駆動回路120(駆動部)とを備えている。
表示パネル110は、発光色の互いに異なる3種類の有機EL素子111R,111G,111Bが2次元配置された表示領域110Aを有している。表示領域110Aとは、有機EL素子111R,111G,111Bから発せられる光を利用して映像を表示する領域である。有機EL素子111Rは赤色光を発する有機EL素子であり、有機EL素子111Gは緑色光を発する有機EL素子であり、有機EL素子111Bは青色光を発する有機EL素子である。なお、以下では、有機EL素子111R,111G,111Bの総称として有機EL素子111を適宜、用いるものとする。
図14は、表示領域110A内の回路構成の一例を、後述の書込線駆動回路124の一例と共に表したものである。表示領域110A内には、複数の画素回路112が個々の有機EL素子111と対となって2次元配置されている。なお、本適用例では、一対の有機EL素子111および画素回路112が1つの画素113を構成している。より詳細には、図12に示したように、一対の有機EL素子111Rおよび画素回路112が1つの赤色用の画素113Rを構成し、一対の有機EL素子111Gおよび画素回路112が1つの緑色用の画素113Gを構成し、一対の有機EL素子111Bおよび画素回路112が1つの青色用の画素113Bを構成している。さらに、互いに隣り合う3つの画素113R,113G,113Bが1つの表示画素114を構成している。
次に、駆動回路120内の各回路について、図13、図14を参照して説明する。駆動回路120は、タイミング生成回路121、映像信号処理回路122、信号線駆動回路123、書込線駆動回路124、および電源線駆動回路125を有している。
まず、Vth補正の準備を行う。具体的には、書込線WSLの電圧がVoffとなっており、電源線PSLの電圧がVccHとなっている時(つまり有機EL素子111が発光している時)に、電源線駆動回路125が電源線PSLの電圧をVccHからVccLに下げる(T1)。すると、ソース電圧VsがVccLとなり、有機EL素子111が消光する。その後、信号線DTLの電圧がVofsとなっている時に書込線駆動回路124が書込線WSLの電圧をVoffからVonに上げ、駆動トランジスタTr100のゲートをVofsとする。
次に、Vthの補正を行う。具体的には、書込みトランジスタTr200がオンしており、信号線DTLの電圧がVofsとなっている間に、電源線駆動回路125が電源線PSLの電圧をVccLからVccHに上げる(T2)。すると、駆動トランジスタTr100のドレイン−ソース間に電流Idsが流れ、ソース電圧Vsが上昇する。その後、信号線駆動回路123が信号線DTLの電圧をVofsからVsigに切り替える前に、書込線駆動回路124が書込線WSLの電圧をVonからVoffに下げる(T3)。すると、駆動トランジスタTr100のゲートがフローティングとなり、Vthの補正が休止する。
Vth補正が休止している期間中は、例えば、先のVth補正を行った行(画素)とは異なる他の行(画素)において、信号線DTLの電圧のサンプリングが行われる。なお、このとき、先のVth補正を行った行(画素)において、ソース電圧VsがVofs−Vthよりも低いので、Vth補正休止期間中にも、先のVth補正を行った行(画素)において、駆動トランジスタTr100のドレイン−ソース間に電流Idsが流れ、ソース電圧Vsが上昇し、保持容量Csを介したカップリングによりゲート電圧Vgも上昇する。
次に、Vth補正を再び行う。具体的には、信号線DTLの電圧がVofsとなっており、Vth補正が可能となっている時に、書込線駆動回路124が書込線WSLの電圧をVoffからVonに上げ、駆動トランジスタTr100のゲートをVofsにする(T4)。このとき、ソース電圧VsがVofs−Vthよりも低い場合(Vth補正がまだ完了していない場合)には、駆動トランジスタTr100がカットオフするまで(ゲート−ソース間電圧VgsがVthになるまで)、駆動トランジスタTr100のドレイン−ソース間に電流Idsが流れる。その後、信号線駆動回路123が信号線DTLの電圧をVofsからVsigに切り替える前に、書込線駆動回路124が書込線WSLの電圧をVonからVoffに下げる(T5)。すると、駆動トランジスタTr100のゲートがフローティングとなるので、ゲート−ソース間電圧Vgsを信号線DTLの電圧の大きさに拘わらず一定に維持することができる。
Vth補正休止期間が終了した後、書き込みとμ補正を行う。具体的には、信号線DTLの電圧がVsigとなっている間に、書込線駆動回路124が書込線WSLの電圧をVoffからVonに上げ(T6)、駆動トランジスタTr100のゲートを信号線DTLに接続する。すると、駆動トランジスタTr100のゲート電圧Vgが信号線DTLの電圧Vsigとなる。このとき、有機EL素子111のアノード電圧はこの段階ではまだ有機EL素子111の閾値電圧Velよりも小さく、有機EL素子111はカットオフしている。そのため、電流Idsは有機EL素子111の素子容量(図示せず)に流れ、素子容量が充電されるので、ソース電圧VsがΔVyだけ上昇し、やがてゲート−ソース間電圧VgsがVsig+Vth−ΔVyとなる。このようにして、書き込みと同時にμ補正が行われる。ここで、駆動トランジスタTr100の移動度μが大きい程、ΔVyも大きくなるので、ゲート−ソース間電圧Vgsを発光前にΔVyだけ小さくすることにより、画素113ごとの移動度μのばらつきを取り除くことができる。
最後に、書込線駆動回路124が書込線WSLの電圧をVonからVoffに下げる(T7)。すると、駆動トランジスタTr100のゲートがフローティングとなり、駆動トランジスタTr100のドレイン−ソース間に電流Idsが流れ、ソース電圧Vsが上昇する。その結果、有機EL素子111に閾値電圧Vel以上の電圧が印加され、有機EL素子111が所望の輝度で発光する。
Claims (12)
- 互いに同一の導電型のチャネルを有する第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタ、第5トランジスタ、第6トランジスタおよび第7トランジスタと、
第1容量素子と、
入力端子および出力端子と
を備え、
前記第1トランジスタは、前記入力端子の電圧と第1電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第1電圧線との電気的な接続を継断するようになっており、
前記第2トランジスタは、前記第7トランジスタのソースまたはドレインである第1端子の電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第2電圧線と前記出力端子との電気的な接続を継断するようになっており、
前記第3トランジスタは、前記入力端子の電圧と第3電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第7トランジスタのゲートと前記第3電圧線との電気的な接続を継断するようになっており、
前記第4トランジスタは、当該第4トランジスタのゲートに入力される第1制御信号に応じて前記第1容量素子と前記第7トランジスタのゲートとの電気的な接続を継断するようになっており、
前記第5トランジスタは、当該第5トランジスタのゲートに入力される第2制御信号に応じて前記第1容量素子と第4電圧線との電気的な接続を継断するようになっており、
前記第6トランジスタは、前記入力端子の電圧と第5電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第1端子と前記第5電圧線との電気的な接続を継断するようになっており、
前記第7トランジスタは、当該第7トランジスタのゲート電圧と前記第2トランジスタのゲート電圧との電位差またはそれに対応する電位差に応じて前記第1端子と第6電圧線との電気的な接続を継断するようになっており、
前記第1容量素子は、前記第5トランジスタのドレインまたはソースと第7電圧線との間に挿入されている
インバータ回路。 - 互いに同一の導電型のチャネルを有する第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタ、第5トランジスタ、第6トランジスタおよび第7トランジスタと、
第1容量素子と、
入力端子および出力端子と
を備え、
前記第1トランジスタのゲートは前記入力端子に電気的に接続され、前記第1トランジスタのドレインおよびソースのうちの一方の端子は第1電圧線に電気的に接続され、他方の端子は前記出力端子に電気的に接続され、
前記第2トランジスタのドレインおよびソースのうちの一方の端子は第2電圧線に電気的に接続され、他方の端子は前記出力端子に電気的に接続され、
前記第3トランジスタのゲートは前記入力端子に電気的に接続され、前記第3トランジスタのドレインおよびソースのうちの一方の端子は第3電圧線に電気的に接続され、他方の端子は前記第7トランジスタのゲートに電気的に接続され、
前記第4トランジスタのゲートには第1制御信号が供給され、前記第4トランジスタのドレインおよびソースのうちの一方の端子は前記第7トランジスタのゲートに電気的に接続され、
前記第5トランジスタのゲートには第2制御信号が供給され、前記第5トランジスタのドレインおよびソースのうちの一方の端子は第4電圧線に電気的に接続され、他方の端子は前記第4トランジスタのドレインおよびソースのうち前記第7トランジスタのゲートに未接続の端子に電気的に接続され、
前記第6トランジスタのゲートは前記入力端子に電気的に接続され、前記第6トランジスタのドレインおよびソースのうちの一方の端子は第5電圧線に電気的に接続され、他方の端子は前記第2トランジスタのゲートに電気的に接続され、
前記第7トランジスタのドレインおよびソースのうちの一方の端子は第6電圧線に電気的に接続され、他方の端子は前記第2トランジスタのゲートに電気的に接続され、
前記第1容量素子は、前記第5トランジスタのソースおよびドレインのうち前記第4電圧線に未接続の端子と第7電圧線との間に挿入されている
インバータ回路。 - 前記第2トランジスタのゲート−ソース間に挿入された第2容量素子をさらに備えた
請求項1または請求項2に記載のインバータ回路。 - 前記第2容量素子の容量は、前記第1容量素子の容量よりも小さくなっている
請求項3に記載のインバータ回路。 - 前記第1電圧線、前記第3電圧線、前記第5電圧線および前記第7電圧線は、互いに同電位となっている
請求項1ないし請求項4のいずれか一項に記載のインバータ回路。 - 前記第2電圧線、前記第4電圧線および前記第6電圧線は、前記第1電圧線、前記第3電圧線、前記第5電圧線および前記第7電圧線の電圧よりも高電圧を出力する電源に接続されている
請求項5に記載のインバータ回路。 - 前記第4トランジスタおよび前記第5トランジスタは、前記第4トランジスタおよび前記第5トランジスタが同時にオン状態とならないように、交互にオンオフされる
請求項1ないし請求項6のいずれか一項に記載のインバータ回路。 - 前記第4トランジスタは、前記入力端子の電圧が立ち下がる前にオンする
請求項7に記載のインバータ回路。 - 前記第4トランジスタは、前記入力端子の電圧が立ち下がった後にオンする
請求項7に記載のインバータ回路。 - 行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、
各画素を駆動する駆動部と
を備え、
前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、
前記インバータ回路は、
互いに同一の導電型のチャネルを有する第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタ、第5トランジスタ、第6トランジスタおよび第7トランジスタと、
第1容量素子と、
入力端子および出力端子と
を有し、
前記第1トランジスタは、前記入力端子の電圧と第1電圧線の電圧との電位差またはそれに対応する電位差に応じて前記出力端子と前記第1電圧線との電気的な接続を継断するようになっており、
前記第2トランジスタは、前記第7トランジスタのソースまたはドレインである第1端子の電圧と、前記出力端子の電圧との電位差またはそれに対応する電位差に応じて第2電圧線と前記出力端子との電気的な接続を継断するようになっており、
前記第3トランジスタは、前記入力端子の電圧と第3電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第7トランジスタのゲートと前記第3電圧線との電気的な接続を継断するようになっており、
前記第4トランジスタは、当該第4トランジスタのゲートに入力される第1制御信号に応じて前記第1容量素子と前記第7トランジスタのゲートとの電気的な接続を継断するようになっており、
前記第5トランジスタは、当該第5トランジスタのゲートに入力される第2制御信号に応じて前記第1容量素子と第4電圧線との電気的な接続を継断するようになっており、
前記第6トランジスタは、前記入力端子の電圧と第5電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第1端子と前記第5電圧線との電気的な接続を継断するようになっており、
前記第7トランジスタは、当該第7トランジスタのゲート電圧と前記第2トランジスタのゲート電圧との電位差またはそれに対応する電位差に応じて前記第1端子と第6電圧線との電気的な接続を継断するようになっており、
前記第1容量素子は、前記第5トランジスタのドレインまたはソースと第7電圧線との間に挿入されている
表示装置。 - 行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、
各画素を駆動する駆動部と
を備え、
前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、
前記インバータ回路は、
互いに同一の導電型のチャネルを有する第1トランジスタ、第2トランジスタ、第3トランジスタ、第4トランジスタ、第5トランジスタ、第6トランジスタおよび第7トランジスタと、
第1容量素子と、
入力端子および出力端子と
を有し、
前記第1トランジスタのゲートは前記入力端子に電気的に接続され、前記第1トランジスタのドレインおよびソースのうちの一方の端子は第1電圧線に電気的に接続され、他方の端子は前記出力端子に電気的に接続され、
前記第2トランジスタのドレインおよびソースのうちの一方の端子は第2電圧線に電気的に接続され、他方の端子は前記出力端子に電気的に接続され、
前記第3トランジスタのゲートは前記入力端子に電気的に接続され、前記第3トランジスタのドレインおよびソースのうちの一方の端子は第3電圧線に電気的に接続され、他方の端子は前記第7トランジスタのゲートに電気的に接続され、
前記第4トランジスタのゲートには第1制御信号が供給され、前記第4トランジスタのドレインおよびソースのうちの一方の端子は前記第7トランジスタのゲートに電気的に接続され、
前記第5トランジスタのゲートには第2制御信号が供給され、前記第5トランジスタのドレインおよびソースのうちの一方の端子は第4電圧線に電気的に接続され、他方の端子は前記第4トランジスタのドレインおよびソースのうち前記第7トランジスタのゲートに未接続の端子に電気的に接続され、
前記第6トランジスタのゲートは前記入力端子に電気的に接続され、前記第6トランジスタのドレインおよびソースのうちの一方の端子は第5電圧線に電気的に接続され、他方の端子は前記第2トランジスタのゲートに電気的に接続され、
前記第7トランジスタのドレインおよびソースのうちの一方の端子は第6電圧線に電気的に接続され、他方の端子は前記第2トランジスタのゲートに電気的に接続され、
前記第1容量素子は、前記第5トランジスタのソースおよびドレインのうち前記第4電圧線に未接続の端子と第7電圧線との間に挿入されている
表示装置。 - 前記インバータ回路は、前記第2トランジスタのゲート−ソース間に挿入された第2容量素子をさらに有する
請求項10または請求項11に記載の表示装置。
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