JP2023183652A - 表示装置の制御方法、及び表示装置 - Google Patents

Abstract

【課題】画像が低階調である場合にもフリッカを抑制できる表示装置の制御方法等を提供する。【解決手段】複数の画素回路３０を備える表示装置１の制御方法であって、複数の画素回路３０の各々は、発光素子３２と、駆動トランジスタ３３と、画素容量３８とを有し、駆動トランジスタ３３は、ゲート、及びソースを有し、フレーム期間は、第一サブフレーム期間と、１以上の第二サブフレーム期間とを有し、表示装置１の制御方法は、第一サブフレーム期間において、ソースに第一初期化電圧を印加する第一初期化ステップと、信号を画素容量３８に印加する書込ステップと、発光素子３２を発光させる第一発光ステップとを含み、１以上の第二サブフレーム期間の各々において、発光素子３２を消光状態に維持する消光ステップと、消光ステップにおいて、ソースに第二初期化電圧を印加する第二初期化ステップと、発光素子３２を発光させる第二発光ステップとを含む。【選択図】図９

Description

本開示は、表示装置の制御方法、及び表示装置に関する。

有機ＥＬ（Electro Luminescence）などを用いた表示装置では、画素回路に含まれる駆動トランジスタのソースの電圧の初期化、画像に対応する信号の書込みのため、有機ＥＬ素子が消光（消灯）される消光期間と、有機ＥＬ素子が発光し得る発光期間とを繰り返す。このような繰り返しの周波数が６０Ｈｚ以下では、発光と消光との繰り返しに起因するフリッカ（画面のちらつき）が視認される。

フリッカ対策として、発光期間の途中に消光期間を挿入する駆動方式（いわゆる黒挿入）が一般的に知られている（例えば、特許文献１など参照）。このような駆動方式により、フリッカを抑制できる。

特開２０１２－１３７４１号公報

上記駆動方式によれば、画像が高階調である場合には、フリッカを抑制できるが、画像が低階調である場合には、フリッカを十分に抑制できない。この現象は、画素回路への信号書込み後のブートストラップ動作による発光遅延に起因する。画像が高階調である場合には、発光遅延が小さいため、信号書込み後の発光強度と、消光期間後の発光強度とを同等とすることができる。しかしながら、画像が低階調である場合には、発光遅延が大きいため、信号書込み後の発光強度が、消光期間後の発光強度より低くなる。このため、画像が低階調である場合には、フリッカを十分に抑制できない。

本開示は、上述の事情を鑑みてなされたもので、画像が低階調である場合にもフリッカを抑制できる表示装置の制御方法などを提供することを目的とする。

上記目的を達成するために、本開示の一態様に係る表示装置の制御方法は、表示装置の制御方法であって、前記表示装置は、複数の画素回路を備え、前記複数の画素回路の各々は、発光素子と、駆動トランジスタと、画素容量とを有し、前記駆動トランジスタは、ゲート、ソース、及びドレインを有し、前記発光素子は、前記ソースに接続され、前記画素容量の一端、及び他端は、それぞれ、前記ゲート、及び前記ソースに接続され、前記表示装置において同一の画像が表示され続けるフレーム期間は、第一サブフレーム期間と、前記第一サブフレーム期間に続く１以上の第二サブフレーム期間とを有し、前記表示装置の制御方法は、前記第一サブフレーム期間において、前記ソースに所定の第一初期化電圧を印加する第一初期化ステップと、前記第一初期化ステップの後に、前記画像に対応する信号を画素容量に印加する書込ステップと、前記書込ステップの後に、前記発光素子を発光させる第一発光ステップとを含み、前記１以上の第二サブフレーム期間の各々において、前記発光素子を消光状態に維持する消光ステップと、前記消光ステップにおいて、前記ソースに所定の第二初期化電圧を印加する第二初期化ステップと、前記消光ステップの後に、発光素子を発光させる第二発光ステップとを含む。

上記目的を達成するために、本開示の一態様に係る表示装置は、複数の画素回路と、前記複数の画素回路を制御する制御装置とを備え、前記複数の画素回路の各々は、発光素子と、駆動トランジスタと、画素容量とを有し、前記駆動トランジスタは、ゲート、ソース、及びドレインを有し、前記発光素子は、前記ソースに接続され、前記画素容量の一端、及び他端は、それぞれ、前記ゲート、及び前記ソースに接続され、前記表示装置において同一の画像が表示され続けるフレーム期間は、第一サブフレーム期間と、前記第一サブフレーム期間に続く１以上の第二サブフレーム期間とを有し、前記制御装置は、前記第一サブフレーム期間において、前記ソースに所定の第一初期化電圧を印加し、前記第一初期化電圧を印加した後に、前記画像に対応する信号を前記画素容量に印加することで、前記発光素子を発光させ、前記１以上の第二サブフレーム期間の各々において、前記発光素子を消光状態に維持し、前記発光素子が消光状態であるときに前記ソースに所定の第二初期化電圧を印加し、前記発光素子を消光状態から発光状態に切り替える。

本開示によれば、画像が低階調である場合にもフリッカを抑制できる表示装置の制御方法などを提供できる。

実施の形態１に係る表示装置の構成例を示す概略図 実施の形態１に係る画素回路の構成を模式的に示す回路図 比較例の表示装置が備える発光素子の発光波形を模式的に示す図 比較例の表示装置において消光期間を挿入する場合の発光素子の発光波形を模式的に示す第一の図 比較例の表示装置において消光期間を挿入する場合の発光素子の発光波形を模式的に示す第二の図 映像信号が高階調である場合の比較例の表示装置が備える画素回路の詳細な動作を説明する図 映像信号が低階調である場合の比較例の表示装置が備える画素回路の詳細な動作を説明する図 映像信号が高階調である場合の実施の形態１に係る表示装置が備える画素回路の詳細な動作を説明する図 映像信号が低階調である場合の実施の形態１に係る表示装置が備える画素回路の詳細な動作を説明する図 ＶＲＲモードにおける発光素子の発光波形を模式的に示す図 実施の形態１に係る表示装置のＶＲＲモードにおける、映像信号が低階調である場合の発光素子の発光波形を模式的に示す図 比較例の表示装置のＶＲＲモードにおける、映像信号が低階調である場合の発光素子の発光波形を模式的に示す図 比較例の表示装置における映像信号と輝度との関係を示すグラフ 実施の形態１に係る表示装置、及び比較例の表示装置における輝度と、輝度変動率との関係を示すグラフ 実施の形態２に係る画素回路の構成を模式的に示す回路図 映像信号が低階調である場合の実施の形態２に係る表示装置が備える画素回路の詳細な動作を説明する図 実施の形態３に係る画素回路の構成を模式的に示す回路図 実施の形態４に係る画素回路の構成を模式的に示す回路図 映像信号が低階調である場合の実施の形態４に係る表示装置が備える画素回路の詳細な動作を説明する図 実施の形態５に係る画素回路の構成を模式的に示す回路図 映像信号が低階調である場合の実施の形態５に係る表示装置が備える画素回路の詳細な動作を説明する図 実施の形態６に係る画素回路の構成を模式的に示す回路図 映像信号が低階調である場合の実施の形態６に係る表示装置が備える画素回路の詳細な動作を説明する図 実施の形態７に係る画素回路の構成を模式的に示す回路図 映像信号が低階調である場合の実施の形態７に係る表示装置が備える画素回路の詳細な動作を説明する図 実施の形態８に係る画素回路の構成を模式的に示す回路図

以下、本開示の実施の形態について、図面を参照しながら説明する。以下に説明する実施の形態は、いずれも本開示の好ましい一具体例を示すものである。したがって、以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態などは、一例であって本開示を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本開示の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。

なお、各図は、模式図であり、必ずしも厳密に図示されたものではない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する。

（実施の形態１）
実施の形態１に係る表示装置、及び表示装置の制御方法について説明する。本実施の形態では、表示装置に有機ＥＬ素子を用いた場合を例に挙げて説明する。

［１－１．表示装置の構成］
本実施の形態に係る表示装置の構成について図１を用いて説明する。図１は、本実施の形態に係る表示装置１の構成例を示す概略図である。表示装置１は、図１に示されるように、表示パネル１０と、制御装置２０とを備える。

［１－２．表示パネルの構成］
表示パネル１０は、図１に示されるように、複数の画素回路３０を有する表示部１２を備える。また、表示パネル１０は、表示部１２の周辺回路として、ゲート駆動回路１４と、ソース駆動回路１６とを備える。なお、表示部１２、ゲート駆動回路１４、ソース駆動回路１６、走査線４０、及び信号線４２は、例えば、ガラス又はアクリル等の樹脂により形成されているパネル基板（不図示）に実装されている。

表示部１２は、外部から表示パネル１０に入力された映像信号に基づいて映像を表示する。表示部１２は、図１に示されるように、行列状に配置された複数の画素回路３０を備え、行状（つまり、図１の左右方向に延在する）の走査線４０と、列状（つまり、図１の上下方向に延在する）の信号線４２とが配線されている。表示部１２では、初期化動作、書き込み動作、及び発光動作が複数の画素回路３０の行順次に実行される。

複数の画素回路３０は、表示パネル１０に有され、行列状に配置される。より具体的には、複数の画素回路３０の各々は、走査線４０と信号線４２とが交差する位置に配置される。各画素回路３０の詳細構成については後述する。

走査線４０は、複数の画素回路３０の行毎に配されている。走査線４０の一端は、画素回路３０に接続され、走査線４０の他端は、ゲート駆動回路１４に接続されている。

信号線４２は、複数の画素回路３０の列毎に配されている。信号線４２の一端は、画素回路３０に接続され、信号線４２の他端は、ソース駆動回路１６に接続されている。

ゲート駆動回路１４は、走査線駆動回路とも呼ばれ、例えばシフトレジスタ等によって構成される。ゲート駆動回路１４は、走査線４０に接続されており、走査線４０にゲート制御信号を出力することで、画素回路３０が有する各トランジスタのオン及びオフを制御する。本実施の形態では、ゲート駆動回路１４は、画素回路３０が有する各トランジスタのオン及びオフを制御するゲート制御信号として、例えば制御信号ＷＳ、制御信号ＲＥＦ、制御信号ＩＮＩ、及び制御信号ＥＮＢを、画素回路３０が有する各トランジスタのゲートに出力する。

ソース駆動回路１６は、信号線駆動回路とも呼ばれる。ソース駆動回路１６は、信号線４２に接続されており、制御装置２０からフレーム単位で供給される映像信号に対応する信号を、信号線４２に出力することで、当該映像信号を各画素回路３０に供給する。ソース駆動回路１６は、信号線４２を通して、画素回路３０の各々に対して映像信号に基づく輝度情報を電流値又は電圧値の形で書き込む。なお、ソース駆動回路１６に入力される映像信号は、例えば、ＲＧＢ三原色の色毎のデジタルシリアルデータ（映像信号Ｒ、Ｇ、Ｂ）である。ソース駆動回路１６に入力された映像信号Ｒ、Ｇ、Ｂは、ソース駆動回路１６の内部で行単位のパラレルデータに変換される。さらに、行単位のパラレルデータは、ソース駆動回路１６の内部で行単位のアナログデータに変換され、映像信号として信号線４２に出力される。なお、以上では、複数の画素回路３０が、ＲＧＢ三原色に対応する画素回路３０を含む例について説明したが、複数の画素回路３０の構成はこれに限定されない。例えば、複数の画素回路３０は、ＲＧＢＷに対応する画素回路３０を含んでもよい。

［１－３．画素回路の構成］
画素回路３０の構成について、図２を用いて説明する。図２は、本実施の形態に係る画素回路３０の構成を模式的に示す回路図である。

複数の画素回路３０は、例えばＮ行Ｍ列に配置されている。Ｎ、Ｍは、表示画面のサイズ及び解像度により異なる。例えば、ＨＤ（High Definition）と呼ばれる解像度で、行内にＲＧＢ３原色に対応する画素回路３０が隣接する場合、Ｎは少なくとも１０８０行であり、Ｍは少なくとも１９２０×３列である。本実施の形態では、各画素回路３０は、有機ＥＬ素子を発光素子として有する。

画素回路３０は、図２に示されるように、発光素子３２と、駆動トランジスタ３３と、選択トランジスタ３５と、スイッチトランジスタ３４、３６及び３７と、画素容量３８とを有する。なお、図２において、画素容量３８はＣｓとも表記されている。

発光素子３２は、カソードとアノードとを有し、カソードは、カソード電圧Ｖｃａｔに維持されるカソード電源線に接続されており、アノードは、駆動トランジスタ３３のソースに接続されている。発光素子３２は、駆動トランジスタ３３から供給される、映像信号の信号電圧に対応した電流が流れることにより、当該信号電圧に応じた輝度で発光する。発光素子３２は、例えば有機ＥＬ素子である。なお、発光素子３２は、有機ＥＬ素子に限らず、無機ＥＬ素子又はＱＬＥＤなどの自発光素子でもよいし、電流駆動で制御する素子であれば自発光素子でなくてもよい。

駆動トランジスタ３３は、ゲート、ソース、及びドレインを有する。駆動トランジスタ３３のゲートが画素容量３８の一方の電極等に接続され、ドレインがスイッチトランジスタ３４のソースに接続され、ソースが発光素子３２のアノードに接続されている。ソースは、画素容量３８の他方の電極等にも接続されている。駆動トランジスタ３３は、ゲート－ソース間に印加された信号電圧を、当該信号電圧に対応した電流（ドレイン－ソース間の電流と称する。）に変換する。そして、駆動トランジスタ３３は、オン状態となり、ドレイン－ソース間の電流を発光素子３２に供給することで、発光素子３２を発光させる。駆動トランジスタ３３は、例えば、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成される。

スイッチトランジスタ３４は、ゲートが走査線４０に接続され、ソース及びドレインの一方が駆動電圧Ｖｃｃを供給する駆動電源に接続され、ソース及びドレインの他方が駆動トランジスタ３３のドレインに接続されている。スイッチトランジスタ３４は、走査線４０から供給される制御信号ＥＮＢに応じてオン状態又はオフ状態となる。スイッチトランジスタ３４は、オン状態となることで駆動トランジスタ３３を駆動電源に接続し、駆動トランジスタ３３のドレイン－ソース間の電流を発光素子３２に供給させる。スイッチトランジスタ３４は、例えば、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成される。

選択トランジスタ３５は、ゲートが走査線４０に接続され、ソース及びドレインの一方が信号線４２に接続され、ソース及びドレインの他方が画素容量３８の一方の電極に接続されている。選択トランジスタ３５は、走査線４０から供給される制御信号ＷＳに応じてオン状態又はオフ状態となる。選択トランジスタ３５は、オン状態となることで、信号線４２から供給される映像信号の信号電圧を画素容量３８の電極に印加し、当該信号電圧に応じた電荷を画素容量３８に蓄積させる。選択トランジスタ３５は、例えば、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成される。

スイッチトランジスタ３６は、ゲートが走査線４０に接続され、ソース及びドレインの一方が参照電圧Ｖｒｅｆを供給する参照電源に接続され、ソース及びドレインの他方が画素容量３８の一方の電極等に接続されている。スイッチトランジスタ３６は、走査線４０から供給される制御信号ＲＥＦに応じてオン状態又はオフ状態となる。スイッチトランジスタ３６は、オン状態となることで、画素容量３８の電極を参照電圧Ｖｒｅｆに設定する。スイッチトランジスタ３６は、例えば、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成される。

スイッチトランジスタ３７は、ゲートが走査線４０に接続され、ソース及びドレインの一方が、駆動トランジスタ３３のソース、及び画素容量３８の他方の電極に接続され、ソース及びドレインの他方が、初期化電圧Ｖｉｎｉを供給する初期化電源に接続されている。スイッチトランジスタ３７は、走査線４０から供給される制御信号ＩＮＩに応じてオン状態又はオフ状態となる。スイッチトランジスタ３７は、オン状態となることで、発光素子３２のアノードの電圧を初期化電圧Ｖｉｎｉに設定する。スイッチトランジスタ３７は、例えば、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成される。

画素容量３８は、映像信号が印加されるコンデンサである。画素容量３８の一端、及び他端は、それぞれ、駆動トランジスタ３３のゲート、及びソースに接続される。画素容量３８の一端は、選択トランジスタ３５のソース及びスイッチトランジスタ３６のソースにも接続される。画素容量３８は、信号線４２から供給された映像信号に対応した電荷を蓄積する。画素容量３８は、例えば、選択トランジスタ３５及びスイッチトランジスタ３６がオフ状態となった後に、駆動トランジスタ３３のゲート－ソース間の電圧を安定的に保持する。このように、画素容量３８は、選択トランジスタ３５及びスイッチトランジスタ３６がオフ状態のときに、蓄積された電荷に対応する電圧に応じて、駆動トランジスタ３３のゲート－ソース間に電圧を印加する。

ＥＬ容量３９は、ＥＬ素子である発光素子３２に内在する寄生容量であり、この容量がチャージされて電極間の電圧が上昇した後に、発光素子３２に電流が流れだし、発光素子３２が発光を開始する。ＥＬ容量３９はＣｅｌとも表記されている。

なお、駆動トランジスタ３３、選択トランジスタ３５、スイッチトランジスタ３６、及びスイッチトランジスタ３７の各トランジスタの導電型は、上述したものに限られず、ｎ型とｐ型のＴＦＴを適宜混在させてもよい。また、各トランジスタは、ポリシリコンＴＦＴに限らず、アモルファスシリコンＴＦＴ、酸化物半導体ＴＦＴ等で構成されていてもよい。

［１－４．制御方法］
本実施の形態に係る表示装置１の制御方法、及びその効果について説明する。以下では、本実施の形態に係る表示装置１の制御方法について、比較例の表示装置の制御方法と比較しながら説明する。

［１－４－１．比較例の表示装置の制御方法］
まず、比較例の表示装置の制御方法について説明する。比較例の表示装置は、制御方法において本実施の形態に係る表示装置１の制御方法と相違し、その他の点において一致する。言い換えると、比較例の表示装置は、制御装置の構成において、本実施の形態に係る表示装置１と相違し、その他の点において一致する。

比較例の表示装置の発光波形について、図３～図５を用いて説明する。図３は、比較例の表示装置が備える発光素子の発光波形を模式的に示す図である。図４及び図５は、比較例の表示装置において消光期間を挿入する場合の発光素子の発光波形を模式的に示す図である。図４及び図５には、それぞれ、映像信号が高階調である場合、及び、映像信号が低階調である場合の発光波形が示されている。また、図３～図５には、信号書込期間（破線）、及び消光期間（点線）も併せて示されている。

図３に示されるように、発光素子は、消光期間と、発光期間とを含むフレーム期間（Ｔｆ）を繰り返す。このため、フレーム期間が長い場合、つまり、フレーム周波数が低い場合、フリッカが視認される。例えば、フレーム周波数が６０Ｈｚ以下である場合に、フリッカが視認される。そこで、フレーム周波数が低い場合に、図４及び図５に示されるように、発光期間の途中に消光期間を挿入する対策が施されている。図４に示されるように、映像信号が高階調である場合には、このような対策により、発光の周期（サブフレーム期間Ｔｓｆとも称する）を短縮できるため、フリッカを抑制できる。しかしながら、映像信号が低階調である場合には、図５に示されるように、信号書込期間終了時から発光開始までの消光期間が長くなる。この消光期間がフレーム周期Ｔｆ毎に発生するため、フリッカを十分に抑制できない。このような比較例の表示装置の詳細な動作について、図６及び図７を用いて説明する。図６及び図７は、それぞれ、映像信号が高階調、及び低階調である場合の比較例の表示装置が備える画素回路の詳細な動作を説明する図である。

まず、図６及び図７に示されるように、時刻ｔ０１から初期化動作を行う。具体的には、制御装置２０は、時刻ｔ０１において、ゲート駆動回路１４を制御することで、制御信号ＥＮＢをＬｏｗレベルに、制御信号ＲＥＦをＨｉｇｈレベルに、制御信号ＩＮＩをＨｉｇｈレベルに、制御信号ＷＳをＬｏｗレベルにそれぞれ設定する。これにより、スイッチトランジスタ３４がオフ状態となり、スイッチトランジスタ３６がオン状態となり、スイッチトランジスタ３７がオン状態となり、選択トランジスタ３５がオフ状態となる。なお、以下では、制御装置２０が、ゲート駆動回路１４、又はソース駆動回路１６を制御することで、各制御信号などを制御することを、単に、制御装置２０が、各制御信号を制御するなどともいう。

これに伴い、駆動トランジスタ３３のゲート電圧Ｖｇが参照電圧Ｖｒｅｆに、ソース電圧Ｖｓが初期化電圧Ｖｉｎｉに変化する。ソース電圧Ｖｓは、発光素子３２のアノード電圧に相当し、アノード電圧が発光閾値電圧Ｖｔｅｌ未満となる。このため、発光素子３２は消光状態に維持される。

続いて、時刻ｔ０２において、制御装置２０は、制御信号ＥＮＢをＨｉｇｈレベルに切り換え、制御信号ＩＮＩをＬｏｗレベルに切り換える。これにより、スイッチトランジスタ３４がオン状態に切り替えられ、スイッチトランジスタ３７がオフ状態に切り替えられる。これに伴い、駆動トランジスタ３３のドレインに駆動電圧Ｖｃｃが印加される。この状態において駆動トランジスタ３３のゲート電圧Ｖｇは、参照電圧Ｖｒｅｆに維持され、ゲート－ソース間電圧が、駆動トランジスタ３３の閾値電圧になる電圧に収束する。この状態は、続く時刻ｔ０３まで維持される。時刻ｔ０１から時刻ｔ０３までの期間が初期化期間（第一初期化期間）である。

続いて、時刻ｔ０３において、制御信号ＲＥＦがＬｏｗレベルに切り換えられ、制御信号ＷＳがＨｉｇｈレベルに切り換えられる。これにより、スイッチトランジスタ３６がオフ状態に切り替えられ、かつ、選択トランジスタ３５がオン状態に切り替えられるため、信号線４２を介して映像信号に対応する電圧が画素容量３８（つまり、駆動トランジスタ３３のゲート）に印加される。このように映像信号が画素回路３０の画素容量３８に書き込まれる。

映像信号に対応する電圧が画素容量３８に印加されることで、当該電圧に応じてゲート電圧Ｖｇが上昇する。これに伴い、ソース電圧Ｖｓも上昇し、画素容量３８の両端間の電圧は、映像信号に対応する電圧となる。この状態は、続く時刻ｔ０４まで維持される。この時刻ｔ０３から時刻ｔ０４までの期間が信号書込期間である。

続いて、時刻ｔ０４において、制御信号ＷＳがＬｏｗレベルに切り換えられる。これにより、選択トランジスタ３５がオフ状態に切り替えられる。これに伴い、駆動トランジスタ３３に、ゲート－ソース間電圧に対応する電流が流れる。ここで、まず、駆動トランジスタ３３から発光素子３２のＥＬ容量３９が充電される。これに伴い、発光素子３２のアノード電圧、つまり、駆動トランジスタ３３のソース電圧Ｖｓが上昇するブートストラップ動作が行われる。そして、時刻ｔ０５において、駆動トランジスタのソース電圧Ｖｓが、発光素子３２の発光閾値電圧Ｖｔｅｌ以上となることで、発光素子３２の発光が開始される。

このブートストラップ動作において、ソース電圧Ｖｓの上昇の速さ（つまり、図６及び図７におけるソース電圧Ｖｓを示す曲線の傾き）は、ゲート－ソース間電圧が大きくなるにしたがって、つまり、映像信号が高階調になるにしたがって、大きくなる。

このため、映像信号が高階調である場合には、図６に示されるように、ソース電圧Ｖｓが発光閾値電圧Ｖｔｅｌまで速やかに上昇するため、信号書込期間終了時点（時刻ｔ０４）から、発光開始（時刻ｔ０５）までの時間が短い。

一方、映像信号が低階調である場合には、図７に示されるように、ソース電圧Ｖｓが発光閾値電圧Ｖｔｅｌまで上昇するのに要する時間が、映像信号が高階調である場合より長くなる。つまり、信号書込期間終了時点（時刻ｔ０４）から、発光開始（時刻ｔ０５）までの時間が長くなる。

続いて、時刻ｔ０６において、図６及び図７に示されるように、制御信号ＥＮＢがＬｏｗレベルに切り換えられる。これにより、スイッチトランジスタ３４がオフ状態となるため、駆動トランジスタ３３から、発光素子３２への電流の供給が停止される。これに伴い、発光素子３２が消光状態に維持される。この状態は、続く時刻ｔ０７まで維持される。この時刻ｔ０６から時刻ｔ０７までの期間が消光期間である。

続いて、時刻ｔ０７において、制御信号ＥＮＢが再びＨｉｇｈレベルに戻される。これにより、発光素子３２への電流の供給が再開され、発光素子３２の発光が再開される。ここで、時刻ｔ０７から発光素子３２の発光開始までの期間は、映像信号の階調に依存せず、時刻ｔ０７の直後に発光素子３２の発光が開始される。

続いて、時刻ｔ０８において、時刻ｔ０１と同様に初期化が開始される。

以上のように、比較例の表示装置の制御方法においては、図６に示されるように、映像信号が高階調である場合の時刻ｔ０１から時刻ｔ０５までの消光期間と、時刻ｔ０６から時刻ｔ０７までの消光期間とをほぼ同一とすると、図７に示されるように、映像信号が低階調である場合には、時刻ｔ０１から時刻ｔ０５までの消光期間が、時刻ｔ０６から時刻ｔ０７までの消光期間より大幅に長くなる。したがって、映像信号が低階調である場合には、時刻ｔ０１から時刻ｔ０５までの長い消光期間が、フレーム期間毎に発生するため、フリッカを抑制できない。

［１－４－２．本実施の形態に係る表示装置の制御方法］
本実施の形態に係る表示装置１の制御方法について、図８及び図９を用いて説明する。図８及び図９は、それぞれ、映像信号が高階調、及び低階調である場合の本実施の形態に係る表示装置１が備える画素回路３０の詳細な動作を説明する図である。

図８及び図９に示されるように、本実施の形態に係る表示装置１の制御方法において、同一の画像が表示され続けるフレーム期間は、第一サブフレーム期間と、第一サブフレーム期間に続く１以上の第二サブフレーム期間とを有する。図８及び図９に示される例では、フレーム期間は、単一の第二サブフレーム期間を有する。図８及び図９に示される第一サブフレーム期間は、時刻ｔ１１から時刻１７までの期間であり、第二サブフレーム期間は、時刻ｔ１７から時刻ｔ２１までの期間である。

図８及び図９に示される例では、制御装置２０は、時刻ｔ１１において、比較例と同様に、制御信号ＥＮＢをＬｏｗレベルに、制御信号ＲＥＦをＨｉｇｈレベルに、制御信号ＷＳをＬｏｗレベルに、それぞれ設定する。これにより、スイッチトランジスタ３７をオン状態に維持することで、駆動トランジスタ３３のソースに第一初期化電圧として初期化電圧Ｖｉｎｉを印加する（第一初期化ステップ）。また、スイッチトランジスタ３６をオン状態に維持することで、駆動トランジスタ３３のゲートに参照電圧Ｖｒｅｆを印加する。

続いて、時刻ｔ１２において、比較例と同様に、制御装置２０は、制御信号ＥＮＢをＨｉｇｈレベルに、制御信号ＩＮＩをＬｏｗレベルに、それぞれ切り換える。これにより、比較例の表示装置の制御方法と同様に、駆動トランジスタ３３のゲート－ソース間電圧が、駆動トランジスタ３３の閾値電圧になる電圧に収束する。

続いて、時刻ｔ１３において、比較例と同様に、制御装置２０は、制御信号ＲＥＦをＬｏｗレベルに、制御信号ＷＳをＨｉｇｈレベルに、それぞれ切り換える。これにより、比較例と同様に、本フレーム期間における画像に対応する映像信号を画素容量３８に印加する（書込ステップ）。

続いて、時刻ｔ１４において、制御装置２０は、制御信号ＥＮＢをＬｏｗレベルに、制御信号ＩＮＩをＨｉｇｈレベルに、それぞれ切り換える。これにより、駆動トランジスタ３３のソースに第二初期化電圧として初期化電圧Ｖｉｎｉを印加する（第三初期化ステップ）。これにより、図８及び図９に示されるように、ソース電圧Ｖｓは、初期化電圧Ｖｉｎｉとなり、ゲート電圧Ｖｇは、ゲート－ソース間電圧を一定に維持しながら、ソース電圧Ｖｓに合わせて変化する。

続いて、時刻ｔ１５において、制御装置２０は、制御信号ＥＮＢをＨｉｇｈレベルに、制御信号ＩＮＩをＬｏｗレベルに、それぞれ切り換える。これに伴い、駆動トランジスタ３３に、ゲート－ソース間電圧に対応する電流が流れる。これにより、比較例と同様に、ブートストラップ動作によりソース電圧Ｖｓが上昇する。そして、時刻ｔ１６において、ソース電圧Ｖｓが発光素子３２の発光閾値電圧Ｖｔｅｌ以上となることで、発光素子３２が発光する（第一発光ステップ）。この発光は、第一サブフレーム期間が終了する時刻ｔ１７まで続く。

続いて、第二サブフレーム期間が開始される時刻ｔ１７において、制御信号ＥＮＢがＬｏｗレベルに切り換えられる。これにより、スイッチトランジスタ３４がオフ状態となるため、駆動トランジスタ３３から、発光素子３２への電流の供給が停止される。これに伴い、発光素子３２が消光状態に維持される（消光ステップ）。

続いて、時刻ｔ１８において、時刻ｔ１４における動作と同様に、制御装置２０は、制御信号ＥＮＢをＬｏｗレベルに、制御信号ＩＮＩをＨｉｇｈレベルに、それぞれ切り換える。これにより、駆動トランジスタ３３のソースに第二初期化電圧として初期化電圧Ｖｉｎｉを印加する（第二初期化ステップ）。これにより、図８及び図９に示されるように、ソース電圧Ｖｓは、初期化電圧Ｖｉｎｉとなり、ゲート電圧Ｖｇは、ゲート－ソース間電圧を維持しながら、ソース電圧Ｖｓに合わせて変化する。なお、少なくとも、この状態が維持される時刻ｔ１９までは、発光素子３２は消光状態に維持される。本実施の形態では、時刻ｔ１７から時刻ｔ１９までが消光ステップであり、第二初期化ステップは、消光ステップの最後に実行される。

続いて、時刻ｔ１９において、時刻ｔ１５における動作と同様に、制御装置２０は、制御信号ＥＮＢをＨｉｇｈレベルに、制御信号ＩＮＩをＬｏｗレベルに、それぞれ切り換える。これに伴い、駆動トランジスタ３３に、ゲート－ソース間電圧に対応する電流が流れる。これにより、ブートストラップ動作によりソース電圧Ｖｓが上昇する。そして、時刻ｔ２０において、ソース電圧Ｖｓが発光素子３２の発光閾値電圧Ｖｔｅｌ以上となることで、発光素子３２が発光する（第二発光ステップ）。この発光は、第二サブフレーム期間が終了する時刻ｔ２１まで続く。

以上のように、本実施の形態に係る表示装置１の制御方法は、第一サブフレーム期間において、駆動トランジスタ３３のソースに所定の第一初期化電圧を印加する第一初期化ステップと、第一初期化ステップの後に、画像に対応する信号を画素容量３８に印加する書込ステップと、書込ステップの後に、発光素子３２を発光させる第一発光ステップとを含む。本実施の形態に係る表示装置１の制御方法は、１以上の第二サブフレーム期間の各々において、発光素子３２を消光状態に維持する消光ステップと、消光ステップにおいて、駆動トランジスタ３３のソースに所定の第二初期化電圧を印加する第二初期化ステップと、消光ステップの後に、発光素子３２を発光させる第二発光ステップとを含む。

このように、第二サブフレーム期間においても初期化を行うことで、第二サブフレーム期間においても、ブートストラップ動作が行われる。このため、図８及び図９に示されるように、映像信号が低階調である場合にも、比較例と比べて、第一サブフレーム期間と、第二サブフレーム期間とにおける、発光期間の長さの差、及び、消光期間の長さの差を低減することが可能となる。したがって、本実施の形態では、比較例より、フリッカを抑制することができる。

また、本実施の形態に係る表示装置１の制御方法では、第一サブフレーム期間において、書込ステップの後であって、第一発光ステップの前に、駆動トランジスタ３３のソースに第二初期化電圧を印加する第三初期化ステップ（図８及び図９の時刻ｔ１４から時刻ｔ１５まで参照）をさらに含む。

これにより、第一サブフレーム期間における第三初期化ステップの終了時（図８及び図９の時刻ｔ１５）から、第一発光ステップ開始（図８及び図９の時刻ｔ１６）までの時間と、第二サブフレーム期間における第二初期化ステップの終了時（図８及び図９の時刻ｔ１９）から、第二発光ステップ開始（時刻ｔ２０）までの時間とを揃えることができる。したがって、第一サブフレーム期間と、第二サブフレーム期間とにおける、発光期間の長さの差、及び、消光期間の長さの差をより一層低減することが可能となる。よって、フリッカをより一層抑制できる。

また、本実施の形態に係る表示装置１の制御方法では、第二サブフレーム期間において、第二初期化ステップは、消光ステップの最後に実行される。

これにより、第二サブフレーム期間において、第二初期化ステップの直後にブートストラップ動作が開始される。また、第一サブフレーム期間においても、第三初期化ステップの直後にブートストラップ動作が開始されるため、第二サブフレーム期間の動作態様を、第一サブフレーム期間の動作態様により一層近づけることができる。したがって、第一サブフレーム期間と、第二サブフレーム期間とにおける、発光期間の長さの差、及び、消光期間の長さの差をより一層低減することが可能となる。よって、フリッカをより一層抑制できる。

なお、第二初期化ステップは、消光ステップ内であれば、最後以外のタイミングで実行されてもよい。つまり、図８及び図９に示される時刻ｔ１７から時刻ｔ１９までの期間内であれば、第二初期化ステップはいつ実行されてもよい。

また、本実施の形態では、第一サブフレーム期間は、第二サブフレーム期間と同じ長さである。

これにより、第一サブフレーム期間と、第二サブフレーム期間とが同じ長さであるため、各サブフレーム期間における発光期間の長さ、及び、消光期間の長さの両方を同一とすることが可能となる。よって、フリッカをより一層抑制できる。

また、本実施の形態に係る表示装置１の制御方法は、制御装置２０によって実現される。制御装置２０は、第一サブフレーム期間において、駆動トランジスタ３３のソースに所定の第一初期化電圧を印加し、画像に対応する信号を画素容量３８に印加し、発光素子３２を発光させる。本実施の形態に係る表示装置１の制御装置２０は、１以上の第二サブフレーム期間の各々において、発光素子３２を消光状態に維持し、発光素子３２が消光状態であるときに駆動トランジスタ３３のソースに所定の第二初期化電圧を印加し、発光素子３２を消光状態から発光状態に切り換える。

また、制御装置２０は、第一サブフレーム期間において、画像に対応する信号を画素容量３８に印加した後であって、発光素子３２が発光する前に、駆動トランジスタ３３のソースに第二初期化電圧を印加する。

これにより、第一サブフレーム期間における第二初期化電圧印加終了時（図８及び図９の時刻ｔ１５）から、発光開始（図８及び図９の時刻ｔ１６）までの時間と、第二サブフレーム期間における第二初期化電圧印加終了時（図８及び図９の時刻ｔ１９）から、発光開始（時刻ｔ２０）までの時間とを揃えることができる。したがって、第一サブフレーム期間と、第二サブフレーム期間とにおける、発光期間の長さの差、及び、消光期間の長さの差をより一層低減することが可能となる。よって、フリッカをより一層抑制できる。

［１－５．ＶＲＲモード］
本実施の形態に係る表示装置１及びその制御方法は、ＶＲＲ（Variable Refresh Rate）モードにおいても適用可能である。以下、本実施の形態に係る表示装置１及びその制御方法をＶＲＲモードにおいて利用した場合の効果について図１０～図１２を用いて説明する。

まず、ＶＲＲモードについて、図１０を用いて説明する。図１０は、ＶＲＲモードにおける発光素子の発光波形を模式的に示す図である。図１１及び図１２は、それぞれ、本実施の形態に係る表示装置１、及び比較例の表示装置のＶＲＲモードにおける、映像信号が低階調である場合の発光素子の発光波形を模式的に示す図である。図１０～図１２には、信号書込期間（破線）、及び消光期間（点線）も併せて示されている。

図１０に示されるように、ＶＲＲモードにおいては、表示する映像に応じてリフレッシュレートが変動する。図１０に示される例では、リフレッシュレートが１４４Ｈｚから９０Ｈｚに変動している。このようなＶＲＲモードにおいてもリフレッシュレートが低い場合に、フリッカが視認され得る。そこで、このようなフリッカを抑制するためにも、本実施の形態に係る表示装置１及びその制御方法を適用し得る。以下、本実施の形態に係る表示装置１をＶＲＲモードへの適用例について、比較例と比較しながら、図１１及び図１２を用いて説明する。

図１１に示されるように、本実施の形態では、ＶＲＲモードの各リフレッシュレートのフレーム期間は、第一サブフレーム期間と、１以上の第二サブフレーム期間とを有する。図１１に示される例では、１．３９ｍｓ（７２０Ｈｚ対応）の第一サブフレーム期間及び第二サブフレーム期間を有する。

比較例の表示装置においても、同様に、各フレーム期間が第一サブフレーム期間と１以上の第二サブフレーム期間とを有するが、上述したとおり、比較例の表示装置においては、ブートストラップ動作に起因して、映像信号が低階調の場合には、第一サブフレーム期間における発光期間が、第二サブフレーム期間における発光期間より短くなる。このため、フリッカを抑制できない。

一方、本実施の形態に係る表示装置１においては、上述したとおり、第一サブフレーム期間における発光期間と、第二サブフレーム期間における発光期間との長さの差を低減できるため、フリッカを抑制できる。

また、図１２に示されるように、１フレーム周期あたりの、発光期間の短い第一サブフレーム期間の割合が、リフレッシュレートに応じて変化するため、同じ映像信号であっても、リフレッシュレートに応じて、輝度が変動してしまう。つまり、リフレッシュレートに応じてガンマずれが発生する。このようなガンマずれについて、図１３及び図１４を用いて説明する。図１３は、比較例の表示装置における映像信号と輝度との関係を示すグラフである。図１３には、リフレッシュレートが１４４Ｈｚの場合（実線）と、４８Ｈｚの場合（破線）のグラフが示されている。図１４は、本実施の形態に係る表示装置１、及び比較例の表示装置における輝度と、輝度変動率との関係を示すグラフである。図１４には、輝度変動率として、リフレッシュレートが１４４Ｈｚの場合と４８Ｈｚの場合との輝度の変動率が示されている。また、図１４には、本実施の形態に係る表示装置の関係が実線で、比較例の表示装置の関係が破線で、それぞれ示されている。

図１３に示されるように、比較例の表示装置においては、映像信号が低階調である領域において、リフレッシュレートが１４４Ｈｚの場合の輝度が、４８Ｈｚの場合の輝度より低くなる。つまり、図１４に破線で示されるように、比較例の表示装置では、輝度が低い場合に、リフレッシュレートに応じた輝度変動が大きくなる。一方、本実施の形態に係る表示装置１によれば、図１４に実線で示されるように、リフレッシュレートが変化しても、輝度変動（ガンマずれ）が発生しない。

以上のように、本実施の形態に係る表示装置１及びその制御方法は、ＶＲＲモードにおいても適用でき、フリッカ抑制効果、及びガンマずれ抑制効果を得ることができる。

（実施の形態２）
実施の形態２に係る表示装置、及びその制御方法について説明する。本実施の形態に係る表示装置は、主に、第一初期化電圧と、第二初期化電圧とが異なる点において、実施の形態１に係る表示装置と相違する。以下、本実施の形態に係る表示装置、及びその制御方法について実施の形態１との相違点を中心に説明する。

［２－１．画素回路の構成］
本実施の形態に係る表示装置の画素回路の構成について、図１５を用いて説明する。図１５は、本実施の形態に係る画素回路１３０の構成を模式的に示す回路図である。本実施の形態に係る表示装置は、図１５に示されるような画素回路１３０を備える。

画素回路１３０は、実施の形態１に係る画素回路３０に加えて、スイッチトランジスタ１３７をさらに有する。

スイッチトランジスタ１３７は、ゲートが走査線４０に接続され、ソース及びドレインの一方が、駆動トランジスタ３３のソース、及び画素容量３８の他方の電極に接続され、ソース及びドレインの他方が、第二初期化電圧Ｖｉｎｉ２を供給する第二初期化電源に接続されている。第二初期化電圧Ｖｉｎｉ２として、例えば、カソード電圧Ｖｃａｔ、又は参照電圧Ｖｒｅｆを用いてもよいし、別途追加された電源から供給される電圧を用いてもよい。

本実施の形態に係るゲート駆動回路１４は、実施の形態１と同様に、画素回路１３０が有する各トランジスタのオン及びオフを制御するゲート制御信号として、制御信号ＷＳ、制御信号ＲＥＦ、制御信号ＩＮＩ、及び制御信号ＥＮＢを、画素回路１３０が有する各トランジスタのゲートに出力する。本実施の形態では、ゲート駆動回路１４は、さらに、制御信号ＩＮＩ２をスイッチトランジスタ１３７のゲートに出力する。

［２－２．制御方法］
本実施の形態に係る表示装置の制御方法について、図１６を用いて説明する。図１６は、映像信号が低階調である場合の本実施の形態に係る表示装置が備える画素回路１３０の詳細な動作を説明する図である。

図１６に示されるように、時刻ｔ１４から時刻ｔ１５まで、及び時刻ｔ１８から時刻ｔ１９までの各期間において、制御信号ＩＮＩをＬｏｗレベルに維持し、制御信号ＩＮＩ２をＨｉｇｈレベルに維持する点において、実施の形態１に係る表示装置１の制御方法と相違する。これにより、時刻ｔ１４から時刻ｔ１５まで、及び時刻ｔ１８から時刻ｔ１９までの各期間においては、駆動トランジスタ３３のソースに、第二初期化電圧Ｖｉｎｉ２を印加する。

図１６に示される例では、第二初期化電圧Ｖｉｎｉ２は、初期化電圧Ｖｉｎｉより高い。このため、ブートストラップ動作によって、ソース電圧Ｖｓが発光閾値電圧Ｖｔｅｌまで上昇するために要する時間を実施の形態１より短縮できる。つまり、各サブフレーム期間における発光期間を長くすることができる。これにより、低階調領域における階調特性（ガンマカーブ）の傾きを緩やかにすることができる。これに伴い、画素回路１３０へ供給する階調に対応する信号を生成する信号生成回路の制御精度を低減することが可能となるため、信号生成回路のコストを低減できる。

（実施の形態３）
実施の形態３に係る表示装置、及びその制御方法について説明する。本実施の形態に係る表示装置は、画素回路が有するスイッチトランジスタの構成において実施の形態１に係る表示装置と相違する。以下、本実施の形態に係る表示装置、及びその制御方法について実施の形態１との相違点を中心に説明する。

［３－１．画素回路の構成］
本実施の形態に係る表示装置の画素回路の構成について、図１７を用いて説明する。図１７は、本実施の形態に係る画素回路２３０の構成を模式的に示す回路図である。本実施の形態に係る表示装置は、図１７に示されるような画素回路２３０を備える。

画素回路２３０は、スイッチトランジスタ２３４の構成において、実施の形態１に係る画素回路３０と相違する。

本実施の形態に係るスイッチトランジスタ２３４は、ｐ型（ｐチャネル型）トランジスタである点において、実施の形態１に係るスイッチトランジスタ３４と相違する。スイッチトランジスタ２３４は、ゲートが走査線４０に接続され、ソース及びドレインの一方が駆動電圧Ｖｃｃを供給する駆動電源に接続され、ソース及びドレインの他方が駆動トランジスタ３３のドレインに接続されている。スイッチトランジスタ２３４は、走査線４０から供給される制御信号ＥＮＢに応じてオン状態又はオフ状態となる。

［３－２．制御方法］
本実施の形態に係る表示装置の制御方法について説明する。本実施の形態に係る表示装置の制御方法は、制御信号ＥＮＢＨｉｇｈレベルと、Ｌｏｗレベルとを、実施の形態１に係る制御信号ＥＮＢに対して反転させる点において、実施の形態１に係る表示装置１の制御方法と異なり、他の点において一致する。これにより、実施の形態１に係る表示装置１の制御方法と同様に表示装置を制御できる。

本実施の形態に係る表示装置の制御方法においても、実施の形態１に係る表示装置１の制御方法と同様の効果が得られる。また、本実施の形態では、スイッチトランジスタ２３４として、ｐ型トランジスタを用いることで、制御信号ＥＮＢの振幅を低減できる。これにより、制御信号ＥＮＢを生成する電源の構成を簡素化でき、かつ電源のコストを低減できる。また、スイッチトランジスタ２３４のゲートに印加される電圧を低減できるため、スイッチトランジスタ２３４の信頼性（言い換えると、耐久性）を高めることができる。

（実施の形態４）
実施の形態４に係る表示装置、及びその制御方法について説明する。本実施の形態に係る表示装置は、主に画素回路がスイッチトランジスタ３４を有さない点において実施の形態１に係る表示装置と相違する。以下、本実施の形態に係る表示装置、及びその制御方法について実施の形態１との相違点を中心に説明する。

［４－１．画素回路の構成］
本実施の形態に係る表示装置の画素回路の構成について、図１８を用いて説明する。図１８は、本実施の形態に係る画素回路３３０の構成を模式的に示す回路図である。本実施の形態に係る表示装置は、図１８に示されるような画素回路３３０を備える。

画素回路３３０は、スイッチトランジスタ３４を有さない点において、実施の形態１に係る画素回路３０と相違し、その他の点において一致する。つまり、駆動トランジスタ３３のドレインは、駆動電圧Ｖｃｃを供給する駆動電源に直接接続されている。

［４－２．制御方法］
本実施の形態に係る表示装置の制御方法について、図１９を用いて説明する。図１９は、映像信号が低階調である場合の本実施の形態に係る表示装置が備える画素回路３３０の詳細な動作を説明する図である。

図１９に示されるように、本実施の形態では、時刻ｔ１７までは、制御信号ＥＮＢを用いない点を除いて、実施の形態１と同様の制御を行う。

時刻ｔ１７から時刻ｔ１９まで、本実施の形態では、制御信号ＩＮＩがＨｉｇｈレベルに維持される。これにより、駆動トランジスタ３３のソース電圧Ｖｓが発光閾値電圧未満の初期化電圧Ｖｉｎｉに維持されるため、発光素子３２は消光状態に維持される（消光ステップ）。また、時刻ｔ１７から時刻ｔ１９までの期間は、駆動トランジスタ３３のソースに第二初期化電圧として初期化電圧Ｖｉｎｉを印加する第二初期化ステップでもある。

本実施の形態における時刻ｔ１９以降における制御は、実施の形態１と同様である。

本実施の形態においては、実施の形態１と同様の効果を得ることができる。また、本実施の形態では、スイッチトランジスタ３４を備えないため、画素回路３３０の構成を簡素化できる。これにより、画素回路３３０における素子密度を減少できるため、歩留まりを改善でき、かつ、低コスト化が可能となる。

また、本実施の形態では、制御信号ＩＮＩが不要であるため、ゲート駆動回路１４の構成を簡素化することができる。

（実施の形態５）
実施の形態５に係る表示装置、及びその制御方法について説明する。本実施の形態に係る表示装置は、主に画素回路がスイッチトランジスタ３６を有さない点において実施の形態４に係る表示装置と相違する。以下、本実施の形態に係る表示装置、及びその制御方法について実施の形態４との相違点を中心に説明する。

［５－１．画素回路の構成］
本実施の形態に係る表示装置の画素回路の構成について、図２０を用いて説明する。図２０は、本実施の形態に係る画素回路４３０の構成を模式的に示す回路図である。本実施の形態に係る表示装置は、図２０に示されるような画素回路４３０を備える。

画素回路４３０は、スイッチトランジスタ３６を有さない点において、実施の形態４に係る画素回路３３０と相違する。このような画素回路４３０における動作を可能とするために、選択トランジスタ３５に接続される信号線４２には、映像信号の信号電圧及び参照電圧Ｖｒｅｆがそれぞれ所定のタイミングで印加される。具体的には、第一初期化期間においては、信号線４２に参照電圧Ｖｒｅｆが印加され、信号書込期間には、映像信号の信号電圧が印加される。

［５－２．制御方法］
本実施の形態に係る表示装置の制御方法について、図２１を用いて説明する。図２１は、映像信号が低階調である場合の本実施の形態に係る表示装置が備える画素回路４３０の詳細な動作を説明する図である。

図２１に示されるように、本実施の形態では、時刻ｔ１１において、制御信号ＩＮＩ、及び制御信号ＷＳをＨｉｇｈレベルに切り替える。このとき、信号線４２には、参照電圧Ｖｒｅｆが印加されている。これにより、本実施の形態に係る画素回路４３０の状態は、実施の形態４に係る時刻ｔ１１における画素回路３３０の状態と同様となる。

続いて、時刻ｔ１２において、制御信号ＩＮＩをＬｏｗレベルに切り換える。

続いて、時刻ｔ１２と時刻ｔ１３との間の時刻ｔ３０において、制御信号ＷＳをＬｏｗレベルに切り換える。

続いて、時刻ｔ１３において、制御信号ＷＳをＨｉｇｈレベルに切り換える。このとき、信号線４２には、映像信号の信号電圧が印加されている。これにより、信号書込を行うことができる。

本実施の形態における時刻ｔ１４以降における制御は、実施の形態４と同様である。

本実施の形態においては、実施の形態１と同様の効果を得ることができる。また、本実施の形態では、スイッチトランジスタ３６を備えないため、画素回路４３０の構成をより一層簡素化できる。これにより、画素回路４３０の回路の素子密度を減少できるため、歩留まりを改善でき、かつ、低コスト化が可能となる。

また、本実施の形態では、制御信号ＲＥＦが不要であるため、ゲート駆動回路１４の構成を簡素化することができる。

（実施の形態６）
実施の形態６に係る表示装置、及びその制御方法について説明する。本実施の形態に係る表示装置は、主に画素回路がスイッチトランジスタ３７を有さない点において実施の形態５に係る表示装置と相違する。以下、本実施の形態に係る表示装置、及びその制御方法について実施の形態５との相違点を中心に説明する。

［６－１．画素回路の構成］
本実施の形態に係る表示装置の画素回路の構成について、図２２を用いて説明する。図２２は、本実施の形態に係る画素回路５３０の構成を模式的に示す回路図である。本実施の形態に係る表示装置は、図２２に示されるような画素回路５３０を備える。

画素回路５３０は、スイッチトランジスタ３７を有さない点において、実施の形態５に係る画素回路４３０と相違する。このような画素回路５３０における動作を可能とするために、駆動電源ＤＳからは、駆動電圧Ｖｃｃ又は初期化電圧Ｖｉｎｉが駆動トランジスタ３３のドレインに供給される。

［６－２．制御方法］
本実施の形態に係る表示装置の制御方法について、図２３を用いて説明する。図２３は、映像信号が低階調である場合の本実施の形態に係る表示装置が備える画素回路５３０の詳細な動作を説明する図である。

図２３に示されるように、本実施の形態では、時刻ｔ１１において、制御信号ＷＳをＨｉｇｈレベルに切り替える。また、駆動電源ＤＳからは、初期化電圧Ｖｉｎｉを出力する。このとき、信号線４２には、参照電圧Ｖｒｅｆが印加されている。

続いて、時刻ｔ１２において、駆動電源ＤＳの出力電圧を駆動電圧Ｖｃｃに切り換える。

続いて、時刻ｔ１２と時刻ｔ１３との間の時刻ｔ３０において、制御信号ＷＳをＬｏｗレベルに切り換える。

続いて、時刻ｔ１３において、制御信号ＷＳをＨｉｇｈレベルに切り換える。このとき、信号線４２には、映像信号の信号電圧が印加されている。これにより、信号書込を行うことができる。

続いて、時刻ｔ１４において、駆動電源ＤＳの出力電圧を初期化電圧Ｖｉｎｉに切り換える。これにより、駆動トランジスタ３３を介して、駆動トランジスタ３３のソースに初期化電圧Ｖｉｎｉを印加できる（第三初期化ステップ）。

続いて、時刻ｔ１５において、駆動電源ＤＳの出力電圧を駆動電圧Ｖｃｃに切り換える。これにより、駆動トランジスタ３３を介して発光素子３２に電流を供給できる。

続いて、時刻ｔ１６において、発光素子３２の発光が開始される（第一発光ステップ）。

続いて、時刻ｔ１７において、駆動電源ＤＳの出力電圧を初期化電圧Ｖｉｎｉに切り換える。これにより、駆動トランジスタ３３を介して、駆動トランジスタ３３のソースに初期化電圧Ｖｉｎｉを印加できる（第二初期化ステップ）。これに伴い、発光素子３２が消光される（消光ステップ）。

続いて、時刻ｔ１９において、駆動電源ＤＳの出力電圧を駆動電圧Ｖｃｃに切り換える。これにより、駆動トランジスタ３３を介して発光素子３２に電流を供給できる。

続いて、時刻ｔ２０において、発光素子３２の発光が開始される（第二発光ステップ）。

本実施の形態においては、実施の形態５と同様の効果を得ることができる。また、本実施の形態では、スイッチトランジスタ３７を備えないため、画素回路５３０の構成をより一層簡素化できる。これにより、画素回路５３０の回路の素子密度を減少できるため、歩留まりを改善でき、かつ、低コスト化が可能となる。

また、本実施の形態では、制御信号ＩＮＩが不要であるため、ゲート駆動回路１４の構成を簡素化することができる。

（実施の形態７）
実施の形態７に係る表示装置、及びその制御方法について説明する。本実施の形態に係る表示装置は、主に駆動電源ＤＳの構成において実施の形態６に係る表示装置と相違する。以下、本実施の形態に係る表示装置、及びその制御方法について実施の形態６との相違点を中心に説明する。

［７－１．画素回路の構成］
本実施の形態に係る表示装置の画素回路の構成について、図２４を用いて説明する。図２４は、本実施の形態に係る画素回路６３０の構成を模式的に示す回路図である。本実施の形態に係る表示装置は、図２４に示されるような画素回路６３０を備える。

画素回路６３０は、駆動電源ＤＳの構成において、実施の形態６に係る画素回路５３０と相違する。本実施の形態では、駆動電源ＤＳからは、駆動電圧Ｖｃｃ、初期化電圧Ｖｉｎｉ、又は第二初期化電圧Ｖｉｎｉ２が駆動トランジスタ３３のドレインに供給される。

［７－２．制御方法］
本実施の形態に係る表示装置の制御方法について、図２５を用いて説明する。図２５は、映像信号が低階調である場合の本実施の形態に係る表示装置が備える画素回路６３０の詳細な動作を説明する図である。

図２５に示されるように、本実施の形態では、時刻ｔ１１から時刻ｔ１２までの第一初期化期間においては、駆動電源ＤＳから初期化電圧Ｖｉｎｉを出力する。

また、時刻ｔ１４から時刻ｔ１５までの第三初期化期間、及び時刻ｔ１７から時刻ｔ１９までの第二初期化期間においては、駆動電源ＤＳから初期化電圧Ｖｉｎｉより高い第二初期化電圧Ｖｉｎｉ２を出力する。

本実施の形態においては、実施の形態６と同様の効果を得ることができる。また、本実施の形態では、第二初期化期間、及び第三初期化期間において、初期化電圧Ｖｉｎｉより高い第二初期化電圧Ｖｉｎｉ２を駆動トランジスタ３３のソースに印加するため、実施の形態２に係る表示装置の制御方法と同様の効果も得られる。

（実施の形態８）
実施の形態８に係る表示装置、及びその制御方法について説明する。本実施の形態に係る表示装置は、主にスイッチトランジスタ３７が画素回路の外部に配置される点において実施の形態３に係る表示装置と相違する。以下、本実施の形態に係る表示装置、及びその制御方法について実施の形態３との相違点を中心に説明する。

［８－１．画素回路の構成］
本実施の形態に係る表示装置の画素回路の構成について、図２６を用いて説明する。図２６は、本実施の形態に係る画素回路７３０の構成を模式的に示す回路図である。本実施の形態に係る表示装置は、図２６に示されるような画素回路７３０を備える。

画素回路７３０は、スイッチトランジスタ３７の配置において、実施の形態３に係る画素回路２３０と相違する。本実施の形態では、スイッチトランジスタ３７は、画素回路７３０の外部に配置される。より具体的には、スイッチトランジスタ３７は、表示部１２の外部の周辺回路に配置される。ゲート駆動回路１４は、周辺回路に配置されたスイッチトランジスタ３７のゲートへ制御信号ＩＮＩを出力する。

［８－２．制御方法］
本実施の形態に係る表示装置の制御方法は、実施の形態３に係る表示装置の制御方法と同様である。本実施の形態に係る表示装置の制御方法においても、実施の形態３に係る表示装置の制御方法と同様の効果を得られる。

さらに、本実施の形態では、画素回路７３０の外部にスイッチトランジスタ３７を配置することで、画素回路７３０における素子密度を減少できるため、歩留まりを改善でき、かつ、低コスト化が可能となる。

（その他の実施の形態）
以上、本開示に係る表示装置、及びその制御方法について、各実施の形態に基づいて説明したが、本開示に係る表示装置、及びその制御方法などは、上記各実施の形態に限定されるものではない。実施の形態に対して本開示の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例も本開示に含まれる。

例えば、上記各実施の形態に係る表示装置の制御方法は、書込ステップの後に実行される期間直後に第三初期化ステップを含むが、第三初期化ステップは必須の構成要件ではない。第三初期化ステップを含まない場合にも、フリッカの抑制効果を得ることができる。

また、上記各実施の形態に係る表示装置の制御方法において、第二初期化電圧は、書込ステップ直後の駆動トランジスタ３３のソースの電圧の最小値以上、最大値以下であってもよい。このように第二初期化電圧を設定する構成は、表示装置の制御方法が第三初期化ステップを含まない場合に特に有効である。すなわち、第二初期化電圧をこのように設定することで、第一サブフレーム期間における書込みステップ直後の駆動トランジスタ３３のソース電圧Ｖｓと、第二サブフレーム期間における第二初期化ステップ直後の駆動トランジスタ３３のソース電圧Ｖｓとの差を低減できる。したがって、第一サブフレーム期間と、第二サブフレーム期間との発光期間の長さの差を低減できるため、フリッカをより一層抑制できる。

また、第二初期化電圧は、書込ステップ直後の駆動トランジスタ３３のソースの電圧の平均値であってもよい。これにより、第一サブフレーム期間における書込みステップ直後の駆動トランジスタ３３のソース電圧Ｖｓと、第二サブフレーム期間における第二初期化ステップ直後の駆動トランジスタ３３のソース電圧Ｖｓとの差をより一層低減できる。

本開示は、特に、低いリフレッシュレートで駆動し得るテレビシステム、ゲーム機及びパーソナルコンピュータのディスプレイ等の技術分野に有用である。

１ 表示装置
１０ 表示パネル
１２ 表示部
１４ ゲート駆動回路
１６ ソース駆動回路
２０ 制御装置
３０、１３０、２３０、３３０、４３０、５３０、６３０、７３０ 画素回路
３２ 発光素子
３３ 駆動トランジスタ
３４、３６、３７、１３７、２３４ スイッチトランジスタ
３５ 選択トランジスタ
３８ 画素容量
３９ ＥＬ容量
４０ 走査線
４２ 信号線

Claims (11)

1. 表示装置の制御方法であって、
   前記表示装置は、複数の画素回路を備え、
   前記複数の画素回路の各々は、発光素子と、駆動トランジスタと、画素容量とを有し、
   前記駆動トランジスタは、ゲート、ソース、及びドレインを有し、
   前記発光素子は、前記ソースに接続され、
   前記画素容量の一端、及び他端は、それぞれ、前記ゲート、及び前記ソースに接続され、
   前記表示装置において同一の画像が表示され続けるフレーム期間は、第一サブフレーム期間と、前記第一サブフレーム期間に続く１以上の第二サブフレーム期間とを有し、
   前記表示装置の制御方法は、
   前記第一サブフレーム期間において、
   前記ソースに所定の第一初期化電圧を印加する第一初期化ステップと、
   前記第一初期化ステップの後に、前記画像に対応する信号を画素容量に印加する書込ステップと、
   前記書込ステップの後に、前記発光素子を発光させる第一発光ステップとを含み、
   前記１以上の第二サブフレーム期間の各々において、
   前記発光素子を消光状態に維持する消光ステップと、
   前記消光ステップにおいて、前記ソースに所定の第二初期化電圧を印加する第二初期化ステップと、
   前記消光ステップの後に、発光素子を発光させる第二発光ステップとを含む
   表示装置の制御方法。
2. 前記第一サブフレーム期間において、
   前記書込ステップの後であって、前記第一発光ステップの前に、前記ソースに前記第二初期化電圧を印加する第三初期化ステップをさらに含む
   請求項１に記載の表示装置の制御方法。
3. 前記１以上の第二サブフレーム期間の各々において、
   前記第二初期化ステップは、前記消光ステップの最後に実行される
   請求項１又は２に記載の表示装置の制御方法。
4. 前記第二初期化電圧は、前記第一初期化電圧より高い
   請求項１又は２に記載の表示装置の制御方法。
5. 前記第二初期化電圧は、前記書込ステップ直後の前記ソースの電圧の最小値以上、最大値以下である
   請求項１又は２に記載の表示装置の制御方法。
6. 前記第二初期化電圧は、前記書込ステップ直後の前記ソースの電圧の平均値である
   請求項５に記載の表示装置の制御方法。
7. 前記第一サブフレーム期間は、前記１以上の第二サブフレーム期間の各々と同じ長さである
   請求項１又は２に記載の表示装置の制御方法。
8. 前記複数の画素回路の各々は、前記ドレインに接続されるスイッチトランジスタをさらに備える
   請求項１又は２に記載の表示装置の制御方法。
9. 前記スイッチトランジスタは、ｐ型トランジスタである
   請求項８に記載の表示装置の制御方法。
10. 表示装置であって、
    前記表示装置は、
    複数の画素回路と、
    前記複数の画素回路を制御する制御装置とを備え、
    前記複数の画素回路の各々は、発光素子と、駆動トランジスタと、画素容量とを有し、
    前記駆動トランジスタは、ゲート、ソース、及びドレインを有し、
    前記発光素子は、前記ソースに接続され、
    前記画素容量の一端、及び他端は、それぞれ、前記ゲート、及び前記ソースに接続され、
    前記表示装置において同一の画像が表示され続けるフレーム期間は、第一サブフレーム期間と、前記第一サブフレーム期間に続く１以上の第二サブフレーム期間とを有し、
    前記制御装置は、
    前記第一サブフレーム期間において、
    前記ソースに所定の第一初期化電圧を印加し、
    前記第一初期化電圧を印加した後に、前記画像に対応する信号を前記画素容量に印加することで、前記発光素子を発光させ、
    前記１以上の第二サブフレーム期間の各々において、
    前記発光素子を消光状態に維持し、
    前記発光素子が消光状態であるときに前記ソースに所定の第二初期化電圧を印加し、
    前記発光素子を消光状態から発光状態に切り替える
    表示装置。
11. 前記制御装置は、
    前記第一サブフレーム期間において、
    前記画像に対応する信号を前記画素容量に印加した後であって、前記発光素子が発光する前に、前記ソースに前記第二初期化電圧を印加する
    請求項１０に記載の表示装置。

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