WO2021214855A1 - 表示装置およびその駆動方法 - Google Patents

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WO2021214855A1
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山本　圭一
諒 米林
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シャープ株式会社
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    • G09G2330/021—Power management, e.g. power saving

Definitions

  • the following disclosure relates to a display device and its driving method, and particularly to a driving method of a display device that employs pause drive.
  • organic EL display device including a pixel circuit including an organic EL element
  • the organic EL element is also called an OLED (Organic Light-Emitting Diode), and is a self-luminous display element that emits light with a brightness corresponding to the current flowing through the organic EL element. Since the organic EL element is a self-luminous display element in this way, the organic EL display device is easily thinner, consumes less power, and has higher brightness than a liquid crystal display device that requires a backlight and a color filter. It can be changed.
  • OLED Organic Light-Emitting Diode
  • a thin film transistor (TFT) is typically adopted as a drive transistor for controlling the supply of current to the organic EL element.
  • TFT thin film transistor
  • the characteristics of thin film transistors are likely to vary. Specifically, the threshold voltage tends to vary. If the threshold voltage of the drive transistor provided in the display unit varies, the brightness of the drive transistor varies, and the display quality deteriorates. Therefore, conventionally, various processes (compensation process) for compensating for variations in the threshold voltage have been proposed.
  • Compensation processing methods include an internal compensation method in which compensation processing is performed by providing a capacitor for holding information on the threshold voltage of the drive transistor in the pixel circuit, and for example, the magnitude of the current flowing through the drive transistor under predetermined conditions.
  • a pixel circuit 90 including the pixel circuit 90 is known.
  • a high-level power supply voltage EL VDD and a low-level power supply voltage ELVSS are given to the pixel circuit 90 as power supply voltages for operation (for driving the organic EL element 91).
  • the difference between the high level power supply voltage EL VDD and the low level power supply voltage ELVSS is referred to as "EL power supply voltage”.
  • the initialization voltage Vini is applied to the anode terminal of the organic EL element 91 via the thin film transistor T97.
  • the voltage value of the initialization voltage Vini and the voltage value of the low level power supply voltage ELVSS are equal to each other. That is, the anode voltage of the organic EL element 91 is initialized based on the low level power supply voltage ELVSS.
  • the nodes designated by the reference numerals N1, N2, and N3 in FIG. 17 are referred to as "first node”, “second node”, and “third node”, respectively (the same applies to FIG. 4).
  • the third node N3 is directly connected to the anode terminal of the organic EL element 91.
  • FIG. 18 shows the waveform of the light emission control signal EM (n) given to the pixel circuit (pixel circuit of the nth row) 90 when black display is performed and the waveform of the voltage V (N3) of the third node N3.
  • EM light emission control signal
  • the voltage of the second node N2 is initialized (the gate voltage of the thin film transistor T94 as a drive transistor is initialized), and the voltage V (N3) of the third node N3 is initialized (the anode of the organic EL element 91). Initialization of voltage) and writing of the data voltage to the holding capacitor C9 are performed. As can be seen from FIG. 18, during the extinguishing period 901, the voltage V (N3) of the third node N3 drops to a voltage equal to the initialization voltage Vini (low level power supply voltage ELVSS).
  • the voltage V (N3) of the third node N3 decreases during the period in which the thin film T97 is turned on in order to initialize the voltage V (N3) of the third node N3 during the extinguishing period 901.
  • the waveform is shown in FIG. 18 so that the voltage V (N3) of the third node N3 decreases throughout the extinguishing period 901 (the same applies to FIGS. 12, 16, 19, 20, and 22). ..
  • the thin film transistor T96 is turned on, and a current corresponding to the target display gradation flows between the first conduction terminal and the second conduction terminal of the thin film transistor T94.
  • the current flowing between the first conductive terminal and the second conductive terminal of the thin film transistor T94 is 0 when the black display is performed, but in reality, the first conductive terminal and the second conductive terminal of the thin film transistor T94 are displayed. Leakage current flows between them. Therefore, as shown in FIG. 18, the voltage V (N3) of the third node N3 gradually increases during the light emission period 902. If the voltage V (N3) of the third node N3 becomes higher than the emission threshold voltage Ve of the organic EL element 91, the organic EL element 91 emits light even though the black display should be performed. A phenomenon called occurs.
  • the voltage V (N3) of the third node N3 does not become higher than the emission threshold voltage Ve of the organic EL element 91 (in other words, it is shown in the portion marked with reference numeral 93 in FIG. 18). As described above, the voltage V (N3) of the third node N3 becomes equal to or less than the emission threshold voltage Ve of the organic EL element 91 at the end of the light emission period 902), and the voltage value of the low level power supply voltage ELVSS is set.
  • the voltage V (N3) of the third node N3 becomes higher than the light emission threshold voltage Ve of the organic EL element 91 during the light emission period 902. Therefore, when the 120 Hz drive is adopted, the voltage value of the low level power supply voltage ELVSS is set to a lower value than when the 60 Hz drive is adopted. For example, it is assumed that the low level power supply voltage ELVSS is set to a voltage corresponding to the line marked with reference numeral 97 in FIG. 20 when 60 Hz drive is adopted. At this time, the low level power supply voltage ELVSS when 120 Hz drive is adopted is set to a voltage corresponding to, for example, the line marked with reference numeral 98 in FIG.
  • the voltage V (N3) of the third node N3 at the end of the light emission period 902 is shown as shown by the portion marked with reference numeral 96 in FIG. ) Is equal to or less than the emission threshold voltage Ve of the organic EL element 91.
  • pause drive in which a pause period for stopping the writing operation of the data voltage to the pixel circuit is provided is known.
  • the data voltage is written only in one frame period of the continuous plurality of frame periods, and the data voltage is not written in the remaining period. For example, the data voltage is written only in one frame period out of four consecutive frame periods.
  • pause drive switching between normal drive (drive that writes data voltage to the pixel circuit every frame period) and pause drive is performed. For example, when the display screen does not change over a predetermined period, the normal drive is switched to the normal drive, and when the user performs some operation or data is sent from the outside, the normal drive is changed to the normal drive. Is switched to. Therefore, for example, as shown in FIG. 21, the normal drive period in which the normal drive is performed and the pause drive period in which the pause drive is performed appear alternately.
  • the period during which the data voltage is written to each pixel circuit regardless of whether it is the normal drive period or the pause drive period is referred to as a "data write period", and is included in the pause drive period.
  • the period during which the data voltage is not written to each pixel circuit is called the "pause period”.
  • the pause drive period is divided into periods corresponding to the length of one frame period during normal drive, the period during which the data voltage is written is called a "refresh frame", and the data voltage is written.
  • the period of time is called a "pause frame”.
  • the organic EL display device adopts pause drive and the voltage value of the low level power supply voltage ELVSS is set to the same value as the example shown in FIG. 20, the light emission period is shown in the portion marked with reference numeral 99 in FIG. During 902, the voltage V (N3) of the third node N3 may become higher than the emission threshold voltage Ve of the organic EL element 91. Therefore, when the pause drive is adopted, the voltage value of the low level power supply voltage ELVSS is set to a lower value than when the pause drive is not adopted.
  • a reference numeral TW is attached to the data writing period
  • a reference numeral TP is attached to the pause period
  • a reference numeral RF is attached to the refresh frame
  • a reference numeral PF is attached to the pause frame.
  • Japanese Patent Application Laid-Open No. 2012-58443 describes that the power supply voltage applied to the power supply line is made different in two modes (high voltage output mode and low voltage output mode).
  • the frame frequency is set to 1/10 of that in the high voltage output mode.
  • the field effect transistor is driven in the saturated region, and in the low voltage output mode, the field effect transistor is driven in the non-saturated region.
  • the operation of the drive circuit such as the gate driver and the source driver is stopped throughout the hibernation period. Therefore, the power consumption caused by the operation of the drive circuit is reduced.
  • the electric power directly related to the light emission of the organic EL element 91 (hereinafter, referred to as "EL electric power" for convenience) is hardly reduced even if the pause drive is adopted.
  • the EL power accounts for most of the power consumed by the entire device. Therefore, it is considered that reducing the EL power leads to an effective reduction in the power consumption of the entire device.
  • the EL power supply voltage smaller than the normal drive period during the pause drive period. More specifically, it is considered to set the voltage value of the low level power supply voltage ELVSS during the pause drive period to a value higher than the voltage value of the low level power supply voltage ELVSS during the normal drive period.
  • the voltage V (N3) of the third node N3 does not sufficiently decrease during the extinguishing period 901 as described above in the pixel in which the black display is performed. As a result, black floating occurs.
  • the following disclosure aims to realize a display device capable of reducing power consumption more than before while preventing the occurrence of black floating.
  • the driving method (of the display device) includes a plurality of data signal lines for transmitting a data voltage, a plurality of scanning signal lines intersecting the plurality of data signal lines, and the plurality of scanning signal lines. It is a driving method of a display device including a plurality of light emission control lines intersecting data signal lines and a plurality of pixel circuits including a display element driven by a current and given a high level power supply voltage and a low level power supply voltage. hand, Each pixel circuit The display element having the first terminal and the second terminal to which the low level power supply voltage is applied.
  • a drive transistor having a control terminal, a first conduction terminal, and a second conduction terminal and provided in series with the display element, A capacitor whose one end is connected to the control terminal of the drive transistor, A control terminal connected to one of the plurality of light emission control lines, a first conductive terminal connected to the second conductive terminal of the drive transistor, and a second conductive terminal connected to the first terminal of the display element.
  • a light emission control transistor having A first initialization having a control terminal connected to one of the plurality of scanning signal lines, a first conduction terminal connected to the control terminal of the drive transistor, and a second conduction terminal to which an initialization voltage is applied.
  • the driving method is Normal drive for driving the plurality of data signal lines, the plurality of scanning signal lines, and the plurality of light emission control lines so that the data voltage is written to the capacitor included in each pixel circuit every one frame period. Steps and The data writing period in which the data voltage is written to the capacitor included in each pixel circuit and the pause period in which the data voltage is not written to the capacitor included in each pixel circuit appear alternately.
  • a pause drive step for driving the plurality of data signal lines, the plurality of scanning signal lines, and the plurality of emission control lines A low-level power supply voltage rise step that raises the voltage value of the low-level power supply voltage when switching from the normal drive period in which the normal drive step is performed to the pause drive period in which the pause drive step is performed.
  • the low-level power supply voltage lowering step of lowering the voltage value of the low-level power supply voltage when switching from the pause drive period to the normal drive period is included.
  • the display device is a display device including a display element driven by a current and having a plurality of pixel circuits to which a high level power supply voltage and a low level power supply voltage are applied.
  • Multiple data signal lines that transmit data voltage, A plurality of scanning signal lines intersecting the plurality of data signal lines, A plurality of light emission control lines intersecting the plurality of data signal lines, A pixel drive unit that drives the plurality of data signal lines, the plurality of scanning signal lines, and the plurality of emission control lines. It is provided with a low-level power supply voltage output unit that outputs the low-level power supply voltage.
  • Each pixel circuit The display element having the first terminal and the second terminal to which the low level power supply voltage is applied.
  • a drive transistor having a control terminal, a first conduction terminal, and a second conduction terminal and provided in series with the display element, A capacitor whose one end is connected to the control terminal of the drive transistor, A control terminal connected to one of the plurality of light emission control lines, a first conductive terminal connected to the second conductive terminal of the drive transistor, and a second conductive terminal connected to the first terminal of the display element.
  • a light emission control transistor having A first initialization having a control terminal connected to one of the plurality of scanning signal lines, a first conduction terminal connected to the control terminal of the drive transistor, and a second conduction terminal to which an initialization voltage is applied.
  • the pixel drive unit During the normal drive period, the plurality of data signal lines, the plurality of scanning signal lines, and the plurality of light emission controls are performed so that the data voltage is written to the capacitor included in each pixel circuit for each frame period.
  • Drive the wire and The pause drive period includes a data write period in which the data voltage is written to the capacitor included in each pixel circuit and a pause period in which the data voltage is not written to the capacitor included in each pixel circuit.
  • the plurality of data signal lines, the plurality of scanning signal lines, and the plurality of emission control lines are driven so that The low-level power supply voltage output unit outputs the low-level power supply voltage having a voltage value higher than that of the normal drive period during the pause drive period.
  • the second initialization transistor is maintained in the ON state in order to initialize the voltage of the first terminal of the display element. 1 terminal initialization period is provided, The first terminal initialization period in the pause drive period is longer than the first terminal initialization period in the normal drive period.
  • the voltage value of the low level power supply voltage is set to a value higher than the normal drive period during the pause drive period.
  • the low level power supply voltage is applied to the second terminal of the display element (for example, the cathode terminal of the organic EL element).
  • the initialization period of the first terminal that applies the initialization voltage to the first terminal of the display element becomes longer than that during the normal drive. That is, the initialization period of the first terminal in the pause drive period becomes longer than before.
  • the first display element of the display element is set to the first terminal initialization period in the pixel in which the black display is performed.
  • the terminal voltage drops sufficiently. Therefore, in the pixel in which the black display is performed, the voltage of the first terminal of the display element is maintained below the light emission threshold voltage of the display element throughout the period in which the pause drive is performed. Therefore, black floating does not occur.
  • the EL power consumed is reduced. From the above, a display device capable of reducing power consumption as compared with the conventional case while preventing the occurrence of black floating is realized.
  • FIG. 5 is a signal waveform diagram for explaining how to set a voltage value of a low-level power supply voltage when 60 Hz drive is adopted with respect to a conventional example.
  • FIG. 5 is a signal waveform diagram for explaining how to set a voltage value of a low-level power supply voltage when 120 Hz drive is adopted with respect to a conventional example.
  • FIG. 5 is a signal waveform diagram for explaining how to set a voltage value of a low-level power supply voltage when 120 Hz drive is adopted with respect to a conventional example. It is a figure for demonstrating the rest drive with respect to a conventional example. It is a signal waveform diagram for demonstrating the method of setting the voltage value of the low level power supply voltage at the time of adopting a hibernation drive with respect to a conventional example.
  • i and j are integers of 2 or more
  • n is an integer of 1 or more and i or less
  • m is an integer of 1 or more and j or less.
  • FIG. 2 is a block diagram showing the overall configuration of the organic EL display device according to the present embodiment.
  • This organic EL display device is a display device that employs pause drive.
  • this organic EL display device includes a display control circuit 100, a display unit 200, a gate driver (scanning signal line drive circuit) 300, an emission driver (light emission control line drive circuit) 400, and a source driver (data signal). It is equipped with a line drive circuit) 500.
  • the gate driver 300, the emission driver 400, and the source driver 500 are included in the organic EL display panel 6 having the display unit 200.
  • the gate driver 300 and the emission driver 400 are monolithic.
  • the source driver 500 may or may not be monolithic.
  • the pixel drive unit is realized by the gate driver 300, the emission driver 400, and the source driver 500.
  • N-type transistors and P-type transistors are mixed in each pixel circuit 20 in the display unit 200.
  • the signal for controlling the N-type transistor is referred to as an "N-type control signal”
  • the signal for controlling the P-type transistor is referred to as a "P-type control signal”.
  • first scanning signal lines NS (1) to NS (i), i second scanning signal lines PS (1) to PS (i), and i light emitting control lines EM ( 1) to EM (i) and j data signal lines D (1) to D (j) are arranged.
  • the inside of the display unit 200 of FIG. 2 is not shown.
  • the first scanning signal lines NS (1) to NS (i) are signal lines for transmitting the first scanning signal which is the above-mentioned N-type control signal, and are the second scanning signal lines PS (1) to PS.
  • (I) is a signal line for transmitting the second scanning signal which is the P-type control signal described above. The configuration of the pixel circuit 20 will be described later.
  • the first scanning signal lines NS (1) to NS (i), the second scanning signal lines PS (1) to PS (i), and the emission control lines EM (1) to EM (i) are typically parallel to each other. It has become.
  • the first scanning signal lines NS (1) to NS (i) and the data signal lines D (1) to D (j) are orthogonal to each other.
  • the first scanning signals given to the first scanning signal lines NS (1) to NS (i) are also designated by the reference numerals NS (1) to NS (i), and the second scanning signal lines are added.
  • the second scanning signals given to the PS (1) to PS (i) are also assigned the reference numerals PS (1) to PS (i), and the light emission control lines EM (1) to EM (i) are given light emission, respectively.
  • the codes EM (1) to EM (i) are also attached to the control signals.
  • the display unit 200 corresponds to the intersection of i first scanning signal lines NS (1) to NS (i) and j data signal lines D (1) to D (j).
  • i ⁇ j pixel circuits 20 are provided. By providing the i ⁇ j pixel circuits 20 in this way, a pixel matrix of i rows ⁇ j columns is formed in the display unit 200.
  • the display unit 200 is provided with a power supply line (not shown) common to each pixel circuit 20. More specifically, the power supply line for supplying the low-level power supply voltage ELVSS for driving the organic EL element (hereinafter referred to as “low-level power supply line”) and the high-level power supply voltage EL VDD for driving the organic EL element.
  • a power supply line for supplying hereinafter, referred to as “high-level power supply line” and a power supply line for supplying the initialization voltage Vini (hereinafter, referred to as “initialization power supply line”) are arranged.
  • the display control circuit 100 receives the input image signal DIN and the timing signal group (horizontal synchronization signal, vertical synchronization signal, etc.) TG sent from the outside, and receives the digital video signal DV and the gate control signal that controls the operation of the gate driver 300.
  • the GCTL, the emission driver control signal EMCTL that controls the operation of the emission driver 400, and the source control signal SCTL that controls the operation of the source driver 500 are output.
  • the gate control signal GCTL includes a gate start pulse signal, a gate clock signal, and the like.
  • the emission driver control signal EMCTL includes an emission start pulse signal, an emission clock signal, and the like.
  • the source control signal SCTL includes a source start pulse signal, a source clock signal, a latch strobe signal, and the like.
  • the gate driver 300 is connected to the first scanning signal lines NS (1) to NS (i) and the second scanning signal lines PS (1) to PS (i).
  • the gate driver 300 applies the first scanning signal to the first scanning signal lines NS (1) to NS (i) based on the gate control signal GCTL output from the display control circuit 100, and the second scanning signal line PS.
  • the second scanning signal is applied to (1) to PS (i).
  • the high level potential applied to the first scanning signal lines NS (1) to NS (i) is equal to the high level potential applied to the second scanning signal lines PS (1) to PS (i), and the first scanning
  • the low-level potential applied to the signal lines NS (1) to NS (i) is equal to the low-level potential applied to the second scanning signal lines PS (1) to PS (i).
  • the emission driver 400 is connected to the light emission control lines EM (1) to EM (i).
  • the emission driver 400 applies a light emission control signal to the light emission control lines EM (1) to EM (i) based on the emission driver control signal EMCTL output from the display control circuit 100.
  • the source driver 500 includes a j-bit shift register, a sampling circuit, a latch circuit, and j D / A converters (not shown).
  • the shift register has j registers connected in cascade.
  • the shift register sequentially transfers the pulse of the source start pulse signal supplied to the register of the first stage from the input end to the output end based on the source clock signal.
  • sampling pulses are output from each stage of the shift register.
  • the sampling circuit stores the digital video signal DV.
  • the latch circuit captures and holds one line of digital video signal DV stored in the sampling circuit according to the latch strobe signal.
  • the D / A converter is provided so as to correspond to each data signal line D (1) to D (j).
  • the D / A converter converts the digital video signal DV held in the latch circuit into an analog voltage.
  • the converted analog voltage is simultaneously applied to all the data signal lines D (1) to D (j) as a data signal.
  • the data signal is applied to the data signal lines D (1) to D (j), the first scanning signal is applied to the first scanning signal lines NS (1) to NS (i), and the second scanning signal line is applied.
  • the second scanning signal is applied to the scanning signal lines PS (1) to PS (i), and the light emitting control signal is applied to the light emission control lines EM (1) to EM (i), so that the light emission control signal is based on the input image signal DIN.
  • the image is displayed on the display unit 200.
  • the power supply circuit 700 includes a high-level power supply voltage output unit 71 and a low-level power supply voltage output unit 72.
  • the high level power supply voltage output unit 71 outputs the high level power supply voltage EL VDD.
  • the low level power supply voltage output unit 72 outputs the low level power supply voltage ELVSS. At that time, the low-level power supply voltage output unit 72 changes the value of the low-level power supply voltage ELVSS based on the control signal S.
  • the low-level power supply voltage output unit 72 outputs a low-level power supply voltage ELVSS having a voltage value higher than that of the normal drive period during the pause drive period. For example, during the normal drive period, a voltage of -5.5 V is output from the low level power supply voltage output unit 72 as a low level power supply voltage ELVSS, and during the pause drive period, a voltage of -4.4 V is low as a low level power supply voltage ELVSS. It is output from the level power supply voltage output unit 72.
  • FIG. 4 is a circuit diagram showing the configuration of the pixel circuit 20 in the nth row and the mth column.
  • the pixel circuit 20 shown in FIG. 4 includes one organic EL element (organic light emitting diode) 21 as a display element and seven transistors (typically a thin film) T1 to T7 (first initialization transistor T1, threshold value).
  • the holding capacitor Ca is a capacitive element composed of two electrodes (first electrode and second electrode).
  • the control terminal is connected to the first scanning signal line NS (n-2) on the (n-2) line, the first conduction terminal is connected to the second node N2, and the second The conduction terminal is connected to the initialization power line.
  • the control terminal is connected to the first scanning signal line NS (n) on the nth line, and the first conduction terminal is the second conduction terminal of the drive transistor T4 and the first conduction of the light emission control transistor T6. It is connected to the terminal, and the second conduction terminal is connected to the second node N2.
  • the control terminal is connected to the second scanning signal line PS (n) in the nth row, the first conduction terminal is connected to the data signal line D (m) in the mth column, and the second conduction terminal is connected.
  • the terminal is connected to the first node N1.
  • the control terminal is connected to the second node N2, the first conduction terminal is connected to the first node N1, and the second conduction terminal is the first conduction terminal of the threshold voltage compensation transistor T2 and the light emission control transistor T6. It is connected to the first conduction terminal of.
  • the control terminal is connected to the light emission control line EM (n) on the nth line
  • the first conduction terminal is connected to the high level power supply line and the first electrode of the holding capacitor Ca
  • the second The conducting terminal is connected to the first node N1.
  • the control terminal is connected to the light emission control line EM (n) on the nth line
  • the first conduction terminal is the first conduction terminal of the threshold voltage compensation transistor T2 and the second conduction terminal of the drive transistor T4.
  • the second conduction terminal is connected to the third node N3.
  • the control terminal is connected to the first scanning signal line NS (n-1) on the (n-1) line, the first conduction terminal is connected to the third node N3, and the second The conduction terminal is connected to the initialization power line.
  • the first electrode is connected to the high level power supply line and the first conduction terminal of the power supply control transistor T5, and the second electrode is connected to the second node N2.
  • the organic EL element 21 the anode terminal is connected to the third node N3, and the cathode terminal is connected to the low level power supply line.
  • FIG. 5 is a timing chart for explaining the operation of the pixel circuit 20 (pixel circuit 20 shown in FIG. 4) on the nth row.
  • the period before the time t1 and the period after the time t8 are the light emitting period 83
  • the period from the time t1 to t8 is the extinguishing period 82.
  • the second scanning signal PS (n) is at a high level
  • the NS (n) and the light emission control signal EM (n) are at low levels.
  • the power supply control transistor T5 and the light emission control transistor T6 are in the ON state, and the organic EL element 21 emits light according to the magnitude of the drive current.
  • the light emission control signal EM (n) changes from low level to high level.
  • the power supply control transistor T5 and the light emission control transistor T6 are turned off.
  • the supply of the current to the organic EL element 21 is cut off, and the organic EL element 21 is turned off.
  • the first scanning signal NS (n-2) changes from a low level to a high level.
  • the first initialization transistor T1 is turned on.
  • the voltage of the second node N2 (gate voltage of the drive transistor T4) is initialized. That is, the voltage of the second node N2 becomes equal to the initialization voltage Vini.
  • the first scanning signal NS (n-1) changes from a low level to a high level.
  • the second initialization transistor T7 is turned on.
  • the voltage of the third node N3 (the anode voltage of the organic EL element 21) is initialized.
  • the first scanning signal NS (n-2) changes from high level to low level.
  • the first initialization transistor T1 is turned off.
  • the first scanning signal NS (n) changes from a low level to a high level.
  • the threshold voltage compensation transistor T2 is turned on.
  • the first scanning signal NS (n-1) changes from a high level to a low level.
  • the second initialization transistor T7 is turned off.
  • the second scanning signal PS (n) changes from a high level to a low level.
  • the write control transistor T3 is turned on. Since the threshold voltage compensation transistor T2 is on at time t4, the write control transistor T3 is turned on at time t5, so that the write control transistor T3, the drive transistor T4, and the threshold voltage compensation transistor T2 are turned on.
  • the data signal D (m) is given to the second node N2. That is, the data voltage is written to the holding capacitor Ca (charging of the holding capacitor Ca).
  • the second scanning signal PS (n) changes from low level to high level.
  • the write control transistor T3 is turned off.
  • the first scanning signal NS (n) changes from a high level to a low level.
  • the threshold voltage compensation transistor T2 is turned off.
  • the light emission control signal EM (n) changes from high level to low level.
  • the power supply control transistor T5 and the light emission control transistor T6 are turned on, and a drive current corresponding to the charging voltage of the holding capacitor Ca is supplied to the organic EL element 21.
  • the organic EL element 21 emits light according to the magnitude of the drive current. After that, the organic EL element 21 emits light throughout the period until the light emission control signal EM (n) changes from a low level to a high level.
  • the voltage of the second node N2 is initialized during the period from time t2 to t4, and the voltage of the third node N3 is initialized during the period from time t3 to t5.
  • the data voltage is written during the period from time t5 to t6. That is, the extinguishing period 82 includes a period for initializing the voltage of the second node N2, a period for initializing the voltage of the third node N3, and a period for charging the holding capacitor Ca.
  • the period during which the voltage of the third node N3 (anode voltage of the organic EL element 21) is initialized (the period from time t3 to t5) is referred to as the “anode initialization period”.
  • the first terminal initialization period is realized by this anode initialization period.
  • the organic EL display device is a display device that employs pause drive. Therefore, during the operation of the organic EL display device, as shown in FIG. 21, the normal drive period in which the normal drive is performed and the pause drive period in which the pause drive is performed appear alternately.
  • a data writing period TW for sequentially writing the data voltage to the pixel circuits 20 from the first row to the i-th row appears for each frame period.
  • the period during which the data voltage is actually written to the holding capacitor Ca included in the pixel circuit 20 of each row is represented by shading with reference numerals 81 (FIGS. 1 and 7 to 7). 9 is the same).
  • one frame period is 1/120 second. That is, the data writing period TW appears every 1/120 second. In other words, during the normal drive period, both the write frequency and the update frequency are 120 Hz.
  • the pause drive period includes, for example, as shown in FIG. 7, a data writing period having a length corresponding to one frame period (1/120 second) during normal drive.
  • the TW and the rest period TP having a length corresponding to a three-frame period (1/40 second) during normal driving were alternately repeated.
  • one refresh frame RF and three pause frames PF were repeated.
  • the writing frequency in the data writing period TW is 120 Hz.
  • the update frequency is set to 30 Hz.
  • the pause drive period includes a data write period TW having a length corresponding to a two-frame period (1/60 second) during normal drive.
  • a rest period TP having a length corresponding to a two-frame period (1/60 second) during driving is alternately repeated.
  • the entire screen is rewritten once by two refresh frame RFs included in one data writing period TW. That is, unlike the example shown in FIG. 7, the writing frequency in the data writing period TW is 60 Hz. As described above, the writing frequency is 120 Hz during the normal driving period. Therefore, in the present embodiment, the data voltage is written to the pixel circuit 20 at a lower speed during the data writing period TW during the pause driving period than during the normal driving period. Further, the drive time of the pixel circuit 20 (each period shown in FIG. 5) can be twice as long as the normal drive period during the pause drive period.
  • a data writing period TW having a length corresponding to a two-frame period during normal driving and a rest period TP having a length corresponding to a two-frame period during normal driving are alternately repeated (see FIG. 8).
  • the length of the data writing period TW and the length of the rest period TP are not limited to this.
  • the low level power supply voltage output unit 72 outputs the low level power supply voltage ELVSS having a voltage value higher than that of the normal drive period during the pause drive period. Therefore, when switching from the normal drive period to the pause drive period, the voltage value of the low level power supply voltage ELVSS rises as shown in FIG. On the contrary, when switching from the pause drive period to the normal drive period, the voltage value of the low level power supply voltage ELVSS decreases. From the above, as shown in FIG. 10, the voltage value of the low level power supply voltage ELVSS becomes a relatively low value during the normal drive period and the low level during the pause drive period throughout the period during which the organic EL display device is in operation.
  • the voltage value of the power supply voltage ELVSS is a relatively high value.
  • the magnitude of the EL power supply voltage during the pause drive period becomes smaller than that during the normal drive period.
  • the EL power is proportional to the magnitude of the EL power supply voltage
  • the EL power supply is reduced by reducing the EL power supply voltage during the hibernation drive.
  • the write frequency in the normal drive period is 120 Hz
  • the write frequency in the pause drive period is 60 Hz. In this way, the write frequency is lower during the pause drive period than during the normal drive period.
  • the anode initialization period in the dormant drive period becomes longer than the anode initialization period in the normal drive period.
  • a step S10 for performing a normal drive a step S20 for switching from a normal drive to a pause drive, a step S30 for performing a pause drive, and a step S30 for performing a pause drive to a normal drive are normal. It can be considered that a series of operations including step S40 for switching to driving are repeated. Regarding this, in step S10, the data signal lines D (1) to D (j) and the first scanning signal line NS are written so that the data voltage is written to the holding capacitor Ca included in each pixel circuit 20 every one frame period.
  • step S20 the low level power supply voltage ELVSS
  • step S30 the data write period TW in which the data voltage is written to the holding capacitor Ca included in each pixel circuit 20 and the data voltage written to the holding capacitor Ca included in each pixel circuit 20 are written.
  • the PS (i) and the light emission control lines EM (1) to EM (i) are driven, and in step S40, the voltage value of the low level power supply voltage ELVSS is lowered.
  • the normal drive step is realized by the step S10
  • the low level power supply voltage rise step is realized by the step S20
  • the pause drive step is realized by the step S30
  • the low level power supply voltage lowering step is realized by the step S40. Will be done.
  • the high level power supply voltage EL VDD 4.6V
  • the high level power supply voltage EL VDD 4.6V
  • the EL power for a certain period in the normal drive period is "10.1 x I"
  • the voltage value of the low level power supply voltage ELVSS is set to a value higher than the normal drive period during the pause drive period.
  • the write frequency is 120 Hz during the normal drive period, whereas the write frequency is 60 Hz during the pause drive period. Therefore, the length of the data writing period TW during the pause drive is a length corresponding to the two-frame period during the normal drive. Therefore, the extinguishing period during the hibernation drive is longer than the extinguishing period during the normal driving. That is, during the dormant drive, the anode initialization period becomes longer than during the normal drive. In other words, the anode initialization period in the dormant drive period is longer than before.
  • the voltage V (N3) of the third node N3 is sufficiently lowered during the extinguishing period 82. Therefore, as shown by the portion marked with reference numeral 85 in FIG. 12, the voltage V (N3) of the third node N3 is maintained below the light emission threshold voltage Ve of the organic EL element 21 even at the end of the light emission period 83. .. Therefore, black floating does not occur.
  • the lower the writing frequency the longer the anode initialization period. Therefore, as shown in FIG. 13, the lower the writing frequency, the higher the voltage value of the low-level power supply voltage ELVSS. Further, the higher the voltage value of the low level power supply voltage ELVSS, the lower the EL power. Therefore, as shown in FIG. 14, the EL power is reduced as the writing frequency is lowered. In the present embodiment, since the writing frequency in the pause drive period is lower than that in the conventional case, the EL power is reduced as compared with the conventional case.
  • FIG. 15 is a diagram comparing the power consumption of the normal drive, the conventional pause drive, and the pause drive of the present embodiment.
  • the analog power and the logic power are reduced as compared with the normal drive.
  • the EL power is hardly reduced.
  • the hibernate drive of the present embodiment the EL power is reduced as compared with the normal drive in addition to the analog power and the logic power. As described above, according to the present embodiment, it is possible to reduce the EL power that occupies most of the power consumed by the entire device.
  • an organic EL display device capable of reducing power consumption as compared with the conventional case while preventing the occurrence of black floating is realized.
  • the data writing period TW is longer during the pause drive than during the normal drive.
  • the data voltage corresponding to black is regarded as a relatively high voltage, and the data voltage corresponding to white is compared. Where the voltage is low, if the period for writing the data voltage is long, the data voltage corresponding to black can be set to a lower voltage than the original voltage.
  • the high level voltage (high level voltage of the first scanning signal) applied to the control terminal of the threshold voltage compensation transistor T2 when writing the data voltage is set to be lower than the original voltage. It can be set to a low voltage.
  • the voltage value of the low level power supply voltage ELVSS is set to a value higher than the normal drive period, and in addition, the driver (gate driver 300, emission driver 400)
  • the voltage value of the high level power supply voltage DVDD is set to a value lower than the normal drive period.
  • the driver's high-level power supply voltage DVDD and the driver's low-level power supply voltage DVSS are set as follows.
  • the driver's high-level power supply voltage DVDD and the driver's low-level power supply voltage DVSS are set as follows.
  • the driver's high-level power supply voltage DVDD corresponds to the first power supply voltage
  • the driver's low-level power supply voltage DVSS corresponds to the second power supply voltage
  • the writing frequency is set lower in the pause driving period than in the normal driving period.
  • the write frequency can be the same in the normal drive period and the pause drive period. This will be described below.
  • FIG. 16 is a signal waveform diagram for explaining the driving method in this modified example. Also in this modification, the anode initialization period in the dormant drive period is made longer than the anode initialization period in the normal drive period. Then, the data writing period TW is made longer than the original and the rest period TP is made shorter than the original by the period corresponding to the extension. More specifically, if the difference between the anode initialization period in the pause drive period and the anode initialization period in the normal drive period is defined as the "initialization extension period", the initialization extension period ⁇ T is added to the one frame period in the normal drive period.
  • the dormant drive is performed so that the dormant period TP consisting of the period corresponding to (N is 2) appears alternately.
  • the anode initialization period in the pause drive period is longer than before.
  • the voltage value of the low-level power supply voltage ELVSS during the hibernation drive is set to a value higher than the voltage value of the low-level power supply voltage ELVSS during the normal drive
  • the pixel in which the black display is performed has a pause drive period.
  • the voltage V (N3) of the third node N3 drops sufficiently during the extinguishing period 82. Therefore, the voltage V (N3) of the third node N3 is maintained below the light emission threshold voltage Ve of the organic EL element 21 even at the end of the light emission period 83 of the pause drive period. Therefore, black floating does not occur.
  • the writing frequency of the data voltage is the same in the normal driving period and the pause driving period, it is possible to reduce the power consumption as compared with the conventional case while preventing the occurrence of black floating.
  • the organic EL display device has been described as an example, but the present invention is not limited to this, and the present invention can be applied to an inorganic EL display device, a QLED display device, and the like.
  • the initialization voltage Vini is set so that the voltage V (N3) of the third node N3 does not exceed the light emission threshold voltage Ve of the organic EL element 21 at the end of the light emission period 83 (see FIG. 12) of the pause drive period.
  • the voltage value of the low-level power supply voltage ELVSS during hibernation drive is set to a value higher than the voltage value of the low-level power supply voltage ELVSS during normal drive, as described above. The effect of power reduction can be obtained.
  • Organic EL display panel 20 Pixel circuit 21 ... Organic EL element 72 ... Low level power supply voltage output unit 200 ... Display units N1 to N3 ... 1st to 3rd nodes T1 ... 1st initialization transistor T2 ... Threshold voltage compensation transistor T3 ... Write control transistor T4 ... Drive transistor T5 ... Power supply control transistor T6 ... Light emission control transistor T7 ... Second initialization transistor EL VDD ... High level power supply voltage ELVSS ... Low level power supply voltage Vini ... Initialization voltage TP ... Pause period TW ... Data write period RF ... Refresh frame PF ... Pause frame

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Abstract

黒浮きの発生を防止しつつ従来よりも消費電力を低減することのできる表示装置を実現する。　画素回路に与えられるローレベル電源電圧ＥＬＶＳＳの電圧値を休止駆動期間には通常駆動期間よりも高い値に設定する。データ電圧の書き込みが行われる際には、有機ＥＬ素子のアノード電圧を初期化するためのアノード初期化期間が設けられる。これに関し、休止駆動期間におけるアノード初期化期間を通常駆動期間におけるアノード初期化期間よりも長くする。これを実現するために、例えば、休止駆動期間には通常駆動期間よりもデータ電圧の書き込み周波数を低くする。

Description

表示装置およびその駆動方法
　以下の開示は、表示装置およびその駆動方法に関し、特に、休止駆動を採用する表示装置の駆動方法に関する。
　近年、有機ＥＬ素子を含む画素回路を備えた有機ＥＬ表示装置が実用化されている。有機ＥＬ素子は、ＯＬＥＤ（Organic Light-Emitting Diode）とも呼ばれており、それに流れる電流に応じた輝度で発光する自発光型の表示素子である。このように有機ＥＬ素子は自発光型の表示素子であるので、有機ＥＬ表示装置は、バックライトおよびカラーフィルタなどを要する液晶表示装置に比べて、容易に薄型化・低消費電力化・高輝度化などを図ることができる。
　有機ＥＬ表示装置の画素回路に関し、有機ＥＬ素子への電流の供給を制御するための駆動トランジスタとして、典型的には薄膜トランジスタ（ＴＦＴ）が採用される。しかしながら、薄膜トランジスタについては、その特性にばらつきが生じやすい。具体的には、閾値電圧にばらつきが生じやすい。表示部内に設けられている駆動トランジスタに閾値電圧のばらつきが生じると、輝度のばらつきが生じるので表示品位が低下する。そこで、従来より、閾値電圧のばらつきを補償する各種処理（補償処理）が提案されている。
　補償処理の方式としては、駆動トランジスタの閾値電圧の情報を保持するためのキャパシタを画素回路内に設けることによって補償処理を行う内部補償方式と、例えば所定条件下で駆動トランジスタに流れる電流の大きさを画素回路の外部に設けられた回路で測定してその測定結果に基づいて映像信号を補正することによって補償処理を行う外部補償方式とが知られている。
　補償処理に内部補償方式を採用した有機ＥＬ表示装置の画素回路として、例えば図１７に示すような、１個の有機ＥＬ素子９１と７個の薄膜トランジスタＴ９１～Ｔ９７と１個の保持キャパシタＣ９とを含む画素回路９０が知られている。この画素回路９０には、動作用（有機ＥＬ素子９１の駆動用）の電源電圧として、ハイレベル電源電圧ＥＬＶＤＤとローレベル電源電圧ＥＬＶＳＳとが与えられる。なお、以下において、ハイレベル電源電圧ＥＬＶＤＤとローレベル電源電圧ＥＬＶＳＳとの差を「ＥＬ電源電圧」という。この画素回路９０にデータ電圧の書き込みが行われる際には、有機ＥＬ素子９１のアノード電圧の初期化が行われる。詳しくは、薄膜トランジスタＴ９７を介して、有機ＥＬ素子９１のアノード端子に初期化電圧Ｖｉｎｉが与えられる。典型的には、初期化電圧Ｖｉｎｉの電圧値とローレベル電源電圧ＥＬＶＳＳの電圧値とは等しくなっている。すなわち、有機ＥＬ素子９１のアノード電圧はローレベル電源電圧ＥＬＶＳＳに基づき初期化される。なお、以下において、図１７で符号Ｎ１，Ｎ２，およびＮ３を付した節点をそれぞれ「第１ノード」，「第２ノード」，および「第３ノード」という（図４についても同様）。第３ノードＮ３は、有機ＥＬ素子９１のアノード端子に直接に接続されている。
　ここで、ローレベル電源電圧ＥＬＶＳＳの電圧値の設定の仕方について説明する。図１８に、黒表示が行われる際の画素回路（第ｎ行の画素回路）９０に与えられる発光制御信号ＥＭ（ｎ）の波形および第３ノードＮ３の電圧Ｖ（Ｎ３）の波形を示している。なお、図１８に示す例では駆動周波数を６０Ｈｚとする「６０Ｈｚ駆動」が採用されているものと仮定する。有機ＥＬ表示装置の動作中、該当の画素回路９０に関し、有機ＥＬ素子９１が消灯状態となる消灯期間９０１と有機ＥＬ素子９１が発光状態となる発光期間９０２とが繰り返される。
　消灯期間９０１には、第２ノードＮ２の電圧の初期化（駆動トランジスタとしての薄膜トランジスタＴ９４のゲート電圧の初期化）、第３ノードＮ３の電圧Ｖ（Ｎ３）の初期化（有機ＥＬ素子９１のアノード電圧の初期化）、および保持キャパシタＣ９へのデータ電圧の書き込みが行われる。図１８から把握されるように、消灯期間９０１には、第３ノードＮ３の電圧Ｖ（Ｎ３）は初期化電圧Ｖｉｎｉ（ローレベル電源電圧ＥＬＶＳＳ）に等しい電圧にまで低下する。なお、厳密には消灯期間９０１のうち第３ノードＮ３の電圧Ｖ（Ｎ３）を初期化するために薄膜トランジスタＴ９７がオン状態にされている期間に第３ノードＮ３の電圧Ｖ（Ｎ３）は低下するが、便宜上、図１８では消灯期間９０１を通して第３ノードＮ３の電圧Ｖ（Ｎ３）が低下するように波形を記している（図１２、図１６、図１９、図２０、および図２２も同様）。
　発光期間９０２には、薄膜トランジスタＴ９６はオン状態となり、薄膜トランジスタＴ９４の第１導通端子－第２導通端子間に目標表示階調に応じた電流が流れる。黒表示が行われる際には薄膜トランジスタＴ９４の第１導通端子－第２導通端子間に流れる電流は０であるのが理想であるが、実際には薄膜トランジスタＴ９４の第１導通端子－第２導通端子間にリーク電流が流れる。それ故、図１８に示すように、発光期間９０２中に第３ノードＮ３の電圧Ｖ（Ｎ３）は徐々に上昇する。仮に第３ノードＮ３の電圧Ｖ（Ｎ３）が有機ＥＬ素子９１の発光閾値電圧Ｖｅよりも高くなると、黒表示が行われるべきであるにも関わらず有機ＥＬ素子９１が発光する「黒浮き」と呼ばれる現象が発生する。
　そこで、黒表示が行われる際に第３ノードＮ３の電圧Ｖ（Ｎ３）が有機ＥＬ素子９１の発光閾値電圧Ｖｅよりも高くならないよう（換言すれば、図１８で符号９３を付した部分に示すように、発光期間９０２の終了時点に第３ノードＮ３の電圧Ｖ（Ｎ３）が有機ＥＬ素子９１の発光閾値電圧Ｖｅ以下となるよう）、ローレベル電源電圧ＥＬＶＳＳの電圧値が設定される。
　図１８に示した例では「６０Ｈｚ駆動」が採用されているものと仮定していたが、例えば動画の表示品位を高めるために、駆動周波数を１２０Ｈｚとする「１２０Ｈｚ駆動」が採用されることもある。この場合、消灯期間９０１および発光期間９０２の長さは、６０Ｈｚ駆動が採用されている場合に比べて２分の１となる。消灯期間９０１が短くなると、図１９で符号９４を付した部分に示すように、当該消灯期間９０１中に第３ノードＮ３の電圧Ｖ（Ｎ３）が初期化電圧Ｖｉｎｉ（ローレベル電源電圧ＥＬＶＳＳ）に等しい電圧にまで低下しないことがある。その結果、図１９で符号９５を付した部分に示すように、発光期間９０２中に第３ノードＮ３の電圧Ｖ（Ｎ３）が有機ＥＬ素子９１の発光閾値電圧Ｖｅよりも高くなる。そこで、１２０Ｈｚ駆動を採用する場合には、６０Ｈｚ駆動が採用されている場合に比べて、ローレベル電源電圧ＥＬＶＳＳの電圧値は低い値に設定される。例えば、６０Ｈｚ駆動が採用されている場合にローレベル電源電圧ＥＬＶＳＳが図２０で符号９７を付したラインに相当する電圧に設定されていると仮定する。このとき、１２０Ｈｚ駆動を採用する場合のローレベル電源電圧ＥＬＶＳＳは、例えば図２０で符号９８を付したラインに相当する電圧に設定される。このようにローレベル電源電圧ＥＬＶＳＳの電圧値を低い値に設定することによって、図２０で符号９６を付した部分に示すように、発光期間９０２の終了時点における第３ノードＮ３の電圧Ｖ（Ｎ３）は有機ＥＬ素子９１の発光閾値電圧Ｖｅ以下となる。
　ところで、近年、表示装置に関し、低消費電力化の要求が高まっている。低消費電力化を実現する技術として、画素回路へのデータ電圧の書き込み動作を停止する休止期間を設ける「休止駆動」と呼ばれる技術が知られている。休止駆動によれば、連続する複数フレーム期間のうちの１フレーム期間のみにデータ電圧の書き込みが行われ、残りの期間にはデータ電圧の書き込みは行われない。例えば、連続する４フレーム期間のうちの１フレーム期間のみにデータ電圧の書き込みが行われる。
　このような休止駆動を採用する近年の表示装置では、通常駆動（１フレーム期間毎に画素回路へのデータ電圧の書き込みを行う駆動）と休止駆動との切り替えが行われる。例えば、所定期間を通じて表示画面に変化がなかったときに通常駆動から休止駆動への切り替えが行われ、ユーザーが何らかの操作を行ったときや外部からデータが送られてきたときに休止駆動から通常駆動への切り替えが行われる。従って、例えば図２１に示すように、通常駆動が行われる通常駆動期間と休止駆動が行われる休止駆動期間とが交互に現れる。
　なお、以下においては、通常駆動期間であるか休止駆動期間であるかに関わらず各画素回路へのデータ電圧の書き込みが行われている期間を「データ書き込み期間」といい、休止駆動期間のうち各画素回路へのデータ電圧の書き込みが行われていない期間を「休止期間」という。また、休止駆動期間を通常駆動中の１フレーム期間の長さに相当する期間毎に分割したとき、データ電圧の書き込みが行われている期間を「リフレッシュフレーム」といい、データ電圧の書き込みが行われている期間を「休止フレーム」という。
　有機ＥＬ表示装置において休止駆動を採用した場合に仮にローレベル電源電圧ＥＬＶＳＳの電圧値を図２０に示した例と同じ値に設定すると、図２２で符号９９を付した部分に示すように発光期間９０２中に第３ノードＮ３の電圧Ｖ（Ｎ３）が有機ＥＬ素子９１の発光閾値電圧Ｖｅよりも高くなるおそれがある。そこで、休止駆動を採用する場合には、ローレベル電源電圧ＥＬＶＳＳの電圧値は、休止駆動が採用されていない場合に比べて低い値に設定される。なお、図２２では、データ書き込み期間に符号ＴＷを付し、休止期間に符号ＴＰを付し、リフレッシュフレームに符号ＲＦを付し、休止フレームに符号ＰＦを付している。
　本件に関連して、日本の特開２０１２－５８４４３号公報には、電源線に印加する電源電圧を２つのモード（高電圧出力モード、低電圧出力モード）で異ならせることが記載されている。低電圧出力モードの際には、例えばフレーム周波数が高電圧出力モードの際の１０分の１とされる。高電圧出力モードの際には電界効果トランジスタは飽和領域で駆動され、低電圧出力モードの際には電界効果トランジスタは非飽和領域で駆動される。
日本の特開２０１２－５８４４３号公報
　上述した休止駆動によれば、休止期間を通じてゲートドライバやソースドライバなどの駆動回路の動作が停止する。従って、駆動回路の動作に起因する消費電力は低減される。しかしながら、有機ＥＬ素子９１の発光に直接的に関わる電力（以下、便宜上「ＥＬ電力」という。）については、休止駆動が採用されてもほとんど低減されない。これに関し、有機ＥＬ表示装置においては、ＥＬ電力が装置全体で消費される電力の大部分を占めている。従って、ＥＬ電力を低減することが装置全体での消費電力の効果的な低減につながると考えられる。
　そこで、ＥＬ電力を低減するために、休止駆動期間にＥＬ電源電圧を通常駆動期間よりも小さくすることが検討されている。より具体的には、休止駆動期間中のローレベル電源電圧ＥＬＶＳＳの電圧値を通常駆動期間中のローレベル電源電圧ＥＬＶＳＳの電圧値よりも高い値に設定することが検討されている。ところが、ローレベル電源電圧ＥＬＶＳＳの電圧値を高くすると、黒表示が行われる画素において、上述したように消灯期間９０１中に第３ノードＮ３の電圧Ｖ（Ｎ３）が充分に低下しなくなる。その結果、黒浮きが発生する。
　そこで、以下の開示は、黒浮きの発生を防止しつつ従来よりも消費電力を低減することのできる表示装置を実現することを目的とする。
　本開示のいくつかの実施形態に係る（表示装置の）駆動方法は、データ電圧を伝達する複数のデータ信号線と、前記複数のデータ信号線に交差する複数の走査信号線と、前記複数のデータ信号線に交差する複数の発光制御線と、電流によって駆動される表示素子を含みハイレベル電源電圧とローレベル電源電圧とが与えられる複数の画素回路とを備えた表示装置の駆動方法であって、
　各画素回路は、
　　第１端子と、前記ローレベル電源電圧が与えられる第２端子とを有する前記表示素子と、
　　制御端子と第１導通端子と第２導通端子とを有し、前記表示素子と直列に設けられた駆動トランジスタと、
　　一端が前記駆動トランジスタの制御端子に接続されたキャパシタと、
　　前記複数の発光制御線の１つに接続された制御端子と、前記駆動トランジスタの第２導通端子に接続された第１導通端子と、前記表示素子の第１端子に接続された第２導通端子とを有する発光制御トランジスタと、
　　前記複数の走査信号線の１つに接続された制御端子と、前記駆動トランジスタの制御端子に接続された第１導通端子と、初期化電圧が与えられる第２導通端子とを有する第１初期化トランジスタと、
　　前記複数の走査信号線の１つに接続された制御端子と、前記表示素子の第１端子に接続された第１導通端子と、前記初期化電圧が与えられる第２導通端子とを有する第２初期化トランジスタと
を含み、
　前記駆動方法は、
　　各画素回路に含まれる前記キャパシタへの前記データ電圧の書き込みが１フレーム期間毎に行われるよう前記複数のデータ信号線と前記複数の走査信号線と前記複数の発光制御線とを駆動する通常駆動ステップと、
　　各画素回路に含まれる前記キャパシタへの前記データ電圧の書き込みが行われるデータ書き込み期間と各画素回路に含まれる前記キャパシタへの前記データ電圧の書き込みが行われない休止期間とが交互に現れるよう前記複数のデータ信号線と前記複数の走査信号線と前記複数の発光制御線とを駆動する休止駆動ステップと、
　　前記通常駆動ステップが行われる通常駆動期間から前記休止駆動ステップが行われる休止駆動期間に切り替わる際に前記ローレベル電源電圧の電圧値を上昇させるローレベル電源電圧上昇ステップと、
　　前記休止駆動期間から前記通常駆動期間に切り替わる際に前記ローレベル電源電圧の電圧値を低下させるローレベル電源電圧低下ステップと
を含み、
　各画素回路に含まれる前記キャパシタへの前記データ電圧の書き込みが行われる際には、前記表示素子の第１端子の電圧を初期化するために前記第２初期化トランジスタをオン状態で維持する第１端子初期化期間が設けられ、
　前記休止駆動期間における前記第１端子初期化期間は、前記通常駆動期間における前記第１端子初期化期間よりも長い。
　本開示のいくつかの実施形態に係る表示装置は、電流によって駆動される表示素子を含みハイレベル電源電圧とローレベル電源電圧とが与えられる複数の画素回路を備えた表示装置であって、
　データ電圧を伝達する複数のデータ信号線と、
　前記複数のデータ信号線に交差する複数の走査信号線と、
　前記複数のデータ信号線に交差する複数の発光制御線と、
　前記複数のデータ信号線と前記複数の走査信号線と前記複数の発光制御線とを駆動する画素駆動部と、
　前記ローレベル電源電圧を出力するローレベル電源電圧出力部と
を備え、
　各画素回路は、
　　第１端子と、前記ローレベル電源電圧が与えられる第２端子とを有する前記表示素子と、
　　制御端子と第１導通端子と第２導通端子とを有し、前記表示素子と直列に設けられた駆動トランジスタと、
　　一端が前記駆動トランジスタの制御端子に接続されたキャパシタと、
　　前記複数の発光制御線の１つに接続された制御端子と、前記駆動トランジスタの第２導通端子に接続された第１導通端子と、前記表示素子の第１端子に接続された第２導通端子とを有する発光制御トランジスタと、
　　前記複数の走査信号線の１つに接続された制御端子と、前記駆動トランジスタの制御端子に接続された第１導通端子と、初期化電圧が与えられる第２導通端子とを有する第１初期化トランジスタと、
　　前記複数の走査信号線の１つに接続された制御端子と、前記表示素子の第１端子に接続された第１導通端子と、前記初期化電圧が与えられる第２導通端子とを有する第２初期化トランジスタと
を含み、
　前記画素駆動部は、
　　通常駆動期間には、各画素回路に含まれる前記キャパシタへの前記データ電圧の書き込みが１フレーム期間毎に行われるよう、前記複数のデータ信号線と前記複数の走査信号線と前記複数の発光制御線とを駆動し、
　　休止駆動期間には、各画素回路に含まれる前記キャパシタへの前記データ電圧の書き込みが行われるデータ書き込み期間と各画素回路に含まれる前記キャパシタへの前記データ電圧の書き込みが行われない休止期間とが交互に現れるよう、前記複数のデータ信号線と前記複数の走査信号線と前記複数の発光制御線とを駆動し、
　前記ローレベル電源電圧出力部は、前記休止駆動期間には前記通常駆動期間よりも高い電圧値の前記ローレベル電源電圧を出力し、
　各画素回路に含まれる前記キャパシタへの前記データ電圧の書き込みが行われる際には、前記表示素子の第１端子の電圧を初期化するために前記第２初期化トランジスタをオン状態で維持する第１端子初期化期間が設けられ、
　前記休止駆動期間における前記第１端子初期化期間は、前記通常駆動期間における前記第１端子初期化期間よりも長い。
　本開示のいくつかの実施形態によれば、休止駆動期間にはローレベル電源電圧の電圧値が通常駆動期間よりも高い値に設定される。そのローレベル電源電圧は、表示素子の第２端子（例えば、有機ＥＬ素子のカノード端子）に与えられる。また、休止駆動中には、表示素子の第１端子（例えば、有機ＥＬ素子のアノード端子）に初期化電圧を与える第１端子初期化期間が通常駆動中よりも長くなる。すなわち、休止駆動期間における第１端子初期化期間が従来よりも長くなる。その結果、休止駆動期間には、ローレベル電源電圧の電圧値が通常駆動期間よりも高い値に設定されていても、黒表示が行われる画素において第１端子初期化期間に表示素子の第１端子の電圧が充分に低下する。それ故、黒表示が行われる画素では、休止駆動が行われている期間を通じて、表示素子の第１端子の電圧は当該表示素子の発光閾値電圧以下で維持される。従って、黒浮きは発生しない。また、休止駆動期間におけるローレベル電源電圧の電圧値を通常駆動期間におけるローレベル電源電圧の電圧値よりも高い値に設定することにより、消費されるＥＬ電力が低減される。以上より、黒浮きの発生を防止しつつ従来よりも消費電力を低減することのできる表示装置が実現される。
一実施形態において、通常駆動と休止駆動との切り替えが行われる際の動作について説明するための図である。 上記実施形態に係る有機ＥＬ表示装置の全体構成を示すブロック図である。 上記実施形態において、動作用（有機ＥＬ素子の駆動用）の電源電圧を生成する電源回路の構成を示すブロック図である。 上記実施形態において、第ｎ行第ｍ列の画素回路の一構成例を示す回路図である。 上記実施形態において、画素回路の動作について説明するための信号波形図である。 上記実施形態において、通常駆動について説明するための図である。 従来の休止駆動について説明するための図である。 上記実施形態における休止駆動について説明するための図である。 従来の有機ＥＬ表示装置に関し、通常駆動と休止駆動との切り替えが行われる際の動作について説明するための図である。 上記実施形態において、通常駆動と休止駆動との切り替えに伴うローレベル電源電圧の電圧値の変化について説明するための図である。 上記実施形態における駆動方法について説明するためのフローチャートである。 上記実施形態における効果について説明するための信号波形図である。 上記実施形態において、書き込み周波数とローレベル電源電圧の電圧値（設定可能な上限値）との関係を示すグラフである。 上記実施形態において、書き込み周波数とＥＬ電力との関係を示すグラフである。 上記実施形態において、消費電力低減の効果について説明するための図である。 上記実施形態の第２の変形例における駆動方法について説明するための信号波形図である。 従来例における第ｎ行第ｍ列の画素回路の一構成例を示す回路図である。 従来例に関し、６０Ｈｚ駆動を採用する場合のローレベル電源電圧の電圧値の設定の仕方について説明するための信号波形図である。 従来例に関し、１２０Ｈｚ駆動を採用する場合のローレベル電源電圧の電圧値の設定の仕方について説明するための信号波形図である。 従来例に関し、１２０Ｈｚ駆動を採用する場合のローレベル電源電圧の電圧値の設定の仕方について説明するための信号波形図である。 従来例に関し、休止駆動について説明するための図である。 従来例に関し、休止駆動を採用する場合のローレベル電源電圧の電圧値の設定の仕方について説明するための信号波形図である。
　以下、添付図面を参照しつつ、実施形態について説明する。なお、以下において、ｉおよびｊは２以上の整数であると仮定し、ｎは１以上ｉ以下の整数であると仮定し、ｍは１以上ｊ以下の整数であると仮定する。また、画素回路へのデータ電圧の書き込みが行われる期間（データ書き込み期間ＴＷ）のみに着目したときの当該期間中における各画素回路への１秒当たりのデータ電圧の書き込み回数を「書き込み周波数」といい、通常駆動期間全体または休止駆動期間全体での各画素回路への１秒当たりのデータ電圧の書き込み回数を「更新周波数」という。
　＜１．全体構成＞
　図２は、本実施形態に係る有機ＥＬ表示装置の全体構成を示すブロック図である。この有機ＥＬ表示装置は、休止駆動を採用する表示装置である。図２に示すように、この有機ＥＬ表示装置は、表示制御回路１００と表示部２００とゲートドライバ（走査信号線駆動回路）３００とエミッションドライバ（発光制御線駆動回路）４００とソースドライバ（データ信号線駆動回路）５００とを備えている。表示部２００を有する有機ＥＬ表示パネル６内にゲートドライバ３００とエミッションドライバ４００とソースドライバ５００とが含まれている。典型的には、ゲートドライバ３００とエミッションドライバ４００とはモノリシック化されている。ソースドライバ５００については、モノリシック化されていても良いし、モノリシック化されていなくても良い。なお、ゲートドライバ３００とエミッションドライバ４００とソースドライバ５００とによって画素駆動部が実現される。
　後述するように、本実施形態においては、表示部２００内の各画素回路２０にはＮ型トランジスタとＰ型トランジスタとが混在している。以下、Ｎ型トランジスタを制御する信号を「Ｎ型用制御信号」といい、Ｐ型トランジスタを制御する信号を「Ｐ型用制御信号」という。
　表示部２００には、ｉ本の第１走査信号線ＮＳ（１）～ＮＳ（ｉ）、ｉ本の第２走査信号線ＰＳ（１）～ＰＳ（ｉ）、ｉ本の発光制御線ＥＭ（１）～ＥＭ（ｉ）、およびｊ本のデータ信号線Ｄ（１）～Ｄ（ｊ）が配設されている。なお、図２の表示部２００内については、それらの図示を省略している。第１走査信号線ＮＳ（１）～ＮＳ（ｉ）は、上述したＮ型用制御信号である第１走査信号を伝達するための信号線であり、第２走査信号線ＰＳ（１）～ＰＳ（ｉ）は、上述したＰ型用制御信号である第２走査信号を伝達するための信号線である。なお、画素回路２０の構成については後述する。第１走査信号線ＮＳ（１）～ＮＳ（ｉ）と第２走査信号線ＰＳ（１）～ＰＳ（ｉ）と発光制御線ＥＭ（１）～ＥＭ（ｉ）とは典型的には互いに平行になっている。第１走査信号線ＮＳ（１）～ＮＳ（ｉ）とデータ信号線Ｄ（１）～Ｄ（ｊ）とは直交している。以下、必要に応じて、第１走査信号線ＮＳ（１）～ＮＳ（ｉ）にそれぞれ与えられる第１走査信号にも符号ＮＳ（１）～ＮＳ（ｉ）を付し、第２走査信号線ＰＳ（１）～ＰＳ（ｉ）にそれぞれ与えられる第２走査信号にも符号ＰＳ（１）～ＰＳ（ｉ）を付し、発光制御線ＥＭ（１）～ＥＭ（ｉ）にそれぞれ与えられる発光制御信号にも符号ＥＭ（１）～ＥＭ（ｉ）を付す。
　また、表示部２００には、ｉ本の第１走査信号線ＮＳ（１）～ＮＳ（ｉ）とｊ本のデータ信号線Ｄ（１）～Ｄ（ｊ）との交差部に対応して、ｉ×ｊ個の画素回路２０が設けられている。このようにｉ×ｊ個の画素回路２０が設けられることによって、ｉ行×ｊ列の画素マトリクスが表示部２００に形成されている。さらに、表示部２００には、各画素回路２０に共通の図示しない電源線が配設されている。より詳細には、有機ＥＬ素子を駆動するためのローレベル電源電圧ＥＬＶＳＳを供給する電源線（以下、「ローレベル電源線」という。）、有機ＥＬ素子を駆動するためのハイレベル電源電圧ＥＬＶＤＤを供給する電源線（以下、「ハイレベル電源線」という。）、および初期化電圧Ｖｉｎｉを供給する電源線（以下、「初期化電源線」という。）が配設されている。
　以下、図２に示す各構成要素の動作について説明する。表示制御回路１００は、外部から送られる入力画像信号ＤＩＮとタイミング信号群（水平同期信号、垂直同期信号など）ＴＧとを受け取り、デジタル映像信号ＤＶと、ゲートドライバ３００の動作を制御するゲート制御信号ＧＣＴＬと、エミッションドライバ４００の動作を制御するエミッションドライバ制御信号ＥＭＣＴＬと、ソースドライバ５００の動作を制御するソース制御信号ＳＣＴＬとを出力する。ゲート制御信号ＧＣＴＬには、ゲートスタートパルス信号、ゲートクロック信号などが含まれている。エミッションドライバ制御信号ＥＭＣＴＬには、エミッションスタートパルス信号、エミッションクロック信号などが含まれている。ソース制御信号ＳＣＴＬには、ソーススタートパルス信号、ソースクロック信号、ラッチストローブ信号などが含まれている。
　ゲートドライバ３００は、第１走査信号線ＮＳ（１）～ＮＳ（ｉ）および第２走査信号線ＰＳ（１）～ＰＳ（ｉ）に接続されている。ゲートドライバ３００は、表示制御回路１００から出力されたゲート制御信号ＧＣＴＬに基づいて、第１走査信号線ＮＳ（１）～ＮＳ（ｉ）に第１走査信号を印加し、第２走査信号線ＰＳ（１）～ＰＳ（ｉ）に第２走査信号を印加する。第１走査信号線ＮＳ（１）～ＮＳ（ｉ）に印加されるハイレベル電位と第２走査信号線ＰＳ（１）～ＰＳ（ｉ）に印加されるハイレベル電位とは等しく、第１走査信号線ＮＳ（１）～ＮＳ（ｉ）に印加されるローレベル電位と第２走査信号線ＰＳ（１）～ＰＳ（ｉ）に印加されるローレベル電位とは等しい。
　エミッションドライバ４００は、発光制御線ＥＭ（１）～ＥＭ（ｉ）に接続されている。エミッションドライバ４００は、表示制御回路１００から出力されたエミッションドライバ制御信号ＥＭＣＴＬに基づいて、発光制御線ＥＭ（１）～ＥＭ（ｉ）に発光制御信号を印加する。
　ソースドライバ５００は、図示しないｊビットのシフトレジスタ、サンプリング回路、ラッチ回路、およびｊ個のＤ／Ａコンバータなどを含んでいる。シフトレジスタは、縦続接続されたｊ個のレジスタを有している。シフトレジスタは、ソースクロック信号に基づき、初段のレジスタに供給されるソーススタートパルス信号のパルスを入力端から出力端へと順次に転送する。このパルスの転送に応じて、シフトレジスタの各段からサンプリングパルスが出力される。そのサンプリングパルスに基づいて、サンプリング回路はデジタル映像信号ＤＶを記憶する。ラッチ回路は、サンプリング回路に記憶された１行分のデジタル映像信号ＤＶをラッチストローブ信号に従って取り込んで保持する。Ｄ／Ａコンバータは、各データ信号線Ｄ（１）～Ｄ（ｊ）に対応するように設けられている。Ｄ／Ａコンバータは、ラッチ回路に保持されたデジタル映像信号ＤＶをアナログ電圧に変換する。その変換されたアナログ電圧は、データ信号として全てのデータ信号線Ｄ（１）～Ｄ（ｊ）に一斉に印加される。
　以上のようにして、データ信号線Ｄ（１）～Ｄ（ｊ）にデータ信号が印加され、第１走査信号線ＮＳ（１）～ＮＳ（ｉ）に第１走査信号が印加され、第２走査信号線ＰＳ（１）～ＰＳ（ｉ）に第２走査信号が印加され、発光制御線ＥＭ（１）～ＥＭ（ｉ）に発光制御信号が印加されることによって、入力画像信号ＤＩＮに基づく画像が表示部２００に表示される。
　ところで、ローレベル電源電圧ＥＬＶＳＳ、ハイレベル電源電圧ＥＬＶＤＤ、および初期化電圧Ｖｉｎｉは、図３に示すような電源回路７００から供給される。電源回路７００は、ハイレベル電源電圧出力部７１とローレベル電源電圧出力部７２とを含んでいる。ハイレベル電源電圧出力部７１は、ハイレベル電源電圧ＥＬＶＤＤを出力する。ローレベル電源電圧出力部７２は、ローレベル電源電圧ＥＬＶＳＳを出力する。その際、ローレベル電源電圧出力部７２は、制御信号Ｓに基づき、ローレベル電源電圧ＥＬＶＳＳの値を変化させる。具体的には、ローレベル電源電圧出力部７２は、休止駆動期間には通常駆動期間よりも高い電圧値のローレベル電源電圧ＥＬＶＳＳを出力する。例えば、通常駆動期間には－５．５Ｖの電圧がローレベル電源電圧ＥＬＶＳＳとしてローレベル電源電圧出力部７２から出力され、休止駆動期間には－４．４Ｖの電圧がローレベル電源電圧ＥＬＶＳＳとしてローレベル電源電圧出力部７２から出力される。
　＜２．画素回路＞
　＜２．１　画素回路の構成＞
　表示部２００内の画素回路２０の構成について説明する。なお、ここで示す画素回路２０の構成は一例であって、これには限定されない。図４は、第ｎ行第ｍ列の画素回路２０の構成を示す回路図である。図４に示す画素回路２０は、表示素子としての１個の有機ＥＬ素子（有機発光ダイオード）２１と、７個のトランジスタ（典型的には薄膜トランジスタ）Ｔ１～Ｔ７（第１初期化トランジスタＴ１、閾値電圧補償トランジスタＴ２、書き込み制御トランジスタＴ３、駆動トランジスタＴ４、電源供給制御トランジスタＴ５、発光制御トランジスタＴ６、第２初期化トランジスタＴ７）と、１個の保持キャパシタＣａとを含んでいる。トランジスタＴ１，Ｔ２，およびＴ７は、Ｎ型トランジスタである。トランジスタＴ３～Ｔ６は、Ｐ型トランジスタである。このように、この画素回路２０にはＮ型トランジスタとＰ型トランジスタとが混在している。チャネル層の材料の観点では、トランジスタＴ１，Ｔ２，およびＴ７は例えばＩＧＺＯ－ＴＦＴであって、トランジスタＴ３～Ｔ６は例えばＬＴＰＳ－ＴＦＴである。但し、これには限定されない。保持キャパシタＣａは、２つの電極（第１電極および第２電極）からなる容量素子である。
　第１初期化トランジスタＴ１については、制御端子は（ｎ－２）行目の第１走査信号線ＮＳ（ｎ－２）に接続され、第１導通端子は第２ノードＮ２に接続され、第２導通端子は初期化電源線に接続されている。閾値電圧補償トランジスタＴ２については、制御端子はｎ行目の第１走査信号線ＮＳ（ｎ）に接続され、第１導通端子は駆動トランジスタＴ４の第２導通端子と発光制御トランジスタＴ６の第１導通端子とに接続され、第２導通端子は第２ノードＮ２に接続されている。書き込み制御トランジスタＴ３については、制御端子はｎ行目の第２走査信号線ＰＳ（ｎ）に接続され、第１導通端子はｍ列目のデータ信号線Ｄ（ｍ）に接続され、第２導通端子は第１ノードＮ１に接続されている。駆動トランジスタＴ４については、制御端子は第２ノードＮ２に接続され、第１導通端子は第１ノードＮ１に接続され、第２導通端子は閾値電圧補償トランジスタＴ２の第１導通端子と発光制御トランジスタＴ６の第１導通端子とに接続されている。
　電源供給制御トランジスタＴ５については、制御端子はｎ行目の発光制御線ＥＭ（ｎ）に接続され、第１導通端子はハイレベル電源線と保持キャパシタＣａの第１電極とに接続され、第２導通端子は第１ノードＮ１に接続されている。発光制御トランジスタＴ６については、制御端子はｎ行目の発光制御線ＥＭ（ｎ）に接続され、第１導通端子は閾値電圧補償トランジスタＴ２の第１導通端子と駆動トランジスタＴ４の第２導通端子とに接続され、第２導通端子は第３ノードＮ３に接続されている。第２初期化トランジスタＴ７については、制御端子は（ｎ－１）行目の第１走査信号線ＮＳ（ｎ－１）に接続され、第１導通端子は第３ノードＮ３に接続され、第２導通端子は初期化電源線に接続されている。保持キャパシタＣａについては、第１電極はハイレベル電源線と電源供給制御トランジスタＴ５の第１導通端子とに接続され、第２電極は第２ノードＮ２に接続されている。有機ＥＬ素子２１については、アノード端子は第３ノードＮ３に接続され、カソード端子はローレベル電源線に接続されている。
　＜２．２　画素回路の動作＞
　次に、画素回路２０の動作について説明する。図５は、ｎ行目の画素回路２０（図４に示す画素回路２０）の動作について説明するためのタイミングチャートである。図５に関し、時刻ｔ１以前の期間および時刻ｔ８以降の期間が発光期間８３であり、時刻ｔ１～ｔ８の期間が消灯期間８２である。
　時刻ｔ１以前の期間には、第２走査信号ＰＳ（ｎ）はハイレベルとなっており、第１走査信号ＮＳ（ｎ－２）、第１走査信号ＮＳ（ｎ－１）、第１走査信号ＮＳ（ｎ）、および発光制御信号ＥＭ（ｎ）はローレベルとなっている。このとき、電源供給制御トランジスタＴ５および発光制御トランジスタＴ６はオン状態となっていて、有機ＥＬ素子２１は駆動電流の大きさに応じて発光している。
　時刻ｔ１になると、発光制御信号ＥＭ（ｎ）がローレベルからハイレベルに変化する。これにより、電源供給制御トランジスタＴ５および発光制御トランジスタＴ６がオフ状態となる。その結果、有機ＥＬ素子２１への電流の供給が遮断され、有機ＥＬ素子２１は消灯状態となる。
　時刻ｔ２になると、第１走査信号ＮＳ（ｎ－２）がローレベルからハイレベルに変化する。これにより、第１初期化トランジスタＴ１がオン状態となる。その結果、第２ノードＮ２の電圧（駆動トランジスタＴ４のゲート電圧）が初期化される。すなわち、第２ノードＮ２の電圧が初期化電圧Ｖｉｎｉに等しくなる。
　時刻ｔ３になると、第１走査信号ＮＳ（ｎ－１）がローレベルからハイレベルに変化する。これにより、第２初期化トランジスタＴ７がオン状態となる。その結果、第３ノードＮ３の電圧（有機ＥＬ素子２１のアノード電圧）が初期化される。
　時刻ｔ４になると、第１走査信号ＮＳ（ｎ－２）がハイレベルからローレベルに変化する。これにより、第１初期化トランジスタＴ１がオフ状態となる。また、時刻ｔ４には、第１走査信号ＮＳ（ｎ）がローレベルからハイレベルに変化する。これにより、閾値電圧補償トランジスタＴ２がオン状態となる。
　時刻ｔ５になると、第１走査信号ＮＳ（ｎ－１）がハイレベルからローレベルに変化する。これにより、第２初期化トランジスタＴ７がオフ状態となる。また、時刻ｔ５には、第２走査信号ＰＳ（ｎ）がハイレベルからローレベルに変化する。これにより、書き込み制御トランジスタＴ３がオン状態となる。閾値電圧補償トランジスタＴ２が時刻ｔ４にオン状態となっているので、時刻ｔ５に書き込み制御トランジスタＴ３がオン状態となることにより、書き込み制御トランジスタＴ３、駆動トランジスタＴ４、および閾値電圧補償トランジスタＴ２を介して、データ信号Ｄ（ｍ）が第２ノードＮ２に与えられる。すなわち、保持キャパシタＣａへのデータ電圧の書き込み（保持キャパシタＣａの充電）が行われる。
　時刻ｔ６になると、第２走査信号ＰＳ（ｎ）がローレベルからハイレベルに変化する。これにより、書き込み制御トランジスタＴ３がオフ状態となる。時刻ｔ７になると、第１走査信号ＮＳ（ｎ）がハイレベルからローレベルに変化する。これにより、閾値電圧補償トランジスタＴ２がオフ状態となる。
　時刻ｔ８になると、発光制御信号ＥＭ（ｎ）がハイレベルからローレベルに変化する。これにより、電源供給制御トランジスタＴ５および発光制御トランジスタＴ６がオン状態となり、保持キャパシタＣａの充電電圧に応じた駆動電流が有機ＥＬ素子２１に供給される。その結果、当該駆動電流の大きさに応じて有機ＥＬ素子２１が発光する。その後、次に発光制御信号ＥＭ（ｎ）がローレベルからハイレベルに変化するまでの期間を通じて、有機ＥＬ素子２１は発光する。
　図５に示した期間に関し、時刻ｔ２～ｔ４の期間には第２ノードＮ２の電圧の初期化が行われ、時刻ｔ３～ｔ５の期間には第３ノードＮ３の電圧の初期化が行われ、時刻ｔ５～ｔ６の期間にはデータ電圧の書き込みが行われる。すなわち、消灯期間８２には、第２ノードＮ２の電圧を初期化する期間と、第３ノードＮ３の電圧を初期化する期間と、保持キャパシタＣａを充電する期間とが含まれている。なお、以下においては、第３ノードＮ３の電圧（有機ＥＬ素子２１のアノード電圧）の初期化が行われる期間（時刻ｔ３～ｔ５の期間）を「アノード初期化期間」という。本実施形態においては、このアノード初期化期間によって第１端子初期化期間が実現される。
　＜３．駆動方法＞
　以下、本実施形態における駆動方法について説明する。上述したように、本実施形態に係る有機ＥＬ表示装置は、休止駆動を採用する表示装置である。従って、有機ＥＬ表示装置の動作中、図２１に示したように、通常駆動が行われる通常駆動期間と休止駆動が行われる休止駆動期間とが交互に現れる
　＜３．１　通常駆動期間＞
　図６に示すように、通常駆動期間には、１行目からｉ行目までの画素回路２０に対して順次にデータ電圧の書き込みを行うためのデータ書き込み期間ＴＷが１フレーム期間毎に現れる。なお、図６では、各行の画素回路２０に含まれる保持キャパシタＣａに対して実際にデータ電圧の書き込みが行われる期間を符号８１を付した網掛けで表している（図１および図７～図９も同様）。本実施形態においては、１フレーム期間は１２０分の１秒である。すなわち、１２０分の１秒毎にデータ書き込み期間ＴＷが現れる。換言すれば、通常駆動期間には、書き込み周波数も更新周波数も１２０Ｈｚとなる。
　＜３．２　休止駆動期間＞
　休止駆動を採用する従来の有機ＥＬ表示装置では、休止駆動期間には、例えば図７に示すように、通常駆動中の１フレーム期間（１２０分の１秒）に相当する長さのデータ書き込み期間ＴＷと通常駆動中の３フレーム期間（４０分の１秒）に相当する長さの休止期間ＴＰとが交互に繰り返されていた。換言すれば、１回のリフレッシュフレームＲＦと３回の休止フレームＰＦとが繰り返されていた。図７に示す例では、データ書き込み期間ＴＷにおける書き込み周波数は１２０Ｈｚとなっている。このようなデータ書き込み期間ＴＷの後に３フレーム期間に相当する長さの休止期間ＴＰを設けることによって、更新周波数は３０Ｈｚとなっている。
　これに対して、本実施形態においては、休止駆動期間には、図８に示すように、通常駆動中の２フレーム期間（６０分の１秒）に相当する長さのデータ書き込み期間ＴＷと通常駆動中の２フレーム期間（６０分の１秒）に相当する長さの休止期間ＴＰとが交互に繰り返される。なお、１回のデータ書き込み期間ＴＷに含まれる２回のリフレッシュフレームＲＦで画面全体の１回の書き換えが行われる。すなわち、図７に示す例とは異なり、データ書き込み期間ＴＷにおける書き込み周波数は６０Ｈｚとなっている。上述したように、通常駆動期間には、書き込み周波数は１２０Ｈｚとなっている。従って、本実施形態においては、通常駆動期間よりも休止駆動期間の方がデータ書き込み期間ＴＷに低い速度で画素回路２０へのデータ電圧の書き込みが行われる。また、画素回路２０の駆動時間（図５に示す各期間）を休止駆動期間には通常駆動期間よりも２倍の長さにすることができる。
　なお、ここでは通常駆動中の２フレーム期間に相当する長さのデータ書き込み期間ＴＷと通常駆動中の２フレーム期間に相当する長さの休止期間ＴＰとが交互に繰り返されるケース（図８参照）を例に挙げて説明したが、データ書き込み期間ＴＷの長さや休止期間ＴＰの長さはこれには限定されない。
　＜３．３　通常駆動と休止駆動との切り替え＞
　次に、通常駆動と休止駆動との切り替えが行われる際の動作について説明する。休止駆動を採用する従来の有機ＥＬ表示装置においては、図９に示すように、通常駆動期間から休止駆動期間に切り替わってもハイレベル電源電圧ＥＬＶＤＤの電圧値およびローレベル電源電圧ＥＬＶＳＳの電圧値に変化はない。休止駆動期間から通常駆動期間に切り替わる際も同様である。以上のように、休止駆動を採用する従来の有機ＥＬ表示装置においては、休止駆動期間と通常駆動期間とでＥＬ電源電圧の大きさは同じである。
　これに対して、本実施形態においては、上述したように、ローレベル電源電圧出力部７２は、休止駆動期間には通常駆動期間よりも高い電圧値のローレベル電源電圧ＥＬＶＳＳを出力する。従って、通常駆動期間から休止駆動期間に切り替わる際には、図１に示すようにローレベル電源電圧ＥＬＶＳＳの電圧値は上昇する。逆に、休止駆動期間から通常駆動期間に切り替わる際には、ローレベル電源電圧ＥＬＶＳＳの電圧値は低下する。以上より、この有機ＥＬ表示装置が動作している期間を通じて、図１０に示すように、通常駆動期間にはローレベル電源電圧ＥＬＶＳＳの電圧値は比較的低い値となり、休止駆動期間にはローレベル電源電圧ＥＬＶＳＳの電圧値は比較的高い値となる。これにより、休止駆動期間にはＥＬ電源電圧の大きさが通常駆動期間に比べて小さくなる。ＥＬ電力はＥＬ電源電圧の大きさに比例するので、休止駆動中のＥＬ電源電圧が小さくなることによってＥＬ電力が低減される。また、通常駆動期間における書き込み周波数が１２０Ｈｚであるのに対して、休止駆動期間における書き込み周波数は６０Ｈｚである。このように、休止駆動期間には、通常駆動期間に比べて書き込み周波数が低くなる。これに伴い、休止駆動期間におけるアノード初期化期間が、通常駆動期間におけるアノード初期化期間よりも長くなる。
　以上より、本実施形態においては、図１１に示すように、通常駆動を行うステップＳ１０と、通常駆動から休止駆動への切り替えを行うステップＳ２０と、休止駆動を行うステップＳ３０と、休止駆動から通常駆動への切り替えを行うステップＳ４０とからなる一連の動作が繰り返されると考えることができる。これに関し、ステップＳ１０では各画素回路２０に含まれる保持キャパシタＣａへのデータ電圧の書き込みが１フレーム期間毎に行われるようデータ信号線Ｄ（１）～Ｄ（ｊ）と第１走査信号線ＮＳ（１）～ＮＳ（ｉ）と第２走査信号線ＰＳ（１）～ＰＳ（ｉ）と発光制御線ＥＭ（１）～ＥＭ（ｉ）とが駆動され、ステップＳ２０ではローレベル電源電圧ＥＬＶＳＳの電圧値が高められ、ステップＳ３０では各画素回路２０に含まれる保持キャパシタＣａへのデータ電圧の書き込みが行われるデータ書き込み期間ＴＷと各画素回路２０に含まれる保持キャパシタＣａへのデータ電圧の書き込みが行われない休止期間ＴＰとが交互に現れるようデータ信号線Ｄ（１）～Ｄ（ｊ）と第１走査信号線ＮＳ（１）～ＮＳ（ｉ）と第２走査信号線ＰＳ（１）～ＰＳ（ｉ）と発光制御線ＥＭ（１）～ＥＭ（ｉ）とが駆動され、ステップＳ４０ではローレベル電源電圧ＥＬＶＳＳの電圧値が低くされる。
　なお、上記ステップＳ１０によって通常駆動ステップが実現され、上記ステップＳ２０によってローレベル電源電圧上昇ステップが実現され、上記ステップＳ３０によって休止駆動ステップが実現され、上記ステップＳ４０によってローレベル電源電圧低下ステップが実現される。
　＜４．ＥＬ電力低減の具体例＞
　ＥＬ電力低減の具体例について説明する。
　通常駆動期間には、ハイレベル電源電圧ＥＬＶＤＤ、ローレベル電源電圧ＥＬＶＳＳ、および初期化電圧Ｖｉｎｉが次のように設定される。
　ＥＬＶＤＤ＝４．６Ｖ
　ＥＬＶＳＳ＝－５．５Ｖ
　Ｖｉｎｉ＝－５．５Ｖ
　休止駆動期間には、ハイレベル電源電圧ＥＬＶＤＤ、ローレベル電源電圧ＥＬＶＳＳ、および初期化電圧Ｖｉｎｉが次のように設定される。
　ＥＬＶＤＤ＝４．６Ｖ
　ＥＬＶＳＳ＝－４．４Ｖ
　Ｖｉｎｉ＝－４．４Ｖ
　一定期間に消費されるＥＬ電力Ｐは、ＥＬ電源電圧（ハイレベル電源電圧ＥＬＶＤＤとローレベル電源電圧ＥＬＶＳＳとの差）に比例する。より詳しくは、一定期間に流れる駆動電流をＩとすると、当該一定期間に消費されるＥＬ電力Ｐは次式（１）で表される。
　Ｐ＝（ＥＬＶＤＤ－ＥＬＶＳＳ）×Ｉ　・・・（１）
　上式（１）に基づき、通常駆動期間における一定期間のＥＬ電力は“１０．１×Ｉ”となり、休止駆動期間における一定期間のＥＬ電力は“９．０×Ｉ”となる。従って、次式（２）から把握されるように、本実施形態の駆動方法を採用することによって、休止駆動期間中のＥＬ電力は従来と比較して約１１％低減される。
　（（１０．１－９．０）／１０．１）×１００＝１０．８９　・・・（２）
　＜５．効果＞
　本実施形態によれば、休止駆動期間にはローレベル電源電圧ＥＬＶＳＳの電圧値が通常駆動期間よりも高い値に設定される。また、通常駆動期間には書き込み周波数が１２０Ｈｚとなるのに対して、休止駆動期間には書き込み周波数は６０Ｈｚとなる。従って、休止駆動中のデータ書き込み期間ＴＷの長さは、通常駆動中の２フレーム期間に相当する長さとなる。それ故、休止駆動中の消灯期間は、通常駆動中の消灯期間よりも長くなる。すなわち、休止駆動中には、アノード初期化期間が通常駆動中よりも長くなる。換言すれば、休止駆動期間におけるアノード初期化期間が従来よりも長くなる。その結果、休止駆動期間には、ローレベル電源電圧ＥＬＶＳＳの電圧値が通常駆動期間よりも高い値に設定されていても、黒表示が行われる画素において図１２で符号８４を付した部分に示すように消灯期間８２中に第３ノードＮ３の電圧Ｖ（Ｎ３）が充分に低下する。それ故、図１２で符号８５を付した部分に示すように、発光期間８３の終了時点においても第３ノードＮ３の電圧Ｖ（Ｎ３）は有機ＥＬ素子２１の発光閾値電圧Ｖｅ以下で維持される。従って、黒浮きは発生しない。
　ところで、書き込み周波数を低くするほどアノード初期化期間が長くなるので、図１３に示すように、書き込み周波数を低くするほどローレベル電源電圧ＥＬＶＳＳの電圧値を高くすることができる。また、ローレベル電源電圧ＥＬＶＳＳの電圧値を高くするほどＥＬ電力は低減される。従って、図１４に示すように、書き込み周波数を低くするほどＥＬ電力は低減される。本実施形態においては休止駆動期間における書き込み周波数が従来よりも低くされるので、従来と比較してＥＬ電力が低減される。
　図１５は、通常駆動と従来の休止駆動と本実施形態の休止駆動とで消費電力を比較した図である。従来の休止駆動によれば、通常駆動に比べてアナログ電力およびロジック電力は低減される。しかしながら、ＥＬ電力については、ほとんど低減されない。これに対して、本実施形態の休止駆動によれば、アナログ電力およびロジック電力に加えてＥＬ電力についても通常駆動に比べて低減される。このように、本実施形態によれば、装置全体で消費される電力の大部分を占めているＥＬ電力を低減することが可能となる。
　以上より、本実施形態によれば、黒浮きの発生を防止しつつ従来よりも消費電力を低減することのできる有機ＥＬ表示装置が実現される。
　＜６．変形例＞
　以下、上記実施形態の変形例を説明する。
　＜６．１　第１の変形例＞
　上記実施形態によれば、データ書き込み期間ＴＷが通常駆動中よりも休止駆動中の方が長くなる。図４に示す構成の画素回路２０が採用されている場合（駆動トランジスタＴ４がＰ型トランジスタである場合）には黒色に対応するデータ電圧は比較的高い電圧とされ白色に対応するデータ電圧は比較的低い電圧とされるところ、データ電圧の書き込みを行う期間が長くなると、黒色に対応するデータ電圧を本来よりも低い電圧に設定することが可能となる。黒色に対応するデータ電圧を本来よりも低い電圧に設定した場合、データ電圧の書き込み時に閾値電圧補償トランジスタＴ２の制御端子に印加するハイレベル電圧（第１走査信号のハイレベル電圧）を本来よりも低い電圧に設定することができる。
　そこで、本変形例においては、休止駆動期間には、ローレベル電源電圧ＥＬＶＳＳの電圧値が通常駆動期間よりも高い値に設定されるのに加えて、ドライバ（ゲートドライバ３００、エミッションドライバ４００）のハイレベル電源電圧ＤＶＤＤの電圧値が通常駆動期間よりも低い値に設定される。これにより、休止駆動期間には、ドライバの動作に起因する電力（アナログ電力）の消費量が従来よりも低減され、上記実施形態よりも更に消費電力低減の効果が得られる。
　以下、本変形例によるアナログ電力低減の具体例について説明する。
　通常駆動期間には、ドライバのハイレベル電源電圧ＤＶＤＤおよびドライバのローレベル電源電圧ＤＶＳＳが次のように設定される。
　ＤＶＤＤ＝６．５Ｖ
　ＤＶＳＳ＝－８．０Ｖ
　休止駆動期間には、ドライバのハイレベル電源電圧ＤＶＤＤおよびドライバのローレベル電源電圧ＤＶＳＳが次のように設定される。
　ＤＶＤＤ＝６．０Ｖ
　ＤＶＳＳ＝－８．０Ｖ
　ドライバで消費されるアナログ電力は、ハイレベル電源電圧ＤＶＤＤとローレベル電源電圧ＤＶＳＳとの差の２乗に比例する。Ｋを比例係数とすると、通常駆動期間における一定期間のアナログ電力は“（６．５＋８．０）2×Ｋ”となり、休止駆動期間における一定期間のアナログ電力は“（６．０＋８．０）2×Ｋ”となる。従って、次式（３）から把握されるように、本変形例の手法を採用することによって、休止駆動期間中のアナログ電力は従来と比較して約７％低減される。
　（（１４．５2－１４．０2）／１４．５2）×１００＝６．７８　・・・（３）
　なお、ドライバのハイレベル電源電圧ＤＶＤＤが第１電源電圧に相当し、ドライバのローレベル電源電圧ＤＶＳＳが第２電源電圧に相当する。
　＜６．２　第２の変形例＞
　上記実施形態においては、黒浮きの発生を防止するために、書き込み周波数が休止駆動期間には通常駆動期間よりも低くされていた。しかしながら、通常駆動期間と休止駆動期間とで書き込み周波数を同じにすることもできる。これについて、以下に説明する。
　図１６は、本変形例における駆動方法について説明するための信号波形図である。本変形例においても、休止駆動期間におけるアノード初期化期間を通常駆動期間におけるアノード初期化期間よりも長くする。そして、その延長分に相当する期間だけデータ書き込み期間ＴＷを本来よりも長くするとともに休止期間ＴＰを本来よりも短くする。より詳しくは、休止駆動期間におけるアノード初期化期間と通常駆動期間におけるアノード初期化期間との差を「初期化延長期間」と定義すると、通常駆動期間における１フレーム期間に初期化延長期間ΔＴを加えた長さのデータ書き込み期間ＴＷと、通常駆動期間における１フレーム期間から初期化延長期間ΔＴを減じた長さの期間と通常駆動期間におけるＮフレーム期間（Ｎは整数である）（図１６では、Ｎは２である）に相当する長さの期間とからなる休止期間ＴＰとが交互に現れるように、休止駆動が行われる。
　本変形例においても、休止駆動期間におけるアノード初期化期間が従来よりも長くなる。その結果、休止駆動中のローレベル電源電圧ＥＬＶＳＳの電圧値が通常駆動中のローレベル電源電圧ＥＬＶＳＳの電圧値よりも高い値に設定されていても、黒表示が行われる画素において休止駆動期間の消灯期間８２中に第３ノードＮ３の電圧Ｖ（Ｎ３）が充分に低下する。それ故、休止駆動期間の発光期間８３の終了時点においても第３ノードＮ３の電圧Ｖ（Ｎ３）は有機ＥＬ素子２１の発光閾値電圧Ｖｅ以下で維持される。従って、黒浮きは発生しない。このように、通常駆動期間と休止駆動期間とでデータ電圧の書き込み周波数を同じにしても、黒浮きの発生を防止しつつ従来よりも消費電力を低減することが可能となる。
　＜７．その他＞
　上記実施形態（変形例を含む）では有機ＥＬ表示装置を例に挙げて説明したが、これには限定されず、無機ＥＬ表示装置、ＱＬＥＤ表示装置などにも本発明を適用することができる。
　また、上記実施形態（変形例を含む）ではローレベル電源電圧ＥＬＶＳＳの電圧値と初期化電圧Ｖｉｎｉの電圧値とが同じ値となっている例を挙げて説明したが、ローレベル電源電圧ＥＬＶＳＳの電圧値と初期化電圧Ｖｉｎｉの電圧値とは異なる値であっても良い。この場合にも、休止駆動期間の発光期間８３（図１２参照）の終了時点に第３ノードＮ３の電圧Ｖ（Ｎ３）が有機ＥＬ素子２１の発光閾値電圧Ｖｅを超えないように初期化電圧Ｖｉｎｉの電圧値が設定されていれば、休止駆動中のローレベル電源電圧ＥＬＶＳＳの電圧値を通常駆動中のローレベル電源電圧ＥＬＶＳＳの電圧値よりも高い値に設定することによって、上述したようにＥＬ電力低減の効果が得られる。
６…有機ＥＬ表示パネル
２０…画素回路
２１…有機ＥＬ素子
７２…ローレベル電源電圧出力部
２００…表示部
Ｎ１～Ｎ３…第１～第３ノード
Ｔ１…第１初期化トランジスタ
Ｔ２…閾値電圧補償トランジスタ
Ｔ３…書き込み制御トランジスタ
Ｔ４…駆動トランジスタ
Ｔ５…電源供給制御トランジスタ
Ｔ６…発光制御トランジスタ
Ｔ７…第２初期化トランジスタ
ＥＬＶＤＤ…ハイレベル電源電圧
ＥＬＶＳＳ…ローレベル電源電圧
Ｖｉｎｉ…初期化電圧
ＴＰ…休止期間
ＴＷ…データ書き込み期間
ＲＦ…リフレッシュフレーム
ＰＦ…休止フレーム

Claims (11)

  1. 　データ電圧を伝達する複数のデータ信号線と、前記複数のデータ信号線に交差する複数の走査信号線と、前記複数のデータ信号線に交差する複数の発光制御線と、電流によって駆動される表示素子を含みハイレベル電源電圧とローレベル電源電圧とが与えられる複数の画素回路とを備えた表示装置の駆動方法であって、
    　各画素回路は、
    　　第１端子と、前記ローレベル電源電圧が与えられる第２端子とを有する前記表示素子と、
    　　制御端子と第１導通端子と第２導通端子とを有し、前記表示素子と直列に設けられた駆動トランジスタと、
    　　一端が前記駆動トランジスタの制御端子に接続されたキャパシタと、
    　　前記複数の発光制御線の１つに接続された制御端子と、前記駆動トランジスタの第２導通端子に接続された第１導通端子と、前記表示素子の第１端子に接続された第２導通端子とを有する発光制御トランジスタと、
    　　前記複数の走査信号線の１つに接続された制御端子と、前記駆動トランジスタの制御端子に接続された第１導通端子と、初期化電圧が与えられる第２導通端子とを有する第１初期化トランジスタと、
    　　前記複数の走査信号線の１つに接続された制御端子と、前記表示素子の第１端子に接続された第１導通端子と、前記初期化電圧が与えられる第２導通端子とを有する第２初期化トランジスタと
    を含み、
    　前記駆動方法は、
    　　各画素回路に含まれる前記キャパシタへの前記データ電圧の書き込みが１フレーム期間毎に行われるよう前記複数のデータ信号線と前記複数の走査信号線と前記複数の発光制御線とを駆動する通常駆動ステップと、
    　　各画素回路に含まれる前記キャパシタへの前記データ電圧の書き込みが行われるデータ書き込み期間と各画素回路に含まれる前記キャパシタへの前記データ電圧の書き込みが行われない休止期間とが交互に現れるよう前記複数のデータ信号線と前記複数の走査信号線と前記複数の発光制御線とを駆動する休止駆動ステップと、
    　　前記通常駆動ステップが行われる通常駆動期間から前記休止駆動ステップが行われる休止駆動期間に切り替わる際に前記ローレベル電源電圧の電圧値を上昇させるローレベル電源電圧上昇ステップと、
    　　前記休止駆動期間から前記通常駆動期間に切り替わる際に前記ローレベル電源電圧の電圧値を低下させるローレベル電源電圧低下ステップと
    を含み、
    　各画素回路に含まれる前記キャパシタへの前記データ電圧の書き込みが行われる際には、前記表示素子の第１端子の電圧を初期化するために前記第２初期化トランジスタをオン状態で維持する第１端子初期化期間が設けられ、
    　前記休止駆動期間における前記第１端子初期化期間は、前記通常駆動期間における前記第１端子初期化期間よりも長いことを特徴とする、駆動方法。
  2. 　前記休止駆動期間に各画素回路に含まれる前記キャパシタへの前記データ電圧の書き込みを行う際の書き込み周波数は、前記通常駆動期間に各画素回路に含まれる前記キャパシタへの前記データ電圧の書き込みを行う際の書き込み周波数よりも低いことを特徴とする、請求項１に記載の駆動方法。
  3. 　前記休止駆動期間における前記データ書き込み期間は、前記通常駆動期間における前記データ書き込み期間の２倍の長さであることを特徴とする、請求項２に記載の駆動方法。
  4. 　前記通常駆動期間に各画素回路に含まれる前記キャパシタへの前記データ電圧の書き込みが行われる際の書き込み周波数と前記休止駆動期間に各画素回路に含まれる前記キャパシタへの前記データ電圧の書き込みが行われる際の書き込み周波数とは同じであって、
    　前記休止駆動ステップでは、前記休止駆動期間における前記第１端子初期化期間と前記通常駆動期間における前記第１端子初期化期間との差である初期化延長期間を前記通常駆動期間における１フレーム期間に加えた長さの前記データ書き込み期間と、前記通常駆動期間における１フレーム期間から前記初期化延長期間を減じた長さの期間とＮを整数として前記通常駆動期間におけるＮフレーム期間に相当する長さの期間とからなる前記休止期間とが交互に現れることを特徴とする、請求項１に記載の駆動方法。
  5. 　前記初期化電圧の電圧値と前記ローレベル電源電圧の電圧値とは等しい値に設定されていることを特徴とする、請求項１から４までのいずれか１項に記載の駆動方法。
  6. 　前記表示装置は、前記複数のデータ信号線と前記複数の走査信号線と前記複数の発光制御線とを駆動する画素駆動部を備え、
    　黒色に対応する前記データ電圧の電圧値は、白色に対応する前記データ電圧の電圧値よりも高い値に設定され、かつ、前記休止駆動期間には前記通常駆動期間よりも低い値に設定され、
    　前記画素駆動部の動作用の電源電圧として、前記画素駆動部にはハイレベルの第１電源電圧とローレベルの第２電源電圧とが与えられ、
    　前記第１電源電圧の電圧値は、前記休止駆動期間には前記通常駆動期間よりも低い値に設定されることを特徴とする、請求項１から５までのいずれか１項に記載の駆動方法。
  7. 　前記第１端子初期化期間は、前記発光制御トランジスタをオフ状態で維持する消灯期間の一部の期間であることを特徴とする、請求項１から６までのいずれか１項に記載の駆動方法。
  8. 　電流によって駆動される表示素子を含みハイレベル電源電圧とローレベル電源電圧とが与えられる複数の画素回路を備えた表示装置であって、
    　データ電圧を伝達する複数のデータ信号線と、
    　前記複数のデータ信号線に交差する複数の走査信号線と、
    　前記複数のデータ信号線に交差する複数の発光制御線と、
    　前記複数のデータ信号線と前記複数の走査信号線と前記複数の発光制御線とを駆動する画素駆動部と、
    　前記ローレベル電源電圧を出力するローレベル電源電圧出力部と
    を備え、
    　各画素回路は、
    　　第１端子と、前記ローレベル電源電圧が与えられる第２端子とを有する前記表示素子と、
    　　制御端子と第１導通端子と第２導通端子とを有し、前記表示素子と直列に設けられた駆動トランジスタと、
    　　一端が前記駆動トランジスタの制御端子に接続されたキャパシタと、
    　　前記複数の発光制御線の１つに接続された制御端子と、前記駆動トランジスタの第２導通端子に接続された第１導通端子と、前記表示素子の第１端子に接続された第２導通端子とを有する発光制御トランジスタと、
    　　前記複数の走査信号線の１つに接続された制御端子と、前記駆動トランジスタの制御端子に接続された第１導通端子と、初期化電圧が与えられる第２導通端子とを有する第１初期化トランジスタと、
    　　前記複数の走査信号線の１つに接続された制御端子と、前記表示素子の第１端子に接続された第１導通端子と、前記初期化電圧が与えられる第２導通端子とを有する第２初期化トランジスタと
    を含み、
    　前記画素駆動部は、
    　　通常駆動期間には、各画素回路に含まれる前記キャパシタへの前記データ電圧の書き込みが１フレーム期間毎に行われるよう、前記複数のデータ信号線と前記複数の走査信号線と前記複数の発光制御線とを駆動し、
    　　休止駆動期間には、各画素回路に含まれる前記キャパシタへの前記データ電圧の書き込みが行われるデータ書き込み期間と各画素回路に含まれる前記キャパシタへの前記データ電圧の書き込みが行われない休止期間とが交互に現れるよう、前記複数のデータ信号線と前記複数の走査信号線と前記複数の発光制御線とを駆動し、
    　前記ローレベル電源電圧出力部は、前記休止駆動期間には前記通常駆動期間よりも高い電圧値の前記ローレベル電源電圧を出力し、
    　各画素回路に含まれる前記キャパシタへの前記データ電圧の書き込みが行われる際には、前記表示素子の第１端子の電圧を初期化するために前記第２初期化トランジスタをオン状態で維持する第１端子初期化期間が設けられ、
    　前記休止駆動期間における前記第１端子初期化期間は、前記通常駆動期間における前記第１端子初期化期間よりも長いことを特徴とする、表示装置。
  9. 　各画素回路は、
    　　前記複数の走査信号線の１つに接続された制御端子と、前記複数のデータ信号線の１つに接続された第１導通端子と、前記駆動トランジスタの第１導通端子に接続された第２導通端子とを有する書き込み制御トランジスタと、
    　　前記複数の走査信号線の１つに接続された制御端子と、前記駆動トランジスタの第２導通端子に接続された第１導通端子と、前記駆動トランジスタの制御端子に接続された第２導通端子とを有する閾値電圧補償トランジスタと、
    　　前記複数の発光制御線の１つに接続された制御端子と、前記ハイレベル電源電圧が与えられる第１導通端子と、前記駆動トランジスタの第１導通端子に接続された第２導通端子とを有する電源供給制御トランジスタと
    を更に含むことを特徴とする、請求項８に記載の表示装置。
  10. 　前記第１初期化トランジスタと前記第２初期化トランジスタと前記閾値電圧補償トランジスタとは、酸化物半導体によりチャネル層が形成された薄膜トランジスタであって、
    　前記駆動トランジスタと前記発光制御トランジスタと前記書き込み制御トランジスタと前記電源供給制御トランジスタとは、低温ポリシリコンによりチャネル層が形成された薄膜トランジスタであって、
    　前記複数の走査信号線は、複数の第１走査信号線と複数の第２走査信号線とからなり、
    　前記閾値電圧補償トランジスタの制御端子は、前記複数の第１走査信号線の１つに接続され、
    　前記書き込み制御トランジスタの制御端子は、前記複数の第２走査信号線の１つに接続され、
    　前記第１初期化トランジスタの制御端子は、前記複数の第１走査信号線の１つに接続され、
    　前記第２初期化トランジスタの制御端子は、前記複数の第１走査信号線の１つに接続されていることを特徴とする、請求項９に記載の表示装置。
  11. 　前記初期化電圧の電圧値と前記ローレベル電源電圧の電圧値とは等しい値に設定され、
    　前記ローレベル電源電圧出力部から出力された前記ローレベル電源電圧が前記初期化電圧として前記第２初期化トランジスタの第２導通端子に与えられることを特徴とする、請求項８から１０までのいずれか１項に記載の表示装置。
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