JP7357165B2 - 表示装置 - Google Patents

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Description

以下の開示は、表示装置に関し、より詳しくは、有機ＥＬ素子などの電流によって駆動される表示素子を含む画素回路を備える表示装置に関する。
近年、有機ＥＬ素子を含む画素回路を備えた有機ＥＬ表示装置が実用化されている。有機ＥＬ素子は、ＯＬＥＤ（Organic Light-Emitting Diode）とも呼ばれており、それに流れる電流に応じた輝度で発光する自発光型の表示素子である。このように有機ＥＬ素子は自発光型の表示素子であるので、有機ＥＬ表示装置は、バックライトおよびカラーフィルタなどを要する液晶表示装置に比べて、容易に薄型化・低消費電力化・高輝度化などを図ることができる。
有機ＥＬ表示装置の画素回路に関し、有機ＥＬ素子への電流の供給を制御するための駆動トランジスタとして、典型的には薄膜トランジスタ（ＴＦＴ）が採用される。しかしながら、薄膜トランジスタについては、その特性にばらつきが生じやすい。具体的には、閾値電圧にばらつきが生じやすい。表示部内に設けられている駆動トランジスタに閾値電圧のばらつきが生じると、輝度のばらつきが生じるので表示品位が低下する。そこで、従来より、閾値電圧のばらつきを補償する各種処理（補償処理）が提案されている。
補償処理の方式としては、駆動トランジスタの閾値電圧の情報を保持するためのキャパシタを画素回路内に設けることによって補償処理を行う内部補償方式と、例えば所定条件下で駆動トランジスタに流れる電流の大きさを画素回路の外部に設けられた回路で測定してその測定結果に基づいて映像信号を補正することによって補償処理を行う外部補償方式とが知られている。
補償処理に内部補償方式を採用した有機ＥＬ表示装置の画素回路として、例えば図２８に示すような、１個の有機ＥＬ素子９１と７個のトランジスタＴ９１～Ｔ９７と１個の保持キャパシタＣ９とを含む画素回路９０が知られている。画素回路９０内のトランジスタＴ９１～Ｔ９７のチャネルのタイプは全てＰ型（ｐチャネル型）である。また、典型的には、画素回路９０内のトランジスタＴ９１～Ｔ９７には、低温ポリシリコンによってチャネル層が形成されている薄膜トランジスタ（以下、「ＬＴＰＳ－ＴＦＴ」という。）が採用されている。ＬＴＰＳ－ＴＦＴについては、移動度が高いので高速駆動が可能であるという利点やパネルの狭額縁化を実現しやすいという利点がある。
データ信号Ｄ（ｍ）に基づき画素回路９０内の保持キャパシタＣ９の充電を行う際には、まず、トランジスタＴ９１をオン状態にすることによって駆動トランジスタ（トランジスタＴ９４）のゲート電圧の初期化が行われる。その後、トランジスタＴ９２，Ｔ９３をオン状態にすることによって、保持キャパシタＣ９へのデータ信号Ｄ（ｍ）の書き込みが行われる。その際、図２９で符号９２を付した矢印で示すように、電流が供給される。すなわち、駆動トランジスタ（トランジスタＴ９４）を介して保持キャパシタＣ９の充電が行われる。一般に高い分解能が得られるよう駆動トランジスタの電流駆動能力は低くされているので、駆動トランジスタにＬＴＰＳ－ＴＦＴが採用されていても、保持キャパシタＣ９の充電時間を短くすることは困難である。仮に駆動周波数を１２０Ｈｚとするような高周波駆動（高速駆動）を採用した場合、充電不足に起因して表示品位が低下するおそれがある。
そこで、画素回路に関し、駆動トランジスタを介さずに保持キャパシタの充電が行われるよう、データ信号線に接続されたノードと駆動トランジスタの制御端子（ゲート端子）に接続されたノードとの間に保持キャパシタを設けた構成が提案されている（例えば、日本の特開２０１４－１３９６９６号公報を参照）。
また、近年、表示装置に関して、低消費電力化の要求が高まっている。そこで、表示画面に変化がないときなどに駆動周波数を例えば１Ｈｚとする低周波駆動（低速駆動）を行う表示装置が開発されている。これに関し、ＬＴＰＳ－ＴＦＴについては比較的大きなリーク電流（オフリーク）が生じるので、図２８に示した構成の画素回路９０が採用されていると低周波駆動が行われた際にリーク電流によって保持キャパシタＣ９の充電電圧が変化するおそれがある。すなわち、低周波駆動が行われた際に表示品位が低下することが懸念される。
そこで、米国特許第１０３０４３７８号明細書には、低周波駆動が行われた際のリーク電流の発生を防止するために、画素回路内の一部の薄膜トランジスタに酸化物半導体によってチャネル層が形成されている薄膜トランジスタ（以下、「酸化物ＴＦＴ」という。）を用いることが記載されている。酸化物ＴＦＴは、リーク電流（オフリーク）が極めて小さいという長所を有しており、近年、表示装置の画素回路や駆動回路を構成する薄膜トランジスタへの採用が増加しつつある。酸化物ＴＦＴのチャネル層を形成する酸化物半導体は、例えば、インジウム、ガリウム、亜鉛、および酸素によって構成されている。
日本の特開２０１４－１３９６９６号公報 米国特許第１０３０４３７８号明細書
ところで、近年、例えば１～１２０Ｈｚの間の様々な周波数で動作可能な画素回路（換言すれば、高周波駆動および低周波駆動の双方に対応可能な画素回路）を備えた表示装置の開発が行われている。上述の米国特許第１０３０４３７８号明細書に記載された構成によれば、表示品位の低下を引き起こすことなく低周波駆動を行うことは可能である。しかしながら、図２８に示した構成と同様、保持キャパシタの充電は駆動トランジスタを介して行われる。それ故、高周波駆動を採用した場合に充電不足に起因して表示品位が低下するおそれがある。
そこで、以下の開示は、表示品位の低下を引き起こすことなく高周波駆動および低周波駆動の双方を可能ならしめる画素回路を備えた表示装置を実現することを目的とする。
本開示のいくつかの実施形態に係る表示装置は、電流によって駆動される表示素子を含む画素回路を備えた表示装置であって、
複数行×複数列の前記画素回路と、対応する列の前記画素回路にデータ信号を供給するための複数のデータ信号線と、対応する行の前記画素回路への前記データ信号の書き込みを制御するための複数の走査信号線と、対応する行の前記画素回路に含まれる前記表示素子に電流を供給するか否かを制御するための複数の発光制御線と、ハイレベル電源電圧を供給する第１電源線と、ローレベル電源電圧を供給する第２電源線と、基準電圧を供給する基準電源線とを含む表示部を備え、
前記画素回路は、
第１制御ノードと、
第２制御ノードと、
第１端子と、前記第２電源線に接続された第２端子とを有する前記表示素子と、
前記複数の走査信号線の１つに接続された制御端子と、前記第１電源線に接続された第１導通端子と、前記第１制御ノードに接続された第２導通端子とを有する第１初期化トランジスタと、
前記複数の走査信号線の１つに接続された制御端子と、前記第１制御ノードに接続された第１導通端子と、第２導通端子とを有する閾値電圧補償トランジスタと、
前記複数の走査信号線の１つに接続された制御端子と、前記複数のデータ信号線の１つに接続された第１導通端子と、前記第２制御ノードに接続された第２導通端子とを有する書き込み制御トランジスタと、
前記第１制御ノードに接続された制御端子と、前記閾値電圧補償トランジスタの第２導通端子に接続された第１導通端子と、前記表示素子の第１端子に接続された第２導通端子とを有する駆動トランジスタと、
前記複数の発光制御線の１つに接続された制御端子と、前記第１電源線に接続された第１導通端子と、前記駆動トランジスタの第１導通端子に接続された第２導通端子とを有する第１発光制御トランジスタと、
前記複数の走査信号線の１つに接続された制御端子と、前記第２制御ノードに接続された第１導通端子と、前記表示素子の第１端子に接続された第２導通端子とを有する第２発光制御トランジスタと、
制御端子と、前記表示素子の第１端子に接続された第１導通端子と、前記基準電源線に接続された第２導通端子とを有する第２初期化トランジスタと、
前記第１制御ノードに接続された第１電極と、前記第２制御ノードに接続された第２電極とを有する保持キャパシタと
を含み、
前記第１初期化トランジスタのチャネル層および前記閾値電圧補償トランジスタのチャネル層は、酸化物半導体によって形成されている。
本開示の他のいくつかの実施形態に係る表示装置は、電流によって駆動される表示素子を含む画素回路を備えた表示装置であって、
複数行×複数列の前記画素回路と、対応する列の前記画素回路にデータ信号を供給するための複数のデータ信号線と、対応する行の前記画素回路への前記データ信号の書き込みを制御するための複数の走査信号線と、対応する行の前記画素回路に含まれる前記表示素子に電流を供給するか否かを制御するための複数の発光制御線と、ハイレベル電源電圧を供給する第１電源線と、ローレベル電源電圧を供給する第２電源線と、基準電圧を供給する基準電源線とを含む表示部を備え、
前記画素回路は、
第１制御ノードと、
第２制御ノードと、
第１端子と、前記第２電源線に接続された第２端子とを有する前記表示素子と、
前記複数の走査信号線の１つに接続された制御端子と、前記第１電源線に接続された第１導通端子と、前記第１制御ノードに接続された第２導通端子とを有する第１初期化トランジスタと、
前記複数の走査信号線の１つに接続された制御端子と、前記第１制御ノードに接続された第１導通端子と、第２導通端子とを有する閾値電圧補償トランジスタと、
前記複数の走査信号線の１つに接続された制御端子と、前記複数のデータ信号線の１つに接続された第１導通端子と、前記第２制御ノードに接続された第２導通端子とを有する書き込み制御トランジスタと、
前記第１制御ノードに接続された制御端子と、前記閾値電圧補償トランジスタの第２導通端子に接続された第１導通端子と、前記表示素子の第１端子に接続された第２導通端子とを有する駆動トランジスタと、
前記複数の発光制御線の１つに接続された制御端子と、前記第１電源線に接続された第１導通端子と、前記駆動トランジスタの第１導通端子に接続された第２導通端子とを有する第１発光制御トランジスタと、
前記複数の走査信号線の１つに接続された制御端子と、前記第２制御ノードに接続された第１導通端子と、前記表示素子の第１端子に接続された第２導通端子とを有する第２発光制御トランジスタと、
制御端子と、前記表示素子の第１端子に接続された第１導通端子と、前記基準電源線に接続された第２導通端子とを有する第２初期化トランジスタと、
前記第１制御ノードに接続された第１電極と、前記第２制御ノードに接続された第２電極とを有する保持キャパシタと
を含む。
本開示のさらに他のいくつかの実施形態に係る表示装置は、電流によって駆動される表示素子を含む画素回路を備えた表示装置であって、
複数行×複数列の前記画素回路と、対応する列の前記画素回路にデータ信号を供給するための複数のデータ信号線と、対応する行の前記画素回路への前記データ信号の書き込みを制御するための複数の走査信号線と、対応する行の前記画素回路に含まれる前記表示素子に電流を供給するか否かを制御するための複数の発光制御線と、ハイレベル電源電圧を供給する第１電源線と、ローレベル電源電圧を供給する第２電源線と、初期化電圧を供給する初期化電源線と、基準電圧を供給する基準電源線とを含む表示部を備え、
前記画素回路は、
第１制御ノードと、
第２制御ノードと、
第１端子と、前記第２電源線に接続された第２端子とを有する前記表示素子と、
前記複数の走査信号線の１つに接続された制御端子と、前記基準電源線に接続された第１導通端子と、前記第２制御ノードに接続された第２導通端子とを有する第１初期化トランジスタと、
前記複数の走査信号線の１つに接続された制御端子と、前記第１制御ノードに接続された第１導通端子と、第２導通端子とを有する閾値電圧補償トランジスタと、
前記複数の走査信号線の１つに接続された制御端子と、前記複数のデータ信号線の１つに接続された第１導通端子と、前記第２制御ノードに接続された第２導通端子とを有する書き込み制御トランジスタと、
前記第１制御ノードに接続された制御端子と、前記第１電源線に接続された第１導通端子と、前記閾値電圧補償トランジスタの第２導通端子に接続された第２導通端子とを有する駆動トランジスタと、
前記複数の発光制御線の１つに接続された制御端子と、前記駆動トランジスタの第２導通端子に接続された第１導通端子と、前記表示素子の第１端子に接続された第２導通端子とを有する第１発光制御トランジスタと、
前記複数の発光制御線の１つに接続された制御端子と、前記表示素子の第１端子に接続された第１導通端子と、前記初期化電源線に接続された第２導通端子とを有する第２発光制御トランジスタと、
前記複数の走査信号線の１つに接続された制御端子と、前記第１制御ノードに接続された第１導通端子と、前記初期化電源線に接続された第２導通端子とを有する第２初期化トランジスタと、
前記第１制御ノードに接続された第１電極と、前記第２制御ノードに接続された第２電極とを有する保持キャパシタと
を含み、
前記閾値電圧補償トランジスタのチャネル層および前記第２初期化トランジスタのチャネル層は、酸化物半導体によって形成され、
前記第１初期化トランジスタの制御端子と前記第２初期化トランジスタの制御端子とは異なる走査信号線に接続され、
前記第１初期化トランジスタの制御端子と前記閾値電圧補償トランジスタの制御端子と前記書き込み制御トランジスタの制御端子とは同じ走査信号線に接続され、
各フレーム期間において、前記第２初期化トランジスタの制御端子に接続された走査信号線に印加される走査信号が所定期間ハイレベルで維持された後、前記第１初期化トランジスタの制御端子と前記閾値電圧補償トランジスタの制御端子と前記書き込み制御トランジスタの制御端子とに接続された走査信号線に印加される走査信号が所定期間ハイレベルで維持される。
本開示のいくつかの実施形態によれば、画素回路の構成に関し、書き込み制御トランジスタを介してデータ信号線に接続された第２制御ノードと駆動トランジスタの制御端子に接続された第１制御ノードとの間に保持キャパシタが設けられる。このような構成により、保持キャパシタの充電は駆動トランジスタを介さずに行われる。すなわち、保持キャパシタの充電は速やかに行われる。また、データ信号の電圧は閾値電圧補償トランジスタがオン状態からオフ状態に変化する時点までに確定していれば良いので、データ信号の波形変化に大きな遅延が生じない限り表示品位は低下しない。以上より、例えば駆動周波数を１２０Ｈｚとするような高周波駆動（高速駆動）が行われても、良好な表示品位が維持される。また、第１制御ノードに導通端子が接続されたトランジスタ（第１制御ノードに第２導通端子が接続された第１初期化トランジスタおよび第１制御ノードに第１導通端子が接続された閾値電圧補償トランジスタ）については、チャネル層が酸化物半導体によって形成されている。それ故、それらのトランジスタでのリーク電流の発生が防止される。従って、例えば駆動周波数を１Ｈｚとするような低周波駆動（低速駆動）が行われても、リーク電流に起因して表示品位が低下することはない。すなわち、良好な表示品位が維持される。以上より、表示品位の低下を引き起こすことなく高周波駆動および低周波駆動の双方を可能ならしめる画素回路を備えた表示装置が実現される。
第１の実施形態において、第ｎ行第ｍ列の画素回路の構成を示す回路図である。 上記第１の実施形態に係る有機ＥＬ表示装置の全体構成を示すブロック図である。 上記第１の実施形態において、画素回路の動作について説明するための波形図である。 上記第１の実施形態において、画素回路内の各トランジスタの状態の推移を示す図である。 上記第１の実施形態において、画素回路の動作について説明するための図である。 上記第１の実施形態において、画素回路の動作について説明するための図である。 上記第１の実施形態において、画素回路の動作について説明するための図である。 米国特許第１０３０４３７８号の図６Ｃである。 米国特許第１０３０４３７８号明細書に記載された画素回路の動作について説明するための波形図である。 本実施形態の効果について説明するための波形図である。 上記第１の実施形態の変形例に係る有機ＥＬ表示装置の全体構成を示すブロック図である。 上記第１の実施形態の変形例において、第ｎ行第ｍ列の画素回路の構成を示す回路図である。 上記第１の実施形態の変形例において、画素回路の動作について説明するための波形図である。 上記第１の実施形態の変形例において、画素回路内の各トランジスタの状態の推移を示す図である。 上記第１の実施形態の変形例において、画素回路の動作について説明するための図である。 上記第１の実施形態の変形例において、画素回路の動作について説明するための図である。 上記第１の実施形態の変形例において、画素回路の動作について説明するための図である。 上記第１の実施形態の変形例の効果について説明するための波形図である。 上記第１の実施形態の変形例の効果について説明するための波形図である。 第２の実施形態に係る有機ＥＬ表示装置の全体構成を示すブロック図である。 上記第２の実施形態において、第ｎ行第ｍ列の画素回路の構成を示す回路図である。 上記第２の実施形態において、画素回路の動作について説明するための波形図である。 上記第２の実施形態において、画素回路内の各トランジスタの状態の推移を示す図である。 上記第２の実施形態において、画素回路の動作について説明するための図である。 上記第２の実施形態において、画素回路の動作について説明するための図である。 上記第２の実施形態において、画素回路の動作について説明するための図である。 上記第２の実施形態において、画素回路の動作について説明するための図である。 従来例における画素回路の構成を示す回路図である。 従来例における画素回路の動作について説明するための図である。
以下、添付図面を参照しつつ、実施形態について説明する。なお、以下においては、ｉおよびｊは２以上の整数であると仮定し、ｍは１以上ｉ以下の整数であると仮定し、ｎは１以上ｊ以下の整数であると仮定する。また、各ノード等の電圧は、０Ｖを基準電位とした場合の当該基準電位からの電位差を表している。
＜１．第１の実施形態＞
＜１．１ 全体構成＞
図２は、第１の実施形態に係る有機ＥＬ表示装置の全体構成を示すブロック図である。図２に示すように、この有機ＥＬ表示装置は、表示制御回路１００と表示部２００とソースドライバ（データ信号線駆動回路）３００とゲートドライバ（走査信号線駆動回路）４００とエミッションドライバ（発光制御線駆動回路）５００とを備えている。なお、本実施形態においては、表示部２００を含む有機ＥＬパネル６内にゲートドライバ４００およびエミッションドライバ５００が形成されている。すなわち、ゲートドライバ４００およびエミッションドライバ５００はモノリシック化されている。但し、ゲートドライバ４００およびエミッションドライバ５００がモノリシック化されていない構成を採用することもできる。
表示部２００には、ｉ本のデータ信号線Ｄ（１）～Ｄ（ｉ）およびこれらに直交する（ｊ＋１）本の走査信号線ＳＣＡＮ（０）～ＳＣＡＮ（ｊ）が配設されている。また、表示部２００には、走査信号線ＳＣＡＮ（０）を除くｊ本の走査信号線ＳＣＡＮ（１）～ＳＣＡＮ（ｊ）と１対１で対応するように、ｊ本の発光制御線ＥＭ（１）～ＥＭ（ｊ）が配設されている。走査信号線ＳＣＡＮ（０）～ＳＣＡＮ（ｊ）と発光制御線ＥＭ（１）～ＥＭ（ｊ）とは互いに平行になっている。さらに、表示部２００には、ｉ本のデータ信号線Ｄ（１）～Ｄ（ｉ）とｊ本の走査信号線ＳＣＡＮ（１）～ＳＣＡＮ（ｊ）との交差点に対応するように、ｉ×ｊ個の画素回路２０が設けられている。このようにｉ×ｊ個の画素回路２０が設けられることによって、ｉ列×ｊ行の画素マトリクスが表示部２００に形成されている。なお、以下においては、（ｊ＋１）本の走査信号線ＳＣＡＮ（０）～ＳＣＡＮ（ｊ）にそれぞれ与えられる走査信号にも符号ＳＣＡＮ（０）～ＳＣＡＮ（ｊ）を付す場合があり、ｊ本の発光制御線ＥＭ（１）～ＥＭ（ｊ）にそれぞれ与えられる発光制御信号にも符号ＥＭ（１）～ＥＭ（ｊ）を付す場合があり、ｉ本のデータ信号線Ｄ（１）～Ｄ（ｉ）にそれぞれ与えられるデータ信号にも符号Ｄ（１）～Ｄ（ｉ）を付す場合がある。
表示部２００には、また、全ての画素回路２０に共通の図示しない電源線が配設されている。より詳細には、有機ＥＬ素子を駆動するためのハイレベル電源電圧ＥＬＶＤＤを供給する電源線（以下、「ハイレベル電源線」という。）、有機ＥＬ素子を駆動するためのローレベル電源電圧ＥＬＶＳＳを供給する電源線（以下、「ローレベル電源線」という。）、および基準電圧Ｖｓｕｓを供給する電源線（以下、「基準電源線」という。）が配設されている。ハイレベル電源電圧ＥＬＶＤＤ、ローレベル電源電圧ＥＬＶＳＳ、および基準電圧Ｖｓｕｓは、図示しない電源回路から供給される。本実施形態においては、ハイレベル電源線によって第１電源線が実現され、ローレベル電源線によって第２電源線が実現されている。
以下、図２に示す各構成要素の動作について説明する。表示制御回路１００は、外部から送られる画像データＤＡＴとタイミング信号群（水平同期信号、垂直同期信号など）ＴＧとを受け取り、デジタル映像信号ＤＶと、ソースドライバ３００の動作を制御するソース制御信号ＳＣＴＬと、ゲートドライバ４００の動作を制御するゲート制御信号ＧＣＴＬと、エミッションドライバ５００の動作を制御するエミッションドライバ制御信号ＥＭＣＴＬとを出力する。ソース制御信号ＳＣＴＬには、ソーススタートパルス信号、ソースクロック信号、ラッチストローブ信号などが含まれている。ゲート制御信号ＧＣＴＬには、ゲートスタートパルス信号、ゲートクロック信号などが含まれている。エミッションドライバ制御信号ＥＭＣＴＬには、エミッションスタートパルス信号、エミッションクロック信号などが含まれている。
ソースドライバ３００は、ｉ本のデータ信号線Ｄ（１）～Ｄ（ｉ）に接続されている。ソースドライバ３００は、表示制御回路１００から出力されたデジタル映像信号ＤＶおよびソース制御信号ＳＣＴＬを受け取り、ｉ本のデータ信号線Ｄ（１）～Ｄ（ｉ）にデータ信号を印加する。ソースドライバ３００は、図示しないｉビットのシフトレジスタ、サンプリング回路、ラッチ回路、およびｉ個のＤ／Ａコンバータなどを含んでいる。シフトレジスタは、縦続接続されたｉ個のレジスタを有している。シフトレジスタは、ソースクロック信号に基づき、初段のレジスタに供給されるソーススタートパルス信号のパルスを入力端から出力端へと順次に転送する。このパルスの転送に応じて、シフトレジスタの各段からサンプリングパルスが出力される。そのサンプリングパルスに基づいて、サンプリング回路はデジタル映像信号ＤＶを記憶する。ラッチ回路は、サンプリング回路に記憶された１行分のデジタル映像信号ＤＶをラッチストローブ信号に従って取り込んで保持する。Ｄ／Ａコンバータは、各データ信号線Ｄ（１）～Ｄ（ｉ）に対応するように設けられている。Ｄ／Ａコンバータは、ラッチ回路に保持されたデジタル映像信号ＤＶをアナログ電圧に変換する。その変換されたアナログ電圧は、データ信号として全てのデータ信号線Ｄ（１）～Ｄ（ｉ）に一斉に印加される。
ゲートドライバ４００は、（ｊ＋１）本の走査信号線ＳＣＡＮ（０）～ＳＣＡＮ（ｊ）に接続されている。ゲートドライバ４００は、シフトレジスタおよび論理回路などによって構成されている。ゲートドライバ４００は、表示制御回路１００から出力されたゲート制御信号ＧＣＴＬに基づいて、（ｊ＋１）本の走査信号線ＳＣＡＮ（０）～ＳＣＡＮ（ｊ）を駆動する。
エミッションドライバ５００は、ｊ本の発光制御線ＥＭ（１）～ＥＭ（ｊ）に接続されている。エミッションドライバ５００は、シフトレジスタおよび論理回路などによって構成されている。エミッションドライバ５００は、表示制御回路１００から出力されたエミッションドライバ制御信号ＥＭＣＴＬに基づいて、ｊ本の発光制御線ＥＭ（１）～ＥＭ（ｊ）を駆動する。
以上のようにして、ｉ本のデータ信号線Ｄ（１）～Ｄ（ｉ）、（ｊ＋１）本の走査信号線ＳＣＡＮ（０）～ＳＣＡＮ（ｊ）、およびｊ本の発光制御線ＥＭ（１）～ＥＭ（ｊ）が駆動されることによって、画像データＤＡＴに基づく画像が表示部２００に表示される。
＜１．２ 画素回路の構成＞
次に、表示部２００内の画素回路２０の構成について説明する。図１は、第ｎ行第ｍ列の画素回路２０の構成を示す回路図である。この画素回路２０は、表示素子（電流によって駆動される表示素子）としての１個の有機ＥＬ素子（有機発光ダイオード）２１と、７個のトランジスタ（典型的には薄膜トランジスタ）Ｔ１～Ｔ７（第１初期化トランジスタＴ１、閾値電圧補償トランジスタＴ２、書き込み制御トランジスタＴ３、駆動トランジスタＴ４、第１発光制御トランジスタＴ５、第２発光制御トランジスタＴ６、第２初期化トランジスタＴ７）と、１個の保持キャパシタＣ１とを含んでいる。保持キャパシタＣ１は、２つの電極（第１電極および第２電極）からなる容量素子である。トランジスタＴ１～Ｔ７は、ｎチャネル型のトランジスタである。
図１に示した構成に関し、第１初期化トランジスタＴ１の第２導通端子、閾値電圧補償トランジスタＴ２の第１導通端子、駆動トランジスタＴ４の制御端子、および保持キャパシタＣ１の第１電極に接続されたノードを「第１制御ノード」という。第１制御ノードには符号ＮＧを付す。また、書き込み制御トランジスタＴ３の第２導通端子、第２発光制御トランジスタＴ６の第１導通端子、および保持キャパシタＣ１の第２電極に接続されたノードを「第２制御ノード」という。第２制御ノードには符号ＮＡを付す。
第１初期化トランジスタＴ１については、制御端子は（ｎ－１）行目の走査信号線ＳＣＡＮ（ｎ－１）に接続され、第１導通端子はハイレベル電源線と第１発光制御トランジスタＴ５の第１導通端子とに接続され、第２導通端子は第１制御ノードＮＧに接続されている。閾値電圧補償トランジスタＴ２については、制御端子はｎ行目の走査信号線ＳＣＡＮ（ｎ）に接続され、第１導通端子は第１制御ノードＮＧに接続され、第２導通端子は駆動トランジスタＴ４の第１導通端子と第１発光制御トランジスタＴ５の第２導通端子に接続されている。書き込み制御トランジスタＴ３については、制御端子はｎ行目の走査信号線ＳＣＡＮ（ｎ）に接続され、第１導通端子はｍ列目のデータ信号線Ｄ（ｍ）に接続され、第２導通端子は第２制御ノードＮＡに接続されている。駆動トランジスタＴ４については、制御端子は第１制御ノードＮＧに接続され、第１導通端子は閾値電圧補償トランジスタＴ２の第２導通端子と第１発光制御トランジスタＴ５の第２導通端子とに接続され、第２導通端子は第２発光制御トランジスタＴ６の第２導通端子と第２初期化トランジスタＴ７の第１導通端子と有機ＥＬ素子２１のアノード端子（第１端子）とに接続されている。
第１発光制御トランジスタＴ５については、制御端子はｎ行目の発光制御線ＥＭ（ｎ）に接続され、第１導通端子はハイレベル電源線と第１初期化トランジスタＴ１の第１導通端子とに接続され、第２導通端子は閾値電圧補償トランジスタＴ２の第２導通端子と駆動トランジスタＴ４の第１導通端子とに接続されている。第２発光制御トランジスタＴ６については、制御端子はｎ行目の発光制御線ＥＭ（ｎ）に接続され、第１導通端子は第２制御ノードＮＡに接続され、第２導通端子は駆動トランジスタＴ４の第２導通端子と第２初期化トランジスタＴ７の第１導通端子と有機ＥＬ素子２１のアノード端子とに接続されている。第２初期化トランジスタＴ７については、制御端子はｎ行目の走査信号線ＳＣＡＮ（ｎ）に接続され、第１導通端子は駆動トランジスタＴ４の第２導通端子と第２発光制御トランジスタＴ６の第２導通端子と有機ＥＬ素子２１のアノード端子とに接続され、第２導通端子は基準電源線に接続されている。保持キャパシタＣ１については、第１電極は第１制御ノードＮＧに接続され、第２電極は第２制御ノードＮＡに接続されている。有機ＥＬ素子２１については、アノード端子は駆動トランジスタＴ４の第２導通端子と第２発光制御トランジスタＴ６の第２導通端子と第２初期化トランジスタＴ７の第１導通端子とに接続され、カソード端子（第２端子）はローレベル電源線に接続されている。
本実施形態においては、第１初期化トランジスタＴ１、閾値電圧補償トランジスタＴ２、および第２初期化トランジスタＴ７には酸化物ＴＦＴが採用され、書き込み制御トランジスタＴ３、駆動トランジスタＴ４、第１発光制御トランジスタＴ５、および第２発光制御トランジスタＴ６にはＬＴＰＳ－ＴＦＴが採用されている。
なお、酸化物ＴＦＴのチャネル層を形成する酸化物半導体は、本実施形態においては、インジウム、ガリウム、亜鉛、および酸素によって構成されている。但し、これには限定されない。
＜１．３ 駆動方法（画素回路の動作）＞
次に、図３を参照しつつ、図１に示した画素回路２０の動作について説明する。期間Ｐ１よりも前の期間および期間Ｐ５以降の期間が、この画素回路２０内の有機ＥＬ素子２１についての発光期間である。発光制御信号ＥＭおよび走査信号ＳＣＡＮに関し、ハイレベルがオンレベルに相当し、ローレベルがオフレベルに相当する。なお、第２制御ノードＮＡおよび第１制御ノードＮＧの電圧の変化はデータ信号Ｄ（ｍ）に依存するので、図３に示す第２制御ノードＮＡおよび第１制御ノードＮＧの電圧波形は一例である。また、図３の期間Ｐ１～Ｐ５における各トランジスタ（但し、駆動トランジスタＴ４を除く）の状態（オン／オフ状態）の推移を図４に示している。
期間Ｐ１よりも前の期間には、発光制御信号ＥＭ（ｎ）はハイレベルとなっていて、走査信号ＳＣＡＮ（ｎ），ＳＣＡＮ（ｎ－１）はローレベルとなっている。このとき、第１発光制御トランジスタＴ５および第２発光制御トランジスタＴ６はオン状態となっている。第２発光制御トランジスタＴ６がオン状態となっているので、駆動トランジスタＴ４の制御端子－第２導通端子間の電圧は保持キャパシタＣ１の充電電圧に等しくなっている。また、第１発光制御トランジスタＴ５がオン状態となっているので、保持キャパシタＣ１の充電電圧の大きさに応じて駆動電流が有機ＥＬ素子２１に供給されている。これにより、有機ＥＬ素子２１は駆動電流の大きさに応じて発光している。
期間Ｐ１になると、発光制御信号ＥＭ（ｎ）がハイレベルからローレベルに変化する。これにより、第１発光制御トランジスタＴ５および第２発光制御トランジスタＴ６がオフ状態となる。その結果、有機ＥＬ素子２１への駆動電流の供給が遮断され、有機ＥＬ素子２１は消灯状態となる。
期間Ｐ２になると、走査信号ＳＣＡＮ（ｎ－１）がローレベルからハイレベルに変化する。これにより、第１初期化トランジスタＴ１がオン状態となり、図５で符号６１を付した矢印で示すように第１制御ノードＮＧに電流が供給される。その結果、保持キャパシタＣ１が充電され、第１制御ノードＮＧの電圧が上昇する。これにより、第１制御ノードＮＧの電圧はハイレベル電源電圧ＥＬＶＤＤに等しくなる。以上のように、期間Ｐ２には、第１制御ノードＮＧの電圧（すなわち、駆動トランジスタＴ４のゲート電圧）が初期化される。
期間Ｐ３になると、走査信号ＳＣＡＮ（ｎ－１）がハイレベルからローレベルに変化する。これにより、第１初期化トランジスタＴ１がオフ状態となり、第１制御ノードＮＧの電圧の初期化は終了する。また、期間Ｐ３になると、走査信号ＳＣＡＮ（ｎ）がローレベルからハイレベルに変化する。これにより、閾値電圧補償トランジスタＴ２、書き込み制御トランジスタＴ３、および第２初期化トランジスタＴ７がオン状態となる。書き込み制御トランジスタＴ３がオン状態となることによって、図６で符号６２を付した矢印で示すように、データ信号Ｄ（ｍ）が書き込み制御トランジスタＴ３を介して第２制御ノードＮＡに与えられる。これにより、データ信号Ｄ（ｍ）に応じて、第２制御ノードＮＡの電圧が変化する。このとき、第２制御ノードＮＡの電圧は、上昇する場合もあるし、低下する場合もあるし、維持される場合もある。ところで、第２制御ノードＮＡ－第１制御ノードＮＧ間には保持キャパシタＣ１が設けられている。従って、第２制御ノードＮＡの電圧の変化に応じて第１制御ノードＮＧの電圧も変化する。また、閾値電圧補償トランジスタＴ２および第２初期化トランジスタＴ７がオン状態となることによって、図６で符号６３を付した矢印で示すように、第１制御ノードＮＧから基準電源線へと電流が流れる。これにより、第１制御ノードＮＧの電圧は徐々に低下する。そして、駆動トランジスタＴ４の制御端子－第２導通端子間の電圧が当該駆動トランジスタＴ４の閾値電圧に等しくなると、駆動トランジスタＴ４の第１導通端子－第２導通端子間に電流が流れなくなり、第１制御ノードＮＧの電圧の低下が止まる。具体的には、第１制御ノードＮＧの電圧は、基準電圧Ｖｓｕｓと駆動トランジスタＴ４の閾値電圧Ｖｔｈとの和に等しくなるまで低下する。このとき、有機ＥＬ素子２１のアノード電圧は基準電圧Ｖｓｕｓに等しくなっている。すなわち、期間Ｐ３には、有機ＥＬ素子２１のアノード電圧が基準電圧Ｖｓｕｓに基づいて初期化される。
期間Ｐ４になると、走査信号ＳＣＡＮ（ｎ）がハイレベルからローレベルに変化する。これにより、閾値電圧補償トランジスタＴ２、書き込み制御トランジスタＴ３、および第２初期化トランジスタＴ７がオフ状態となる。期間Ｐ４には、第１制御ノードＮＧおよび第２制御ノードＮＡの電圧は、期間Ｐ３の終了時点における電圧が維持される。
期間Ｐ５になると、発光制御信号ＥＭ（ｎ）がローレベルからハイレベルに変化する。これにより、第２発光制御トランジスタＴ６がオン状態となり、駆動トランジスタＴ４の第２導通端子と第２制御ノードＮＡとの間が電気的に接続された状態となる。すなわち、駆動トランジスタＴ４の第２導通端子の電圧と第２制御ノードＮＡの電圧とが等しくなる。また、期間Ｐ５には、第１発光制御トランジスタＴ５がオン状態となる。以上より、駆動トランジスタＴ４の制御端子－第２導通端子間の電圧（保持キャパシタＣ１の充電電圧）の大きさに応じて、図７で符号６４を付した矢印で示すように駆動電流が有機ＥＬ素子２１に供給される。その結果、その駆動電流の大きさに応じて有機ＥＬ素子２１が発光する。なお、有機ＥＬ素子２１のアノード電圧は駆動電流の大きさに応じて変化し、第２制御ノードＮＡの電圧は有機ＥＬ素子２１のアノード電圧に等しくなるように変化する。そして、第２制御ノードＮＡの電圧の変化に応じて第１制御ノードＮＧの電圧も変化する。
その後、発光制御信号ＥＭ（ｎ）がハイレベルからローレベルに変化するまでの期間を通じて、駆動電流の大きさに応じて有機ＥＬ素子２１が発光する状態が継続される。
ここで、電圧の設定や電圧の変化の具体例について説明する。例えば、ハイレベル電源電圧ＥＬＶＤＤは１１．５Ｖに設定され、ローレベル電源電圧ＥＬＶＳＳおよび基準電圧Ｖｓｕｓは２．５Ｖに設定され、走査信号ＳＣＡＮおよび発光制御信号ＥＭのハイレベル側の電圧は１４．５Ｖに設定され、走査信号ＳＣＡＮおよび発光制御信号ＥＭのローレベル側の電圧は－３．５Ｖに設定される。また、データ信号Ｄの電圧は１Ｖ～６Ｖの範囲内で設定される。これに関し、白色に対応する電圧が１Ｖであり、黒色に対応する電圧が６Ｖである。なお、駆動トランジスタＴ４の閾値電圧は４Ｖになっていると仮定する。また、データ信号Ｄの電圧が白色に対応する電圧（１Ｖ）である時には発光期間中の有機ＥＬ素子２１のアノード・カソード間電圧Ｖｏｌｅｄが４Ｖになると仮定し、データ信号Ｄの電圧が黒色に対応する電圧（６Ｖ）である時には発光期間中の有機ＥＬ素子２１のアノード・カソード間電圧Ｖｏｌｅｄが０Ｖになると仮定する。
まず、データ信号Ｄの電圧が白色に対応する電圧（１Ｖ）であるケースについて説明する。期間Ｐ２の終了時点には、データ信号Ｄの電圧に関わらず第１制御ノードＮＧの電圧が１１．５Ｖとなる。
期間Ｐ３には、第２制御ノードＮＡの電圧が１Ｖとなる。また、上述したように、第１制御ノードＮＧの電圧は、基準電圧Ｖｓｕｓと駆動トランジスタＴ４の閾値電圧Ｖｔｈとの和に等しくなるまで低下する。従って、期間Ｐ３の終了時点には、第１制御ノードＮＧの電圧は６．５Ｖとなる。上述したように、期間Ｐ４には、第１制御ノードＮＧおよび第２制御ノードＮＡの電圧は、期間Ｐ３の終了時点における電圧が維持される。以上より、期間Ｐ４の終了時点においては、第２制御ノードＮＡの電圧は１Ｖであり、第１制御ノードＮＧの電圧は６．５Ｖである。
期間Ｐ５には、第２制御ノードＮＡの電圧は、ローレベル電源電圧ＥＬＶＳＳと有機ＥＬ素子２１のアノード・カソード間電圧Ｖｏｌｅｄとの和に等しくなる。すなわち、期間Ｐ５における第２制御ノードＮＡの電圧ＶＮＡは下記の式（１）で表される。
ＶＮＡ＝ＥＬＶＳＳ＋Ｖｏｌｅｄ ・・・（１）
従って、期間Ｐ５には、第２制御ノードＮＡの電圧ＶＮＡは６．５Ｖとなる。
また、データ信号Ｄの電圧をＶｄａｔａで表すと、期間Ｐ４から期間Ｐ５にかけての第２制御ノードＮＡの電圧の変化ΔＶＮＡは下記の式（２）で表される。
ΔＶＮＡ＝ＥＬＶＳＳ＋Ｖｏｌｅｄ－Ｖｄａｔａ ・・・（２）
この例では、第２制御ノードＮＡの電圧の変化ΔＶＮＡは５．５Ｖとなる。
上述したように、期間Ｐ５には、第２制御ノードＮＡの電圧の変化に応じて第１制御ノードＮＧの電圧も変化する。期間Ｐ４の終了時点における第１制御ノードＮＧの電圧は基準電圧Ｖｓｕｓと駆動トランジスタＴ４の閾値電圧Ｖｔｈとの和に等しいので、期間Ｐ５における第１制御ノードＮＧの電圧ＶＮＧは下記の式（３）で表される。なお、ｋは第２制御ノードＮＡによって形成される容量全体の容量値に対する保持キャパシタＣ１の容量値の割合であって、ここでは「ｋ＝１」が成立すると仮定する。
ＶＮＧ＝Ｖｓｕｓ＋Ｖｔｈ＋ｋΔＶＮＡ ・・・（３）
以上より、期間Ｐ５には、第１制御ノードＮＧの電圧ＶＮＧは１２Ｖとなる。
期間Ｐ５における駆動トランジスタＴ４の第１導通端子－第２導通端子間の電圧Ｖｇｓは下記の式（４）で表される。
Ｖｇｓ＝ＶＮＧ－ＶＮＡ
＝Ｖｓｕｓ＋Ｖｔｈ＋ｋΔＶＮＡ－（ＥＬＶＳＳ＋Ｖｏｌｅｄ）
＝Ｖｓｕｓ＋Ｖｔｈ＋ＥＬＶＳＳ＋Ｖｏｌｅｄ－Ｖｄａｔａ－（ＥＬＶＳＳ＋Ｖｏｌｅｄ）
＝Ｖｓｕｓ＋Ｖｔｈ－Ｖｄａｔａ ・・・（４）
この例では、駆動トランジスタＴ４の第１導通端子－第２導通端子間の電圧Ｖｇｓは５．５Ｖとなる。
期間Ｐ５以降の期間に有機ＥＬ素子２１に流れる電流Ｉｏｌｅｄは、“Ｖｇｓ≧Ｖｔｈ”が成立する時には下記の式（５）で表され、“Ｖｇｓ＜Ｖｔｈ”が成立する時には下記の式（６）で表される。
Figure 0007357165000001
Figure 0007357165000002
 なお、“Ｖｇｓ＜Ｖｔｈ”が成立する時に関し、表面ポテンシャルは“ＶＮＧ－Ｖｔｈ”で近似することができるので、Ｉｏｌｅｄはｅｘｐ（ｑ（ＶＮＧ－Ｖｔｈ）／ｋＴ）に比例する。すなわち、“Ｖｇｓ＜Ｖｔｈ”が成立する時、ＶＮＧが小さくなるにつれてＩｏｌｅｄは指数関数的に減少する。
次に、データ信号Ｄの電圧が黒色に対応する電圧（６Ｖ）であるケースについて説明する。なお、上述したように、期間Ｐ２の終了時点には、データ信号Ｄの電圧に関わらず第１制御ノードＮＧの電圧が１１．５Ｖとなる。
期間Ｐ３には、第２制御ノードＮＡの電圧が６Ｖとなる。また、上述したように、期間Ｐ３の終了時点には、第１制御ノードＮＧの電圧は６．５Ｖとなり、期間Ｐ４には、第１制御ノードＮＧおよび第２制御ノードＮＡの電圧は、期間Ｐ３の終了時点における電圧が維持される。以上より、期間Ｐ４の終了時点においては、第２制御ノードＮＡの電圧は６Ｖであり、第１制御ノードＮＧの電圧は６．５Ｖである。
期間Ｐ５には、上式（１）より、第２制御ノードＮＡの電圧ＶＮＡは２．５Ｖとなる。期間Ｐ４から期間Ｐ５にかけての第２制御ノードＮＡの電圧の変化ΔＶＮＡは、上式（２）より、－３．５Ｖとなる。また、期間Ｐ５には、上式（３）より、第１制御ノードＮＧの電圧ＶＮＧは３Ｖとなる。期間Ｐ５における駆動トランジスタＴ４の第１導通端子－第２導通端子間の電圧Ｖｇｓは、上式（４）より、０．５Ｖとなる。
期間Ｐ５以降の期間に有機ＥＬ素子２１に流れる電流Ｉｏｌｅｄについては、データ信号Ｄの電圧が白色に対応する電圧（１Ｖ）であるケースと同様の式で表される（上式（５）および上式（６）を参照）。
＜１．４ 従来例との対比＞
上述した米国特許第１０３０４３７８号明細書に記載された構成（図８参照）によれば、例えば、図９で符号７８を付した矢印で表される期間に、保持キャパシタＣｓｔへのデータ信号Ｖｄａｔａに応じた電圧の充電（書き込み）と、駆動トランジスタの閾値電圧のばらつきを補償するための補償処理とが行われる。但し、補償処理の開始時点にはＮｏｄｅ３の電圧がデータ信号Ｖｄａｔａの電圧に設定されている必要がある。従って、信号Ｓｃａｎ１をローレベルかつ信号Ｓｃａｎ２をハイレベルとすることによってＮｏｄｅ３の電圧をデータ信号Ｖｄａｔａの電圧に設定するための期間（図９で符号７７を付した矢印で表される期間）が必要である。以上より、データ信号Ｖｄａｔａの電圧の変化開始時点から補償処理の終了時点（Ｎｏｄｅ２の電圧が駆動トランジスタの閾値電圧に応じた大きさとなる時点）までの期間は比較的長くなる。これに対して、本実施形態によれば、図６から把握されるようにデータ信号Ｄの書き込みのための電流経路と補償処理のための電流経路とが全く別の経路となっているため、データ信号Ｄの電圧の変化開始時点に補償処理の動作を開始することができる。すなわち、図１０で符号７９を付した矢印で表される期間のように、データ信号Ｄの電圧の変化開始時点から補償処理の終了時点（第１制御ノードＮＧの電圧が駆動トランジスタの閾値電圧に応じた大きさとなる時点）までの期間は比較的短くなる。以上のように、米国特許第１０３０４３７８号明細書に記載された構成によれば、本実施形態に係る構成と比較して、１水平期間（１Ｈ）の長さは少なくとも図９で符号７７を付した矢印で表される期間だけ長くなる。換言すれば、本実施形態によれば、１水平期間（１Ｈ）の長さを短くすることができるので、従来よりも高速駆動が可能となる。
＜１．５ 効果＞
本実施形態によれば、画素回路２０の構成に関し、書き込み制御トランジスタＴ３を介してデータ信号線Ｄに接続された第２制御ノードＮＡと駆動トランジスタＴ４の制御端子に接続された第１制御ノードＮＧとの間に保持キャパシタＣ１が設けられている。このような構成により、保持キャパシタＣ１の充電は駆動トランジスタＴ４を介さずに行われる。すなわち、保持キャパシタＣ１の充電は速やかに行われる。また、データ信号Ｄの電圧は閾値電圧補償トランジスタＴ２がオン状態からオフ状態に変化する時点（図１０の時点ｔａ）までに確定していれば良いので、データ信号Ｄの波形変化に大きな遅延が生じない限り表示品位は低下しない。さらに、駆動トランジスタＴ４にはＬＴＰＳ－ＴＦＴが採用されているので、駆動トランジスタＴ４の閾値電圧を補償するための補償処理が行われる期間Ｐ３（図３参照）に第１制御ノードＮＧの充電が速やかに行われる。以上より、例えば駆動周波数を１２０Ｈｚとするような高周波駆動（高速駆動）が行われても、良好な表示品位が維持される。また、第１制御ノードＮＧに導通端子が接続されたトランジスタ（詳しくは、第１制御ノードＮＧに第２導通端子が接続された第１初期化トランジスタＴ１および第１制御ノードＮＧに第１導通端子が接続された閾値電圧補償トランジスタＴ２）には、酸化物ＴＦＴが採用されている。それ故、それらのトランジスタでのリーク電流の発生が防止される。従って、例えば駆動周波数を１Ｈｚとするような低周波駆動（低速駆動）が行われても、リーク電流に起因して表示品位が低下することはない。すなわち、良好な表示品位が維持される。以上より、本実施形態によれば、表示品位の低下を引き起こすことなく高周波駆動および低周波駆動の双方を可能ならしめる画素回路２０を備えた有機ＥＬ表示装置が実現される。
＜１．６ 変形例＞
第１の実施形態の変形例について説明する。但し、第１の実施形態と異なる点を中心に説明する。
図１１は、第１の実施形態の変形例に係る有機ＥＬ表示装置の全体構成を示すブロック図である。本変形例においては、発光制御信号ＥＭの論理反転信号を伝達する信号配線（以下、「リセット制御線」という。）が表示部２００に配設されている。詳しくは、ｊ本の発光制御線ＥＭ（１）～ＥＭ（ｊ）と１対１で対応するように、ｊ本のリセット制御線ＥＭＢ（１）～ＥＭＢ（ｊ）が表示部２００に配設されている。このように、本変形例においては、表示部２００には、ｉ本のデータ信号線Ｄ（１）～Ｄ（ｉ）、（ｊ＋１）本の走査信号線ＳＣＡＮ（０）～ＳＣＡＮ（ｊ）、およびｊ本の発光制御線ＥＭ（１）～ＥＭ（ｊ）に加えて、ｊ本のリセット制御線ＥＭＢ（１）～ＥＭＢ（ｊ）が配設されている。なお、以下においては、ｊ本のリセット制御線ＥＭＢ（１）～ＥＭＢ（ｊ）によって伝達されるリセット制御信号（発光制御信号ＥＭの論理反転信号）にも符号ＥＭＢ（１）～ＥＭＢ（ｊ）を付す場合がある。
図１２は、第ｎ行第ｍ列の画素回路２０の構成を示す回路図である。第１の実施形態（図１参照）と同様、この画素回路２０は、１個の有機ＥＬ素子２１と、７個のトランジスタ（典型的には薄膜トランジスタ）Ｔ１～Ｔ７（第１初期化トランジスタＴ１、閾値電圧補償トランジスタＴ２、書き込み制御トランジスタＴ３、駆動トランジスタＴ４、第１発光制御トランジスタＴ５、第２発光制御トランジスタＴ６、第２初期化トランジスタＴ７）と、１個の保持キャパシタＣ１とを含んでいる。本変形例においては、第２初期化トランジスタＴ７の制御端子がｎ行目のリセット制御線ＥＭＢ（ｎ）に接続されている。それ以外の点については、第１の実施形態と同様である。
第２初期化トランジスタＴ７がオン状態になると、有機ＥＬ素子２１のアノード端子と基準電源線とが電気的に接続された状態となり、基準電圧Ｖｓｕｓに基づいて有機ＥＬ素子２１のアノード電圧が初期化される。このように、リセット制御線ＥＭＢは、有機ＥＬ素子２１のアノード端子の状態を初期化するための信号配線である。
なお、本変形例においても、第１初期化トランジスタＴ１、閾値電圧補償トランジスタＴ２、および第２初期化トランジスタＴ７には酸化物ＴＦＴが採用され、書き込み制御トランジスタＴ３、駆動トランジスタＴ４、第１発光制御トランジスタＴ５、および第２発光制御トランジスタＴ６にはＬＴＰＳ－ＴＦＴが採用されている。
図１３を参照しつつ、図１２に示した画素回路２０の動作について説明する。なお、図１３の期間Ｐ１～Ｐ５における各トランジスタ（但し、駆動トランジスタＴ４を除く）の状態（オン／オフ状態）の推移を図１４に示している。
期間Ｐ１よりも前の期間については、第１の実施形態と同様である。なお、リセット制御信号ＥＭＢ（ｎ）はローレベルとなっている。期間Ｐ１には、第１の実施形態と同様、有機ＥＬ素子２１は消灯状態となる。また、期間Ｐ１には、リセット制御信号ＥＭＢ（ｎ）がローレベルからハイレベルに変化する。これにより、第２初期化トランジスタＴ７がオン状態となり、図１５で符号６５を付した矢印で示すように電流が生じ、有機ＥＬ素子２１のアノード電圧が基準電圧Ｖｓｕｓに基づいて初期化される。
期間Ｐ２には、第１の実施形態と同様、第１初期化トランジスタＴ１がオン状態となることによって第１制御ノードＮＧの電圧（すなわち、駆動トランジスタＴ４のゲート電圧）が初期化される。
期間Ｐ３には、リセット制御信号ＥＭＢ（ｎ）はハイレベルで維持され、走査信号ＳＣＡＮ（ｎ）がローレベルからハイレベルに変化する。これにより、第２初期化トランジスタＴ７はオン状態で維持され、閾値電圧補償トランジスタＴ２および書き込み制御トランジスタＴ３がオン状態となる。以上より、第１の実施形態と同様、図１６で符号６６を付した矢印で示すようにデータ信号Ｄ（ｍ）が書き込み制御トランジスタＴ３を介して第２制御ノードＮＡに与えられ、また、図１６で符号６７を付した矢印で示すように第１制御ノードＮＧから基準電源線へと電流が流れる。これにより、データ信号Ｄ（ｍ）に応じて第２制御ノードＮＡの電圧が変化し、また、第１制御ノードＮＧの電圧は基準電圧Ｖｓｕｓと駆動トランジスタＴ４の閾値電圧Ｖｔｈとの和に等しくなる。
期間Ｐ４には、第１の実施形態と同様、第１制御ノードＮＧおよび第２制御ノードＮＡの電圧は、期間Ｐ３の終了時点における電圧が維持される。
期間Ｐ５になると、リセット制御信号ＥＭＢ（ｎ）がハイレベルからローレベルに変化する。これにより、第２初期化トランジスタＴ７がオフ状態となる。また、期間Ｐ５には、発光制御信号ＥＭ（ｎ）がローレベルからハイレベルに変化する。これにより、第１発光制御トランジスタＴ５および第２発光制御トランジスタＴ６がオン状態となり、第１の実施形態と同様、駆動トランジスタＴ４の制御端子－第２導通端子間の電圧（保持キャパシタＣ１の充電電圧）の大きさに応じて、図１７で符号６８を付した矢印で示すように駆動電流が有機ＥＬ素子２１に供給される。その結果、その駆動電流の大きさに応じて有機ＥＬ素子２１が発光する。
その後、発光制御信号ＥＭ（ｎ）がハイレベルからローレベルに変化するまでの期間を通じて、駆動電流の大きさに応じて有機ＥＬ素子２１が発光する状態が継続される。
本変形例によれば、第１の実施形態と比較して低周波駆動が行われている際のフリッカの発生が抑制されるという効果が得られる。これについて、図１８および図１９を参照しつつ、以下に説明する。図１８は、第１の実施形態における低周波駆動時の動作について説明するための波形図であり、図１９は、本変形例における低周波駆動時の動作について説明するための波形図である。ここでは、ｎ行目の画素回路２０に着目し、白色表示が行われていると仮定する。図１８および図１９では、表示画面の更新（画素回路２０内へのデータ信号Ｄの書き込み）が行われるフレーム期間であるリフレッシュフレームを符号ＲＦで表し、表示画面の更新が行われないフレーム期間であるノンリフレッシュフレームを符号ＮＲＦで表している。なお、発光制御信号ＥＭ（ｎ）がハイレベルとなっている期間が発光期間であり、発光制御信号ＥＭ（ｎ）がローレベルとなっている期間が非発光期間である。
まず、第１の実施形態に着目する（図１８参照）。リフレッシュフレームＲＦの非発光期間には、走査信号ＳＣＡＮ（ｎ）がハイレベルとなる期間があるので、第２初期化トランジスタＴ７がオン状態となることによって有機ＥＬ素子２１のアノード電圧が速やかに低下する。従って、輝度は速やかに低下する。また、このように有機ＥＬ素子２１のアノード電圧が初期化されていることから、リフレッシュフレームＲＦにおいて非発光期間から発光期間に遷移した際に輝度は緩やかに上昇する。ノンリフレッシュフレームＮＲＦの非発光期間には、第２初期化トランジスタＴ７はオフ状態で維持されるので、有機ＥＬ素子２１のアノード電圧はそのまま維持される。そして、第１発光制御トランジスタＴ５がオフ状態となることのみによって輝度が低下する。従って、輝度は緩やかに低下する。また、有機ＥＬ素子２１のアノード電圧がそのまま維持されていることから、ノンリフレッシュフレームＮＲＦにおいて非発光期間から発光期間に遷移した際には輝度は速やかに上昇する。以上より、リフレッシュフレームＲＦとノンリフレッシュフレームＮＲＦとでは、輝度が所定レベル以下となっている期間の長さが異なる。より詳しくは、輝度が所定レベル以下となっている期間は、リフレッシュフレームＲＦにおいては図１８で符号８１を付した矢印で示されるように比較的長いのに対して、ノンリフレッシュフレームＮＲＦにおいては図１８で符号８２を付した矢印で示されるように比較的短い。また、これに起因して、リフレッシュフレームＲＦの終了後に安定した輝度が得られるまでに数フレームを要する（図１８で符号８３，８４を付した太点線を参照）。以上のことから、第１の実施形態においては低周波のフリッカの発生が懸念される。
次に、本変形例に着目する（図１９参照）。リフレッシュフレームＲＦにおいてもノンリフレッシュフレームＮＲＦにおいても、非発光期間にはリセット制御信号ＥＭＢ（ｎ）がハイレベルとなることによって第２初期化トランジスタＴ７がオン状態になる。このため、リフレッシュフレームＲＦにおいてもノンリフレッシュフレームＮＲＦにおいても、発光期間から非発光期間に遷移する際には輝度は速やかに低下し、非発光期間から発光期間に遷移する際には輝度は緩やかに上昇する。すなわち、リフレッシュフレームＲＦとノンリフレッシュフレームＮＲＦとで輝度は同じように変化する。従って、第１の実施形態とは異なり、輝度が所定レベル以下となっている期間の長さはリフレッシュフレームＲＦとノンリフレッシュフレームＮＲＦとで等しくなる。また、第１の実施形態とは異なり、１フレーム期間毎に駆動トランジスタＴ４にオンバイアスストレスが掛かるので、駆動トランジスタＴ４のヒステリシスの影響を除去することが可能となる。以上より、本変形例によれば、低周波のフリッカの発生が抑制される。
＜２．第２の実施形態＞
＜２．１ 全体構成＞
図２０は、第２の実施形態に係る有機ＥＬ表示装置の全体構成を示すブロック図である。本実施形態における全体構成は、第１の実施形態における全体構成（図２参照）とほぼ同様である。但し、本実施形態においては、初期化電圧Ｖｉｎｉを供給する電源線（以下、「初期化電源線」という。）が表示部２００に配設されている。初期化電圧Ｖｉｎｉは、図示しない電源回路から供給される。
＜２．２ 画素回路の構成＞
図２１は、第ｎ行第ｍ列の画素回路２０の構成を示す回路図である。この画素回路２０は、表示素子（電流によって駆動される表示素子）としての１個の有機ＥＬ素子（有機発光ダイオード）２２と、７個のトランジスタ（典型的には薄膜トランジスタ）Ｍ１～Ｍ７（第１初期化トランジスタＭ１、閾値電圧補償トランジスタＭ２、書き込み制御トランジスタＭ３、駆動トランジスタＭ４、第１発光制御トランジスタＭ５、第２発光制御トランジスタＭ６、第２初期化トランジスタＭ７）と、１個の保持キャパシタＣ２とを含んでいる。保持キャパシタＣ２は、２つの電極（第１電極および第２電極）からなる容量素子である。閾値電圧補償トランジスタＭ２、書き込み制御トランジスタＭ３、第２発光制御トランジスタＭ６、および第２初期化トランジスタＭ７は、ｎチャネル型のトランジスタである。第１初期化トランジスタＭ１、駆動トランジスタＭ４，および第１発光制御トランジスタＭ５は、ｐチャネル型のトランジスタである。
図２１に示した構成に関し、閾値電圧補償トランジスタＭ２の第１導通端子、駆動トランジスタＭ４の制御端子、第２初期化トランジスタＭ７の第１導通端子、および保持キャパシタＣ２の第１電極に接続されたノードを「第１制御ノード」という。また、第１初期化トランジスタＭ１の第２導通端子、書き込み制御トランジスタＭ３の第２導通端子、および保持キャパシタＣ２の第２電極に接続されたノードを「第２制御ノード」という。第１の実施形態と同様、第１制御ノードには符号ＮＧを付し、第２制御ノードには符号ＮＡを付す。
第１初期化トランジスタＭ１については、制御端子はｎ行目の走査信号線ＳＣＡＮ（ｎ）に接続され、第１導通端子は基準電源線に接続され、第２導通端子は第２制御ノードＮＡに接続されている。閾値電圧補償トランジスタＭ２については、制御端子はｎ行目の走査信号線ＳＣＡＮ（ｎ）に接続され、第１導通端子は第１制御ノードＮＧに接続され、第２導通端子は駆動トランジスタＭ４の第２導通端子と第１発光制御トランジスタＭ５の第１導通端子に接続されている。書き込み制御トランジスタＭ３については、制御端子はｎ行目の走査信号線ＳＣＡＮ（ｎ）に接続され、第１導通端子はｍ列目のデータ信号線Ｄ（ｍ）に接続され、第２導通端子は第２制御ノードＮＡに接続されている。駆動トランジスタＭ４については、制御端子は第１制御ノードＮＧに接続され、第１導通端子はハイレベル電源線に接続され、第２導通端子は閾値電圧補償トランジスタＭ２の第２導通端子と第１発光制御トランジスタＭ５の第１導通端子とに接続されている。
第１発光制御トランジスタＭ５については、制御端子はｎ行目の発光制御線ＥＭ（ｎ）に接続され、第１導通端子は閾値電圧補償トランジスタＭ２の第２導通端子と駆動トランジスタＭ４の第２導通端子とに接続され、第２導通端子は第２発光制御トランジスタＭ６の第１導通端子と有機ＥＬ素子２１のアノード端子（第１端子）とに接続されている。第２発光制御トランジスタＭ６については、制御端子はｎ行目の発光制御線ＥＭ（ｎ）に接続され、第１導通端子は第１発光制御トランジスタＭ５の第２導通端子と有機ＥＬ素子２１のアノード端子とに接続され、第２導通端子は第２初期化トランジスタＭ７の第２導通端子と初期化電源線とに接続されている。第２初期化トランジスタＭ７については、制御端子は（ｎ－１）行目の走査信号線ＳＣＡＮ（ｎ－１）に接続され、第１導通端子は第１制御ノードＮＧに接続され、第２導通端子は第２発光制御トランジスタＭ６の第２導通端子と初期化電源線とに接続されている。保持キャパシタＣ２については、第１電極は第１制御ノードＮＧに接続され、第２電極は第２制御ノードＮＡに接続されている。有機ＥＬ素子２１については、アノード端子は第１発光制御トランジスタＭ５の第２導通端子と第２発光制御トランジスタＭ６の第１導通端子とに接続され、カソード端子（第２端子）はローレベル電源線に接続されている。
本実施形態においては、閾値電圧補償トランジスタＭ２、書き込み制御トランジスタＭ３、第２発光制御トランジスタＭ６、および第２初期化トランジスタＭ７には酸化物ＴＦＴが採用され、第１初期化トランジスタＭ１、駆動トランジスタＭ４、および第１発光制御トランジスタＭ５にはＬＴＰＳ－ＴＦＴが採用されている。
＜２．３ 駆動方法（画素回路の動作）＞
次に、図２２を参照しつつ、図２１に示した画素回路２０の動作について説明する。図２２の期間Ｐ１１～Ｐ１５における各トランジスタ（但し、駆動トランジスタＭ４を除く）の状態（オン／オフ状態）の推移を図２３に示している。
期間Ｐ１１よりも前の期間には、発光制御信号ＥＭ（ｎ）、走査信号ＳＣＡＮ（ｎ）、および走査信号ＳＣＡＮ（ｎ－１）はローレベルとなっている。このとき、閾値電圧補償トランジスタＭ２、第２発光制御トランジスタＭ６、および第２初期化トランジスタＭ７はオフ状態となっていて、第１発光制御トランジスタＭ５はオン状態となっている。従って、駆動トランジスタＭ４の制御端子－第２導通端子間の電圧の大きさに応じて駆動電流が有機ＥＬ素子２２に供給されている。これにより、有機ＥＬ素子２２は駆動電流の大きさに応じて発光している。なお、書き込み制御トランジスタＭ３はオフ状態かつ第１初期化トランジスタＭ１はオン状態となっているので、第２制御ノードＮＡの電圧は基準電圧Ｖｓｕｓに等しくなっている。
期間Ｐ１１になると、発光制御信号ＥＭ（ｎ）がローレベルからハイレベルに変化する。これにより、第１発光制御トランジスタＭ５がオフ状態となり、第２発光制御トランジスタＭ６がオン状態となる。第１発光制御トランジスタＭ５がオフ状態となることによって、有機ＥＬ素子２２への駆動電流の供給が遮断され、有機ＥＬ素子２２は消灯状態となる。また、第２発光制御トランジスタＭ６がオン状態となることによって、有機ＥＬ素子２２のアノード電圧が初期化電圧Ｖｉｎｉに基づいて初期化される。
期間Ｐ１２になると、走査信号ＳＣＡＮ（ｎ－１）がローレベルからハイレベルに変化する。これにより、第２初期化トランジスタＭ７がオン状態となり、図２４で符号７１を付した矢印で示すように、第１制御ノードＮＧから初期化電源線へと電流が流れる。その結果、第１制御ノードＮＧの電圧は初期化電圧Ｖｉｎｉに等しくなる。以上のように、期間Ｐ１２には、第１制御ノードＮＧの電圧（すなわち、駆動トランジスタＭ４のゲート電圧）が初期化される。
期間Ｐ１３になると、走査信号ＳＣＡＮ（ｎ－１）がハイレベルからローレベルに変化する。これにより、第２初期化トランジスタＭ７がオフ状態となり、第１制御ノードＮＧの電圧の初期化は終了する。また、期間Ｐ１３になると、走査信号ＳＣＡＮ（ｎ）がローレベルからハイレベルに変化する。これにより、第１初期化トランジスタＭ１がオフ状態となり、閾値電圧補償トランジスタＭ２および書き込み制御トランジスタＭ３がオン状態となる。第１初期化トランジスタＭ１がオフ状態かつ書き込み制御トランジスタＭ３がオン状態となることによって、図２５で符号７２を付した矢印で示すように、データ信号Ｄ（ｍ）が書き込み制御トランジスタＭ３を介して第２制御ノードＮＡに与えられる。これにより、データ信号Ｄ（ｍ）に応じて、第２制御ノードＮＡの電圧が上昇する。ところで、第２制御ノードＮＡ－第１制御ノードＮＧ間には保持キャパシタＣ２が設けられている。従って、第２制御ノードＮＡの電圧の上昇に応じて第１制御ノードＮＧの電圧も上昇する。また、閾値電圧補償トランジスタＭ２がオン状態となることによって、図２５で符号７３を付した矢印で示すように、ハイレベル電源線から第１制御ノードＮＧへと電流が流れる。これにより、第１制御ノードＮＧの電圧は徐々に上昇する。そして、駆動トランジスタＭ４の制御端子－第２導通端子間の電圧が当該駆動トランジスタＭ４の閾値電圧に等しくなると、駆動トランジスタＭ４の第１導通端子－第２導通端子間に電流が流れなくなり、第１制御ノードＮＧの電圧の上昇が止まる。具体的には、第１制御ノードＮＧの電圧は、ハイレベル電源電圧ＥＬＶＤＤと駆動トランジスタＭ４の閾値電圧Ｖｔｈとの和に等しくなるまで上昇する。以上のようにして、期間Ｐ１３には、データ信号Ｄ（ｍ）に応じて保持キャパシタＣ２が充電される。
期間Ｐ１４になると、走査信号ＳＣＡＮ（ｎ）がハイレベルからローレベルに変化する。これにより、閾値電圧補償トランジスタＭ２および書き込み制御トランジスタＭ３がオフ状態となり、第１初期化トランジスタＭ１がオン状態となる。書き込み制御トランジスタＭ３がオフ状態かつ第１初期化トランジスタＭ１がオン状態となることによって、図２６で符号７４を付した矢印で示すように、第２制御ノードＮＡから基準電源線へと電流が流れる。これにより、第２制御ノードＮＡの電圧は、基準電圧Ｖｓｕｓに等しくなるまで低下する。このとき、保持キャパシタＣ２の存在に起因して、第１制御ノードＮＧの電圧も低下する。
期間Ｐ１５になると、発光制御信号ＥＭ（ｎ）がハイレベルからローレベルに変化する。これにより、第２発光制御トランジスタＭ６がオフ状態となり、第１発光制御トランジスタＭ５がオン状態となる。その結果、駆動トランジスタＭ４の制御端子－第２導通端子間の電圧の大きさに応じて、図２７で符号７５を付した矢印で示すように駆動電流が有機ＥＬ素子２２に供給される。これにより、有機ＥＬ素子２２は駆動電流の大きさに応じて発光する。
その後、発光制御信号ＥＭ（ｎ）がハイレベルからローレベルに変化するまでの期間を通じて、駆動電流の大きさに応じて有機ＥＬ素子２２が発光する状態が継続される。
＜２．４ 効果＞
本実施形態によれば、画素回路２０の構成に関し、書き込み制御トランジスタＭ３を介してデータ信号線Ｄに接続された第２制御ノードＮＡと駆動トランジスタＭ４の制御端子に接続された第１制御ノードＮＧとの間に保持キャパシタＣ２が設けられている。このような構成により、保持キャパシタＣ２の充電は駆動トランジスタＭ４を介さずに行われる。すなわち、保持キャパシタＣ２の充電は速やかに行われる。また、データ信号Ｄの電圧は閾値電圧補償トランジスタＭ２がオン状態からオフ状態に変化する時点までに確定していれば良いので、データ信号Ｄの波形変化に大きな遅延が生じない限り表示品位は低下しない。さらに、駆動トランジスタＭ４にはＬＴＰＳ－ＴＦＴが採用されているので、駆動トランジスタＭ４の閾値電圧を補償するための補償処理が行われる期間Ｐ１３（図２２参照）に第１制御ノードＮＧの充電が速やかに行われる。以上より、例えば駆動周波数を１２０Ｈｚとするような高周波駆動（高速駆動）が行われても、良好な表示品位が維持される。また、第１制御ノードＮＧに導通端子が接続されたトランジスタ（詳しくは、第１制御ノードＮＧに第１導通端子が接続された閾値電圧補償トランジスタＭ２および第１制御ノードＮＧに第１導通端子が接続された第２初期化トランジスタＭ７）には、酸化物ＴＦＴが採用されている。それ故、それらのトランジスタでのリーク電流の発生が防止される。従って、例えば駆動周波数を１Ｈｚとするような低周波駆動（低速駆動）が行われても、リーク電流に起因して表示品位が低下することはない。すなわち、良好な表示品位が維持される。以上より、本実施形態によれば、第１の実施形態と同様、表示品位の低下を引き起こすことなく高周波駆動および低周波駆動の双方を可能ならしめる画素回路２０を備えた有機ＥＬ表示装置が実現される。
また、第１初期化トランジスタＭ１にｐチャネル型のトランジスタを採用し、かつ、閾値電圧補償トランジスタＭ２および書き込み制御トランジスタＭ３にｎチャネル型のトランジスタを採用することによって、それらトランジスタＭ１～Ｍ３の動作を１本の制御線（走査信号線ＳＣＡＮ）で制御することが可能となっている。それ故、高精細化が可能となる。
＜３．その他＞
上記においては有機ＥＬ表示装置を例に挙げて説明したが、これには限定されず、無機ＥＬ表示装置、ＱＬＥＤ表示装置などにも本発明を適用することができる。
６…有機ＥＬパネル
２０…画素回路
２１，２２…有機ＥＬ素子
２００…表示部
３００…ソースドライバ（データ信号線駆動回路）
４００…ゲートドライバ（走査信号線駆動回路）
５００…エミッションドライバ（発光制御線駆動回路）
Ｄ（１）～Ｄ（ｉ）…データ信号線、データ信号
ＥＭ（１）～ＥＭ（ｊ）…発光制御線、発光制御信号
ＥＭＢ（１）～ＥＭＢ（ｊ）…リセット制御線、リセット制御信号
ＳＣＡＮ（０）～ＳＣＡＮ（ｊ）…走査信号線、走査信号
ＮＧ…第１制御ノード
ＮＡ…第２制御ノード
Ｃ１，Ｃ２…保持キャパシタ
Ｔ１，Ｍ１…第１初期化トランジスタ
Ｔ２，Ｍ２…閾値電圧補償トランジスタ
Ｔ３，Ｍ３…書き込み制御トランジスタ
Ｔ４，Ｍ４…駆動トランジスタ
Ｔ５，Ｍ５…第１発光制御トランジスタ
Ｔ６，Ｍ６…第２発光制御トランジスタ
Ｔ７，Ｍ７…第２初期化トランジスタ

Claims (17)

  1. 電流によって駆動される表示素子を含む画素回路を備えた表示装置であって、
    複数行×複数列の前記画素回路と、対応する列の前記画素回路にデータ信号を供給するための複数のデータ信号線と、対応する行の前記画素回路への前記データ信号の書き込みを制御するための複数の走査信号線と、対応する行の前記画素回路に含まれる前記表示素子に電流を供給するか否かを制御するための複数の発光制御線と、ハイレベル電源電圧を供給する第１電源線と、ローレベル電源電圧を供給する第２電源線と、基準電圧を供給する基準電源線とを含む表示部を備え、
    前記画素回路は、
    第１制御ノードと、
    第２制御ノードと、
    第１端子と、前記第２電源線に接続された第２端子とを有する前記表示素子と、
    前記複数の走査信号線の１つに接続された制御端子と、前記第１電源線に接続された第１導通端子と、前記第１制御ノードに接続された第２導通端子とを有する第１初期化トランジスタと、
    前記複数の走査信号線の１つに接続された制御端子と、前記第１制御ノードに接続された第１導通端子と、第２導通端子とを有する閾値電圧補償トランジスタと、
    前記複数の走査信号線の１つに接続された制御端子と、前記複数のデータ信号線の１つに接続された第１導通端子と、前記第２制御ノードに接続された第２導通端子とを有する書き込み制御トランジスタと、
    前記第１制御ノードに接続された制御端子と、前記閾値電圧補償トランジスタの第２導通端子に接続された第１導通端子と、前記表示素子の第１端子に接続された第２導通端子とを有する駆動トランジスタと、
    前記複数の発光制御線の１つに接続された制御端子と、前記第１電源線に接続された第１導通端子と、前記駆動トランジスタの第１導通端子に接続された第２導通端子とを有する第１発光制御トランジスタと、
    前記複数の走査信号線の１つに接続された制御端子と、前記第２制御ノードに接続された第１導通端子と、前記表示素子の第１端子に接続された第２導通端子とを有する第２発光制御トランジスタと、
    制御端子と、前記表示素子の第１端子に接続された第１導通端子と、前記基準電源線に接続された第２導通端子とを有する第２初期化トランジスタと、
    前記第１制御ノードに接続された第１電極と、前記第２制御ノードに接続された第２電極とを有する保持キャパシタと
    を含み、
    前記第１初期化トランジスタのチャネル層および前記閾値電圧補償トランジスタのチャネル層は、酸化物半導体によって形成されていることを特徴とする、表示装置。
  2. 前記酸化物半導体は、インジウム、ガリウム、亜鉛、および酸素によって構成されていることを特徴とする、請求項１に記載の表示装置。
  3. 前記第２初期化トランジスタの制御端子は、前記複数の走査信号線の１つに接続されていることを特徴とする、請求項１または２に記載の表示装置。
  4. 前記第１初期化トランジスタの制御端子と前記閾値電圧補償トランジスタの制御端子とは異なる走査信号線に接続され、
    前記閾値電圧補償トランジスタの制御端子と前記書き込み制御トランジスタの制御端子と前記第２初期化トランジスタの制御端子とは同じ走査信号線に接続され、
    各フレーム期間において、前記第１初期化トランジスタの制御端子に接続された走査信号線に印加される走査信号が所定期間オンレベルで維持された後、前記閾値電圧補償トランジスタの制御端子と前記書き込み制御トランジスタの制御端子と前記第２初期化トランジスタの制御端子とに接続された走査信号線に印加される走査信号が所定期間オンレベルで維持されることを特徴とする、請求項３に記載の表示装置。
  5. 前記表示部は、前記複数の発光制御線と１対１で対応し前記表示素子の第１端子の状態を初期化するための複数のリセット制御線を含み、
    前記第２初期化トランジスタの制御端子は、前記複数のリセット制御線の１つに接続されていることを特徴とする、請求項１または２に記載の表示装置。
  6. 前記第１初期化トランジスタの制御端子と前記閾値電圧補償トランジスタの制御端子とは異なる走査信号線に接続され、
    前記閾値電圧補償トランジスタの制御端子と前記書き込み制御トランジスタの制御端子とは同じ走査信号線に接続され、
    各フレーム期間において、前記第１初期化トランジスタの制御端子に接続された走査信号線に印加される走査信号が所定期間オンレベルで維持された後、前記閾値電圧補償トランジスタの制御端子と前記書き込み制御トランジスタの制御端子とに接続された走査信号線に印加される走査信号が所定期間オンレベルで維持されることを特徴とする、請求項５に記載の表示装置。
  7. 各発光制御線に印加される発光制御信号がオンレベルで維持される期間には、それに対応するリセット制御線に印加されるリセット制御信号はオフレベルで維持され、かつ、各発光制御線に印加される発光制御信号がオフレベルで維持される期間には、それに対応するリセット制御線に印加されるリセット制御信号はオンレベルで維持されることを特徴とする、請求項５または６に記載の表示装置。
  8. 前記駆動トランジスタのチャネル層は、低温ポリシリコンによって形成されていることを特徴とする、請求項１から７までのいずれか１項に記載の表示装置。
  9. 前記第２初期化トランジスタのチャネル層は、酸化物半導体によって形成され、
    前記書き込み制御トランジスタ、前記第１発光制御トランジスタ、および前記第２発光制御トランジスタのチャネル層は、低温ポリシリコンによって形成されていることを特徴とする、請求項８に記載の表示装置。
  10. 前記第１初期化トランジスタ、前記閾値電圧補償トランジスタ、前記書き込み制御トランジスタ、前記駆動トランジスタ、前記第１発光制御トランジスタ、前記第２発光制御トランジスタ、および前記第２初期化トランジスタは、ｎチャネル型の薄膜トランジスタであることを特徴とする、請求項９に記載の表示装置。
  11. 前記画素回路で前記第１発光制御トランジスタと前記第２発光制御トランジスタとがオフ状態で維持されている期間中において、前記第１初期化トランジスタが所定期間オン状態になった後、前記閾値電圧補償トランジスタと前記書き込み制御トランジスタと前記第２初期化トランジスタとが所定期間オン状態となることを特徴とする、請求項１から１０までのいずれか１項に記載の表示装置。
  12. 電流によって駆動される表示素子を含む画素回路を備えた表示装置であって、
    複数行×複数列の前記画素回路と、対応する列の前記画素回路にデータ信号を供給するための複数のデータ信号線と、対応する行の前記画素回路への前記データ信号の書き込みを制御するための複数の走査信号線と、対応する行の前記画素回路に含まれる前記表示素子に電流を供給するか否かを制御するための複数の発光制御線と、ハイレベル電源電圧を供給する第１電源線と、ローレベル電源電圧を供給する第２電源線と、基準電圧を供給する基準電源線とを含む表示部を備え、
    前記画素回路は、
    第１制御ノードと、
    第２制御ノードと、
    第１端子と、前記第２電源線に接続された第２端子とを有する前記表示素子と、
    前記複数の走査信号線の１つに接続された制御端子と、前記第１電源線に接続された第１導通端子と、前記第１制御ノードに接続された第２導通端子とを有する第１初期化トランジスタと、
    前記複数の走査信号線の１つに接続された制御端子と、前記第１制御ノードに接続された第１導通端子と、第２導通端子とを有する閾値電圧補償トランジスタと、
    前記複数の走査信号線の１つに接続された制御端子と、前記複数のデータ信号線の１つに接続された第１導通端子と、前記第２制御ノードに接続された第２導通端子とを有する書き込み制御トランジスタと、
    前記第１制御ノードに接続された制御端子と、前記閾値電圧補償トランジスタの第２導通端子に接続された第１導通端子と、前記表示素子の第１端子に接続された第２導通端子とを有する駆動トランジスタと、
    前記複数の発光制御線の１つに接続された制御端子と、前記第１電源線に接続された第１導通端子と、前記駆動トランジスタの第１導通端子に接続された第２導通端子とを有する第１発光制御トランジスタと、
    前記複数の走査信号線の１つに接続された制御端子と、前記第２制御ノードに接続された第１導通端子と、前記表示素子の第１端子に接続された第２導通端子とを有する第２発光制御トランジスタと、
    制御端子と、前記表示素子の第１端子に接続された第１導通端子と、前記基準電源線に接続された第２導通端子とを有する第２初期化トランジスタと、
    前記第１制御ノードに接続された第１電極と、前記第２制御ノードに接続された第２電極とを有する保持キャパシタと
    を含むことを特徴とする、表示装置。
  13. 電流によって駆動される表示素子を含む画素回路を備えた表示装置であって、
    複数行×複数列の前記画素回路と、対応する列の前記画素回路にデータ信号を供給するための複数のデータ信号線と、対応する行の前記画素回路への前記データ信号の書き込みを制御するための複数の走査信号線と、対応する行の前記画素回路に含まれる前記表示素子に電流を供給するか否かを制御するための複数の発光制御線と、ハイレベル電源電圧を供給する第１電源線と、ローレベル電源電圧を供給する第２電源線と、初期化電圧を供給する初期化電源線と、基準電圧を供給する基準電源線とを含む表示部を備え、
    前記画素回路は、
    第１制御ノードと、
    第２制御ノードと、
    第１端子と、前記第２電源線に接続された第２端子とを有する前記表示素子と、
    前記複数の走査信号線の１つに接続された制御端子と、前記基準電源線に接続された第１導通端子と、前記第２制御ノードに接続された第２導通端子とを有する第１初期化トランジスタと、
    前記複数の走査信号線の１つに接続された制御端子と、前記第１制御ノードに接続された第１導通端子と、第２導通端子とを有する閾値電圧補償トランジスタと、
    前記複数の走査信号線の１つに接続された制御端子と、前記複数のデータ信号線の１つに接続された第１導通端子と、前記第２制御ノードに接続された第２導通端子とを有する書き込み制御トランジスタと、
    前記第１制御ノードに接続された制御端子と、前記第１電源線に接続された第１導通端子と、前記閾値電圧補償トランジスタの第２導通端子に接続された第２導通端子とを有する駆動トランジスタと、
    前記複数の発光制御線の１つに接続された制御端子と、前記駆動トランジスタの第２導通端子に接続された第１導通端子と、前記表示素子の第１端子に接続された第２導通端子とを有する第１発光制御トランジスタと、
    前記複数の発光制御線の１つに接続された制御端子と、前記表示素子の第１端子に接続された第１導通端子と、前記初期化電源線に接続された第２導通端子とを有する第２発光制御トランジスタと、
    前記複数の走査信号線の１つに接続された制御端子と、前記第１制御ノードに接続された第１導通端子と、前記初期化電源線に接続された第２導通端子とを有する第２初期化トランジスタと、
    前記第１制御ノードに接続された第１電極と、前記第２制御ノードに接続された第２電極とを有する保持キャパシタと
    を含み、
    前記閾値電圧補償トランジスタのチャネル層および前記第２初期化トランジスタのチャネル層は、酸化物半導体によって形成され、
    前記第１初期化トランジスタの制御端子と前記第２初期化トランジスタの制御端子とは異なる走査信号線に接続され、
    前記第１初期化トランジスタの制御端子と前記閾値電圧補償トランジスタの制御端子と前記書き込み制御トランジスタの制御端子とは同じ走査信号線に接続され、
    各フレーム期間において、前記第２初期化トランジスタの制御端子に接続された走査信号線に印加される走査信号が所定期間ハイレベルで維持された後、前記第１初期化トランジスタの制御端子と前記閾値電圧補償トランジスタの制御端子と前記書き込み制御トランジスタの制御端子とに接続された走査信号線に印加される走査信号が所定期間ハイレベルで維持されることを特徴とする、表示装置。
  14. 前記酸化物半導体は、インジウム、ガリウム、亜鉛、および酸素によって構成されていることを特徴とする、請求項１３に記載の表示装置。
  15. 前記駆動トランジスタのチャネル層は、低温ポリシリコンによって形成されていることを特徴とする、請求項１３または１４に記載の表示装置。
  16. 前記閾値電圧補償トランジスタ、前記書き込み制御トランジスタ、前記第２発光制御トランジスタ、および前記第２初期化トランジスタは、ｎチャネル型の薄膜トランジスタであり、
    前記第１初期化トランジスタ、前記駆動トランジスタ、および前記第１発光制御トランジスタは、ｐチャネル型の薄膜トランジスタであることを特徴とする、請求項１５に記載の表示装置。
  17. 前記画素回路で前記第１発光制御トランジスタがオフ状態かつ前記第２発光制御トランジスタがオン状態で維持されている期間中において、前記第２初期化トランジスタが所定期間オン状態になった後、前記第１初期化トランジスタが所定期間オフ状態となるとともに前記閾値電圧補償トランジスタと前記書き込み制御トランジスタとが所定期間オン状態となることを特徴とする、請求項１３から１６までのいずれか１項に記載の表示装置。
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