WO2021161505A1

WO2021161505A1 - 表示装置およびその駆動方法

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Publication number: WO2021161505A1
Application number: PCT/JP2020/005768
Authority: WO
Inventors: 山本　薫
Original assignee: シャープ株式会社
Priority date: 2020-02-14
Filing date: 2020-02-14
Publication date: 2021-08-19
Also published as: JP7392098B2; JPWO2021161505A1; US20230057970A1

Abstract

外部補償機能を有する表示装置において、データ信号線に生じるカップリングノイズに起因する補償精度の低下を防止する。　複数の発光制御線に発光制御信号（ＥＭ）を印加するエミッションドライバは、複数の単位回路からなるシフトレジスタによって構成される。シフトレジスタは、表示制御回路から出力された複数の発光制御クロック信号（ＥＣＫ１～ＥＣＫ４）に基づいて、各発光制御線に印加すべき発光制御信号（ＥＭ）を生成する。表示制御回路は、駆動トランジスタの特性に応じた電流の測定が行われる電流測定期間を通じて、複数の発光制御クロック信号（ＥＣＫ１～ＥＣＫ４）の出力を停止する。

Description

表示装置およびその駆動方法

　以下の開示は、表示装置およびその駆動方法に関し、より詳しくは、有機ＥＬ素子などの電流によって駆動される表示素子を含む画素回路を備える表示装置およびその駆動方法に関する。

　近年、有機ＥＬ素子を含む画素回路を備えた有機ＥＬ表示装置が実用化されている。有機ＥＬ素子は、ＯＬＥＤ（Organic Light-Emitting Diode）とも呼ばれており、それに流れる電流に応じた輝度で発光する自発光型の表示素子である。このように有機ＥＬ素子は自発光型の表示素子であるので、有機ＥＬ表示装置は、バックライトおよびカラーフィルタなどを要する液晶表示装置に比べて、容易に薄型化・低消費電力化・高輝度化などを図ることができる。

　アクティブマトリクス型の有機ＥＬ表示装置には、複数の画素回路がマトリクス状に形成されている。各画素回路には、有機ＥＬ素子への電流の供給を制御する駆動トランジスタが含まれている。その駆動トランジスタとしては、典型的には、薄膜トランジスタ（ＴＦＴ）が採用されている。しかしながら、薄膜トランジスタに関しては、劣化によって閾値電圧が変化する。有機ＥＬ表示装置の表示部には多数の駆動トランジスタが設けられており、劣化の程度は駆動トランジスタ毎に異なるので、閾値電圧にばらつきが生じる。その結果、輝度のばらつきが生じ、表示品位が低下する。また、有機ＥＬ素子に関しては、時間の経過とともに電流効率が低下する。すなわち、たとえ一定電流が有機ＥＬ素子に供給されたとしても、時間の経過とともに輝度が徐々に低下する。その結果、焼き付きが生じる。以上のようなことから、アクティブマトリクス型の有機ＥＬ表示装置では、駆動トランジスタの劣化や有機ＥＬ素子の劣化を補償する処理が従来より行われている。

　補償処理の方式の１つとして外部補償方式が知られている。外部補償方式によれば、所定条件下で駆動トランジスタあるいは有機ＥＬ素子を流れる電流が画素回路の外部に設けられた回路で測定される。そして、その測定結果に基づき、入力画像信号に補正が施される。これにより、駆動トランジスタの劣化や有機ＥＬ素子の劣化が補償される。

　なお、以下においては、駆動トランジスタまたは有機ＥＬ素子（表示素子）の劣化を補償するために画素回路内を流れる電流を画素回路外で測定する一連の処理のことを「モニタ処理」といい、モニタ処理が行われる期間のことを「モニタ期間」という。また、１フレーム期間などの単位期間中にモニタ処理の対象となっている行のことを「モニタ行」といい、モニタ行以外の行のことを「非モニタ行」という。また、画素回路内に設けられている駆動トランジスタの特性のことを「ＴＦＴ特性」といい、画素回路内に設けられている有機ＥＬ素子の特性のことを「ＯＬＥＤ特性」という。また、データ信号線に所望の電位（電圧）を印加して画素回路内のコンデンサ（保持容量）を充電することを「書き込み」という。

　ここで、モニタ処理を通常の表示期間中に行うという方式（以下、「リアルタイムモニタ」という。）について説明する。リアルタイムモニタでは、典型的には、各フレーム期間に少なくとも１つの行についてのモニタ処理が行われる。すなわち、リアルタイムモニタが採用されている場合、図２４に示すように、各フレーム期間にモニタ期間が含まれる。各フレーム期間に関し、モニタ期間以外の期間は走査期間となっている。走査期間は、画像表示のために走査信号線の走査が行われている期間である。なお、図２４では、画像表示用の書き込みのために１行目の走査信号線ＧＬ（１）からｎ行目の走査信号線ＧＬ（ｎ）までを順次に走査する様子を斜めの太線で模式的に示している。

　図２５は、フレーム期間中の消灯範囲（画素回路内の有機ＥＬ素子の発光が停止している範囲）９０の推移を模式的に示した図である。図２５から把握されるように、消灯範囲９０は１行目からｎ行目へと推移する。モニタ行では、モニタ期間を通じて画素回路内の有機ＥＬ素子の発光が停止する。

　図５は、外部補償方式を採用した有機ＥＬ表示装置における画素回路１１０およびソースドライバの一部を示す回路図である。なお、図５には、第ｉ行第ｊ列の画素回路１１０と、ソースドライバのうちのｊ列目のデータ信号線ＳＬ（ｊ）に対応する部分とが示されている。ソースドライバには、データ信号線を駆動するデータ信号線駆動部３１０として機能する部分と、画素回路１１０からデータ信号線ＳＬ（ｊ）に出力された電流を測定する電流モニタ部３２０として機能する部分とが含まれている。

　画素回路１１０は、１個の有機ＥＬ素子Ｌ１と、４個のトランジスタＴ１～Ｔ４（コンデンサＣへの書き込みを制御する書き込み制御トランジスタＴ１、有機ＥＬ素子Ｌ１への電流の供給を制御する駆動トランジスタＴ２、ＴＦＴ特性あるいはＯＬＥＤ特性を検出するか否かを制御するモニタ制御トランジスタＴ３、および有機ＥＬ素子Ｌ１を発光させるか否かを制御する発光制御トランジスタＴ４）と、保持容量としての１個のコンデンサＣとを備えている。電流モニタ部３２０は、オペアンプ３０１と、Ｄ／Ａコンバータ３０６と、コンデンサ３２２と、制御信号Ｓ２によって状態が制御されるスイッチ３２３と、制御信号Ｓ１によって状態が制御されるスイッチ３２４と、制御信号Ｓ０によって状態が制御されるスイッチ３２５とを備えている。図５に関し、第ｉ行の走査信号線には符号ＧＬ（ｉ）を付し、第ｉ行のモニタ制御線には符号ＭＬ（ｉ）を付し、第ｉ行の発光制御線には符号ＥＭ（ｉ）を付し、第ｊ列のデータ信号線には符号ＳＬ（ｊ）を付している。なお、以下においては、走査信号線と走査信号には同じ符号を用い、モニタ制御線とモニタ制御信号には同じ符号を用い、発光制御線と発光制御信号には同じ符号を用い、データ信号線とデータ信号には同じ符号を用いる。

　以上のような構成において、例えば、各フレーム期間（各垂直走査期間）に１つの行についてのＴＦＴ特性の検出または１つの行についてのＯＬＥＤ特性の検出が行われる。図２６は、ＴＦＴ特性の検出が行われる場合のモニタ期間の動作について説明するための信号波形図である。以下、モニタ期間中の各期間の動作を説明する。なお、ｉ行目がモニタ行であると仮定する。

　期間Ｐ１１になると、発光制御信号ＥＭ（ｉ）がハイレベルからローレベルに変化する。これにより、発光制御トランジスタＴ４がオフ状態となり、有機ＥＬ素子Ｌ１への電流の供給が停止する。また、期間Ｐ１１には、制御信号Ｓ２，Ｓ１はハイレベルとなっていて、制御信号Ｓ０はローレベルとなっている。このため、スイッチ３２３，３２４はオン状態となっていて、スイッチ３２５はオフ状態となっている。このとき、データ信号線ＳＬ（ｊ）と内部データ線Ｓｉｎ（ｊ）とは電気的に接続されている。また、期間Ｐ１１には、走査信号ＧＬ（ｉ）およびモニタ制御信号ＭＬ（ｉ）はハイレベルで維持される。このため、書き込み制御トランジスタＴ１およびモニタ制御トランジスタＴ３はオン状態で維持される。以上のような状態で、初期化電位Ｖｐｃがデータ信号線ＳＬ（ｊ）に印加される。これにより、コンデンサＣの状態および節点１１１（発光制御トランジスタＴ４を介して有機ＥＬ素子Ｌ１のアノード端子に接続されている節点）の電位が初期化される。

　期間Ｐ１２になると、モニタ制御信号ＭＬ（ｉ）がハイレベルからローレベルに変化する。これにより、モニタ制御トランジスタＴ３がオフ状態となる。この状態で、特性検出用電位Ｖｒ＿ＴＦＴがデータ信号線ＳＬ（ｊ）に印加される。これにより、駆動トランジスタＴ２はオン状態となる。

　期間Ｐ１３になると、走査信号ＧＬ（ｉ）はハイレベルからローレベルに変化し、モニタ制御信号ＭＬ（ｉ）はローレベルからハイレベルに変化する。これにより、書き込み制御トランジスタＴ１はオフ状態となり、モニタ制御トランジスタＴ３はオン状態となる。このような状態で、電流測定用電位Ｖｍ＿ＴＦＴがデータ信号線ＳＬ（ｊ）に印加される。これにより、駆動トランジスタＴ２を流れる電流がモニタ制御トランジスタＴ３およびデータ信号線ＳＬ（ｊ）を介して電流モニタ部３２０へと流れる。このとき、制御信号Ｓ２はハイレベルであるので、スイッチ３２３はオン状態となっていて、コンデンサ３２２に電荷は蓄積されない。

　期間Ｐ１４になると、制御信号Ｓ２がハイレベルからローレベルに変化する。これにより、スイッチ３２３がオフ状態となり、オペアンプ３０１とコンデンサ３２２とが積分回路として機能する。その結果、オペアンプ３０１の出力電圧は、データ信号線ＳＬ（ｊ）に流れている電流に応じた電圧となる。以下、この期間Ｐ１４のように積分回路によって電流の積分に比例した電圧を求める期間のことを「積分期間」という。

　期間Ｐ１５になると、制御信号Ｓ１がハイレベルからローレベルに変化し、制御信号Ｓ０がローレベルからハイレベルに変化する。これにより、スイッチ３２４がオフ状態となり、スイッチ３２５がオン状態となる。スイッチ３２４がオフ状態となることによって、データ信号線ＳＬ（ｊ）と内部データ線Ｓｉｎ（ｊ）とが電気的に切り離された状態となる。この状態で、オペアンプ３０１の出力電圧（モニタデータＭＯａ）が、Ａ／Ｄコンバータ３１によって、デジタルデータであるモニタデータＭＯｄに変換される。これにより、ｉ行目についてのＴＦＴ特性の検出が終了する。なお、ＡＤ変換後のモニタデータＭＯｄは、デジタル映像信号の補正に用いられる。

　その後、期間Ｐ１６になると、発光制御信号ＥＭ（ｉ）がローレベルからハイレベルに変化する。これにより、発光制御トランジスタＴ４がオン状態となる。また、期間Ｐ１６になると、制御信号Ｓ２，Ｓ１がローレベルからハイレベルに変化し、制御信号Ｓ０がハイレベルからローレベルに変化する。これにより、スイッチ３２３，３２４がオン状態となり、スイッチ３２５がオフ状態となる。また、期間Ｐ１６には、走査信号ＧＬ（ｉ）がローレベルからハイレベルに変化する。これにより、書き込み制御トランジスタＴ１がオン状態となる。以上のような状態で画像表示用のデータ電位Ｖｄ（ｉ）がデータ信号線ＳＬ（ｊ）に印加され、第ｉ行第ｊ列の画素回路１１０において当該データ電位Ｖｄ（ｉ）に基づく書き込みが行われる。これにより、有機ＥＬ素子Ｌ１が発光する。

　期間Ｐ１７になると、走査信号ＧＬ（ｉ）がハイレベルからローレベルに変化する。これにより、書き込み制御トランジスタＴ１がオフ状態となる。なお、期間Ｐ１７には、（ｉ＋１）行目で画像表示用のデータ電位Ｖｄ（ｉ＋１）に基づく書き込みが行われる。

　従来の有機ＥＬ表示装置では、以上のようにしてモニタ処理が行われ、モニタ処理の結果に基づきデジタル映像信号に補正を施すことによって駆動トランジスタＴ２の劣化が補償されている。

　なお、外部補償方式を採用した有機ＥＬ表示装置に関する発明は、例えば国際公開２０１５／１９０４０７号パンフレットに開示されている。

国際公開２０１５／１９０４０７号パンフレット

　ところで、発光制御信号ＥＭがハイレベルからローレベルに変化するタイミングおよび発光制御信号ＥＭがローレベルからハイレベルに変化するタイミングは、図２７に示すように１行ごとに少しずつずれている。それ故、図２６で符号９１を付した部分や図２７で符号９２，９３を付した部分に示すように、積分期間Ｐ１４中にレベルが変化する発光制御信号ＥＭが存在する。また、図５に示すように、発光制御線ＥＭは、データ信号線ＳＬと交差するように配設されている。従って、発光制御線ＥＭとデータ信号線ＳＬとの間には図５で符号９９を付したような寄生容量が存在する。以上より、積分期間Ｐ１４中に、非モニタ行の発光制御信号ＥＭのレベルの変化に起因してデータ信号線ＳＬにカップリングノイズが発生する。それ故、データ信号線ＳＬに流れる電流が精度良く測定されない。

　図２８および図２９は、行ごとのカップリングノイズによる影響について説明するための図である。ここでは、発光制御信号ＥＭのＬ幅（発光制御信号ＥＭがローレベルで維持される期間の長さ）は２０Ｈ（水平走査期間）であって２０Ｈ中の１６Ｈ目が積分期間に相当するものと仮定する。また、表示部の行数（データ信号線ＳＬが延びる方向についての画素回路の数）が７２０であると仮定する。

　１行目の積分期間の電流測定結果は、発光制御信号ＥＭ（１７）の立ち下がりの影響を受ける。４行目の積分期間の電流測定結果は、発光制御信号ＥＭ（２０）の立ち下がりの影響を受ける。このように、１～４行目の積分期間の電流測定結果は、他の行の発光制御信号ＥＭの立ち下がりの影響のみを受ける。

　５行目の積分期間の電流測定結果は、発光制御信号ＥＭ（１）の立ち上がりおよび発光制御信号ＥＭ（２１）の立ち下がりの影響を受ける。７０４行目の積分期間の電流測定結果は、発光制御信号ＥＭ（７００）の立ち上がりおよび発光制御信号ＥＭ（７２０）の立ち下がりの影響を受ける。このように、５～７０４行目の積分期間の電流測定結果は、他の行の発光制御信号ＥＭの立ち上がりおよび立ち下がりの双方の影響を受ける。

　７０５行目の積分期間の電流測定結果は、発光制御信号ＥＭ（７０１）の立ち上がりの影響を受ける。７２０行目の積分期間の電流測定結果は、発光制御信号ＥＭ（７１６）の立ち上がりの影響を受ける。このように、７０５～７２０行目の積分期間の電流測定結果は、他の行の発光制御信号ＥＭの立ち上がりの影響のみを受ける。

　以上のように、カップリングノイズが電流測定結果に及ぼす影響は、全ての行で同じになっているのではない。このため、電流測定結果に基づいてデジタル映像信号に補正を施しても、駆動トランジスタの劣化が充分には補償されない。

　そこで、以下の開示は、外部補償機能を有する表示装置において、データ信号線に生じるカップリングノイズに起因する補償精度の低下を防止することを目的とする。

　本開示のいくつかの実施形態に係る表示装置は、電流によって駆動される表示素子と前記表示素子の駆動電流を制御する駆動トランジスタとを含む画素回路を有し、前記駆動トランジスタの特性に応じた電流であって前記画素回路内を流れる電流を前記画素回路外で測定する一連の処理であるモニタ処理を実行する機能を有する表示装置であって、
　複数のデータ信号線と、複数の走査信号線と、前記複数の走査信号線と１対１で対応し前記複数のデータ信号線と交差するように配設された複数の発光制御線とを含む表示部と、
　前記複数のデータ信号線にデータ信号を印加するデータ信号線駆動回路と、
　前記複数の走査信号線に走査信号を印加する走査信号線駆動回路と、
　前記複数の発光制御線に発光制御信号を印加する、前記複数の発光制御線と１対１で対応する複数の単位回路からなるシフトレジスタによって構成された発光制御線駆動回路と、
　前記データ信号線駆動回路、前記走査信号線駆動回路、および前記発光制御線駆動回路の動作を制御する制御回路と
を備え、
　前記画素回路は、前記複数のデータ信号線と前記複数の走査信号線との各交差部に対応して設けられ、
　前記データ信号線駆動回路は、前記駆動トランジスタの特性に応じた電流を測定する機能を有し、
　前記シフトレジスタは、前記制御回路から出力された複数の発光制御クロック信号に基づいて、前記制御回路から出力された発光制御スタートパルス信号を１段目の単位回路から最終段目の単位回路へと転送しつつ各発光制御線に印加すべき発光制御信号を生成し、
　前記モニタ処理が行われるモニタ期間は、前記駆動トランジスタの特性に応じた電流を流すためのデータ信号を前記画素回路に書き込む測定用書き込み期間および前記駆動トランジスタの特性に応じた電流を前記データ信号線駆動回路で測定する電流測定期間を含み、
　前記制御回路は、前記電流測定期間を通じて、前記複数の発光制御クロック信号の出力を停止する。

　本開示の他のいくつかの実施形態に係る表示装置は、電流によって駆動される表示素子と前記表示素子の駆動電流を制御する駆動トランジスタとを含む画素回路を有し、前記駆動トランジスタの特性に応じた電流であって前記画素回路内を流れる電流を前記画素回路外で測定する一連の処理であるモニタ処理を実行する機能を有する表示装置であって、
　複数のデータ信号線と、複数の走査信号線と、前記複数の走査信号線と１対１で対応し前記複数のデータ信号線と交差するように配設された複数の発光制御線とを含む表示部と、
　前記複数のデータ信号線にデータ信号を印加するデータ信号線駆動回路と
を備え、
　前記画素回路は、前記複数のデータ信号線と前記複数の走査信号線との各交差部に対応して設けられ、
　前記データ信号線駆動回路は、前記駆動トランジスタの特性に応じた電流を測定する機能を有し、
　前記モニタ処理が行われるモニタ期間は、前記駆動トランジスタの特性に応じた電流を流すためのデータ信号を前記画素回路に書き込む測定用書き込み期間および前記駆動トランジスタの特性に応じた電流を前記データ信号線駆動回路で測定する電流測定期間を含み、
　前記複数の発光制御線に印加される各発光制御信号は、前記電流測定期間を通じてオンレベルまたはオフレベルで維持される。

　本開示のいくつかの実施形態に係る（表示装置の）駆動方法は、電流によって駆動される表示素子と前記表示素子の駆動電流を制御する駆動トランジスタとを含む画素回路を有し、前記駆動トランジスタの特性に応じた電流であって前記画素回路内を流れる電流を前記画素回路外で測定する一連の処理であるモニタ処理を実行する機能を有する表示装置の駆動方法であって、
　前記表示装置は、
　　複数のデータ信号線と、複数の走査信号線と、前記複数の走査信号線と１対１で対応し前記複数のデータ信号線と交差するように配設された複数の発光制御線とを含む表示部と、
　　前記複数のデータ信号線にデータ信号を印加するデータ信号線駆動回路と、
　　前記複数の走査信号線に走査信号を印加する走査信号線駆動回路と、
　　前記複数の発光制御線に発光制御信号を印加する、前記複数の発光制御線と１対１で対応する複数の単位回路からなるシフトレジスタによって構成された発光制御線駆動回路と、
　　前記データ信号線駆動回路、前記走査信号線駆動回路、および前記発光制御線駆動回路の動作を制御する制御回路と
を備え、
　前記画素回路は、前記複数のデータ信号線と前記複数の走査信号線との各交差部に対応して設けられ、
　前記データ信号線駆動回路は、前記駆動トランジスタの特性に応じた電流を測定する機能を有し、
　前記シフトレジスタは、前記制御回路から出力された複数の発光制御クロック信号に基づいて、前記制御回路から出力された発光制御スタートパルス信号を１段目の単位回路から最終段目の単位回路へと転送しつつ各発光制御線に印加すべき発光制御信号を生成し、
　前記駆動方法は、
　　前記駆動トランジスタの特性に応じた電流を流すためのデータ信号を前記画素回路に書き込む測定用書き込みステップと、
　　前記制御回路からの前記複数の発光制御クロック信号の出力を停止する発光制御クロック信号出力停止ステップと、
　　前記駆動トランジスタの特性に応じた電流を前記データ信号線駆動回路で測定する電流測定ステップと、
　　前記制御回路からの前記複数の発光制御クロック信号の出力を再開する発光制御クロック信号出力再開ステップと
を含む。

　本開示の他のいくつかの実施形態に係る（表示装置の）駆動方法は、電流によって駆動される表示素子と前記表示素子の駆動電流を制御する駆動トランジスタとを含む画素回路を有し、前記駆動トランジスタの特性に応じた電流であって前記画素回路内を流れる電流を前記画素回路外で測定する一連の処理であるモニタ処理を実行する機能を有する表示装置の駆動方法であって、
　前記表示装置は、
　　複数のデータ信号線と、複数の走査信号線と、前記複数の走査信号線と１対１で対応し前記複数のデータ信号線と交差するように配設された複数の発光制御線とを含む表示部と、
　　前記複数のデータ信号線にデータ信号を印加するデータ信号線駆動回路と
を備え、
　前記画素回路は、前記複数のデータ信号線と前記複数の走査信号線との各交差部に対応して設けられ、
　前記データ信号線駆動回路は、前記駆動トランジスタの特性に応じた電流を測定する機能を有し、
　前記駆動方法は、
　　前記駆動トランジスタの特性に応じた電流を流すためのデータ信号を前記画素回路に書き込む測定用書き込みステップと、
　　前記複数の発光制御線に印加される各発光制御信号をオンレベルまたはオフレベルで維持した状態で、前記駆動トランジスタの特性に応じた電流を前記データ信号線駆動回路で測定する電流測定ステップと
を含む。

　本開示のいくつかの実施形態によれば、制御回路は、駆動トランジスタの特性に応じた電流を測定する電流測定期間を通じて、発光制御クロック信号の出力を停止する。このため、表示部に配設されている複数の発光制御線に印加される各発光制御信号は、電流測定期間を通じて一定のレベルで維持される。従って、電流測定期間中に、発光制御線とデータ信号線との間の寄生容量の存在に起因するカップリングノイズは生じない。それ故、モニタ処理の際に駆動トランジスタの特性に応じた電流が精度良く検出される。以上より、外部補償機能を有する表示装置において、データ信号線に生じるカップリングノイズに起因する補償精度の低下が防止される。

第１の実施形態において、発光制御線の制御方法について説明するための信号波形図である。上記第１の実施形態において、有機ＥＬ表示装置の全体構成を示すブロック図である。上記第１の実施形態において、スキャンドライバの機能について説明するための図である。上記第１の実施形態において、ソースドライバの機能について説明するための図である。上記第１の実施形態において、画素回路およびソースドライバの一部を示す回路図である。上記第１の実施形態において、ゲートドライバを構成するシフトレジスタの５段分の構成を示すブロック図である。上記第１の実施形態において、ゲートドライバ内の単位回路の構成を示す回路図である。上記第１の実施形態において、モニタ処理が行われる際のゲートドライバ内の単位回路の動作について説明するための信号波形図である。上記第１の実施形態において、エミッションドライバを構成するシフトレジスタの５段分の構成を示すブロック図である。上記第１の実施形態において、エミッションドライバ内の単位回路の構成を示す回路図である。上記第１の実施形態において、エミッションドライバ内の単位回路の動作について説明するための信号波形図である。上記第１の実施形態において、モニタ処理が行われる際の画素回路および電流モニタ部の動作について説明するための信号波形図である。上記第１の実施形態の変形例において、画素回路およびソースドライバの一部を示す回路図である。第１の実施形態での懸念点について説明するための図である。第２の実施形態において、モニタ行の推移を示す図である。上記第２の実施形態において、消灯期間が比較的長くなる領域の推移を模式的に示した図である。上記第２の実施形態において、モニタ処理を行う順序を規定する複数のパターンの例を示す図である。上記第２の実施形態において、モニタ行の推移を不規則にするための手法について説明するための図である。上記第２の実施形態において、モニタ行の推移を不規則にするための手法について説明するための図である。上記第２の実施形態において、モニタ行の推移を不規則にするための手法について説明するための図である。第３の実施形態において、発光制御線の制御方法について説明するための信号波形図である。上記第３の実施形態において、発光制御クロック信号の出力を停止する構成を採用した場合の単位回路の状態について説明するための信号波形図である。上記第３の実施形態の変形例において、エミッションドライバを構成するシフトレジスタ内の単位回路に含まれるセット回路の構成を示す回路図である。従来例に関し、リアルタイムモニタについて説明するための図である。従来例に関し、フレーム期間中の消灯範囲の推移を模式的に示した図である。従来例に関し、ＴＦＴ特性の検出が行われる場合のモニタ期間の動作について説明するための信号波形図である。従来例に関し、積分期間中にレベルが変化する発光制御信号が存在することについて説明するための信号波形図である。従来例に関し、行ごとのカップリングノイズによる影響について説明するための図である。従来例に関し、行ごとのカップリングノイズによる影響について説明するための図である。

　以下、添付図面を参照しつつ、実施形態について説明する。なお、以下において、ｍおよびｎは２以上の整数、ｉは３以上（ｎ－２）以下の整数、ｊは１以上ｍ以下の整数であると仮定する。

＜１．第１の実施形態＞
＜１．１　全体構成＞
　図２は、第１の実施形態に係るアクティブマトリクス型の有機ＥＬ表示装置の全体構成を示すブロック図である。この有機ＥＬ表示装置は、表示部１０とスキャンドライバ２０とソースドライバ（データ信号線駆動回路）３０とＡ／Ｄコンバータ３１と補正演算部３２と補正データ記憶部３３と表示制御回路４０とを備えている。Ａ／Ｄコンバータ３１と補正演算部３２と補正データ記憶部３３とは、駆動トランジスタおよび有機ＥＬ素子の劣化を補償するための構成要素である。すなわち、この有機ＥＬ表示装置は外部補償機能を有している。なお、外部補償方式による補償処理を行うために、この有機ＥＬ表示装置では上述したリアルタイムモニタが行われる。表示部１０とスキャンドライバ２０とは、表示部１０を構成する基板上に一体的に形成されている。すなわち、スキャンドライバ２０はモノリシック化されている。

　表示部１０には、ｍ本のデータ信号線ＳＬ（１）～ＳＬ（ｍ）およびこれらに直交するｎ本の走査信号線ＧＬ（１）～ＧＬ（ｎ）が配設されている。また、表示部１０には、ｎ本の走査信号線ＧＬ（１）～ＧＬ（ｎ）と１対１で対応するように、ｎ本のモニタ制御線ＭＬ（１）～ＭＬ（ｎ）が配設されている。さらに、表示部１０には、ｎ本の走査信号線ＧＬ（１）～ＧＬ（ｎ）と１対１で対応するように、ｎ本の発光制御線ＥＭ（１）～ＥＭ（ｎ）が配設されている。走査信号線ＧＬ（１）～ＧＬ（ｎ）とモニタ制御線ＭＬ（１）～ＭＬ（ｎ）と発光制御線ＥＭ（１）～ＥＭ（ｎ）とは互いに平行になっている。さらにまた、表示部１０には、データ信号線ＳＬ（１）～ＳＬ（ｍ）と走査信号線ＧＬ（１）～ＧＬ（ｎ）との交差部に対応して、（ｎ×ｍ）個の画素回路１１０が設けられている。これにより、ｎ行×ｍ列の画素マトリクスが表示部１０に形成されている。表示部１０には、また、各画素回路１１０に共通の図示しない電源線が配設されている。より詳細には、有機ＥＬ素子を駆動するためのハイレベル電源電圧ＥＬＶＤＤを供給する電源線（以下、「ハイレベル電源線」という。）および有機ＥＬ素子を駆動するためのローレベル電源電圧ＥＬＶＳＳを供給する電源線（以下、「ローレベル電源線」という。）が配設されている。ハイレベル電源電圧ＥＬＶＤＤおよびローレベル電源電圧ＥＬＶＳＳは、図示しない電源回路から供給される。

　表示制御回路４０は、外部から送られる入力画像信号ＤＩＮとタイミング信号群（水平同期信号、垂直同期信号など）ＴＧとを受け取り、デジタル映像信号ＶＤ１と、ソースドライバ３０の動作を制御する制御信号ＳＣＴＬと、スキャンドライバ２０内の後述するゲートドライバの動作を制御する制御信号ＧＣＴＬと、スキャンドライバ２０内の後述するエミッションドライバの動作を制御する制御信号ＥＣＴＬとを出力する。制御信号ＳＣＴＬには、ソーススタートパルス信号，ソースクロック信号，ラッチストローブ信号などが含まれている。制御信号ＧＣＴＬには、ゲートスタートパルス信号，ゲートクロック信号，イネーブル信号などが含まれている。制御信号ＥＣＴＬには、発光制御スタートパルス信号と発光制御クロック信号とが含まれている。

　Ａ／Ｄコンバータ３１は、ソースドライバ３０から出力されたアナログデータであるモニタデータ（ＴＦＴ特性やＯＬＥＤ特性を求めるために測定されたデータ）ＭＯａをデジタルデータであるモニタデータＭＯｄに変換する。補正データ記憶部３３は、補正演算部３２による補正演算に必要な補正データを記憶する。補正演算部３２は、Ａ／Ｄコンバータ３１から出力されたモニタデータＭＯｄに基づき、補正データ記憶部３３に記憶された補正データを更新する。また、補正演算部３２は、補正データ記憶部３３に記憶された補正データを参照して、表示制御回路４０から出力されたデジタル映像信号ＶＤ１を補正し、補正後のデジタル映像信号ＶＤ２を出力する。

　スキャンドライバ２０は、機能的には、図３に示すように、走査信号線ＧＬ（１）～ＧＬ（ｎ）およびモニタ制御線ＭＬ（１）～ＭＬ（ｎ）を駆動するゲートドライバ（走査信号線駆動回路）２１０として機能する部分と、発光制御線ＥＭ（１）～ＥＭ（ｎ）を駆動するエミッションドライバ（発光制御線駆動回路）２２０として機能する部分とが含まれている。ゲートドライバ２１０は、走査信号線ＧＬ（１）～ＧＬ（ｎ）およびモニタ制御線ＭＬ（１）～ＭＬ（ｎ）に接続されている。後述するように、ゲートドライバ２１０は、複数の単位回路からなるシフトレジスタによって構成されている。ゲートドライバ２１０は、表示制御回路４０から出力された制御信号ＧＣＴＬに基づいて、走査信号線ＧＬ（１）～ＧＬ（ｎ）に走査信号を印加し、モニタ制御線ＭＬ（１）～ＭＬ（ｎ）にモニタ制御信号を印加する。エミッションドライバ２２０は、発光制御線ＥＭ（１）～ＥＭ（ｎ）に接続されている。ゲートドライバ２１０と同様、エミッションドライバ２２０は、複数の単位回路からなるシフトレジスタによって構成されている。エミッションドライバ２２０は、表示制御回路４０から出力された制御信号ＥＣＴＬに基づいて、発光制御線ＥＭ（１）～ＥＭ（ｎ）に発光制御信号を印加する。

　ソースドライバ３０は、データ信号線ＳＬ（１）～ＳＬ（ｍ）に接続されている。ソースドライバ３０は、データ信号線ＳＬ（１）～ＳＬ（ｍ）を駆動する動作と、データ信号線ＳＬ（１）～ＳＬ（ｍ）を流れる電流を測定する動作とを選択的に行う。すなわち、図４に示すように、ソースドライバ３０には、機能的には、データ信号線ＳＬ（１）～ＳＬ（ｍ）を駆動するデータ信号線駆動部３１０として機能する部分と、画素回路１１０からデータ信号線ＳＬ（１）～ＳＬ（ｍ）に出力された電流を測定する電流モニタ部３２０として機能する部分とが含まれている。電流モニタ部３２０は、データ信号線ＳＬ（１）～ＳＬ（ｍ）を流れる電流を測定し、測定値に基づくモニタデータＭＯａを出力する。以上のように、本実施形態においては、データ信号線ＳＬ（１）～ＳＬ（ｍ）は、画像表示用のデータ信号の伝達に用いられるだけでなく、モニタ処理の際に駆動トランジスタまたは有機ＥＬ素子の特性に応じた電流を流すための信号線としても用いられる。

　以上のように、走査信号線ＧＬ（１）～ＧＬ（ｎ）に走査信号が印加され、モニタ制御線ＭＬ（１）～ＭＬ（ｎ）にモニタ制御信号が印加され、発光制御線ＥＭ（１）～ＥＭ（ｎ）に発光制御信号が印加され、データ信号線ＳＬ（１）～ＳＬ（ｍ）に輝度信号としてのデータ信号が印加されることによって、入力画像信号ＤＩＮに基づく画像が表示部１０に表示される。また、モニタ処理が実行され、当該モニタ処理の結果に応じて補償演算処理が行われるので、駆動トランジスタや有機ＥＬ素子の劣化が補償される。

＜１．２　画素回路およびソースドライバ＞
　次に、画素回路１１０およびソースドライバ３０について詳しく説明する。ソースドライバ３０は、データ信号線駆動部３１０として機能するときには次のような動作を行う。ソースドライバ３０は、表示制御回路４０から出力された制御信号ＳＣＴＬを受け取り、ｍ本のデータ信号線ＳＬ（１）～ＳＬ（ｍ）にそれぞれ目標輝度に応じた電圧をデータ信号して印加する。このとき、ソースドライバ３０では、ソーススタートパルス信号のパルスをトリガーとして、ソースクロック信号のパルスが発生するタイミングで、各データ信号線ＳＬに印加すべき電圧を示すデジタル映像信号ＶＤ２が順次に保持される。そして、ラッチストローブ信号のパルスが発生するタイミングで、上記保持されたデジタル映像信号ＶＤ２がアナログ電圧に変換される。その変換されたアナログ電圧は、データ信号として全てのデータ信号線ＳＬ（１）～ＳＬ（ｍ）に一斉に印加される。ソースドライバ３０は、電流モニタ部３２０として機能するときには、モニタ処理用の適宜の電圧をデータ信号としてデータ信号線ＳＬ（１）～ＳＬ（ｍ）に印加し、それによってデータ信号線ＳＬ（１）～ＳＬ（ｍ）を流れる電流をそれぞれ電圧に変換する。その変換後の電圧は、モニタデータＭＯａとしてソースドライバ３０から出力される。

　図５は、画素回路１１０およびソースドライバ３０の一部を示す回路図である。なお、図５には、第ｉ行第ｊ列の画素回路１１０と、ソースドライバ３０のうちのｊ列目のデータ信号線ＳＬ（ｊ）に対応する部分とが示されている。この画素回路１１０は、表示素子としての１個の有機ＥＬ素子Ｌ１と、４個のトランジスタＴ１～Ｔ４（コンデンサＣへの書き込みを制御する書き込み制御トランジスタＴ１、有機ＥＬ素子Ｌ１への電流の供給を制御する駆動トランジスタＴ２、ＴＦＴ特性あるいはＯＬＥＤ特性を検出するか否かを制御するモニタ制御トランジスタＴ３、および有機ＥＬ素子Ｌ１を発光させるか否かを制御する発光制御トランジスタＴ４）と、保持容量としての１個のコンデンサ（容量素子）Ｃとを備えている。本実施形態においては、トランジスタＴ１～Ｔ４は、ｎチャネル型の薄膜トランジスタである。なお、トランジスタＴ１～Ｔ４としては、酸化物ＴＦＴ（酸化物半導体をチャネル層に用いた薄膜トランジスタ）やアモルファスシリコンＴＦＴなどを採用することができる。酸化物ＴＦＴとしては、例えば、ＩｎＧａＺｎＯ（酸化インジウムガリウム亜鉛）を含むＴＦＴが挙げられる。酸化物ＴＦＴを採用することによって、例えば、高精細化や低消費電力化を図ることが可能となる。

　書き込み制御トランジスタＴ１については、制御端子は走査信号線ＧＬ（ｉ）に接続され、第１導通端子はデータ信号線ＳＬ（ｊ）に接続され、第２導通端子は駆動トランジスタＴ２の制御端子とコンデンサＣの一端とに接続されている。駆動トランジスタＴ２については、制御端子は書き込み制御トランジスタＴ１の第２導通端子とコンデンサＣの一端とに接続され、第１導通端子はコンデンサＣの他端とハイレベル電源線とに接続され、第２導通端子はモニタ制御トランジスタＴ３の第１導通端子と発光制御トランジスタＴ４の第１導通端子とに接続されている。モニタ制御トランジスタＴ３については、制御端子はモニタ制御線ＭＬ（ｉ）に接続され、第１導通端子は駆動トランジスタＴ２の第２導通端子と発光制御トランジスタＴ４の第１導通端子とに接続され、第２導通端子はデータ信号線ＳＬ（ｊ）に接続されている。発光制御トランジスタＴ４については、制御端子は発光制御線ＥＭ（ｉ）に接続され、第１導通端子は駆動トランジスタＴ２の第２導通端子とモニタ制御トランジスタＴ３の第１導通端子とに接続され、第２導通端子は有機ＥＬ素子Ｌ１のアノード端子（第１端子）に接続されている。コンデンサＣについては、一端は書き込み制御トランジスタＴ１の第２導通端子と駆動トランジスタＴ２の制御端子とに接続され、他端は駆動トランジスタＴ２の第１導通端子とハイレベル電源線とに接続されている。有機ＥＬ素子Ｌ１については、アノード端子は発光制御トランジスタＴ４の第２導通端子に接続され、カソード端子（第２端子）はローレベル電源線に接続されている。

　次に、ソースドライバ３０のうち電流モニタ部３２０として機能する部分について説明する。図５に示すように、電流モニタ部３２０は、Ｄ／Ａコンバータ３０６とオペアンプ３０１とコンデンサ３２２と３つのスイッチ（スイッチ３２３，３２４，および３２５）とによって構成される。なお、オペアンプ３０１およびＤ／Ａコンバータ３０６は、データ信号線駆動部３１０の構成要素としても機能する。電流モニタ部３２０には、制御信号ＳＣＴＬとして、３つのスイッチの状態を制御する制御信号Ｓ０，Ｓ１，およびＳ２が与えられる。電流モニタ部３２０の内部データ線Ｓｉｎ（ｊ）は、スイッチ３２４を介して、データ信号線ＳＬ（ｊ）に接続されている。オペアンプ３０１については、反転入力端子は内部データ線Ｓｉｎ（ｊ）に接続され、非反転入力端子にはＤ／Ａコンバータ３０６からの出力が与えられる。コンデンサ３２２およびスイッチ３２３は、オペアンプ３０１の出力端子と内部データ線Ｓｉｎ（ｊ）との間に設けられている。スイッチ３２３には、制御信号Ｓ２が与えられる。オペアンプ３０１とコンデンサ３２２とスイッチ３２３とによって、積分回路が構成されている。ここで、この積分回路の動作について説明する。スイッチ３２３がオン状態になっている時には、オペアンプ３０１の出力端子－反転入力端子間（すなわち、コンデンサ３２２の２つの電極間）が短絡状態となっている。このとき、コンデンサ３２２に電荷は蓄積されず、オペアンプ３０１の出力端子および内部データ線Ｓｉｎ（ｊ）の電位がＤ／Ａコンバータ３０６からの出力電位と等しくなっている。スイッチ３２３がオン状態からオフ状態に切り替えられると、内部データ線Ｓｉｎ（ｊ）を流れる電流に基づいてコンデンサ３２２への充電が行われる。すなわち、内部データ線Ｓｉｎ（ｊ）を流れている電流の時間積分値がコンデンサ３２２に蓄積される。これにより、内部データ線Ｓｉｎ（ｊ）を流れる電流の大きさに応じてオペアンプ３０１の出力端子の電位が変化する。そのオペアンプ３０１からの出力は、モニタデータＭＯａとしてソースドライバ３０から出力される。上述したように、モニタデータＭＯａは、Ａ／Ｄコンバータ３１によって、デジタルデータであるモニタデータＭＯｄに変換される。

　スイッチ３２４は、データ信号線ＳＬ（ｊ）と内部データ線Ｓｉｎ（ｊ）との間に設けられている。スイッチ３２４には、制御信号Ｓ１が与えられる。この制御信号Ｓ１に基づいてスイッチ３２４の状態が切り替えられることによって、データ信号線ＳＬ（ｊ）と内部データ線Ｓｉｎ（ｊ）との電気的な接続状態が制御される。本実施形態においては、制御信号Ｓ１がハイレベルであれば、データ信号線ＳＬ（ｊ）と内部データ線Ｓｉｎ（ｊ）とが電気的に接続された状態となり、制御信号Ｓ１がローレベルであれば、データ信号線ＳＬ（ｊ）と内部データ線Ｓｉｎ（ｊ）とが電気的に切り離された状態となる。

　スイッチ３２５は、データ信号線ＳＬ（ｊ）と制御線ＣＬとの間に設けられている。スイッチ３２５には、制御信号Ｓ０が与えられる。この制御信号Ｓ０に基づいてスイッチ３２５の状態が切り替えられることによって、データ信号線ＳＬ（ｊ）と制御線ＣＬとの電気的な接続状態が制御される。本実施形態においては、制御信号Ｓ０がハイレベルであれば、データ信号線ＳＬ（ｊ）と制御線ＣＬとが電気的に接続された状態となり、制御信号Ｓ０がローレベルであれば、データ信号線ＳＬ（ｊ）と制御線ＣＬとが電気的に切り離された状態となる。データ信号線ＳＬ（ｊ）と制御線ＣＬとが電気的に接続されると、データ信号線ＳＬ（ｊ）の状態はハイ・インピーダンスとなる。

　上述したように、スイッチ３２４がオフ状態になると、データ信号線ＳＬ（ｊ）と内部データ線Ｓｉｎ（ｊ）とは電気的に切り離された状態となる。このとき、スイッチ３２３がオフ状態になっていれば、内部データ線Ｓｉｎ（ｊ）の電位は維持される。本実施形態においては、このようにして内部データ線Ｓｉｎ（ｊ）の電位が維持されている状態で、Ａ／Ｄコンバータ３１でのＡＤ変換が行われる。

＜１．３　ゲートドライバ＞
＜１．３．１　シフトレジスタの構成＞
　本実施形態におけるゲートドライバ２１０の詳細な構成について説明する。なお、ここで説明する構成は一例であって、これには限定されない。ゲートドライバ２１０は、複数段（少なくともｎ個の単位回路）からなるシフトレジスタによって構成されている。表示部１０にはｎ行×ｍ列の画素マトリクスが形成されているところ、それら画素マトリクスの各行と１対１で対応するようにシフトレジスタの各段（各単位回路）が設けられている。

　図６は、シフトレジスタの５段分の構成を示すブロック図である。ここでは、ｉを３以上（ｎ－２）以下の整数と仮定して、（ｉ－２）段目、（ｉ－１）段目、ｉ段目、（ｉ＋１）段目、および（ｉ＋２）段目の単位回路２１（ｉ－２）、２１（ｉ－１）、２１（ｉ）、２１（ｉ＋１）、および２１（ｉ＋２）に着目している。このシフトレジスタには、制御信号ＧＣＴＬとして、ゲートスタートパルス信号、ゲートクロック信号ＧＣＫ１、ゲートクロック信号ＧＣＫ２、ゲートクロック信号ＧＣＫ３、ゲートクロック信号ＧＣＫ４、イネーブル信号ＥＮ１、イネーブル信号ＥＮ２、および制御信号ＭＯＮが与えられる。なお、ゲートスタートパルス信号は、セット信号ＳＧとして１段目の単位回路２１（１）に与えられる信号であり、図６では省略している。

　各単位回路２１は、クロック信号ＧＫＡ、クロック信号ＧＫＢ、イネーブル信号ＥＮ、制御信号ＭＯＮ、セット信号ＳＧ、およびリセット信号ＲＧをそれぞれ受け取るための入力端子と、出力信号ＱＧ１および出力信号ＱＧ２をそれぞれ出力するための出力端子とを含んでいる。

　単位回路２１（ｉ－２）については、ゲートクロック信号ＧＣＫ３がクロック信号ＧＫＡとして与えられ、ゲートクロック信号ＧＣＫ１がクロック信号ＧＫＢとして与えられ、イネーブル信号ＥＮ１がイネーブル信号ＥＮとして与えられる。単位回路２１（ｉ－１）については、ゲートクロック信号ＧＣＫ４がクロック信号ＧＫＡとして与えられ、ゲートクロック信号ＧＣＫ２がクロック信号ＧＫＢとして与えられ、イネーブル信号ＥＮ２がイネーブル信号ＥＮとして与えられる。単位回路２１（ｉ）については、ゲートクロック信号ＧＣＫ１がクロック信号ＧＫＡとして与えられ、ゲートクロック信号ＧＣＫ３がクロック信号ＧＫＢとして与えられ、イネーブル信号ＥＮ１がイネーブル信号ＥＮとして与えられる。単位回路２１（ｉ＋１）については、ゲートクロック信号ＧＣＫ２がクロック信号ＧＫＡとして与えられ、ゲートクロック信号ＧＣＫ４がクロック信号ＧＫＢとして与えられ、イネーブル信号ＥＮ２がイネーブル信号ＥＮとして与えられる。以上のような構成が４段ずつ繰り返される。制御信号ＭＯＮについては、全ての単位回路２１に共通的に与えられる。また、各段の単位回路２１には、前段の単位回路２１からの出力信号ＱＧ１がセット信号ＳＧとして与えられ、２段後の単位回路２１からの出力信号ＱＧ１がリセット信号ＲＧとして与えられる。各段の単位回路２１からの出力信号ＱＧ１は、２段前の単位回路２１にリセット信号ＲＧとして与えられ、次段の単位回路２１にセット信号ＳＧとして与えられ、対応する走査信号線ＧＬに走査信号として与えられる。各段の単位回路２１からの出力信号ＱＧ２は、対応するモニタ制御線ＭＬにモニタ制御信号として与えられる。なお、図５に示したように、走査信号線ＧＬは画素回路１１０内の書き込み制御トランジスタＴ１の制御端子に接続され、モニタ制御線ＭＬは画素回路１１０内のモニタ制御トランジスタＴ３の制御端子に接続されている。

＜１．３．２　単位回路の構成＞
　図７は、単位回路２１の構成を示す回路図である。図７に示すように、単位回路２１は、７個のトランジスタＭ１～Ｍ７と２個のコンデンサＣ１１，Ｃ１２とを備えている。また、単位回路２１は、制御信号ＭＯＮを伝達する制御信号線に接続された入力端子およびローレベル電位ＶＳＳが与えられている電源線（以下、「第１基準電位線」という）に接続された入力端子のほか、５個の入力端子５１～５５および２個の出力端子５８，５９を有している。図７では、セット信号ＳＧを受け取るための入力端子に符号５１を付し、リセット信号ＲＧを受け取るための入力端子に符号５２を付し、クロック信号ＧＫＡを受け取るための入力端子に符号５３を付し、クロック信号ＧＫＢを受け取るための入力端子に符号５４を付し、イネーブル信号ＥＮを受け取るための入力端子に符号５５を付し、出力信号ＱＧ１を出力するための出力端子に符号５８を付し、出力信号ＱＧ２を出力するための出力端子に符号５９を付している。

　トランジスタＭ１の第２導通端子、トランジスタＭ２の第１導通端子、トランジスタＭ３の制御端子、トランジスタＭ５の第１導通端子、およびコンデンサＣ１１の一端は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを「第１内部ノード」という。第１内部ノードには符号Ｎ１を付す。トランジスタＭ５の第２導通端子、トランジスタＭ６の制御端子、およびコンデンサＣ１２の一端は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを「第２内部ノード」という。第２内部ノードには符号Ｎ２を付す。

　ところで、単位回路２１には、出力信号ＱＧ１の出力を制御する第１出力制御回路２１１と、出力信号ＱＧ２の出力を制御する第２出力制御回路２１２とが含まれている。第１出力制御回路２１１は、トランジスタＭ３とトランジスタＭ４とを含んでいる。第２出力制御回路２１２は、トランジスタＭ６とトランジスタＭ７とを含んでいる。

　トランジスタＭ１については、制御端子および第１導通端子は入力端子５１に接続され（すなわち、ダイオード接続となっている）、第２導通端子は第１内部ノードＮ１に接続されている。トランジスタＭ２については、制御端子は入力端子５２に接続され、第１導通端子は第１内部ノードＮ１に接続され、第２導通端子は第１基準電位線に接続されている。トランジスタＭ３については、制御端子は第１内部ノードＮ１に接続され、第１導通端子は入力端子５３に接続され、第２導通端子は出力端子５８に接続されている。トランジスタＭ４については、制御端子は入力端子５４に接続され、第１導通端子は出力端子５８に接続され、第２導通端子は第１基準電位線に接続されている。トランジスタＭ５については、制御端子は制御信号線に接続され、第１導通端子は第１内部ノードＮ１に接続され、第２導通端子は第２内部ノードＮ２に接続されている。トランジスタＭ６については、制御端子は第２内部ノードＮ２に接続され、第１導通端子は入力端子５５に接続され、第２導通端子は出力端子５９に接続されている。トランジスタＭ７については、制御端子は入力端子５４に接続され、第１導通端子は出力端子５９に接続され、第２導通端子は第１基準電位線に接続されている。コンデンサＣ１１については、一端は第１内部ノードＮ１に接続され、他端は出力端子５８に接続されている。コンデンサＣ１２については、一端は第２内部ノードＮ２に接続され、他端は出力端子５９に接続されている。

　ここで、トランジスタＭ５に着目する。制御信号線に与えられている制御信号ＭＯＮがハイレベルになっている期間には、トランジスタＭ５は、第２内部ノードＮ２の電位が通常のハイレベルよりも高いときを除いてオン状態で維持される。トランジスタＭ５は、第２内部ノードＮ２の電位が所定以上になるとオフ状態となり、第１内部ノードＮ１と第２内部ノードＮ２とを電気的に切り離す。これにより、トランジスタＭ５は、第２内部ノードＮ２がブースト状態になったときの当該第２内部ノードＮ２の電位の上昇を補助する。

＜１．３．３　単位回路の動作＞
　図８を参照しつつ、ｉ段目の単位回路２１（ｉ）の動作について説明する。但し、ｉ行目がモニタ行であると仮定し、ｉ行目についてのモニタ処理が行われる際の動作に着目する。時点ｔ０１の直前には、第１内部ノードＮ１の電位および第２内部ノードＮ２の電位はローレベルとなっており、制御信号ＭＯＮはローレベルとなっている。

　時点ｔ０１になると、制御信号ＭＯＮがローレベルからハイレベルに変化する。これにより、トランジスタＭ５がオン状態となる。また、時点ｔ０１になると、セット信号ＳＧがローレベルからハイレベルに変化する。このセット信号ＳＧのパルスによってトランジスタＭ１がオン状態となり、コンデンサＣ１１が充電される。このとき、トランジスタＭ５がオン状態となっているので、コンデンサＣ１２も充電される。以上より、第１内部ノードＮ１の電位が上昇してトランジスタＭ３がオン状態になるとともに第２内部ノードＮ２の電位が上昇してトランジスタＭ６がオン状態になる。しかしながら、時点ｔ０１～時点ｔ０２の期間には、クロック信号ＧＫＡおよびイネーブル信号ＥＮはローレベルで維持されるので、出力信号ＱＧ１，ＱＧ２はローレベルで維持される。

　時点ｔ０２になると、クロック信号ＧＫＡがローレベルからハイレベルに変化する。このとき、トランジスタＭ３はオン状態となっているので、入力端子５３の電位の上昇とともに出力端子５８の電位（出力信号ＱＧ１の電位）が上昇する。これに伴い、コンデンサＣ１１を介して第１内部ノードＮ１の電位も上昇する。その結果、トランジスタＭ３の制御端子には大きな電圧が印加され、出力端子５８の接続先の書き込み制御トランジスタＴ１がオン状態となるのに充分なレベルにまで出力信号ＱＧ１の電位が上昇する。また、時点ｔ０２になると、イネーブル信号ＥＮがローレベルからハイレベルに変化する。このとき、トランジスタＭ６はオン状態となっているので、入力端子５５の電位の上昇とともに出力端子５９の電位（出力信号ＱＧ２の電位）が上昇する。これに伴い、コンデンサＣ１２を介して第２内部ノードＮ２の電位も上昇する（第２内部ノードＮ２がブースト状態となる）。その結果、トランジスタＭ６の制御端子には大きな電圧が印加され、出力端子５９の接続先のモニタ制御トランジスタＴ３がオン状態となるのに充分なレベルにまで出力信号ＱＧ２の電位が上昇する。

　時点ｔ０３になると、イネーブル信号ＥＮがハイレベルからローレベルに変化する。これにより、入力端子５５の電位の低下とともに出力端子５９の電位（出力信号ＱＧ２の電位）が低下する。出力端子５９の電位が低下すると、コンデンサＣ１２を介して、第２内部ノードＮ２の電位も低下する。

　時点ｔ０４になると、クロック信号ＧＫＡがハイレベルからローレベルに変化する。これにより、入力端子５３の電位の低下とともに出力端子５８の電位（出力信号ＱＧ１の電位）が低下する。出力端子５８の電位が低下すると、コンデンサＣ１１を介して、第１内部ノードＮ１の電位も低下する。

　時点ｔ０５になると、イネーブル信号ＥＮがローレベルからハイレベルに変化する。これにより、時点ｔ０２と同様、第２内部ノードＮ２の電位および出力端子５９の電位（出力信号ＱＧ２の電位）が上昇する。

　時点ｔ０６になると、イネーブル信号ＥＮがハイレベルからローレベルに変化する。これにより、入力端子５５の電位の低下とともに出力端子５９の電位（出力信号ＱＧ２の電位）が低下する。これに伴い、コンデンサＣ１２を介して、第２内部ノードＮ２の電位も低下する。

　時点ｔ０７になると、クロック信号ＧＫＡがローレベルからハイレベルに変化する。これにより、時点ｔ０２と同様、第１内部ノードＮ１の電位および出力端子５８の電位（出力信号ＱＧ１の電位）が上昇する。なお、時点ｔ０７～時点ｔ０８の期間には、イネーブル信号ＥＮはローレベルで維持されるので、第２内部ノードＮ２の電位は上昇しない。

　時点ｔ０８になると、クロック信号ＧＫＡがハイレベルからローレベルに変化する。これにより、入力端子５３の電位の低下とともに出力端子５８の電位（出力信号ＱＧ１の電位）が低下する。これに伴い、コンデンサＣ１１を介して、第１内部ノードＮ１の電位も低下する。また、時点ｔ０８には、リセット信号ＲＧがローレベルからハイレベルに変化する。これにより、トランジスタＭ２がオン状態となる。その結果、第１内部ノードＮ１および第２内部ノードＮ２の電位はローレベルとなる。さらに、時点ｔ０８には、クロック信号ＧＫＢがローレベルからハイレベルに変化する。これにより、トランジスタＭ４，Ｍ７がオン状態となる。その結果、出力端子５８の電位（出力信号ＱＧ１の電位）はローレベルとなり、出力端子５９の電位（出力信号ＱＧ２の電位）はノイズが生じていてもローレベルへと引き込まれる。

　時点ｔ０９になると、制御信号ＭＯＮがハイレベルからローレベルに変化する。これにより、トランジスタＭ５がオフ状態となる。

　以上のようにして、ｉ行目の画素回路１１０では、時点ｔ０２～時点ｔ０４の期間および時点ｔ０７～時点ｔ０８の期間に書き込み制御トランジスタＴ１がオン状態となり、時点ｔ０２～時点ｔ０３の期間および時点ｔ０５～時点ｔ０６の期間にモニタ制御トランジスタＴ３がオン状態となる。これにより、ｉ行目の画素回路１１０についてのモニタ処理が行われる。

＜１．４　エミッションドライバ＞
＜１．４．１　シフトレジスタの構成＞
　本実施形態におけるエミッションドライバ２２０の詳細な構成について説明する。なお、ここで説明する構成は一例であって、これには限定されない。ゲートドライバ２１０と同様、エミッションドライバ２２０は、複数段（少なくともｎ個の単位回路）からなるシフトレジスタによって構成されている。

　図９は、シフトレジスタの５段分の構成を示すブロック図である。ここでも、（ｉ－２）～（ｉ＋２）段目の単位回路２２（ｉ－２）～２２（ｉ＋２）に着目する。このシフトレジスタには、制御信号ＥＣＴＬとして、発光制御スタートパルス信号および発光制御クロック信号ＥＣＫ１～ＥＣＫ４が与えられる。なお、発光制御スタートパルス信号は、セット信号ＳＥとして１段目の単位回路２２（１）に与えられる信号であり、図９では省略している。

　各単位回路２２は、クロック信号ＥＫＡ、クロック信号ＥＫＢ、クロック信号ＥＫＣ、クロック信号ＥＫＤ、セット信号ＳＥ、およびリセット信号ＲＥをそれぞれ受け取るための入力端子と、出力信号ＱＥ１および出力信号ＱＥ２をそれぞれ出力するための出力端子とを含んでいる。

　単位回路２２（ｉ－２）については、発光制御クロック信号ＥＣＫ３がクロック信号ＥＫＡとして与えられ、発光制御クロック信号ＥＣＫ１がクロック信号ＥＫＢとして与えられ、発光制御クロック信号ＥＣＫ４がクロック信号ＥＫＣとして与えられ、発光制御クロック信号ＥＣＫ２がクロック信号ＥＫＤとして与えられる。単位回路２２（ｉ－１）については、発光制御クロック信号ＥＣＫ４がクロック信号ＥＫＡとして与えられ、発光制御クロック信号ＥＣＫ２がクロック信号ＥＫＢとして与えられ、発光制御クロック信号ＥＣＫ１がクロック信号ＥＫＣとして与えられ、発光制御クロック信号ＥＣＫ３がクロック信号ＥＫＤとして与えられる。単位回路２２（ｉ）については、発光制御クロック信号ＥＣＫ１がクロック信号ＥＫＡとして与えられ、発光制御クロック信号ＥＣＫ３がクロック信号ＥＫＢとして与えられ、発光制御クロック信号ＥＣＫ２がクロック信号ＥＫＣとして与えられ、発光制御クロック信号ＥＣＫ４がクロック信号ＥＫＤとして与えられる。単位回路２２（ｉ＋１）については、発光制御クロック信号ＥＣＫ２がクロック信号ＥＫＡとして与えられ、発光制御クロック信号ＥＣＫ４がクロック信号ＥＫＢとして与えられ、発光制御クロック信号ＥＣＫ３がクロック信号ＥＫＣとして与えられ、発光制御クロック信号ＥＣＫ１がクロック信号ＥＫＤとして与えられる。以上のような構成が４段ずつ繰り返される。また、各段の単位回路２２には、前段の単位回路２２からの出力信号ＱＥ１がセット信号ＳＥとして与えられ、次段の単位回路２２からの出力信号ＱＥ１がリセット信号ＲＥとして与えられる。各段の単位回路２２からの出力信号ＱＥ１は、前段の単位回路２２にリセット信号ＲＥとして与えられ、次段の単位回路２２にセット信号ＳＥとして与えられる。各段の単位回路２２からの出力信号ＱＥ２は、対応する発光制御線ＥＭに発光制御信号として与えられる。なお、図５に示したように、発光制御線ＥＭは画素回路１１０内の発光制御トランジスタＴ４の制御端子に接続されている。

＜１．４．２　単位回路の構成＞
　図１０は、単位回路２２の構成を示す回路図である。図１０に示すように、単位回路２２は、１０個のトランジスタＭ１１～Ｍ２０と２個のコンデンサＣ２１，Ｃ２２とを備えている。また、単位回路２２は、上述の第１基準電位線に接続された入力端子およびハイレベル電位ＶＤＤが与えられている電源線（以下、「第２基準電位線」という）に接続された入力端子のほか、６個の入力端子６１～６６および２個の出力端子６８，６９を有している。図１０では、セット信号ＳＥを受け取るための入力端子に符号６１を付し、リセット信号ＲＥを受け取るための入力端子に符号６２を付し、クロック信号ＥＫＤを受け取るための入力端子に符号６３を付し、クロック信号ＥＫＣを受け取るための入力端子に符号６４を付し、クロック信号ＥＫＡを受け取るための入力端子に符号６５を付し、クロック信号ＥＫＢを受け取るための入力端子に符号６６を付し、出力信号ＱＥ１を出力するための出力端子に符号６８を付し、出力信号ＱＥ２を出力するための出力端子に符号６９を付している。

　トランジスタＭ１１の第２導通端子、トランジスタＭ１２の第１導通端子、トランジスタＭ１３の制御端子、トランジスタＭ１６の制御端子、トランジスタＭ１９の制御端子、およびコンデンサＣ２１の一端は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを「第１制御ノード」という。第１制御ノードには符号ＶＤを付す。トランジスタＭ１５の第２導通端子、トランジスタＭ１６の第１導通端子、トランジスタＭ１７の制御端子、およびコンデンサＣ２２の一端は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを「第２制御ノード」という。第２制御ノードには符号ＶＥを付す。トランジスタＭ１４の制御端子、トランジスタＭ１７の第２導通端子、トランジスタＭ１８の第１導通端子、トランジスタＭ２０の制御端子、およびコンデンサＣ２２の他端は互いに接続されている。なお、これらが互いに接続されている領域（配線）のことを「第３制御ノード」という。第３制御ノードには符号ＶＲを付す。

　ところで、この単位回路２２には、セット回路２２１とリセット回路２２２とバッファ回路２２３とが含まれている。セット回路２２１は、トランジスタＭ１１～Ｍ１４とコンデンサＣ２１とを含んでいる。リセット回路２２２は、トランジスタＭ１５～Ｍ１８とコンデンサＣ２２とを含んでいる。バッファ回路２２３は、トランジスタＭ１９，Ｍ２０を含んでいる。

　トランジスタＭ１１については、制御端子は入力端子６３に接続され、第１導通端子は入力端子６１に接続され、第２導通端子は第１制御ノードＶＤに接続されている。トランジスタＭ１２については、制御端子は入力端子６４に接続され、第１導通端子は第１制御ノードＶＤに接続され、第２導通端子は入力端子６２に接続されている。トランジスタＭ１３については、制御端子は第１制御ノードＶＤに接続され、第１導通端子は入力端子６５に接続され、第２導通端子は出力端子６８に接続されている。トランジスタＭ１４については、制御端子は第３制御ノードＶＲに接続され、第１導通端子は出力端子６８に接続され、第２導通端子は第１基準電位線に接続されている。トランジスタＭ１５については、制御端子は入力端子６６に接続され、第１導通端子は第２基準電位線に接続され、第２導通端子は第２制御ノードＶＥに接続されている。トランジスタＭ１６については、制御端子は第１制御ノードＶＤに接続され、第１導通端子は第２制御ノードＶＥに接続され、第２導通端子は入力端子６６に接続されている。トランジスタＭ１７については、制御端子は第２制御ノードＶＥに接続され、第１導通端子は入力端子６５に接続され、第２導通端子は第３制御ノードＶＲに接続されている。トランジスタＭ１８については、制御端子は入力端子６６に接続され、第１導通端子は第３制御ノードＶＲに接続され、第２導通端子は第１基準電位線に接続されている。トランジスタＭ１９については、制御端子は第１制御ノードＶＤに接続され、第１導通端子は第２基準電位線に接続され、第２導通端子は出力端子６９に接続されている。トランジスタＭ２０については、制御端子は第３制御ノードＶＲに接続され、第１導通端子は出力端子６９に接続され、第２導通端子は第１基準電位線に接続されている。コンデンサＣ２１については、一端は第１制御ノードＶＤに接続され、他端は出力端子６８に接続されている。コンデンサＣ２２については、一端は第２制御ノードＶＥに接続され、他端は第３制御ノードＶＲに接続されている。

　本実施形態においては、トランジスタＭ１１によって第１制御ノードセットトランジスタが実現され、トランジスタＭ１２によって第１制御ノードリセットトランジスタが実現され、トランジスタＭ１３によって第１出力制御トランジスタが実現され、トランジスタＭ１５によって第２制御ノードセットトランジスタが実現され、トランジスタＭ１６によって第２制御ノードリセットトランジスタが実現され、トランジスタＭ１７によって内部制御トランジスタが実現され、トランジスタＭ１８によって第３制御ノードリセットトランジスタが実現され、トランジスタＭ１９によって第２出力制御トランジスタが実現され、コンデンサＣ２１によって第１ブースト容量が実現され、コンデンサＣ２２によって第２ブースト容量が実現され、出力端子６８によって第１出力端子が実現され、出力端子６９によって第２出力端子が実現されている。

＜１．４．３　単位回路の動作＞
　図１１を参照しつつ、ｉ段目の単位回路２２（ｉ）の動作について説明する。時点ｔ１１の直前には、第１制御ノードＶＤの電位および第３制御ノードＶＲの電位はローレベルとなっており、第２制御ノードＶＥの電位はハイレベル（プリチャージ状態）となっている。

　時点ｔ１１になると、クロック信号ＥＫＤがローレベルからハイレベルに変化する。これにより、トランジスタＭ１１がオン状態となる。また、時点ｔ１１には、セット信号ＳＥがローレベルからハイレベルに変化する。以上より、コンデンサＣ２１が充電される。これにより、第１制御ノードＶＤの電位が上昇して（第１制御ノードＶＤがプリチャージ状態となって）トランジスタＭ１３，Ｍ１６，およびＭ１９がオン状態になる。上述のようにトランジスタＭ１３はオン状態になるが、時点ｔ１１～時点ｔ１２の期間には、クロック信号ＥＫＡはローレベルで維持されるので、出力端子６８の電位（出力信号ＱＥ１の電位）はローレベルで維持される。また、トランジスタＭ１９の第１導通端子にはハイレベル電位ＶＤＤが与えられているので、時点ｔ１１には、トランジスタＭ１９がオン状態になることによって、出力端子６９の電位（出力信号ＱＥ２の電位）が上昇する。

　図１０に示すように、トランジスタＭ１５の第１導通端子にはハイレベル電位ＶＤＤが与えられ、トランジスタＭ１６の第２導通端子にはクロック信号ＥＫＢが与えられ、トランジスタＭ１８の第２導通端子にはローレベル電位ＶＳＳが与えられている。ここで、時点ｔ１１～時点ｔ１２の期間には、クロック信号ＥＫＢはハイレベルとなっていて、かつ、上述したように第１制御ノードＶＤはプリチャージ状態になっている。以上より、この期間中、第２制御ノードＶＥの電位はハイレベル（プリチャージ状態）で維持され、第３制御ノードＶＲの電位はローレベルで維持される。

　時点ｔ１２になると、クロック信号ＥＫＡがローレベルからハイレベルに変化する。このとき、トランジスタＭ１３はオン状態となっているので、入力端子６５の電位の上昇とともに出力端子６８の電位（出力信号ＱＥ１の電位）が上昇する。これに伴い、コンデンサＣ２１を介して第１制御ノードＶＤの電位も上昇する（第１制御ノードＶＤがブースト状態となる）。その結果、トランジスタＭ１３の制御端子には大きな電圧が印加され、出力端子６８の電位（出力信号ＱＥ１の電位）が充分に上昇する。また、トランジスタＭ１９の制御端子にも大きな電圧が印加されるので、出力端子６９の電位（出力信号ＱＥ２の電位）が充分に上昇する。

　また、時点ｔ１２には、クロック信号ＥＫＢがハイレベルからローレベルに変化する。このとき、トランジスタＭ１６はオン状態となっている。これにより、第２制御ノードＶＥの電位はローレベルとなり、トランジスタＭ１７はオフ状態となる。このようにトランジスタＭ１７はオフ状態となるので、時点ｔ１２にクロック信号ＥＫＡがローレベルからハイレベルに変化しても第３制御ノードＶＲの電位はローレベルで維持される。

　時点ｔ１３～時点ｔ１４の期間には、リセット信号ＲＥがハイレベルかつクロック信号ＥＫＣがハイレベルの期間とセット信号ＳＥがハイレベルかつクロック信号ＥＫＤがハイレベルの期間とが交互に繰り返される。このため、第１制御ノードＶＤの電位はハイレベルで維持される。その第１制御ノードＶＤの電位は、クロック信号ＥＫＡに同期して上下に変動する。すなわち、第１制御ノードＶＤは、プリチャージ状態とブースト状態とを交互に繰り返す。従って、出力端子６８の電位（出力信号ＱＥ１の電位）は、クロック信号ＥＫＡに同期してハイレベルとローレベルとを交互に繰り返す。トランジスタＭ１９の第１導通端子にはハイレベル電位ＶＤＤが与えられているので、出力端子６９の電位（出力信号ＱＥ２の電位）は充分に高いレベルで維持される。

　また、時点ｔ１３～時点ｔ１４の期間には、上述したように第１制御ノードＶＤの電位がハイレベルで維持されるので、クロック信号ＥＫＢがハイレベルの期間には第２制御ノードＶＥの電位はハイレベル（プリチャージ状態）となり、クロック信号ＥＫＢがローレベルの期間には第２制御ノードＶＥの電位はローレベルとなる。これにより、トランジスタＭ１７はオン状態とオフ状態とを交互に繰り返す。ここで、第２制御ノードＶＥの電位がハイレベルとなっている期間には、クロック信号ＥＫＡはローレベルで維持されている。従って、時点ｔ１３～時点ｔ１４の期間には、第２制御ノードＶＥはブースト状態とはならず、第３制御ノードＶＲの電位はローレベルで維持される。

　時点ｔ１４には、クロック信号ＥＫＤがローレベルからハイレベルに変化するが、セット信号ＳＥはローレベルで維持される。このため、第１制御ノードＶＤの電位はローレベルとなる。これにより、トランジスタＭ１３，Ｍ１６，およびＭ１９がオフ状態になる。トランジスタＭ１６がオフ状態となるので、第２制御ノードＶＥの電位はハイレベル（プリチャージ状態）で維持される。このとき、クロック信号ＥＫＡはローレベルとなっているので、第３制御ノードＶＲの電位はローレベルで維持される。従って、トランジスタＭ２０はオフ状態で維持され、出力端子６９の電位（出力信号ＱＥ２の電位）は充分に高いレベルで維持される。

　時点ｔ１５になると、クロック信号ＥＫＡがローレベルからハイレベルに変化する。このとき、トランジスタＭ１７はオン状態となっており、かつ、トランジスタＭ１７の制御端子－第２導通端子間にはコンデンサＣ２２が存在するので、入力端子６５の電位の上昇によって第２制御ノードＶＥがブースト状態となる。これにより、第３制御ノードＶＲの電位が充分に上昇し、トランジスタＭ１４，Ｍ２０がオン状態となる。トランジスタＭ１４がオン状態となることによって、出力端子６８の電位（出力信号ＱＥ１の電位）はノイズが生じていてもローレベルへと引き込まれる。また、トランジスタＭ２０がオン状態となることによって、出力端子６９の電位（出力信号ＱＥ２の電位）はローレベルとなる。

　時点ｔ１６～時点ｔ１７の期間には、第１制御ノードＶＤの電位がローレベルで維持されることによって、トランジスタＭ１６はオフ状態で維持される。このため、第２制御ノードＶＥの電位は、クロック信号ＥＫＡに同期して上下に変動する。すなわち、第２制御ノードＶＥは、プリチャージ状態とブースト状態とを交互に繰り返す。従って、第３制御ノードＶＲの電位は、クロック信号ＥＫＡに同期してハイレベルとローレベルとを交互に繰り返す。なお、この期間中、トランジスタＭ１３，Ｍ１９はオフ状態で維持されるので、出力端子６８の電位（出力信号ＱＥ１の電位）および出力端子６９の電位（出力信号ＱＥ２の電位）はローレベルで維持される。

＜１．５　モニタ処理＞
　次に、図１２を参照しつつ、モニタ処理が行われる際の画素回路１１０および電流モニタ部３２０の動作について説明する。但し、ここでは、ｉ行目がモニタ行であると仮定し、第ｉ行第ｊ列の画素回路１１０およびｊ列目に対応する電流モニタ部３２０に着目する。また、ここでは、モニタ処理によってＴＦＴ特性の検出が行われる場合に着目する。なお、図８における各時点と図１２における期間との対応関係は次のとおりである。
　時点ｔ０１：期間Ｐ１０の開始時点
　時点ｔ０２：期間Ｐ１１の開始時点
　時点ｔ０３：期間Ｐ１２の開始時点
　時点ｔ０４：期間Ｐ１２の終了時点
　時点ｔ０５：期間Ｐ１３の開始時点
　時点ｔ０６：期間Ｐ１４の終了時点
　時点ｔ０７：期間Ｐ１６の開始時点
　時点ｔ０８：期間Ｐ１６の終了時点
　時点ｔ０９：期間Ｐ１７の中間時点

　期間Ｐ１０には、（ｉ－１）行目で画像表示用のデータ電位Ｖｄ（ｉ－１）に基づく書き込みが行われる。期間Ｐ１０の終了時点直前には、走査信号ＧＬ（ｉ）およびモニタ制御信号ＭＬ（ｉ）はローレベルである。従って、書き込み制御トランジスタＴ１およびモニタ制御トランジスタＴ３はオフ状態である。また、期間Ｐ１０の終了時点直前には、発光制御信号ＥＭ（ｉ）はオンレベルである。従って、発光制御トランジスタＴ４はオン状態となっており、有機ＥＬ素子Ｌ１に駆動電流が供給されている。また、期間Ｐ１０の終了時点直前には、制御信号Ｓ２，Ｓ１はハイレベルであり、制御信号Ｓ０はローレベルである。従って、スイッチ３２３，３２４はオン状態であり、スイッチ３２５はオフ状態である。このとき、データ信号線ＳＬ（ｊ）と内部データ線Ｓｉｎ（ｊ）とは電気的に接続されている。

　期間Ｐ１１になると、発光制御信号ＥＭ（ｉ）がハイレベルからローレベルに変化する。これにより、発光制御トランジスタＴ４がオフ状態となり、有機ＥＬ素子Ｌ１への駆動電流の供給が停止する。また、期間Ｐ１１になると、走査信号ＧＬ（ｉ）およびモニタ制御信号ＭＬ（ｉ）がローレベルからハイレベルに変化する。これにより、書き込み制御トランジスタＴ１およびモニタ制御トランジスタＴ３はオン状態となる。期間Ｐ１１には、以上のような状態で、画素回路１１０の状態を初期化する初期化電位Ｖｐｃがデータ信号線ＳＬ（ｊ）に印加される。これにより、コンデンサＣの状態および節点１１１の電位が初期化される。なお、発光制御信号ＥＭ（ｉ）がハイレベルからローレベルに変化するタイミングと走査信号ＧＬ（ｉ）およびモニタ制御信号ＭＬ（ｉ）がローレベルからハイレベルに変化するタイミングとは必ずしも全く同じタイミングでなくても良い。

　期間Ｐ１２になると、モニタ制御信号ＭＬ（ｉ）がハイレベルからローレベルに変化する。これにより、モニタ制御トランジスタＴ３がオフ状態となる。この状態で、特性検出用電位Ｖｒ＿ＴＦＴがデータ信号線ＳＬ（ｊ）に印加される。特性検出用電位Ｖｒ＿ＴＦＴは、駆動トランジスタＴ２には電流が流れるが有機ＥＬ素子Ｌ１には電流が流れないように設定された電位である。すなわち、期間Ｐ１２に、駆動トランジスタＴ２はオン状態となる。

　期間Ｐ１３になると、走査信号ＧＬ（ｉ）はハイレベルからローレベルに変化し、モニタ制御信号ＭＬ（ｉ）はローレベルからハイレベルに変化する。これにより、書き込み制御トランジスタＴ１はオフ状態となり、モニタ制御トランジスタＴ３はオン状態となる。このような状態で、電流測定用電位Ｖｍ＿ＴＦＴがデータ信号線ＳＬ（ｊ）に印加される。これにより、駆動トランジスタＴ２を流れる電流がモニタ制御トランジスタＴ３およびデータ信号線ＳＬ（ｊ）を介して電流モニタ部３２０へと流れる。このとき、制御信号Ｓ２はハイレベルであるので、スイッチ３２３はオン状態となっていて、コンデンサ３２２に電荷は蓄積されない。なお、期間Ｐ１３については、データ信号線ＳＬ（ｊ）を流れる電流（測定電流）が安定するのに充分な長さに設定されている。

　期間Ｐ１４（積分期間）になると、制御信号Ｓ２がハイレベルからローレベルに変化する。これにより、スイッチ３２３がオフ状態となり、オペアンプ３０１とコンデンサ３２２とが積分回路として機能する。その結果、オペアンプ３０１の出力電圧は、データ信号線ＳＬ（ｊ）を流れている電流に応じた電圧となる。

　期間Ｐ１７になると、走査信号ＧＬ（ｉ）がハイレベルからローレベルに変化する。これにより、書き込み制御トランジスタＴ１がオフ状態となる。なお、期間Ｐ１７には、（ｉ＋１）行目で画像表示用のデータ電位Ｖｄ（ｉ＋１）に基づく書き込みが行われる。期間Ｐ１７以降の期間には、第ｉ行第ｊ列の画素回路１１０では、期間Ｐ１６における書き込みに基づいて有機ＥＬ素子Ｌ１が発光する。

　本実施形態においては、ＴＦＴ特性を検出するためのモニタ処理が以上のようにして行われる。なお、期間Ｐ１２が測定用書き込み期間に相当し、期間Ｐ１４（積分期間）が電流測定期間に相当する。

＜１．６　発光制御線の制御方法＞
　次に、図１を参照しつつ、発光制御線ＥＭの制御方法について説明する。ここでもｉ行目がモニタ行であると仮定する。モニタ期間が開始されるまでの期間には、１行ずつ発光制御信号ＥＭが順次に所定期間だけローレベルとなる。モニタ期間の開始後、期間Ｐ１３（測定電流を安定化させるための期間）の終了時点の少し前の時点になると、表示制御回路４０は、図１に示すように、発光制御クロック信号ＥＣＫ１～ＥＣＫ４の出力を１つずつ順次に停止する。換言すれば、表示制御回路４０は、積分期間Ｐ１４の開始時点までに、発光制御クロック信号ＥＣＫ１～ＥＣＫ４の出力を１つずつ順次に停止する。発光制御クロック信号ＥＣＫ１～ＥＣＫ４の出力が停止した状態は、積分期間Ｐ１４の終了時点まで継続される。これにより、複数の発光制御線ＥＭ（１）～ＥＭ（ｎ）に印加される各発光制御信号は、積分期間Ｐ１４を通じてハイレベル（オンレベル）またはローレベル（オフレベル）で維持される。従って、積分期間Ｐ１４中にハイレベルからローレベルに変化する発光制御信号や積分期間Ｐ１４中にローレベルからハイレベルに変化する発光制御信号は存在しない。積分期間Ｐ１４が終了すると、表示制御回路４０は、発光制御クロック信号ＥＣＫ１～ＥＣＫ４の出力を再開する。

　なお、モニタ処理によってＯＬＥＤ特性の検出が行われる際には、複数の発光制御線ＥＭ（１）～ＥＭ（ｎ）に印加される各発光制御信号はハイレベルで維持される。何故ならば、ＯＬＥＤ特性を検出するためには有機ＥＬ素子Ｌ１に電流を流す必要があり、発光制御トランジスタＴ４がオン状態で維持されなければならないからである。

＜１．７　効果＞
　本実施形態によれば、表示制御回路４０は、積分期間Ｐ１４を通じて、発光制御クロック信号ＥＣＫ１～ＥＣＫ４の出力を停止する。このため、表示部１０に配設されている発光制御線ＥＭ（１）～ＥＭ（ｎ）に印加される各発光制御信号は、積分期間Ｐ１４を通じてハイレベルまたはローレベルで維持される。例えば、従来例において図２６に示すように積分期間Ｐ１４中にレベルが変化していた発光制御信号ＥＭ（ｑ）については、本実施形態では積分期間Ｐ１４の開始前または終了後にレベルが変化する（図１２参照）。このように各発光制御信号は積分期間Ｐ１４を通じて一定のレベルで維持されるので、積分期間Ｐ１４中に非モニタ行の発光制御線ＥＭとデータ信号線ＳＬとの間の寄生容量の存在に起因するカップリングノイズは生じない。それ故、モニタ処理の際に駆動トランジスタＴ２の特性に応じた電流が精度良く検出される。以上のように、本実施形態によれば、外部補償機能を有する有機ＥＬ表示装置において、データ信号線ＳＬに生じるカップリングノイズに起因する補償精度の低下が防止される。

＜１．８　変形例＞
　第１の実施形態においては、データ信号線ＳＬ（１）～ＳＬ（ｍ）は、画像表示用のデータ信号の伝達に用いられるだけでなく、モニタ処理の際に駆動トランジスタＴ２または有機ＥＬ素子Ｌ１の特性に応じた電流を流すための信号線としても用いられていた。しかしながら、これには限定されず、図１３に示すように、データ信号線ＳＬ（１）～ＳＬ（ｍ）とは別にモニタ処理の際に駆動トランジスタＴ２または有機ＥＬ素子Ｌ１の特性に応じた電流を流すための信号線（以下、「電流モニタ線」という。）ＭＣＬを設けるようにしても良い。

　図１３は、本変形例における画素回路１１０およびソースドライバ３０の一部を示す回路図である。第１の実施形態と同様、画素回路１１０は、１個の有機ＥＬ素子Ｌ１と、４個のトランジスタＴ１～Ｔ４（書き込み制御トランジスタＴ１、駆動トランジスタＴ２、モニタ制御トランジスタＴ３、および発光制御トランジスタＴ４）と、１個のコンデンサ（容量素子）Ｃとを備えている。但し、モニタ制御トランジスタＴ３の第２導通端子は電流モニタ線ＭＣＬ（ｊ）に接続されている。

　ソースドライバ３０については、図１３に示すように、データ信号線駆動部３１０として機能する部分と電流モニタ部３２０として機能する部分とが分離されている。データ信号線駆動部３１０には、オペアンプ３１１とＤ／Ａコンバータ３１６とが含まれている。電流モニタ部３２０は、Ｄ／Ａコンバータ３２６とオペアンプ３２１とコンデンサ３２２と３つのスイッチ（スイッチ３２３，３２４，および３２５）とによって構成される。なお、図１３におけるオペアンプ３２１およびＤ／Ａコンバータ３２６は、それぞれ、図５におけるオペアンプ３０１およびＤ／Ａコンバータ３０６に相当する。電流モニタ部３２０の動作については第１の実施形態と同様であるので説明を省略する。但し、本変形例における電流モニタ部３２０は、電流モニタ線ＭＣＬを流れる電流を測定する。

　以上のようにデータ信号線ＳＬとは別に電流モニタ線ＭＣＬを設ける構成を採用した場合にも、第１の実施形態と同様の効果が得られる。

＜２．第２の実施形態＞
　第２の実施形態について説明する。

＜２．１　第１の実施形態での懸念点＞
　第１の実施形態のように発光制御クロック信号ＥＣＫ１～ＥＣＫ４の出力を停止する期間を設けた場合、オフ期間（ローレベルで維持される期間）が比較的長くなる発光制御信号ＥＭとオフ期間が比較的短くなる発光制御信号ＥＭとが現れる。モニタ行についての積分期間Ｐ１４中にローレベルとなっている発光制御信号ＥＭについては、オフ期間は比較的長くなる。一方、モニタ行についての積分期間Ｐ１４中にハイレベルとなっている発光制御信号ＥＭについては、オフ期間は比較的短くなる。以上より、各フレーム期間において、消灯期間が比較的長くなる領域と消灯期間が比較的短くなる領域とが現れる。例えば、消灯期間が比較的長くなる領域では１フレーム期間中の３２水平走査期間に有機ＥＬ素子Ｌ１は消灯し、消灯期間が比較的短くなる領域では１フレーム期間中の２８水平走査期間に有機ＥＬ素子Ｌ１は消灯する。ここで、モニタ行を１行ずつ順次に推移させた場合、消灯期間が比較的長くなる領域が図１４に示すように推移する。このため、消灯期間が比較的長くなる領域（モニタ行の近傍の行）と消灯期間が比較的短くなる領域（モニタ行の近傍の行以外の行）との間での輝度差の推移が視認されやすい。このように、表示品位の低下が懸念される。

＜２．２　対策＞
　そこで、本実施形態においては、図１５に示すようにモニタ行がランダムに現れるように表示制御回路４０がスキャンドライバ２０の動作を制御する。モニタ行がランダムに現れることにより、消灯期間が比較的長くなる領域の推移は、図１６に示すように不規則となる。以下、モニタ行をランダムな順序で推移させる手法について説明する。

　一般に、コンピュータを用いたシステムでは、ランダムな状態を発生させるために疑似ランダム関数が用いられる。疑似ランダム関数は、疑似乱数を生成する関数である。疑似乱数生成のアルゴリズムとしては、線形合同法やメルセンヌ・ツイスタなどが知られている。初期状態を規定するシード値が特定の値であれば、疑似ランダム関数によって一定の乱数列が得られる。それ故、疑似ランダム関数を用いてモニタ行の順序を決定しても、シード値が特定の値であればモニタ行の順序は規則的なものとなる。従って、本実施形態においては、以下のような手法が採用される。なお、ここで説明するランダムな順序の構成方法は一例であって、これには限定されない。

　複数の行についてのモニタ処理を行う順序を規定する複数のパターンが予め用意される。説明の便宜上、行数が６であると仮定すると、１行目から６行目までのモニタ処理を行う順序を規定する例えば図１７に示すような複数のパターンが用意される。図１７に示す例では、４つのパターンが用意されている。

　上述のような複数のパターンが用意された状況下、パターンの数に等しい数の乱数すなわち乱数列が生成される。図１７に示す例の場合、４つの乱数からなる乱数列が生成され、１つ目の乱数はパターンＡに対応付けられ、２つ目の乱数はパターンＢに対応付けられ、３つ目の乱数はパターンＣに対応付けられ、４つ目の乱数はパターンＤに対応付けられる。そして、乱数を昇順に並べることによって得られる順序が、モニタ処理を行う順序とされる。仮に乱数として１から４までの整数の生成が行われて、パターンＡに乱数“２”が対応付けられ、パターンＢに乱数“４”が対応付けられ、パターンＣに乱数“１”が対応付けられ、パターンＤに乱数“３”が対応付けられた場合、「パターンＣ、パターンＡ、パターンＤ、パターンＢ」という順序に従って、モニタ処理が行われる。ここで、「ＣＡＤＢ」という順序に対応する乱数列を「Ｘ１」と規定する（図１８参照）。

　次に、別のシード値を用いて４つの乱数（１から４までの整数）を発生させる。そして、パターンＡに乱数“３”が対応付けられ、パターンＢに乱数“１”が対応付けられ、パターンＣに乱数“４”が対応付けられ、パターンＤに乱数“２”が対応付けられた場合、「パターンＢ、パターンＤ、パターンＡ、パターンＣ」という順序に従って、モニタ処理が行われる。ここで、「Ｂ、Ｄ、Ａ、Ｃ」という順序に対応する乱数列を「Ｘ２」と規定する（図１８参照）。同様の動作が繰り返されることによって、図１８に示すような乱数列が生成されたと仮定する。なお、本実施形態においては、「Ｘ１」～「Ｘ４」と規定された乱数列によって第１の乱数列が実現される。

　次に、図１９で符号７０を付した部分の並び替え（すなわち、Ｘ１～Ｘ４の発生順序の並び替え）が行われる。なお、図１９には、図１７に示した複数のパターンの発生順序を表している。ここでも４つの乱数からなる乱数列が生成され、それら４つの乱数はそれぞれＸ１～Ｘ４のいずれかに対応付けられる。仮に乱数として１から４までの整数の生成が行われて、Ｘ１に乱数“３”が対応付けられ、Ｘ２に乱数“１”が対応付けられ、Ｘ３に乱数“４”が対応付けられ、Ｘ４に乱数“２”が対応付けられた場合、「Ｘ２、Ｘ４、Ｘ１、Ｘ３」という順序に対応したパターンの発生順序に従って、モニタ処理が行われる。ここで、「Ｘ１、Ｘ２、Ｘ３、Ｘ４」という順序に対応する乱数列を「Ｙ１」と規定し、「Ｘ２、Ｘ４、Ｘ１、Ｘ３」という順序に対応する乱数列を「Ｙ２」と規定すると、図２０に示すように「Ｙ３」と規定される乱数列および「Ｙ４」と規定される乱数列が得られるまで、同様の動作が繰り返される。なお、本実施形態においては、「Ｙ２」～「Ｙ４」と規定された乱数列によって第２の乱数列が実現される。

　上述のようにしてパターンの並び替えが繰り返されることによって、モニタ行の推移は極めて不規則なものとなる。

　以上のような手法を実現するために、例えば表示制御回路４０内に、複数の行についてのモニタ処理を行う順序を規定する複数のパターンを保持するパターン記憶部と、複数のパターンの発生順序を決定するための第１の乱数列および複数のパターンの発生順序を並べ替えるための第２の乱数列を生成する乱数生成回路とが設けられる。そして、第１の乱数列に基づいて決定された複数のパターンの発生順序に従ってモニタ処理が行われた後、第２の乱数列に基づく並び替えによって得られた複数のパターンの発生順序に従ってモニタ処理が行われる。それ以外の構成については、第１の実施形態と同様である。

＜２．３　効果＞
　本実施形態によれば、モニタ行が不規則に推移する。このため、モニタ行の近傍の行とそれ以外の行との間での輝度差の推移が視認されにくくなる。すなわち、表示品位の低下が抑制される。以上より、本実施形態によれば、外部補償機能を有する有機ＥＬ表示装置において、表示品位の低下を抑制しつつ、データ信号線ＳＬに生じるカップリングノイズに起因する補償精度の低下が防止される。

＜３．第３の実施形態＞
＜３．１　構成＞
　第３の実施形態について説明する。全体構成、画素回路１１０の構成、スキャンドライバ２０（ゲートドライバ２１０およびエミッションドライバ２２０）の構成、およびソースドライバ３０の構成については、第１の実施形態と同様であるので、説明を省略する（図２～図７、図９、および図１０を参照）。

＜３．２　発光制御線の制御方法＞
　図２１を参照しつつ、発光制御線の制御方法について説明する。第１の実施形態と同様、本実施形態においても、表示制御回路４０は、積分期間Ｐ１４を通じて、発光制御クロック信号ＥＣＫ１～ＥＣＫ４の出力を停止する。これに関し、第１の実施形態においては、表示制御回路４０は、発光制御クロック信号ＥＣＫ１～ＥＣＫ４の出力を１つずつ順次に停止していた。これに対して、本実施形態においては、表示制御回路４０は、図２１に示すように、積分期間Ｐ１４の開始時点に、発光制御クロック信号ＥＣＫ１～ＥＣＫ４の出力を一斉に停止する。発光制御クロック信号ＥＣＫ１～ＥＣＫ４の出力が停止した状態は、積分期間Ｐ１４の終了時点まで継続される。そして、表示制御回路４０は、図２１に示すように、積分期間Ｐ１４の終了時点に、発光制御クロック信号ＥＣＫ１～ＥＣＫ４の出力を一斉に再開する。以上より、本実施形態においても、複数の発光制御線ＥＭ（１）～ＥＭ（ｎ）に印加される各発光制御信号は、積分期間Ｐ１４を通じてハイレベル（オンレベル）またはローレベル（オフレベル）で維持される。

＜３．３　エミッションドライバ内の単位回路について＞
　本実施形態のように発光制御クロック信号ＥＣＫ１～ＥＣＫ４の出力を停止する構成を採用した場合、エミッションドライバ２２０を構成するシフトレジスタに関し、発光制御クロック信号ＥＣＫ１～ＥＣＫ４の出力停止時点に第１制御ノードＶＤがブースト状態となっている単位回路２２が存在する。その単位回路２２では、各信号等の波形は図２２に示すようなものとなる。なお、図２２の時点ｔ２１～時点ｔ２６は、それぞれ、図１１の時点ｔ１１～時点ｔ１６に相当する。

　エミッションドライバ２２０を構成するシフトレジスタを正常に動作させるためには、発光制御クロック信号ＥＣＫ１～ＥＣＫ４の出力停止期間を通じて、第１制御ノードＶＤの電位を高いレベルで保持する必要がある。それ故、第１制御ノードＶＤからの電荷のリークを防止する必要がある。これに関し、図１０に示した構成によれば、特にトランジスタＭ１１，Ｍ１２がデプレッション特性を有している場合に当該トランジスタＭ１１，Ｍ１２を介して第１制御ノードＶＤから電荷がリークすることが懸念される。そこで、本実施形態においては、単位回路２２内のトランジスタＭ１１，Ｍ１２の閾値電圧を０Ｖよりも大きくする。

＜３．４　効果＞
　第１の実施形態と同様、本実施形態においても、表示制御回路４０は、積分期間Ｐ１４を通じて、発光制御クロック信号ＥＣＫ１～ＥＣＫ４の出力を停止する。従って、各発光制御信号は積分期間Ｐ１４を通じて一定のレベルで維持され、積分期間Ｐ１４中に非モニタ行の発光制御線ＥＭとデータ信号線ＳＬとの間の寄生容量の存在に起因するカップリングノイズは生じない。以上より、外部補償機能を有する有機ＥＬ表示装置において、データ信号線ＳＬに生じるカップリングノイズに起因する補償精度の低下が防止される。また、単位回路２２内のトランジスタＭ１１，Ｍ１２の閾値電圧が０Ｖよりも大きいので、第１制御ノードＶＤからの電荷のリークが防止され、エミッションドライバ２２０を構成するシフトレジスタの異常動作の発生が抑制される。

＜３．５　変形例＞
　第３の実施形態においては、発光制御クロック信号ＥＣＫ１～ＥＣＫ４の出力停止期間中における単位回路２２内の第１制御ノードＶＤからの電荷のリークを防止するため、単位回路２２内のトランジスタＭ１１，Ｍ１２の閾値電圧を０Ｖよりも大きくしていた。しかしながら、これには限定されない。図２３に示すようにトランジスタＭ１１，Ｍ１２としてダブルゲート構造の薄膜トランジスタを採用することによっても、第１制御ノードＶＤからの電荷のリークを防止することができる。

＜４．その他＞
　上記各実施形態（変形例を含む）では、電流によって駆動される表示素子を含む画素回路を備えた表示装置として有機ＥＬ表示装置を例に挙げて説明したが、これには限定されない。例えば、無機発光ダイオードを含む画素回路を備えた無機ＥＬ表示装置や量子ドット発光ダイオードを含む画素回路を備えたＱＬＥＤ（Quantum dot Light Emitting Diode）表示装置などにも本発明を適用することができる。

　１０…表示部
　２０…スキャンドライバ
　３０…ソースドライバ
　３１…Ａ／Ｄコンバータ
　３２…補正演算部
　３３…補正データ記憶部
　４０…表示制御回路
　１１０…画素回路
　２１０…ゲートドライバ
　２２０…エミッションドライバ
　３１０…データ信号線駆動部
　３２０…電流モニタ部
　ＧＬ、ＧＬ（１）～ＧＬ（ｎ）…走査信号線
　ＭＬ、ＭＬ（１）～ＭＬ（ｎ）…モニタ制御線
　ＥＭ、ＥＭ（１）～ＥＭ（ｍ）…発光制御線
　ＳＬ、ＳＬ（１）～ＳＬ（ｍ）…データ信号線
　Ｌ１…有機ＥＬ素子
　Ｔ１…書き込み制御トランジスタ
　Ｔ２…駆動トランジスタ
　Ｔ３…モニタ制御トランジスタ
　Ｔ４…発光制御トランジスタ

Claims

　電流によって駆動される表示素子と前記表示素子の駆動電流を制御する駆動トランジスタとを含む画素回路を有し、前記駆動トランジスタの特性に応じた電流であって前記画素回路内を流れる電流を前記画素回路外で測定する一連の処理であるモニタ処理を実行する機能を有する表示装置であって、
　複数のデータ信号線と、複数の走査信号線と、前記複数の走査信号線と１対１で対応し前記複数のデータ信号線と交差するように配設された複数の発光制御線とを含む表示部と、
　前記複数のデータ信号線にデータ信号を印加するデータ信号線駆動回路と、
　前記複数の走査信号線に走査信号を印加する走査信号線駆動回路と、
　前記複数の発光制御線に発光制御信号を印加する、前記複数の発光制御線と１対１で対応する複数の単位回路からなるシフトレジスタによって構成された発光制御線駆動回路と、
　前記データ信号線駆動回路、前記走査信号線駆動回路、および前記発光制御線駆動回路の動作を制御する制御回路と
を備え、
　前記画素回路は、前記複数のデータ信号線と前記複数の走査信号線との各交差部に対応して設けられ、
　前記データ信号線駆動回路は、前記駆動トランジスタの特性に応じた電流を測定する機能を有し、
　前記シフトレジスタは、前記制御回路から出力された複数の発光制御クロック信号に基づいて、前記制御回路から出力された発光制御スタートパルス信号を１段目の単位回路から最終段目の単位回路へと転送しつつ各発光制御線に印加すべき発光制御信号を生成し、
　前記モニタ処理が行われるモニタ期間は、前記駆動トランジスタの特性に応じた電流を流すためのデータ信号を前記画素回路に書き込む測定用書き込み期間および前記駆動トランジスタの特性に応じた電流を前記データ信号線駆動回路で測定する電流測定期間を含み、
　前記制御回路は、前記電流測定期間を通じて、前記複数の発光制御クロック信号の出力を停止することを特徴とする、表示装置。
　前記制御回路は、前記電流測定期間の開始時点までに、前記複数の発光制御クロック信号の出力を１つずつ順次に停止することを特徴とする、請求項１に記載の表示装置。
　前記制御回路は、前記電流測定期間の開始時点に、前記複数の発光制御クロック信号の出力を一斉に停止することを特徴とする、請求項１に記載の表示装置。
　複数の行についての前記モニタ処理を行う順序を規定する複数のパターンを保持するパターン記憶部と、
　前記複数のパターンの発生順序を決定するための第１の乱数列および前記複数のパターンの発生順序を並べ替えるための第２の乱数列を生成する乱数生成回路と
を備え、
　前記第１の乱数列に基づいて決定された前記複数のパターンの発生順序に従って前記モニタ処理が行われた後、前記第２の乱数列に基づく並び替えによって得られた前記複数のパターンの発生順序に従って前記モニタ処理が行われることを特徴とする、請求項１から３までのいずれか１項に記載の表示装置。
　各単位回路は、
　　第１制御ノードと、
　　次段の単位回路に接続された第１出力端子と、
　　対応する発光制御線に接続された第２出力端子と、
　　前記第１制御ノードに接続された制御端子と、前記複数の発光制御クロック信号の１つが与えられる第１導通端子と、前記第１出力端子に接続された第２導通端子とを有する第１出力制御トランジスタと、
　　前記第１制御ノードに接続された制御端子と、オンレベルの電源電圧が与えられる第１導通端子と、前記第２出力端子に接続された第２導通端子とを有する第２出力制御トランジスタと、
　　前記複数の発光制御クロック信号の１つが与えられる制御端子と、セット信号が与えられる第１導通端子と、前記第１制御ノードに接続された第２導通端子とを有する第１制御ノードセットトランジスタと、
　　前記複数の発光制御クロック信号の１つが与えられる制御端子と、前記第１制御ノードに接続された第１導通端子と、リセット信号が与えられる第２導通端子とを有する第１制御ノードリセットトランジスタと、
　　一端が前記第１制御ノードに接続され、他端が前記第１出力端子に接続された第１ブースト容量と
を含むことを特徴とする、請求項１から４までのいずれか１項に記載の表示装置。
　前記第１制御ノードセットトランジスタおよび前記第１制御ノードリセットトランジスタの閾値電圧が０Ｖよりも大きいことを特徴とする、請求項５に記載の表示装置。
　前記第１制御ノードセットトランジスタおよび前記第１制御ノードリセットトランジスタは、ダブルゲート構造の薄膜トランジスタであることを特徴とする、請求項５に記載の表示装置。
　各単位回路は、
　　第２制御ノードと、
　　第３制御ノードと、
　　前記第２制御ノードに接続された制御端子と、前記複数の発光制御クロック信号の１つが与えられる第１導通端子と、前記第３制御ノードに接続された第２導通端子とを有する内部制御トランジスタと、
　　前記複数の発光制御クロック信号の１つが与えられる制御端子と、オンレベルの電源電圧が与えられる第１導通端子と、前記第２制御ノードに接続された第２導通端子とを有する第２制御ノードセットトランジスタと、
　　前記第１制御ノードに接続された制御端子と、前記第２制御ノードに接続された第１導通端子と、前記複数の発光制御クロック信号の１つが与えられる第２導通端子とを有する第２制御ノードリセットトランジスタと、
　　前記複数の発光制御クロック信号の１つが与えられる制御端子と、前記第３制御ノードに接続された第１導通端子と、オフレベルの電源電圧が与えられる第２導通端子とを有する第３制御ノードリセットトランジスタと、
　　一端が前記第２制御ノードに接続され、他端が前記第３制御ノードに接続された第２ブースト容量と
を含むことを特徴とする、請求項５から７までのいずれか１項に記載の表示装置。
　前記複数のデータ信号線は、前記モニタ処理の際に前記駆動トランジスタの特性に応じた電流を流すための信号線としても用いられ、
　前記電流測定期間には、前記データ信号線駆動回路は、前記データ信号線を流れる電流を測定することを特徴とする、請求項１から８までのいずれか１項に記載の表示装置。
　前記表示部は、前記複数の走査信号線と１対１で対応する複数のモニタ制御線を含み、
　前記走査信号線駆動回路は、前記複数のモニタ制御線にモニタ制御信号を印加することを特徴とする、請求項１から９までのいずれか１項に記載の表示装置。
　前記画素回路は、
　　第１端子と第２端子とを有する前記表示素子と、
　　制御端子と第１導通端子と第２導通端子とを有する前記駆動トランジスタと、
　　対応する走査信号線に接続された制御端子と、対応するデータ信号線に接続された第１導通端子と、前記駆動トランジスタの制御端子に接続された第２導通端子とを有する書き込み制御トランジスタと、
　　対応するモニタ制御線に接続された制御端子と、前記駆動トランジスタの第２導通端子に接続された第１導通端子と、対応するデータ信号線に接続された第２導通端子とを有するモニタ制御トランジスタと、
　　対応する発光制御線に接続された制御端子と、前記駆動トランジスタの第２導通端子に接続された第１導通端子と、前記表示素子の第１端子に接続された第２導通端子とを有する発光制御トランジスタと、
　　前記駆動トランジスタの制御端子の電位を保持するために一端が前記駆動トランジスタの制御端子に接続された容量素子と
を含むことを特徴とする、請求項１０に記載の表示装置。
　前記発光制御線駆動回路は、前記モニタ期間を通じて前記モニタ処理の対象の行に含まれる画素回路内の発光制御トランジスタがオフ状態で維持されるよう、前記複数の発光制御線に発光制御信号を印加することを特徴とする、請求項１１に記載の表示装置。
　電流によって駆動される表示素子と前記表示素子の駆動電流を制御する駆動トランジスタとを含む画素回路を有し、前記駆動トランジスタの特性に応じた電流であって前記画素回路内を流れる電流を前記画素回路外で測定する一連の処理であるモニタ処理を実行する機能を有する表示装置であって、
　複数のデータ信号線と、複数の走査信号線と、前記複数の走査信号線と１対１で対応し前記複数のデータ信号線と交差するように配設された複数の発光制御線とを含む表示部と、
　前記複数のデータ信号線にデータ信号を印加するデータ信号線駆動回路と
を備え、
　前記画素回路は、前記複数のデータ信号線と前記複数の走査信号線との各交差部に対応して設けられ、
　前記データ信号線駆動回路は、前記駆動トランジスタの特性に応じた電流を測定する機能を有し、
　前記モニタ処理が行われるモニタ期間は、前記駆動トランジスタの特性に応じた電流を流すためのデータ信号を前記画素回路に書き込む測定用書き込み期間および前記駆動トランジスタの特性に応じた電流を前記データ信号線駆動回路で測定する電流測定期間を含み、
　前記複数の発光制御線に印加される各発光制御信号は、前記電流測定期間を通じてオンレベルまたはオフレベルで維持されることを特徴とする、表示装置。
　電流によって駆動される表示素子と前記表示素子の駆動電流を制御する駆動トランジスタとを含む画素回路を有し、前記駆動トランジスタの特性に応じた電流であって前記画素回路内を流れる電流を前記画素回路外で測定する一連の処理であるモニタ処理を実行する機能を有する表示装置の駆動方法であって、
　前記表示装置は、
　　複数のデータ信号線と、複数の走査信号線と、前記複数の走査信号線と１対１で対応し前記複数のデータ信号線と交差するように配設された複数の発光制御線とを含む表示部と、
　　前記複数のデータ信号線にデータ信号を印加するデータ信号線駆動回路と、
　　前記複数の走査信号線に走査信号を印加する走査信号線駆動回路と、
　　前記複数の発光制御線に発光制御信号を印加する、前記複数の発光制御線と１対１で対応する複数の単位回路からなるシフトレジスタによって構成された発光制御線駆動回路と、
　　前記データ信号線駆動回路、前記走査信号線駆動回路、および前記発光制御線駆動回路の動作を制御する制御回路と
を備え、
　前記画素回路は、前記複数のデータ信号線と前記複数の走査信号線との各交差部に対応して設けられ、
　前記データ信号線駆動回路は、前記駆動トランジスタの特性に応じた電流を測定する機能を有し、
　前記シフトレジスタは、前記制御回路から出力された複数の発光制御クロック信号に基づいて、前記制御回路から出力された発光制御スタートパルス信号を１段目の単位回路から最終段目の単位回路へと転送しつつ各発光制御線に印加すべき発光制御信号を生成し、
　前記駆動方法は、
　　前記駆動トランジスタの特性に応じた電流を流すためのデータ信号を前記画素回路に書き込む測定用書き込みステップと、
　　前記制御回路からの前記複数の発光制御クロック信号の出力を停止する発光制御クロック信号出力停止ステップと、
　　前記駆動トランジスタの特性に応じた電流を前記データ信号線駆動回路で測定する電流測定ステップと、
　　前記制御回路からの前記複数の発光制御クロック信号の出力を再開する発光制御クロック信号出力再開ステップと
を含むことを特徴とする、駆動方法。
　電流によって駆動される表示素子と前記表示素子の駆動電流を制御する駆動トランジスタとを含む画素回路を有し、前記駆動トランジスタの特性に応じた電流であって前記画素回路内を流れる電流を前記画素回路外で測定する一連の処理であるモニタ処理を実行する機能を有する表示装置の駆動方法であって、
　前記表示装置は、
　　複数のデータ信号線と、複数の走査信号線と、前記複数の走査信号線と１対１で対応し前記複数のデータ信号線と交差するように配設された複数の発光制御線とを含む表示部と、
　　前記複数のデータ信号線にデータ信号を印加するデータ信号線駆動回路と
を備え、
　前記画素回路は、前記複数のデータ信号線と前記複数の走査信号線との各交差部に対応して設けられ、
　前記データ信号線駆動回路は、前記駆動トランジスタの特性に応じた電流を測定する機能を有し、
　前記駆動方法は、
　　前記駆動トランジスタの特性に応じた電流を流すためのデータ信号を前記画素回路に書き込む測定用書き込みステップと、
　　前記複数の発光制御線に印加される各発光制御信号をオンレベルまたはオフレベルで維持した状態で、前記駆動トランジスタの特性に応じた電流を前記データ信号線駆動回路で測定する電流測定ステップと
を含むことを特徴とする、駆動方法。