JP4207772B2

JP4207772B2 - インバータ回路

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Publication number: JP4207772B2
Application number: JP2003423985A
Authority: JP
Inventors: 勝秀内野; 淳一山下
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Current assignee: Sony Corp
Priority date: 2003-12-22
Filing date: 2003-12-22
Publication date: 2009-01-14
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Description

本発明はＮＭＯＳ型のトランジスタで構成されたインバータ回路に関する。より詳しくは、ＮＭＯＳインバータ回路で出力波形のトランジェントの鈍りを改善する技術に関する。

一般に、インバータ回路はＮＭＯＳトランジスタとＰＭＯＳトランジスタを組み合わせたＣＭＯＳ回路で構成されている。これに対し、低コスト化の為例えばＮＭＯＳの片側チャネルのみでインバータを構成する回路も知られている。この様なＮＭＯＳインバータ回路は例えば特許文献１に開示されている。
特開平５−２２４６２９号公報

図９は従来のＮＭＯＳインバータ回路の一例を示す回路図である。図示する様にこのインバータ回路は２個のＮＭＯＳトランジスタで構成され、入力ノードから入力された信号Ｖｉｎを反転して出力ノードから出力する。図では出力信号をＶｏｕｔで表わしてある。又出力ノードに接続された負荷容量をＣｏｕｔで表わしてある。第１トランジスタＴｒ１は、ドレインが第１高電位Ｖｃｃ１側に接続し、ソースが出力ノードに接続し、ゲートが第２高電位Ｖｃｃ２側に接続している。ここで第２高電位Ｖｃｃ２は、第１高電位Ｖｃｃ１と第１トランジスタＴｒ１閾電圧との和よりも高く設定されており、第１トランジスタＴｒ１は常時オン状態にある。第２トランジスタＴｒ２はドレインが出力ノードに接続し、ソースが低電位Ｖｓｓ側に接続し、ゲートが入力ノードに接続している。

図１０は、図９に示した従来のＮＭＯＳインバータ回路の動作説明に供するタイミングチャートである。入力信号波形Ｖｉｎと出力信号波形Ｖｏｕｔを表わしている。タイミングＴ１で入力信号Ｖｉｎがロー（Ｌ）レベルになると、第２トランジスタＴｒ２がオフする。この結果出力ノードは常時オン状態にあるトランジスタＴｒ１によって第１高電位Ｖｃｃ１までプルアップされる。従って出力信号Ｖｏｕｔはハイ（Ｈ）レベルとなる。次のタイミングＴ２では入力信号ＶｉｎがＬからＨに切り替わる。この結果第２トランジスタＴｒ２はオン状態となり、ドレイン電流Ｉ２が流れ出す。これにより出力ノードはローレベルに向かってプルダウンされる。常時オン状態にある第１トランジスタＴｒ１に流れるドレイン電流Ｉ１と負荷容量Ｃｏｕｔから放電した電流Ｉｏｕｔの和が第２トランジスタＴｒ２に流れるドレイン電流Ｉ２と釣り合ったところで出力ノードのローレベル電位が固定される。通常低電位Ｖｓｓまで下がる前に電流が流れなくなるので、出力信号ＶｏｕｔのローレベルはＶｓｓよりもΔＶｘ分だけ高くなっている。

出力信号ＶｏｕｔがＬからＨに切り替わる場合、Ｖｓｓ側のトランジスタＴｒ２がオフする為、トランジスタＴｒ１の動作点に見合った電流が負荷容量Ｃｏｕｔに流れ込み、比較的出力の立ち上がりは早い。逆に出力信号ＶｏｕｔがＨからＬに遷移する時は、トランジスタＴｒ２が導通してＶｓｓ付近までＣｏｕｔを放電するが、この時トランジスタＴｒ１はオンしたままの為、トランジスタＴｒ２に流れる電流Ｉ２はＣｏｕｔの放電電流ＩｏｕｔとトランジスタＴｒ１のオン電流Ｉ１との和になる。この為、出力信号ＶｏｕｔがＨからＬに遷移する時の立ち下がり時間は長くなってしまう。これにより、出力信号Ｖｏｕｔの立ち下がり波形が鈍るという問題がある。

この立ち下がりトランジェントの鈍りを改善する為、トランジスタＴｒ１のチャネル幅を小さくして電流供給能力を抑えることが考えられる。しかしこれでは逆に出力信号がＬからＨに立ち上がる時の時間が長くなってしまい、立ち上がりトランジェントが鈍るという副作用が生じる。又、トランジスタＴｒ２のチャネル幅を大きくして、トランジスタＴｒ２の電流駆動能力を大きくすることも考えられる。しかしながらこれではインバータ回路のレイアウト面積が大きくなってしまう。

上述した従来の技術の課題に鑑み、本発明は出力波形のトランジェントに鈍りが生じないＮＭＯＳインバータ回路を提供することを目的とする。係る目的を達成する為に以下の手段を講じた。即ち本発明は、少なくとも５個のＮＭＯＳ型のトランジスタと１個のキャパシタとで構成され、入力ノードから入力された信号を反転して出力ノードから出力するインバータ回路であって、第１トランジスタは、ドレインが第１高電位側に接続し、ソースが出力ノードに接続し、ゲートが該キャパシタを介して中間ノードに接続し、第２トランジスタは、ドレインが出力ノードに接続し、ソースが低電位側に接続し、ゲートが入力ノードに接続し、第３トランジスタは、ドレインが該中間ノードに接続し、ソースが低電位側に接続し、ゲートが入力ノードに接続し、第４トランジスタは、ドレインが第１高電位と第１トランジスタ閾電圧との和よりも高い第２高電位側に接続し、ソースが該中間ノードに接続し、ゲートが第２高電位と第４トランジスタ閾電圧との和より高い第３高電位側に接続し、第５トランジスタは、ドレインが第１トランジスタのゲートに接続し、ソースが低電位側に接続し、ゲートが入力ノードに接続していることを特徴とする。好ましくは、前記ＮＭＯＳ型のトランジスタは、絶縁基板上に形成されたシリコン薄膜を活性層とする薄膜トランジスタである。

本発明は又、少なくとも６個のＮＭＯＳ型のトランジスタと２個のキャパシタとで構成され、入力ノードから入力された信号を反転して出力ノードから出力するインバータ回路であって、第１トランジスタは、ドレインが第１高電位側に接続し、ソースが出力ノードに接続し、ゲートが第１キャパシタを介して中間ノードに接続し、第２トランジスタは、ドレインが出力ノードに接続し、ソースが低電位側に接続し、ゲートが入力ノードに接続し、第３トランジスタは、ドレインが該中間ノードに接続し、ソースが低電位側に接続し、ゲートが入力ノードに接続し、第４トランジスタは、ドレインが第１高電位と第１トランジスタ閾電圧との和よりも高い第２高電位側に接続し、ソースが該中間ノードに接続し、第５トランジスタは、ドレインが第１トランジスタのゲートに接続し、ソースが低電位側に接続し、ゲートが入力ノードに接続し、第６トランジスタは、ドレインが第４トランジスタ閾電圧より高い第３高電位側に接続し、ソースが第４トランジスタのゲートに接続するとともに第２キャパシタを介して該中間ノードに接続していることを特徴とする。好ましくは、前記ＮＭＯＳ型のトランジスタは、絶縁基板上に形成されたシリコン薄膜を活性層とする薄膜トランジスタである。

本発明によれば、ＮＭＯＳ型のインバータ回路を前段と後段に分けた２段構成としている。後段は従来と同様に第１トランジスタ及び第２トランジスタで構成し、前段は追加した第３トランジスタ及び第４トランジスタで構成している。そして前段側の出力点となる中間ノードを後段側の第１トランジスタのゲートに接続している。係る構成により、トランジスタＴｒ２ばかりでなく、トランジスタＴｒ１も中間ノードから出力される信号に応じてオン／オフ駆動される。本発明に係るＮＭＯＳインバータ回路は後段（出力段）を構成する一対のトランジスタが両方とも完全にオン／オフスイッチングされるので、出力波形のトランジェントの鈍りを改善することができる。従って、大きな出力負荷を駆動する場合であっても、出力段のトランジスタサイズを大きくする必要はない。本発明により、片側チャネルのみのスイッチングインバータが実現でき、大きな負荷容量が接続されていても出力信号パルスの立ち上がり及び立ち下がりが速くなる。又、インバータ回路のレイアウトの省面積化が可能となる。

更に本発明によれば、第１トランジスタのゲートが、キャパシタを介して前段側の中間ノードに容量結合されているとともに、第５トランジスタのドレインに直接接続されている。この結果、中間ノードのハイレベルは容量結合により第１トランジスタのゲートに伝えられる一方、ローレベルに関しては第５トランジスタにより直接第１トランジスタのゲートを低電位にプルダウンしている。この様に第１トランジスタのゲートを制御することで、そのオン／オフスイッチングをより正確なものにすることができる。特に、第５トランジスタの作用により、第１トランジスタのゲートに印加されるローレベルを確実に低電位（接地電位）まで落とすことができる。

以下図面を参照して本発明の実施の形態を詳細に説明する。その前に本発明の背景を明らかにするため、図１を参照して出願人の先行開発にかかるインバータ回路の構成を参考例として説明する。図示する様に本インバータ回路は、少なくとも４個のＮＭＯＳ型のトランジスタＴｒ１〜Ｔｒ４で構成され、入力ノードから入力された信号Ｖｉｎを反転して出力ノードから出力する。図では出力ノードをＡで表わし、これに負荷容量Ｃｏｕｔが接続されている。又出力信号をＶｏｕｔで表わしてある。

第１トランジスタＴｒ１は、ドレインが第１高電位Ｖｃｃ１側に接続し、ソースが出力ノードＡに接続し、ゲートが中間ノードに接続している。尚図では中間ノード及びトランジスタＴｒ１のゲートをＢで表わしてある。第２トランジスタＴｒ２は、ドレインが出力ノードＡに接続し、ソースが低電位Ｖｓｓ側に接続し、ゲートが入力ノードに接続している。尚図では入力ノード及び第２トランジスタＴｒ２のゲートをＣで表わしてある。第１トランジスタＴｒ１と第２トランジスタＴｒ２の直列接続が本インバータ回路の出力段を構成し、Ｖｃｃ１側の電源ラインからＶｓｓ側の接地ラインに向かって給電されている。

第３トランジスタＴｒ３はドレインが中間ノードＢに接続し、ソースが低電位Ｖｓｓ側に接続し、ゲートが入力ノードＣに接続している。又第４トランジスタＴｒ４は、ドレインが第１高電位Ｖｃｃ１と第１トランジスタＴｒ１閾電圧との和よりも高い第２高電位Ｖｃｃ２側に接続し、ソースが中間ノードＢに接続し、ゲートが第２高電位Ｖｃｃ２と第４トランジスタＴｒ４閾電圧との和より高い第３高電位Ｖｃｃ３側に接続している。トランジスタＴｒ４のゲートには常時閾電圧以上の電位Ｖｃｃ３が印加されているので、トランジスタＴｒ４は常時オン状態にある。このトランジスタＴｒ４とＴｒ３の直列接続が本インバータ回路の前段（入力段）に当り、Ｖｃｃ２側の電源ラインからＶｓｓ側の接地ラインに向かって給電されている。係るインバータ回路を構成するＮＭＯＳ型の４個のトランジスタＴｒ１〜Ｔｒ４は、例えば絶縁基板上に形成されたアモルファスシリコン薄膜又はポリシリコン薄膜を活性層とする薄膜トランジスタ（ＴＦＴ）である。

図２は、図１に示したインバータ回路の動作説明に供するタイミングチャートである。本タイミングチャートは、入力信号波形Ｖｉｎに対応させて各ノードＡ，Ｂ，Ｃの電位変化を描いている。尚出力ノードＡの電位変化は出力信号Ｖｏｕｔの波形そのものであり、入力ノードＣの電位変化は入力信号Ｖｉｎの波形そのものである。

まずタイミングＴ１で入力信号Ｖｉｎがローレベル（Ｌ）になる。これによりトランジスタＴｒ３がオフするので、中間ノードＢの電位は常時オン状態にあるトランジスタＴｒ４によってＶｃｃ２までプルアップされ、ハイレベル（Ｈ）となる。中間ノードＢがＨになるので出力段側のトランジスタＴｒ１がオンする一方、トランジスタＴｒ２は入力信号ＶｉｎがＬなのでオフとなる。この様にＴｒ１がオンでＴｒ２がオフとなるので、出力ノードＡの電位はＶｃｃ１までプルアップされＨとなる。

次にタイミングＴ２になると入力信号ＶｉｎがＬからＨに切り替わる。これにより前段側のトランジスタＴｒ３がオンして、中間ノードＢのノードをＶｓｓ付近までプルダウンする。但しＴｒ４は引続きオン状態を維持しているので中間ノードＢの立ち下がりは比較的なだらかであり且つＶｓｓよりもΔＶｘ分だけ上のレベルで停止し、これがローレベルＬとなる。中間ノードＢがＬに立ち下がることから後段側のトランジスタＴｒ１はオフになる。中間ノードＢの電位がトランジスタＴｒ１の閾電圧より下回った時点でＴｒ１は直ちにオフするので、その立ち下がりは比較的早い。一方トランジスタＴｒ２はＶｉｎがＨになるのでオンする。この様に出力段のトランジスタＴｒ１がオフしＴｒ２がオンするので、出力ノードＡの電位はＶｓｓ近傍までプルダウンされる。精密には、出力信号ＶｏｕｔのローレベルはＶｓｓには完全に一致せず、幾分誤差ΔＶｙが含まれる。しかしながら、ΔＶｙはΔＶｘに比べれば小さく、ほとんど無視できる程度である。

この様に本参考例のインバータ回路は、Ｔｒ１のゲートを中間ノードＢに接続することで、Ｔｒ２ばかりでなくＴｒ１も相補的にオン／オフしている。完全なオン／オフ駆動を実現したことで、出力信号Ｖｏｕｔのトランジェント波形の鈍りを大幅に改善することができる。しかし、中間ノードＢの電位波形のローレベルが接地電位からΔＶｘだけ浮いている点で更に改善する余地がある。

図３は本発明に係るインバータ回路の実施形態を示す回路図である。本実施形態は図１に示した参考例に係るインバータ回路を改良したものであって、特に第１トランジスタのゲートに印加されるローレベルを完全に接地電位まで落とすことを可能にしたものである。尚理解を容易にする為、図１に示した参考例のインバータ回路と対応する部分には対応する参照番号を付してある。

図３に示す様に、本インバータ回路は５個のＮＭＯＳ型のトランジスタＴｒ１〜Ｔｒ５と１個のキャパシタＣ１とで構成され、入力ノードＣから入力された信号Ｖｉｎを反転して出力ノードＡから出力するものである。第１トランジスタＴｒ１は、ドレインが第１高電位Ｖｃｃ１側に接続し、ソースが出力ノードＡに接続し、ゲートがキャパシタＣ１を介して中間ノードＤに接続している。尚図ではトランジスタＴｒ１のゲート点をＢで表わし、中間ノードをＤで表わしてある。第２トランジスタＴｒ２は、ドレインが出力ノードＡに接続し、ソースが低電位Ｖｓｓ側に接続し、ゲートが入力ノードＣに接続している。一対のトランジスタＴｒ１及びＴｒ２が本インバータ回路の出力段を構成している。

第３トランジスタＴｒ３は、ドレインが中間ノードＤに接続し、ソースが低電位Ｖｓｓ側に接続し、ゲートが入力ノードＣに接続している。第４トランジスタＴｒ４は、ドレインが第１高電位Ｖｃｃ１と第１トランジスタＴｒ１閾電圧との和よりも高い第２高電位Ｖｃｃ２側に接続し、ソースが中間ノードＤに接続し、ゲートが第２高電位Ｖｃｃ２と第４トランジスタＴｒ４閾電圧との和より高い第３高電位Ｖｃｃ３に接続している。トランジスタＴｒ３及びＴｒ４が本インバータ回路の前段側（入力段）を構成している。

特徴事項として第５トランジスタＴｒ５は、ドレインが第１トランジスタＴｒ１のゲート（Ｂ）に接続し、ソースが低電位Ｖｓｓ側に接続し、ゲートが入力ノードＣに接続している。係る構成により、出力段側のトランジスタＴｒ１のゲート電位を、直接トランジスタＴｒ５でＶｓｓ側に接続することができる。一方前段側の中間ノードＤに現われるハイレベルの電位はキャパシタＣ１の容量結合を介してトランジスタＴｒ１のゲート（Ｂ）に伝えられる様になっている。

図４は、図３に示した本発明に係るインバータ回路の動作説明に供するタイミングチャートである。まずタイミングＴ１で入力信号ＶｉｎがＬになる。これによりトランジスタＴｒ３がオフする一方、トランジスタＴｒ４はそのゲート電圧Ｖｃｃ３によって常時オンしている。従って中間ノードＤはＶｃｃ２までプルアップされＨレベルとなる。中間ノードのＨレベルはキャパシタＣ１による容量結合によりノードＢに伝達される。従ってノードＢもハイレベルになる。タイミングチャートではこのハイレベルをＢＨで表わしてある。ノードＢがＨになる結果Ｔｒ１がオンする一方、入力信号ＶｉｎはＬなのでＴｒ２はオフする。Ｔｒ１がオンでＴｒ２がオフになる為、出力ノードＡはＶｃｃ１までプルアップされ、結果出力信号ＶｏｕｔはＨになる。

次のタイミングＴ２になるとＶｉｎがＬからＨに切り替わる。この結果Ｔｒ３がオンし中間ノードＤの電位がＶｃｃ２からＶｓｓに向かって低下する。しかしＴｒ４もオン状態であるのでＬレベルはＶｓｓまで到達せず、ΔＶｘ分だけＶｓｓから浮いたレベルで停止する。ＶｉｎがＨになると更にＴｒ５もオンする。この結果ノードＢは瞬時にＶｓｓまで降下してＬレベルとなる。この様に本実施形態では、中間ノードＤのローレベルがＶｓｓから浮いているにも関わらず、ノードＢのＬレベルをＶｓｓまで引き落とすことができ、トランジスタＴｒ１を確実にオフすることができる。一方ＶｉｎがＨになるとＴｒ２がオンする。出力段のＴｒ１がオフでＴｒ２がオンとなる為、ノードＡの電位はＶｓｓまでプルダウンされ、ＶｏｕｔはＬになる。

続いてタイミングＴ３になると入力信号ＶｉｎがＨからＬに戻り、タイミングＴ１の状態と同じになる。前述した様にＶｉｎがＬになるとＴｒ３がオフし、中間ノードＤがＬレベルからＨレベルに引き上げられる。この時の電位差はＶｃｃ２−（Ｖｓｓ＋ΔＶｘ）で表わされる。この電位差が容量結合を介してノードＢに伝達される。ノードＢのハイレベルＢＨは、キャパシタＣ１とトランジスタＴｒ１のゲート容量ＣＴｒ１との容量分割によって決められる。その値はＢＨ＝（Ｃ１／（Ｃ１＋ＣＴｒ１））×（Ｖｃｃ２−（Ｖｓｓ＋ΔＶｘ））となる。

図５は、他の参考例に係るインバータ回路を表わした回路図である。本インバータ回路は図１に示した先の参考例に係るインバータ回路の改良を図ったものであり、特に中間ノードの電位波形の立ち下がりトランジェントを急峻にしている。

図５に示す様に、本インバータ回路は、５個のＮＭＯＳ型のトランジスタＴｒ１〜Ｔｒ６と１個のキャパシタＣ２とで構成され、入力ノードＣから入力された信号Ｖｉｎを反転して出力ノードＡから出力する。第１トランジスタＴｒ１は、ドレインが第１高電位Ｖｃｃ１側に接続し、ソースが出力ノードＡに接続し、ゲートが中間ノードＢに接続している。第２トランジスタＴｒ２は、ドレインが出力ノードＡに接続し、ソースが低電位Ｖｓｓ側に接続し、ゲートが入力ノードＣに接続している。以上の第１トランジスタＴｒ１及びＴｒ２が本インバータ回路の後段側（出力段側）を構成する。

第３トランジスタＴｒ３は、ドレインが中間ノードＢに接続し、ソースが低電位Ｖｓｓ側に接続し、ゲートが入力ノードＣに接続している。第４トランジスタＴｒ４は、ドレインが第１高電位Ｖｃｃ１と第１トランジスタＴｒ１閾電圧との和よりも高い第２高電位Ｖｃｃ２側に接続し、ソースが中間ノードＢに接続している。又第６トランジスタＴｒ６は、ドレインが第４トランジスタＴｒ４の閾電圧より高い第３高電位Ｖｃｃ３側に接続し、ソースが第４トランジスタＴｒ４のゲート（ノードＥ）に接続し、ゲートが入力ノードＣに接続している。加えてキャパシタＣ２は、一端が第６トランジスタＴｒ６のソース及び第４トランジスタＴｒ４のゲート（ノードＥ）に接続し、他端が中間ノードＢに接続している。以上のトランジスタＴｒ３，Ｔｒ４，Ｔｒ６が本インバータ回路の前段側（入力段側）を構成している。特にトランジスタＴｒ６とキャパシタＣ２が改良点として先の図１の参考例に加えられたものである。

図６は、図５に示した参考例に係るインバータ回路の動作説明に供するタイミングチャートである。理解を容易にする為、図２に示した先の参考例に係るインバータ回路のタイミングチャートと対応する部分には対応する参照符号を用いている。まずタイミングＴ１では入力信号ＶｉｎがローレベルＬにある。この為トランジスタＴｒ６はオフし、ハイインピーダンス状態になる。そしてノードＥは所定のハイレベルＨに保持されている。これに応じてトランジスタＴｒ４はオン状態にあり、ノードＢはハイレベルＨとなる。トランジスタＴｒ４がオン状態にあるのでノードＢはＶｃｃ２までプルアップされ、ハイレベルＨに保持される。これに応じて出力段側のＴｒ１はオン状態になる。一方Ｔｒ２は入力信号ＶｉｎがＬなのでオフ状態になる。従って出力ノードＡはオン状態にあるトランジスタＴｒ１によりＶｃｃ１までプルアップされハイレベルＨの出力状態が得られる。

続いてタイミングＴ２になると入力信号ＶｉｎがＬからＨに切り替わる。これに応答して第６トランジスタＴｒ６がオンし、ノードＥがＶｃｃ３に固定される。ここでＶｃｃ３はＶｃｃ２に比べ低く設定されているので（例えばＶｃｃ３＝５Ｖ，Ｖｃｃ２＝１５Ｖ）この時点におけるトランジスタＴｒ４のゲート電位（Ｖｃｃ３）はソース電位（ノードＢのＶｃｃ２）に比べ低くなるので、トランジスタＴｒ４はオフになる。一方トランジスタＴｒ３はＶｉｎがＨになるのでオンする。従って中間ノードＢの電位はＶｃｃ２からＶｓｓ近傍までプルダウンされローレベルＬとなる。但しローレベルはＶｓｓよりΔＶｘ分だけ上に浮いている。尚ノードＢの電位がＶｓｓに近づくとトランジスタＴｒ４のゲート電位（Ｖｃｃ３）がソース電位（Ｖｓｓ近傍）を基準にして閾電圧を超える様になるので、最終的にトランジスタＴｒ４はオンすることになる。タイミングがＴ１からＴ２に切り替わる時点ではノードＥが瞬間的にＶｃｃ３まで下がるのでトランジスタＴｒ４はオフする。従ってノードＢの電位は比較的急激にＶｃｃ２からＶｓｓに向かって立ち下がる。これにより中間ノードＢにおける立ち下がりトランジェントの鈍りを改善できる。尚ノードＢがＶｓｓに近づくとＴｒ４はオンするが、その時点はノードＢの電位が急激に低下した後である。

タイミングＴ２では中間ノードＢがＬなので出力段側のトランジスタＴｒ１はオフする。これに対しＴｒ２は入力信号ＶｉｎがＨなのでオンする。従って出力ノードＡの電位はＶｃｃ１からＶｓｓ近傍までプルダウンされ、出力はＨからＬに切り替わる。尚出力波形のローレベルはＶｓｓに近いが、僅かにΔＶｙ分だけずれがある。

タイミングＴ３に移ると再び入力信号ＶｉｎがＨからＬに切り替わる。するとＴｒ６及びＴｒ３がオフする一方、Ｔｒ４は引続きオン状態にある。従ってノードＢはＶｓｓ近傍からＶｃｃ２まで立ち上がる。この時トランジスタＴｒ６はオフ状態でハイインピーダンスになっている。従ってノードＢが上昇した分だけノードＥの電位も上昇する。この上昇分はＶｃｃ２−（Ｖｓｓ＋ΔＶｘ）である。従ってノードＥの電位はローレベルのＶｃｃ３からハイレベルのＶｃｃ３＋（Ｖｃｃ２−（Ｖｓｓ＋ΔＶｘ））まで上昇することになる。このノードＥの上昇によりトランジスタＴｒ４は引続きオン状態を維持する。

図７は本発明に係るインバータ回路の他の実施例を示す回路図である。本実施形態は、図５に示した参考例に係るインバータ回路を改良したものであって、やはり出力段のトランジスタＴｒ１のゲート電位を確実に接地レベルまで落とすことを目的とする。係る目的で先の実施形態と同様にキャパシタと追加のトランジスタを用いている。尚理解を容易にする為、図５に示した参考例に係るインバータ回路と対応する部分には対応する参照番号を付してある。

図７に示す様に、本インバータ回路は６個のＮＭＯＳ型のトランジスタＴｒ１〜Ｔｒ６と２個のキャパシタＣ１及びＣ２とで構成され、入力ノードＣから入力された信号Ｖｉｎを反転して出力ノードＡから出力信号Ｖｏｕｔを出力する。第１トランジスタＴｒ１はドレインが第１高電位Ｖｃｃ１側に接続し、ソースが出力ノードＡに接続し、ゲート（ノードＢ）が第１キャパシタＣ１を介して中間ノードＤに接続している。第２トランジスタＴｒ２は、ドレインが出力ノードＡに接続し、ソースが低電位Ｖｓｓ側に接続し、ゲートが入力ノードＣに接続している。以上のトランジスタＴｒ１及びＴｒ２が本インバータ回路の出力段となっている。

第３トランジスタＴｒ３は、ドレインが中間ノードＤに接続し、ソースが低電位Ｖｓｓ側に接続し、ゲートが入力ノードＣに接続している。第４トランジスタＴｒ４は、ドレインが第１高電位Ｖｃｃ１と第１トランジスタＴｒ１閾電圧との和よりも高い第２高電位Ｖｃｃ２側に接続し、ソースが中間ノードＤに接続している。第５トランジスタＴｒ５は、ドレインが第１トランジスタＴｒ１のゲート（Ｂ点）に接続し、ソースが低電位Ｖｓｓ側に接続し、ゲートが入力ノードＣに接続している。第６トランジスタＴｒ６は、ドレインが第４トランジスタＴｒ４閾電圧より高い第３高電位Ｖｃｃ３側に接続し、ソースが第４トランジスタＴｒ４のゲート（ノードＥ）に接続するとともに第２キャパシタＣ２を介して中間ノードＤに接続している。

図８は、図７に示した本発明に係るインバータ回路の動作説明に供するタイミングチャートである。基本的には図６に示した参考例のタイミングチャートと同様であり、理解を容易にする為対応する部分には対応する符号を用いてある。異なる点は、タイミングＴ１においてノードＤのハイレベル（Ｖｃｃ２）がキャパシタＣ１を介した容量カップリングによりノードＢに伝えられることである。この結果出力トランジスタＴｒ１のゲート電位はＢＨとなる。前述した様にＢＨ＝（Ｃ１／（Ｃ１＋ＣＴｒ１））×（Ｖｃｃ２−（Ｖｓｓ＋ΔＶｘ））で与えられる。一方タイミングＴ２ではノードＢの電位は直接トランジスタＴｒ５によりＶｓｓまで引き下げられる。この結果出力トランジスタＴｒ１は正確にオン／オフスイッチングを行なうことができる。

参考例に係るインバータ回路を示す回路図である。図１に示したインバータ回路の動作説明に供するタイミングチャートである。本発明に係るインバータ回路の実施形態を示す回路図である。図３に示した実施形態の動作説明に供するタイミングチャートである。インバータ回路の他の参考例を示す回路図である。図５に示したインバータ回路の動作説明に供するタイミングチャートである。本発明に係るインバータ回路の他の実施形態を示す回路図である。図７に示したインバータ回路の動作説明に供するタイミングチャートである。従来のインバータ回路の一例を示す回路図である。図９に示したインバータ回路の動作説明に供するタイミングチャートである。

符号の説明

Ｔｒ１・・・第１トランジスタ、Ｔｒ２・・・第２トランジスタ、Ｔｒ３・・・第３トランジスタ、Ｔｒ４・・・第４トランジスタ、Ｔｒ５・・・第５トランジスタ、Ｔｒ６・・・第６トランジスタ、Ｃ１・・・第１キャパシタ、Ｃ２・・・第２キャパシタ、Ｖｉｎ・・・入力信号、Ｖｏｕｔ・・・出力信号、Ｃｏｕｔ・・・負荷容量、Ｖｃｃ１・・・第１高電位、Ｖｃｃ２・・・第２高電位、Ｖｃｃ３・・・第３高電位、Ｖｓｓ・・・低電位

Claims

少なくとも５個のＮＭＯＳ型のトランジスタと１個のキャパシタとで構成され、入力ノードから入力された信号を反転して出力ノードから出力するインバータ回路であって、
第１トランジスタは、ドレインが第１高電位側に接続し、ソースが出力ノードに接続し、ゲートが該キャパシタを介して中間ノードに接続し、
第２トランジスタは、ドレインが出力ノードに接続し、ソースが低電位側に接続し、ゲートが入力ノードに接続し、
第３トランジスタは、ドレインが該中間ノードに接続し、ソースが低電位側に接続し、ゲートが入力ノードに接続し、
第４トランジスタは、ドレインが第１高電位と第１トランジスタ閾電圧との和よりも高い第２高電位側に接続し、ソースが該中間ノードに接続し、ゲートが第２高電位と第４トランジスタ閾電圧との和より高い第３高電位側に接続し、
第５トランジスタは、ドレインが第１トランジスタのゲートに接続し、ソースが低電位側に接続し、ゲートが入力ノードに接続していることを特徴とするインバータ回路。
前記ＮＭＯＳ型のトランジスタは、絶縁基板上に形成されたシリコン薄膜を活性層とする薄膜トランジスタであることを特徴とする請求項１記載のインバータ回路。
少なくとも６個のＮＭＯＳ型のトランジスタと２個のキャパシタとで構成され、入力ノードから入力された信号を反転して出力ノードから出力するインバータ回路であって、
第１トランジスタは、ドレインが第１高電位側に接続し、ソースが出力ノードに接続し、ゲートが第１キャパシタを介して中間ノードに接続し、
第２トランジスタは、ドレインが出力ノードに接続し、ソースが低電位側に接続し、ゲートが入力ノードに接続し、
第３トランジスタは、ドレインが該中間ノードに接続し、ソースが低電位側に接続し、ゲートが入力ノードに接続し、
第４トランジスタは、ドレインが第１高電位と第１トランジスタ閾電圧との和よりも高い第２高電位側に接続し、ソースが該中間ノードに接続し、
第５トランジスタは、ドレインが第１トランジスタのゲートに接続し、ソースが低電位側に接続し、ゲートが入力ノードに接続し、
第６トランジスタは、ドレインが第４トランジスタ閾電圧より高い第３高電位側に接続し、ソースが第４トランジスタのゲートに接続するとともに第２キャパシタを介して該中間ノードに接続していることを特徴とするインバータ回路。
前記ＮＭＯＳ型のトランジスタは、絶縁基板上に形成されたシリコン薄膜を活性層とする薄膜トランジスタであることを特徴とする請求項１記載のインバータ回路。