CN102214436B - 反相器电路和显示装置 - Google Patents

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Abstract

一种反相器电路，包括：第一至第三晶体管；第一和第二开关；以及第一电容性元件。第一和第二晶体管串联连接在第一电压线和第二电压线之间。第三晶体管连接在第二电压线和第二晶体管的栅极之间。第一和第二开关串联连接在电压源线和第三晶体管的栅极之间，并且交替地导通/截止以防止第一和第二开关同时导通。第一电容性元件的一端连接到第一和第二开关之间的节点。第一晶体管的截止状态允许经由第一开关、第一电容性元件的所述一端以及第二开关而从电压源线向第二晶体管的栅极提供预定的固定电压。

Description

反相器电路和显示装置
技术领域
本发明涉及一种适合应用于例如使用有机EL(电致发光)元件的显示装置的反相器电路。本发明还涉及一种配备了上述反相器电路的显示装置。
背景技术
近年来，在显示图像的显示装置领域，已经开发了使用电流驱动型(其发光亮度根据流过的电流的值而改变)的光学元件(例如有机EL元件)作为像素的发光元件的显示装置，并且其商业化正在进行。与液晶器件等相反，有机EL元件是自发光元件。在使用有机EL元件的显示装置(有机EL显示装置)中，通过控制在有机EL元件中流动的电流的值来实现着色的分级(gradation of coloring)。
作为如同液晶显示器的有机EL显示装置中的驱动系统，存在简单的(无源的)矩阵系统和有源矩阵系统。前者在结构上简单，但是例如具有诸如难以实现大的和高分辨率的显示装置之类的缺点。因此，在当前，有源矩阵系统的开发是活跃的。在该系统中，通过驱动晶体管来控制为每个像素布置的发光元件中流动的电流。
在上述的驱动晶体管中，存在以下情形：其中由于制造过程中的变异(variation)，阈值电压Vth或者迁移率μ随着时间改变或者在各像素之间变化。当阈值电压Vth或者迁移率μ在各像素之间变化时，在驱动晶体管中流动的电流的值在各像素之间变化，因此，即使当相同的电压施加到驱动晶体管的栅极时，有机EL元件的发光亮度也变化并且损害了屏幕的均匀性。由此，已经开发了一种显示装置，在该显示装置中，并入了处理阈值电压Vth或者迁移率μ的改变的校正功能(例如，参见日本未审查专利申请公开No.2008-083272)。
通过为每个像素提供的像素电路来执行处理阈值电压Vth或者迁移率μ的改变的校正。例如，如在图16中所图示的，该像素电路包括：驱动晶体管Tr100，控制有机EL元件111中流动的电流；写入晶体管Tr200，向驱动晶体管Tr100写入信号线DTL的电压；以及保持(retention)电容器CS，因此，该像素电路具有2Tr1C电路配置。驱动晶体管Tr100和写入晶体管Tr200每一个例如由n沟道MOS薄膜晶体管(TFT)形成。
图15图示了施加到该像素电路的电压的波形的示例、和驱动晶体管Tr100的栅极电压Vg和源极电压Vs中每一个的改变的示例。在图15的(A)部分中，图示了其中向信号线DTL施加信号电压Vsig和偏置电压Vofs的状态。在图15的(B)部分中，图示了其中向写入线WSL施加用于导通写入晶体管Tr200的电压Vdd、以及用于截止写入晶体管Tr200的电压Vss的状态。在图15的(C)部分中，图示了其中向电源线PSL施加高电压VccH和低电压VccL的状态。此外，在图15的(D)和(E)部分中，图示了其中驱动晶体管Tr100的栅极电压Vg和源极电压VS、响应于施加电压到电源线PSL、信号线DTL和写入线WSL而随时间改变的状态。
从图15中发现在1H内WS脉冲P被施加到写入线WSL两次，通过第一WS脉冲P执行阈值校正，而通过第二WS脉冲P执行迁移率校正和信号写入。换言之，在图15中，WS脉冲P不仅用于信号写入而且用于驱动晶体管Tr100的阈值校正和迁移率校正。
发明内容
顺带提及，在采用有源矩阵系统的显示装置中，驱动信号线DTL的水平驱动电路(未图示)、和顺序选择每个像素113的写扫描电路(未图示)中的每一个被配置为：对应于像素113的每一列或者每一行、基本上包括移位寄存器(未图示)，并且具有用于每一级的缓冲电路(未图示)。例如，写扫描电路内的缓冲电路典型地配置为使得两个反相器电路串联连接。在此，如图17所图示的，反相器电路例如具有其中串联连接两个n沟道MOS晶体管Tr1和Tr2的单一沟道类型的电路配置。在图17中图示的反相器电路200被插入在高电平电压被施加到的高电压连线(wiring)LH、和低电平电压被施加到的低电压连线LL之间。高电压连线LH侧的晶体管Tr2的栅极连接到高电压连线LH，而低电压连线LL侧的晶体管Tr1的栅极连接到输入端子IN。此外，晶体管Tr1和晶体管Tr2之间的连接点C连接到输出端子OUT。
在如图18所图示的反相器电路200中，例如，当输入端子IN的电压Vin是Vss时，输出端子OUT的电压Vout不是Vdd，而是Vdd-Vth。换言之，晶体管Tr2的阈值电压Vth被包括在输出端子OUT的电压Vout中，而输出端子OUT的电压Vout受到晶体管Tr2的阈值电压Vth的变化的极大影响。
因此，例如，如图19中的反相器电路300所图示的，可设想到可以将晶体管Tr2的栅极和漏极彼此电隔开，并且可以将栅极连接到向其施加比漏极的电压Vdd更高的电压Vdd2(≥Vdd+Vth)的高电压连线LH2。另外，例如，如图20中的反相器电路400所图示的自举类型的电路配置是可设想到的。具体地，可设想到提供以下电路配置，在该电路配置中，将晶体管Tr12插入到晶体管Tr2的栅极和高电压连线LH之间，晶体管Tr12的栅极连接到高电压连线LH，而将电容性元件C10插入到连接点D和连接点C之间，所述连接点D在晶体管Tr2的栅极和晶体管Tr12的源极之间。
然而，在图17、图19和图20的任何一个中的电路中，直到当输入电压Vin变高时、即当输出电压Vout变低时为止，电流(直通电流(through current))经由晶体管Tr12和Tr2从高电压连线LH侧向低电压连线LL侧流动。结果，反相器电路中的功耗也变大。另外，在图17、图19和图20的电路中，例如，当输入电压Vin是Vdd时，如图18的(B)部分中的虚线所环绕的点所指示的，输出电压Vout不是Vss，并且输出电源Vout的峰值变化。结果，已经存在这样的缺点：各像素电路112中的驱动晶体管Tr100的阈值校正和迁移率校正在各像素电路112之间变化，并且这样的变化导致亮度的变化。
顺带提及，上述的缺点不仅在显示装置的扫描电路中发生，而且可能在任何其他装置中类似地出现。
鉴于前述，期望提供一种能够将输出电压的峰值设置在期望值、同时抑制功耗的反相器电路，以及具有该反相器电路的显示装置。
根据本发明的实施例，提供了第一反相器电路，其包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管和第七晶体管，每个晶体管具有相同导电类型的沟道；第一电容性元件；以及输入端子和输出端子。第一晶体管响应于所述输入端子的电压和第一电压线的电压之间的电势差或者与此对应的电势差，使得所述输出端子和第一电压线之间的电连接接通或中断。第二晶体管响应于作为第七晶体管的源极或漏极的第一端子的电压、和所述输出端子的电压之间的电势差或者与此对应的电势差，使得所述输出端子和第二电压线之间的电连接接通或中断。第三晶体管响应于所述输入端子的电压和第三电压线的电压之间的电势差或者与此对应的电势差，使得第七晶体管的栅极和第三电压线之间的电连接接通或中断。第四晶体管响应于输入到第四晶体管的栅极的第一控制信号，使得第一电容性元件和第七晶体管的栅极之间的电连接接通或中断。第五晶体管响应于输入到第五晶体管的栅极的第二控制信号，使得第一电容性元件和第四电压线之间的电连接接通或中断。第六晶体管响应于所述输入端子的电压和第五电压线的电压之间的电势差或者与此对应的电势差，使得第一端子和第五电压线之间的电连接接通或中断。第七晶体管响应于第七晶体管的栅极电压和第二晶体管的栅极电压之间的电势差或者与此对应的电势差，使得第一端子和第六电压线之间的电连接接通或中断。第一电容性元件被插入到第五晶体管的漏极或者源极与第七电压线之间。
根据本发明的实施例，提供了一种具有显示部分和驱动部分的第一显示装置，该显示部分包括以行排列的多条扫描线、以列排列的多条信号线，以及以行和列排列的多个像素，而该驱动部分包括多个反相器电路，为每条扫描线提供所述多个反相器电路中的一个以驱动每个像素。驱动部分中的每个反相器电路包括与上述的第一反相器电路中的那些元件相同的元件。
在根据本发明的上述实施例的第一反相器电路和第一显示装置中，在第七晶体管的栅极和第一电压线之间、在第二晶体管的栅极和第一电压线之间、在第二晶体管的源极和第一电压线之间，分别提供根据输入电压和第一电压线的电压之间的电势差来执行开关操作的第一晶体管、第三晶体管和第六晶体管。结果，例如，当输入电压降低时，第一晶体管、第三晶体管和第六晶体管中的每一个的导通电阻逐渐变大，并且将第二晶体管和第七晶体管的栅极和源极充电到第一电压线的电压所需的时间变得更长。此外，例如，当输入电压升高时，第一晶体管、第三晶体管和第六晶体管中的每一个的导通电阻逐渐变小，并且将第二晶体管的栅极和源极充电到第一电压线的电压所需的时间变短。另外，在本发明的以上实施例中，当输入电压降低时，第七晶体管的栅极被充电到等于或者高于第七晶体管的导通电压的电压。结果，例如，当下降电压被输入到输入端子时，第一晶体管、第三晶体管和第六晶体管截止，并且紧接在此之后，第七晶体管导通，此外，第二晶体管导通，因此，输出电压变为第二电压线侧的电压。另外，例如，当输入电压升高时，第一晶体管、第三晶体管和第六晶体管导通，并且紧接在此之后，第二晶体管截止。结果，输出电压变为第一电压线侧的电压。
根据本发明的实施例，提供了第二反相器电路，其包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管和第七晶体管，每个晶体管具有相同导电类型的沟道；第一电容性元件；以及输入端子和输出端子。第一晶体管的栅极电连接到输入端子，第一晶体管的漏极和源极中的一个端子电连接到第一电压线，并且第一晶体管的另一端子电连接到输出端子。第二晶体管的漏极和源极中的一个端子电连接到第二电压线，而第二晶体管的另一端子电连接到输出端子。第三晶体管的栅极电连接到输入端子，第三晶体管的漏极和源极中的一个端子电连接到第三电压线，并且第三晶体管的另一端子电连接到第二晶体管的栅极。向第四晶体管的栅极提供第一控制信号，并且第四晶体管的漏极和源极中的一个端子电连接到第七晶体管的栅极。向第五晶体管的栅极提供第二控制信号，第五晶体管的漏极和源极中的一个端子电连接到第四电压线，并且第五晶体管的另一端子电连接到第四晶体管的另一端子。第六晶体管的栅极电连接到输入端子，第六晶体管的漏极和源极中的一个端子电连接到第五电压线，并且第六晶体管的另一端子电连接到第二晶体管的栅极。第七晶体管的漏极和源极中的一个端子电连接到第六电压线，并且第七晶体管的另一端子电连接到第二晶体管的栅极。第一电容性元件被插入在第五晶体管的所述另一端子和第七电压线之间。
根据本发明的实施例，提供了一种具有显示部分和驱动部分的第二显示装置，该显示部分包括以行排列的多条扫描线、以列排列的多条信号线，以及以行和列排列的多个像素，而该驱动部分包括多个反相器电路，为每条扫描线提供所述多个反相器电路中的一个以驱动每个像素。驱动部分中的每个反相器电路包括与上述的第二反相器电路中的那些元件相同的元件。
在根据本发明的上述实施例的第二反相器电路和第二显示装置中，在第七晶体管的栅极和第一电压线之间、在第二晶体管的栅极和第一电压线之间、在第二晶体管的源极和第一电压线之间，分别提供其栅极连接到输入端子的第一晶体管、第三晶体管和第六晶体管。结果，例如，当输入电压降低时，第一晶体管、第三晶体管和第六晶体管中的每一个的导通电阻逐渐变大，并且将第二晶体管和第七晶体管的栅极和源极充电到第一电压线的电压所需的时间变得更长。此外，例如，当输入电压升高时，第一晶体管、第三晶体管和第六晶体管中的每一个的导通电阻逐渐变小，并且将第二晶体管的栅极和源极充电到第一电压线的电压所需的时间变短。另外，在本发明的以上实施例中，当输入电压降低时，第七晶体管的栅极被充电到等于或者高于第七晶体管的导通电压的电压。结果，例如，当下降电压被输入到输入端子时，第一晶体管、第三晶体管和第六晶体管截止，并且紧接在此之后，第七晶体管导通，此外，第二晶体管导通，因此，输出电压变为第二电压线侧的电压。另外，例如，当输入电压升高时，第一晶体管、第三晶体管和第六晶体管导通，并且紧接在此之后，第二晶体管截止。结果，输出电压变为第一电压线侧的电压。
在根据本发明的上述实施例的第一和第二反相器电路以及第一和第二显示装置中，可以将第二电容性元件插入在第二晶体管的栅极和源极之间。在该情形下，期望第二电容性元件的电容要小于第一电容性元件的电容。
根据本发明的上述实施例中的第一和第二反相器电路以及第一和第二显示装置，不存在第一晶体管和第二晶体管同时导通的时间段、第六晶体管和第七晶体管同时导通的时间段，以及第三晶体管、第四晶体管和第五晶体管同时导通的时间段。因为几乎没有电流(直通电流)经由这些晶体管在各电压线之间流动，所以这使得可以抑制功耗。另外，当第一晶体管的栅极从高改变为低时，输出电压变为第二电压线侧的电压或者第一电压线侧的电压，而当第一晶体管的栅极从低改变为高时，输出电压变为上述侧的相反侧的电压。这使得可以减少输出电压的峰值与期望值的偏移。结果，例如，可以减少在各像素电路之间的像素电路中的驱动晶体管的阈值校正和迁移率校正的变化，并且，可以减少各像素之间的亮度的变化。
另外，在本发明的上述实施例中，在低电压侧和高电压侧中任一个，可以作为单一的共同的电压线提供电压线。因此，在该情形下，不需要增加反相器电路的耐受电压。
本发明的其他和进一步的目的、特征和优点将根据以下描述而表现得更充分。
附图说明
图1是图示根据本发明的实施例的反相器电路的示例的电路图；
图2是图示图1中的反相器电路的输入-输出信号波形的示例的波形图；
图3是图示图1中的反相器电路的操作示例的波形图；
图4是解释图1中的反相器电路的操作示例的电路图；
图5是解释图4之后的操作示例的电路图；
图6是解释图5之后的操作示例的电路图；
图7是解释图6之后的操作示例的电路图；
图8是解释图7之后的操作示例的电路图；
图9是解释图8之后的操作示例的电路图；
图10是解释图9之后的操作示例的电路图；
图11是图示图1中的反相器电路的输入-输出信号波形的另一示例的波形图；
图12是图示图1中的反相器电路的操作的另一示例的波形图；
图13是作为本实施例中的反相器电路的应用示例之一的显示装置及其修改的示意性配置图；
图14是图示图13中的写入线驱动电路的示例和像素电路的示例的电路图；
图15是图示图13中的显示装置的操作示例的波形图；
图16是图示现有技术的显示装置中的像素电路的示例的电路图；
图17是图示现有技术中的反相器电路的示例的电路图；
图18是图示图17中的反相器电路的输入-输出信号波形的示例的波形图；
图19是图示现有技术中的反相器电路的另一示例的电路图；
图20是图示现有技术中的反相器电路的另一示例的电路图；
图21是图示根据参考示例的反相器的示例的电路图；以及
图22是图示图21中的反相器电路的输入-输出信号波形的示例的波形图。
具体实施方式
以下将参照附图详细描述本发明的实施例。将按以下顺序来提供该描述。
1.实施例(图1至图10)
2.修改(图11和图12)
3.应用示例(图13至图15)
4.现有技术的描述(图16至图20)
5.参考技术的描述(图21和图22)
<实施例>
[配置]
图1图示根据本发明的实施例的反相器电路1的整个配置的示例。反相器电路1从输出端子OUT输出脉冲信号(例如，图2的(B)部分)，该脉冲信号的波形近似为被输入到输入端子IN的脉冲信号(例如，图2的(A)部分)的信号波形的反相。适合于在非晶硅或者非晶氧化物半导体上形成反相器电路1，并且反相器电路1例如具有相同沟道类型的7个晶体管Tr1至Tr7。除了7个晶体管Tr1至Tr7以外，反相器电路1还包括两个电容性元件C1和C2、输入端子IN和输出端子OUT，并且具有7Tr2C电路配置。
晶体管Tr1等效于根据本发明的实施例的“第一晶体管”的具体示例，晶体管Tr2等效于根据本发明的实施例的“第二晶体管”的具体示例，而晶体管Tr3等效于根据本发明的实施例的“第三晶体管”的具体示例。此外，晶体管Tr4等效于根据本发明的实施例的“第四晶体管”的具体示例，而晶体管Tr5等效于根据本发明的实施例的“第五晶体管”的具体示例。此外，晶体管Tr6等效于根据本发明的实施例的“第六晶体管”的具体示例，而晶体管Tr7等效于根据本发明的实施例的“第七晶体管”的具体示例。另外，电容性元件C1等效于根据本发明的实施例的“第一电容性元件”的具体示例，而电容性元件C2等效于根据本发明的实施例的“第二电容性元件”的具体示例。
晶体管Tr1至Tr7是相同沟道类型的薄膜晶体管(TFT)，并且例如是n沟道MOS(金属氧化物薄膜半导体)类型的薄膜晶体管(TFT)。晶体管Tr1例如被配置为根据输入端子IN的电压(输入电压Vin)和低电压线LL的电压VL之间的电势差Vgs1(或者与此对应的电势差)，来建立以及切断输出端子OUT和低电压线LL之间的电连接。晶体管Tr1的栅极电连接到输入端子IN，并且晶体管Tr1的源极或者漏极电连接到低电压线LL。晶体管Tr1的源极和漏极中作为未与低电压线LL连接的端子的端子，被电连接到输出端子OUT。晶体管Tr2被配置为根据未与高电压线LH连接的端子(端子A)的电压Vs7和输出端子OUT的电压(输出电压Vout)之间的电势差Vgs2(或者与此对应的电势差)，来建立以及切断高电压线LH和输出端子OUT之间的电连接。端子A是晶体管Tr7的源极和漏极之一。晶体管Tr2的栅极电连接到晶体管Tr7的端子A。晶体管Tr2的源极或者漏极电连接到输出端子OUT，并且晶体管Tr2的源极和漏极中作为未与输出端子OUT连接的端子的端子，被电连接到高电压线LH。
晶体管Tr3被配置为根据输入电压Vin和低电压线LL的电压VL之间的电势差Vgs3(或者与此对应的电势差)，来建立以及切断晶体管Tr7的栅极和低电压线LL之间的电连接。晶体管Tr3的栅极电连接到输入端子IN。晶体管Tr3的源极或者漏极电连接到低电压线LL，而晶体管Tr3的源极和漏极中作为未与低电压线LL连接的端子的端子，被电连接到晶体管Tr7的栅极。晶体管Tr4被配置为根据输入到控制端子AZ1的控制信号，来建立以及切断电容性元件C1和晶体管Tr7的栅极之间的电连接。晶体管Tr4的栅极电连接到控制端子AZ1。晶体管Tr4的源极或者漏极电连接到电容性元件C1，而晶体管Tr4的源极和漏极中作为未与电容性元件C1连接的端子的端子，被电连接到晶体管Tr7的栅极。晶体管Tr5被配置为根据输入到控制端子AZ2的控制信号，来建立以及切断高电压线LH和电容性元件C1之间的电连接。晶体管Tr5的栅极电连接到控制端子AZ2。晶体管Tr5的源极或者漏极电连接到高电压线LH。晶体管Tr5的源极和漏极中作为未与高电压线LH连接的端子的端子，被电连接到电容性元件C1。
晶体管Tr6被配置为根据输入电压Vin和低电压线LL的电压VL之间的电势差Vgs6(或者与此对应的电势差)，来建立以及切断晶体管Tr7的端子A和低电压线LL之间的电连接。晶体管Tr6的栅极电连接到输入端子IN。晶体管Tr6的源极或者漏极电连接到低电压线LL，而晶体管Tr6的源极和漏极中作为未与低电压线LL连接的端子的端子，被电连接到晶体管Tr7的端子A。换言之，晶体管Tr1、Tr3和Tr6连接到相同的电压线(低电压线LL)。因此，晶体管Tr1的低电压线LL侧的端子、晶体管Tr3的低电压线LL侧的端子以及晶体管Tr6的低电压线LL侧的端子处于相同的电势。晶体管Tr7被配置为根据晶体管Tr4的源极和漏极中未与电容性元件C1连接的端子的电压Vs7、和晶体管Tr2的栅极电压Vg2(端子A的电压Vs7)之间的电势差Vgs7(或者与此对应的电势差)，来建立以及切断高电压线LH、与作为晶体管Tr6的源极和漏极中的、未与低电压线LL连接的端子的端子之间的电连接。晶体管Tr7的栅极电连接到作为晶体管Tr4的源极和漏极之一的、未与电容性元件C1连接的端子。晶体管Tr7的源极或者漏极电连接到高电压线LH，而晶体管Tr7的源极和漏极中作为未与高电压线LH连接的端子(端子A)的端子，被电连接到作为晶体管Tr6的源极和漏极之一的、未与低电压线LL连接的端子。换言之，晶体管Tr2、Tr5和Tr7连接到相同的电压线(高电压线LH)。因此，晶体管Tr2的高电压线LH侧的端子、晶体管Tr5的高电压线LH侧的端子以及晶体管Tr7的高电压线LH侧的端子处于相同的电势。
低电压线LL等效于根据本发明的实施例的“第一电压线”的具体示例。高电压线LH等效于根据本发明的实施例的“第二电压线”的具体示例。
高电压线LH连接到输出高于低电压线LL的电压VL的电压(恒定电压)的电源(未图示)。高电压线LH的电压在驱动反相器电路1时是Vdd。另一方面，低电压线LL连接到输出低于高电压线LH的电压VH的电压(恒定电压)的电源(未图示)，并且低电压线LL的电压VL在驱动反相器电路1时是电压Vss(＜Vdd)。
控制端子AZ1连接到输出预定脉冲信号的电源S1(未图示)。控制端子AZ2连接到输出预定脉冲信号的电源S2(未图示)。电源S1例如被配置为在施加低到控制端子AZ2的同时输出高，如图2的(C)部分所图示的。另一方面，电源S2例如被配置为在施加低到控制端子AZ1的同时输出高，如图2的(B)部分所图示的。换言之，电源S1和电源S2被配置为交替输出高使得晶体管Tr4和Tr5不会同时处于导通状态(即，晶体管Tr4和Tr5交替导通和截止)。配置电源S1使得电源S1的输出电压以与输入电压Vin升高的时序不同的时序从低改变为高(换言之，晶体管Tr4导通)。例如，配置电源S1使得电源S1的输出电压紧接在输入电压Vin降低之前从低改变为高。
电容性元件C1插入在作为晶体管Tr5的源极和漏极之一的、未与高电压线LH连接的端子和低电压线LL之间。电容性元件C2插入晶体管Tr2的栅极和晶体管Tr2的源极之间。电容性元件C1和电容性元件C2中的每一个的值比晶体管Tr1至Tr7的寄生电容足够大。电容性元件C1的电容的值比电容性元件C2的电容大。当下降电压输入到输入端子IN时，晶体管Tr3截止，电容性元件C1的电容的值变为使其可将晶体管Tr7的栅极充电到电压Vss+Vth7或者更高的值。另外，Vth7是晶体管Tr7的阈值电压。
顺带提及，相对于现有技术中的反相器电路(图17中的反相器电路200)，反相器电路1等效于如下电路，其中在输出级的晶体管Tr1和Tr2与输入端子IN之间插入控制元件10和电容性元件C2。在此，例如，如图1所图示的，控制元件10包括电连接到输入端子IN的端子P1、电连接到低电压线LL的端子P2、电连接到晶体管Tr2的栅极的端子P3和电连接到高电压线LH2的端子P4。例如，如图1所图示的，控制元件10还包括晶体管Tr3至Tr7和电容性元件C1。
例如，控制元件10被配置为当下降电压输入到端子P1时，将电连接到端子P3的晶体管Tr2的栅极充电到电压Vss+Vth2或者更高。此外，例如，控制元件10被配置为当上升电压输入到端子P1时，使得电连接到端子P3的晶体管Tr2的栅极电压Vg2为小于Vss+Vth2的电压。顺带提及，将利用关于反相器电路1的操作的以下描述来提供控制元件10的操作的描述。
[操作]
接着，将参照图3至图10描述反相器电路1的操作示例。图3是图示反相器电路1的操作示例的波形图。图4至图10是图示反相器电路1的一系列操作的示例的电路图。
首先，如图4中所图示的，假定输入电压Vin为低(Vss)，晶体管Tr5导通，并且晶体管Tr4截止。此时，Tr1和Tr3截止，利用Vdd对电容性元件C1充电，并且晶体管Tr5的源极电压Vs5是Vdd。此外，晶体管Tr2的栅极电压Vg2是Vdd+ΔV。在此，ΔV是等于或者高于晶体管Tr2的阈值电压Vth2的值，并且晶体管Tr2导通。因此，此时，在输出端子OUT处，Vdd作为输出电压Vout输出。
随后，如图5中所图示的，在输入电压Vin为低(Vss)的状态下，晶体管Tr4在晶体管Tr5截止之后导通。换言之，晶体管Tr4在输入电压Vin从低(Vss)改变到高(Vdd)之前导通。晶体管Tr2的栅极电压Vg2在晶体管Tr4导通之前是Vdd+ΔV。因此，即使晶体管Tr4从截止改变为导通，晶体管Tr2也保持导通状态，并且Vdd也保持为输出电压Vout。
接着，在输入电压Vin为低(Vss)的状态下，晶体管Tr5在晶体管Tr4截止之后导通。类似的，在晶体管Tr4和Tr5重复导通和截止之后，晶体管Tr4导通(当晶体管Tr5截止时)，输入电压Vin从低(Vss)改变到高(Vdd)(图6)。然后，晶体管Tr1、Tr3和Tr6导通，并且晶体管Tr2和Tr7的栅极和源极被充电到低电压线LL的电压VL(＝Vss)。结果，晶体管Tr2截止，并且在输出端子OUT处，Vss作为输出电压Vout输出。此外，当晶体管Tr4导通时，以Vdd充电的电容性元件C1经由晶体管Tr4连接到低电压线LL。结果，电容性元件C1的晶体管Tr5侧的端子(端子B)的电压从Vdd逐渐降低并且最终变为Vss。
随后，在输入电压Vin为高(Vdd)的状态下，晶体管Tr5在晶体管Tr4截止之后导通。类似的，在晶体管Tr4和Tr5重复导通和截止之后，晶体管Tr4导通(当晶体管Tr5截止时)，输入电压Vin从高(Vdd)改变到低(Vss)。然后，晶体管Tr1、Tr3和Tr6截止。
在此，当晶体管Tr4导通时，如上所述(图7)，电容性元件C1的电压(端子B的电压)从Vdd2逐渐降低。顺带提及，图7中的Vx是紧接在输入电压Vin从高(Vdd)改变为低(Vss)之前的状态下的、电容性元件C1的电压(端子B的电压)。然而，在晶体管Tr4导通之后，输入电压Vin从高(Vdd)改变为低(Vss)，并且晶体管Tr3截止(图8)。因此，电容性元件C1经由晶体管Tr4连接到晶体管Tr7的栅极，因此，电容性元件C1对晶体管Tr7的栅极充电。结果，电容性元件C1的电压和晶体管Tr2的栅极电压Vg2中的每一个变为电压Vy。
此时，在Vy是等于或者大于低电压线LL的电压(＝Vss)与晶体管Tr7的阈值电压Vth7之和(即，Vss+Vth7)的值的情形下，晶体管Tr7导通，并且电流在晶体管Tr7中流动。
在此，将考虑电压Vy。假定晶体管Tr1到Tr7的寄生电容与电容性元件C1相比小到足够被忽略。此时，通过使用Vx的等式(1)来表示Vy。
Vy＝Vx...(1)
从等式(1)明显的是，不依赖于电容性元件C1的电容而确定Vy，并且Vy总是变为Vx。
晶体管Tr7的源极和晶体管Tr2的栅极彼此电连接。因此，当电流流过晶体管Tr7时，晶体管Tr2的栅极电压Vg2开始升高。在经过预定时间段之后，当晶体管Tr2的栅极电压Vg2变为Vss+Vth2或者更高时，晶体管Tr2导通并且输出电压Vout开始逐渐增加。
在晶体管Tr2的栅极和源极之间，连接电容性元件C2。因此，由于电容性元件C2的自举操作，晶体管Tr2的栅极电压Vg2也随着晶体管Tr2的源极电压Vs2改变而改变。在此，当关注晶体管Tr2的栅极和源极时，发现晶体管Tr2的栅极电压Vg2由于晶体管Tr7的电流和晶体管Tr2的源极的升高而升高。因此，因为其瞬态比仅仅由于晶体管Tr2的电流引起的升高的情形更快，所以晶体管Tr2的栅极和源极之间的电压Vgs2逐渐升高。
在此，晶体管Tr7的栅极电压Vg7是Vy，并且晶体管Tr7的栅极和低电压线LL之间的晶体管Tr4导通。因此，电容性元件C1连接到晶体管Tr7的栅极，并且因此，晶体管Tr7的栅极电压Vg7很难跟随源极电压Vs7的改变，并且近似为值Vy。结果，来自晶体管Tr7的电流随着晶体管Tr2的栅极电压Vg2升高而变小。最终，当晶体管Tr7的栅极和源极之间的电压Vgs7变为晶体管Tr7的阈值电压Vth7时，来自晶体管Tr7的电流变得相当小，并且由于来自晶体管Tr7的该电流，晶体管Tr2的栅极电压Vg2很难增加。然而，此时，晶体管Tr2导通，并且晶体管Tr2的源极电压Vs2(输出电压Vout)继续升高，因此，晶体管Tr2的栅极电压Vg2由于自举操作也保持升高，而晶体管Tr7完全截止。
此时，当晶体管Tr2的栅极和源极之间的电压Vgs2为ΔV时，并且如果ΔV比晶体管Tr2的阈值电压Vth2大时，Vdd被输出到外面作为输出电压Vout(图9)。
随后，晶体管Tr4截止。即使晶体管Tr4截止，晶体管Tr7也截止，因此，晶体管Tr2的栅极电压Vg2不受影响。因此，输出至外面的Vdd作为输出电压Vout继续。此外，在晶体管Tr4截止之后，晶体管Tr5再次导通，并且晶体管Tr5的源极电压Vs5变为电势Vdd。
当晶体管Tr4在晶体管Tr5截止之后导通时，再次出现电容性耦合，并且晶体管Tr7的栅极电压Vg7和晶体管Tr5的源极电压Vs5达到相同的电势。当此时的晶体管Tr7的栅极电压Vg7被假定为Va时，如图10中图示的，在晶体管Tr7的栅极和源极之间的电压Vgs7是Va-Vdd-ΔV，并且晶体管Tr7仍保持截止。另外，晶体管Tr2的栅极和源极之间的电压Vgs2继续为ΔV，因此，Vdd被输出到外面作为输出电压Vout。通过重复这些操作，晶体管Tr7的栅极电压Vg7最终变为Vdd。
如上所述，在本实施例的反相器电路1中，其信号波形与输入到输入端子IN的脉冲信号的信号波形(例如，图2的(A)部分)近似反相的脉冲信号(例如，图2的(D)部分)，从输出端子OUT输出。
[效果]
顺带提及，例如，如图17所图示的现有技术的反相器电路200具有其中串联连接两个n沟道MOS晶体管Tr1和Tr2的单一沟道类型的电路配置。在反相器电路200中，例如，如图18所图示，当输入电压Vin是Vss时，输出电压Vout是Vdd-Vth2而不是Vdd。换言之，在输出电压Vout中包括了晶体管Tr2的阈值电压Vth2，并且输出电压Vout受到晶体管Tr2的阈值电压Vth2的变化的极大影响。
因而，例如，如图19中的反相器电路300所图示的，可设想到可以使晶体管Tr2的栅极与漏极彼此电隔离，并且该栅极可以连接到高电压连线LH2，所述高电压连线LH2被施加比该漏极的电压Vdd高的电压Vdd2(≥Vdd+Vth2)。另外，例如，可设想到提供如图20中的反相器400所指示的自举类型的电路配置。
然而，在图17、图19和图20中的任何一个的电路中，直到当输入电压Vin变高时，即，当输出电压Vout变低时为止，电流(直通电流)经由晶体管Tr1和Tr2从高电压连线LH侧向低电压连线LL侧流动。结果，反相器电路中的功耗也变大。另外，在图17、图19和图20的电路中，例如，当输入电压Vin是Vdd时，如图18的(B)部分中的虚线所环绕的点所指示的，输出电压Vout不是Vss，并且输出电压Vout的峰值变化。因此，例如当这些反相器电路中的任何一个应用到采用有源矩阵系统的有机电致发光显示装置中的扫描器时，各像素电路中的驱动晶体管的阈值校正和迁移率校正在各像素电路之间变化，并且这样的变化导致亮度的变化。
因而，例如，如图21中的反相器电路500所指示的，可设想到：可以在输出级的晶体管Tr1和Tr2与输入端子IN之间，提供电容性元件C1和C2以及晶体管Tr3至Tr5，并且可以将如图22所图示的控制信号输入到晶体管Tr4和Tr5。在反相器电路500中，几乎不存在晶体管Tr1和晶体管Tr2同时导通的时间段。因此，几乎没有直通电流流动，并且可以将功耗抑制到低水平。另外，响应于输入电压Vin的降低，输出电压Vout变为高电压线VH1侧的电压，而响应于输入电压Vin的升高，输出电压Vout变为低电压线VL侧的电压。因此，不存在输出电压Vout的变化，并且可以减少各像素之间亮度的变化。
顺带提及，在图21的反相器电路500中，新插入的晶体管Tr5连接到高电压线LH2，所述高电压线LH2被施加比连接到晶体管Tr2的高电压线LH1高的电压。这使得在通过以电压Vdd2充电的电容性元件C1对晶体管Tr2的栅极充电时，能够将晶体管Tr2导通。然而，施加到高电压线LH2的电压是高于输入电压Vin的电压。因此，当使得反相器电路500的耐受电压等于反相器电路200的耐受电压时，可能减少了产出(yield)。此外，当使得反相器电路500的耐受电压高于反相器电路200的耐受电压时，可能增加制造成本。
另一方面，在本实施例的反相器电路1中，在晶体管Tr7的栅极和低电压线LL之间、在晶体管Tr2的栅极和低电压线LL之间，以及在晶体管Tr2的源极和低电压线LL之间，分别提供根据输入电压Vin和低电压线LL的电压VL之间的电势差执行开关操作的晶体管Tr1、Tr3和Tr6。结果，当晶体管Tr1、Tr3和Tr6中的每一个的栅极电压从高(Vdd)向低(Vss)改变(降低)时，晶体管Tr1、Tr3和Tr6中的每一个的导通电阻逐渐变大，并且将晶体管Tr2和Tr7的栅极和源极充电到低电压线LL的电压VL所需的时间变长。此外，当晶体管Tr1、Tr3和Tr6中的每一个的栅极电压从低(Vss)向高(Vdd)改变(升高)时，晶体管Tr1、Tr3和Tr6中的每一个的导通电阻逐渐变小，并且将晶体管Tr2和Tr7的栅极和源极充电到低电压线LL的电压VL所需的时间变短。此外，在本实施例的反相器电路1中，当输入电压Vin降低时，晶体管Tr7的栅极被充电到等于或者高于晶体管Tr7的导通电压的电压。结果，当向输入端子IN输入该下降电压时，晶体管Tr1、Tr3和Tr6截止，并且紧接在此之后晶体管Tr7导通，此外，晶体管Tr2导通，因此，输出电压Vout变为高电压线LH侧的电压。另外，当输入电压Vin升高时，晶体管Tr1、Tr3和Tr6导通，并且紧接在此之后，晶体管Tr2和Tr7导通。结果，输出电压Vout变为低电压线LL侧的电压。
以此方式，配置本实施例的反相器电路1使得不存在晶体管Tr1和晶体管Tr2同时导通的时间段、晶体管Tr6和晶体管Tr7同时导通的时间段、以及晶体管Tr3至晶体管Tr5同时导通的时间段。因此，几乎不存在经由晶体管Tr1至Tr7、在高电压线LH和低电压线LL之间流动的电流(直通电流)。结果，允许抑制功耗。另外，在反相器电路1中，仅仅在低电压侧和高电压侧中的每一处提供单一电压线，因此，不需要增加反相器电路1的耐受电压。基于上述，在本实施例中，可以减少功耗而不增加耐受电压。
<修改>
在上述的实施例中，例如，如图11和图12所图示的，在下降电压输入到输入端子IN时，晶体管Tr4可以截止，并且在下降电压输入到输入端子IN之后晶体管Tr4可以导通。在该情形下，可以防止电容性元件C1的电压(晶体管Tr5的源极电压)通过晶体管Tr3从Vdd2降低。结果，可以使得反相器电路1以高速操作。
另外，在上述的实施例和该修改中，例如，尽管没有说明，但可以删除反相器电路1中的电容性元件C2。即使在该情形下，也可以使得反相器电路1以高速操作。
此外，在上述的实施例和该修改中，晶体管Tr1至Tr7由n沟道MOS TFT形成，但是例如也可以由p沟道MOS TFT形成。然而，在该情形下，以低电压线LL代替高电压线LH，而以高电压线LH代替低电压线LL。此外，当晶体管Tr1至Tr7从低向高改变(升高)的瞬态响应、以及当晶体管Tr1至Tr7从高向低改变(降低)的瞬态响应被反转。
<应用示例>
图13图示了作为根据上述的实施例和该修改中的每一个的、反相器电路1的应用示例之一的显示装置100的整个配置的示例。该显示装置100例如包括显示面板110(显示部分)和驱动电路120(驱动部分)。
(显示面板110)
显示面板110包括显示区域110A，在显示区域110A中，二维地排列发射相互不同颜色的三种有机EL元件111R、111G和111B。显示区域110A是通过使用从有机EL元件111R、111G和111B发射的光来显示图像的区域。有机EL元件111R是发射红光的有机EL元件，有机EL元件111G是发射绿光的有机EL元件，而有机EL元件111B是发射蓝光的有机EL元件。顺带提及，在下文中，在适当时，有机EL元件111R、111G和111B将统称为有机EL元件111。
(显示区域110A)
图14图示显示区域110A内的电路配置的示例、以及稍后要描述的写入线驱动电路124的示例。在显示区域110A内，二维地排列分别与各个有机EL元件111成对的多个像素电路112。在本应用示例中，一对有机EL元件111和像素电路112构成一个像素113。更具体地，如图13所图示的，一对有机EL元件111R和像素电路112构成一个用于红色的像素113R、一对有机EL元件111G和像素电路112构成一个用于绿色的像素113，而一对有机EL元件111B和像素电路112构成一个用于蓝色的像素113。此外，相邻的三个像素113R、113G和113B构成一个显示像素114。
每个像素电路112例如包括：驱动晶体管Tr100，控制有机EL元件111中流动的电流；写入晶体管Tr200，向驱动晶体管Tr100写入信号线DTL的电压；以及保持电容器CS，因此，每个像素电路112具有2Tr1C电路配置。驱动晶体管Tr100和写入晶体管Tr200每一个例如由n沟道MOS薄膜晶体管(TFT)形成。驱动晶体管Tr100或写入晶体管Tr200例如可以是p沟道MOS TFT。
在显示区域110A中，以行排列多条写入线WSL(扫描线)并且以列排列多条信号线DTL。此外，在显示区域110A中，沿着写入线WSL以行排列多条电源线PSL(向其提供源电压的组件)。在每条信号线DTL和每条写入线WSL之间的交叉点附近，提供一个有机EL元件111。每条信号线DTL连接到稍后要描述的信号线驱动电路123的输出端(未图示)，并且连接到写入晶体管Tr200的漏极电极和源极电极(未图示)中的任一个。每条写入线WSL连接到稍后要描述的写入线驱动电路124的输出端(未图示)，并且连接到写入晶体管Tr200的栅极电极(未图示)。每条电源线PSL连接到稍后要描述的电源线驱动电路125的输出端(未图示)，并且连接到驱动晶体管Tr100的漏极电极和源极电极(未图示)中的任一个。写入晶体管Tr200的漏极电极和源极电极中，未与信号线DTL连接的一个电极(未图示)，连接到驱动晶体管Tr100的栅极电极(未图示)和保持电容器Cs的一端。驱动晶体管Tr100的漏极电极和源极电极中未与电源线PSL连接的一个电极(未图示)、和保持电容器Cs的另一端，被连接到有机EL元件111的阳极电极(未图示)。有机EL元件111的阴极电极(未图示)例如连接到接地线GND。
(驱动电路120)
接着，将参照图13和图14描述驱动电路120内的每个电路。驱动电路120包括：时序生成电路121、视频信号处理电路122、信号线驱动电路123、写入线驱动电路124，以及电源线驱动电路125。
时序生成电路121执行控制，使得视频信号处理电路122、信号线驱动电路123、写入线驱动电路124以及电源线驱动电路125以互锁的方式操作。例如，时序生成电路121被配置为根据(同步于)外部输入的同步信号120B，将控制信号121A输出至上述电路中的每一个。
视频信号处理电路122对外部输入的视频信号120A进行预定的校正，并且向信号线驱动电路123输出校正后的视频信号122A。作为预定的校正，存在例如伽马校正和过驱动校正。
信号线驱动电路123根据(同步于)控制信号121A的输入，将从视频信号处理电路122输入的视频信号122A(信号电压Vsig)施加到每条信号线DTL，由此对选择为目标的像素113执行写入。顺带提及，该写入是指向驱动晶体管Tr100的栅极施加预定的电压。
信号线驱动电路123被配置为与每一列像素113对应地、包括例如移位寄存器(未图示)，并且包括每一级的缓冲电路(未图示)。信号线驱动电路123能够根据(同步于)控制信号121A的输入而向每条信号线DTL输出两种电压(Vofs，Vsig)。具体地，信号线驱动电路123经由与每个像素113连接的信号线DTL，向通过写入线驱动电路124选择的像素113顺序提供两种电压(Vofs，Vsig)。
在此，偏置电压Vofs是不依赖于信号电压Vsig的恒定的值。此外，信号电压Vsig是与视频信号122A对应的值。信号电压Vsig的最小电压是比偏置电压Vofs低的值，而信号电压Vsig的最大电压是比偏置电压Vofs高的值。
写入线驱动电路124被配置为与每一行像素113对应的、包括例如移位寄存器(未图示)，并且包括每一级的缓冲电路5(未图示)。缓冲电路5被配置为包括多个上述的反相器电路1，并且从输出端输出与被输入到输入端的脉冲信号近似相同相位的脉冲信号。写入线驱动电路124根据(同步于)控制信号121A的输入而向每条写入线WSL输出两种电压(Vdd，Vss)。具体地，写入线驱动电路124经由与每个像素113连接的写入线WSL，向作为驱动目标的像素113提供两种电压(Vdd，Vss)，从而控制写入晶体管Tr200。
在此，电压Vdd是等于或者高于写入晶体管Tr200的导通电压的值。Vdd是在稍后要描述的熄灭(extinction)时或者在阈值校正时从写入线驱动电路124输出的电压值。Vss是比写入晶体管Tr200的导通电压低的值，并且也低于Vdd。
电源线驱动电路125被配置为与每一行像素113对应的、包括例如移位寄存器(未图示)，并且包括每一级的缓冲电路(未图示)。该电源线驱动电路125根据(同步于)控制信号121A的输入而输出两种电压(VccH，VccL)。具体地，电源线驱动电路124经由与每个像素113连接的电源线PSL，向作为驱动目标的像素113提供两种电压(VccH，VccL)，从而控制有机EL元件111的发光和熄灭。
在此，电压VccL是比作为有机EL元件111的阈值电压Ve1、和有机EL元件111的阴极的电压Vca之和的电压(Ve1+Vca)低的值。此外，电压VccH是等于或者高于电压(Ve1+Vca)的值。
接着，将描述根据本应用示例的显示装置100的操作(从熄灭到发光的操作)的示例。在本应用示例中，为了即使当驱动晶体管Tr100的阈值电压Vth和迁移率μ随时间改变时，有机EL元件111的发光亮度也保持恒定而不受这些改变的影响，并入了针对阈值电压Vth和迁移率μ的改变的校正操作。
图15图示了施加到像素电路112的电压的波形、和驱动晶体管Tr100的栅极电压Vg和源极电压Vs中每一个的改变的示例。在图15的(A)部分中，图示了其中信号电压Vsig和偏置电压Vofs施加到信号线DTL的状态。在图15的(B)部分中，图示了其中用于导通写入晶体管Tr200的电压Vdd、和用于截止写入晶体管Tr200的电压Vss施加到写入线WSL的状态。在图15的(C)部分中，图示了其中电压VccH和电压VccL施加到电源线PSL的状态。此外，在图15的(D)部分和(E)部分中，图示了其中响应于向电源线PSL、信号线DTL和写入线WSL施加电压，驱动晶体管Tr100的栅极电压Vg和源极电压Vs随时间改变的状态。
(Vth校正准备时段)
首先，进行Vth校正的准备。具体地，当写入线WSL的电压是Voff，并且电源线PSL的电压是VccH(换言之，当有机EL元件111正在发光时)，电源线驱动电路125将电源线PSL的电压从VccH减少到VccL(T1)。然后，源极电压Vs变为VccL，并且有机EL元件111停止发光。随后，当信号线DTL的电压是Vofs时，写入线驱动电路124将写入线WSL的电压从Voff增加到Von，使得驱动晶体管Tr100的栅极变为Vofs。
(第一Vth校正时段)
接着，执行Vth的校正。具体地，在写入晶体管Tr200导通，并且信号线DTL的电压是Vofs的同时，电源线驱动电路125将电源线PSL的电压从VccL增加到VccH(T2)。然后，电流Ids在驱动晶体管Tr100的漏极和源极之间流动，并且源极电压Vs升高。随后，在信号线驱动电路123将信号线DTL的电压从Vofs切换到Vsig之前，写入线驱动电路124将写入线WSL的电压从Von减少到Voff(T3)。然后，驱动晶体管Tr100的栅极进入浮置状态，并且，Vth的校正停止。
(第一Vth校正停止时段)
在停止Vth校正期间的时段中，例如，在与对其进行之前的校正的行(像素)不同的其他行(像素)中，对信号线DTL的电压进行采样。此时，在对其进行之前的校正的行(像素)中，源极电压Vs低于Vofs-Vth。因此，在Vth校正停止时段期间，在对其进行之前的校正的行(像素)中，电流Ids在驱动晶体管Tr100的漏极和源极之间流动，源极电压Vs升高，并且由于经由保持电容器Cs的耦合，栅极电压Vg也升高。
(第二Vth校正时段)
接着，再次进行Vth校正。具体地，当信号线DTL的电压是Vofs并且Vth校正可能时，写入线驱动电路124将写入线WSL的电压从Voff增加到Von，由此使得驱动晶体管Tr100的栅极为Vofs(T4)。此时，当源极电压Vs低于Vofs-Vth时(当还没有完成Vth校正时)，电流Ids在驱动晶体管Tr100的漏极和源极之间流动，直至驱动晶体管Tr100截止(cut off)为止(直至栅极-源极之间的电压Vgs变为Vth为止)。随后，在信号线驱动电路123将信号线DTL的电压从Vofs切换到Vsig之前，写入线驱动电路124将写入线WSL的电压从Von减少到Voff(T5)。然后，驱动晶体管Tr100的栅极进入浮置状态，因此，可以保持栅极-源极之间的电压Vgs恒定，而与信号线DTL的电压的幅度无关。
顺带提及，在该Vth校正时段期间，当保持电容器Cs被充电到Vth，并且栅极-源极之间的电压Vgs变为Vth时，驱动电路120结束Vth校正。然而，当栅极-源极之间的电压Vgs没有到达Vth时，驱动电路120重复Vth校正并且直至栅极-源极之间的电压Vgs到达Vth，Vth校正才停止。
(写入和μ校正时段)
在Vth校正停止时段结束之后，执行写入和μ校正。具体地，在信号线DTL的电压是Vsig的同时，写入线驱动电路124将写入线WSL的电压从Voff增加到Von(T6)，并且将驱动晶体管Tr100的栅极连接到信号线DTL。然后，驱动晶体管Tr100的栅极电压Vg变为信号线DTL的电压Vsig。此时，有机EL元件111的阳极电压仍然小于此阶段的有机EL元件111的阈值电压Ve1，并且有机EL元件111切断(cut off)。因此，电流Ids在有机EL元件111的元件电容(element capacitance)(未图示)中流动，从而该元件电容被充电，因而，源极电压Vs升高ΔVy，而栅极-源极之间的电压Vgs很快变为Vsig+Vth-ΔVy。以此方式，与写入并发地执行μ校正。在此，驱动晶体管Tr100的迁移率μ越大，则ΔVy越大。因此，通过在发光之前，将栅极-源极之间的电压Vgs减少ΔVy，移除了各像素113之间迁移率μ的变化。
(发光时段)
最后，写入线驱动电路124将写入线WSL的电压从Von减少到Voff(T7)。然后，驱动晶体管Tr100的栅极进入浮置状态，电流Ids在驱动晶体管Tr100的漏极和源极之间流动，并且源极电压Vs升高。结果，等于或者高于阈值电压Ve1的电压施加到有机EL元件111上，并且有机EL元件111发射期望亮度的光。
在本应用示例的显示装置100中，如上所述，像素电路112经历每个像素113中的开关控制，并且驱动电流被馈入到每个像素113中的有机EL元件111，使得空穴和电子复合，从而产生发光，并且将该光提取(extract)到外部。结果，在显示面板110的显示区域110A中显示图像。
顺带提及，在本应用示例中，例如，写入线驱动电路124中的缓冲电路5被配置为包括多个反相器电路1。因此，几乎不存在缓冲电路5中流动的直通电流，因此，可以抑制缓冲电路5的功耗。另外，由于在缓冲电路5的输出电压中存在少许变化，在像素电路112中的驱动晶体管Tr100的阈值校正和迁移率校正方面，可以减少各像素电路112之间的变化，并且，可以减少各像素113之间的亮度的变化。
此外，在反相器电路1中，仅仅在低电压侧和高电压侧中的每一个提供单一的电压线，因此不需要增加反相器电路1的耐受电压，并且还可以使占用的面积最小化，因此实现了更窄的结构(narrower frame)。
已经通过使用实施例、修改和应用示例描述了本发明，但是本发明不限于该实施例等并且可以进行各种修改。
例如，在上述的实施例和修改中，仅仅在低电压侧和高电压侧中的每一个提供单一的电压线。然而，例如，连接到高电压侧的多个晶体管中的至少一个晶体管的电压线、和连接到高电压侧的其他晶体管的电压线，可以不是共同的线。类似地，例如，连接到低电压侧的多个晶体管中的至少一个晶体管的电压线、和连接到低电压侧的其他晶体管的电压线，可以不是共同的线。
例如，在上述的应用示例中，根据上述实施例的反相器电路1用于写入线驱动电路124的输出级。然而，该反相器电路1可以用于电源线驱动电路125的输出级，代替用于写入线驱动电路124的输出级，或者可以用于电源线驱动电路125的输出级连同写入线驱动电路124的输出级。
本申请包含与在2010年4月1日向日本专利局提交的日本优先权专利申请JP 2010-085492中公开的主题内容有关的主题内容，在此通过引用并入其全部内容。
本领域技术人员应理解，依赖于设计要求和其他因素，可以出现各种修改、组合、子组合和更改，只要它们在权利要求或其等效物的范围内。

Claims (9)

1.一种反相器电路，包括：
第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管和第七晶体管，每个晶体管具有相同导电类型的沟道；
第一电容性元件；以及
输入端子和输出端子，
其中第一晶体管响应于所述输入端子的电压和第一电压线的电压之间的电势差或者与此对应的电势差，使得所述输出端子和第一电压线之间的电连接接通或中断，
第二晶体管响应于作为第七晶体管的源极或漏极的第一端子的电压、和所述输出端子的电压之间的电势差或者与此对应的电势差，使得所述输出端子和第二电压线之间的电连接接通或中断，
第三晶体管响应于所述输入端子的电压和第三电压线的电压之间的电势差或者与此对应的电势差，使得第七晶体管的栅极和第三电压线之间的电连接接通或中断，
第四晶体管响应于输入到第四晶体管的栅极的第一控制信号，使得第一电容性元件和第七晶体管的栅极之间的电连接接通或中断，
第五晶体管响应于输入到第五晶体管的栅极的第二控制信号，使得第一电容性元件和第四电压线之间的电连接接通或中断，
第六晶体管响应于所述输入端子的电压和第五电压线的电压之间的电势差或者与此对应的电势差，使得第一端子和第五电压线之间的电连接接通或中断，
第七晶体管响应于第七晶体管的栅极电压和第二晶体管的栅极电压之间的电势差或者与此对应的电势差，使得第一端子和第六电压线之间的电连接接通或中断，
第一电容性元件被插入到第五晶体管的漏极或者源极与第七电压线之间，以及
被插入在第二晶体管的栅极和源极之间的第二电容性元件，
其中第二电容性元件的电容小于第一电容性元件的电容。
2.一种反相器电路，包括：
第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管和第七晶体管，每个晶体管具有相同导电类型的沟道；
第一电容性元件；以及
输入端子和输出端子，
其中第一晶体管的栅极电连接到输入端子，第一晶体管的漏极和源极中的一个端子电连接到第一电压线，并且第一晶体管的另一端子电连接到输出端子，
第二晶体管的漏极和源极中的一个端子电连接到第二电压线，而第二晶体管的另一端子电连接到输出端子，
第三晶体管的栅极电连接到输入端子，第三晶体管的漏极和源极中的一个端子电连接到第三电压线，并且第三晶体管的另一端子电连接到第二晶体管的栅极，
向第四晶体管的栅极提供第一控制信号，并且第四晶体管的漏极和源极中的一个端子电连接到第七晶体管的栅极，
向第五晶体管的栅极提供第二控制信号，第五晶体管的漏极和源极中的一个端子电连接到第四电压线，并且第五晶体管的另一端子电连接到第四晶体管的另一端子，
第六晶体管的栅极电连接到输入端子，第六晶体管的漏极和源极中的一个端子电连接到第五电压线，并且第六晶体管的另一端子电连接到第二晶体管的栅极，
第七晶体管的漏极和源极中的一个端子电连接到第六电压线，并且第七晶体管的另一端子电连接到第二晶体管的栅极，
第一电容性元件被插入在第五晶体管的所述另一端子和第七电压线之间，以及被插入在第二晶体管的栅极和源极之间的第二电容性元件，
其中第二电容性元件的电容小于第一电容性元件的电容。
3.根据权利要求2所述的反相器电路，其中第一、第三、第五和第七电压线被保持在相同的电势。
4.根据权利要求3所述的反相器电路，其中第二、第四和第六电压线连接到输出比第一、第三、第五和第七电压线的电压高的电压的电源。
5.根据权利要求4所述的反相器电路，其中第四和第五晶体管交替导通和截止，以便防止第四和第五晶体管同时停留在导通状态。
6.根据权利要求5所述的反相器电路，其中第四晶体管在所述输入端子的电压降低之前导通。
7.根据权利要求5所述的反相器电路，其中第四晶体管在所述输入端子的电压降低之后导通。
8.一种具有显示部分和驱动部分的显示装置，该显示部分包括以行排列的多条扫描线、以列排列的多条信号线，以及以行和列排列的多个像素，而该驱动部分包括多个反相器电路，为每条扫描线提供所述多个反相器电路中的一个以驱动每个像素，每个反相器电路包括：
第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管和第七晶体管，每个晶体管具有相同导电类型的沟道；
第一电容性元件；以及
输入端子和输出端子，
其中第一晶体管响应于所述输入端子的电压和第一电压线的电压之间的电势差或者与此对应的电势差，使得所述输出端子和第一电压线之间的电连接接通或中断，
第二晶体管响应于作为第七晶体管的源极或漏极的第一端子的电压、和所述输出端子的电压之间的电势差或者与此对应的电势差，使得所述输出端子和第二电压线之间的电连接接通或中断，
第三晶体管响应于所述输入端子的电压和第三电压线的电压之间的电势差或者与此对应的电势差，使得第七晶体管的栅极和第三电压线之间的电连接接通或中断，
第四晶体管响应于输入到第四晶体管的栅极的第一控制信号，使得第一电容性元件和第七晶体管的栅极之间的电连接接通或中断，
第五晶体管响应于输入到第五晶体管的栅极的第二控制信号，使得第一电容性元件和第四电压线之间的电连接接通或中断，
第六晶体管响应于所述输入端子的电压和第五电压线的电压之间的电势差或者与此对应的电势差，使得第一端子和第五电压线之间的电连接接通或中断，
第七晶体管响应于第七晶体管的栅极电压和第二晶体管的栅极电压之间的电势差或者与此对应的电势差，使得第一端子和第六电压线之间的电连接接通或中断，
第一电容性元件被插入到第五晶体管的漏极或者源极与第七电压线之间，以及
被插入在第二晶体管的栅极和源极之间的第二电容性元件，
其中第二电容性元件的电容小于第一电容性元件的电容。
9.一种具有显示部分和驱动部分的显示装置，该显示部分包括以行排列的多条扫描线、以列排列的多条信号线，以及以行和列排列的多个像素，而该驱动部分包括多个反相器电路，为每条扫描线提供所述多个反相器电路中的一个以驱动每个像素，每个反相器电路包括：
第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管和第七晶体管，每个晶体管具有相同导电类型的沟道；
第一电容性元件；以及
输入端子和输出端子，
其中第一晶体管的栅极电连接到输入端子，第一晶体管的漏极和源极中的一个端子电连接到第一电压线，并且第一晶体管的另一端子电连接到输出端子，
第二晶体管的漏极和源极中的一个端子电连接到第二电压线，而第二晶体管的另一端子电连接到输出端子，
第三晶体管的栅极电连接到输入端子，第三晶体管的漏极和源极中的一个端子电连接到第三电压线，并且第三晶体管的另一端子电连接到第二晶体管的栅极，
向第四晶体管的栅极提供第一控制信号，并且第四晶体管的漏极和源极中的一个端子电连接到第七晶体管的栅极，
向第五晶体管的栅极提供第二控制信号，第五晶体管的漏极和源极中的一个端子电连接到第四电压线，并且第五晶体管的另一端子电连接到第四晶体管的另一端子，
第六晶体管的栅极电连接到输入端子，第六晶体管的漏极和源极中的一个端子电连接到第五电压线，并且第六晶体管的另一端子电连接到第二晶体管的栅极，
第七晶体管的漏极和源极中的一个端子电连接到第六电压线，并且第七晶体管的另一端子电连接到第二晶体管的栅极，以及
第一电容性元件被插入在第五晶体管的所述另一端子和第七电压线之间，以及
被插入在第二晶体管的栅极和源极之间的第二电容性元件，
其中第二电容性元件的电容小于第一电容性元件的电容。
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