CN102208167A - 倒相电路以及显示器 - Google Patents

倒相电路以及显示器 Download PDF

Info

Publication number
CN102208167A
CN102208167A CN2011100712163A CN201110071216A CN102208167A CN 102208167 A CN102208167 A CN 102208167A CN 2011100712163 A CN2011100712163 A CN 2011100712163A CN 201110071216 A CN201110071216 A CN 201110071216A CN 102208167 A CN102208167 A CN 102208167A
Authority
CN
China
Prior art keywords
transistor
voltage
terminal
grid
electrically connected
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2011100712163A
Other languages
English (en)
Other versions
CN102208167B (zh
Inventor
山本哲郎
内野胜秀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Japan Display Design And Development Contract Society
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2010083268A external-priority patent/JP5447102B2/ja
Priority claimed from JP2011048378A external-priority patent/JP5678730B2/ja
Application filed by Sony Corp filed Critical Sony Corp
Publication of CN102208167A publication Critical patent/CN102208167A/zh
Application granted granted Critical
Publication of CN102208167B publication Critical patent/CN102208167B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/18—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages
    • G11C19/182—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes
    • G11C19/184—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes with field-effect transistors, e.g. MOS-FET
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
    • G11C27/02—Sample-and-hold arrangements
    • G11C27/024—Sample-and-hold arrangements using a capacitive memory element
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0291—Details of output amplifiers or buffers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0252—Improving the response speed
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3266—Details of drivers for scan electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K2102/00—Constructional details relating to the organic devices covered by this subclass
    • H10K2102/301—Details of OLEDs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Electronic Switches (AREA)

Abstract

本发明公开了倒相电路以及显示器。该倒相电路包括第一至第三晶体管以及第一和第二电容元件。第一晶体管响应于输入端子与第一电压线之间的电位差或者与此对应的电位差，建立或断开输出端子与该第一电压线之间的连接。第二晶体管响应于第二晶体管的栅极与输出端子之间的电位差或者与此对应的电位差，建立或断开第二电压线与输出端子之间的连接。第三晶体管响应于输入端子的电压与第三电压线的电压之间的电位差或者与此对应的电位差，建立或断开第二晶体管的栅极与第三电压线之间的连接。第一和第二电容元件串联插入在输入端子与第二晶体管的栅极之间。第一和第二电容元件之间的连接点连接至输出端子。

Description

倒相电路以及显示器
技术领域
本发明涉及适于应用于例如使用有机EL(电致发光)元件的显示器的倒相电路(inverter circuit)。此外，本发明涉及包括上述倒相电路的显示器。
背景技术
近年来，在显示图像的显示器领域中，使用电流驱动型光学元件(例如，有机EL元件)作为像素的发光元件的显示器已经商业化，其中，所述电流驱动型光学元件的发光亮度根据流过其中的电流值而变化。与液晶元件等不同，有机EL元件是自发光元件。因此，在使用有机EL元件的显示器(有机EL显示器)中，通过控制流过有机EL元件的电流值来获得色阶(color gradation)。
与液晶显示器的情况一样，有机EL显示器是简单(无源)矩阵系统以及有源矩阵系统作为驱动系统。在前者的系统中，其构造简单，然而，存在诸如难以实现大型且具有高清晰度的显示器的问题。因此，当前，有源矩阵系统已经逐渐发展。在该系统中，通过驱动晶体管来控制流过设置在每个像素中的发光元件的电流。
在上述驱动晶体管中，在某些情况下，阈值电压Vth或迁移率μ随时间改变，或者由于制造工艺的变化而导致各像素的阈值电压Vth或迁移率μ各不相同。在各像素的阈值电压Vth或迁移率μ各不相同的情况下，流过驱动晶体管的电流的值也因各像素而各不相同，因此即使将相同的电压施加至驱动晶体管的栅极，各有机EL元件的发光亮度仍各不相同，从而破坏了画面的均匀性。因此，如日本未审查专利申请公开第2008-083272号所描述的，已经开发了具有校正阈值电压Vth或迁移率μ的变化的功能的显示器。
阈值电压Vth或迁移率μ的校正由设置在每个像素中的像素电路执行。例如，如图82所示，像素电路包括控制流过有机EL元件111的电流的驱动晶体管Tr100、将信号线DTL的电压写入驱动晶体管Tr100的写入晶体管Tr200以及保持电容Cs。换言之，像素电路具有2Tr1C电路结构。驱动晶体管Tr100和写入晶体管Tr200均由例如n沟道MOS型薄膜晶体管(TFT)构成。
图81示出了施加至像素电路的电压波形的实例以及驱动晶体管Tr100的栅极电压Vg和源极电压Vs的变化的实例。图81中的部分(A)示出了将信号电压Vsig和偏置电压Vofs施加至信号线DTL的状态。图81中的部分(B)示出了将使写入晶体管Tr200导通的电压Vdd和使写入晶体管Tr200截止的电压Vss施加至写入线WSL的状态。图81中的部分(C)示出了将高电压VccH和低电压VccL施加至电源线PSL的状态。此外，图81中的部分(D)和部分(E)示出了驱动晶体管Tr100的栅极电压Vg和源极电压Vs根据施加至电源线PSL、信号线DTL以及写入线WSL的电压而瞬时变化的状态。
从图81显而易见的是，在一个1H的周期内两次将WS脉冲P施加至写入线WSL，并且通过第一WS脉冲P来执行阈值校正，而通过第二WS脉冲P来执行迁移率校正和信号写入。换言之，在图81中WS脉冲P不仅用于信号写入，而且用于驱动晶体管Tr100的阈值校正和迁移率校正。
发明内容
在有源矩阵系统显示器中，驱动信号线DTL的水平驱动电路(未示出)或顺序选择像素113的写入扫描电路(未示出)被基本构造为包括移位寄存器(未示出)，并包括分别与像素113的行或列对应的缓冲电路(未示出)。例如，写入扫描电路中的缓冲电路均通过使两个倒相电路彼此串联连接而构成。在这种情况下，例如，如图83所示，倒相电路均具有其中两个n沟道MOS型晶体管Tr1和Tr2彼此串联连接的单沟道型电路结构。图83中示出的倒相电路插入在施加有高电平电压的高电压配线LH与施加有低电平电压的低电压配线LL之间。靠近高电压配线LH一侧上的晶体管Tr2的栅极连接至高电压配线LH，而靠近低电压配线LL一侧上的晶体管Tr1的栅极连接至输入端子IN。此外，晶体管Tr1和晶体管Tr2之间的连接点C连接至输出端子OUT。
在倒相电路200中，例如，如图84所示，当输入端子IN的电压(输入电压Vin)处于电压Vss时，输出端子OUT的电压(输出电压Vout)没有处于电压Vdd，而是处于电压Vdd-Vth。换言之，输出端子OUT的电压Vout包括晶体管Tr2的阈值电压Vth2；因此，输出电压Vout极大地受到晶体管Tr2的阈值电压Vth2的变化的影响。
因此，考虑到，例如，如图85的倒向电路300中所示，晶体管Tr2的栅极和漏极彼此电分离，并且将施加有比漏极的电压Vdd高的电压Vdd2(≥Vdd+Vth2)的高电压配线LH2连接至栅极。此外，例如，考虑如图86的倒相电路400中所示的自举型电路结构。更具体地，考虑如下电路结构，即，将晶体管Tr10插入在晶体管Tr2的栅极和高电压配线LH之间，以将晶体管Tr10的栅极连接至高电压配线LH，并将电容元件C10插入在晶体管Tr2的栅极与晶体管Tr10的源极之间的连接点D与连接点C之间。
然而，在图83、图85和图86中电路中的任意一个中，即使在输入电压Vin高的情况下，即，即使在输出电压Vout低的情况下，电流(直通电流)仍经由晶体管Tr1和Tr2从高电压配线LH流到低电压配线LL。结果，倒相电路中的功耗增加。此外，在图83、图85和图86中的电路中，例如，如图84的部分(B)中的由虚线包围的点所示，当输入电压Vin处于电压Vdd时，输出电压Vout没有处于电压Vss，并且输出端子OUT的电压Vout的峰值变化。结果，各像素电路112的驱动晶体管Tr100中的阈值校正或迁移率校正各不相同，从而导致了亮度的变化。
上述问题不仅可能出现在显示器的扫描电路中而且可能出现在任何其他器件中。
期望提供一种在降低功耗的同时允许防止输出电压变化的倒相电路以及包括该倒相电路的显示器。
根据本发明的实施方式，提供了第一倒相电路，包括：第一晶体管、第二晶体管以及第三晶体管，均具有相同导电类型的沟道；第一电容元件和第二电容元件；以及输入端子和输出端子。在这种情况下，第一晶体管响应于输入端子的电压(输入电压)与第一电压线的电压之间的电位差，或者与此对应的电位差，建立或者断开输出端子与第一电压线之间的电连接。第二晶体管响应于第二晶体管的栅极电压与输出端子的电压(输出电压)之间的电位差或者与此对应的电位差，建立或者断开第二电压线与输出端子之间的电连接。第三晶体管响应于输入电压与第三电压线的电压之间的电位差或者与此对应的电位差，建立或者断开第二晶体管的栅极与第三电压线之间的电连接。第一电容元件和第二电容元件串联插入在输入端子与第二晶体管的栅极之间，并且第一电容元件与第二电容元件之间的电连接点电连接至输出端子。
根据本发明的实施方式，提供了具有显示部和驱动部的第一显示器，显示部包括多条以行的形式设置的扫描线、多条以列的形式设置的信号线以及多个以矩阵形式设置的像素。驱动部包括多个均对应于扫描线设置的倒相电路以驱动每个像素，并且每个倒相电路包括与第一倒相电路相同的组件(constituents elements)。
在根据本发明实施方式的第一倒相器电路和第一显示器中，响应于输入电压与第三电压线的电压之间的电位差来执行导通/截止操作的第三晶体管设置在第二晶体管的栅极与第三电压线之间。此外，响应于输入电压与第一电压线的电压之间的电位差来执行导通/截止操作的第一晶体管设置在第二晶体管的源极与第一电压线之间。因此，例如，当第一晶体管和第三晶体管的栅极电压从高切换到低时，第一晶体管与第三晶体管的导通电阻逐渐增大以增加将第二晶体管的栅极和源极充电到第一电压线和第三电压线的电压所需的时间。此外，例如，当第一晶体管和第三晶体管的栅极电压从低切换到高时，第一晶体管与第三晶体管的导通电阻逐渐减小以减少将第二晶体管的栅极和源极充电到第一电源线和第三电源线的电压所需的时间。此外，在本发明的实施方式中，第一电容元件与第二电容元件串联连接至第二晶体管的栅极，并且第一电容元件与第二电容元件并联连接至输出端子，因此，输出端子的电压瞬变比第二晶体管的栅极的电压瞬变慢。结果，例如，当第一晶体管和第三晶体管的栅极电压从高切换到低时，第二晶体管的栅-源电压超过第二晶体管的阈值电压，从而使得第二晶体管导通，并且之后，第一晶体管和第三晶体管立即截止。此时，输出电压改变为第二电压线的电压。此外，例如，当第一晶体管和第三晶体管的栅极电压从低切换到高时，第一晶体管和第三晶体管导通，并且之后，第二晶体管立即截止。此时，输出电压改变为第一电压线的电压。
根据本发明的实施方式，提供了第二倒相电路，包括：第一晶体管、第二晶体管以及第三晶体管，均具有相同导电类型的沟道；第一电容元件和第二电容元件；以及输入端子和输出端子。在这种情况下，第一晶体管的栅极电连接至输入端子，并且第一晶体管的漏极和源极的一个端子电连接至第一电压线，而第一晶体管的另一端子电连接至输出端子。第二晶体管的漏极和源极的一个端子电连接至第二电压线，而第二晶体管的另一端子电连接至输出端子。第三晶体管的栅极电连接至输入端子，第三晶体管的漏极和源极的一个端子电连接至第三电压线，而第三晶体管的另一端子电连接至第二晶体管的栅极。第一电容元件和第二电容元件串联插入在输入端子与第二晶体管的栅极之间，并且第一电容元件与第二电容元件之间的电连接点电连接至输出端子。
根据本发明的实施方式，提供了具有显示部和驱动部的第二显示器，显示部包括多条以行的形式设置的扫描线、多条以列的形式设置的信号线以及多个以矩阵形式设置的像素。驱动部包括多个均对应于扫描线设置的倒相电路以驱动每个像素，并且每个倒相电路包括与第二倒相电路相同的组件。
在根据本发明实施方式的第二倒相电路和第二显示器中，具有连接至输入端子的栅极的第三晶体管设置在第二晶体管的栅极与第三电压线之间。此外，具有连接至输入端子的栅极的第一晶体管设置在第二晶体管的源极与第一电压线之间。因此，例如，当第一晶体管和第三晶体管的栅极电压从高切换到低时，第一晶体管和第三晶体管的导通电阻逐渐增大以增加将第二晶体管的栅极和源极充电到第一电源线和第三电源线的电压所需要的时间。此外，例如，当第一晶体管和第三晶体管的栅极电压从低切换到高时，第一晶体管与第三晶体管的导通电阻逐渐减小以减少将第二晶体管的栅极和源极充电到第一电压线和第三电压线的电压所需的时间。此外，在本发明的实施方式中，第一电容元件和第二电容元件串联连接至第二晶体管的栅极，并且第一电容元件与第二电容元件并联连接至输出端子，因此，输出端子的电压瞬变比第二晶体管的栅极的电压瞬变慢。结果，例如，当第一晶体管和第三晶体管的栅极电压从高切换到低时，第二晶体管的栅-源电压超过第二晶体管的阈值电压，从而使得第二晶体管导通，并且之后，第一晶体管和第三晶体管立即截止。此时，输出电压改变至第二电压线的电压。此外，例如，当第一晶体管和第三晶体管的栅极电压从低切换到高时，第一晶体管和第三晶体管导通，并且之后，第二晶体管立即截止。此时，输出电压改变为第一电压线的电压。
根据本发明的实施方式，提供了第三倒相器电路，包括：第一晶体管、第二晶体管以及第三晶体管，均具有相同导电类型的沟道；输入端子和输出端子；以及控制元件。控制元件包括电连接至输入端子的第一端子、电连接至输出端子的第二端子以及电连接至第二晶体管的栅极的第三端子。控制元件允许当下降沿电压或上升沿电压施加至第一端子时第二端子的电压瞬变比第三端子的电压瞬变慢。在这种情况下，第一晶体管响应于输入端子的电压(输入电压)与第一电压线的电压之间的电位差，或者与此对应的电位差，建立或者断开输出端子与第一电压线之间的电连接。第二晶体管响应于第二晶体管的栅极电压与输出端子的电压(输出电压)之间的电位差或者与此对应的电位差，建立或者断开第二电压线与输出端子之间的电连接。第三晶体管响应于输入电压与第三电压线的电压之间的电位差或者与此对应的电位差，建立或者断开第二晶体管的栅极与第三电压线之间的电连接。
根据本发明的实施方式，提供了具有显示部和驱动部的第三显示器，显示部包括多条以行的形式设置的扫描线、多条以列的形式设置的信号线以及多个以矩阵形式设置的像素。驱动部包括多个均对应于扫描线设置的倒相电路以驱动每个像素，并且每个倒相电路包括与第三倒相电路相同的组件。
在根据本发明实施方式的第三倒相器电路和第三显示器中，响应于输入电压与第三电压线的电压之间的电位差来执行导通/截止操作的第三晶体管设置在第二晶体管的栅极与第三电压线之间。此外，响应于输入电压与第一电压线的电压之间的电位差来执行导通/截止操作的第一晶体管设置在第二晶体管的源极与第一电压线之间。
因此，在第一至第三晶体管为n沟道类型的情况下，当第一晶体管和第三晶体管的栅极电压从高切换到低时，第一晶体管和第三晶体管的导通电阻逐渐增大以增加将第二晶体管的栅极和源极充电到第一电压线和第三电压线的电压所需的时间。此外，当第一晶体管和第三晶体管的栅极电压从低切换到高时，第一晶体管和第三晶体管的导通电阻逐渐减小以减少将第二晶体管的栅极和源极充电到第一电压线和第三电压线的电压所需的时间。另一方面，在第一至第三晶体管为p沟道类型的情况下，当第一晶体管和第三晶体管的栅极电压从低切换到高时，第一晶体管和第三晶体管的导通电阻逐渐增大以增加将第二晶体管的栅极和源极充电到第一电压线和第三电压线的电压所需的时间。此外，当第一晶体管和第三晶体管的栅极电压从高切换到低时，第一晶体管和第三晶体管的导通电阻逐渐减小以减少将第二晶体管的栅极和源极充电到第一电压线和第三电压线的电压所需的时间。
此外，在根据本发明实施方式的第三倒相电路和第三显示器中，在控制元件中，第一端子、第二端子以及第三端子分别电连接至输入端子、输出端子以及第二晶体管的栅极，并且当下降沿电压或者上升沿电压施加至第一端子时，第二端子的电压瞬变比第三端子的电压瞬变慢。
因此，在第一至第三晶体管为n沟道类型的情况下，当第一晶体管和第三晶体管的栅极电压从高切换到低时，第二晶体管的栅-源电压超过第二晶体管的阈值电压，从而使得第二晶体管导通，并且之后，第一晶体管和第三晶体管立即截止。此时，输出电压改变为第二电压线的电压。此外，当第一晶体管和第三晶体管的栅极电压从低切换到高时，第一晶体管和第三晶体管导通，并且之后，第二晶体管立即截止。此时，输出电压改变为第一电压线的电压。另一方面，在第一至第三晶体管为p沟道类型的情况下，当第一晶体管和第三晶体管的栅极电压从低切换到高时，第二晶体管的栅-源电压超过第二晶体管的阈值电压，从而使得第二晶体管导通，并且之后，第一晶体管和第三晶体管立即截止。此时，输出电压改变为第二电压线的电压。此外，当第一晶体管和第三晶体管的栅极电压从高切换到低时，第一晶体管和第三晶体管导通，并且之后，第二晶体管立即截止。此时，输出电压改变为第一电压线的电压。
根据本发明的实施方式，提供了第四倒相电路，包括：第一晶体管、第二晶体管以及第三晶体管，均具有相同导电类型的沟道；输入端子和输出端子；以及控制元件。控制元件包括电连接至输入端子的第一端子、电连接至输出端子的第二端子以及电连接至第二晶体管的栅极的第三端子。控制元件允许当下降沿电压或上升沿电压施加至第一端子时第二端子的电压瞬变比第三端子的电压瞬变慢。在这种情况下，第一晶体管的栅极电连接至输入端子，并且第一晶体管的漏极和源极的一个端子电连接至第一电压线，而第一晶体管的另一端子电连接至输出端子。第二晶体管的漏极和源极的一个端子电连接至第二电压线，而第二晶体管的另一端子电连接至输出端子。第三晶体管的栅极电连接至输入端子，第三晶体管的漏极和源极的一个端子电连接至第三电压线，而第三晶体管的另一端子电连接至第二晶体管的栅极。
根据本发明的实施方式，提供了具有显示部和驱动部的第四显示器，显示部包括多条以行的形式设置的扫描线、多条以列的形式设置的信号线以及多个以矩阵形式设置的像素。驱动部包括多个均对应于扫描线设置的倒相电路以驱动每个像素，并且每个倒相电路包括与第四倒相电路相同的组件。
在根据本发明实施方式的第四倒相电路和第四显示器中，具有连接至输入端子的栅极的第三晶体管设置在第二晶体管的栅极与第三电压线之间。此外，具有连接至输入端子的栅极的第一晶体管设置在第二晶体管的源极与第一电压线之间。
因此，在第一至第三晶体管为n沟道类型的情况下，当第一晶体管和第三晶体管的栅极电压从高切换到低时，第一晶体管和第三晶体管的导通电阻逐渐增大以增加将第二晶体管的栅极和源极充电到第一电压线和第三电压线的电压所需的时间。此外，在第一晶体管和第三晶体管的栅极电压从低切换到高的情况下，第一晶体管和第三晶体管的导通电阻逐渐减小以减少将第二晶体管的栅极和源极充电到第一电压线和第三电压线的电压所需的时间。另一方面，在第一至第三晶体管为p沟道类型的情况下，当第一晶体管和第三晶体管的栅极电压从低切换到高时，第一晶体管和第三晶体管的导通电阻逐渐增大以增加将第二晶体管的栅极和源极充电到第一电压线和第三电压线的电压所需的时间。此外，当第一晶体管和第三晶体管的栅极电压从高切换到低时，第一晶体管和第三晶体管的导通电阻逐渐减小以减少将第二晶体管的栅极和源极充电到第一电压线和第三电压线的电压所需的时间。
此外，在根据本发明实施方式的第四倒相电路和第四显示器中，在控制元件中，第一端子、第二端子以及第三端子分别电连接至输入端子、输出端子以及第二晶体管的栅极，并且当下降沿电压施加至第一端子时，第二端子的电压瞬变比第三端子的电压瞬变慢。
因此，在第一至第三晶体管为n沟道类型的情况下，当第一晶体管和第三晶体管的栅极电压从高切换到低时，第二晶体管的栅-源电压超过第二晶体管的阈值电压，从而使得第二晶体管导通，并且之后，第一晶体管和第三晶体管立即截止。此时，输出电压改变为第二电压线的电压。此外，当第一晶体管和第三晶体管的栅极电压从低切换到高时，第一晶体管和第三晶体管导通，并且之后，第二晶体管立即截止。此时，输出电压改变为第一电压线的电压。另一方面，在第一至第三晶体管为p沟道类型的情况下，当第一晶体管和第三晶体管的栅极电压从低切换到高时，第二晶体管的栅-源电压超过第二晶体管的阈值电压，从而使得第二晶体导通管，并且之后，第一晶体管和第三晶体管立即截止。此时，输出电压改变为第二电压线的电压。此外，当第一晶体管和第三晶体管的栅极电压从高切换到低时，第一晶体管和第三晶体管导通，并且之后，第二晶体管立即截止。此时，输出电压改变为第一电压线的电压。
根据本发明实施方式的第一至第四倒相电路以及第一至第四显示器可以进一步包括延迟元件，允许施加至输入端子的信号电压的波形具有迟滞变换(dull transition)，从而向第三晶体管的栅极提供具有迟滞波形的信号电压。在这种情况下，将比施加至第一晶体管的栅极的信号更慢的信号施加至第三晶体管的栅极，因此，当第一晶体管和第三晶体管的栅极电压从高切换到低或者从低切换到高时，允许减小第二晶体管的栅-源电压超过第二晶体管的阈值电压所需的时间。
根据本发明的实施方式，提供了第五倒相电路，包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管以及第五晶体管，均具有相同导电类型的沟道；第一电容元件和第二电容元件；以及输入端子和输出端子。在这种情况下，第一晶体管响应于输入端子的电压(输入电压)与第一电压线的电压之间的电位差，或者与此对应的电位差，建立或者断开输出端子与第一电压线之间的电连接。第二晶体管响应于第一端子(为第五晶体管的源极和漏极的一个端子)与输出端子的电压(输出电压)之间的电位差或者与此对应的电位差，建立或者断开第二电压线与输出端子之间的电连接。第三晶体管响应于输入电压与第三电压线的电压之间的电位差或者与此对应的电位差，建立或者断开第五晶体管的栅极与第三电压线之间的电连接。第四晶体管响应于输入电压与第四电压线的电压之间的电位差或者与此对应的电位差，建立或者断开第一端子与第四电压线之间的电连接。第一电容元件和第二电容元件串联插入在输入端子与第五晶体管的栅极之间，并且第一电容元件与第二电容元件之间的电连接点电连接至第一端子。第五晶体管响应于第一电容元件的端子之间的电压或者与其对应的电压，建立或者断开第五电压线与第一端子之间的电连接。
根据本发明的实施方式，提供了具有显示部和驱动部的第五显示器，显示部包括多条以行的形式设置的扫描线、多条以列的形式设置的信号线以及多个以矩阵形式设置的像素。驱动部包括多个均对应于扫描线设置的倒相电路以驱动每个像素，并且每个倒相电路包括与第五倒相电路相同的组件。
在根据本发明实施方式的第五倒相器电路和第五显示器中，响应于输入电压与第三电压线的电压之间的电位差来执行导通/截止操作的第三晶体管设置在第五晶体管的栅极与第三电压线之间。此外，响应于输入电压与第四电压线的电压之间的电位差来执行导通/截止操作的第四晶体管设置在第二晶体管的源极与第四电压线之间。此外，响应于输入电压与第一电压线的电压之间的电位差来执行导通/截止操作的第一晶体管设置在第二晶体管的源极与第一电压线之间。因此，例如，当第三晶体管、第四晶体管以及第一晶体管的栅极电压从高切换到低时，第三晶体管、第四晶体管以及第一晶体管的导通电阻逐渐增大以增加将第五晶体管和第二晶体管的栅极和源极充电到第三电压线、第四电压线以及第一电压线的电压所需的时间。此外，例如，当第三晶体管、第四晶体管以及第一晶体管的栅极电压从低切换到高时，第三晶体管、第四晶体管以及第一晶体管的导通电阻逐渐减小以减少将第五晶体管和第二晶体管的栅极和源极充电到第三电压线、第四电压线以及第一电压线的电压所需的时间。此外，在本发明的实施方式中，彼此串联连接的第一电容元件与第二电容元件插入在输入端子与第五晶体管的栅极之间。此外，第五晶体管的源极电连接在第一电容元件与第二电容元件之间。因此，第一电容元件和第二电容元件并联连接至第五晶体管的源极，并且第一电容元件和第二电容元件串联连接至第五晶体管的栅极，因此，第五晶体管的源极的电压瞬变比第五晶体管的栅极慢。结果，例如，当第三晶体管、第四晶体管以及第一晶体管的栅极电压从高切换到低时，第五晶体管的栅-源电压超过第五晶体管的阈值电压，从而使得第五晶体管导通，并且之后，第四晶体管立即截止。此时，在第二晶体管导通的同时，第一晶体管截止，因此，输出电压改变为第二电压线的电压。此外，例如，当第四晶体管和第一晶体管的栅极电压从低切换到高时，第四晶体管和第一晶体管导通，并且之后，第五晶体管立即截止。此时，在第二晶体管截止的同时，第一晶体管导通，因此，输出电压改变为第一电压线的电压。
根据本发明的实施方式，提供了第六倒相电路，包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管以及第五晶体管，均具有相同导电类型的沟道；第一电容元件和第二电容元件；以及输入端子和输出端子。在这种情况下，第一晶体管的栅极电连接至输入端子，第一晶体管的漏极和源极的一个端子电连接至第一电压线，而第一晶体管的另一端子电连接至输出端子。第二晶体管的漏极和源极的一个端子电连接至第二电压线，而第二晶体管的另一端子电连接至输出端子。第三晶体管的栅极电连接至输入端子，第三晶体管的漏极和源极的一个端子电连接至第三电压线，而第三晶体管的另一端子电连接至第五晶体管的栅极。第四晶体管的栅极电连接至输入端子，第四晶体管的漏极和源极的一个端子电连接至第四电压线，而第四晶体管的另一端子电连接至第二晶体管的栅极。第五晶体管的源极和漏极的一个端子电连接至第五电压线，而第五晶体管的另一端子电连接至第二晶体管的栅极。第一电容元件和第二电容元件串联插入在输入端子与第五晶体管的栅极之间，并且第一电容元件与第二电容元件之间的电连接点电连接至第一端子。
根据本发明的实施方式，提供了具有显示部和驱动部的第六显示器，显示部包括多条以行的形式设置的扫描线、多条以列的形式设置的信号线以及多个以矩阵形式设置的像素。驱动部包括多个均对应于扫描线设置的倒相电路以驱动每个像素，并且每个倒相电路包括与第六倒相电路相同的组件。
在根据本发明实施方式的第六倒相器电路和第六显示器中，具有连接至输入端子的栅极的第三晶体管设置在第五晶体管的栅极与第三电压线之间。此外，具有连接至输入端子的栅极的第四晶体管设置在第二晶体管的栅极与第四电压线之间。此外，具有连接至输入端子的栅极的第一晶体管设置在第二晶体管的源极与第一电压线之间。因此，例如，当第三晶体管、第四晶体管以及第一晶体管的栅极电压从高切换到低时，第三晶体管、第四晶体管以及第一晶体管的导通电阻逐渐增大以增加将第五晶体管和第二晶体管的栅极和源极充电到第三电压线、第四电压线以及第一电压线的电压所需的时间。此外，例如，当第三晶体管、第四晶体管以及第一晶体管的栅极电压从低切换到高时，第三晶体管、第四晶体管以及第一晶体管的导通电阻逐渐减小以减少将第五晶体管和第二晶体管的栅极和源极充电到第三电压线、第四电压线以及第一电压线的电压所需的时间。此外，彼此串联连接的第一电容元件与第二电容元件插入在输入端子与第五晶体管的栅极之间。此外，第五晶体管的源极电连接在第一电容元件与第二电容元件之间。因此，第一电容元件和第二电容元件并联连接至第五晶体管的源极，并且第一电容元件和第二电容元件串联连接至第五晶体管的栅极，因此，第五晶体管的源极的电压瞬变比第五晶体管的栅极慢。结果，例如，当第三晶体管的栅极电压、第四晶体管的栅极电压以及第一晶体管的栅极电压从高切换到低时，第五晶体管的栅-源电压超过第五晶体管的阈值电压，从而使得第五晶体管导通，并且之后，第四晶体管立即截止。此时，在第二晶体管导通的同时，第一晶体管截止，因此，输出电压改变为第二电压线的电压。此外，例如，当第四晶体管和第一晶体管的栅极电压从低切换到高时，第四晶体管和第一晶体管导通，并且之后，第五晶体管立即截止。此时，在第二晶体管截止的同时，第一晶体管导通，因此，输出电压改变为第一电压线的电压。
根据本发明的实施方式，提供了第七倒相电路，包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管以及第七晶体管，均具有相同导电类型的沟道；第一电容元件和第二电容元件；以及输入端子和输出端子。在这种情况下，第一晶体管响应于输入端子的电压(输入电压)与第一电压线的电压之间的电位差，或者与此对应的电位差，建立或者断开输出端子与第一电压线之间的电连接。第二晶体管响应于第二晶体管的栅极电压与与输出端子的电压(输出电压)之间的电位差或者与此对应的电位差，建立或者断开第二电压线与输出端子之间的电连接。第三晶体管响应于输入电压与第三电压线的电压之间的电位差或者与此对应的电位差，建立或者断开第五晶体管的栅极与第三电压线之间的电连接。第四晶体管响应于输入电压与第四电压线的电压之间的电位差或者与此对应的电位差，建立或者断开第一端子(为第五晶体管的源极和漏极的一个端子)与第四电压线之间的电连接。第一电容元件和第二电容元件串联插入输入端子与第五晶体管的栅极之间，并且第一电容元件与第二电容元件之间的电连接点电连接至第一端子。第五晶体管响应于第一电容元件的端子之间的电压或者对应其的电压，建立或者断开第五电压线与第一端子之间的电连接。第六晶体管响应于输入电压与第六电压线的电压之间的电位差或者与此对应的电位差，建立或者断开第二晶体管的栅极与第六电压线之间的电连接。第七晶体管响应于第五晶体管的栅极电压或者与其对应的电压，建立或者断开第一端子与第二晶体管的栅极之间的电连接。
根据本发明的实施方式，提供了具有显示部和驱动部的第七显示器，显示部包括多条以行的形式设置的扫描线、多条以列的形式设置的信号线以及多个以矩阵形式设置的像素。驱动部包括多个均对应于扫描线设置的倒相电路以驱动每个像素，并且每个倒相电路包括与第七倒相电路相同的组件。
在根据本发明实施方式的第七倒相器电路和第七显示器中，响应于输入电压与第三电压线的电压之间的电位差来执行导通/截止操作的第三晶体管设置在第五晶体管的栅极与第三电压线之间。此外，响应于输入电压与第四电压线的电压之间的电位差来执行导通/截止操作的第四晶体管设置在第五晶体管的源极与第四电压线之间。此外，响应于输入电压与第六电压线的电压之间的电位差来执行导通/截止操作的第六晶体管设置在第二晶体管的栅极与第六电压线之间。此外，响应于输入电压与第一电压线的电压之间的电位差来执行导通/截止操作的第一晶体管设置在第二晶体管的源极与第一电压线之间。因此，例如，当第三晶体管、第四晶体管、第六晶体管以及第一晶体管的栅极电压从高切换到低时，第三晶体管、第四晶体管、第六晶体管以及第一晶体管的导通电阻逐渐增大以增加将第五晶体管和第二晶体管的栅极和源极充电到第三电压线、第四电压线、第六电压线以及第一电压线的电压所需的时间。此外，例如，当第三晶体管、第四晶体管、第六晶体管以及第一晶体管的栅极电压从低切换到高时，第三晶体管、第四晶体管、第六晶体管以及第一晶体管的导通电阻逐渐减小以减少将第五晶体管和第二晶体管的栅极和源极充电到第三电压线的电压、第四电压线的电压、第六电压线的电压以及第一电压线的电压所需的时间。此外，在本发明的实施方式中，彼此串联连接的第一电容元件与第二电容元件插入在输入端子与第五晶体管的栅极之间。此外，第五晶体管的第一端子电连接在第一电容元件与第二电容元件之间。因此，第一电容元件和第二电容元件并联连接至第五晶体管的源极，并且第一电容元件和第二电容元件串联连接至第五晶体管的栅极，因此，第五晶体管的源极的电压瞬变比第五晶体管的栅极慢。结果，例如，当第三晶体管、第四晶体管、第六晶体管以及第一晶体管的栅极电压从高切换到低时，第五晶体管的栅-源电压超过第五晶体管的阈值电压，从而使得第五晶体管导通，并且之后，第四晶体管和第六晶体管立即截止。此时，在第二晶体管导通的同时，第一晶体管截止，因此，输出电压改变为第二电压线的电压。此外，例如，当第三晶体管、第四晶体管、第六晶体管以及第一晶体管的栅极电压从低切换到高时，第三晶体管、第四晶体管、第六晶体管以及第一晶体管导通，并且之后，第五晶体管立即截止。此时，在第二晶体管截止的同时，第一晶体管导通，因此，输出电压改变为第一电压线的电压。
根据本发明的实施方式，提供了第八倒相电路，包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管以及第五晶体管，均具有相同导电类型的沟道；输入端子和输出端子；以及控制元件。控制元件包括电连接至输入端子的第二端子、电连接至第一端子(为第五晶体管的源极和漏极的一个端子)的第三端子以及电连接至第五晶体管的栅极的第四端子。控制元件允许当下降沿电压或上升沿电压施加至第二端子时第三端子的电压瞬变比第四端子的电压瞬变慢。第一晶体管响应于输入端子的电压(输入电压)与第一电压线的电压之间的电位差，或者与此对应的电位差，建立或者断开输出端子与第一电压线之间的电连接。第二晶体管响应于第一端子与输出端子的电压(输出电压)之间的电位差或者与此对应的电位差，建立或者断开第二电压线与输出端子之间的电连接。第三晶体管响应于输入电压与第三电压线的电压之间的电位差或者与此对应的电位差，建立或者断开第五晶体管的栅极与第三电压线之间的电连接。第四晶体管响应于输入电压与第四电压线的电压之间的电位差或者与此对应的电位差，建立或者断开第一端子与第四电压线之间的电连接。第五晶体管响应于第四端子与第三端子之间的电压或者对应其的电压，建立或者断开第五电压线与第一端子之间的电连接。
根据本发明的实施方式，提供了具有显示部和驱动部的第八显示器，显示部包括多条以行的形式设置的扫描线、多条以列的形式设置的信号线以及多个以矩阵形式设置的像素。驱动部包括多个均对应于扫描线设置的倒相电路以驱动每个像素，并且每个倒相电路包括与第八倒相电路相同的组件。
在根据本发明实施方式的第八倒相器电路和第八显示器中，响应于输入电压与第三电压线的电压之间的电位差来执行导通/截止操作的第三晶体管设置在第五晶体管的栅极与第三电压线之间。此外，响应于输入电压与第四电压线的电压之间的电位差来执行导通/截止操作的第四晶体管设置在第二晶体管的栅极与第四电压线之间。此外，响应于输入电压与第一电压线的电压之间的电位差来执行导通/截止操作的第一晶体管设置在第二晶体管的源极与第一电压线之间。
因此，例如，在第一至第五晶体管为n沟道类型的情况下，当第三晶体管、第四晶体管以及第一晶体管的栅极电压从高切换到低时，第四晶体管以及第一晶体管的导通电阻逐渐增大以增加将第五晶体管和第二晶体管的栅极和源极充电到第三电压线、第四电压线以及第一电压线的电压所需的时间。此外，当第三晶体管、第四晶体管以及第一晶体管的栅极电压从低切换到高时，第三晶体管、第四晶体管以及第一晶体管的导通电阻逐渐减小以减少将第五晶体管和第二晶体管的栅极和源极充电到第三电压线的电压、第四电压线的电压以及第一电压线的电压所需的时间。另一方面，在第一至第五晶体管为p沟道类型的情况下，当第三晶体管、第四晶体管以及第一晶体管的栅极电压从低切换到高时，第一晶体管、第三晶体管以及第三晶体管的导通电阻逐渐增大以增大将第五晶体管和第二晶体管的栅极和源极充电到第三电压线的电压、第四电压线的电压以及第一电压线的电压所需的时间。此外，当第三晶体管、第四晶体管以及第一晶体管的栅极电压从高切换到低时，第三晶体管、第四晶体管以及第一晶体管的导通电阻逐渐减小以减少将第五晶体管和第二晶体管的栅极和源极充电到第三电压线的电压、第四电压线的电压以及第一电压线的电压所需的时间。
此外，在根据本发明实施方式的第八倒相电路和第八显示器中，当下降沿电压或者上升沿电压施加至电连接至输入端子的第二端子时，电连接至第五晶体管的源极的第三端子的电压瞬变比电连接至第五晶体管的栅极的第四端子慢。
结果，在第一至第五晶体管为n沟道类型的情况下，当第三晶体管、第四晶体管以及第一晶体管的栅极电压从高切换到低时，第五晶体管的栅-源电压超过第五晶体管的阈值电压，从而使得第五晶体管导通，并且之后，第四晶体管立即截止。此时，在第二晶体管导通的同时，第一晶体管截止，因此，输出电压改变为第二电压线的电压。此外，当第四晶体管和第一晶体管的栅极电压从低切换到高时，第四晶体管和第一晶体管导通，并且之后，第五晶体管立即截止。此时，在第二晶体管截止的同时，第一晶体管导通，因此，输出电压改变为第一电压线的电压。另一方面，在第一至第五晶体管为p沟道类型的情况下，当第三晶体管、第四晶体管以及第一晶体管的栅极电压从低切换到高时，第五晶体管的栅-源电压超过第五晶体管的阈值电压，从而使得第五晶体管导通，并且之后，第四晶体管立即截止。此时，在第二晶体导通的同时，第一晶体管截止，因此，输出电压改变为第二电压线的电压。此外，当第四晶体管以及第一晶体管的栅极电压从高切换到低时，第四晶体管和第一晶体管导通，并且之后，第五晶体管立即截止。此时，在第二晶体管截止的同时，第一晶体管导通，因此，输出电压改变为第一电压线的电压。
根据本发明的实施方式，提供了第九倒相电路，包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管以及第七晶体管，均具有相同导电类型的沟道；输入端子和输出端子；以及控制元件。控制元件包括电连接至输入端子的第二端子、电连接至第一端子(为第五晶体管的源极和漏极的一个端子)的第三端子、电连接至第五晶体管的栅极的第四端子。控制元件允许当下降沿电压或上升沿电压施加至第二端子时第三端子的电压瞬变比第四端子的电压瞬变慢。第一晶体管响应于输入端子的电压(输入电压)与第一电压线的电压之间的电位差，或者与此对应的电位差，建立或者断开输出端子与第一电压线之间的电连接。第二晶体管响应于第二晶体管的栅极电压与输出端子的电压(输出电压)之间的电位差或者与此对应的电位差，建立或者断开第二电压线与输出端子之间的电连接。第三晶体管响应于输入电压与第三电压线的电压之间的电位差或者与此对应的电位差，建立或者断开第五晶体管的栅极与第三电压线之间的电连接。第四晶体管响应于输入电压与第四电压线的电压之间的电位差或者与此对应的电位差，建立或者断开第一端子与第四电压线之间的电连接。第五晶体管响应于第四端子与第三端子之间的电压或者对应其的电压，建立或者断开第五电压线与第一端子之间的电连接。第六晶体管响应于输入电压与第六电压线的电压之间的电位差或者与此对应的电位差，建立或者断开第二晶体管的栅极与第六电压线之间的电连接。第七晶体管响应于第五晶体管的栅极电压或者对应其的电压，建立或者断开第一端子与第二晶体管的栅极之间的电连接。
根据本发明的实施方式，提供了具有显示部和驱动部的第九显示器，显示部包括多条以行的形式设置的扫描线、多条以列的形式设置的信号线以及多个以矩阵形式设置的像素。驱动部包括多个均对应于扫描线设置的倒相电路以驱动每个像素，并且每个倒相电路包括与第九倒相电路相同的组件。
在根据本发明实施方式的第九倒相器电路和第九显示器中，响应于输入电压与第三电压线的电压之间的电位差来执行导通/截止操作的第三晶体管设置在第五晶体管的栅极与第三电压线之间。此外，响应于输入电压与第四电压线的电压之间的电位差来执行导通/截止操作的第四晶体管设置在第五晶体管的源极与第四电压线之间。此外，响应于输入电压与第六电压线的电压之间的电位差来执行导通/截止操作的第六晶体管设置在第二晶体管的栅极与第六电压线之间。此外，响应于输入电压与第一电压线的电压之间的电位差来执行导通/截止操作的第一晶体管设置在第二晶体管的源极与第一电压线之间。
因此，在第一至第七晶体管为n沟道类型的情况下，当第三晶体管、第四晶体管、第六晶体管以及第一晶体管的栅极电压从高切换到低时，第三晶体管、第四晶体管、第六晶体管以及第一晶体管的导通电阻逐渐增大以增加将第五晶体管和第二晶体管的栅极和源极充电到第三电压线、第四电压线、第六电压线以及第一电压线的电压所需的时间。此外，当第三晶体管、第四晶体管、第六晶体管以及第一晶体管的栅极电压从低切换到高时，第三晶体管、第四晶体管、第六晶体管以及第一晶体管的导通电阻逐渐减小以减少将第五晶体管和第二晶体管的栅极和源极充电到第三电压线、第四电压线、第六电压线以及第一电压线的电压所需的时间。另一方面，在第一至第七晶体管为p沟道类型的情况下，当第三晶体管、第四晶体管、第六晶体管以及第一晶体管的栅极电压从低切换到高时，第三晶体管、第四晶体管、第六晶体管以及第一晶体管的导通电阻逐渐增大以增大将第五晶体管和第二晶体管的栅极和源极充电到第三电压线、第四电压线、第六线电压线以及第一电压线的电压所需的时间。此外，当第三晶体管、第四晶体管、第六晶体管以及第一晶体管的栅极电压从高切换到低时，第三晶体管、第四晶体管、第六晶体管以及第一晶体管的导通电阻逐渐减小以减少将第五晶体管和第二晶体管的栅极和源极充电到第三电压线、第四电压线、第六电压线以及第一电压线的电压所需的时间。
此外，在根据本发明实施方式的第九倒相电路和第九显示器中，当下降沿电压或者上升沿电压施加至电连接至输入端子的第二端子时，电连接至第五晶体管的源极的第三端子的电压瞬变比电连接至第五晶体管的栅极的第四端子慢。
结果，在第一至第七晶体管为n沟道类型的情况下，当第三晶体管、第四晶体管、第六晶体管以及第一晶体管的栅极电压从高切换到低时，第五晶体管的栅-源电压超过第五晶体管的阈值电压，从而使得第五晶体管导通，并且之后，第四晶体管和第六晶体管立即截止。此时，在第二晶体管导通的同时，第一晶体管截止，因此，输出电压改变为第二电压线的电压。此外，当第三晶体管、第四晶体管、第六晶体管以及第一晶体管的栅极电压从低切换到高时，第三晶体管、第四晶体管、第六晶体管以及第一晶体管导通，并且之后，第五晶体管立即截止。此时，在第二晶体管截止的同时，第一晶体管导通，因此，输出电压改变为第一电压线的电压。另一方面，在第一至第七晶体管为p沟道类型的情况下，当第三晶体管、第四晶体管、第六晶体管以及第一晶体管的栅极电压从低切换到高时，第五晶体管的栅-源电压超过第五晶体管的阈值电压，从而使得第五晶体管导通，并且之后，第四晶体管和第六晶体管立即截止。此时，在第二晶体导通的同时，第一晶体管截止，因此，输出电压改变为第二电压线的电压。此外，当第三晶体管、第四晶体管、第六晶体管以及第一晶体管的栅极电压从高切换到低时，第三晶体管、第四晶体管、第六晶体管和第一晶体管导通，并且之后，第五晶体管立即截止。此时，在第二晶体管截止的同时，第一晶体管导通，因此，输出电压改变为第一电压线的电压。
根据本发明实施方式的第五至第九倒相电路以及第五至第九显示器可以进一步包括延迟元件，允许施加至输入端子的信号电压的波形具有迟滞变换，从而向第三晶体管的栅极提供具有迟滞波形的信号电压。在这种情况下，将比施加至第一晶体管和第四晶体管的栅极的信号更慢的信号施加至第三晶体管的栅极；结果，当第一晶体管、第三晶体管以及第三晶体管的栅极电压从高切换到低或者从低切换到高时，允许减小第五晶体管的栅-源电压超过第五晶体管的阈值电压所需的时间。
根据本发明的实施方式，提供了第十倒相电路，包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六和第七晶体管，均具有相同导电型的沟道。第十倒相电路还包括第一电容元件、第二电容元件和第三电容元件；以及输入端子和输出端子。在这种情况下，第一晶体管响应于输入端子的电压(输入电压)和第一电压线的电压之间的电位差或与此对应的电位差，建立或断开输出端子和第一电压线之间的电连接。第二晶体管响应于第二晶体管的栅极电压和输出端子的电压之间的电位差或与此对应的电位差，建立或断开第二电压线和输出端子之间的电连接。第三晶体管响应于输入端子的电压和第三电压线的电压之间的电位差或与此对应的电位差，建立或断开第五晶体管的栅极和第三电压线之间的电连接。第四晶体管响应于输入端子的电压和第四电压线的电压之间的电位差或与此对应的电位差，建立或断开第一端子(其是第五晶体管的源极和漏极的一个端子)和第四电压线之间的电连接。第一电容元件和第二电容串联插入在输入端子和第五晶体管的栅极之间，第一电容元件和第二电容元件之间的电连接点电连接至第一端子。第三电容元件插入在第二晶体管的栅极和输出端子之间。第五晶体管响应于第一电容元件的端子之间的电压或与其对应的电压，建立或断开第五电压线和第一端子之间的电连接。第六晶体管响应于输入端子的电压和第六电压线的电压之间的电位差或与此对应的电位差，建立或断开第二晶体管的栅极和第六电压线之间的电连接。第七晶体管响应于第一端子的电压和第二晶体管的栅极电压之间的电位差或与此对应的电位差，建立或断开第七电压线和第二晶体管的栅极之间的电连接。
根据本发明实施方式，提供了具有显示部和驱动部的第十显示器，该显示部包括以行的形式设置的多条扫描线，以列的形式设置的多条信号线以及以矩阵形式设置的多个像素。驱动部包括多个均对应于扫描线设置的倒相电路以驱动每个像素，每个倒相电路均包括与第十倒相电路相同的组件。
在根据本发明实施方式的第十倒相电路和第十显示器中，响应于输入电压和第三电压线的电压之间的电位差执行导通/截止操作的第三晶体管设置在第五晶体管的栅极和第三电压线之间。此外，响应于输入电压和第四电压线的电压之间的电位差执行导通/截止操作的第四晶体管设置在第七晶体管的栅极和第四电压线之间。此外，响应于输入电压和第六电压线的电压之间的电位差执行导通/截止操作的第六晶体管设置在第二晶体管的栅极和第六电压线之间。此外，响应于输入电压和第一电压线的电压之间的电位差执行导通/截止操作的第一晶体管设置在第二晶体管的源极和第一电压线之间。因此，例如，当第三晶体管、第四晶体管、第六晶体管和第一晶体管的栅极电压从高切换到低时，第三晶体管、第四晶体管、第六晶体管和第一晶体管的导通电阻逐渐增加，以增加将第五晶体管、第七晶体管和第二晶体管的栅极和源极充电至与第三晶体管、第四晶体管、第六晶体管和第一晶体管对应的电压线的电压所需的时间。此外，例如，当第三晶体管、第四晶体管、第六晶体管和第一晶体管的栅极电压从低切换到高时，第三晶体管、第四晶体管、第六晶体管和第一晶体管的导通电阻逐渐减小，以减少将第五晶体管、第七晶体管和第二晶体管的栅极和源极充电至与第三晶体管、第四晶体管、第六晶体管和第一晶体管对应的电压线的电压所需的时间。此外，在本发明的实施方式中，彼此串联连接的第一电容元件和第二电容元件插入在输入端子和第五晶体管的栅极之间。此外，第五晶体管的源极电连接在第一电容元件和第二电容元件之间。因此，第一电容元件和第二电容并联连接至第五晶体管的源极，第一电容元件和第二电容串联连接至第五晶体管的栅极，因此，第五晶体管源极的电压瞬变比第五晶体管栅极的电压瞬变慢。因此，例如，当第三晶体管、第四晶体管、第六晶体管和第一晶体管的栅极电压从高切换到低时，第五晶体管的栅-源电压超过第五晶体管的阈值电压，从而使第五晶体管导通，并且在此之后，第三晶体管立即截止。此时，在第七晶体管导通的同时，第四晶体管截止，并且在第二晶体管导通的同时，第六晶体管截止，在此之后，第七晶体管截止。因此，输出电压变为第二电压线的电压。此外，例如，当第三晶体管、第四晶体管、第六晶体管和第一晶体管的栅极电压从低切换到高时，第三晶体管、第四晶体管和第六晶体管导通，并且在此之后，第五晶体管立即截止。此时，在第二晶体管截止的同时，第一晶体管导通，因此，输出电压变为第一电压线的电压。
根据本发明实施方式，提供了第十一倒相电路，包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管和第七晶体管，均具有相同导电型的沟道。第十一倒相电路还包括：第一电容元件、第二电容元件和第三电容元件；以及输入端子和输出端子。在这种情况下，第一晶体管的栅极电连接至输入端子，第一晶体管的漏极和源极的一个端子电连接至第一电压线，第一晶体管的另一端子电连接至输出端子。第二晶体管的漏极和源极的一个端子电连接至第二电压线，第二晶体管的另一端子电连接至输出端子。第三晶体管的栅极电连接至输入端子，第三晶体管的漏极和源极的一个端子电连接至第三电压线，第三晶体管的另一端子电连接至第五晶体管的栅极。第四晶体管的栅极电连接至输入端子，第四晶体管的漏极和源极的一个端子电连接至第四电压线，第四晶体管的另一端子电连接至第七晶体管的栅极。第五晶体管的漏极和源极的一个端子电连接至第五电压线，第五晶体管的另一端子电连接至第七晶体管的栅极。第六晶体管的栅极电连接至输入端子，第六晶体管的漏极和源极的一个端子电连接至第六电压线，第六晶体管的另一端子电连接至第二晶体管的栅极。第七晶体管的漏极和源极的一个端子电连接至第七电压线，第七晶体管的另一端子电连接至第二晶体管的栅极。第一电容元件和第二电容元件串联插入在输入端子和第五晶体管的栅极之间。第一电容元件和第二电容元件之间的电连接点电连接至第七晶体管的栅极。第三电容元件插入在第二晶体管的栅极和输出端子之间。
根据本发明实施方式，提供了具有显示部和驱动部的第十一显示器，该显示部包括以行的形式设置的多条扫描线，以列的形式设置的多条信号线以及以矩阵形式设置的多个像素。驱动部包括多个均对应于扫描线设置的倒相电路以驱动每个像素，每个倒相电路均包括与第十一倒相电路相同的组件。
在根据本发明实施方式的第十一倒相电路和第十一显示器中，具有连接至输入端子的栅极的第三晶体管设置在第五晶体管的栅极和第三电压线之间。具有连接至输入端子的栅极的第四晶体管设置在第七晶体管的栅极和第四电压线之间。具有连接至输入端子的栅极的第六晶体管设置在第二晶体管的栅极和第六电压线之间。具有连接至输入端子的栅极的第一晶体管设置在第二晶体管的源极和第一电压线之间。因此，例如，当第三晶体管、第四晶体管、第六晶体管和第一晶体管的栅极电压从高切换到低时，第三晶体管、第四晶体管、第六晶体管和第一晶体管的导通电阻逐渐增加，以增加将第五晶体管、第七晶体管和第二晶体管的栅极和源极充电至对应于第三晶体管、第四晶体管、第六晶体管和第一晶体管的电压线的电压所需的时间。此外，例如，当第三晶体管、第四晶体管、第六晶体管和第一晶体管的栅极电压从低切换到高时，第三晶体管、第四晶体管、第六晶体管和第一晶体管的导通电阻逐渐减小，以减少将第五晶体管、第七晶体管和第二晶体管的栅极和源极充电至与第三晶体管、第四晶体管、第六晶体管和第一晶体管对应的电压线的电压所需的时间。此外，在本发明的实施方式中，彼此串联连接的第一电容元件和第二电容元件插入在输入端子和第五晶体管的栅极之间。此外，第五晶体管的源极电连接在第一电容元件和第二电容元件之间。因此，第一电容元件和第二电容并联连接至第五晶体管的源极，第一电容元件和第二电容串联连接至第五晶体管的栅极，因此，第五晶体管源极的电压瞬变比第五晶体管栅极的电压瞬变慢。因此，例如，当第三晶体管、第四晶体管、第六晶体管和第一晶体管的栅极电压从高切换到低时，第五晶体管的栅-源电压超过第五晶体管的阈值电压，从而使第五晶体管导通，并且在此之后，第三晶体管立即截止。此时，在第七晶体管导通的同时，第四晶体管截止，并且在第二晶体管导通的同时，第六晶体管截止，在此之后，第七晶体管截止。结果，输出电压变为第二电压线的电压。此外，例如，当第三晶体管、第四晶体管、第六晶体管第一晶体管的栅极电压从低切换到高时，第三晶体管、第四晶体管和第六晶体管导通，并且在此之后，第五晶体管立即截止。此时，在第二晶体管截止的同时，第一晶体管导通，因此，输出电压变为第一电压线的电压。
根据本发明实施方式，提供了第十二倒相电路，包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管和第七晶体管，均具有相同导电型的沟道。第十二倒相电路还包括输入端子和输出端子；以及控制元件。控制元件包括电连接至输入端子的第二端子、电连接至第七晶体管的栅极的第三端子以及电连接至第五晶体管的栅极的第四端子。控制元件允许在下降沿电压或上升沿电压施加至第二端子时，第三端子的电压瞬变比第四端子的电压瞬变慢。第一晶体管响应于输入端子的电压和第一电压线的电压之间的电位差或与此对应的电位差，建立或断开输出端子和第一电压线之间的电连接。第二晶体管响应于第二晶体管的栅极电压和输出端子的电压之间的电位差或与此对应的电位差，建立或断开第二电压线和输出端子之间的电连接。第三晶体管响应于输入端子的电压和第三电压线的电压之间的电位差或与此对应的电位差，建立或断开第五晶体管的栅极和第三电压线之间的电连接。第四晶体管响应于输入端子的电压和第四电压线的电压之间的电位差或与此对应的电位差，建立或断开第一端子(其是第五晶体管的源极和漏极的一个端子)和第四电压线之间的电连接。第五晶体管响应于第四端子和第三端子之间的电压或与其对应的电压，建立或断开在第五电压线和第一端子之间的电连接。第六晶体管响应于输入端子的电压和第六电压线的电压之间的电位差或与此对应的电位差，建立或断开第二晶体管的栅极和第六电压线之间的电连接。第七晶体管响应于第一端子的电压和第二晶体管的栅极电压之间的电位差或与此对应的电位差，建立或断开第七电压线和第二晶体管的栅极之间的电连接。
根据本发明实施方式，提供了具有显示部和驱动部的第十二显示器，该显示部包括以行的形式设置的多条扫描线，以列的形式设置的多条信号线以及以矩阵形式设置的多个像素。驱动部包括多个均对应于扫描线设置的倒相电路以驱动每个像素，每个倒相电路均包括与第十二倒相电路相同的组件。
在根据本发明实施方式的第十二倒相电路和第十二显示器中，响应于输入电压和第三电压线的电压之间的电位差执行导通/截止操作的第三晶体管设置在第五晶体管的栅极和第三电压线之间。此外，响应于输入电压和第四电压线的电压之间的电位差执行导通/截止操作的第四晶体管设置在第七晶体管的栅极和第四电压线之间。此外，响应于输入电压和第六电压线的电压之间的电位差执行导通/截止操作的第六晶体管设置在第二晶体管的栅极和第六电压线之间。此外，响应于输入电压和第一电压线的电压之间的电位差执行导通/截止操作的第一晶体管设置在第二晶体管的源极和第一电压线之间。
因此，在第一至第七晶体管是n沟道型的情况下，当第三晶体管、第四晶体管、第六晶体管和第一晶体管的栅极电压从高切换到低时，第三晶体管、第四晶体管、第六晶体管和第一晶体管的导通电阻逐渐增加，以增加将第五晶体管、第七晶体管和第二晶体管的栅极和源极充电至与第三晶体管、第四晶体管、第六晶体管和第一晶体管对应的电压线的电压所需的时间。此外，当第三晶体管、第四晶体管、第六晶体管和第一晶体管的栅极电压从低切换到高时，第三晶体管、第四晶体管、第六晶体管和第一晶体管的导通电阻逐渐减小，以减少将第五晶体管、第七晶体管和第二晶体管的栅极和源极充电至与第三晶体管、第四晶体管、第六晶体管和第一晶体管对应的电压线的电压所需的时间。另一方面，在第一至第七晶体管是p沟道型的情况下，当第三晶体管、第四晶体管、第六晶体管和第一晶体管的栅极电压从低切换到高时，第三晶体管、第四晶体管、第六晶体管和第一晶体管的导通电阻逐渐增加，以增加将第五晶体管、第七晶体管和第二晶体管的栅极和源极充电至与第三晶体管、第四晶体管、第六晶体管和第一晶体管对应的电压线的电压所需的时间。此外，当第三晶体管、第四晶体管、第六晶体管和第一晶体管的栅极电压从高切换到低时，第三晶体管、第四晶体管、第六晶体管和第一晶体管的导通电阻逐渐减小，以减少将第五晶体管、第七晶体管和第二晶体管的栅极和源极充电至与第三晶体管、第四晶体管、第六晶体管和第一晶体管对应的电压线的电压所需的时间。
此外，在根据本发明实施方式的第十二倒相电路和第十二显示器中，当下降沿电压施加至电连接至输入端子的第二端子时，电连接至第五晶体管的源极的第三端子的电压瞬变比电连接至第五晶体管的栅极的第四端子的电压瞬变慢。
因此，在第一至第七晶体管是n沟道型的情况下，当第三晶体管、第四晶体管、第六晶体管和第一晶体管的栅极电压从高切换到低时，第五晶体管的栅-源电压超过第五晶体管的阈值电压，从而使第五晶体管导通，并且在此之后，第三晶体管立即截止。此时，在第七晶体管导通的同时，第四晶体管截止，并且在第二晶体管导通的同时，第六晶体管截止，在此之后，第七晶体管截止。结果，输出电压变为第二电压线的电压。此外，当第三晶体管、第四晶体管、第六晶体管和第一晶体管的栅极电压从低切换到高时，第三晶体管、第四晶体管和第六晶体管导通，并且在此之后，第五晶体管立即截止。此时，在第二晶体管截止的同时，第一晶体管导通，因此，输出电压变为第一电压线的电压。另一方面，在第一至第七晶体管是p沟道型的情况下，当第三晶体管、第四晶体管、第六晶体管和第一晶体管的栅极电压从低切换到高时，第五晶体管的栅-源电压超过第五晶体管的阈值电压，从而使第五晶体管导通，并且在此之后，第三晶体管立即截止。此时，在第七晶体管导通的同时，第四晶体管截止，并且在第二晶体管导通的同时，第六晶体管截止，在此之后，第七晶体管截止。结果，输出电压变为第二电压线的电压。此外，当第三晶体管、第四晶体管、第六晶体管第一晶体管的栅极电压从高切换到低时，第三晶体管、第四晶体管和第六晶体管导通，并且在此之后，第五晶体管立即截止。此时，在第二晶体管截止的同时，第一晶体管导通，因此，输出电压变为第一电压线的电压。
根据本发明实施方式的第十至第十二倒相电路和第十至第十二显示器还可包括延迟元件，允许施加至输入端子的信号电压波形具有迟滞变换(dull transition)，从而将具有迟滞波形的信号电压提供至第三晶体管的栅极。在这种情况下，比施加至第一晶体管的栅极的信号慢的信号施加至第三晶体管的栅极，因此，当第一晶体管和第三晶体管的栅极电压从高切换到低或从低切换到高时，允许减少第五晶体管的栅极与第一端子之间的电压超过第五晶体管的阈值电压所需的时间。
根据本发明实施方式，提供了第十三倒相电路，包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管和第七晶体管，均具有相同导电型的沟道。第十三倒相电路还包括第一电容元件和第二电容元件；以及第一输入端子、第二输入端子、第三输入端子和输出端子。第一晶体管响应于第一输入端子的电压和第一电压线的电压之间的电位差或与此对应的电位差，建立或断开输出端子和第一电压线之间的电连接。第二晶体管响应于第二晶体管的栅极电压和输出端子的电压之间的电位差或与此对应的电位差，建立或断开在第二电压线和输出端子之间电的连接。第三晶体管响应于第二输入端子的电压和第三电压线的电压之间的电位差或与此对应的电位差，建立或断开第五晶体管的栅极和第三电压线之间的电连接。第四晶体管响应于第二输入端子的电压和第四电压线的电压之间的电位差或与此对应的电位差，建立或断开第一端子(其是第五晶体管的源极和漏极的一个端子)和第四电压线之间的电连接。第一电容元件和第二电容串联插入在第二输入端子和第五晶体管的栅极之间。在第一电容元件和第二电容元件之间的电连接点电连接至第一端子。第五晶体管响应于第一电容元件的端子之间的电压或与其对应的电压，建立或断开第五电压线和第一端子之间的电连接。第六晶体管响应于第一输入端子的电压和第六电压线的电压之间的电位差或与此对应的电位差，建立或断开第二晶体管的栅极和第六电压线之间的电连接。第七晶体管响应于通过第三输入端子施加至第七晶体管的栅极的信号，建立或断开第一端子和第二晶体管的栅极之间的电连接。
根据本发明实施方式，提供了具有显示部和驱动部的第十三显示器，该显示部包括以行的形式设置的多条扫描线，以列的形式设置的多条信号线以及以矩阵形式设置的多个像素，驱动部包括多个均对应于扫描线设置的倒相电路以驱动每个像素，每个倒相电路均包括与第十三倒相电路相同的组件。
在根据本发明实施方式的第十三倒相电路和第十三显示器中，响应于第二输入端子的电压和第三电压线的电压之间的电位差执行导通/截止操作的第三晶体管设置在第五晶体管的栅极和第三电压线之间。此外，响应于第二输入端子的电压和第四电压线的电压之间的电位差执行导通/截止操作的第四晶体管设置在第五晶体管的第一端子和第四电压线之间。因此，例如，当第三晶体管和第四晶体管的栅极电压从高切换到低时，第三晶体管和第四晶体管的导通电阻逐渐增加，以增加将第五晶体管的栅极和源极充电至第三电压线和第四电压线的电压所需的时间。此外，例如，当第三晶体管和第四晶体管的栅极电压从低切换到高时，第三晶体管和第四晶体管的导通电阻逐渐减小，以减少将第五晶体管的栅极和源极充电至第三电压线和第四电压线的电压所需的时间。此外，在本发明实施方式中，彼此串联连接的第一电容元件和第二电容元件插入在第二输入端子和第五晶体管的栅极之间。此外，第五晶体管的源极电连接在第一电容元件和第二电容元件之间。因此，第一电容元件和第二电容并联连接至第五晶体管的源极，第一电容元件和第二电容串联连接至第五晶体管的栅极，因此，第五晶体管的源极的电压瞬变比第五晶体管栅极的电压瞬变慢。结果，例如，当第三晶体管和第四晶体管的栅极电压从高切换到低时，第五晶体管的栅-源电压超过第五晶体管的阈值电压，从而使第五晶体管导通，并且在此之后，第四晶体管立即截止。此时，第七晶体管截止，因此，第五晶体管的第一端子的电压逐渐增加。此后，当第五晶体管的第一端子的电压到达预定大小时，第一晶体管和第六晶体管的栅极电压从高切换到低。从而，第一晶体管和第六晶体管截止。接下来，例如，第七晶体管导通。因此，在第五晶体管的第一端子和第二晶体管的栅极之间发生容性耦合，第二晶体管的栅极电压立刻增加，以使第二晶体管导通并使第一晶体管截止。结果，输出电压变为第二电压线的电压。此外，例如，当第一晶体管、第三晶体管、第四晶体管和第六晶体管的栅极电压从低切换到高时，第一晶体管、第三晶体管、第四晶体管和第六晶体管导通，并且在此之后，第二晶体管和第五晶体管立即截止。结果，输出电压变为第一电压线的电压。
根据本发明实施方式，提供了第十四倒相电路，包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管和第七晶体管，均具有相同导电型的沟道。第十四倒相电路还包括：第一电容元件和第二电容元件；以及第一输入端子、第二输入端子、第三输入端子和输出端子。第一晶体管的栅极电连接至第一输入端子，第一晶体管的漏极和源极的一个端子电连接至第一电压线，第一晶体管的另一端子电连接至输出端子。第二晶体管的栅极电连接至第七晶体管的漏极和源极的一个端子，第二晶体管的漏极和源极的一个端子电连接至第二电压线，第二晶体管的另一端子电连接至输出端子。第三晶体管的栅极电连接至第二输入端子，第三晶体管的漏极和源极的一个端子电连接至第三电压线，第三晶体管的另一端子电连接至第五晶体管的栅极。第四晶体管的栅极电连接至第二输入端子，第四晶体管的漏极和源极的一个端子电连接至第四电压线，第四晶体管的另一端子电连接至第一端子(其为第五晶体管的漏极和源极的一个端子)。第一电容元件和第二电容元件串联插入在第二输入端子和第五晶体管的栅极之间。第一电容元件和第二电容元件之间的电连接点电连接至第一端子。第五晶体管的栅极电连接至第三晶体管的未连接至第三电压线的另一端子，不是第五晶体管的第一端子的另一端子电连接至第五电压线。第六晶体管的栅极电连接至第一输入端子，第六晶体管的漏极和源极的一个端子电连接至第六电压线，第六晶体管的另一端子电连接至第二晶体管的栅极。第七晶体管的栅极电连接至第三输入端子，第七晶体管的漏极和源极的一个端子电连接至第一端子，第七晶体管的另一端子电连接至第二晶体管的栅极。
根据本发明实施方式，提供了具有显示部和驱动部的第十四显示器，该显示部包括以行的形式设置的多条扫描线，以列的形式设置的多条信号线以及以矩阵形式设置的多个像素。驱动部包括多个均对应于扫描线设置的倒相电路以驱动每个像素，每个倒相电路均包括与第十四倒相电路相同的组件。
在根据本发明实施方式的第十四倒相电路和第十四显示器中，具有连接至第二输入端子的栅极的第三晶体管设置在第五晶体管的栅极和第三电压线之间。此外，具有连接至第二输入端子的栅极的第四晶体管设置在第五晶体管的第一端子和第四电压线之间。因此，例如，当第三晶体管和第四晶体管的栅极电压从高切换到低时，第三晶体管和第四晶体管的导通电阻逐渐增加，以增加将第五晶体管的栅极和源极充电至第三电压线和第四电压线的电压所需的时间。此外，例如，当第三晶体管和第四晶体管的栅极电压从低切换到高时，第三晶体管和第四晶体管的导通电阻逐渐减小，以减少将第五晶体管的栅极和源极充电至第三电压线和第四电压线的电压所需的时间。此外，在本发明的实施方式中，由于第一电容元件和第二电容元件串联连接至第五晶体管的栅极，第一电容元件和第二电容元件并联连接至第五晶体管的源极，所以第五晶体管的源极的电压瞬变比第五晶体管的栅极的电压瞬变慢。结果，例如，当第三晶体管和第四晶体管的栅极电压从高切换到低时，第五晶体管的栅-源电压超过第五晶体管的阈值电压，从而使第五晶体管导通，并且在此之后第四晶体管立即截止。此时，第七晶体管截止，因此，第五晶体管的第一端子的电压逐渐增加。此后，例如，当第五晶体管的第一端子的电压到达预定大小时，第一晶体管和第六晶体管的栅极电压从高切换到低。因此，第一晶体管和第六晶体管截止。接下来，例如，第七晶体管导通。因此，在第五晶体管的第一端子和第二晶体管的栅极之间发生容性耦合，第二晶体管的栅极电压立刻增加以使第二晶体管导通并使第一晶体管截止。结果，输出电压变为第二电压线的电压。此外，当第一晶体管、第三晶体管、第四晶体管和第六晶体管的栅极电压从低切换到高时，第一晶体管、第三晶体管、第四晶体管和第六晶体管导通，并且在此之后，第二晶体管和第五晶体管立即截止。结果，输出电压变为第一电压线的电压。
第十三或第十四倒相电路的实例包括以下实例。
作为第一实例，提供了一种倒相电路，包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管和第七晶体管，均具有相同导电型的沟道；第一电容元件和第二电容元件；以及第一输入端子、第二输入端子、第三输入端子和输出端子，其中，第一晶体管响应于第一输入端子的电压和第一电压线的电压之间的电位差或与此对应的电位差，建立或断开输出端子和第一电压线之间的电连接，第二晶体管响应于第二晶体管的栅极电压和输出端子的电压之间的电位差或与此对应的电位差，建立或断开第二电压线和输出端子之间的电连接，第三晶体管响应于第二输入端子的电压和第三电压线的电压之间的电位差或与此对应的电位差，建立或断开第五晶体管的栅极和第三电压线之间的电连接，第四晶体管响应于第二输入端子的电压和第四电压线的电压之间的电位差或与此对应的电位差，建立或断开第一端子(其是第五晶体管的源极和漏极的一个端子)和第四电压线之间的电连接，第一电容元件和第二电容串联插入在第二输入端子和第五晶体管的栅极之间，第一电容元件和第二电容元件之间的电连接点电连接至第一端子，第五晶体管响应于第一电容元件的端子之间的电压或与其对应的电压，建立或断开第五电压线和第一端子之间的电连接，第六晶体管响应于第一输入端子的电压和第六电压线的电压之间的电位差或与此对应的电位差，建立或断开第二晶体管的栅极和第六电压线之间的电连接，第七晶体管响应于通过第三输入端子施加至第七晶体管的栅极的信号，建立或断开第一端子和第二晶体管的栅极之间的电连接。
作为第二实例，提供了一种倒相电路，包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管和第七晶体管，均具有相同导电型的沟道；第一电容元件和第二电容元件；以及第一输入端子、第二输入端子、第三输入端子和输出端子，其中，第一晶体管的栅极电连接至第一输入端子，第一晶体管的漏极和源极的一个端子电连接至第一电压线，第一晶体管的另一端子电连接至输出端子，第二晶体管的栅极电连接至第七晶体管的漏极和源极的一个端子，第二晶体管的漏极和源极的一个端子电连接至第二电压线，第二晶体管的另一端子电连接至输出端子，第三晶体管的栅极电连接至第二输入端子，第三晶体管的漏极和源极的一个端子电连接至第三电压线，第三晶体管的另一端子电连接至第五晶体管的栅极，第四晶体管的栅极电连接至第二输入端子，第四晶体管源的漏极和源极的一个端子电连接至第四电压线，第四晶体管的另一端子电连接至第一端子(其是第五晶体管的漏极和源极的一个端子)，第一电容元件和第二电容元件串联插入在第二输入端子和第五晶体管的栅极之间，第一电容元件和第二电容元件之间的电连接点电连接至第一端子，第五晶体管的栅极电连接至第三晶体管的未连接至第三电压线的另一端子，并且不是第五晶体管的第一端子的另一端子电连接至第五电压线，第六晶体管的栅极电连接至第一输入端子，第六晶体管的漏极和源极的一个端子电连接至第六电压线，第六电晶体的另一端子电连接至第二晶体管的栅极，第七晶体管的栅极电连接至第三输入端子，第七晶体管的漏极和源极的一个端子电连接至第一端子，第七晶体管的另一端子电连接至第二晶体管的栅极。
作为第三实例，提供了一种倒相电路，其中，在第一或第二实例中，第二电容元件插入在靠近第五晶体管的栅极的一侧上，第二电容元件的电容比第一电容元件的电容大。
作为第四实例，在第三实例的倒相电路中，第一电容元件和第二电容元件的电容可满足以下表达式：
Cb(Vdd2-Vss)/(Ca+Cb)＞Vth5
其中，Ca是第一电容元件的电容，Cb是第二电容元件的电容，Vdd2是第五电压线的电压，Vss是第四电压线的电压，Vth5是第五晶体管的阈值电压。
作为第五实例，在任何上述倒相电路中，第一电压线、第三电压线、第四电压线和第六电压线具有相同的电位。此外，第二电压线和第五电压线可连接至输出比第一电压线、第三电压线、第四电压线和第六电压线的电压高的电压的电源。
在根据本发明的第一至第四倒相电路以及第一至第四显示器中，几乎消除了第一晶体管和第二晶体管同时导通的时间段；因此，通过第一晶体管和第二晶体管在电压线之间几乎没有电流(直通电流)流动。因此，允许降低功耗。此外，当第一晶体管和第三晶体管的栅极电压从高切换到低时，输出电压变为第二电压线的电压或第一电压线的电压，当第一晶体管和第三晶体管的栅极电压从低切换到高时，输出电压变为与上述电压相反的电压；因此，允许消除输出电压的变化。结果，例如，允许降低各像素电路的驱动晶体管中的阈值校正或迁移率校正的变化，从而允许降低从一个像素到另一像素的亮度变化。
此外，在根据本发明实施方式的第一至第四倒相电路以及第一至第四显示器中，在施加至输入端子的信号电压允许波形具有迟滞变换并且具有迟滞波形的信号电压被提供至第三晶体管的栅极的情况下，当第一晶体管和第三晶体管的栅极电压从高切换到低或从低切换到高时，允许减少第二晶体管的栅-源电压超过第二晶体管的阈值电压所需的时间。因此，允许提高电路操作的速度。
在根据本发明实施方式的第五至第九倒相电路以及第五至第九显示器中，几乎消除了第一晶体管和第二晶体管同时导通的时间段或第四晶体管和第五晶体管同时导通的时间段，因此，通过这些晶体管在电压线之间几乎没有电流(直通电流)流动，因此，允许降低功耗。此外，当第一晶体管的栅极电压从高切换到低时，输出电压变为第二电压线的电压或第一电压线的电压，当第一晶体管的栅极电压从低切换到高时，输出电压变为与上述电压相反的电压。因此，允许减少输出电压的峰值从期望值的偏移。因此，例如，允许降低各像素电路的驱动晶体管的阈值校正或迁移率校正的变化，从而允许降低从一个像素到另一像素的亮度变化。
此外，在根据本发明实施方式的第五至第九倒相电路以及第五至第九显示器中，在施加至输入端子的信号电压允许波形具有迟滞变换并且具有迟滞波形的信号电压被提供至第三晶体管的栅极的情况下，当第一晶体管的栅极电压从高切换到低或从低切换到高时，允许减少第五晶体管的栅-源电压超过第五晶体管的阈值电压所需的时间。因此，允许提高电路操作的速度。
在根据本发明实施方式的第十至第十二倒相电路以及第十至第十二显示器中，几乎消除了第一晶体管和第二晶体管同时导通的时间段，因此，通过第一晶体管和第二晶体管在电压线之间几乎没有电流(直通电流)流动。因此，允许降低功耗。此外，当第一晶体管的栅极电压从高切换到低时，输出电压变为第二电压线的电压或第一电压线的电压，当第一晶体管的栅极电压从低切换到高时，输出电压变为与上述电压相反的电压。因此，允许减少输出电压的峰值从期望值的偏移。结果，例如，允许降低各像素电路的驱动晶体管的阈值校正或迁移率校正的变化，从而允许降低从一个像素到另一像素的亮度变化。
此外，在本发明实施方式中，第一电容元件和第二电容元件没有直接连接至输出端子，因此，施加至第五晶体管的栅极和源极的耦合量并没有受到输出级(output stage)中的寄生电容的影响。因此，允许增加在第五晶体管和第一端子之间的电压，从而提高倒相电路的速度。此外，在本发明实施方式中，可以仅在低电压侧上设置一条共用电压线以及仅在高电压侧上设置一条共用电压线。因此，在这种情况下，不需要增加倒相电路的耐压性。
此外，在本发明中实施方式中，在允许施加至输入端子的信号电压的波形具有迟滞变换并且具有迟滞波形的信号电压被施加至第三晶体管的栅极的情况下，当第一晶体管、第三晶体管、第四晶体管和第六晶体管的栅极电压从高切换到低或从低切换到高时，允许减少第五晶体管的栅极和第三端子之间的电压超过第五晶体管的阈值电压所需的时间。因此，允许进一步提高电路操作的速度。
在根据本发明实施方式的第十三和第十四倒相电路以及第十三和第十四显示器中，几乎消除了第一晶体管和第二晶体管同时导通的时间段或第四晶体管和第五晶体管同时导通的时间段，因此，通过第一晶体管和第二晶体管或第四晶体管和第五晶体管在电压线之间几乎没有电流(直通电流)流动。因此，允许降低功耗。此外，当第一晶体管、第三晶体管、第四晶体管和第六晶体管的栅极电压从高切换到低时，输出电压变为第二电压线的电压或第一电压线的电压，当第一晶体管、第三晶体管、第四晶体管和第六晶体管的栅极电压从低切换到高时，输出电压变为与上述电压相反的电压。因此，允许消除输出电压的变化。结果，例如，允许降低各像素电路的驱动晶体管的阈值校正或迁移率校正的变化，从而允许降低从一个像素到另一像素的亮度变化。
此外，在根据本发明实施方式的第十三和第十四倒相电路和第十三和第十四显示器中，通过使用具有比施加到第一晶体管和第六晶体管的栅极的电压更快的相位的电压，第五晶体管的第一端子的电压被预先设置为高压，第二晶体管的栅极电压通过经由第七晶体管的容性耦合而立即增大，因此，允许第六晶体管的栅极电压的电压瞬变更快。因此，允许提高电路操作的速度。
本发明的其他和进一步的目的、特征和优点将在以下描述中更充分地呈现。
附图说明
图1是示出根据本发明第一实施方式的倒相电路实例的电路图。
图2是示出图1中的倒相电路的输入/输出信号波形实例的波形图。
图3是示出图1中的倒相电路的操作实例的波形图。
图4是用于描述图1中的倒相电路的操作实例的电路图。
图5是用于描述图4之后的操作实例的电路图。
图6是用于描述图5之后的操作实例的电路图。
图7是用于描述图6之后的操作实例的电路图。
图8是用于描述图7之后的操作实例的电路图。
图9是示出根据本发明第二实施方式的倒相电路实例的电路图。
图10A～图10D是示出图9中延迟元件的变形的电路图。
图11是示出图9中倒相电路的操作实例的波形图。
图12是示出图9中延迟元件的输入/输出信号波形实例的波形图。
图13是用于描述图9中倒相电路的操作实例的电路图。
图14是示出图9中倒相电路的变形例的电路图。
图15是示出图14中倒相电路的操作实例的波形图。
图16是示出图9中倒相电路的另一变形例的电路图。
图17是示出图14中倒相电路的另一变形例的电路图。
图18是示出根据本发明第三实施方式的倒相电路实例的电路图。
图19是示出图18中倒相电路的输入/输出信号波形实例的波形图。
图20是示出描述图18中倒相电路的操作实例的波形图。
图21是用于描述图18中倒相电路的操作实例的电路图。
图22是用于描述图21之后的操作实例的电路图。
图23是用于描述图22之后的操作实例的电路图。
图24是用于描述图23之后的操作实例的电路图。
图25是用于描述图24之后的操作实例的电路图。
图26是用于描述图25之后的操作实例的电路图。
图27是示出根据本发明第四实施方式的倒相电路实例的电路图。
图28是示出描述图27中倒相电路的操作实例的波形图。
图29是用于描述图27中倒相电路的操作实例的电路图。
图30是用于描述图29之后的操作实例的电路图。
图31是用于描述图30之后的操作实例的电路图。
图32是用于描述图31之后的操作实例的电路图。
图33是用于描述图32之后的操作实例的电路图。
图34是用于描述图33之后的操作实例的电路图。
图35是示出图27中倒相电路的变形例的电路图。
图36是示出图27中倒相电路的另一变形例的电路图。
图37是示出图18中包括延迟元件的倒相电路实例的电路图。
图38是示出图27中包括延迟元件的倒相电路实例的电路图。
图39A～图39D是示出图37和图38中延迟元件的变形的电路图。
图40是示出图37和图38中倒相电路的操作实例的波形图。
图41是示出图37和图38中延迟元件的输入/输出信号波形实例的波形图。
图42是用于描述图37和图38中倒相电路的操作实例的电路图。
图43是示出根据本发明第五实施方式的倒相电路实例的电路图。
图44是示出图43中倒相电路的输入/输出信号波形实例的波形图。
图45是示出图43中倒相电路的操作实例的波形图。
图46是用于描述图43中的操作实例的电路图。
图47是用于描述图46之后的操作实例的电路图。
图48是用于描述图47之后的操作实例的电路图。
图49是用于描述图48之后的操作实例的电路图。
图50是用于描述图49之后的操作实例的电路图。
图51是用于描述图50之后的操作实例的电路图。
图52是示出根据本发明第六实施方式的倒相电路实例的电路图。
图53是用于描述图43中倒相电路的寄生电容的电路图。
图54是用于描述图52中倒相电路的寄生电容的电路图。
图55是用于描述图52中倒相电路的操作实例的波形图。
图56是用于描述图52中倒相电路的另一操作实例的波形图。
图57是用于描述图52中倒相电路的又一操作实例的波形图。
图58是示出图52中倒相电路的变形例的电路图。
图59是示出图52中倒相电路的另一变形例的电路图。
图60是用于描述图59中倒相电路的操作实例的波形图。
图61是示出图43中包括延迟元件的倒相电路实例的电路图。
图62是示出图52中包括延迟元件的倒相电路实例的电路图。
图63是示出图58中包括延迟元件的倒相电路实例的电路图。
图64A～图64D是示出图61至图63中的延迟元件的变形的电路图。
图65是示出图61～图63中的倒相电路的实例操作的波形图。
图66是示出图61～图63中延迟元件的输入/输出波形实例的波形图。
图67是用于描述图61～图63中的倒相电路的操作实例的电路图。
图68是示出根据本发明第七实施方式的倒相电路的实例的电路图。
图69是用于描述图68中的倒相电路的操作实例的波形图。
图70是用于描述图68中的倒相电路的操作实例的电路图。
图71用于描述图70之后的操作实例的电路图。
图72用于描述图71之后的操作实例的电路图。
图73是用于描述图72之后的操作实例的电路图。
图74是用于描述图73之后的操作实例的电路图。
图75是用于描述图74之后的操作实例的电路图。
图76是示出图68的倒相电路的变形例的电路图。
图77是用于描述图76中的倒相电路的操作实例的电路图。
图78是用于描述图77之后的操作实例的电路图。
图79是作为根据上述实施方式和变形例中的任何一个倒相电路的应用实例的显示器的示意图。
图80是示出图79中的写入线驱动电路和像素电路实例的电路图。
图81是示出图79中的显示器的操作实例的波形图。
图82是示出现有技术中的显示器的像素电路实例的电路图。
图83是示出现有技术中的倒相电路实例的电路图。
图84是示出图83中的倒相电路的输入/输出信号波形实例的波形图。
图85是示出现有技术的倒相电路的另一实例的电路图。
图86是示出现有技术的倒相电路的又一实例的电路图。
具体实施方式
以下将参照附图详细描述本发明的优选实施方式。将以下列顺序给出描述。
1.第一实施方式(参照图1～图8)
2.第二实施方式(参照图9～图13)
3.第一和第二实施方式的变形例(参照图14～图17)
4.第三实施方式(参照图18～图26)
5.第四实施方式(参照图27～图34)
6.第三和第四实施方式的变形例(参照图35～图42)
7.第五实施方式(参照图43～图51)
8.第六实施方式(参照图52～57)
9.第五和第六实施方式的变形例(参照图58～图67)
10.第七实施方式(参照图68～图75)
11.第七实施方式的变形例(参照图76～图78)
12.应用实例(参照图79～图81)
13.现有技术的描述(参照图82～图86)
第一实施方式
结构
图1示出了根据本发明第一实施方式的倒相电路1的整体结构的实例。倒相电路1从输出端子OUT输出具有与施加到输入端子IN的脉冲信号(例如，参考图2中的部分(A))的信号波形基本上倒相的信号波形的脉冲信号(例如，参考图2中的部分(B))。倒相电路1优选地形成在无定形硅或无定形氧化物半导体上，并且包括均具有相同导电类型的沟道的三个晶体管Tr1、Tr2和Tr3。除了上述三个晶体管Tr1、Tr2和Tr3之外，倒相电路还包括两个电容元件C1和C2，输入端子IN和输出端子OUT。换句话说，倒相电路具有3Tr2C电路结构。
晶体管Tr1、Tr2和Tr3分别对应于本发明中的“第一晶体管”、“第二晶体管”和“第三晶体管”的具体实例。此外，电容元件C1和C2分别对应于本发明中的“第一电容元件”和“第二电容元件”的具体实例。
晶体管Tr1、Tr2和Tr3由(例如)n沟道MOS(金属-氧化物半导体)型薄膜晶体管(TFT)构成。晶体管Tr1响应于(例如)输入端子IN的电压(输入电压Vin)和低压线LL的电压VL之间的电位差Vgs1(或与此对应的电位差)，建立或断开输出端子OUT和低压线LL之间的电连接。晶体管Tr1的栅极电连接至输入端子IN，并且晶体管Tr1的源极和漏极中的一个端子电连接至低压线LL，而晶体管Tr1的未连接至低压线LL的另一个端子电连接至输出端子OUT。晶体管Tr2响应于晶体管Tr2的栅极电压Vg2和输出端子OUT的电压(输出电压Vout)之间的电位差Vgs2(或与此对应的电位差)，建立或断开高压线VH和输出端子OUT之间的电连接。晶体管Tr2的栅极电连接至晶体管Tr3的漏极，并且晶体管Tr2的源极和漏极中的一个端子电连接至输出端子OUT，而晶体管Tr2的未连接至的输出端子OUT的另一个端子电连接至高压线LH。晶体管Tr3响应于输入电压Vin和低压线LL的电压VL之间的电位差Vgs3(或与此对应的电位差)，建立或断开晶体管Tr2的栅极和低压线LL之间的电连接。Tr3的栅极电连接至输入端子IN，并且Tr3中的源极和漏极中的一个端子电连接至低压线LL，而晶体管Tr3的未连接至的低压线LL的另一个端子电连接线至晶体管Tr2的栅极。换句话说，晶体管Tr1和Tr3连接至同一电压线(低压线LL)，并且晶体管Tr1的源极和漏极的靠近低压线LL侧的端子和晶体管Tr3的源极和漏极的靠近低压线LL侧的端子具有相同的电位。
在本发明中，低压线LL对应于“第一电压线”和“第三电压线”的具体实例。在本发明中，高压线LH对应于“第二电压线”的具体实例。
高压线LH连接至输出高于低压线LL的电压VL的电压(恒定电压)的电源(未示出)并且高压线LH的电压VH在倒相电路1的驱动期间处于电压Vdd。低压线LL连接至输出低于高压线LH的电压VH的电压(恒定电压)的电源(未示出)并且低压线LL的电压VL在倒相电路1的驱动期间处于电压Vss(＜Vdd)。
电容元件C1和C2串联插入在输入端子IN和晶体管Tr2的栅极之间。电容元件C1和电容元件C2之间的电连接点B电连接至输出端子OUT。电容元件C1插入在靠近晶体管Tr2的栅极一侧，而电容元件C2插入在靠近晶体管Tr1的栅极一侧。电容元件C2的电容大于电容元件C1的电容。电容元件C1和C2的电容优选地都满足下列表达式(1)。如果电容元件C1和C2的电容满足表达式(1)，则在输入电压Vin(将稍后描述)的下降沿，允许晶体管Tr2的栅-源电压达到或超过晶体管Tr2的阈值电压Vth2，并允许输出电压Vout从低电平切换至高电平。
C2(Vdd-Vss)/(C1+C2)＞Vth2…(1)
倒相电路1对应于进一步包括插入在输出级中的晶体管Tr1与Tr2和输入端子IN之间的控制元件10和晶体管Tr3的现有技术中的倒相电路(图83中的倒相电路200)。在这种情况下，例如，如图1所示，控制元件10包括电连接至输入端子IN的第一端子P1、电连接至输出端子OUT的第二端子P2以及连接至晶体管Tr2的栅极的第三端子P3。例如，如图1所示，控制元件还包括电容元件C1和C2。例如，当下降沿电压施加至第一端子P1时，控制元件10允许第二端子P2的电压瞬变(voltage transient)慢于第三端子P3的电压瞬变。更具体地，当下降沿电压施加至输入端子IN时，控制元件10允许晶体管Tr2的源极(靠近输出端OUT一侧上的端子)的电压瞬变慢于晶体管Tr2的栅极的电压瞬变。注意，将通过倒相电路1的操作的下列描述来描述控制元件10的操作。
操作
接下来，下面将参照图3～图8描述倒相电路1的操作的实例。图3是示出倒相电路1的操作实例的波形图。图4～图8是顺序示出倒相电路1的操作实例的电路图。
首先，当输入电压Vin处于高电平(Vdd)时，晶体管Tr1和Tr3导通，晶体管Tr2的栅极电压Vg2和源极电压Vs2被充电至低压线LL的电压VL(＝Vss)(参照图3和图4)。因此，晶体管Tr2截止(处于晶体管Tr2在电压Vgs2＝0V下截止的情况)，并提取电压Vss作为输出电压Vout。此时，电容元件C2被充电至电压Vdd-Vss。
接下来，当输入电压Vin从高电平(Vdd)切换至低电平(Vss)时，晶体管Tr1的栅极电压Vg1和晶体管Tr3的栅极电压Vg3从电压Vdd切换(下降)至电压Vss(图3和图5)。因此，晶体管Tr1的栅极电压上的变化经电容元件C2传递至晶体管Tr2的源极(输出端子OUT)从而使晶体管Tr2的源极电压Vs2(输出电压Vout)变化(降低)ΔV1′。此外，晶体管Tr1的栅极电压的变化也经电容元件C1和C2传递至晶体管Tr2的栅极从而使晶体管Tr2的栅极电压Vg2变化(降低)ΔV2′。然而，此时，晶体管Tr1和Tr3是导通的。因此，电流从低压线LL流至晶体管Tr2的源极(输出端子OUT)和晶体管Tr2的栅极，从而将晶体管Tr2的源极(输出端子OUT)和晶体管Tr2的栅极充电至电压Vss。
在这种情况下，随着晶体管Tr1和Tr3的栅极电压从电压Vdd切换(降低)至电压Vss，晶体管Tr1和Tr3的导通电阻逐渐增加，从而增加了将晶体管Tr2的源极(输出端子OUT)和栅极充电至低压线LL的电压VL所需要的时间。
此外，当晶体管Tr2的源极处(输出端子OUT)的全电容和晶体管Tr2的栅极处的全电容彼此相比较时，电容元件C1和C2并联连接至晶体管Tr2的源极(输出端子OUT)，而电容元件C1和C2串联连接至晶体管Tr2的栅极。因此，晶体管Tr2的源极(输出端子OUT)的电压瞬变慢于晶体管Tr2的栅极的电压瞬变。结果，将晶体管Tr2的源极(输出端子OUT)充电至低压线LL的电压VL所需的时间长于将晶体管Tr2的栅极充电至低压线LL的电压VL所需的时间。
此外，在输入电压Vin处于或超过电压Vss+Vth1并进一步处于或超过电压Vss+Vth3的情况下，晶体管Tr1和Tr3工作在线性区域内。注意，Vth1是晶体管Tr1的阈值电压，Vth3是晶体管Tr3的阈值电压。另一方面，在输入电压Vin小于电压Vss+Vth1，并进一步小于电压Vss+Vth3的情况下，晶体管Tr1和Tr3工作在饱和区域内。因此，尽管图5中示出的电流流过晶体管Tr2的源极(输出端子OUT)和栅极，但不允许晶体管Tr1和Tr3的每个端子被充电至电压Vss。
当输入电压Vin从电压Vdd切换至电压Vss时，最终，晶体管Tr2的栅-源电压Vgs2被充电至电压ΔV1-ΔV2(参考图3和图6)。此时，当晶体管Tr2的栅-源电压Vgs2超过晶体管Tr2的阈值电压Vth2时，晶体管Tr2导通，并且电流开始从高压线LH流动。
当晶体管Tr2导通时，通过晶体管Tr1和晶体管Tr2来增加晶体管Tr2的源极电压Vs2(输出电压OUT)。此外，由于电容元件C1连接在晶体管Tr2的栅极和源极之间，从而形成了自举(bootstrap)，所以晶体管Tr2的栅极电压Vg2随着晶体管Tr2的源极电压Vs2(输出电压Vout)的增加而增加。之后，当晶体管Tr2的源极电压Vs2(输出电压Vout)和栅极电压Vg2达到或超过电压Vss-Vth1，进一步达到或超过电压Vss-Vth3时，晶体管Tr1和Tr3截止，晶体管Tr2的源极电压Vs2(输出电压Vout)和栅极电压Vg2仅通过晶体管Tr2增加。
在过去一段时间之后，晶体管Tr2的源极电压Vs2(输出电压Vout)变为Vdd，从而从输出端子OUT输出电压Vdd(参考图3和图7)。然后，在经过一段时间之后，输入电压Vin从低电平(Vss)切换(增加)至高电平(Vdd)(参考图3和图8)。此时，在输入电压Vin低于电压Vss+Vth1，进一步低于Vss+Vth3的阶段，晶体管Tr1和晶体管Tr3截止。因此，经电容元件C1和C2的耦合被施加至晶体管Tr2的源极(输出端子OUT)和栅极以增加晶体管Tr2的源极电压Vs2(输出电压Vout)和栅极电压Vg2。之后，当输入电压Vin达到或超过电压Vss+Vth1，并进一步达到或超过电压Vss+Vth3时，晶体管Tr1和Tr3导通。因此，电流流向晶体管Tr2的源极(输出端子OUT)和栅极，从而将晶体管Tr2的源极(输出端子OUT)和栅极充电至Vss。
在这种情况下，随着晶体管Tr1和Tr3的栅极电压从电压Vss切换(增加)至电压Vdd，晶体管Tr1和Tr3的导通电阻逐渐降低，从而相对降低将晶体管Tr2的源极(输出端子OUT)和栅极充电至低压线LL的电压VL所需要的时间。最终，晶体管Tr2的源极电压Vg2(输出电压Vout)和栅极电压Vg2达到电压Vss，输出端子输出电压Vss(参考图3和图4)。
如上所述，根据第一实施方式的倒相电路1从输出端子OUT输出具有与施加到输入端子IN的脉冲信号的信号波形(例如，参考图2中的部分(A))基本上倒相的信号波形的脉冲信号(例如，参考图2中的部分(B))。
效果
图83中示出的现有技术中的倒相电路200具有(例如)单沟道型电路结构，其中，两个n沟道MOS型晶体管Tr1和Tr2彼此串联连接。在倒相电路200中，例如，如图84所示，当输入电压Vin处于电压Vss时，输出电压Vout并不处于电压Vdd而是处于电压Vdd-Vth2。换句话说，输出电压Vout包括晶体管Tr2的阈值电压Vth2，并且输出电压Vout很大程度上受到晶体管Tr2的阈值电压Vth2的变化的影响。
因此，例如，如图85中的倒相电路300所示，考虑将晶体管Tr2的栅极和漏极彼此电分离，并将栅极连接至施加了高于漏极的电压Vdd的电压Vdd2(＝Vdd+Vth2)的高压线LH2。此外，例如，考虑了由图86中的倒相电路400表示的自举型电路结构。
然而，在图83、图85和图86中的任意一个电路中，即使在输入电压Vin处于高电平，即，即使在输出电压Vout处于低电平的情况下，电流(直通电流)仍从高压线LH经晶体管Tr1和Tr2流至低压线LL。结果，倒相电路中的功耗增加。此外，在图83、图85和图86中的电路中，例如，如由图84的部分(B)中的虚线圈起的点中所示，当输入电压Vin处于电压Vdd时，输出电压并不处于电压Vss，并且输出电压Vout的峰值变化。因此，例如，在倒相电路用在有源矩阵有机EL显示器中的扫描器中的情况下，驱动晶体管中的阈值校正和迁移率校正以各像素电路而变化，从而导致亮度的变化。
另一方面，在根据第一实施方式的倒相电路1中，响应于输入电压Vin和低压线LL的电压VL之间的电位差而执行导通/截止操作的晶体管Tr1和Tr3设置在晶体管Tr2的栅极和低压线LL之间以及晶体管Tr2的源极和低压线LL之间。因此，当晶体管Tr1和Tr3的栅极电压从高电平(Vdd)切换(降低)至低电平(Vss)时，晶体管Tr1和Tr3的导通电阻逐渐增加以增加将晶体管Tr2的栅极和源极充电至低压线LL的电压VL所需的时间。此外，当晶体管Tr1和Tr3的栅极电压从低电平(Vss)切换(增加)至高电平(Vdd)时，晶体管Tr1和Tr3的导通电阻逐渐减小，从而减少将晶体管Tr2的栅极和源极充电至低压线LL的电压VL所需的时间。此外，在根据第一实施方式的倒相电路1中，电容元件C1和C2串联地连接至晶体管Tr2的栅极，并且并联地连接至晶体管Tr2的源极。因此，晶体管Tr2的源极的电压瞬变慢于晶体管Tr2的栅极的电压瞬变。结果，当晶体管Tr1和Tr3的栅极电压从高电平(Vdd)切换(降低)至低电平(Vss)时，晶体管Tr2的栅-源电压Vgs2超过晶体管Tr2的阈值电压，晶体管Tr2导通，之后，晶体管Tr1和Tr3立即截止。换句话说，当切换的输入电压Vin经电容元件C1和C2施加至晶体管Tr2的栅极和源极，且栅-源电压Vgs2通过一个瞬变差超过阈值电压Vth2时，晶体管Tr2导通，之后，晶体管Tr1和Tr3立即截止。此时，输出电压Vout变成高压线LH的电压。此外，当晶体管Tr1和Tr3的栅极电压从低电平(Vss)切换(增加)至高电平(Vdd)时，晶体管Tr1和Tr3导通，之后，晶体管Tr2立即截止。此时，输出电压Vout变成低压线LL的电压。
因此，在根据第一实施方式的倒相电路1中，几乎消除了晶体管Tr1和晶体管Tr2同时导通的时间段。因此，经晶体管Tr1和Tr2在高压线LH和低压线LL之间几乎没有电流(直通电流)流动。结果，允许降低功耗。此外，当晶体管Tr1和Tr3的栅极电压从高电平(Vdd)切换(降低)至低电平(Vss)时，输出电压Vout变成高压线LH的电压，而当晶体管Tr1和Tr3的栅极电压从低电平(Vss)切换(增加)至高电平(Vdd)时，输出电压Vout变成低压线LL的电压。因此，允许消除输出电压的变化。结果，例如，允许降低驱动晶体管中阈值校正和迁移率校正从一个像素电路到另一个像素电路的变化，从而允许降低从一个像素到另一个像素的亮度的变化。
第二实施方式
结构
图9示出了根据本发明第二实施方式的倒相电路2的整体结构的实例。如根据本发明第一实施方式的倒相电路1的情况一样，倒相电路2从输出端子OUT输出具有与施加至输入端子IN的脉冲信号的信号波形(例如，参考图2中的部分(A))基本上倒相的信号波形的脉冲信号(例如，参考图2中的部分(B))。倒相电路2的结构与根据第一实施方式的倒相电路1的结构不同之处在于包括延迟元件3。下文中，将主要描述第一实施方式和第二实施方式之间的不同之处，对第一实施方式和第二实施方式之间相似之处将不进行描述。
延迟电路3向晶体管Tr3的栅极输入具有与施加至输入端子IN的信号电压的延迟电压波形等同的波形的电压。延迟元件3设置在输入端子IN和晶体管Tr3的栅极之间，并且向晶体管Tr3的栅极输入下降沿比施加至输入端子IN的信号电压的电压波形的下降沿更慢的电压。注意，延迟元件3不仅可允许电压波形的下降沿而且可允许电压的上升沿比施加至输入端子IN的信号电压的电压波形的下降沿和上升沿更慢。然而，在这种情况下，延迟元件3对施加至输入端子IN的信号电压的电压波形进行延迟，使得其下降沿慢于其上升沿。
延迟电路3具有图10A～图10D中所示的任意电路结构。在图10A中，延迟元件3包括电容元件C3。电容元件C3的一端电连接至晶体管Tr3的栅极，而电容元件C3的另一端电连接至低压线LL。
在图10B中，延迟元件3包括晶体管Tr4。晶体管Tr4由沟道导电类型与晶体管Tr1、Tr2和Tr3的沟道导电类型相同的晶体管(例如，n沟道MOS型TFT)构成。晶体管Tr4的源极电连接至晶体管Tr3的栅极，而晶体管Tr4的漏极电连接至输入端子IN。晶体管Tr4的栅极电连接至高压线LH1。高压线LH1电连接至输出允许晶体管Tr4执行导通/截止操作的脉冲信号的电源(未示出)。
在图10C中，延迟元件3包括上述晶体管Tr4和晶体管Tr5。晶体管Tr5由沟道导电类型与晶体管Tr1、Tr2和Tr3的沟道导电类型相同的晶体管(例如，n沟道MOS型TFT)构成。晶体管Tr5的栅极和源极电连接至晶体管Tr3的栅极，而晶体管Tr5的漏极电连接至输入端子IN。
在图10D中，延迟元件3包括上述晶体管Tr4和上述电容元件C3。
操作和效果
图11示出了倒相电路2的操作实例。注意，图11示出了图10D中示出的电路结构用作延迟元件3情况下的波形。倒相电路2的基本操作与图3～图8中所示的相同。当输入电压Vin从高电平(Vdd)切换(降低)至低电平(Vss)时和当输入电压Vin从低电平(Vss)切换(增加)至高电平(Vdd)时，执行不同于图3～图8中所示的操作。
当输入电压Vin从高电平(Vdd)切换(降低)至低电平(Vss)时，晶体管Tr1和Tr3的栅极电压从电压Vdd变成Vss。在根据第一实施方式的倒相电路1中，该电压变化引起通过电容元件C2使得晶体管Tr2的源极电压改变ΔV1，进一步引起通过电容元件C2和C1使得晶体管Tr2的栅极电压改变ΔV2。在这种情况下，因为晶体管Tr3的栅极电压Vg3从电压Vdd降低至电压Vss，所以ΔV2的耦合量被施加至晶体管Tr2的栅极，结果，晶体管Tr3的导通电阻逐渐增大以减慢用于将晶体管Tr2的栅极充电至电压Vss的电压瞬变。换句话说，因为晶体管Tr3在施加耦合时从导通切换为截止，所以对晶体管Tr2的栅极施加了ΔV2的耦合量。
另一方面，在此实施方式中，延迟元件3允许施加至输入端子IN的信号电压的波形具有如图12中所示的迟滞变换，从而向晶体管Tr3的栅极提供具有迟滞波形的信号电压。因此，与输入电压Vin被施加至晶体管Tr3的栅极的情况相比，延迟了晶体管Tr3的截止点(从导通切换到截止的点)，换句话说，在经电容元件C2施加耦合时(参照图13)，晶体管Tr3仍导通。因此，最终，允许施加至晶体管Tr2的栅极的耦合量(ΔV2)降低至比现有技术中的小(参考图11中的部分(C))，并且允许晶体管Tr2的栅-源电压Vgs2增加。结果，允许增加倒相电路2的速度。
在该实施方式中，即使在输入电压Vin从低电平(Vss)切换(增加)至高电平(Vdd)的情况下，延迟元件3允许施加至输入端子IN的信号电压的波形如图12所示的迟滞变换，从而向晶体管Tr3的栅极提供带有迟滞波形的信号电压。因此，由于晶体管Tr3的截止点被延迟，所以晶体管Tr3在晶体管Tr1导通之后导通，并且存在在切换输出电压的状态下电流(直通电流)从高压线LH流向低压线LL的可能性。然而，当考虑到晶体管Tr3导通的工作点和施加至晶体管Tr3的栅极的信号电压的波形时，尽管施加至晶体管Tr3的栅极的信号电压被延迟，晶体管Tr3导通的时刻在图12中所示的上升沿处几乎不变化，另一方面，使晶体管Tr3截止的时刻在下降沿处变化很大。因此，上述直通电流流动的时间段非常短，倒相电路2的功耗与倒相电路1的功耗不会有很大差异。
在第一实施方式中，由输入电压Vin的变化引起的耦合被施加至晶体管Tr2的源极和栅极，使得晶体管Tr2的栅-源电压Vgs2利用晶体管Tr2的源极和栅极之间的电压瞬变的差异而具有等于或高于晶体管Tr2的阈值电压Vth2的值。此时，输出端子OUT输出高压线LH的电压作为输出电压Vout，但输出端子OUT的电压瞬变高度依赖于晶体管Tr2的栅-源电压Vgs2。换句话说，在晶体管Tr2的栅-源电压Vgs2快速增加的情况下，输出电压Vout快速上升，并且在晶体管Tr2的栅-源电压Vgs2逐渐增加的情况下，输出电压Vout逐渐上升。
因此，为了提高倒相电路1的速度，需要晶体管Tr2的栅-源电压Vgs2快速上升，作为实现此的方法，例如，考虑增大电容元件C2的电容。然而，在增大电容元件C2的电容的情况下，倒相电路1所占用的区域增大。结果，例如，在包括具有更大电容的电容元件C2的倒相电路1被用于有机EL显示器中的扫描器等的情况下，会增加显示面板外围部(框架)中由倒相电路1占用的区域，从而妨碍了框架区域的减小。此外，电容元件C2的电容的增加引起了晶体管Tr2的源极(输出端子OUT)中的大于ΔV1的电压变化，从而引起了在晶体管Tr2的栅极中比ΔV2更大的电压变化。结果，即使增大了电容元件C2的电容，晶体管Tr2的栅-源电压Vgs2仍具有与ΔV1-ΔV2相差不大的值。因此，电容元件C2的电容的增加不会很有助于倒相电路1的速度提高。
另一方面，在该实施方式，延迟元件3允许施加至输入端子IN的信号电压的波形具有如图12所示的迟滞变换，从而向晶体管Tr3的栅极提供具有迟滞波形的信号电压。因此，允许提高倒相电路2的速度而不增大电容元件C2的电容。
第一和第二实施方式的变形
在第一和第二实施方式中，晶体管Tr1、Tr2和Tr3由n沟道型TFT构造，但它们可由(例如)p沟道MOS型TFT来构造。然而，在这种情况下，高压线LH和低压线LL交换位置，并且当晶体管Tr1、Tr2和Tr3从低电平(Vss)切换(增加)至高电平(Vdd)时的瞬变响应与当晶体管Tr1、Tr2和Tr3从高电平(Vdd)切换(降低)至低电平(Vss)时的瞬变响应彼此相反。
此外，在第二实施方式中，延迟元件3允许施加至输入端子IN的信号电压的波形具有如图12所示的迟滞变换，从而向晶体管Tr3的栅极提供具有迟滞波形的信号电压，但这样的信号可以通过另一方法施加至晶体管Tr3的栅极。例如，如图14中倒相电路中所示，可以独立于输入端子IN来提供输入端子IN2，并且输入端子IN2和晶体管Tr3的栅极可以彼此电连接，以从外部向输入端子IN2施加一个如图15中部分(B)所示的信号。
此外，在第二实施方式和其变形例中，在输入电压Vin从低电平(Vss)切换(增加)至高电平(Vdd)的情况下，电流(直通电流)可以从高压线LH流向低压线LL，因此，可添加防止这种电流流动的元件。例如，如图16和图17所示，在控制元件10中可以进一步包括晶体管Tr6。注意，晶体管Tr6由沟道导电类型与晶体管Tr1、Tr2和Tr3的沟道导电类型相同的的晶体管(例如，n沟道MOS型TFT)构成。
晶体管Tr6并联地连接至晶体管Tr3，并且晶体管Tr6的栅极连接至输入端子IN。在这种情况下，当输入电压Vin从高电平(Vdd)切换(降低)至低电平(Vss)时，晶体管Tr3的导通时间段增大，另一方面，当输入电压Vin从低电平(Vss)切换(增加)至高电平(Vdd)时，在晶体管Tr3导通之前，允许通过未被延迟的输入电压Vin来导通晶体管Tr6。结果，允许降低直通电流。
第三实施方式
结构
图18示出了根据本发明第三实施方式的倒相电路1的整体结构的实例。倒相电路1从输出端子OUT输出具有与施加至输入端子IN的脉冲信号(例如，参考图19中的部分(A))的信号波形基本上倒相的信号波形的脉冲信号(例如，参考图19中的部分(B))。倒相电路1优选地形成在无定形硅或无定形氧化物半导体上并且包括均具有相同导电类型的沟道的五个晶体管Tr1～Tr5。除了上述五个晶体管Tr1～Tr5之外，倒相电路还包括两个电容元件C1和C2，输入端子IN和输出端子OUT。换句话说，倒相电路具有5Tr2C电路结构。
晶体管Tr1、Tr2和Tr3分别对应于本发明中的“第一晶体管”、“第二晶体管”和“第三晶体管”的具体实例。此外，Tr4和Tr5分别对应于本发明中的“第四晶体管”和“第五晶体管”的具体实例。此外，电容元件C1和C2分别对应于本发明中的“第一电容元件”和“第二电容元件”的具体实例。
晶体管Tr1～Tr5由均具有相同导电类型的沟道的薄膜晶体管(TFT)(例如，n沟道MOS(金属-氧化物半导体)型薄膜晶体管(TFT))构成。晶体管Tr1响应于(例如)输入端子IN的电压(输入电压Vin)和低压线LL的电压VL之间的电位差Vgs1(或与此对应的电位差)，建立或断开输出端子OUT和低压线LL之间的电连接。晶体管Tr1的栅极电连接至输入端子IN，并且晶体管Tr1的源极和漏极中的一个端子电连接至低压线LL，而晶体管Tr1的未连接至低压线的LL的另一个端子电连接至输出端子OUT。晶体管Tr2响应于晶体管Tr5的源极和漏极的未连接至高压线LH2的一个端子(第一端子X)的电压Vs5和输出端子OUT的电压(输出电压Vout)之间的电位差Vgs2(或与此对应的电位差)，建立或断开高压线VH1和输出端子OUT之间的电连接。晶体管Tr2的栅极电连接至晶体管Tr5的第一端子X。晶体管Tr2的源极和漏极中的一个端子电连接至输出端子OUT，而晶体管Tr2的未连接至的输出端子OUT的另一个端子电连接至高压线LH1。
晶体管Tr3响应于输入电压Vin和低压线LL的电压VL之间的电位差Vgs3(或与此对应的电位差)，建立或断开晶体管Tr5的栅极和低压线LL之间的电连接。Tr3的栅极电连接至输入端子IN。Tr3的源极和漏极中的一个端子电连接至低压线LL，而晶体管Tr3的未连接至低压线LL的另一个端子电连接线至晶体管Tr5的栅极。晶体管Tr4响应于输入电压Vin和低压线LL的电压VL之间的电位差Vgs4(或与此对应的电位差)，建立或断开晶体管Tr5的第一端子X和低压线LL之间的电连接。晶体管Tr4的栅极电连接至输入端子IN。晶体管Tr4的源极和漏极中的一个端子电连接至低压线LL，而晶体管Tr4的未连接至低压线LL的另一个端子电连接线至晶体管Tr5的第一端子X。换句话说，晶体管Tr1、Tr3和Tr4连接至同一电压线(低压线LL)。因此，晶体管Tr1的靠近低压线LL侧上的端子、晶体管Tr3的靠近低压线LL侧上的端子以及晶体管Tr4的靠近低压线LL侧上的端子具有相同的电位。晶体管Tr5响应于电容元件C1的端子之间的电位差Vgs5(或与此对应的电位差)，建立或断开高压线LH2和第一端子X之间的电连接。晶体管Tr5的栅极电连接至晶体管Tr3的源极和漏极中的未连接至低压线LL的那个端子。晶体管Tr5的源极和漏极中的一个端子电连接至高压线LH2。晶体管Tr5的未连接至高压线LH2的另一个端子连接至晶体管Tr2的栅极和晶体管Tr4的源极和漏极中的未连接至低压线LL的那个端子。
在本发明中，低压线LL对应于“第一电压线”、“第三电压线”和“第四电压线”的具体实例。在本发明中，高压线LH1和高压线LH2分别对应于“第二电压线”和“第五电压线”的具体实例。
高压线LH1和LH2连接至输出高于低压线LL的电压VL的电压(恒定电压)的电源(未示出)。高压线LH1的电压VH1在倒相电路1的驱动期间处于电压Vdd1，而高压线LH2的电压VH2在倒相电路1的驱动期间处于电压Vdd2(≥Vdd1+Vth2)。注意，Vth2是晶体管Tr2的阈值电压。另一方面，低压线LL连接至输出低于高压线LH1的电压VH1的更低电压(恒定电压)的电源(未示出)，并且低压线LL的电压VL在倒相电路1的驱动期间处于电压Vss(＜Vdd1)。
电容元件C1和C2串联地插入在输入端子IN和晶体管Tr5的栅极之间。电容元件C1和电容元件C2之间的电连接点B电连接至晶体管Tr5的第一端子X。电容元件C1插入在靠近晶体管Tr5栅极的一侧，而电容元件C2插入在靠近晶体管Tr1栅极的一侧。电容元件C2的电容大于电容元件C1的电容。电容元件C1和C2的电容优选地都满足下列表达式(1)。如果C1和C2的电容满足表达式(1)，则在输入电压Vin的下降沿(将在稍后描述)，允许晶体管Tr5的栅-源电压达到或超过晶体管Tr5的阈值电压Vth5，从而允许晶体管Tr5导通。结果，允许输出电压Vout从低电平切换至高电平。
C2(Vdd-Vss)/(C1+C2)＞Vth5…(1)
倒相电路1对应于进一步包括插入在输出级中的晶体管Tr1与Tr2和输入端IN之间的控制元件10和晶体管Tr3～Tr5的现有技术中的倒相电路(图83中的倒相电路200)。在这种情况下，例如，如图18所示，控制元件10包括电连接至输入端子IN的端子P1、电连接至晶体管Tr5的第一端子X的端子P2以及连接至晶体管Tr5的栅极的端子P3。此外，例如，如图18所示，控制元件包括电容元件C1和C2。
端子P1、P2和P3分别对应于本发明中的“第二端子”、“第三端子”和“第四端子”的具体实例。
例如，当下降沿电压施加至端子P1时，控制元件10允许第三端子P2的电压瞬变慢于第四端子P3的电压瞬变。更具体地，当下降沿电压施加至输入端子IN时，控制元件10允许晶体管Tr5的源极(第一端子X)的电压瞬变慢于晶体管Tr5的栅极的电压瞬变。注意，将通过倒相电路1的操作的下列描述来描述控制元件10的操作。
操作
接下来，下面将参照图20～图39描述倒相电路1的操作的实例。图20是示出倒相电路1的操作实例的波形图。图21～图26是顺序示出倒相电路1的操作实例的电路图。
首先，当输入电压Vin处于高电平(Vdd1)时，晶体管Tr1、Tr3和Tr4导通。然后，晶体管Tr2的栅极电压Vg2和源极电压Vs2充电至低压线LL的电压VL(＝Vss)，并且晶体管Tr5的栅极电压Vg5和源极电压Vs5充电至低压线LL的电压VL(＝Vss)(参照图20和图21)。因此，晶体管Tr2截止(处于晶体管Tr2在电压Vgs2＝0V下截止的情况)，并且晶体管Tr5截止(处于晶体管Tr5在电压Vgs5＝0V下截止的情况)，从而提取电压Vss作为输出电压Vout。此时，电容元件C2被充电至电压Vdd2-Vss。
接下来，当输入电压Vin从高电平(Vdd1)切换至低电平(Vss)时，晶体管Tr1、Tr3和Tr4的栅极电压Vg1、Vg3和Vg4从电压Vdd1切换(下降)至电压Vss(图20和图22)。因此，晶体管Tr1的栅极电压Vg1的变化经电容元件C2传递至晶体管Tr2的栅极以使晶体管Tr2的栅极电压Vs2变化(降低)ΔV1′。此外，晶体管Tr1的栅极电压Vg1的变化经电容元件C1和C2传递至晶体管Tr5的栅极以使晶体管Tr5的栅极电压Vg5变化(降低)ΔV2′。然而，此时，晶体管Tr3和Tr4是导通的。因此，电流从低压线LL流至晶体管Tr5的源极和栅极，从而将晶体管Tr5的源极和栅极充电至电压Vss。
在这种情况下，随着晶体管Tr3和Tr4的栅极电压从电压Vdd1切换(降低)至电压Vss，晶体管Tr3和Tr4的导通电阻逐渐增加，从而增加将晶体管Tr5的源极和栅极充电至低压线LL的电压VL所需的时间。
此外，当晶体管Tr5的源极处的全电容和晶体管Tr5的栅极处的全电容彼此相比较时，电容元件C1和C2并联连接至晶体管Tr5的源极，而电容元件C1和C2串联连接至晶体管Tr5的栅极。因此，晶体管Tr5的源极的电压瞬变慢于晶体管Tr5的栅极的电压瞬变。结果，将晶体管Tr5的源极充电至低压线LL的电压VL所需的时间长于将晶体管Tr5的栅极充电至低压线LL的电压VL所需的时间。
此外，在输入电压Vin处于或超过电压Vss+Vth3，并进一步处于或超过电压Vss+Vth4的情况下，晶体管Tr3和Tr4工作在线性区域内。注意，Vth3是晶体管Tr3的阈值电压，Vth4是晶体管Tr4的阈值电压。另一方面，在输入电压Vin小于电压Vss+Vth3，并进一步小于电压Vss+Vth4的情况下，晶体管Tr3和Tr4工作在饱和区域内。因此，尽管图22中示出的电流流过晶体管Tr5的源极和栅极，但不允许晶体管Tr3和Tr4的每个端子被充电至电压Vss。
当输入电压Vin从电压Vdd1切换至电压Vss时，最终，晶体管Tr5的栅-源电压Vgs5改变至电压ΔV1-ΔV2(参考图20和图23)。此时，当晶体管Tr5的栅-源电压Vgs5超过晶体管Tr5的阈值电压Vth5时，晶体管Tr5导通，并且电流开始从高压线LH2流动。
当晶体管Tr5导通时，通过晶体管Tr4和晶体管Tr5来增加晶体管Tr5的源极电压Vs5。此外，由于电容元件C1连接在晶体管Tr5的栅极和源极之间，从而形成了自举，所以晶体管Tr5的栅极电压Vg5随着晶体管Tr5的源极电压Vs5的增加而增加。之后，当晶体管Tr5的源极电压Vs5和栅极电压Vg5达到或超过电压Vss-Vth3，进一步达到或超过电压Vss-Vth4时，晶体管Tr3和Tr4截止，并且晶体管Tr5的源极电压Vs5和栅极电压Vg5仅通过晶体管Tr5增加。
在过去一段时间之后，当晶体管Tr5的源极电压Vs5(晶体管Tr2的栅极电压Vg2)达到或超过Vss+Vth2时，晶体管Tr2导通，并且电流开始从高压线LH1流动(参考图20和图24)。注意，Vth2是晶体管Tr2的阈值电压。结果，输出端子OUT的电压Vout从电压Vss逐渐增加。最终，晶体管Tr2的栅极电压Vg2通过来自晶体管Tr5的电流增加至高压线LH2的电压VH2(参照图20和图25)。在这种情况下，高压线LH2的电压VH2在驱动倒相电路期间处于大于电压Vdd1+Vth2的电压Vdd2，因此，晶体管Tr2向输出端子OUT输出为高压线LH1的电压VH1的电压Vdd1。结果，输出端子OUT输出电压Vdd1(参照图20和25)。
在过一段时间之后，输入电压Vin从低电平(Vss)切换(增加)至高电平(Vdd1)(参考图20和图26)。此时，在输入电压Vin低于电压Vss+Vth3，并进一步低于Vss+Vth4的阶段中，晶体管Tr3和Tr4截止。因此，经电容元件C1和C2的耦合被施加至晶体管Tr5的源极和栅极以增加晶体管Tr5的源极电压Vs5和栅极电压Vg5。之后，当输入电压Vin达到或超过电压Vss+Vth1、Vss+Vth3和Vss+Vth4时，晶体管Tr1、Tr3和Tr4导通。因此，电流朝着晶体管Tr2的源极(输出端子OUT)和晶体管Tr5的源极和栅极流动，从而将晶体管Tr2的源极(输出端子OUT)和晶体管Tr5的源极和栅极充电至Vss。
在这种情况下，随着晶体管Tr1、Tr3和Tr4的栅极电压Vg1、Vg3和Vg4从电压Vss切换(增加)至电压Vdd1，晶体管Tr1、Tr3和Tr4的导通电阻逐渐减小，以相对减少将晶体管Tr2和Tr5的源极和栅极充电至低压线LL的电压VL所需要的时间。最终，晶体管Tr2的源极电压Vs2和晶体管Tr5的源极电压Vs5和栅极电压Vg5达到电压Vss，并且输出端子输出电压Vss(参考图20和图21)。
如上所述，根据第三实施方式的倒相电路1从输出端子OUT输出具有与施加至输入端子IN的脉冲信号的信号波形(例如，参考图19中的部分(A))基本上倒相的信号波形的脉冲信号(例如，参考图19中的部分(B))。
效果
图83中示出的现有技术中的倒相电路200具有(例如)单沟道型的电路结构，其中，两个n沟道MOS型晶体管Tr1和Tr2彼此串联连接。在倒相电路200中，例如，如图84所示，当输入电压Vin处于电压Vss时，输出电压Vout并不处于电压Vdd而是处于电压Vdd-Vth2。换句话说，输出电压Vout包括晶体管Tr2的阈值电压Vth2，并且输出电压Vout很大程度上受到晶体管Tr2的阈值电压Vth2的变化的影响。
因此，例如，如图85中的倒相电路300所示，考虑将晶体管Tr2的栅极和漏极彼此电分离，并将栅极连接至施加了高于漏极的电压Vdd的高电压Vdd2(≥Vdd+Vth2)的高压线LH2。此外，例如，考虑了由图86中的倒相电路400所表示的自举型电路结构。
然而，在图83、图85和图86中的任意一个电路中，即使在输入电压Vin处于高电平，即，即使在输出电压Vout处于低电平的情况下，电流(直通电流)仍从高压线LH经晶体管Tr1和Tr2流至低压线LL。结果，倒相电路中的功耗增加。此外，在图83、图85和图86中的电路中，例如，如由图84的部分(B)中的虚线圈起的点中所示，当输入电压Vin处于电压Vdd时，输出电压并不处于电压Vss，输出电压Vout的峰值发生变化。因此，例如，在有源矩阵有机EL显示器中的扫描器中使用倒相电路的情况下，驱动晶体管的阈值校正和迁移率校正从一个像素到另一个像素是变化的，从而导致亮度的变化。
另一方面，在根据第三实施方式的倒相电路1中，响应于输入电压Vin和低压线LL的电压VL之间的电位差而执行导通/截止操作的晶体管Tr1、Tr3和Tr4设置在晶体管Tr2的源极和低压线LL之间，晶体管Tr5的栅极和低压线LL之间以及晶体管Tr5的源极和低压线LL之间。因此，当晶体管Tr1、Tr3和Tr4的栅极电压从高电平(Vdd1)切换(降低)至低电平(Vss)时，晶体管Tr1、Tr3和Tr4的导通电阻逐渐增加以增加将晶体管Tr2和Tr5的栅极和源极充电至低压线LL的电压VL所需的时间。此外，当晶体管Tr1、Tr3和Tr4的栅极电压从低电平(Vss)切换(增加)至高电平(Vdd1)时，晶体管Tr1、Tr3和Tr4的导通电阻逐渐减小以减少将晶体管Tr2和Tr5的栅极和源极充电至低压线LL的电压VL所需的时间。此外，在根据第三实施方式的倒相电路1中，电容元件C1和C2串联地连接至晶体管Tr5的栅极，并且并联地连接至晶体管Tr5的源极。因此，晶体管Tr5的源极的电压瞬变慢于晶体管Tr5的栅极的电压瞬变。结果，当晶体管Tr1、Tr3和Tr4的栅极电压从高电平(Vdd1)切换(降低)至低电平(Vss)时，晶体管Tr5的栅-源电压Vgs5超过晶体管Tr5的阈值电压Vth5，从而晶体管Tr5导通，之后，晶体管Tr1、Tr3和Tr4立即截止。换句话说，当切换的输入电压Vin经电容元件C1和C2被施加至晶体管Tr5的栅极和源极时，栅-源电压Vgs5通过瞬变差而超过阈值电压Vth5，晶体管Tr2和Tr5导通，之后，晶体管Tr1、Tr3和Tr4立即截止。此时，输出电压Vout变成高压线LH1的电压。此外，当晶体管Tr1、Tr3和Tr4的栅极电压从低电平(Vss)切换(增加)至高电平(Vdd1)时，晶体管Tr1、Tr3和Tr4导通，之后，晶体管Tr2和Tr5立即截止。此时，输出电压Vout变成低压线LL的电压。
因此，在根据第三实施方式的倒相电路1中，几乎消除了晶体管Tr1和晶体管Tr2同时导通的时间段或晶体管Tr4和晶体管Tr5同时导通的时间段。因此，在高压线LH1和低压线LL之间经晶体管Tr1和Tr2以及高压线LH1和低压线LL之间经晶体管Tr4和Tr5几乎没有电流(直通电流)流过。结果，允许降低功耗。此外，当晶体管Tr1、Tr3和Tr4的栅极电压从高电平(Vdd1)切换(降低)至低电平(Vss)时，输出电压Vout变成高压线LH1的电压，而当晶体管Tr1、Tr3和Tr4的栅极电压从低电平(Vss)切换(增加)至高电平(Vdd1)时，输出电压Vout变成低压线LL的电压。因此，允许消除输出电压的变化。结果，例如，允许降低驱动晶体管中阈值校正和迁移率校正从一个像素电路到另一个像素电路的变化，从而允许降低从一个像素到另一个像素的亮度的变化。
第四实施方式
结构
图27示出了根据本发明第四实施方式的倒相电路2的整体结构的实例。如根据本发明第三实施方式的倒相电路1的情况一样，倒相电路2从输出端子OUT输出具有与施加至输入端子IN的脉冲信号的信号波形(例如，参考图19中的部分(A))基本上倒相的信号波形的脉冲信号(例如，参考图19中的部分(B))。倒相电路2的结构与根据第三实施方式的倒相电路1的结构不同之处在于进一步包括在输出级的晶体管Tr1和Tr2之前的晶体管Tr6和Tr7。下文中，将主要描述第三实施方式和第四实施方式之间的不同之处，对第三实施方式和第四实施方式之间类似之处不进行描述。
晶体管Tr6和Tr7均由沟道导电类型与晶体管Tr1等的沟道导电类型相同的晶体管(例如，n沟道MOS型TFT)构成。晶体管Tr6响应于(例如)输入端子IN的电压(输入电压Vin)和低压线LL的电压VL之间的电位差Vgs6(或与此对应的电位差)，建立或断开晶体管Tr2的栅极和低压线LL之间的电连接。晶体管Tr6的栅极电连接至输入端子IN，并且晶体管Tr6的源极和漏极中的一个端子电连接至低压线LL，而晶体管Tr6的未连接至低压线的LL的另一个端子电连接至晶体管Tr2的栅极。晶体管Tr7响应于晶体管Tr5的栅极电压Vg5和晶体管Tr5的源极(第一端子X)的电压Vs5之间的电位差Vgs7(或与此对应的电位差)，建立或断开晶体管Tr5的源极(第一端子X)和晶体管Tr2的栅极之间的电连接。晶体管Tr7的栅极电连接至晶体管Tr5的栅极。晶体管Tr7的源极和漏极中的一个端子电连接至晶体管Tr5的源极(第一端子X)，而晶体管Tr7的未连接至的晶体管Tr5的源极(第一端子X)的另一个端子电连接至晶体管Tr2的栅极。
操作
接下来，下面将参照图28～图47描述倒相电路2的操作的实例。图28是示出倒相电路2的操作实例的波形图。图29～图34是顺序示出倒相电路2的操作实例的电路图。
首先，当输入电压Vin处于高电平(Vdd1)时，晶体管Tr1、Tr3、Tr4和Tr6导通。然后，晶体管Tr2的栅极电压Vg2和源极电压Vs2被充电至低压线LL的电压VL(＝Vss)，并且晶体管Tr5的栅极电压Vg5和源极电压Vs5被充电至低压线LL的电压VL(＝Vss)(参照图28和图29)。因此，晶体管Tr2截止(处于晶体管Tr2在电压Vgs2＝0V下截止的情况)，晶体管Tr5截止(处于晶体管Tr5在电压Vgs2＝0V下截止的情况)，然后提取电压Vss作为输出电压Vout。此时，电容元件C2被充电至电压Vdd2-Vss。
接下来，当输入电压Vin从高电平(Vdd1)切换至低电平(Vss)时，晶体管Tr1、Tr3、Tr4和Tr6的栅极电压Vg1、Vg3、Vg4和Vg6从电压Vdd1切换(下降)至电压Vss(图28和图30)。因此，晶体管Tr1的栅极电压Vg1的变化经电容元件C2传递至晶体管Tr5的源极，从而使晶体管Tr5的源极电压Vs5变化(降低)ΔV1′。此外，晶体管Tr1的栅极电压Vg1的变化还经电容元件C1和C2传递至晶体管Tr5的栅极，从而使晶体管Tr5的栅极电压Vg5变化(降低)ΔV2′。然而，此时，晶体管Tr3、Tr4和Tr6是导通的。因此，电流从低压线LL流至晶体管Tr5的源极和栅极以及晶体管Tr7的源极和漏极，从而将晶体管Tr5的源极和栅极以及晶体管Tr7的源极和漏极充电至电压Vss。
在这种情况下，随着晶体管Tr3、Tr4和Tr6的栅极电压从电压Vdd1切换(降低)至电压Vss，晶体管Tr3、Tr4和Tr6的导通电阻逐渐增加以增加将晶体管Tr5的源极和栅极以及晶体管Tr7的源极和漏极充电至低压线LL的电压VL所需的时间。
此外，当晶体管Tr5的源极处的全电容和晶体管Tr5的栅极处的全电容彼此相比较时，电容元件C1和C2并联连接至晶体管Tr5的源极，而电容元件C1和C2串联连接至晶体管Tr5的栅极。因此，晶体管Tr5的源极的电压瞬变慢于晶体管Tr5的栅极的电压瞬变。结果，将晶体管Tr5的源极充电至低压线LL的电压VL所需的时间长于将晶体管Tr5的栅极充电至低压线LL的电压VL所需的时间。
此外，在输入电压Vin处于或超过电压Vss+Vth3，并进一步处于或超过电压Vss+Vth4的情况下，晶体管Tr3和Tr4工作在线性区域内。另一方面，在输入电压Vin小于电压Vss+Vth3，并进一步小于电压Vss+Vth4的情况下，晶体管Tr3和Tr4工作在饱和区域内。因此，尽管图30中示出的电流流过晶体管Tr5的源极和栅极，但不允许晶体管Tr3和Tr4的每个端子被充电至电压Vss。
当输入电压Vin从电压Vdd1切换至电压Vss时，最终，晶体管Tr5的栅-源电压Vgs5改变为电压ΔV1-ΔV2(参考图28和图31)。此时，当晶体管Tr5的栅-源电压Vgs5超过晶体管Tr5的阈值电压Vth5时，晶体管Tr5导通，并且电流开始从高压线LH2流动。此外，此时，当晶体管Tr2的栅极电压Vgs2处于电压Vss-ΔV3时，晶体管Tr7工作在饱和区域。
当晶体管Tr5导通时，通过晶体管Tr4、Tr6和晶体管Tr5来增加晶体管Tr5的源极电压Vs5。此外，由于电容元件C1连接在晶体管Tr5的栅极和源极之间，形成了自举，所以晶体管Tr5的栅极电压Vg5随着晶体管Tr5的源极电压Vs5中的增加而增加。之后，当晶体管Tr5的源极电压Vs5和栅极电压Vg5达到或超过电压Vss-Vth3，进一步达到或超过电压Vss-Vth4时，晶体管Tr3和Tr4截止，并且当晶体管Tr5的源极电压Vs5达到或超过电压Vss-Vth6时，晶体管Tr6截止。结果，晶体管Tr5的源极电压Vs5和栅极电压Vg5通过来自晶体管Tr5的电流而增加。此外，当晶体管Tr5的栅极电压Vg5增加时，晶体管Tr7从饱和区域切换至线性区域而工作，并且晶体管Tr5的源极电压Vs5和晶体管Tr2的栅极电压Vg2具有相同的电位。
在过去一段时间之后，当晶体管Tr5的源极电压Vs5(晶体管Tr2的栅极电压Vg2)达到或超过Vss+Vth2时，晶体管Tr2导通，并且电流开始从高压线LH1流动(参考图28和图32)。结果，输出端子OUT的电压Vout从电压Vss逐渐增加。最终，晶体管Tr2的栅极电压Vg2通过来自晶体管Tr5的电流而被增加至高压线LH2的电压VH2(参照图28和图33)。在这种情况下，在驱动倒相电路2期间，高压线LH2的电压VH2处于大于电压Vdd1+Vth2的电压Vdd2，因此，晶体管Tr2向输出端子OUT输出为高压线LH1的电压VH1的电压Vdd1。结果，输出端子OUT输出电压Vdd1(参照图28和33)。
在过一段时间之后，输入电压Vin从低电平(Vss)切换(增加)至高电平(Vdd1)(参考图28和图34)。此时，在输入电压Vin低于电压Vss+Vth3，进一步低于Vss+Vth4的阶段，晶体管Tr3和Tr4截止。因此，经电容元件C1和C2的耦合被施加至晶体管Tr5的源极和栅极以增加晶体管Tr5的源极电压Vs5和栅极电压Vg5。之后，当输入电压Vin达到或超过电压Vss+Vth1、Vss+Vth3、Vss+Vth4和Vss+Vth6时，晶体管Tr1、Tr3、Tr4和Tr6导通。因此，电流朝着晶体管Tr2的源极(输出端子OUT)和晶体管Tr5的源极和栅极流动，从而将晶体管Tr2的源极(输出端子OUT)和晶体管Tr5的源极和栅极充电至Vss。
在这种情况下，晶体管Tr7的栅极连接至晶体管Tr5的栅极。由于电容元件C1和C2串联连接至晶体管Tr5的栅极，所以晶体管Tr5的栅极的电压瞬变快。因此，晶体管Tr7的栅极的电压瞬变快，并且晶体管Tr7较早截止。当晶体管Tr7截止时，晶体管Tr2的栅极和晶体管Tr5的栅极彼此断开。结果如图34所示，晶体管Tr6对晶体管Tr2的栅极充电，并且晶体管Tr4对晶体管Tr5的源极充电。因此，晶体管Tr2的栅极的电压瞬变快于晶体管Tr2的源极的电压瞬变，并且晶体管Tr5的栅极的电压瞬变快于晶体管Tr2的源极的电压瞬变。结果，在输入电压Vin的上升沿，允许进一步减少晶体管Tr1和Tr2同时导通的时间，并进一步允许减小在高压线LH1和低压线LL之间以及在高压线LH2和低压线LL之间流动的电流。
因此，在根据第四实施方式的倒相电路2中，几乎消除了晶体管Tr1和晶体管Tr2同时导通的时间段。因此，由于在高压线LH1和低压线LL之间以及在高压线LH2和低压线LL之间几乎没有电流(直通电流)流动，所以允许降低功耗。此外，当晶体管Tr1和Tr3的栅极电压从高电平(Vdd1)切换(降低)至低电平(Vss)时，输出电压Vout变成高压线LH的电压，并且当晶体管Tr1和Tr3的栅极电压从低电平(Vss)切换(增加)至高电平(Vdd1)时，输出电压Vout变成低压线LL的电压。因此，允许消除输出电压Vout的变化。结果，例如，允许降低驱动晶体管中阈值校正和迁移率校正从一个像素电路到另一个像素电路的变化，从而允许降低从一个像素到另一个像素的亮度的变化。
第三和第四实施方式的变形
在第三和第四实施方式中，如图35和图36所示，用于自举的电容元件C3可以设置在晶体管Tr2的栅极和晶体管Tr2的源极(输出端子OUT)之间。
此外，在第三和第四实施方式中，例如，如图37和图38所示，延迟元件3可以设置在输入端子IN和晶体管Tr3的栅极之间。
延迟电路3向晶体管Tr3的栅极输入具有与施加至输入端子IN的信号电压的延迟电压波形等同的波形的电压。延迟元件3向晶体管Tr3的栅极输入具有比施加至输入端子IN的信号电压的电压波形的下降沿更慢的下降沿的电压。注意，延迟元件3不仅可允许电压波形的下降沿而且可允许电压波形的上升沿比施加至输入端子IN的信号电压的电压波形的下降沿和上升沿更慢。然而，在这种情况下，延迟元件3对施加至输入端子IN的信号电压的电压波形进行延迟，使得其下降沿慢于其上升沿。
延迟电路3具有图39A～图39D中所示的任意电路结构。在图39A中，延迟元件3包括电容元件C4。电容元件C4的一端电连接至晶体管Tr3的栅极，而电容元件C4的另一端电连接至低压线LL。
在图39B中，延迟元件3包括晶体管Tr9。晶体管Tr9由沟道导电类型与晶体管Tr1等的沟道导电类型相同的晶体管(例如，n沟道MOS型TFT)构成。晶体管Tr9的源极电连接至晶体管Tr3的栅极，而晶体管Tr9的漏极电连接至输入端子IN。晶体管Tr9的栅极电连接至高压线LH3。高压线LH3电连接至输出允许晶体管Tr9执行导通/截止操作的脉冲信号的电源(未示出)。
图39C中，延迟元件3包括上述晶体管Tr9和晶体管Tr10。晶体管Tr10由沟道导电类型与晶体管Tr1等的沟道导电类型相同的晶体管(例如，n沟道MOS型TFT)构成。晶体管Tr10的栅极和源极电连接至晶体管Tr3的栅极，而晶体管Tr5的漏极电连接至输入端子IN。
在图39D中，延迟元件3包括上述晶体管Tr9和上述电容元件C4。
操作和效果
图40示出了根据任意一个变形例的倒相电路的操作实例。注意，图40示出了将图39D中示出的电路结构用作延迟元件3的情况下的波形。根据变形例的倒相电路的基本操作与图20～图25以及图28～图34中所示的相同。当输入电压Vin从高电平(Vdd1)切换(降低)至低电平(Vss)时和当输入电压Vin从低电平(Vss)切换(增加)至高电平(Vdd1)时，执行不同于图20～图25以及图28～图34中所示的操作。
当输入电压Vin从高电平(Vdd1)切换(降低)至低电平(Vss)时，晶体管Tr3和Tr4的栅极电压从电压Vdd1变成Vss。在根据第三和第四实施方式的倒相电路1和2中，该电压变化使得晶体管Tr5的源极电压通过电容元件C改变ΔV1，进一步使得晶体管Tr5的栅极电压通过电容元件C2和C1改变ΔV2。在这种情况下，因为晶体管Tr3的栅极电压Vg3从电压Vdd1降低至电压Vss，所以对晶体管Tr5的栅极施加了ΔV2的耦合量，结果，晶体管Tr3的导通电阻逐渐增大以减慢用于将晶体管Tr5的栅极充电至电压Vss的电压瞬变。换句话说，因为晶体管Tr3在施加耦合时从导通切换到截止，所以对晶体管Tr5的栅极施加了ΔV2的耦合量。
另一方面，在该变形例中，延迟元件3允许施加至输入端子IN的信号电压的波形具有如图41中所示的迟滞变换，从而向晶体管Tr3的栅极提供具有迟滞波形的信号电压。因此，与输入电压Vin被施加至晶体管Tr3的栅极的情况相比，延迟了晶体管Tr3的截止点(从导通切换到截止的点)。换句话说，在经电容元件C2施加耦合时，晶体管Tr3仍导通(参照图42)。因此，最终，允许施加至晶体管Tr5的栅极的耦合量(ΔV2)被降低至比现有技术中的小，并且允许增加晶体管Tr5的栅-源电压Vgs5。结果，允许增加倒相电路2的速度。
在该变形例中，即使在输入电压Vin从低电平(Vss)切换(增加)至高电平(Vdd1)的情况下，延迟元件3允许施加至输入端子IN的信号电压的波形具有如图41所示的迟滞变换，从而向晶体管Tr3的栅极提供具有迟滞波形的信号电压。因此，由于晶体管Tr3的截止点被延迟，所以晶体管Tr3在晶体管Tr1导通之后导通，并且存在在切换输出电压的状态下电流(直通电流)从高压线LH1流向低压线LL的可能性。然而，当考虑到晶体管Tr3导通的工作点以及施加至晶体管Tr3的栅极的信号电压的波形时，即使施加至晶体管Tr3的栅极的信号电压被延迟，晶体管Tr3导通的定时在图42中所示的上升沿处几乎不变化，另一方面，使晶体管Tr3截止的定时在下降沿处变化很大。因此，上述直通电流流动的时间段非常短，根据变形例的倒相电路的功耗与倒相电路1和2的功耗不会有很大差异。
在第三实施方式和第四实施方式中，由输入电压Vin的变化引起的耦合被施加至晶体管Tr5的源极和栅极，使得晶体管Tr5的栅-源电压Vgs5利用晶体管Tr5的源极和栅极之间的电压瞬变的差异而具有等于或高于晶体管Tr5的阈值电压Vth5的值。此时，输出端子OUT输出高压线LH1的电压作为输出电压Vout，但输出端子OUT的电压瞬变高度依赖于晶体管Tr2的栅-源电压Vgs2。换句话说，在晶体管Tr2的栅-源电压Vgs2快速增加的情况下，输出电压Vout快速上升，并且在晶体管Tr2的栅-源电压Vgs2逐渐增加的情况下，输出电压Vout逐渐上升。
因此，为了提高倒相电路1的速度，需要晶体管Tr2的栅-源电压Vgs2快速上升，作为实现此的方法，例如，考虑增大电容元件C2的电容。然而，在增大电容元件C2的电容的情况下，倒相电路所占用的区域增大。结果，例如，在包括具有更大电容的电容元件C2的倒相电路1被用于有机EL显示器中的扫描器等的情况下，在显示面板的外围部(框架)中倒相电路占用的区域增大，从而妨碍了框架区域的减小。此外，电容元件C2的电容的增大引起了在晶体管Tr2的源极(输出端子OUT)中的大于ΔV1的电压变化，从而引起了在晶体管Tr2的栅极中的比ΔV2更大的电压变化。结果，即使增大电容元件C2的电容，晶体管Tr2的栅-源电压Vgs2仍具有与ΔV1-ΔV2不会相差很大的值。因此，电容元件C2的电容的增大倒相电路1的速度提高帮助不是很大。
另一方面，在变形实例中，延迟元件3允许施加至输入端子IN的信号电压的波形具有如图41所示的迟滞变换，从而向晶体管Tr3的栅极提供具有迟滞波形的信号电压。因此，允许增大倒相电路的速度而不增大电容元件C2的电容。
在第三和第四实施方式及其变形例中，晶体管Tr1～Tr10由n沟道型TFT构成，但它们可由(例如)p沟道MOS型TFT来构成。然而，在这种情况下，当晶体管Tr1～Tr10从低电平切换(增加)至高电平时的瞬变响应与当晶体管Tr1～Tr10从高电平切换(降低)至低电平时的瞬变响应彼此相反。此外，高压线LH1由低压线LL1代替，高压线LH2由低压线LL2代替，并且低压线LL由高压线LH代替。
注意，在这种情况下，低压线LL1和LL2连接至输出低于高压线LH的电压的更低电压(恒定电压)的电源(未示出)。低压线LL1的电压在倒相电路1的驱动期间处于电压Vss1，并且低压线LL2的电压在倒相电路的驱动期间处于电压Vss2(≤Vss1-Vth2)。另一方面，高压线LH连接至输出高于低压线LL1和LL2的电压的电压(恒定电压)的电源(未示出)，并且高压线LH的电压在倒相电路的驱动期间处于电压Vdd(＞Vss1)。
第五实施方式
构造
图43示出了根据本发明第五实施方式的倒相电路1的整体结构的实例。倒相电路1从输出端子OUT输出具有与施加至输入端子IN的脉冲信号的信号波形(例如，参照图44中的部分(A))基本上倒相的信号波形的脉冲信号(例如，参照图44中的部分(B))。倒相电路1优选地形成在无定形硅或无定形氧化物半导体上，并包括具有相同的导电类型沟道的七个晶体管Tr1～Tr7。除上述七个晶体管Tr1～Tr7以外，倒相电路1还包括三个电容元件C1～C3、输入端子IN和输出端子OUT。换而言之，倒相电路1具有7Tr3C电路结构。
晶体管Tr1、Tr2、Tr3、Tr4、Tr5、Tr6和Tr7在本发明中分别对应于“第一晶体管”、“第二晶体管”、“第三晶体管”、“第四晶体管”、“第五晶体管”、“第六晶体管”和“第七晶体管”的具体实例。此外，电容元件C1、C2和C3在本发明中分别对应于“第一电容元件”、“第二电容元件”、和“第三电容元件”的具体实例。
晶体管Tr1～Tr7由均具有相同导电类型的沟道的薄膜晶体管(TFT)(例如，n沟道MOS(金属氧化物半导体)型薄膜晶体管(TFT))构成。晶体管Tr1例如响应于输入端子IN的电压(输入电压Vin)与低压线LL的电压(VL)之间的电位差Vgs1(与此对应的电位差)，建立或断开输出端子OUT与低压线LL之间的电连接。晶体管Tr1的栅极电连接至输入端子IN，并且晶体管Tr1的源极和漏极中的一个端子电连接至低压线LL，而晶体管Tr1未连接至低压线LL的另一端子电连接至输出端子OUT。晶体管Tr2响应于晶体管Tr7的源极和漏极的未连接至高压线LH的端子(端子A)的电压Vs7与输出端子OUT的电压(输出电压Vout)之间的电位差Vgs2(与此对应的电位差)，建立或断开高压线LH与输出端子OUT之间的电连接。晶体管Tr2的栅极电连接至晶体管Tr7的端子A。晶体管Tr2的源极和漏极的一个端子电连接至输出端子OUT，而晶体管Tr2的未连接至输出端子OUT的另一端子电连接至高压线LH。
晶体管Tr3响应于输入电压Vin与低压线LL的电压VL之间的电位差Vgs3(与此对应的电位差)，建立或断开晶体管Tr5的栅极与低压线LL之间的电连接。晶体管Tr3的栅极电连接至输入端子IN。晶体管Tr3的源极和漏极的一个端子电连接至低压线LL，而晶体管Tr3的未连接至低压线LL的另一端子电连接至晶体管Tr5的栅极。晶体管Tr4响应于输入电压Vin与低压线LL的电压VL之间的电位差Vgs4(与此对应的电位差)，建立或断开晶体管Tr5的源极和漏极中未连接至高压线LH的一个端子(端子F)和低压线LL之间的电连接。晶体管Tr4的栅极电连接至输入端子IN。晶体管Tr4的源极和漏极中的一个端子电连接至低压线LL，并且晶体管Tr4中未连接至低压线LL的另一端子电连接至晶体管Tr5的端子F。晶体管Tr5响应于电容元件C1的端子间的电压Vgs5(与此对应的电位差)，建立或断开高压线LH和端子F之间的电连接。晶体管Tr5的栅极电连接至晶体管Tr3的源极和漏极中未连接至低压线LL的端子。晶体管Tr5的源极和漏极的一个端子电连接至高压线LH。晶体管Tr5未连接至高压线LH的另一端子(端子F)电连接至晶体管Tr7栅极和晶体管Tr4的源极和漏极中未连接至低压线LL的端子。
晶体管Tr6响应于输入电压Vin与低压线LL的电压VL之间的电位差Vgs6(或者与此对应的电位差)，建立或断开晶体管Tr7的源极和漏极中未连接至高压线LH的端子(端子A)与低压线LL之间的电连接。晶体管Tr6的栅极电连接至输入端子IN。晶体管Tr6的源极和漏极中的一个端子电连接至低压线LL，而晶体管Tr6的未连接至低压线LL的另一端子电连接至晶体管Tr7的端子A。换而言之，晶体管Tr1、Tr3、Tr4、Tr6均连接至同一电压线(低压线LL)。因此，晶体管Tr1的靠近低压线LL侧的端子、晶体管Tr3的靠近低压线LL侧的端子、晶体管Tr4的靠近低压线LL侧的端子以及晶体管Tr6的靠近低压线LL侧的端子均具有相同的电位。晶体管Tr7响应于晶体管Tr5的源极和漏极中未连接至高压线LH的端子(端子F)的电压Vs5与晶体管Tr2的栅电压Vg2之间的电位差Vgs7(与此对应的电位差)，建立或断开高压线LH与晶体管Tr2的栅极之间的电连接。晶体管Tr7的栅极电连接至晶体管Tr5的端子F。晶体管Tr7的源极和漏极的一个端子电连接至晶体管Tr2的栅极，并且晶体管Tr7的未连接至晶体管Tr2的栅极的另一端子电连接至高压线LH。换而言之，晶体管Tr2、Tr5和Tr7均连接至同一电压线(高压线LH)。因此，晶体管Tr2的靠近高压线LH的端子、晶体管Tr5的靠近高压线LH的端子以及晶体管Tr7的靠近高压线LH的端子均具有相同的电位。
低压线LL在本发明中对应于“第一电压线”、“第三电压线”、“第四电压线”和“第六电压线”的具体实例。高压线LH在本发明中对应于“第二电压线”、“第五电压线”和“第七电压线”的具体实例。
高压线LH连接至输出高于低压线LH的电压VL的电压的电源(未示出)，并且高压线LH的电压VH在倒相电路1的驱动期间处于电压Vdd。电压Vdd具有与施加至输入端子IN的信号电压(输入电压Vin)的高电压相同的电压值。另一方面，低压线LL连接至输出低于高压线LH的电压VH的电压(恒定电压)的电源(未示出)，并且低压线LL的电压VL在倒相电路1的驱动期间处于Vss(＜Vdd)。
电容元件C1和C2串联插入在输入端子IN和晶体管Tr5的栅极之间。电容元件C1和C2之间的电连接点D电连接至晶体管Tr5的端子F。电容元件C1插入在靠近晶体管Tr5的栅极的一侧，而电容元件C2插入在靠近晶体管Tr1的栅极的一侧。电容元件C2的电容大于电容元件C1的电容。电容元件C1和C2的电容优选地满足下面的表达式(1)。如果电容元件C1和C2的电容满足表达式(1)，则在下文将描述的输入电压Vin的下降沿处，允许晶体管Tr5的栅-源电压达到或超过晶体管Tr5的阈值Vth5，从而允许晶体管Tr5导通。结果，允许输出电压Vout从低电平切换至高电平。
C2(Vdd-Vss)/(C1+C2)＞Vth5    …(1)
在该情况下，包括电容元件C1和C2的电路部件构成了倒相电路1中的控制元件10。例如，如图43所示，控制元件10包括电连接至输入端子IN的端子P1、电连接至晶体管Tr5的端子F的端子P2以及电连接至晶体管Tr5的栅极的端子P3。
端子P1、P2和P3在本发明中分别对应于“第二端子”、“第三端子”和“第四端子”的具体实例。
例如，当将下降沿电压施加至端子P1时，控制元件10允许端子P2的电压瞬变慢于端子P3的电压瞬变。更具体地，当将下降沿电压施加至输入端子IN时，控制元件10允许晶体管Tr5的源极的电压瞬变慢于晶体管Tr5的栅极的电压瞬变。应当注意，将通过倒相电路1的操作的以下描述来说明控制元件10的操作。晶体管Tr5的源极在本发明中对应于“第一端子”的具体实例。
操作
接下来，以下将参照图45～图80来描述倒相电路1的操作的实例。图45是示出了倒相电路1的操作的实例的波形图。图46至图51是顺序示出了倒相电路1的操作实例的电路图。
首先，当输入电压Vin处于高电平(Vdd)时，晶体管Tr1、Tr3、Tr4和Tr6均导通。因此，晶体管Tr2、Tr5和Tr7的栅极电压Vg2、Vg5和Vg7以及晶体管Tr2、Tr5和Tr7的源极电压Vs2、Vs5和Vs7被充电至低压线LL的电压VL(＝Vss)(参照图45和图46)。因此，晶体管Tr2、Tr5和Tr7截止(处于晶体管Tr2、Tr5和Tr7分别在电压Vgs2、Vgs5和Vgs7＝0V处截止的情况)，并且提取电压Vss作为输出电压Vout。此时，电容元件C2被充电至Vdd-Vss的电压。
接下来，当输入电压Vin从高电平(Vdd)切换(降低)为低电平(Vss)时，晶体管Tr1、Tr3、Tr4和Tr6的栅极电压Vg1、Vg3、Vg4和Vg6从电压Vdd切换(降低)为电压Vss(参照图45和图47)。因此，晶体管Tr1的栅极电压Vg1的变化通过电容元件C2传递至晶体管Tr7的栅极，以使晶体管Tr7的栅极电压Vg7改变(降低)ΔV1′。此外，晶体管Tr1的栅极电压Vg1的变化通过电容元件C1和C2也传递至晶体管Tr5的栅极，以使晶体管Tr5的栅极电压Vg5改变(降低)ΔV2′。然而，此时，晶体管Tr1、Tr3、Tr4和Tr6均是导通的。因此，电流从低压线LL流至晶体管Tr2、Tr5和Tr7的源极和栅极，从而将晶体管Tr2、Tr5和Tr7的源极和栅极充电至电压Vss。
在这种情况下，随着晶体管Tr1、Tr3、Tr4和Tr6的栅极电压从电压Vdd切换(降低)为电压Vss，晶体管Tr1、Tr3、Tr4和Tr6的导通电阻逐渐增大，以增加将晶体管Tr2、Tr5和Tr7的源极和栅极充电至低压线LL的电压VL所需要的时间。
此外，当将晶体管Tr5的源极处的全电容和晶体管Tr5的栅极处的全电容彼此相比较时，电容元件C1和C2并联连接至晶体管Tr5的源极，并且电容元件C1和C2均串联连接至晶体管Tr5的栅极。因此，晶体管Tr5的源极的电压瞬变慢于晶体管Tr5的栅极的电压瞬变。结果，将晶体管Tr5的源极充电至低压线LL的电压VL所需要的时间大于将晶体管Tr5的栅极充电至低压线LL的电压VL所需要的时间。
此外，在输入电压Vin处于或超过电压Vss+Vth3，并进一步处于或超过电压Vss+Vth4的情况下，晶体管Tr3和Tr4工作在线性区域内。应当注意，Vth3为晶体管Tr3的阈值电压，而Vth4为晶体管Tr4的阈值电压。另一方面，在输入电压Vin小于电压Vss+Vth3，并且进一步在小于电压Vss+Vth4的情况下，晶体管Tr3和Tr4工作在饱和区域内。因此，尽管图47中所示的电流流过晶体管Tr5的源极和栅极，但不允许晶体管Tr3和Tr4的每一个端子充电至电压Vss。
当输入电压Vin从电压Vdd切换至电压Vss时，最终，晶体管Tr5的栅-源电压Vgs5变为电压ΔV1-ΔV2(参照图45和图48)。此时，当晶体管Tr5的栅-源电压Vgs5超过晶体管Tr5的阈值电压Vth5时，晶体管Tr5导通，并且电流开始从高压线LH流动。
当晶体管Tr5导通时，通过晶体管Tr4和晶体管Tr5来增加晶体管Tr5的源极电压Vs5。此外，由于电容元件C1连接在晶体管Tr5的栅极和源极之间，从而形成了自举，并且晶体管Tr5的栅极电压Vg5随着晶体管Tr5的源极电压Vs5的增加而增加。此后，当晶体管的源极电压Vs5和栅极电压Vg5达到或超过电压Vss-Vth3，进一步达到或超过Vss-Vth4时，晶体管Tr3和Tr4截止，并且仅通过晶体管Tr5来增加晶体管Tr5的源极电压Vs5和栅极电压Vg5。
在过去一段时间之后，当晶体管Tr5的源极电压Vs5(晶体管Tr7的栅极电压Vg7)达到或超过电压Vss+Vth7时，晶体管Tr7导通，从而电流开始流过晶体管Tr7(参照图45和图49)。应当注意，Vth7是晶体管Tr7的阈值电压。结果，晶体管Tr7的源极电压Vs7(晶体管Tr2的栅极电压Vg2)从电压Vss逐渐增大。
现在，将在下文考虑晶体管Tr2的栅极电压Vg2和源极电压Vs2。电容元件C3连接在晶体管Tr2的栅极和源极之间。电容元件C3引起自举，从而晶体管Tr2的源极电压Vs2和栅极电压Vg2彼此相应改变。晶体管Tr2的栅极电压Vg2通过来自晶体管Tr7的电流和晶体管Tr2的源极电压Vs2而增大。因此，与晶体管Tr2的栅极电压Vg2仅通过经由晶体管Tr2的电流来增大的情况相比较，晶体管Tr2的栅极的电压瞬变更快。结果，晶体管Tr2的栅-源电压Vgs2逐渐增大。
此时，由于晶体管Tr5是导通的，所以晶体管Tr7的栅极电压Vg7并不跟随晶体管Tr7的源极电压Vs7的增加，而最终变为高压线LH的电压VH(＝Vdd)。因此，来自晶体管Tr7的电流随着晶体管Tr2的栅极电压Vg2(晶体管Tr7的源极电压Vs7)的增大而减小。当考虑到晶体管Tr7的栅-源电压Vgs7达到晶体管Tr7的阈值电压Vth7的情况时，从高压线LH流出的电流减小至极小的量，通过经由晶体管Tr7的电流而几乎不改变晶体管Tr2的栅极电压Vg2。然而，此时，由于晶体管Tr2是导通的，并且晶体管Tr2的源极电压Vs2增大，所以晶体管Tr2的栅极电压Vg2通过自举操作而一直增大。结果，晶体管Tr7完全截止。此时，在晶体管Tr2的栅-源电压Vgs2为电压ΔVx的情况下，当电压ΔVx大于晶体管Tr2的阈值电压Vth2时，晶体管Tr2的栅极电压Vg2和源极电压Vs2即使在晶体管Tr7截止后仍持续增大，最终，将高压线LH的电压VH(＝Vdd)作为电压Vout(参照图45和图50)。
然后，在过去另一时间段之后，输入电压Vin从低电平(Vss)切换(增加)至高电平(Vdd)(参照图45和图51)。此时，在输入电压Vin低于电压Vss+Vth3，并且进一步低于电压Vss+Vth4的阶段，晶体管Tr3和Tr4是截止的。因此，将经由电容元件C1和C2的耦合施加至晶体管Tr5的源极和栅极，以增大晶体管Tr5的源极电压Vs5和栅极电压Vg5。此后，当输入电压Vin达到或超过电压Vss+Vth1、Vss+Vth3、Vss+Vth6和Vss+Vth4时，晶体管Tr1、Tr3、Tr4和Tr6导通。因此，电流流向晶体管Tr2的源极(输出端子OUT)和栅极以及晶体管Tr5的源极和栅极，以将晶体管Tr2的源极(输出端子OUT)和栅极以及晶体管Tr5的源极和栅极充电至电压Vss。
在这种情况下，随着晶体管Tr1、Tr3、Tr4和Tr6的栅极电压Vg1、Vg3、Vg4和Vg6从电压Vss切换(增大)至电压Vdd时，晶体管Tr1、Tr3、Tr4和Tr6的导通电阻逐渐减小，以相对减少将晶体管Tr2和Tr5的源极和栅极充电至低压线LL的电压VL所需要的时间。最终，晶体管Tr2的源极电压Vs2以及晶体管Tr5的源极电压Vs5和栅极电压Vg5达到电压Vss，从而输出端子输出电压Vss(参照图45和图46)。
如上所述，根据第五实施方式的倒相电路1从输出端子OUT输出具有与施加至输入端子IN的脉冲信号的信号波形(例如，参照图44中的部分(A))基本上倒相的信号波形的脉冲信号(例如，参照图44中的部分(B))。
效果
图83中示出的现有技术中的倒相电路200具有(例如)单沟道型电路结构，其中，两个n沟道MOS型晶体管Tr1和Tr2彼此串联连接。在倒相电路200中，例如，如图84所示，当输入电压Vin处于电压Vss时，输出电压Vout并不处于电压Vdd，而是处于电压Vdd-Vth2。换而言之，输出电压Vout包括晶体管Tr2的阈值电压Vth2，并且输出电压Vout很大程度上受到晶体管Tr2的阈值电压Vth2的变化的影响。
因此，例如，如图85中的倒相电路300所示，考虑将晶体管Tr2的栅极和漏极彼此电隔离，并将栅极连接至施加了高于漏极的电压Vdd的电压Vdd2(≥Vdd+Vth2)的高压线LH2。此外，例如，考虑了由图86中的倒相电路400表示的自举型电路结构。
然而，在图83、图85和图86的任一个电路中，即使在输入电压Vin处于高电平，即，即使在输出电压Vout处于低电平的情况下，电流(直通电流)仍从高压线LH经晶体管Tr1和Tr2流至低压线LL。结果，增大了倒相电路中的功耗。此外，在图83、图85和图86的电路中，例如，如图84中的部分(B)的虚线圈起的点所示，当输入电压Vin处于电压Vdd时，输出电压Vout不处于电压Vss，并且输出电压Vout的峰值发生改变。因此，例如，在倒相电路用在有源矩阵有机EL显示器的扫描器中的情况下，驱动晶体管中的阈值校正或迁移率校正以各像素电路而变化，从而导致亮度的变化。
另一方面，在根据第五实施方式的倒相电路1中，响应于输入电压Vin与低压线LL的电压VL之间的电位差来执行导通/截止操作的晶体管Tr1、Tr3、Tr4和Tr6设置在晶体管Tr5的栅极与低压线LL之间、晶体管Tr7的栅极与低压线LL之间、晶体管Tr2的栅极与低压线LL之间以及晶体管Tr2的源极与低压线LL之间。因此，当晶体管Tr1、Tr3、Tr4和Tr6的栅极电压从高电平(Vdd)切换(降低)为低电平(Vss)时，晶体管Tr1、Tr3、Tr4和Tr6的导通电阻逐渐增大，以增加将晶体管Tr2、Tr5和Tr7的栅极和源极充电至低压线LL的电压VL所需要的时间。此外，当晶体管Tr1、Tr3、Tr4和Tr6的栅极电压从低电平(Vss)切换(增大)为高电平(Vdd)时，晶体管Tr1、Tr3、Tr4和Tr6的导通电阻逐渐减小，以减少将晶体管Tr2、Tr5和Tr7的栅极和源极充电至低压线LL的电压VL所需要的时间。此外，在本发明的实施方式中，彼此串联连接的电容元件C1和电容元件C2插入在输入端子IN与晶体管Tr5的栅极之间。此外，晶体管Tr5的源极电连接在电容元件C1和电容元件C2之间。因此，电容元件C1和电容元件C2并联连接至晶体管Tr5的源极，而串联连接至晶体管Tr5的栅极。结果，晶体管Tr5的源极的电压瞬变慢于晶体管Tr5的栅极的电压瞬变。因此，当晶体管Tr3、晶体管Tr4、晶体管Tr6和晶体管Tr1的栅极电压从高电平(Vdd)切换(降低)至低电平(Vss)时，晶体管Tr5的栅-源电压Vgs5超过晶体管Tr5的阈值电压Vth5，从而晶体管Tr5导通，在此之后，晶体管Tr4立即截止。此时，在晶体管Tr7导通的同时，晶体管Tr4截止，并且在晶体管Tr2导通的同时，晶体管Tr6截止，此后，晶体管Tr7截止。结果，输出电压Vout变为高压线LH的电压。此外，晶体管Tr3、晶体管Tr4、晶体管Tr6和晶体管Tr1的栅极电压从低电平(Vss)切换(增大)至高电平(Vdd)，晶体管Tr3、晶体管Tr4和晶体管Tr6导通，并在此之后，晶体管Tr5立即截止。此时，晶体管Tr2截止的同时，晶体管Tr1导通，因此，输出电压变为低压线的电压VL。
因此，在根据第五实施方式的倒相电路1中，几乎消除了晶体管Tr1和晶体管Tr2同时导通的时间段、晶体管Tr4和晶体管Tr5同时导通的时间段或者晶体管Tr6和晶体管Tr7同时导通的时间段。因此，在高压线LH和低压线LL之间经由晶体管Tr1和晶体管Tr2、经由晶体管Tr4和晶体管Tr5、经由晶体管Tr6和晶体管Tr7几乎没有电流(直通电路)流动。结果，允许降低功耗。此外，当晶体管Tr1、Tr3、Tr4和Tr6的栅极电压从高电平(Vdd)切换(降低)至低电平(Vss)时，输出电压Vout变为高压下LH的电压，而当晶体管Tr1、Tr3、Tr4和Tr6的栅极电压从低电平(Vss)切换至高电平(Vdd)时，输出电压Vout变为低压线LL的电压。因此，允许消除输出电压Vout的变化。结果，例如，允许降低驱动晶体管中的阈值校正和迁移率校正从一个像素电路至另一像素电路的变化，从而允许降低亮度从一个像素至另一像素的变化。
此外，在第五实施方式中，电容元件C1和C2直接连接至输出端子OUT，因此，施加至晶体管Tr5的栅极和源极的耦合量不会受到输出级中的寄生电容的影响。因此，允许增加晶体管Tr5的栅-源电压Vgs5，并且相应地允许提高倒相电路1的速度。
此外，在第五实施方式中，在倒相电路1中，仅在低电压侧设置了一条共用电压线以及仅在高电压侧设置了一条共用电压，并且作为高压侧的电压线的高压线LH的电压具有与在倒相电路1的驱动期间施加至输入端子IN的信号电压(输入电压Vin)的高电压相同的电压值(Vdd)。因此，倒相电路1仅需要具有与如图83、图85和图86所示的现有技术中的倒相电路同样的耐压性(resistance to pressure)，并且不需要增大倒相电路1的耐压性。因此，在倒相电路1中不需要使用具有高耐压性的元件，并且不存在由于耐压性的缺陷而导致良品率下降，因此，允许保持较低的制造成本。
此外，在第五实施方式中，倒相电路1包括最小数目的电压线，如上所述，允许在不增大电容元件C2的电容的情况下提高倒相电路1的速度。因此，例如，在倒相电路1用于有源矩阵有机EL显示器中的扫描器等的情况下，允许减小显示面板的外围部(框架)中倒相电路1所占据的区域，从而实现框架区域的减小。
第六实施方式
图52示出了根据本发明第六实施方式的倒相电路2的整体结构的实例。如根据第五实施方式的倒相电路1的情况中那样，倒相电路2从输出端子OUT输出具有与施加至输入端子IN的脉冲信号的信号波形(例如，参照图44中的部分(A))基本上倒相的信号波形的脉冲信号(例如，参照图44中部分(B))。倒相电路2的构造与根据本发明第五实施方式的倒相电路1的构造不同之处在于增大电容元件C3的电容并且在输出端子OUT与低压线LL之间设置辅助电容Csub。下文中，首先，将描述可能在根据第五实施方式的倒相电路1中发生的问题，此后，将描述根据第六实施方式的倒相电路2的特性。注意，辅助电容Csub在本发明中对应于“第四电容元件”的具体实例。
问题
根据本发明第五实施方式的倒相电路1的晶体管Tr2的栅极电压Vg2和源极电压Vs2(输出端子Vout)考虑如下。如上所述，晶体管Tr2的栅极电源Vg2通过来自晶体管Tr7的电流和经由电容元件C3的晶体管Tr2的源极电压Vs2增大而增大。此时，由于来自晶体管Tr7的电流随着晶体管Tr2的栅极电压Vg2的增大而减小时，所以在晶体管Tr7截止之后，晶体管Tr2的栅极电压Vg2仅通过晶体管Tr2的源极电压Vs2的增大而增大。在倒相电路1中，在晶体管Tr2的栅极中存在图53中所示的寄生电容Cgs2和Cgd2。因此，晶体管Tr2的栅极电压Vg2的变化量ΔVg以数学表达式1中所示的恒定比率g而相对于晶体管Tr2的源极电压Vs2的变化量ΔVs改变。比值g被称作自举增益。
数学表达式1
ΔV g = C 3 + C gs 2 C 3 + C gs 2 + C gd 2 + C gs 7 + C gd 6 ΔV s = g ΔV s
为了提高倒相电路1的速度，通常，增大输出输出电压Vout的晶体管Tr1和Tr2的尺寸。在增大晶体管Tr1的尺寸的情况下，当输入电压Vin从低电平(Vss)切换(增大)至高电平(Vdd)时，允许很大的电流在晶体管Tr1的栅极与源极之间流动。因此，当增大晶体管Tr1的尺寸时，输出电压Vout的下降沿瞬变的速度也增大。
接下来，下文将考虑增大晶体管Tr2的尺寸的情况。晶体管Tr2不直接通过输入电压进行操作，晶体管Tr2通过来自晶体管Tr7的电流进行操作。当晶体管Tr2的栅极电压Vg2通过晶体管Tr7而增大时，如图54所示，耦合通过晶体管Tr2的栅极与源极之间的电容Cgs2而被施加至输出端子Vout。耦合量(变化量ΔVs)如数学表达式2中所示。
数学表达式2
ΔV s = C 3 + C gs 2 C 3 + C gs 2 + C gd 1 + C out ΔV g = β ΔV g
变化量ΔVs与变化量ΔVg的比率β被称作“输入增益”。注意，在图54中，示出了在输出端子OUT与低压线LL之间产生寄生电容Cout的状态。
在晶体管Tr2的栅-源电压Vgs2通过晶体管Tr7而超过其阈值电压Vth2的情况下，电流从晶体管Tr2流出，以增大输出电压Vout。在晶体管Tr2的尺寸大的情况下，晶体管Tr2的电流驱动性能高。因此，当晶体管Tr2的栅-源电压Vgs2达到电压Vth2+Va时，晶体管Tr2的源极电压Vs2开始升高。由于晶体管Tr2的尺寸大，所以电压Va具有较小值。此时，晶体管Tr2的源极电压Vs2的每单位时间的变化量(图55中所示的曲线的斜率)相对于晶体管Tr2的栅极电压Vg2的每单位时间的变化量较大，晶体管Tr2的栅-源电压Vgs2随着时间而减小。此外，当晶体管Tr2的栅极电压Vg2接近电压Vdd-Vth7时，晶体管Tr2允许其栅极电压Vg2和源极电压Vs2通过经由晶体管Tr2的电流而增大。此时，晶体管Tr2的栅-源电压Vgs2通过自举增益g而逐渐减小得越来越多。
因此，在电压Va具有较小值并且自举增益g很小的情况下，最终，在晶体管Tr2的源极电压Vs2达到电压Vdd之前，晶体管Tr2的栅-源电压Vgs2达到晶体管Tr2的阈值电压Vth2。因此，不允许晶体管Tr2的源极电压Vs2再增大。结果，不允许晶体管Tr2输出电压Vdd。
为了解决该问题，考虑增大电容元件C3的电容，以增大自举增益g。然而，在这种情况下，输入增益增大。当输入增益增大时，如图56所示，在晶体管Tr2的栅-源电压Vgs2等于或小于晶体管Tr2的阈值电压Vth2时，源极电位Vs2响应于晶体管Tr2的栅极电压Vg2的改变而显著增大。因此，晶体管Tr2的源极电位Vs2开始较早增大。结果，晶体管Tr2的源极电压Vs2在晶体管Tr2的栅极电压Vg2的变化不是很大点开始增加，并且晶体管Tr2执行阈值校正。换而言之，晶体管Tr2的源极电压Vs2的变化量大于栅极电压Vg2的变化量，从而晶体管Tr2的栅-源电压Vgs2逐渐减小，从而最终达到阈值电压Vth2。因此，同样在这种情况下，不允许晶体管Tr2输出电压Vdd。
倒相电路2
另一方面，在根据第六实施方式的倒相电路2中，增大电容元件C3的电容，并且在输出端子OUT和低压线LL之间进一步设置有辅助电容Csub。
在设置辅助电容Csub的情况下，如由数学表达式3所示，自举增益g不受到辅助电容Csub的影响。另一方面，如由数学表达式4所示，由于辅助电容Csub处于分母中，因此输入增益β通过辅助电容Csub而减小。
数学表达式3
g = C 3 + C gs 2 C 3 + C gs 2 + C gd 2 + C gs 7 + C gd 6
数学表达式4
β = C 3 + C gs 2 C 3 + C gs 2 + C gd 1 + C out + C sub
接下来，考虑在倒相电路2中增大晶体管Tr2的尺寸的情况。当辅助电容Csub设置在输出端子OUT与低压线LL之间时，如图57所示，晶体管Tr2的源极电压Vs2开始增大的点被延迟。此时，开始增大的栅-源电压Vgs2具有值Vth2+Vb。
在这种情况下，由于比较了存在辅助电容Csub的情况和不存在辅助电容Csub的情况，确定了Vb＞Va，所以，即使有同样大小的电流流动，晶体管Tr2的源极电压Vs2的变化量在存在辅助电容Csub的情况下也较小。这是因为在不存在辅助电容Csub的情况下，为了获得与存在辅助电容Csub的情况中相同的源极电压Vs2的变化量，需要增大晶体管Tr2的栅-源电压Vgs2。
因此，在倒相电路2中，延迟了源极电压Vs2开始增大的点，从而增大了电压Vb的值。因此，即使晶体管Tr2的栅-源电压Vgs2通过来自晶体管Tr2的电流或自举增益g而降低，最终，允许晶体管Tr2的栅-源电压Vgs2保持在高于其阈值电压Vth2的值。结果，允许晶体管Tr2输出电压Vdd。
第五实施方式和第六实施方式的变形例
在第六实施方式中，例如，如图58所示，可以去除电容元件C3。在这种情况下，在晶体管Tr2的栅极和源极之间存在寄生电容Cgs2，并且存在利用寄生电容Cgs2的自举增益。因此，允许通过设置辅助电容Csub来增大晶体管Tr2的栅-源电压Vgs2。结果，当输入电压Vin从低电平(Vss)切换(增大)至高电平(Vdd)时，允许提取电压Vdd作为输出电压Vout。
此外，在第六实施方式中，如图59中的倒相电路4所示，去除了晶体管Tr3和Tr5以及电容元件C1和C2，而可以设置晶体管Tr8和Tr9以及电容元件C4来替代它们。倒相电路4将由电容元件C4保持的电荷输入至晶体管Tr7的栅极，以增大晶体管Tr2的栅极电压Vg2，然后输出电压Vdd作为输出电压Vout。
晶体管Tr8和Tr9由具有相同的导电类型沟道的薄膜晶体管(TFT)(例如，n沟道MOS型TFT)构成。晶体管Tr8例如响应于施加至输入端子AZ1的电压和端子E的电压之间的电位差Vgs8(或者与此对应的电位差)，建立或断开高压线LH与电容元件C4未连接至低压线LL的一个端子(端子E)之间的电连接。晶体管Tr8的栅极电连接至输入端子AZ1，并且晶体管Tr8的源极和漏极的一个端子电连接至高压线LH，而晶体管Tr8的未连接至高压线LH的另一端子电连接至电容元件C4的端子E。晶体管Tr9例如响应于施加至输入端子AZ2的电压与晶体管Tr8的源极的电压Vs8(端子E的电压)之间的电位差Vgs9(或与此对应的电位差)，建立或断开晶体管Tr8的源极(端子E)和晶体管Tr7的栅极之间的电连接。晶体管Tr9的栅极电连接至输入端子AZ2。晶体管Tr9的源极和漏极的一个端子电连接至晶体管Tr8的源极(端子E)，晶体管Tr9的未连接至端子E的另一端子电连接至晶体管Tr7的栅极。
例如，将图60中的部分(B)所示的脉冲信号施加至输入端子AZ1。例如，如图60中的部分(C)所示，将相位与施加至输入端子AZ1的脉冲信号的相位相反的脉冲信号施加至输入端子AZ2。因此，允许将电压Vdd提取作为输出电压Vout。
此外，在第五实施方式和第六实施方式中，例如，如图61、图62和图63所示，可以在输入端子IN与晶体管Tr3的栅极之间设置延迟元件3。
延迟元件3向晶体管Tr3的栅极输入波形等同于施加至输入端子IN的信号电压的延迟电压波形的电压。例如，延迟元件3向晶体管Tr3的栅极输入下降沿慢于施加至输入端子IN的信号电压的电压波形的下降沿的电压。注意，延迟元件3不仅允许电压波形的下降沿而且允许电压波形的上升沿慢于施加至输入端子IN的信号电压的电压波形。然而，在这种情况下，延迟元件3延迟施加至输入端子IN的信号电压的电压波形，以使其下降沿慢于其上升沿。
延迟元件3具有图64A～图64D中所示的任一电路结构。在图64A中，延迟元件3包括电容元件C5。电容元件C5的一端电连接至晶体管Tr3的栅极，而电容元件C5的另一端电连接至低压线LL。
在图64B中，延迟元件3包括晶体管Tr10。晶体管Tr10由具有与晶体管Tr1等相同的导电类型沟道的晶体管(例如，n沟道MOS型TFT)构成。晶体管Tr10的源极电连接至晶体管Tr3的栅极，而晶体管Tr10的漏极电连接至输入端子IN。晶体管Tr10的栅极电连接至高压线LH3。高压线LH3电连接至输出允许晶体管Tr10执行导通/截止操作的脉冲信号的电源(未示出)。
在图64C中，延迟元件3包括上述的晶体管Tr10和晶体管Tr11。晶体管Tr11由沟道导电类型与晶体管Tr1的沟道导电类型相同的晶体管(例如，n沟道MOS型TFT)构成。晶体管Tr11的栅极和源极电连接至晶体管Tr3的栅极，而晶体管Tr11的漏极电连接至输入端子IN。
在图64D中，延迟元件3包括上述晶体管Tr10和上述电容元件C5。
操作和效果
图65示出了根据任一变形例的倒相电路的操作的实例。注意，图65示出了在使用图64D中所示的电路结构作为延迟元件3的情况下的波形。根据变形例的倒相电路的基本操作与图45～图50中所示的基本操作相同。当输入电压Vin从高电平(Vdd)切换(降低)至低电平(Vss)时以及当输入电压Vin从低电平(Vss)切换(增大)至高电平(Vdd)时，执行不同于图45～图50中所示的操作。
当输入电压Vin从高电平(Vdd)切换(减小)至低电平(Vss)时，晶体管Tr3和Tr4的栅极电压从电压Vdd变为电压Vss。在根据第五实施方式和第六实施方式的倒相电路1和2中，该电压变化通过电容元件C2而在晶体管Tr5的源极中引起ΔV1的电压变化，并进一步通过电容元件C1和C2在晶体管Tr5的栅极引起ΔV2的电压变化。在这种情况下，由于晶体管Tr3的栅极电压Vg3从电压Vdd减至电压Vss，所以ΔV2的耦合量被施加至晶体管Tr5的栅极，结果，晶体管Tr3的导通电阻逐渐增大，以减慢将晶体管Tr5的栅极充电至电压Vss的电压瞬变。换而言之，由于晶体管Tr3在施加耦合时从导通切换至截止，因此ΔV2的耦合量被施加至晶体管Tr5的栅极。
另一方面，在变形例中，延迟元件3允许施加至输入端子IN的信号电压的波形具有图66中所示的迟滞变换(dull transition)，从而将具有迟滞波形的信号电压提供给晶体管Tr3的栅极。因此，与将输入电压Vin施加至晶体管Tr3的栅极的情况相比较，延迟了晶体管Tr3的截止点(从导通切换至截止的点)。换而言之，晶体管Tr3在通过电容元件C2施加耦合时仍是导通的(参照图67)。因此，最终，允许施加至晶体管Tr5的栅极的耦合量(ΔV2)降低至小于现有技术中的耦合量，并且允许晶体管Tr5的栅-源电压Vgs5增加。结果，允许提高倒相电路的速度。
在变形例中，即使在输入电压Vin从低电平(Vss)切换(增大)至高电平(Vdd)的情况下，延迟元件3允许施加至输入端子IN的信号电压的波形具有图66中所示的迟滞变换，从而将具有迟滞波形的信号电压提供至晶体管Tr3的栅极。因此，延迟了晶体管Tr3的截止点，晶体管Tr3在晶体管Tr1导通之后导通，并存在在切换输出电压Vout的状态下电流(直通电流)从高压线LH流至低压线LL的可能性。然而，当考虑到晶体管Tr3导通的操作点和施加至晶体管Tr3的栅极的信号电压的波形时，即使施加至晶体管Tr3的栅极的信号电压被延迟，在图67中所示的上升沿处晶体管Tr3导通的时间几乎未变，而另一方面，下降沿处晶体管Tr3截止的时间变化很大。因此，上述直通电流流流动的时间极短，因此根据变形例的倒相电路的功耗与倒相电路1和2的功耗差别不是很大。
在第五实施方式和第六实施方式中，由输入电压Vin的变化所引起的耦合被施加至晶体管Tr5的源极和栅极，以使晶体管Tr5的栅-源电压Vgs5通过利用晶体管Tr5的源极和栅极之间的电压瞬变的差而具有等于或大于晶体管Tr5的阈值电压Vth5。此时，输出端子OUT输出高压线LH的电压作为输出电压Vout，但输出端子OUT的电压瞬变高度依赖于晶体管Tr2的栅-源电压Vgs2。换而言之，在晶体管Tr2的栅-源电压Vgs2迅速增大的情况下，输出电压Vout迅速地增大，而在晶体管Tr2的栅-源电压Vgs2逐渐增大的情况下，输出电压Vout逐渐增大。
因此，为了提高倒相电路的速度，需要晶体管Tr2的栅-源电压Vgs2迅速上升，作为执行此的一种方法，例如，考虑增大电容元件C2的电容。然而，在增大电容元件C2的电容的情况下，倒相电路所占用的区域增大。结果，例如，在包括具有更大电容的电容元件C2的倒相电路被用于有机EL显示器中的扫描器等的情况下，会增加显示面板外围部(框架)中由由倒相电路占用的面积，从而妨碍了框架区域的减小。此外，电容元件C2的电容的增加引起了晶体管Tr2的源极(输出端子OUT)中的大于ΔV1的电压变化，从而引起了在晶体管Tr2的栅极中比ΔV2更大的电压变化。结果，即使增大了电容元件C2的电容，晶体管Tr2的栅-源电压Vgs2仍具有与ΔV1-ΔV2相差不大的值。因此，电容元件C2的电容的增加对倒相电路1的速度的提高并非有很大作用。
另一方面，在变形例中，延迟元件3允许施加至输入端子IN的信号电压的波形具有图66中所示的迟滞变换，从而向晶体管Tr3的栅极提供具有迟滞波形的信号电压。因此，允许在不增大电容元件C2的电容的情况下提高倒相电路的速度。
此外，在第五实施方式和第六实施方式及其变形例中，晶体管Tr1至Tr11由n沟道MOS型TFT构成，但它们也可以例如由p沟道MOS型TFT构成。然而，在这种情况下，高压线LH由低压线LL代替，而低压线LL由高压线LH代替，此外，当晶体管Tr1至Tr11低电平切换(增大)至高电平的瞬变响应和当晶体管Tr1至Tr11从高电平切换(减小)至低电平的瞬变响应彼此相反。
第七实施方式
构造
图68示出了根据本发明第七实施方式的倒相电路5的整体结构的实例。图69示出了图68中倒相电路5的输入/输出信号波形的实例。倒相电路5从输出端子OUT输出具有与施加至输入端子IN的脉冲信号的信号波形(例如，参照图69中的部分(A))基本上倒相的信号波形的脉冲信号(例如，参照图69中的部分(D))。倒相电路5优选地形成在无定形硅或无定形氧化物半导体上，并包括七个晶体管Tr1～Tr7，每个晶体管均具有相同导电类型的沟道。而且，除了七个晶体管Tr1～Tr7之外，倒相电路5还包括两个电容元件C1和C2、三个输入端子IN1～IN3以及输出端子OUT。换而言之，倒相电路5具有7Tr2C电路结构。
晶体管Tr1、Tr2、Tr3、Tr4、Tr5、Tr6以及Tr7分别对应于本发明中“第一晶体管”、“第二晶体管”、“第三晶体管”、“第四晶体管”、“第五晶体管”、“第六晶体管”以及“第七晶体管”的具体实例。此外，电容元件C1和C2分别对应于本发明中“第一电容元件”和“第二电容元件”的具体实例。
晶体管Tr1～Tr7由例如n沟道MOS(金属氧化物半导体)型薄膜晶体管(TFT)构成。晶体管Tr1响应于例如输入端子IN1的电压(输入电压Vin1)与低压线L1的电压之间的电位差(或与此对应的电位差)，建立或断开输出端子OUT与低压线L1之间的电连接。晶体管Tr1的栅极电连接至输入端子IN1。晶体管Tr1的源极和漏极中的一个端子电连接至低压线L1，晶体管Tr1的未连接至低压线L1的另一个端子电连接至输出端子OUT。
晶体管Tr2响应于晶体管Tr2的栅极电压Vg2与输出端子OUT的电压(输出电压Vout)之间的电位差(或与此对应的电位差)，建立或断开高压线L2与输出端子OUT之间的电连接。晶体管Tr2的栅极电连接至晶体管Tr6的源极和漏极中的一个端子。晶体管Tr2的源极和漏极中的一个端子电连接至输出端子OUT，晶体管Tr2的未连接至输出端子OUT的另一个端子电连接至高压线L2。
晶体管Tr3响应于输入端子IN2的电压(输入电压Vin2)与低压线L1之间的电位差(或与此对应的电位差)，建立或断开晶体管Tr5的栅极与低压线L1之间的电连接。晶体管Tr3的栅极电连接至输入端子IN2。晶体管Tr3的源极和漏极中的一个端子电连接至低压线L1，晶体管Tr3的未连接至低压线L1的另一个端子电连接至晶体管Tr5的栅极。
晶体管Tr4响应于输入电压Vin2与低压线L1之间的电位差(或与此对应的电位差)，建立或断开晶体管Tr5的源极和漏极中的一个端子(端子B)与低压线L1之间的电连接。晶体管Tr4的栅极电连接至输入端子IN2。晶体管Tr4的源极和漏极中的一个端子电连接至低压线L1，晶体管Tr4的未连接至低压线L1的另一个端子电连接至晶体管Tr5的端子B。
晶体管Tr5响应于晶体管Tr5的栅极电压Vg5与端子B的电压之间的电压差(或与此对应的电位差)，建立或断开高压线L3与端子B之间的电连接。晶体管Tr5的栅极电连接至晶体管Tr3的未连接至低压线L1的端子。晶体管Tr5的端子B电连接至晶体管Tr4的未连接至低压线L1的端子，晶体管Tr5的不是端子B的另一个端子电连接至高压线L3。
晶体管Tr6响应于输入电压Vin1与低压线L1的电压之间的电位差(或与此对应的电位差)，建立或断开晶体管Tr2的栅极与低压线L1之间的电连接。晶体管Tr6的栅极电连接至输入端子IN1。晶体管Tr6的源极和漏极中的一个端子电连接至低压线L1，晶体管Tr6的未连接至低压线L1的另一个端子电连接至晶体管Tr2的栅极。换而言之，晶体管Tr1、Tr3、Tr4以及Tr6连接至相同的电压线(低压线L1)。因此，晶体管的Tr1的源极和漏极中靠近低压线L1侧的端子、晶体管Tr3的源极和漏极中靠近低压线L1侧的端子、晶体管的Tr4的源极和漏极中靠近低压线L1侧的端子和晶体管的Tr6的源极和漏极中靠近低压线L1侧的端子具有同一电位。
晶体管Tr7响应于通过输入端子IN3施加至晶体管Tr7的栅极的电压(输入电压Vin3)，建立或断开晶体管Tr5的端子B与晶体管Tr2的栅极之间的电连接。晶体管Tr7的栅极电连接至输入端子IN3。晶体管Tr7的源极和漏极中的一个端子电连接至晶体管Tr5的端子B，晶体管Tr7的未连接至端子B的另一个端子电连接至晶体管Tr2的栅极。
低压线L1对应于本发明中“第一电压线”、“第三电压线”、“第四电压线”以及“第六电压线”的具体实例。高压线L2和L3分别对应于本发明中“第二电压线”和“第五电压线”的具体实例。
高压线L2和L3连接至输出的电压(恒定电压)比低压线L1的电压高的电源(未示出)。高压线L2的电压在驱动倒相电路5期间为电压Vdd，高压线L3的电压在驱动倒相电路5期间为比电压Vdd高的电压。注意，优选地，高压线L3的电压在驱动倒相电路5期间为比电压Vdd+Vth2高的电压。低压线L1连接至输出的电压(恒定电压)比高压线L2和L3的电压低的电源(未示出)，高压线L3的电压在驱动倒相电路5期间为电压Vss(＜Vdd)。
电容元件C1和C2串联插入在输入端子IN2与晶体管Tr5的栅极之间。电容元件C1与C2之间的电连接点A电连接至晶体管Tr5的端子B(即，晶体管Tr5与晶体管Tr4之间的连接点)。电容元件C1插入在靠近晶体管Tr5的栅极的一侧上，而电容元件C2插入在靠近晶体管Tr4的栅极的一侧上。电容元件C2的电容大于电容元件C1的电容。优选地，电容元件C1和C2的电容满足下面的表达式(2)。如果电容元件C1和C2的电容满足表达式(2)，在输入电压Vin2的下降沿，允许晶体管Tr5的栅-源电压达到或超过晶体管Tr5的阈值电压Vth5，从而允许输出电压Vout从低电平切换至高电平。注意，在表达式(2)中，Vdd2为高压线L3的电压，Vss为低压线L1的电压。
Cb(Vdd2-Vss)/(Ca+Cb)＞Vth5    …(2)
倒相电路5的前级(former stage)对应于进一步包括插入在晶体管Tr4和Tr5与输入端子IN2之间的控制元件10和晶体管Tr3的现有技术中的倒相电路。在这种情况下，例如，如图68所示，控制元件10包括电连接至输入端子IN2的第一端子P1、电连接至晶体管Tr7的第二端子P2以及电连接至晶体管Tr5的栅极的第三端子P3。此外，例如，如图68所示，控制电路10包括电容元件C1和C2。控制电路10允许当下降沿电压施加至第一端子P1时第二端子P2的电压瞬变比第三端子P3的电压瞬变慢。更具体地，例如，当下降沿电压施加至输入端子IN2时，控制电路10允许晶体管Tr5的源极(靠近晶体管Tr7一侧的端子)的瞬变电压比晶体管Tr5的栅极的瞬变电压慢。注意，将通过下面倒相电路5的操作的描述来说明控制电路10的操作。
操作
接下来，下面将参照图69～图78描述倒相电路5的操作的实例。图69为示出倒相电路5的操作的实例的波形图。图70～图78为顺序示出倒相电路5的操作的实例的电路图。
首先，当输入电压Vin1和Vin2为高电平(Vdd)时，晶体管Tr1、Tr3、Tr4以及Tr6导通，晶体管Tr2和Tr5的栅极电压Vg2和Vg5以及晶体管Tr2和Tr5的源极电压Vs2和Vs5被充电至低压线L1的电压(＝Vss)(参照图69和图70)。从而，晶体管Tr2和Tr5截止(处于栅-源电压Vgs2和Vgs5分别等于0V处晶体管Tr2和Tr5截止的情况)，提取电压Vss作为输出电压Vout。此时，电容元件C1和C2充电为Vdd-Vss的电压。此外，晶体管Tr5的源极电压Vs5和晶体管Tr2的栅极电压Vg2分别通过晶体管Tr4和Tr6为电压Vss。因此，即使晶体管Tr7反复导通和截止，每个节点的电位都不改变。
接下来，当输入电压Vin1处于高电平且晶体管Tr7截止时，输入电压Vin2从高电平(Vdd)切换(降低)至低电平(Vss)(参照图69和图71)。从而，晶体管Tr3和Tr4的栅极电压的变化通过电容元件C2传递(propagate)到晶体管Tr5的源极(端子B)以将晶体管Tr5的源极电压Vs5改变ΔV1′。此外，晶体管Tr5的栅极电压的变化也通过电容元件C1和C2传递到晶体管Tr5的栅极以将晶体管Tr5的栅极电压改变(降低)ΔV2′。然而，此时，晶体管Tr3和Tr4是导通的。因此，电流从低压线L1流至晶体管Tr5的源极(端子B)以及晶体管Tr5的栅极，从而将晶体管Tr5的源极(端子B)和栅极充电至电压Vss。
随着晶体管Tr3和Tr4的栅极电压从电压Vdd切换到Vss，晶体管Tr3和Tr4的导通电阻逐渐增大，从而增加将晶体管Tr5的源极(端子B)和栅极充电至低压线L1的电压的所需要的时间。
此外，当将晶体管Tr5源极(端子B)处的全电容与晶体管Tr5栅极处的全电容相互比较时，电容元件C1和C2并联连接至晶体管Tr5的源极(端子B)，而电容元件C1和C2串联连接至晶体管Tr5的栅极。因此，晶体管Tr5的源极(端子B)的电压瞬变慢于体管Tr5的栅极的电压瞬变。结果，将晶体管Tr5的源极(端子B)充电至低压线L1的电压所需要的时间长于将晶体管Tr5的栅极充电至低压线L1的电压所需要的时间。
此外，在输入电压Vin2处于或超过电压Vss+Vth3，并进一步地处于或超过电压Vss+Vth4的情况下，晶体管Tr3和Tr4工作在线性区内。注意，Vth3为晶体管Tr3的阈值电压，Vth4为晶体管Tr4的阈值电压。另一方面，在输入电压Vin2小于电压Vss+Vth3，并进一步地小于电压Vss+Vth4的情况下，晶体管Tr3和Tr4工作在饱和区内。因此，尽管图71中示出的电流流过晶体管Tr5的源极(端子B)和栅极，但是晶体管Tr3和Tr4的每一个端子均不允许被充电至电压Vss。
当输入电压Vin2从电压Vdd切换至电压Vss时，最终，晶体管Tr5的栅-源电压Vgs5被充电至电压ΔV1-ΔV2(参照图69和图72)。此时，当晶体管Tr5的栅-源电压Vgs5超过晶体管Tr5的阈值电压Vth5时，晶体管Tr5导通，电流开始从高压线L3流动。
当晶体管Tr5导通时，晶体管Tr5的源极电压Vs5通过晶体管Tr5和晶体管Tr4增大。此外，由于电容元件C1连接在晶体管Tr5的栅极和源极之间，形成了自举(bootstrap)，所以晶体管Tr5的栅极电压Vg5随着晶体管Tr5的源极电压Vs5的增大而增大。此后，当晶体管Tr5的源极电压Vs5和栅极电压Vg5达到或超过电压Vss-Vth3，进一步地达到或超过电压Vss-Vth4时，晶体管Tr3和Tr4截止，晶体管Tr5的源极电压Vs5和栅极电压Vg5仅通过晶体管Tr5增大。
在过去一定时间以后，当晶体管Tr5的源极电压Vs5达到电压Vdd2时，输入电压Vin2从高电平(Vdd)切换(降低)至低电平(Vss)(参照图69和图73)。此时，由于晶体管Tr7截止，晶体管Tr2的栅极电压Vg2仍为电压Vss，输出电压Vout也仍为电压Vss。
接下来，晶体管Tr7导通(参照图74)。此时，输入电压Vin1和Vin2均处于低电平(Vss)，晶体管Tr1、Tr3、Tr4以及Tr6截止。从而，在晶体管Tr5的源极(端子B)与晶体管Tr2的栅极之间引起容性耦合。在这种情况下，由于电容元件C1和C2并联连接至晶体管Tr5的源极(端子B)，所以其电容量很大。另一方面，只有晶体管的寄生电容连接至晶体管Tr2的栅极。因此，晶体管Tr2的栅极电压通过容性耦合从电压Vss大幅增加，晶体管Tr5的源极电压从电压Vdd2降低。结果，当晶体管Tr2导通时，晶体管Tr2的栅-源电压增加，以将输出电压Vout从电压Vss改变为电压Vdd。此外，当晶体管Tr7导通时，晶体管Tr2的栅极电压还通过晶体管Tr5持续增大。
在过去一定时间以后，晶体管Tr7截止，晶体管Tr5的源极(端子B)与晶体管Tr2的栅极彼此电分离(参照图75)。结果，晶体管Tr2的栅极电压不改变而仍然为电压Vx。然而，晶体管Tr5的源极电压再次增大到电压Vdd2。此后，当晶体管Tr7再次导通时，晶体管Tr2的栅极电压通过容性耦合增大。当重复这种操作一段时间时，最终，晶体管Tr2的栅极电压和晶体管Tr5的源极电压达到同一电压(Vdd2)。
此后，输入电压Vin1和Vin2从低电平(Vss)切换(增大)至高电平(Vdd)(参照图69)。然后，晶体管Tr1、Tr3、Tr4以及Tr6导通，各节点充电为电压Vss。最终，晶体管Tr2和Tr5截止，电压Vss提取作为输出电压Vout。
如上所述，根据第七实施方式的倒相电路5从输出端子OUT输出具有与施加至输入端子IN的脉冲信号的信号波形(例如，参照图69中的部分(A))基本上倒相的信号波形的脉冲信号(例如，参照图69中的部分(D))。
效果
在根据第七实施方式的倒相电路5中，几乎消除了晶体管Tr1和晶体管Tr2同时导通的时间段或晶体管Tr4和晶体管Tr5同时导通的时间段。因此，在高压线L2和L3与低压线L1之间通过晶体管Tr1和晶体管Tr2以及晶体管Tr4和晶体管Tr5几乎没有电流(直通电流)流动。结果，允许降低功耗。此外，当晶体管Tr1、Tr3、Tr4以及Tr6的栅极电压从高电平(Vdd)切换(降低)至低电平(Vss)时，输出电压Vout改变为高压线L2的电压，当晶体管Tr1、Tr3、Tr4以及Tr6的栅极电压从低电平(Vss)切换至高电平(Vdd)时，输出电压Vout改变为低压线L1的电压。因此，允许消除输出电压Vout的变化。结果，例如，允许消除驱动晶体管的阈值校正或迁移率校正从一个像素电路到另一个像素电路的变化，从而允许消除从一个像素到另一个像素的亮度变化。
此外，在根据第七实施方式的倒相电路5中，通过使用相位比施加至晶体管Tr1和Tr6的栅极的电压(输入电压Vin1)的相位更快的电压(输入电压Vin2)，预先将晶体管Tr5的源极电压设置为高电压(Vdd2)，通过晶体管Tr7的容性耦合使得晶体管Tr2的栅极电压立即增大，从而使得晶体管Tr2的栅极电压的电压瞬变更快。从而，允许提高倒相电路5的速度。
第七实施方式的变形例
在根据第七实施方式的倒相电路5中，例如，如图76所示，电容元件C3可以设置在晶体管Tr2的栅极与晶体管Tr2的源极(靠近输出端子OUT一侧的端子)之间。在这种情况下，允许连接至晶体管Tr5的高压线L3由高压线L2替换。换而言之，当设置了电容元件C3时，允许晶体管Tr2和Tr5连接至同一电压线(高压线L2)。此时，晶体管Tr2和Tr5的源极和漏极中靠近高压线L2一侧的端子具有同一电位。
接下来，下文将描述图76所示的倒相电路5的操作。图76中所示的倒相电路5的操作与图68中所示的倒相电路5的操作并没有很大的不同，下文将仅描述与图68所示的倒相电路5的操作不同的部分。
当晶体管Tr7在输入电压Vin1从高电平切换至低电平之后导通时，在晶体管Tr2的栅极与晶体管Tr5的源极(端子B)之间发生容性耦合，从而将晶体管Tr2的栅极电压改变为电压Vx。此时，晶体管Tr2的栅-源电压保持在电容元件C3中，当晶体管Tr2的栅-源电压值大于晶体管Tr2的阈值电压Vth2时，如图77所示，电流流动，输出电压Vout开始增大。如上所述，电容元件C3连接在晶体管Tr2的栅极和源极之间，晶体管Tr2的栅极电压开始随输出电压Vout的增大而增大。在这种情况下，施加至导通的晶体管Tr7的栅极的电压为电压Vdd。因此，在晶体管Tr2的栅极电压和Tr5的源极电压超出电压Vdd-Vth7的情况下，晶体管Tr7自动截止，晶体管Tr2的栅极和源极的电压持续增大，最后，电压Vdd被提取作为输出电压Vout(参照图78)。
在该变形例中，如在第七实施方式中的情况一样，当电压Vdd施加至输入端子IN1时，电压Vss被提取作为输出电压Vout，当电压Vss施加至输入端子IN1时，电压Vdd被提取作为输出电压Vout。此外，允许消除从高压线L2流向低压线L1的直通电流，从而允许降低倒相电路5的功耗。此外，在该变形例中，作为施加至倒相电路5的电压，仅需要电压Vdd和Vss，因此，不需要具有电压比输入电压Vin1和Vin2高的电源，从而可以减小框架区域并提高产量。
此外，在该变形例中，通过使用具有比输入电压Vin1的相位更快的相位的输入电压Vin2，预先将晶体管Tr5的源极电压设置为高电压，通过晶体管Tr7的容性耦合使得晶体管Tr2的栅极电压增大，从而允许晶体管Tr2的栅极电压的电压瞬变更快。结果，允许提高倒相电路5的速度。此外，输出电压Vout的导通时间(on-time)不因输入电压Vin1和Vin2的失真而改变，因此，在将倒相电路5用作像素电路的写入晶体管的控制线(WS线)的驱动电路的情况下，晶体管Tr1的导通时间不因输入电压Vin1和Vin2的失真而改变，因此，允许信号电压适当地写入到写入晶体管。
应用实例
图79示出了作为根据上述实施方式及其变形例的倒相电路1、2和4的应用实例的显示器100的整体结构。显示器100包括例如显示面板110(显示部)和驱动电路120(驱动部)。
显示面板110
显示面板110包括显示区110A，在显示区110A内二维设置有三种发射不同颜色的光的有机EL元件111R、111G和111B。显示区110A为使用从有机EL元件111R、111G和111B发射的光显示图像的区域。有机EL元件111R为发射红光的有机EL元件，有机EL元件111G为发射绿光的有机EL元件，有机EL元件111B为发射蓝光的有机EL元件。注意，有机EL元件111R、111G和111B根据需要被统称为有机EL元件111。
显示区110A
图80示出了具有写入线驱动电路124(随后将描述)实例的显示区110A中的电路结构的实例。在显示区110A中，二维设置多个像素电路112以便分别与有机EL元件111配对。在应用实例中，一对有机EL元件111和像素电路112构成一个像素113。更具体地，如图79所示，一对机EL元件111R和像素电路112构成一个红色像素113R，一对有机EL元件111G和像素电路112构成一个绿色像素113G，一对有机EL元件111B和像素电路112构成一个蓝色像素113B。此外，三个相邻像素113R、113G和113B构成一个显示像素114。
每个像素电路112包括，例如，控制流过有机EL元件111的电流的驱动晶体管Tr100、将信号线DTL的电压写入到驱动晶体管Tr100的写入晶体管Tr200以及保持电容(retention capacitor)Cs。换而言之，每个像素112均具有2Tr1C电路结构。驱动晶体管Tr100和写入晶体管Tr200均由例如n沟道MOS型薄膜晶体管(TFT)构成。驱动晶体管Tr100或写入晶体管Tr200例如可以由P沟道MOS型TFT构成。
在显示区域110A中，以行的形式设置多条写入线WSL(扫描线)，以列的形式设置多条信号线DTL。在显示区域110A中，沿着写入线WSL以行的形式设置多条电源线PSL(向其供应电源电压的部件)。一个有机EL元件111设置在每条信号线DTL与每条写入线WSL的交叉点附近。每条信号线DTL连接至信号线驱动电路123(将在随后描述)的输出端子(未示出)和写入晶体管Tr200的漏极和源极中的一个。每条写入线WSL均连接至写入线驱动电路124(将在随后描述)的输出端子(未示出)和写入晶体管Tr200的栅极(未示出)。每条电源线PSL均连接至电源线驱动电路125(将在随后描述)的输出端子(未示出)和驱动晶体管Tr100的漏极和源极中的一个。写入晶体管Tr200的未连接至信号线DTL的漏极和源极中的另一个连接至驱动晶体管Tr100的栅极和保持电容Cs的一端。驱动晶体管Tr100的未连接至电源线PSL的漏极和源极中的另一个和保持电容Cs的另一端连接至有机EL元件111的阳极(未示出)。有机EL元件111的阴极(未示出)例如连接至接地线GND。
驱动电路120
接下来，将参照图79和80描述驱动电路120中的每一个电路。驱动电路120包括定时发生电路121、图像信号处理电路122、信号线驱动电路123、写入线驱动电路124以及电源线驱动电路125。
定时发生电路121控制图像信号处理电路122、信号线驱动电路123、写入线驱动电路124以及电源线驱动电路125彼此协同操作。响应于(同步于)例如从外部输入的同步信号120B，定时脉冲发生电路121将控制信号121A输出至上述各电路。
图像信号处理电路122对从外部输入的图像信号122A执行预定的校正，并将校正后的图像信号122A输出至信号线驱动电路123。预定校正的实例包括伽马校正和过驱动(overdrive)较正。
响应于控制信号121A的输入，信号线驱动电路123将从图像信号处理电路122输入的图像信号122A施加至每条信号线DTL，以将图像信号122A写入到所选的像素113。注意，写入意味着向驱动晶体管Tr100的栅极施加了预定的电压。
信号线驱动电路123被配置为包括例如移位寄存器(未示出)，还包括分别对应于像素113的列的缓冲电路(未示出)。允许信号线驱动电路123响应于(同步于)控制信号121A的输入将两种电压(Vofs和Vsig)输出至每条信号线DTL。更具体地，信号线驱动电路123通过连接至像素113的信号线DTL顺序地将两种电压(Vofs和Vsig)施加给由写入线驱动电路124选择的像素113。
在这种情况下，偏置电压Vofs具有与信号电压Vsig的值无关的恒定电压值。此外，信号电压Vsig具有与图像信号122A相对应的电压值。信号电压Vsig的最小电压低于偏置电压Vofs，信号电压Vsig的最大电压高于偏置电压Vofs。
写入线驱动电路124被配置为包括例如移位寄存器(未示出)，还包括分别对应于像素113的行的缓冲电路5(未示出)。缓冲电路5由多个上述倒相电路1、2或4构成，将相位基本上与输入到其输入端子的脉冲信号的相位相同的脉冲信号输出到其输出端子。响应于(同步于)控制信号121A的输入，允许写入线驱动电路124将两种电压(Vdd和Vss)输出至每条写入线WSL。更具体地，写入线驱动电路124向通过写入线WSL(被连接至像素113)驱动的像素113提供两种电压(Vdd和Vss)，以控制写入晶体管Tr200。
在这种情况下，电压Vdd的值等于或高于写入晶体管Tr200导通电压。电压Vdd为在不发光期间(将在下文中描述)或在阈值校正期间由写入线驱动电路124产生的电压值。电压Vdd的值低于写入晶体管Tr200的导通电压和电压Vdd。
电源线驱动电路125被配置为包括例如移位寄存器(未示出)，还包括与像素113的行分别对应的缓冲电路(未示出)。响应于(同步于)控制信号121A的输入，允许电源线驱动电路125输出两种电压(VccH和VccL)。更具体地，电源线驱动电路125向通过电源线PSL(被连接至像素113)驱动的像素113提供两种电压(VccH和VccL)，以控制有机EL元件111的发光和消光。
在这种情况下，电压VccL的电压值低于电压(Vel+Vca)的电压值，电压(Vel+Vca)为有机EL元件111的阈值电压Vel与有机EL元件111的阴极的电压Vca之和。此外，电压VccH的电压值等于或大于电压(Vel+Vca)。
接下来，下面将描述显示器100的操作(从消光至发光的操作)。在该应用实例中，为了使有机EL元件111的发光亮度即使在阈值电压Vth或驱动晶体管Tr100的迁移率μ随时间改变的情况下也保持恒定，加入了对阈值电压Vth或迁移率μ的变化的校正操作。
图81示出了施加至像素电路112的电压波形的实例和驱动晶体管Tr100的栅极电压Vg和源极电压Vs的变化的实例。图81中的部分(A)示出了将信号电压Vsig和偏置电压Vofs施加至信号线DTL的状态。图81中的部分(B)示出了使写入晶体管Tr200导通的电压Vdd和使写入晶体管Tr200截止的电压Vss施加至写入线WSL的状态。图81中的部分(C)示出了电压VccH和VccL施加至电源线PSL的状态。此外，图81中的部分(D)和(E)示出了驱动晶体管Tr100的栅极电压Vg和源极电压Vs随着向电源线PSL、信号线DTL以及写入线WSL施加电压而即刻变化的状态。
Vth校正准备阶段
首先，做Vth校正准备。更具体地，当写入线WSL的电压为电压Voff且电源线PSL的电压为电压VccH时(即，当有机EL元件111发光时)，电源线驱动电路125将电源线PSL的电压从电压VccH降低至VccL(T1)。然后，源极电压Vs被改变为电压VccL以使得有机EL元件111截止。之后，当信号线DTL的电压处于电压Vofs时，写入线驱动电路124将写入线WSL的电压从电压Voff增大到Von，以将驱动晶体管Tr100的栅极电压Vg改变为电压Vofs。
第一Vth校正阶段
接下来，执行Vth校正。更具体地，当写入晶体管Tr200导通且信号线DTL的电压处于电压Vofs时，电源线驱动电路125将电源线PSL的电压从电压VccL增大至VccH(T2)。然后，电流Ids在驱动晶体管Tr100的漏极和源极之间流动，源极电压Vs增大。此后，在信号线驱动电路123将信号线DTL的电压从电压Vofs切换至Vsig前，写入线驱动电路124将写入线WSL的电压从电压Von降低至Voff(T3)。结果，驱动晶体管Tr100的栅极变为浮置状态(floating state)，Vth校正停止。
第一Vth校正停止阶段
在第一Vth校正停止阶段，在与已经执行了Vth校正的行(像素)不同的行(像素)中执行信号线DTL的电压采样(sampling)。另外，此时，在已经执行了Vth校正的行(像素)中源极电压Vs低于电压Vofs-Vth，从而，在Vth校正停止阶段，电流Ids在已经执行了Vth校正的行(像素)中的驱动晶体管Tr100的漏极和源极之间流动，源极电压Vs增大，栅极电压Vg也通过经由保持电容Cs的耦合而增大。
第二Vth校正阶段
接下来，再次执行Vth校正。更具体地，当信号线DTL的电压处于电压Vofs，从而允许Vth校正时，写入线驱动电路124将写入线WSL的电压从电压Voff增大到Von，驱动晶体管Tr100的栅极电压Vg改变为电压Vofs(T4)。此时，在源极电压Vs低于电压Vofs-Vth的情况下(在Vth校正还未完成的情况下)，电流Ids在驱动晶体管Tr100的漏极和源极之间流动，直到断开驱动晶体管Tr100(直到栅-源电压Vgs改变为电压Vth)。此后，在信号线驱动电路123将信号线DTL的电压从电压Vofs切换至Vsig之前，写入线驱动电路124将写入线WSL的电压从电压Von降低到Voff(T5)。从而，驱动晶体管Tr100的栅极变为浮置状态，因此允许栅-源电压Vgs保持恒定而与信号线DTL的电压大小无关。
注意，在Vth校正阶段，在保持电容Cs被充电至电压Vth且栅-源电压Vgs变为电压Vth的情况下，驱动电路120完成Vth校正。然而，在栅-源电压Vgs没有达到电压Vth的情况下，驱动电路120重复执行和停止Vth校正，直到栅-源电压Vgs达到电压Vth。
写入以及μ校正阶段
在Vth校正停止阶段完成后，执行写入和μ校正。更具体地，当信号线DTL的电压处于电压Vsig时，写入线驱动电路124将写入线WSL的电压从电压Voff增大到Von(T6)，驱动晶体管Tr100的栅极连接至信号线DTL。因此，驱动晶体管Tr100的栅极电压Vg变为信号线DTL的电压Vsig。此时，有机EL元件111的阳极电压在该阶段仍然小于有机EL元件111的阈值电压Vel，因此有机EL元件111断开。从而，电流Ids流入有机EL元件111的元件电容(未示出)，该元件电容被充电，因此源极电压Vs仅增大ΔVy，然后，栅极电压Vgs达到电压Vsig+Vth-ΔVy。因而，μ校正与写入同步执行。在这种情况下，驱动晶体管Tr100的迁移率μ越大，电压ΔVy增大越大，因此，当栅-源电压Vgs在发光之前只降低ΔVy时，可以防止迁移率μ从一个像素电极到另一个像素电极的变化。
发光阶段
最后，写入线驱动电路124将写入线WSL的电压从电压Von降低到Voff(T7)。于是，驱动晶体管Tr100的栅极变为浮置状态，电流Ids在驱动晶体管Tr100的漏极和源极之间流动以增大源极电压Vs。结果，等于或高于阈值电压Vel的电压被施加至有机EL元件111，从而有机EL元件111发射具有期望亮度的光。
在应用实例的显示器100中，如上所述，在每个像素113中，执行了像素电路112的导通/截止控制，从而将驱动电流注入到每个像素113的有机EL元件111内，通过空穴和电子的复合而引起发光，然后将光引出到外部。结果，在显示面板110的显示区域110A显示了图像。
在应用实例中，例如，写入线驱动电路124中的缓冲电路5均由多个上述倒相电路1、2或4构成。因此，直通电流几乎不在缓冲电路5中流过，从而，允许降低缓冲电路5的功耗。此外，缓冲电路5的输出电压的变化很小，从而，允许减小驱动晶体管Tr100的阈值校正或迁移率校正从一个像素电路112到另一个像素电路的变化，从而允许从一个像素113到另一个像素的亮度变化减小。
尽管参照实施方式、变形例和应用实例描述了本发明，但本发明并不限于此，可以对其进行各种变形。
例如，在上述实施方式及其变形例中，在高电压侧只设置了一条共用电压线，在低电压侧只设置了一条共用电压线，然而，例如，可以分开设置高压侧上的连接至一个或多个晶体管的电压线以及在高压线上连接至其他晶体管的电压线。同样地，可以分开设置低压侧上的连接至一个或多个晶体管的电压线以及在低压线上连接至其他晶体管的电压线。
此外，例如，在上述应用实例中，根据上述实施方式的任一倒相电路1、2以及4被用在写入线驱动电路124的输出级，然而，除了线驱动电路124的输出级，倒相电路1、2以及4可以被用在电源线驱动电路125的输出级，或者可以被用在写入线驱动电路124的输出级和电源线驱动电路125的输出级。
本发明包含涉及于2010年3月30日向日本专利局提交的日本优先权专利申请JP 2010-079295、于2010年3月31日向日本专利局提交的日本优先权专利申请JP 2010-083268、于2010年3月30日向日本专利局提交的日本优先权专利申请JP 2010-079461以及于2011年3月4日向日本专利局提交的日本优先权专利申请JP 2011-048378的主题内容，其全部内容结合于此作为参考。
本领域的技术人员应当理解，根据设计需要和其他因素，可以各种变形、组合、子组合以及修改，只要它们在所附权利要求或其等同替换的范围内。

Claims (20)

1.一种倒相电路，包括：
第一晶体管、第二晶体管和第三晶体管，均具有相同导电类型的沟道；
第一电容元件和第二电容元件；以及
输入端子和输出端子，
其中，所述第一晶体管响应于所述输入端子的电压与第一电压线的电压之间的电位差或者与此对应的电位差，建立或断开所述输出端子与所述第一电压线之间的电连接，
所述第二晶体管响应于所述第二晶体管的栅极电压与所述输出端子的电压之间的电位差或者与此对应的电位差，建立或断开第二电压线与所述输出端子之间的电连接，
所述第三晶体管响应于所述输入端子的电压与第三电压线的电压之间的电位差或者与此对应的电位差，建立或断开所述第二晶体管的栅极与所述第三电压线之间的电连接，
所述第一电容元件和所述第二电容元件串联插入在所述输入端子与所述第二晶体管的栅极之间，以及
所述第一电容元件与所述第二电容元件之间的电连接点电连接至所述输出端子。
2.一种倒相电路，包括：
第一晶体管、第二晶体管和第三晶体管，均具有相同导电类型的沟道；
第一电容元件和第二电容元件；以及
输入端子和输出端子，
其中，所述第一晶体管的栅极电连接至所述输入端子，所述第一晶体管的漏极和源极中的一个端子电连接至第一电压线，以及所述第一晶体管的另一个端子电连接至所述输出端子，
所述第二晶体管的漏极和源极中的一个端子电连接至第二电压线，以及所述第二晶体管的另一个端子电连接至所述输出端子，
所述第三晶体管的栅极电连接至所述输入端子，所述第三晶体管的漏极和源极中的一个端子电连接至第三电压线，以及所述第三晶体管的另一个端子电连接至所述第二晶体管的栅极，
所述第一电容元件和所述第二电容元件串联插入在所述输入端子与所述第二晶体管的栅极之间，以及
所述第一电容元件与所述第二电容元件之间的电连接点电连接至所述输出端子。
3.根据权利要求1所述的倒相电路，其中，
所述第二电容元件插入在靠近所述第一晶体管的栅极的一侧上，以及
所述第二电容元件的电容大于所述第一电容元件的电容。
4.根据权利要求3所述的倒相电路，其中，
所述第一电容元件与所述第二电容元件的电容满足以下表达式：
C2(Vdd-Vss)/(C1+C2)＞Vth2
其中，C1为所述第一电容元件的电容，C2为所述第二电容元件的电容，Vdd为所述第二电压线的电压，Vss为所述第一电压线的电压，Vth2为所述第二晶体管的阈值电压。
5.根据权利要求2所述的倒相电路，其中，
所述第一电压线与所述第三电压线具有同一电位。
6.根据权利要求5所述的倒相电路，其中，
所述第二电压线连接至输出的电压高于所述第一电压线和所述第三电压线的共用电压的电源。
7.根据权利要求2所述的倒相电路，进一步包括：
延迟元件，允许施加至所述输入端子的信号电压的波形具有迟滞变换，从而向所述第三晶体管的栅极提供具有迟滞波形的所述信号电压。
8.一种倒相电路，包括：
第一晶体管、第二晶体管和第三晶体管，均具有相同导电类型的沟道；
输入端子和输出端子；以及
控制元件，包括电连接至所述输入端子的第一端子、电连接至所述输出端子的第二端子，以及电连接至所述第二晶体管的栅极的第三端子，允许当下降沿电压或上升沿电压施加至所述第一端子时，所述第二端子的电压瞬变比所述第三端子的电压瞬变慢，
其中，所述第一晶体管响应于所述输入端子的电压与第一电压线的电压之间的电位差或者与此对应的电位差，建立或断开所述输出端子与所述第一电压线之间的电连接，
所述第二晶体管响应于所述第二晶体管的栅极电压与所述输出端子的电压之间的电位差或者与此对应的电位差，建立或断开第二电压线与所述输出端子之间的电连接，
所述第三晶体管响应于所述输入端子的电压与第三电压线的电压之间的电位差或者与此对应的电位差，建立或断开所述第二晶体管的栅极与所述第三电压线之间的电连接。
9.一种倒相电路，包括：
第一晶体管、第二晶体管和第三晶体管，均具有相同导电类型的沟道；
输入端子和输出端子；以及
控制元件，包括电连接至所述输入端子的第一端子、电连接至所述输出端子的第二端子，以及电连接至所述第二晶体管的栅极的第三端子，允许当下降沿电压或上升沿电压施加至所述第一端子时，所述第二端子的电压瞬变比所述第三端子的电压瞬变慢，
其中，所述第一晶体管的栅极电连接至所述输入端子，所述第一晶体管的漏极和源极中的一个端子电连接至第一电压线，以及所述第一晶体管的另一个端子电连接至所述输出端子，
所述第二晶体管的漏极和源极中的一个端子电连接至第二电压线，以及所述第二晶体管的另一个端子电连接至所述输出端子，以及
所述第三晶体管的栅极电连接至所述输入端子，所述第三晶体管的漏极和源极中的一个端子电连接至第三电压线，以及所述第三晶体管的另一个端子电连接至所述第二晶体管的栅极。
10.一种显示器，具有显示部和驱动部，所述显示部包括以行的形式设置的多条扫描线、以列的形式设置的多条信号线，以及以矩阵形式设置的多个像素，所述驱动部包括对应于所述扫描线设置的多个倒相电路以驱动每个所述像素，每个所述倒相电路包括：
第一晶体管、第二晶体管和第三晶体管，均具有相同导电类型的沟道；
第一电容元件和第二电容元件；以及
输入端子和输出端子，
其中，所述第一晶体管的栅极电连接至所述输入端子，所述第一晶体管的漏极和源极中的一个端子电连接至第一电压线，以及所述第一晶体管的另一个端子电连接至所述输出端子，
所述第二晶体管的漏极和源极中的一个端子电连接至第二电压线，以及所述第二晶体管的另一个端子电连接至所述输出端子，
所述第三晶体管的栅极电连接至所述输入端子，所述第三晶体管的漏极和源极中的一个端子电连接至第三电压线，以及所述第三晶体管的另一个端子电连接至所述第二晶体管的栅极，
所述第一电容元件和所述第二电容元件串联插入在所述输入端子与所述第二晶体管的栅极之间，
所述第一电容元件与所述第二电容元件之间的电连接点电连接至所述输出端子。
11.一种倒相电路，包括：
第一晶体管和第二晶体管，均具有相同导电类型的沟道；以及
第一电容元件和第二电容元件，
其中，所述第一晶体管和所述第二晶体管串联连接在第一电压线与第二电压线之间，
所述第一电容元件和所述第二电容元件串联连接在所述第一晶体管的栅极与所述第二晶体管的栅极之间，
所述第一电容元件与所述第二电容元件之间的电连接点电连接至输出端子，
所述第二电容元件插入在靠近所述第一晶体管的栅极的一侧上，以及
所述第二电容元件的电容大于所述第一电容元件的电容。
12.根据权利要求11所述的倒相电路，进一步包括，
第三晶体管，
其中，所述第三晶体管连接在所述第二晶体管的栅极与第三电压线之间，以及
所述第三晶体管的栅极电连接至所述第一晶体管的栅极。
13.一种倒相电路，包括：
第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管，均具有相同导电类型的沟道；
第一电容元件和第二电容元件；以及
输入端子和输出端子，
其中，所述第一晶体管响应于所述输入端子的电压与第一电压线的电压之间的电位差或者与此对应的电位差，建立或断开所述输出端子与所述第一电压线之间的电连接，
所述第二晶体管响应于作为所述第五晶体管的源极和漏极中的一个端子的第一端子的电压与所述输出端子的电压之间的电位差或者与此对应的电位差，建立或断开第二电压线与所述输出端子之间的电连接，
所述第三晶体管响应于所述输入端子的电压与第三电压线的电压之间的电位差或者与此对应的电位差，建立或断开所述第五晶体管的栅极与所述第三电压线之间的电连接，
所述第四晶体管响应于所述输入端子的电压与第四电压线的电压之间的电位差或者与此对应的电位差，建立或断开所述第一端子与所述第四电压线之间的电连接，
所述第一电容元件和所述第二电容元件串联插入在所述输入端子与所述第五晶体管的栅极之间，
所述第一电容元件与所述第二电容元件之间的电连接点电连接至所述第一端子，以及
所述第五晶体管响应于所述第一电容元件的端子之间的电压或者与此对应的电压，建立或断开第五电压线与所述第一端子之间的电连接。
14.一种倒相电路，包括：
第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管，均具有相同导电类型的沟道；
第一电容元件和第二电容元件；以及
输入端子和输出端子，
其中，所述第一晶体管的栅极电连接至所述输入端子，所述第一晶体管的漏极和源极中的一个端子电连接至第一电压线，以及所述第一晶体管的另一个端子电连接至所述输出端子，
所述第二晶体管的漏极和源极中的一个端子电连接至第二电压线，以及所述第二晶体管的另一个端子电连接至所述输出端子，
所述第三晶体管的栅极电连接至所述输入端子，所述第三晶体管的漏极和源极中的一个端子电连接至第三电压线，以及所述第三晶体管的另一个端子电连接至所述第五晶体管的栅极，
所述第四晶体管的栅极电连接至所述输入端子，所述第四晶体管的漏极和源极中的一个端子电连接至第四电压线，以及所述第四晶体管的另一个端子电连接至所述第二晶体管的栅极，
所述第五晶体管的漏极和源极中的一个端子电连接至第五电压线，以及所述第五晶体管的另一个端子电连接至所述第二晶体管的栅极，
所述第一电容元件和所述第二电容元件串联插入在所述输入端子与所述第五晶体管的栅极之间，以及
所述第一电容元件与所述第二电容元件之间的电连接点电连接至所述第二晶体管的栅极。
15.根据权利要求14所述的倒相电路，其中，
所述第一电压线、所述第三电压线以及所述第四电压线具有同一电位。
16.根据权利要求14所述的倒相电路，进一步包括：
延迟元件，允许施加至所述输入端子的信号电压的波形具有迟滞变换，从而向所述第三晶体管的栅极提供具有迟滞波形的所述信号电压。
17.一种倒相电路，包括：
第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管和第七晶体管，均具有相同导电类型的沟道；
第一电容元件、第二电容元件和第三电容元件；以及
输入端子和输出端子，
其中，所述第一晶体管响应于所述输入端子的电压与第一电压线的电压之间的电位差或者与此对应的电位差，建立或断开所述输出端子与所述第一电压线之间的电连接，
所述第二晶体管响应于所述第二晶体管的栅极电压与所述输出端子的电压之间的电位差或者与此对应的电位差，建立或断开第二电压线与所述输出端子之间的电连接，
所述第三晶体管响应于所述输入端子的电压与第三电压线的电压之间的电位差或者与此对应的电位差，建立或断开所述第五晶体管的栅极与所述第三电压线之间的电连接，
所述第四晶体管响应于所述输入端子的电压与第四电压线的电压之间的电位差或者与此对应的电位差，建立或断开作为所述第五晶体管的源极和漏极中的一个端子的第一端子与所述第四电压线之间的电连接，
所述第一电容元件和所述第二电容元件串联插入在所述输入端子与所述第五晶体管的栅极之间，
所述第一电容元件与所述第二电容元件之间的电连接点电连接至所述第一端子，
所述第三电容元件插入在所述第二晶体管的栅极与所述输出端子之间，
所述第五晶体管响应于所述第一电容元件的端子之间的电压或者与此对应的电压，建立或断开第五电压线与所述第一端子之间的电连接，
所述第六晶体管响应于所述输入端子的电压与第六电压线的电压之间的电位差或者与此对应的电位差，建立或断开所述第二晶体管的栅极与所述第六电压线之间的电连接，
所述第七晶体管响应于所述第一端子的电压与所述第二晶体管的栅极电压之间的电位差或者与此对应的电位差，建立或断开第七电压线与所述第二晶体管的栅极之间的电连接。
18.一种倒相电路，包括：
第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管和第七晶体管，均具有相同导电类型的沟道；
第一电容元件、第二电容元件和第三电容元件；以及
输入端子和输出端子，
其中，所述第一晶体管的栅极电连接至所述输入端子，所述第一晶体管的漏极和源极中的一个端子电连接至第一电压线，以及所述第一晶体管的另一个端子电连接至所述输出端子，
所述第二晶体管的漏极和源极中的一个端子电连接至第二电压线，以及所述第二晶体管的另一个端子电连接至所述输出端子，
所述第三晶体管的栅极电连接至所述输入端子，所述第三晶体管的漏极和源极中的一个端子电连接至第三电压线，以及所述第三晶体管的另一个端子电连接至所述第五晶体管的栅极，
所述第四晶体管的栅极电连接至所述输入端子，所述第四晶体管的漏极和源极中的一个端子电连接至第四电压线，以及所述第四晶体管的另一个端子电连接至所述第七晶体管的栅极，
所述第五晶体管的漏极和源极中的一个端子电连接至第五电压线，以及所述第五晶体管的另一个端子电连接至所述第七晶体管的栅极，
所述第六晶体管的栅极电连接至所述输入端子，所述第六晶体管的漏极和源极中的一个端子电连接至第六电压线，以及所述第六晶体管的另一个端子电连接至所述第二晶体管的栅极，
所述第七晶体管的漏极和源极中的一个端子电连接至第七电压线，以及所述第七晶体管的另一个端子电连接至所述第二晶体管的栅极，
所述第一电容元件和所述第二电容元件串联插入在所述输入端子与所述第五晶体管的栅极之间，
所述第一电容元件与所述第二电容元件之间的电连接点电连接至所述第七晶体管的栅极，以及
所述第三电容元件插入在所述第二晶体管的栅极与所述输出端子之间。
19.根据权利要求18所述的倒相电路，其中：
所述第一电压线、所述第三电压线、所述第四电压线以及所述第六电压线具有同一电位。
20.根据权利要求18所述的倒相电路，进一步包括：
延迟元件，允许施加至所述输入端子的信号电压的波形具有迟滞变换，从而向所述第三晶体管的栅极提供具有迟滞波形的所述信号电压。
CN201110071216.3A 2010-03-30 2011-03-23 倒相电路以及显示器 Active CN102208167B (zh)

Applications Claiming Priority (8)

Application Number Priority Date Filing Date Title
JP2010-079461 2010-03-30
JP2010079461 2010-03-30
JP2010-079295 2010-03-30
JP2010079295 2010-03-30
JP2010-083268 2010-03-31
JP2010083268A JP5447102B2 (ja) 2010-03-31 2010-03-31 インバータ回路および表示装置
JP2011-048378 2011-03-04
JP2011048378A JP5678730B2 (ja) 2010-03-30 2011-03-04 インバータ回路および表示装置

Publications (2)

Publication Number Publication Date
CN102208167A true CN102208167A (zh) 2011-10-05
CN102208167B CN102208167B (zh) 2015-05-27

Family

ID=44696971

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110071216.3A Active CN102208167B (zh) 2010-03-30 2011-03-23 倒相电路以及显示器

Country Status (3)

Country Link
US (1) US8300039B2 (zh)
KR (1) KR20110109896A (zh)
CN (1) CN102208167B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102214436A (zh) * 2010-04-01 2011-10-12 索尼公司 反相器电路和显示装置
CN103795396A (zh) * 2014-02-24 2014-05-14 中山芯达电子科技有限公司 用于消除短路电流的电路结构

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101674690B1 (ko) * 2010-03-30 2016-11-09 가부시키가이샤 제이올레드 인버터 회로 및 표시 장치
US8736315B2 (en) 2011-09-30 2014-05-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6099372B2 (ja) * 2011-12-05 2017-03-22 株式会社半導体エネルギー研究所 半導体装置及び電子機器
TWI505245B (zh) * 2012-10-12 2015-10-21 Au Optronics Corp 移位暫存器
JP6333028B2 (ja) * 2013-04-19 2018-05-30 株式会社半導体エネルギー研究所 記憶装置及び半導体装置
CN108806588B (zh) * 2017-04-28 2020-06-12 昆山国显光电有限公司 一种发光控制电路、发光控制方法以及移位寄存器
JP6604374B2 (ja) * 2017-12-26 2019-11-13 セイコーエプソン株式会社 電気光学装置及び電子機器
US11777502B2 (en) 2019-03-29 2023-10-03 Semiconductor Energy Laboratory Co., Ltd. Logic circuit and semiconductor device formed using unipolar transistor
CN110060646B (zh) * 2019-05-08 2021-08-03 京东方科技集团股份有限公司 数据锁存电路、像素电路、阵列基板及液晶显示面板

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58215823A (ja) * 1982-06-09 1983-12-15 Mitsubishi Electric Corp ドライバ−回路
JP2001177388A (ja) * 1999-12-16 2001-06-29 Hitachi Ltd ドライブ回路
CN1354454A (zh) * 2000-11-22 2002-06-19 株式会社日立制作所 具有改善的电压电平变换器电路的显示装置
JP2003091260A (ja) * 2001-09-18 2003-03-28 Semiconductor Energy Lab Co Ltd 発光装置
JP2005184573A (ja) * 2003-12-22 2005-07-07 Sony Corp インバータ回路
WO2009081619A1 (ja) * 2007-12-20 2009-07-02 Sharp Kabushiki Kaisha バッファおよび表示装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2946750B2 (ja) * 1990-08-16 1999-09-06 富士電機株式会社 半導体装置
TW328641B (en) * 1995-12-04 1998-03-21 Hitachi Ltd Semiconductor integrated circuit device and process for producing the same
JP2002358031A (ja) * 2001-06-01 2002-12-13 Semiconductor Energy Lab Co Ltd 発光装置及びその駆動方法
KR100490622B1 (ko) * 2003-01-21 2005-05-17 삼성에스디아이 주식회사 유기 전계발광 표시장치 및 그 구동방법과 픽셀회로
JP4147410B2 (ja) * 2003-12-02 2008-09-10 ソニー株式会社 トランジスタ回路、画素回路、表示装置及びこれらの駆動方法
KR100782455B1 (ko) * 2005-04-29 2007-12-05 삼성에스디아이 주식회사 발광제어 구동장치 및 이를 구비하는 유기전계발광표시장치
JP4915195B2 (ja) 2006-09-27 2012-04-11 ソニー株式会社 表示装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58215823A (ja) * 1982-06-09 1983-12-15 Mitsubishi Electric Corp ドライバ−回路
JP2001177388A (ja) * 1999-12-16 2001-06-29 Hitachi Ltd ドライブ回路
CN1354454A (zh) * 2000-11-22 2002-06-19 株式会社日立制作所 具有改善的电压电平变换器电路的显示装置
JP2003091260A (ja) * 2001-09-18 2003-03-28 Semiconductor Energy Lab Co Ltd 発光装置
JP2005184573A (ja) * 2003-12-22 2005-07-07 Sony Corp インバータ回路
WO2009081619A1 (ja) * 2007-12-20 2009-07-02 Sharp Kabushiki Kaisha バッファおよび表示装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102214436A (zh) * 2010-04-01 2011-10-12 索尼公司 反相器电路和显示装置
CN102214436B (zh) * 2010-04-01 2014-11-26 索尼公司 反相器电路和显示装置
CN103795396A (zh) * 2014-02-24 2014-05-14 中山芯达电子科技有限公司 用于消除短路电流的电路结构
CN103795396B (zh) * 2014-02-24 2017-01-11 中山芯达电子科技有限公司 用于消除短路电流的电路结构

Also Published As

Publication number Publication date
KR20110109896A (ko) 2011-10-06
CN102208167B (zh) 2015-05-27
US8300039B2 (en) 2012-10-30
US20110241729A1 (en) 2011-10-06

Similar Documents

Publication Publication Date Title
CN102208167B (zh) 倒相电路以及显示器
US11107414B2 (en) Electronic panel, display device and driving method
CN101251975B (zh) 显示设备及其驱动方法、和电子设备
CN102654973B (zh) 像素电路及其驱动方法、显示面板
CN103177687B (zh) 发光显示设备
CN101548311B (zh) 显示驱动装置、显示装置及其驱动控制方法
CN1702726A (zh) 有机el驱动电路和有机el显示设备
US8446177B2 (en) Inverter circuit and display
CN102576512B (zh) 显示装置及其控制方法
CN102110415A (zh) 驱动电路和显示设备
CN102654978A (zh) 反相器电路和显示单元
US10109234B2 (en) Drive circuit and drive method thereof, display substrate and drive method thereof, and display device
CN100412942C (zh) 显示装置
US8284182B2 (en) Inverter circuit and display device
CN102208169B (zh) 倒相电路及显示器
CN102214436B (zh) 反相器电路和显示装置
US8866718B2 (en) Drive circuit and display device
CN109523950B (zh) 一种oled显示面板驱动电路及驱动方法
CN100375144C (zh) 采样保持电路以及使用它的图像显示装置
CN102714019B (zh) 显示装置及其驱动方法
CN102930813A (zh) 像素驱动电路、显示装置及其驱动方法
CN106328064B (zh) 一种扫描驱动电路
US8963902B2 (en) Drive circuit and display device
JP2011229136A (ja) インバータ回路および表示装置
CN108806607B (zh) 像素装置以及显示设备

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: JANPAN ORGANIC RATE DISPLAY CO., LTD.

Free format text: FORMER OWNER: SONY CORP

Effective date: 20150716

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20150716

Address after: Tokyo, Japan

Patentee after: JOLED Inc.

Address before: Tokyo, Japan

Patentee before: Sony Corp.

TR01 Transfer of patent right

Effective date of registration: 20231214

Address after: Tokyo, Japan

Patentee after: Japan Display Design and Development Contract Society

Address before: Tokyo

Patentee before: JOLED Inc.

TR01 Transfer of patent right