KR20110109896A - 인버터 회로 및 표시 장치 - Google Patents

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Abstract

인버터 회로는: 제 1 내지 제 3 트랜지스터; 및 제 1 및 제 2 용량 소자를 포함한다. 상기 제 1 트랜지스터는, 상기 입력 단자의 전압과 제 1 전압선의 전압 사이의 전위차 또는 그에 대응하는 전위차에 응하여 상기 출력 단자와 상기 제 1 전압선과의 전기적인 접속을 유지/단절하도록 되어 있다. 상기 제 2 트랜지스터는, 상기 제 2 트랜지스터의 게이트 전압과 상기 출력 단자의 전압 사이의 전위차 또는 그에 대응하는 전위차에 응하여 제 2 전압선과 상기 출력 단자와의 전기적인 접속을 유지/단절하도록 되어 있다. 상기 제 3 트랜지스터는, 상기 입력 단자의 전압과 제 3 전압선의 전압 사이의 전위차 또는 그에 대응하는 전위차에 응하여 상기 제 2 트랜지스터의 게이트와 상기 제 3 전압선과의 전기적인 접속을 유지/단절하도록 되어 있다. 상기 제 1 용량 소자 및 상기 제 2 용량 소자는, 상기 입력 단자와 상기 제 2 트랜지스터의 게이트 사이에 직렬로 삽입된다. 상기 제 1 용량 소자와 상기 제 2 용량 소자와의 접속점이, 상기 출력 단자에 접속된다.

Description

인버터 회로 및 표시 장치{INVERTER CIRCUIT AND DISPLAY}
본 발명은, 예를 들면 유기 EL(Electro Luminescence) 소자를 이용하는 표시 장치에 알맞게 적용 가능한 인버터 회로에 관한 것이다. 또한, 본 발명은, 상기 인버터 회로를 구비한 표시 장치에 관한 것이다.
근래, 화상 표시를 행하는 표시 장치의 분야에서는, 화소의 발광 소자로서, 흐르는 전류치에 응하여 발광 휘도가 변화하는 전류 구동형의 광학 소자, 예를 들면 유기 EL 소자를 이용한 표시 장치가 개발되고, 상품화가 진행되어 있다. 유기 EL 소자는, 액정 소자 등과 달리 자발광 소자이다. 그 때문에, 유기 EL 소자를 이용한 표시 장치(유기 EL 표시 장치)에서는, 유기 EL 소자에 흐르는 전류치를 제어함으로써, 발색의 계조를 얻을 수 있다.
유기 EL 표시 장치에서는, 액정 표시 장치와 마찬가지로 그 구동 방식으로서 단순(패시브) 매트릭스 방식과 액티브 매트릭스 방식이 있다. 전자는, 구조가 단순하지만, 대형이면서 고정밀한 표시 장치의 실현이 어려운 등의 문제가 있다. 그 때문에, 현재는, 액티브 매트릭스 방식의 개발이 왕성하게 행하여지고 있다. 이 방식은, 화소마다 배치한 발광 소자에 흐르는 전류를 구동 트랜지스터에 의해 제어하는 것이다.
상기한 구동 트랜지스터에서는, 임계치 전압(Vth)이나 이동도(μ)가 경시적으로 변화하거나, 제조 프로세스의 편차에 의해 임계치 전압(Vth)이나 이동도(μ)가 화소마다 다르거나 하는 경우가 있다. 임계치 전압(Vth)이나 이동도(μ)가 화소마다 다른 경우에는, 구동 트랜지스터에 흐르는 전류치가 화소마다 흐트러지기 때문에, 구동 트랜지스터의 게이트에 같은 전압을 인가하여도, 유기 EL 소자의 발광 휘도가 흐트러지고, 화면이 일양성(유니포미티)이 손상된다. 그래서, 임계치 전압(Vth)이나 이동도(μ)의 변동에 대한 보정 기능을 조립한 표시 장치가 개발되어 있다(예를 들면, 일본 특개 2008-083272호 공보 참조).
임계치 전압(Vth)이나 이동도(μ)의 변동에 대한 보정은, 화소마다 배치한 화소 회로에 의해 행하여진다. 이 화소 회로는, 예를 들면, 도 82에 도시한 바와 같이, 유기 EL 소자(111)에 흐르는 전류를 제어하는 구동 트랜지스터(Tr100)와, 신호선(DTL)의 전압을 구동 트랜지스터(Tr100)에 기록하는 기록 트랜지스터(Tr200)와, 보존 용량(Cs)에 의해 구성되어 있고, 2Tr1C의 회로 구성으로 되어 있다. 구동 트랜지스터(Tr100) 및 기록 트랜지스터(Tr200)는, 예를 들면, n채널 MOS형의 박막 트랜지스터(TFT(Thin Film Transistor))에 의해 형성되어 있다.
도 81은, 화소 회로에 인가되는 전압 파형의 한 예와, 구동 트랜지스터(Tr100)의 게이트 전압(Vg) 및 소스 전압(Vs)의 변화의 한 예를 도시한 것이다. 도 81(A)에는 신호선(DTL)에, 신호 전압(Vsig)과, 오프셋 전압(Vofs)이 인가되어 있는 양상이 도시되어 있다. 도 81(B)에는 기록선(WSL)에, 기록 트랜지스터(Tr200)를 온 하는 전압(Vdd)과, 기록 트랜지스터(Tr200)를 오프 하는 전압(Vss)이 인가되어 있는 양상이 도시되어 있다. 도 81(C)에는 전원선(PSL)에, 하이 전압(VccH)과, 로우 전압(VccL)이 인가되어 있는 양상이 도시되어 있다. 또한, 도 81(D), (E)에는, 전원선(PSL), 신호선(DTL) 및 기록선(WSL)에의 전압 인가에 응하여, 구동 트랜지스터(Tr100)의 게이트 전압(Vg) 및 소스 전압(Vs)이 시시각각 변화하고 있는 양상이 도시되어 있다.
도 81로부터, 1H 내에 2회, WS 펄스(P)가 기록선(WSL)에 인가되어 있고, 1회째의 WS 펄스(P)에 의해 임계치 보정이 행하여지고, 2회째의 WS 펄스(P)에 의해 이동도 보정과 신호 기록이 행하여지고 있는 것을 알 수 있다. 즉, 도 81에서, WS 펄스(P)는, 신호 기록뿐만 아니라, 구동 트랜지스터(Tr100)의 임계치 보정이나 이동도 보정에도 이용되고 있다.
그런데, 액티브 매트릭스 방식의 표시 장치에서는, 신호선(DTL)을 구동하는 수평 구동 회로(도시 생략)나, 각 화소(113)를 순차적으로 선택하는 기록주사 회로(도시 생략)는, 모두 기본적으로 시프트 레지스터(도시 생략)를 포함하여 구성되어 있고, 화소(113)의 각 열 또는 각 행에 대응하여, 1단(段)마다 버퍼 회로(도시 생략)를 구비하고 있다. 예를 들면, 기록주사 회로 내의 버퍼 회로는, 전형적으로는, 2개의 인버터 회로를 직렬로 접속하여 구성되어 있다. 여기서, 인버터 회로는, 예를 들면, 도 83에 도시한 바와 같이, 2개의 n채널 MOS형의 트랜지스터(Tr1, Tr2)가 직렬 접속된 단(單)채널형의 회로 구성으로 되어 있다. 도 83에 기재된 인버터 회로(200)는, 하이 레벨의 전압이 인가되는 고전압 배선(LH)과, 로우 레벨의 전압이 인가되는 저전압 배선(LL) 사이에 삽입되어 있다. 고전압 배선(LH)측의 트랜지스터(Tr2)의 게이트가 고전압 배선(LH)에 접속되어 있고, 저전압 배선(LL)측의 트랜지스터(Tr1)의 게이트가 입력 단자(IN)에 접속되어 있다. 또한, 트랜지스터(Tr1)와 트랜지스터(Tr2)의 접속점(C)이 출력 단자(OUT)에 접속되어 있다.
인버터 회로(200)에서는, 예를 들면, 도 84에 도시한 바와 같이, 입력 단자(IN)의 전압(입력 전압(Vin))이 Vss로 되어 있을 때, 출력 단자(OUT)의 전압(출력 전압(Vout))이 Vdd로는 되지 않고, Vdd-Vth2로 되어 버린다. 즉, 출력 전압(Vout)에는, 트랜지스터(Tr2)의 임계치 전압(Vth2)이 포함되어 있고, 출력 전압(Vout)은, 트랜지스터(Tr2)의 임계치 전압(Vth2)의 편차의 영향을 크게 받게 된다.
그래서, 예를 들면, 도 85의 인버터 회로(300)에 도시한 바와 같이, 트랜지스터(Tr2)의 게이트와 드레인을 서로 전기적으로 분리하고, 드레인의 전압(Vdd)보다도 높은 전압(Vdd2)(≥Vdd+Vth2)이 인가되는 고전압 배선(LH2)에 게이트를 접속하는 것이 생각된다. 또한, 예를 들면, 도 86의 인버터 회로(400)에 도시하는 바와 같은 부트스트랩형의 회로 구성이 생각된다. 구체적으로는, 트랜지스터(Tr2)의 게이트와 고전압 배선(LH) 사이에 트랜지스터(Tr10)를 삽입하고, 트랜지스터(Tr10)의 게이트를 고전압 배선(LH)에 접속함과 함께, 트랜지스터(Tr2)의 게이트와 트랜지스터(Tr10)의 소스와의 접속점(D)과, 접속점(C) 사이에 용량 소자(C10)를 삽입한 회로 구성이 생각된다.
그러나, 도 83, 도 85, 도 86의 어느 회로에서도, 입력 전압(Vin)이 하이로 되어 있을 때, 즉, 출력 전압(Vout)이 로우로 되어 있을 때까지, 트랜지스터(Tr1, Tr2)를 통하여, 고전압 배선(LH)측부터 저전압 배선(LL)측을 향하여 전류(관통 전류)가 흘러 버린다. 그 결과, 인버터 회로에서의 소비 전력도 커져 버린다. 또한, 도 83, 도 85, 도 86의 회로에서는, 예를 들면, 도 84(B)의 파선으로 둘러싼 개소에 도시한 바와 같이, 입력 전압(Vin)이 Vdd로 되어 있을 때, 출력 전압(Vout)이 Vss로는 되지 않고, 출력 전압(Vout)의 파고치가 흐트러져 버린다. 그 결과, 화소 회로(112) 내의 구동 트랜지스터(Tr100)의 임계치 보정이나 이동도 보정이 화소 회로(112)마다 흐트러져 버리고, 그 편차가 휘도의 편차로 되어 버린다는 문제가 있다.
또한, 상술한 문제는, 표시 장치의 주사 회로에 한하여 생기는 것이 아니고, 다른 디바이스에서도 마찬가지로 생길 수 있는 것이다.
본 발명은 걸리는 문제점을 감안하여 이루어진 것이고, 그 목적은, 소비 전력을 억제하면서, 출력 전압의 편차를 없애는 것이 가능한 인버터 회로, 및 이 인버터 회로를 구비한 표시 장치를 제공하는 것에 있다.
본 발명의 제 1의 인버터 회로는: 서로 동일 도전형의 채널을 갖는 제 1 트랜지스터, 제 2 트랜지스터 및 제 3 트랜지스터와, 제 1 용량 소자 및 제 2 용량 소자와, 입력 단자 및 출력 단자를 구비한 것이다. 여기서, 제 1 트랜지스터는, 입력 단자의 전압(입력 전압)과 제 1 전압선의 전압과의 전위차 또는 그에 대응하는 전위차에 응하여 출력 단자와 제 1 전압선과의 전기적인 접속을 유지/단절하도록 되어 있다. 제 2 트랜지스터는, 당해 제 2 트랜지스터의 게이트 전압과, 출력 단자의 전압(출력 전압)과의 전위차 또는 그에 대응하는 전위차에 응하여 제 2 전압선과 출력 단자와의 전기적인 접속을 유지/단절하도록 되어 있다. 제 3 트랜지스터는, 입력 전압과 제 3 전압선의 전압과의 전위차 또는 그에 대응하는 전위차에 응하여 제 2 트랜지스터의 게이트와 제 3 전압선과의 전기적인 접속을 유지/단절하도록 되어 있다. 제 1 용량 소자 및 제 2 용량 소자는, 입력 단자와 제 2 트랜지스터의 게이트 사이에 직렬로 삽입되어 있고, 제 1 용량 소자와 제 2 용량 소자와의 전기적인 접속점이, 출력 단자에 전기적으로 접속되어 있다.
본 발명의 제 1의 표시 장치는, 행형상으로 배치된 복수의 주사선과, 열형상으로 배치된 복수의 신호선과, 행렬형상으로 배치된 복수의 화소를 포함하는 표시부를 구비하고 있고, 또한, 각 화소를 구동하는 구동부를 구비하고 있다. 구동부는, 주사선마다 마련된 복수의 인버터 회로를 갖고 있고, 구동부 내의 각 인버터 회로는, 상기한 제 1의 인버터 회로와 동일한 구성 요소를 포함하고 있다.
본 발명의 제 1의 인버터 회로 및 제 1의 표시 장치에서는, 제 2 트랜지스터의 게이트와 제 3 전압선 사이에는, 입력 전압과 제 3 전압선의 전압과의 전위차에 응하여 온 오프 동작하는 제 3 트랜지스터가 마련되어 있다. 또한, 제 2 트랜지스터의 소스와 제 1 전압선 사이에는, 입력 전압과 제 1 전압선의 전압과의 전위차에 응하여 온 오프 동작하는 제 1 트랜지스터가 마련되어 있다. 이에 의해, 예를 들면, 제 1 트랜지스터 및 제 3 트랜지스터의 각각의 게이트 전압이 하이로부터 로우로 변이할 때에, 제 1 트랜지스터 및 제 3 트랜지스터의 각각의 온 저항이 서서히 커지고, 제 2 트랜지스터의 게이트 및 소스가 제 1 전압선 및 제 3 전압선의 전압으로 충전되는데 필요로 하는 시간이 길어진다. 또한, 예를 들면, 제 1 트랜지스터 및 제 3 트랜지스터의 각각의 게이트 전압이 로우로부터 하이로 변이할 때에, 제 1 트랜지스터 및 제 3 트랜지스터의 각각의 온 저항이 서서히 작아지고, 제 2 트랜지스터의 게이트 및 소스가 제 1 전압선 및 제 3 전압선의 전압으로 충전되는데 필요로 하는 시간이 짧아진다. 또한, 본 발명에서는, 제 2 트랜지스터의 게이트에는, 제 1 용량 소자 및 제 2 용량 소자가 직렬 접속되어 있고, 출력 단자에는, 제 1 용량 소자 및 제 2 용량 소자가 병렬 접속되어 있기 때문에, 출력 단자의 쪽이, 제 2 트랜지스터의 게이트보다도, 트랜전트가 늦어진다. 그 결과, 예를 들면, 제 1 트랜지스터 및 제 3 트랜지스터의 각각의 게이트 전압이 하이로부터 로우로 변이할 때에 제 2 트랜지스터의 게이트-소스 사이 전압이 제 2 트랜지스터의 임계치 전압보다도 커져, 제 2 트랜지스터가 온 하고, 그 직후에 제 1 트랜지스터 및 제 3 트랜지스터가 오프 한다. 이때, 출력 전압이 제 2 전압선측의 전압으로 된다. 또한, 예를 들면, 제 1 트랜지스터 및 제 3 트랜지스터의 각각의 게이트 전압이 로우로부터 하이로 변이할 때에 제 1 트랜지스터 및 제 3 트랜지스터가 온 하고, 그 직후에 제 2 트랜지스터가 오프 한다. 이때, 출력 전압이 제 1 전압선측의 전압으로 된다.
본 발명의 제 2의 인버터 회로는, 서로 동일 도전형의 채널을 갖는 제 1 트랜지스터, 제 2 트랜지스터 및 제 3 트랜지스터와, 제 1 용량 소자 및 제 2 용량 소자와, 입력 단자 및 출력 단자를 구비한 것이다. 여기서, 제 1 트랜지스터의 게이트는 입력 단자에 전기적으로 접속되고, 제 1 트랜지스터의 드레인 및 소스 중 어느 하나는 제 1 전압선에 전기적으로 접속되고, 제 1 트랜지스터의 드레인 및 소스 중 나머지 하나는 출력 단자에 전기적으로 접속되어 있다. 제 2 트랜지스터의 드레인 및 소스 중 어느 하나는 제 2 전압선에 전기적으로 접속되고, 제 2 트랜지스터의 드레인 및 소스 중 나머지 하나는 출력 단자에 전기적으로 접속되어 있다. 제 3 트랜지스터의 게이트는 입력 단자에 전기적으로 접속되고, 제 3 트랜지스터의 드레인 및 소스 중 어느 하나는 제 3 전압선에 전기적으로 접속되고, 제 3 트랜지스터의 드레인 및 소스 중 나머지 하나는 제 2 트랜지스터의 게이트에 전기적으로 접속되어 있다. 제 1 용량 소자 및 제 2 용량 소자는, 입력 단자와 제 2 트랜지스터의 게이트 사이에 직렬로 삽입되어 있고, 제 1 용량 소자와 제 2 용량 소자와의 전기적인 접속점이, 출력 단자에 전기적으로 접속되어 있다.
본 발명의 제 2의 표시 장치는, 행형상으로 배치된 복수의 주사선과, 열형상으로 배치된 복수의 신호선과, 행렬형상으로 배치된 복수의 화소를 포함하는 표시부를 구비하고 있고, 또한, 각 화소를 구동하는 구동부를 구비하고 있다. 구동부는, 주사선마다 마련된 복수의 인버터 회로를 갖고 있고, 구동부 내의 각 인버터 회로는, 상기한 제 2의 인버터 회로와 동일한 구성 요소를 포함하고 있다.
본 발명의 제 2의 인버터 회로 및 제 2의 표시 장치에서는, 제 2 트랜지스터의 게이트와 제 3 전압선 사이에는, 게이트가 입력 단자에 접속된 제 3 트랜지스터가 마련되어 있다. 또한, 제 2 트랜지스터의 소스와 제 1 전압선 사이에는, 게이트가 입력 단자에 접속된 제 1 트랜지스터가 마련되어 있다. 이에 의해, 예를 들면, 제 1 트랜지스터 및 제 3 트랜지스터의 각각의 게이트 전압이 하이로부터 로우로 변이할 때에, 제 1 트랜지스터 및 제 3 트랜지스터의 각각의 온 저항이 서서히 커지고, 제 2 트랜지스터의 게이트 및 소스가 제 1 전압선 및 제 3 전압선의 전압으로 충전되는데 필요로 하는 시간이 길어진다. 또한, 예를 들면, 제 1 트랜지스터 및 제 3 트랜지스터의 각각의 게이트 전압이 로우로부터 하이로 변이할 때에, 제 1 트랜지스터 및 제 3 트랜지스터의 각각의 온 저항이 서서히 작아지고, 제 2 트랜지스터의 게이트 및 소스가 제 1 전압선 및 제 3 전압선의 전압으로 충전되는데 필요로 하는 시간이 짧아진다. 또한, 본 발명에서는, 제 2 트랜지스터의 게이트에는, 제 1 용량 소자 및 제 2 용량 소자가 직렬 접속되어 있고, 출력 단자에는, 제 1 용량 소자 및 제 2 용량 소자가 병렬 접속되어 있기 때문에, 출력 단자의 쪽이, 제 2 트랜지스터의 게이트보다도, 트랜전트가 늦어진다. 그 결과, 예를 들면, 제 1 트랜지스터 및 제 3 트랜지스터의 각각의 게이트 전압이 하이로부터 로우로 변이할 때에 제 2 트랜지스터의 게이트-소스 사이 전압이 제 2 트랜지스터의 임계치 전압보다도 커져, 제 2 트랜지스터가 온 하고, 그 직후에 제 1 트랜지스터 및 제 3 트랜지스터가 오프 한다. 이때, 출력 전압이 제 2 전압선측의 전압으로 된다. 또한, 예를 들면, 제 1 트랜지스터 및 제 3 트랜지스터의 각각의 게이트 전압이 로우로부터 하이로 변이할 때에 제 1 트랜지스터 및 제 3 트랜지스터가 온 하고, 그 직후에 제 2 트랜지스터가 오프 한다. 이때, 출력 전압이 제 1 전압선측의 전압으로 된다.
본 발명의 제 3의 인버터 회로는, 서로 동일 도전형의 채널을 갖는 제 1 트랜지스터, 제 2 트랜지스터 및 제 3 트랜지스터와, 입력 단자 및 출력 단자와, 제어 소자를 구비한 것이다. 이 제어 소자는, 입력 단자에 전기적으로 접속된 제 1 단자와, 출력 단자에 전기적으로 접속된 제 2 단자와, 제 2 트랜지스터의 게이트에 전기적으로 접속된 제 3 단자를 갖고 있다. 이 제어 소자는, 제 1 단자에 하강 전압 또는 상승 전압이 입력되어 있을 때에 제 2 단자의 트랜전트를 제 3 단자의 트랜전트보다도 완만하게 하도록 되어 있다. 여기서, 제 1 트랜지스터는, 입력 단자의 전압(입력 전압)과 제 1 전압선의 전압과의 전위차 또는 그에 대응하는 전위차에 응하여 출력 단자와 제 1 전압선과의 전기적인 접속을 유지/단절하도록 되어 있다. 제 2 트랜지스터는, 당해 제 2 트랜지스터의 게이트 전압과, 출력 단자의 전압(출력 전압)과의 전위차 또는 그에 대응하는 전위차에 응하여 제 2 전압선과 출력 단자와의 전기적인 접속을 유지/단절하도록 되어 있다. 제 3 트랜지스터는, 입력 전압과 제 3 전압선의 전압과의 전위차 또는 그에 대응하는 전위차에 응하여 제 2 트랜지스터의 게이트와 제 3 전압선과의 전기적인 접속을 유지/단절하도록 되어 있다.
본 발명의 제 3의 표시 장치는, 행형상으로 배치된 복수의 주사선과, 열형상으로 배치된 복수의 신호선과, 행렬형상으로 배치된 복수의 화소를 포함하는 표시부를 구비하고 있고, 또한, 각 화소를 구동하는 구동부를 구비하고 있다. 구동부는, 주사선마다 마련된 복수의 인버터 회로를 갖고 있고, 구동부 내의 각 인버터 회로는, 상기한 제 3의 인버터 회로와 동일한 구성 요소를 포함하고 있다.
본 발명의 제 3의 인버터 회로 및 제 3의 표시 장치에서는, 제 2 트랜지스터의 게이트와 제 3 전압선 사이에는, 입력 전압과 제 3 전압선의 전압과의 전위차에 응하여 온 오프 동작하는 제 3 트랜지스터가 마련되어 있다. 또한, 제 2 트랜지스터의 소스와 제 1 전압선 사이에는, 입력 전압과 제 1 전압선의 전압과의 전위차에 응하여 온 오프 동작하는 제 1 트랜지스터가 마련되어 있다.
이에 의해, 제 1 트랜지스터 내지 제 3 트랜지스터가 n채널형인 경우에는, 제 1 트랜지스터 및 제 3 트랜지스터의 각각의 게이트 전압이 하이로부터 로우로 변이할 때에, 제 1 트랜지스터 및 제 3 트랜지스터의 각각의 온 저항이 서서히 커지고, 제 2 트랜지스터의 게이트 및 소스가 제 1 전압선 및 제 3 전압선의 전압으로 충전되는데 필요로 하는 시간이 길어진다. 또한, 제 1 트랜지스터 및 제 3 트랜지스터의 각각의 게이트 전압이 로우로부터 하이로 변이할 때에, 제 1 트랜지스터 및 제 3 트랜지스터의 각각의 온 저항이 서서히 작아지고, 제 2 트랜지스터의 게이트 및 소스가 제 1 전압선 및 제 3 전압선의 전압으로 충전되는데 필요로 하는 시간이 짧아진다. 한편, 제 1 트랜지스터 내지 제 3 트랜지스터가 p채널형인 경우에는, 제 1 트랜지스터 및 제 3 트랜지스터의 각각의 게이트 전압이 로우로부터 하이로 변이할 때에, 제 1 트랜지스터 및 제 3 트랜지스터의 각각의 온 저항이 서서히 커지고, 제 2 트랜지스터의 게이트 및 소스가 제 1 전압선 및 제 3 전압선의 전압으로 충전되는데 필요로 하는 시간이 길어진다. 또한, 제 1 트랜지스터 및 제 3 트랜지스터의 각각의 게이트 전압이 하이로부터 로우로 변이할 때에, 제 1 트랜지스터 및 제 3 트랜지스터의 각각의 온 저항이 서서히 작아지고, 제 2 트랜지스터의 게이트 및 소스가 제 1 전압선 및 제 3 전압선의 전압으로 충전되는데 필요로 하는 시간이 짧아진다.
또한, 본 발명의 제 3의 인버터 회로 및 제 3의 표시 장치에서는, 제어 소자에 있어서, 제 1 단자가 입력 단자에 전기적으로 접속되고, 제 2 단자가 출력 단자에 전기적으로 접속되고, 제 3 단자가 제 2 트랜지스터의 게이트에 전기적으로 접속되어 있고, 제 1 단자에 하강 전압 또는 상승 전압이 입력되어 있을 때에 제 2 단자의 트랜전트가 제 3 단자의 트랜전트보다도 완만하게 된다.
이에 의해, 제 1 트랜지스터 내지 제 3 트랜지스터가 n채널형인 경우에는, 제 1 트랜지스터 및 제 3 트랜지스터의 각각의 게이트 전압이 하이로부터 로우로 변이할 때에 제 2 트랜지스터의 게이트-소스 사이 전압이 제 2 트랜지스터의 임계치 전압보다도 커져, 제 2 트랜지스터가 온 하고, 그 직후에 제 1 트랜지스터 및 제 3 트랜지스터가 오프 한다. 이때, 출력 전압이 제 2 전압선측의 전압으로 된다. 또한, 제 1 트랜지스터 및 제 3 트랜지스터의 각각의 게이트 전압이 로우로부터 하이로 변이할 때에 제 1 트랜지스터 및 제 3 트랜지스터가 온 하고, 그 직후에 제 2 트랜지스터가 오프 한다. 이때, 출력 전압이 제 1 전압선측의 전압으로 된다. 한편, 제 1 트랜지스터 내지 제 3 트랜지스터가 p채널형인 경우에는, 제 1 트랜지스터 및 제 3 트랜지스터의 각각의 게이트 전압이 로우로부터 하이로 변이할 때에 제 2 트랜지스터의 게이트-소스 사이 전압이 제 2 트랜지스터의 임계치 전압보다도 커져, 제 2 트랜지스터가 온 하고, 그 직후에 제 1 트랜지스터 및 제 3 트랜지스터가 오프 한다. 이때, 출력 전압이 제 2 전압선측의 전압으로 된다. 또한, 제 1 트랜지스터 및 제 3 트랜지스터의 각각의 게이트 전압이 하이로부터 로우로 변이할 때에 제 1 트랜지스터 및 제 3 트랜지스터가 온 하고, 그 직후에 제 2 트랜지스터가 오프 한다. 이때, 출력 전압이 제 1 전압선측의 전압으로 된다.
본 발명의 제 4의 인버터 회로는, 서로 동일 도전형의 채널을 갖는 제 1 트랜지스터, 제 2 트랜지스터 및 제 3 트랜지스터와, 입력 단자 및 출력 단자와, 제어 소자를 구비한 것이다. 이 제어 소자는, 입력 단자에 전기적으로 접속된 제 1 단자와, 출력 단자에 전기적으로 접속된 제 2 단자와, 제 2 트랜지스터의 게이트에 전기적으로 접속된 제 3 단자를 갖고 있다. 이 제어 소자는, 제 1 단자에 하강 전압 또는 상승 전압이 입력되어 있을 때에 제 2 단자의 트랜전트를 제 3 단자의 트랜전트보다도 완만하게 하도록 되어 있다. 여기서, 제 1 트랜지스터의 게이트는 입력 단자에 전기적으로 접속되고, 제 1 트랜지스터의 드레인 및 소스 중 어느 하나는 제 1 전압선에 전기적으로 접속되고, 제 1 트랜지스터의 드레인 및 소스 중 나머지 하나는 출력 단자에 전기적으로 접속되어 있다. 제 2 트랜지스터의 드레인 및 소스 중 어느 하나는 제 2 전압선에 전기적으로 접속되고, 제 2 트랜지스터의 드레인 및 소스 중 나머지 하나는 출력 단자에 전기적으로 접속되어 있다. 제 3 트랜지스터의 게이트는 입력 단자에 전기적으로 접속되고, 제 3 트랜지스터의 드레인 및 소스 중 어느 하나는 제 3 전압선에 전기적으로 접속되고, 제 3 트랜지스터의 드레인 및 소스 중 나머지 하나는 제 2 트랜지스터의 게이트에 전기적으로 접속되어 있다.
본 발명의 제 4의 표시 장치는, 행형상으로 배치된 복수의 주사선과, 열형상으로 배치된 복수의 신호선과, 행렬형상으로 배치된 복수의 화소를 포함하는 표시부를 구비하고 있고, 또한, 각 화소를 구동하는 구동부를 구비하고 있다. 구동부는, 주사선마다 마련된 복수의 인버터 회로를 갖고 있고, 구동부 내의 각 인버터 회로는, 상기한 제 4의 인버터 회로와 동일한 구성 요소를 포함하고 있다.
본 발명의 제 4의 인버터 회로 및 제 4의 표시 장치에서는, 제 2 트랜지스터의 게이트와 제 3 전압선 사이에는, 게이트가 입력 단자에 접속된 제 3 트랜지스터가 마련되어 있다. 또한, 제 2 트랜지스터의 소스와 제 1 전압선 사이에는, 게이트가 입력 단자에 접속된 제 1 트랜지스터가 마련되어 있다.
이에 의해, 제 1 트랜지스터 내지 제 3 트랜지스터가 n채널형인 경우에는, 제 1 트랜지스터 및 제 3 트랜지스터의 각각의 게이트 전압이 하이로부터 로우로 변이할 때에, 제 1 트랜지스터 및 제 3 트랜지스터의 각각의 온 저항이 서서히 커지고, 제 2 트랜지스터의 게이트 및 소스가 제 1 전압선 및 제 3 전압선의 전압으로 충전되는데 필요로 하는 시간이 길어진다. 또한, 제 1 트랜지스터 및 제 3 트랜지스터의 각각의 게이트 전압이 로우로부터 하이로 변이할 때에, 제 1 트랜지스터 및 제 3 트랜지스터의 각각의 온 저항이 서서히 작아지고, 제 2 트랜지스터의 게이트 및 소스가 제 1 전압선 및 제 3 전압선의 전압으로 충전되는데 필요로 하는 시간이 짧아진다. 한편, 제 1 트랜지스터 내지 제 3 트랜지스터가 p채널형인 경우에는, 제 1 트랜지스터 및 제 3 트랜지스터의 각각의 게이트 전압이 로우로부터 하이로 변이할 때에, 제 1 트랜지스터 및 제 3 트랜지스터의 각각의 온 저항이 서서히 커지고, 제 2 트랜지스터의 게이트 및 소스가 제 1 전압선 및 제 3 전압선의 전압으로 충전되는데 필요로 하는 시간이 길어진다. 또한, 제 1 트랜지스터 및 제 3 트랜지스터의 각각의 게이트 전압이 하이로부터 로우로 변이할 때에, 제 1 트랜지스터 및 제 3 트랜지스터의 각각의 온 저항이 서서히 작아지고, 제 2 트랜지스터의 게이트 및 소스가 제 1 전압선 및 제 3 전압선의 전압으로 충전되는데 필요로 하는 시간이 짧아진다.
또한, 본 발명의 제 4의 인버터 회로 및 제 4의 표시 장치에서는, 제어 소자에 있어서, 제 1 단자가 입력 단자에 전기적으로 접속되고, 제 2 단자가 출력 단자에 전기적으로 접속되고, 제 3 단자가 제 2 트랜지스터의 게이트에 전기적으로 접속되어 있고, 제 1 단자에 하강 전압이 입력되어 있을 때에 제 2 단자의 트랜전트가 제 3 단자의 트랜전트보다도 완만하게 된다.
이에 의해, 제 1 트랜지스터 내지 제 3 트랜지스터가 n채널형인 경우에는, 제 1 트랜지스터 및 제 3 트랜지스터의 각각의 게이트 전압이 하이로부터 로우로 변이할 때에 제 2 트랜지스터의 게이트-소스 사이 전압이 제 2 트랜지스터의 임계치 전압보다도 커져, 제 2 트랜지스터가 온 하고, 그 직후에 제 1 트랜지스터 및 제 3 트랜지스터가 오프 한다. 이때, 출력 전압이 제 2 전압선측의 전압으로 된다. 또한, 제 1 트랜지스터 및 제 3 트랜지스터의 각각의 게이트 전압이 로우로부터 하이로 변이할 때에 제 1 트랜지스터 및 제 3 트랜지스터가 온 하고, 그 직후에 제 2 트랜지스터가 오프 한다. 이때, 출력 전압이 제 1 전압선측의 전압으로 된다. 한편, 제 1 트랜지스터 내지 제 3 트랜지스터가 p채널형인 경우에는, 제 1 트랜지스터 및 제 3 트랜지스터의 각각의 게이트 전압이 로우로부터 하이로 변이할 때에 제 2 트랜지스터의 게이트-소스 사이 전압이 제 2 트랜지스터의 임계치 전압보다도 커져, 제 2 트랜지스터가 온 하고, 그 직후에 제 1 트랜지스터 및 제 3 트랜지스터가 오프 한다. 이때, 출력 전압이 제 2 전압선측의 전압으로 된다. 또한, 제 1 트랜지스터 및 제 3 트랜지스터의 각각의 게이트 전압이 하이로부터 로우로 변이할 때에 제 1 트랜지스터 및 제 3 트랜지스터가 온 하고, 그 직후에 제 2 트랜지스터가 오프 한다. 이때, 출력 전압이 제 1 전압선측의 전압으로 된다.
그런데, 본 발명의 제 1 내지 제 4의 인버터 회로 및 제 1 내지 제 4의 표시 장치에 있어서, 입력 단자에 입력된 신호 전압의 파형을 무디게 한 전압을 제 3 트랜지스터의 게이트에 입력하는 지연 소자를 또한 마련하여도 좋다. 이와 같이 한 경우에는, 제 1 트랜지스터의 게이트에 입력되는 신호보다도 지연된 신호가 제 3 트랜지스터의 게이트에 입력되기 때문에, 제 1 트랜지스터 및 제 3 트랜지스터의 각각의 게이트 전압이 하이로부터 로우로 변이할 때 또는 로우로부터 하이로 변이할 때에 제 2 트랜지스터의 게이트-소스 사이 전압이 제 2 트랜지스터의 임계치 전압을 초과하기까지의 시간을 단축할 수 있다. 본 발명의 제 1의 인버터 회로는, 서로 동일 도전형의 채널을 갖는 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 제 4 트랜지스터 및 제 5 트랜지스터와, 제 1 용량 소자 및 제 2 용량 소자와, 입력 단자 및 출력 단자를 구비한 것이다. 여기서, 제 1 트랜지스터는, 입력 단자의 전압(입력 전압)과 제 1 전압선의 전압과의 전위차 또는 그에 대응하는 전위차에 응하여 출력 단자와 제 1 전압선과의 전기적인 접속을 유지/단절하도록 되어 있다. 제 2 트랜지스터는, 제 5 트랜지스터의 소스 또는 드레인인 제 1 단자의 전압과, 출력 단자의 전압(출력 전압)과의 전위차 또는 그에 대응하는 전위차에 응하여 제 2 전압선과 출력 단자와의 전기적인 접속을 유지/단절하도록 되어 있다. 제 3 트랜지스터는, 입력 전압과 제 3 전압선의 전압과의 전위차 또는 그에 대응하는 전위차에 응하여 제 5 트랜지스터의 게이트와 제 3 전압선과의 전기적인 접속을 유지/단절하도록 되어 있다. 제 4 트랜지스터는, 입력 전압과 제 4 전압선의 전압과의 전위차 또는 그에 대응하는 전위차에 응하여 제 1 단자와 제 4 전압선과의 전기적인 접속을 유지/단절하도록 되어 있다. 제 1 용량 소자 및 제 2 용량 소자는, 입력 단자와 제 5 트랜지스터의 게이트 사이에 직렬로 삽입되어 있고, 제 1 용량 소자와 제 2 용량 소자와의 전기적인 접속점이, 제 1 단자에 전기적으로 접속되어 있다. 또한, 제 5 트랜지스터는, 제 1 용량 소자의 단자 사이 전압 또는 그에 대응하는 전압에 응하여 제 5 전압선과 제 1 단자와의 전기적인 접속을 유지/단절하도록 되어 있다.
본 발명의 제 5의 인버터 회로는, 서로 동일 도전형의 채널을 갖는 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 제 4 트랜지스터 및 제 5 트랜지스터와, 제 1 용량 소자 및 제 2 용량 소자와, 입력 단자 및 출력 단자를 구비한 것이다. 여기서, 제 1 트랜지스터는, 입력 단자의 전압(입력 전압)과 제 1 전압선의 전압과의 전위차 또는 그에 대응하는 전위차에 응하여 출력 단자와 제 1 전압선과의 전기적인 접속을 유지/단절하도록 되어 있다. 제 2 트랜지스터는, 제 5 트랜지스터의 소스 또는 드레인인 제 1 단자의 전압과, 출력 단자의 전압(출력 전압)과의 전위차 또는 그에 대응하는 전위차에 응하여 제 2 전압선과 출력 단자와의 전기적인 접속을 유지/단절하도록 되어 있다. 제 3 트랜지스터는, 입력 전압과 제 3 전압선의 전압과의 전위차 또는 그에 대응하는 전위차에 응하여 제 5 트랜지스터의 게이트와 제 3 전압선과의 전기적인 접속을 유지/단절하도록 되어 있다. 제 4 트랜지스터는, 입력 전압과 제 4 전압선의 전압과의 전위차 또는 그에 대응하는 전위차에 응하여 제 1 단자와 제 4 전압선과의 전기적인 접속을 유지/단절하도록 되어 있다. 제 1 용량 소자 및 제 2 용량 소자는, 입력 단자와 제 5 트랜지스터의 게이트 사이에 직렬로 삽입되어 있고, 제 1 용량 소자와 제 2 용량 소자와의 전기적인 접속점이, 제 1 단자에 전기적으로 접속되어 있다. 또한, 제 5 트랜지스터는, 제 1 용량 소자의 단자 사이 전압 또는 그에 대응하는 전압에 응하여 제 5 전압선과 제 1 단자와의 전기적인 접속을 유지/단절하도록 되어 있다.
본 발명의 제 5의 표시 장치는, 행형상으로 배치된 복수의 주사선과, 열형상으로 배치된 복수의 신호선과, 행렬형상으로 배치된 복수의 화소를 포함하는 표시부를 구비하고 있고, 또한, 각 화소를 구동하는 구동부를 구비하고 있다. 구동부는, 주사선마다 마련된 복수의 인버터 회로를 갖고 있고, 구동부 내의 각 인버터 회로는, 상기한 제 5의 인버터 회로와 동일한 구성 요소를 포함하고 있다.
본 발명의 제 5의 인버터 회로 및 제 5의 표시 장치에서는, 제 5 트랜지스터의 게이트와 제 3 전압선 사이에는, 입력 전압과 제 3 전압선의 전압과의 전위차에 응하여 온 오프 동작하는 제 3 트랜지스터가 마련되어 있다. 또한, 제 2 트랜지스터의 게이트와 제 4 전압선 사이에는, 입력 전압과 제 4 전압선의 전압과의 전위차에 응하여 온 오프 동작하는 제 4 트랜지스터가 마련되어 있다. 또한, 제 2 트랜지스터의 소스와 제 1 전압선 사이에는, 입력 전압과 제 1 전압선의 전압과의 전위차에 응하여 온 오프 동작하는 제 1 트랜지스터가 마련되어 있다. 이에 의해, 예를 들면, 제 3 트랜지스터, 제 4 트랜지스터 및 제 1 트랜지스터의 각각의 게이트가 하이로부터 로우로 변이할 때에, 제 3 트랜지스터, 제 4 트랜지스터 및 제 1 트랜지스터의 각각의 온 저항이 서서히 커지고, 제 5 트랜지스터 및 제 2 트랜지스터의 게이트 및 소스가 제 3 전압선, 제 4 전압선 및 제 1 전압선의 전압으로 충전되는데 필요로 하는 시간이 길어진다. 또한, 예를 들면, 제 3 트랜지스터, 제 4 트랜지스터 및 제 1 트랜지스터의 각각의 게이트가 로우로부터 하이로 변이할 때에, 제 3 트랜지스터, 제 4 트랜지스터 및 제 1 트랜지스터의 각각의 온 저항이 서서히 작아지고, 제 5 트랜지스터 및 제 2 트랜지스터의 게이트 및 소스가 제 3 전압선, 제 4 전압선 및 제 1 전압선의 전압으로 충전되는데 필요로 하는 시간이 짧아진다. 또한, 본 발명에서는, 입력 단자와 제 5 트랜지스터의 게이트 사이에, 서로 직렬로 접속된 제 1 용량 소자 및 제 2 용량 소자가 삽입되어 있다. 또한, 제 5 트랜지스터의 소스가, 제 1 용량 소자와 제 2 용량 소자 사이에 전기적으로 접속되어 있다. 이에 의해, 제 5 트랜지스터의 소스에는, 제 1 용량 소자 및 제 2 용량 소자가 병렬 접속되고, 제 5 트랜지스터의 게이트에는, 제 1 용량 소자 및 제 2 용량 소자가 직렬 접속되기 때문에, 제 5 트랜지스터의 소스의 쪽이, 제 5 트랜지스터의 게이트보다도, 트랜전트가 늦어진다. 그 결과, 예를 들면, 제 3 트랜지스터, 제 4 트랜지스터 및 제 1 트랜지스터의 각각의 게이트가 하이로부터 로우로 변이할 때에 제 5 트랜지스터의 게이트-소스 사이 전압이 제 5 트랜지스터의 임계치 전압보다도 커져, 제 5 트랜지스터가 온 하고, 그 직후에 제 4 트랜지스터가 오프 한다. 이때, 제 2 트랜지스터가 온 함과 함께 제 1 트랜지스터가 오프 하기 때문에, 출력 전압이 제 2 전압선측의 전압으로 된다. 또한, 예를 들면, 제 4 트랜지스터 및 제 1 트랜지스터의 각각의 게이트가 로우로부터 하이로 변이할 때에 제 4 트랜지스터 및 제 1 트랜지스터가 온 하고, 그 직후에 제 5 트랜지스터가 오프 한다. 이때, 제 2 트랜지스터가 오프 함과 함께 제 1 트랜지스터가 온 하기 때문에, 출력 전압이 제 1 전압선측의 전압으로 된다.
본 발명의 제 6의 인버터 회로는, 서로 동일 도전형의 채널을 갖는 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 제 4 트랜지스터 및 제 5 트랜지스터와, 제 1 용량 소자 및 제 2 용량 소자와, 입력 단자 및 출력 단자를 구비한 것이다. 여기서, 제 1 트랜지스터의 게이트는 입력 단자에 전기적으로 접속되고, 제 1 트랜지스터의 드레인 및 소스 중 어느 하나는 제 1 전압선에 전기적으로 접속되고, 제 1 트랜지스터의 드레인 및 소스 중 나머지 하나는 출력 단자에 전기적으로 접속되어 있다. 제 2 트랜지스터의 드레인 및 소스 중 어느 하나는 제 2 전압선에 전기적으로 접속되고, 제 2 트랜지스터의 드레인 및 소스 중 나머지 하나는 출력 단자에 전기적으로 접속되어 있다. 제 3 트랜지스터의 게이트는 입력 단자에 전기적으로 접속되고, 제 3 트랜지스터의 드레인 및 소스 중 어느 하나는 제 3 전압선에 전기적으로 접속되고, 제 3 트랜지스터의 드레인 및 소스 중 나머지 하나는 제 5 트랜지스터의 게이트에 전기적으로 접속되어 있다. 제 4 트랜지스터의 게이트는 입력 단자에 전기적으로 접속되고, 제 4 트랜지스터의 드레인 및 소스 중 어느 하나는 제 4 전압선에 전기적으로 접속되고, 제 4 트랜지스터의 드레인 및 소스 중 나머지 하나는 제 2 트랜지스터의 게이트에 전기적으로 접속되어 있다. 제 5 트랜지스터의 드레인 및 소스 중 어느 하나는 제 5 전압선에 전기적으로 접속되고, 제 5 트랜지스터의 드레인 및 소스 중 나머지 하나는 제 2 트랜지스터의 게이트에 전기적으로 접속되어 있다. 제 1 용량 소자 및 제 2 용량 소자는, 입력 단자와 제 5 트랜지스터의 게이트 사이에 직렬로 삽입되어 있고, 제 1 용량 소자와 제 2 용량 소자와의 전기적인 접속점이, 제 1 단자에 전기적으로 접속되어 있다.
본 발명의 제 6의 표시 장치는, 행형상으로 배치된 복수의 주사선과, 열형상으로 배치된 복수의 신호선과, 행렬형상으로 배치된 복수의 화소를 포함하는 표시부를 구비하고 있고, 또한, 각 화소를 구동하는 구동부를 구비하고 있다. 구동부는, 주사선마다 마련된 복수의 인버터 회로를 갖고 있고, 구동부 내의 각 인버터 회로는, 상기한 제 6의 인버터 회로와 동일한 구성 요소를 포함하고 있다.
본 발명의 제 6의 인버터 회로 및 제 6의 표시 장치에서는, 제 5 트랜지스터의 게이트와 제 3 전압선 사이에는, 게이트가 입력 단자에 접속된 제 3 트랜지스터가 마련되어 있다. 또한, 제 2 트랜지스터의 게이트와 제 4 전압선 사이에는, 게이트가 입력 단자에 접속된 제 4 트랜지스터가 마련되어 있다. 또한, 제 2 트랜지스터의 소스와 제 1 전압선 사이에는, 게이트가 입력 단자에 접속된 제 1 트랜지스터가 마련되어 있다. 이에 의해, 예를 들면, 제 3 트랜지스터, 제 4 트랜지스터 및 제 1 트랜지스터의 각각의 게이트가 하이로부터 로우로 변이할 때에, 제 3 트랜지스터, 제 4 트랜지스터 및 제 1 트랜지스터의 각각의 온 저항이 서서히 커지고, 제 5 트랜지스터 및 제 2 트랜지스터의 게이트 및 소스가 제 3 전압선, 제 4 전압선 및 제 1 전압선의 전압으로 충전되는데 필요로 하는 시간이 길어진다. 또한, 예를 들면, 제 3 트랜지스터, 제 4 트랜지스터 및 제 1 트랜지스터의 각각의 게이트가 로우로부터 하이로 변이할 때에, 제 3 트랜지스터, 제 4 트랜지스터 및 제 1 트랜지스터의 각각의 온 저항이 서서히 작아지고, 제 5 트랜지스터 및 제 2 트랜지스터의 게이트 및 소스가 제 3 전압선, 제 4 전압선 및 제 1 전압선의 전압으로 충전되는데 필요로 하는 시간이 짧아진다. 또한, 본 발명에서는, 입력 단자와 제 5 트랜지스터의 게이트 사이에, 서로 직렬로 접속된 제 1 용량 소자 및 제 2 용량 소자가 삽입되어 있다. 또한, 제 5 트랜지스터의 소스가, 제 1 용량 소자와 제 2 용량 소자 사이에 전기적으로 접속되어 있다. 이에 의해, 제 5 트랜지스터의 소스에는, 제 1 용량 소자 및 제 2 용량 소자가 병렬 접속되고, 제 5 트랜지스터의 게이트에는, 제 1 용량 소자 및 제 2 용량 소자가 직렬 접속되기 때문에, 제 5 트랜지스터의 소스의 쪽이, 제 5 트랜지스터의 게이트보다도, 트랜전트가 늦어진다. 그 결과, 예를 들면, 제 3 트랜지스터, 제 4 트랜지스터 및 제 1 트랜지스터의 각각의 게이트가 하이로부터 로우로 변이할 때에 제 5 트랜지스터의 게이트-소스 사이 전압이 제 5 트랜지스터의 임계치 전압보다도 커져, 제 5 트랜지스터가 온 하고, 그 직후에 제 4 트랜지스터가 오프 한다. 이때, 제 2 트랜지스터가 온 함과 함께 제 1 트랜지스터가 오프 하기 때문에, 출력 전압이 제 2 전압선측의 전압으로 된다. 또한, 예를 들면, 제 4 트랜지스터 및 제 1 트랜지스터의 각각의 게이트가 로우로부터 하이로 변이할 때에 제 4 트랜지스터 및 제 1 트랜지스터가 온 하고, 그 직후에 제 5 트랜지스터가 오프 한다. 이때, 제 2 트랜지스터가 오프 함과 함께 제 1 트랜지스터가 온 하기 때문에, 출력 전압이 제 1 전압선측의 전압으로 된다.
본 발명의 제 7의 인버터 회로는, 서로 동일 도전형의 채널을 갖는 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 제 4 트랜지스터, 제 5 트랜지스터, 제 6 트랜지스터 및 제 7 트랜지스터와, 제 1 용량 소자 및 제 2 용량 소자와, 입력 단자 및 출력 단자를 구비한 것이다. 여기서, 제 1 트랜지스터는, 입력 단자의 전압(입력 전압)과 제 1 전압선의 전압과의 전위차 또는 그에 대응하는 전위차에 응하여 출력 단자와 제 1 전압선과의 전기적인 접속을 유지/단절하도록 되어 있다. 제 2 트랜지스터는, 당해 제 2 트랜지스터의 게이트 전압과, 출력 단자의 전압(출력 전압)과의 전위차 또는 그에 대응하는 전위차에 응하여 제 2 전압선과 출력 단자와의 전기적인 접속을 유지/단절하도록 되어 있다. 제 3 트랜지스터는, 입력 전압과 제 3 전압선의 전압과의 전위차 또는 그에 대응하는 전위차에 응하여 제 5 트랜지스터의 게이트와 제 3 전압선과의 전기적인 접속을 유지/단절하도록 되어 있다. 제 4 트랜지스터는, 입력 전압과 제 4 전압선의 전압과의 전위차 또는 그에 대응하는 전위차에 응하여 제 5 트랜지스터의 소스 또는 드레인인 제 1 단자와 제 4 전압선과의 전기적인 접속을 유지/단절하도록 되어 있다. 제 1 용량 소자 및 제 2 용량 소자는, 입력 단자와 제 5 트랜지스터의 게이트 사이에 직렬로 삽입되어 있고, 제 1 용량 소자와 제 2 용량 소자와의 전기적인 접속점이, 제 1 단자에 전기적으로 접속되어 있다. 제 5 트랜지스터는, 제 1 용량 소자의 단자 사이 전압 또는 그에 대응하는 전압에 응하여 제 5 전압선과 제 1 단자와의 전기적인 접속을 유지/단절하도록 되어 있다. 제 6 트랜지스터는, 입력 전압과 제 6 전압선의 전압과의 전위차 또는 그에 대응하는 전위차에 응하여 제 2 트랜지스터의 게이트와 제 6 전압선과의 전기적인 접속을 유지/단절하도록 되어 있다. 제 7 트랜지스터는, 제 5 트랜지스터의 게이트 전압 또는 그에 대응하는 전압에 응하여 제 1 단자와 제 2 트랜지스터의 게이트와의 전기적인 접속을 유지/단절하도록 되어 있다.
본 발명의 제 7의 표시 장치는, 행형상으로 배치된 복수의 주사선과, 열형상으로 배치된 복수의 신호선과, 행렬형상으로 배치된 복수의 화소를 포함하는 표시부를 구비하고 있고, 또한, 각 화소를 구동하는 구동부를 구비하고 있다. 구동부는, 주사선마다 마련된 복수의 인버터 회로를 갖고 있고, 구동부 내의 각 인버터 회로는, 상기한 제 7의 인버터 회로와 동일한 구성 요소를 포함하고 있다.
본 발명의 제 7의 인버터 회로 및 제 7의 표시 장치에서는, 제 5 트랜지스터의 게이트와 제 3 전압선 사이에는, 입력 전압과 제 3 전압선의 전압과의 전위차에 응하여 온 오프 동작하는 제 3 트랜지스터가 마련되어 있다. 또한, 제 5 트랜지스터의 소스와 제 4 전압선 사이에는, 입력 전압과 제 4 전압선의 전압과의 전위차에 응하여 온 오프 동작하는 제 4 트랜지스터가 마련되어 있다. 또한, 제 2 트랜지스터의 게이트와 제 6 전압선 사이에는, 입력 전압과 제 6 전압선의 전압과의 전위차에 응하여 온 오프 동작하는 제 6 트랜지스터가 마련되어 있다. 또한, 제 2 트랜지스터의 소스와 제 1 전압선 사이에는, 입력 전압과 제 1 전압선의 전압과의 전위차에 응하여 온 오프 동작하는 제 1 트랜지스터가 마련되어 있다. 이에 의해, 예를 들면, 제 3 트랜지스터, 제 4 트랜지스터, 제 6 트랜지스터 및 제 1 트랜지스터의 각각의 게이트가 하이로부터 로우로 변이할 때에, 제 3 트랜지스터, 제 4 트랜지스터, 제 6 트랜지스터 및 제 1 트랜지스터의 각각의 온 저항이 서서히 커지고, 제 5 트랜지스터 및 제 2 트랜지스터의 게이트 및 소스가 제 3 전압선, 제 4 전압선, 제 6 전압선 및 제 1 전압선의 전압으로 충전되는데 필요로 하는 시간이 길어진다. 또한, 예를 들면, 제 3 트랜지스터, 제 4 트랜지스터, 제 6 트랜지스터 및 제 1 트랜지스터의 각각의 게이트가 로우로부터 하이로 변이할 때에, 제 3 트랜지스터, 제 4 트랜지스터, 제 6 트랜지스터 및 제 1 트랜지스터의 각각의 온 저항이 서서히 작아지고, 제 5 트랜지스터 및 제 2 트랜지스터의 게이트 및 소스가 제 3 전압선, 제 4 전압선, 제 6 전압선 및 제 1 전압선의 전압으로 충전되는데 필요로 하는 시간이 짧아진다. 또한, 본 발명에서는, 입력 단자와 제 5 트랜지스터의 게이트 사이에, 서로 직렬로 접속된 제 1 용량 소자 및 제 2 용량 소자가 삽입되어 있다. 또한, 제 5 트랜지스터의 제 1 단자가, 제 1 용량 소자와 제 2 용량 소자 사이에 전기적으로 접속되어 있다. 이에 의해, 제 5 트랜지스터의 소스에는, 제 1 용량 소자 및 제 2 용량 소자가 병렬 접속되고, 제 5 트랜지스터의 게이트에는, 제 1 용량 소자 및 제 2 용량 소자가 직렬 접속되기 때문에, 제 5 트랜지스터의 소스의 쪽이, 제 5 트랜지스터의 게이트보다도, 트랜전트가 늦어진다. 그 결과, 예를 들면, 제 3 트랜지스터, 제 4 트랜지스터, 제 6 트랜지스터 및 제 1 트랜지스터의 각각의 게이트가 하이로부터 로우로 변이할 때에 제 5 트랜지스터의 게이트-소스 사이 전압이 제 5 트랜지스터의 임계치 전압보다도 커져, 제 5 트랜지스터가 온 하고, 그 직후에 제 4 트랜지스터 및 제 6 트랜지스터가 오프 한다. 이때, 제 2 트랜지스터가 온 함과 함께 제 1 트랜지스터가 오프 하기 때문에, 출력 전압이 제 2 전압선측의 전압으로 된다. 또한, 예를 들면, 제 3 트랜지스터, 제 4 트랜지스터, 제 6 트랜지스터 및 제 1 트랜지스터의 각각의 게이트가 로우로부터 하이로 변이할 때에 제 3 트랜지스터, 제 4 트랜지스터, 제 6 트랜지스터 및 제 1 트랜지스터가 온 하고, 그 직후에 제 5 트랜지스터가 오프 한다. 이때, 제 2 트랜지스터가 오프 함과 함께 제 1 트랜지스터가 온 하기 때문에, 출력 전압이 제 1 전압선측의 전압으로 된다.
본 발명의 제 8의 인버터 회로는, 서로 동일 도전형의 채널을 갖는 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 제 4 트랜지스터 및 제 5 트랜지스터와, 입력 단자 및 출력 단자와, 제어 소자를 구비한 것이다. 제어 소자는, 입력 단자에 전기적으로 접속된 제 2 단자와, 제 5 트랜지스터의 소스 또는 드레인인 제 1 단자에 전기적으로 접속된 제 3 단자와, 제 5 트랜지스터의 게이트에 전기적으로 접속된 제 4 단자를 갖고 있다. 제어 소자는, 제 2 단자에 하강 전압 또는 상승 전압이 입력되어 있을 때에 제 3 단자의 트랜전트를 제 4 단자의 트랜전트보다도 완만하게 하도록 되어 있다. 제 1 트랜지스터는, 입력 단자의 전압(입력 전압)과 제 1 전압선의 전압과의 전위차 또는 그에 대응하는 전위차에 응하여 출력 단자와 제 1 전압선과의 전기적인 접속을 유지/단절하도록 되어 있다. 제 2 트랜지스터는, 제 1 단자의 전압과, 출력 단자의 전압(출력 전압)과의 전위차 또는 그에 대응하는 전위차에 응하여 제 2 전압선과 출력 단자와의 전기적인 접속을 유지/단절하도록 되어 있다. 제 3 트랜지스터는, 입력 전압과 제 3 전압선의 전압과의 전위차 또는 그에 대응하는 전위차에 응하여 제 5 트랜지스터의 게이트와 제 3 전압선과의 전기적인 접속을 유지/단절하도록 되어 있다. 제 4 트랜지스터는, 입력 전압과 제 4 전압선의 전압과의 전위차 또는 그에 대응하는 전위차에 응하여 제 1 단자와 제 4 전압선과의 전기적인 접속을 유지/단절하도록 되어 있다. 제 5 트랜지스터는, 제 4 단자와 제 3 단자와의 단자 사이의 전압 또는 그에 대응하는 전압에 응하여 제 5 전압선과 제 1 단자와의 전기적인 접속을 유지/단절하도록 되어 있다.
본 발명의 제 8의 표시 장치는, 행형상으로 배치된 복수의 주사선과, 열형상으로 배치된 복수의 신호선과, 행렬형상으로 배치된 복수의 화소를 포함하는 표시부를 구비하고 있고, 또한, 각 화소를 구동하는 구동부를 구비하고 있다. 구동부는, 주사선마다 마련된 복수의 인버터 회로를 갖고 있고, 구동부 내의 각 인버터 회로는, 상기한 제 8의 인버터 회로와 동일한 구성 요소를 포함하고 있다.
본 발명의 제 8의 인버터 회로 및 제 8의 표시 장치에서는, 제 5 트랜지스터의 게이트와 제 3 전압선 사이에는, 입력 전압과 제 3 전압선의 전압과의 전위차에 응하여 온 오프 동작하는 제 3 트랜지스터가 마련되어 있다. 또한, 제 2 트랜지스터의 게이트와 제 4 전압선 사이에는, 입력 전압과 제 4 전압선의 전압과의 전위차에 응하여 온 오프 동작하는 제 4 트랜지스터가 마련되어 있다. 또한, 제 2 트랜지스터의 소스와 제 1 전압선 사이에는, 입력 전압과 제 1 전압선의 전압과의 전위차에 응하여 온 오프 동작하는 제 1 트랜지스터가 마련되어 있다.
이에 의해, 제 1 트랜지스터 내지 제 5 트랜지스터가 n채널형인 경우에는, 제 3 트랜지스터, 제 4 트랜지스터 및 제 1 트랜지스터의 각각의 게이트가 하이로부터 로우로 변이할 때에, 제 3 트랜지스터, 제 4 트랜지스터 및 제 1 트랜지스터의 각각의 온 저항이 서서히 커지고, 제 5 트랜지스터 및 제 2 트랜지스터의 게이트 및 소스가 제 3 전압선, 제 4 전압선 및 제 1 전압선의 전압으로 충전되는데 필요로 하는 시간이 길어진다. 또한, 제 3 트랜지스터, 제 4 트랜지스터 및 제 1 트랜지스터의 각각의 게이트가 로우로부터 하이로 변이할 때에, 제 3 트랜지스터, 제 4 트랜지스터 및 제 1 트랜지스터의 각각의 온 저항이 서서히 작아지고, 제 5 트랜지스터 및 제 2 트랜지스터의 게이트 및 소스가 제 3 전압선, 제 4 전압선 및 제 1 전압선의 전압으로 충전되는데 필요로 하는 시간이 짧아진다. 한편, 제 1 트랜지스터 내지 제 5 트랜지스터가 p채널형인 경우에는, 제 3 트랜지스터, 제 4 트랜지스터 및 제 1 트랜지스터의 각각의 게이트가 로우로부터 하이로 변이할 때에, 제 3 트랜지스터, 제 4 트랜지스터 및 제 1 트랜지스터의 각각의 온 저항이 서서히 커지고, 제 5 트랜지스터 및 제 2 트랜지스터의 게이트 및 소스가 제 3 전압선, 제 4 전압선 및 제 1 전압선의 전압으로 충전되는데 필요로 하는 시간이 길어진다. 또한, 제 3 트랜지스터, 제 4 트랜지스터 및 제 1 트랜지스터의 각각의 게이트가 하이로부터 로우로 변이할 때에, 제 3 트랜지스터, 제 4 트랜지스터 및 제 1 트랜지스터의 각각의 온 저항이 서서히 작아지고, 제 5 트랜지스터 및 제 2 트랜지스터의 게이트 및 소스가 제 3 전압선, 제 4 전압선 및 제 1 전압선의 전압으로 충전되는데 필요로 하는 시간이 짧아진다.
또한, 본 발명의 제 8의 인버터 회로 및 제 8의 표시 장치에서는, 입력 단자에 전기적으로 접속된 제 2 단자에 하강 전압 또는 상승 전압이 입력되어 있을 때에, 제 5 트랜지스터의 소스에 전기적으로 접속된 제 3 단자의 트랜전트가, 제 5 트랜지스터의 게이트에 전기적으로 접속된 제 4 단자의 트랜전트보다도 완만하게 된다.
그 결과, 제 1 트랜지스터 내지 제 5 트랜지스터가 n채널형인 경우에는, 제 3 트랜지스터, 제 4 트랜지스터 및 제 1 트랜지스터의 각각의 게이트가 하이로부터 로우로 변이할 때에 제 5 트랜지스터의 게이트-소스 사이 전압이 제 5 트랜지스터의 임계치 전압보다도 커져, 제 5 트랜지스터가 온 하고, 그 직후에 제 4 트랜지스터가 오프 한다. 이때, 제 2 트랜지스터가 온 함과 함께 제 1 트랜지스터가 오프 하기 때문에, 출력 전압이 제 2 전압선측의 전압으로 된다. 또한, 제 4 트랜지스터 및 제 1 트랜지스터의 각각의 게이트가 로우로부터 하이로 변이할 때에 제 4 트랜지스터 및 제 1 트랜지스터가 온 하고, 그 직후에 제 5 트랜지스터가 오프 한다. 이때, 제 2 트랜지스터가 오프 함과 함께 제 1 트랜지스터가 온 하기 때문에, 출력 전압이 제 1 전압선측의 전압으로 된다. 한편, 제 1 트랜지스터 내지 제 5 트랜지스터가 p채널형인 경우에는, 제 3 트랜지스터, 제 4 트랜지스터 및 제 1 트랜지스터의 각각의 게이트가 로우로부터 하이로 변이할 때에 제 5 트랜지스터의 게이트-소스 사이 전압이 제 5 트랜지스터의 임계치 전압보다도 커져, 제 5 트랜지스터가 온 하고, 그 직후에 제 4 트랜지스터가 오프 한다. 이때, 제 2 트랜지스터가 온 함과 함께 제 1 트랜지스터가 오프 하기 때문에, 출력 전압이 제 2 전압선측의 전압으로 된다. 또한, 제 4 트랜지스터 및 제 1 트랜지스터의 각각의 게이트가 하이로부터 로우로 변이할 때에 제 4 트랜지스터 및 제 1 트랜지스터가 온 하고, 그 직후에 제 5 트랜지스터가 오프 한다. 이때, 제 2 트랜지스터가 오프 함과 함께 제 1 트랜지스터가 온 하기 때문에, 출력 전압이 제 1 전압선측의 전압으로 된다.
본 발명의 제 9의 인버터 회로는, 서로 동일 도전형의 채널을 갖는 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 제 4 트랜지스터, 제 5 트랜지스터, 제 6 트랜지스터 및 제 7 트랜지스터와, 입력 단자 및 출력 단자와, 제어 소자를 구비한 것이다. 제어 소자는, 입력 단자에 전기적으로 접속된 제 2 단자와, 제 5 트랜지스터의 소스 또는 드레인인 제 1 단자에 전기적으로 접속된 제 3 단자와, 제 5 트랜지스터의 게이트에 전기적으로 접속된 제 4 단자를 갖고 있다. 제어 소자는, 제 2 단자에 하강 전압 또는 상승 전압이 입력되어 있을 때에 제 3 단자의 트랜전트를 제 4 단자의 트랜전트보다도 완만하게 하도록 되어 있다. 제 1 트랜지스터는, 입력 단자의 전압(입력 전압)과 제 1 전압선의 전압과의 전위차 또는 그에 대응하는 전위차에 응하여 출력 단자와 제 1 전압선과의 전기적인 접속을 유지/단절하도록 되어 있다. 제 2 트랜지스터는, 당해 제 2 트랜지스터의 게이트 전압과, 출력 단자의 전압(출력 전압)과의 전위차 또는 그에 대응하는 전위차에 응하여 제 2 전압선과 출력 단자와의 전기적인 접속을 유지/단절하도록 되어 있다. 제 3 트랜지스터는, 입력 전압과 제 3 전압선의 전압과의 전위차 또는 그에 대응하는 전위차에 응하여 제 5 트랜지스터의 게이트와 제 3 전압선과의 전기적인 접속을 유지/단절하도록 되어 있다. 제 4 트랜지스터는, 입력 전압과 제 4 전압선의 전압과의 전위차 또는 그에 대응하는 전위차에 응하여 제 1 단자와 제 4 전압선과의 전기적인 접속을 유지/단절하도록 되어 있다. 제 5 트랜지스터는, 제 4 단자와 제 3 단자와의 단자 사이의 전압 또는 그에 대응하는 전압에 응하여 제 5 전압선과 제 1 단자와의 전기적인 접속을 유지/단절하도록 되어 있다. 제 6 트랜지스터는, 입력 전압과 제 6 전압선의 전압과의 전위차 또는 그에 대응하는 전위차에 응하여 제 2 트랜지스터의 게이트와 제 6 전압선과의 전기적인 접속을 유지/단절하도록 되어 있다. 제 7 트랜지스터는, 제 5 트랜지스터의 게이트 전압 또는 그에 대응하는 전압에 응하여 제 1 단자와 제 2 트랜지스터의 게이트와의 전기적인 접속을 유지/단절하도록 되어 있다.
본 발명의 제 9의 표시 장치는, 행형상으로 배치된 복수의 주사선과, 열형상으로 배치된 복수의 신호선과, 행렬형상으로 배치된 복수의 화소를 포함하는 표시부를 구비하고 있고, 또한, 각 화소를 구동하는 구동부를 구비하고 있다. 구동부는, 주사선마다 마련된 복수의 인버터 회로를 갖고 있고, 구동부 내의 각 인버터 회로는, 상기한 제 9의 인버터 회로와 동일한 구성 요소를 포함하고 있다.
본 발명의 제 9의 인버터 회로 및 제 9의 표시 장치에서는, 제 5 트랜지스터의 게이트와 제 3 전압선 사이에는, 입력 전압과 제 3 전압선의 전압과의 전위차에 응하여 온 오프 동작하는 제 3 트랜지스터가 마련되어 있다. 또한, 제 5 트랜지스터의 소스와 제 4 전압선 사이에는, 입력 전압과 제 4 전압선의 전압과의 전위차에 응하여 온 오프 동작하는 제 4 트랜지스터가 마련되어 있다. 또한, 제 2 트랜지스터의 게이트와 제 6 전압선 사이에는, 입력 전압과 제 6 전압선의 전압과의 전위차에 응하여 온 오프 동작하는 제 6 트랜지스터가 마련되어 있다. 또한, 제 2 트랜지스터의 소스와 제 1 전압선 사이에는, 입력 전압과 제 1 전압선의 전압과의 전위차에 응하여 온 오프 동작하는 제 1 트랜지스터가 마련되어 있다.
이에 의해, 제 1 트랜지스터 내지 제 7 트랜지스터가 n채널형인 경우에는, 제 3 트랜지스터, 제 4 트랜지스터, 제 6 트랜지스터 및 제 1 트랜지스터의 각각의 게이트가 하이로부터 로우로 변이할 때에, 제 3 트랜지스터, 제 4 트랜지스터, 제 6 트랜지스터 및 제 1 트랜지스터의 각각의 온 저항이 서서히 커지고, 제 5 트랜지스터 및 제 2 트랜지스터의 게이트 및 소스가 제 3 전압선, 제 4 전압선, 제 6 전압선 및 제 1 전압선의 전압으로 충전되는데 필요로 하는 시간이 길어진다. 또한, 제 3 트랜지스터, 제 4 트랜지스터, 제 6 트랜지스터 및 제 1 트랜지스터의 각각의 게이트가 로우로부터 하이로 변이할 때에, 제 3 트랜지스터, 제 4 트랜지스터, 제 6 트랜지스터 및 제 1 트랜지스터의 각각의 온 저항이 서서히 작아지고, 제 5 트랜지스터 및 제 2 트랜지스터의 게이트 및 소스가 제 3 전압선, 제 4 전압선, 제 6 전압선 및 제 1 전압선의 전압으로 충전되는데 필요로 하는 시간이 짧아진다. 한편, 제 1 트랜지스터 내지 제 7 트랜지스터가 p채널형인 경우에는, 제 3 트랜지스터, 제 4 트랜지스터, 제 6 트랜지스터 및 제 1 트랜지스터의 각각의 게이트가 로우로부터 하이로 변이할 때에, 제 3 트랜지스터, 제 4 트랜지스터, 제 6 트랜지스터 및 제 1 트랜지스터의 각각의 온 저항이 서서히 커지고, 제 5 트랜지스터 및 제 2 트랜지스터의 게이트 및 소스가 제 3 전압선, 제 4 전압선, 제 6 전압선 및 제 1 전압선의 전압으로 충전되는데 필요로 하는 시간이 길어진다. 또한, 제 3 트랜지스터, 제 4 트랜지스터, 제 6 트랜지스터 및 제 1 트랜지스터의 각각의 게이트가 하이로부터 로우로 변이할 때에, 제 3 트랜지스터, 제 4 트랜지스터, 제 6 트랜지스터 및 제 1 트랜지스터의 각각의 온 저항이 서서히 작아지고, 제 5 트랜지스터 및 제 2 트랜지스터의 게이트 및 소스가 제 3 전압선, 제 4 전압선, 제 6 전압선 및 제 1 전압선의 전압으로 충전되는데 필요로 하는 시간이 짧아진다.
또한, 본 발명의 제 9의 인버터 회로 및 제 9의 표시 장치에서는, 입력 단자에 전기적으로 접속된 제 2 단자에 하강 전압 또는 상승 전압이 입력되어 있을 때에, 제 5 트랜지스터의 소스에 전기적으로 접속된 제 3 단자의 트랜전트가, 제 5 트랜지스터의 게이트에 전기적으로 접속된 제 4 단자의 트랜전트보다도 완만하게 된다.
그 결과, 제 1 트랜지스터 내지 제 7 트랜지스터가 n채널형인 경우에는, 제 3 트랜지스터, 제 4 트랜지스터, 제 6 트랜지스터 및 제 1 트랜지스터의 각각의 게이트가 하이로부터 로우로 변이할 때에 제 5 트랜지스터의 게이트-소스 사이 전압이 제 5 트랜지스터의 임계치 전압보다도 커져, 제 5 트랜지스터가 온 하고, 그 직후에 제 4 트랜지스터 및 제 6 트랜지스터가 오프 한다. 이때, 제 2 트랜지스터가 온 함과 함께 제 1 트랜지스터가 오프 하기 때문에, 출력 전압이 제 2 전압선측의 전압으로 된다. 또한, 제 3 트랜지스터, 제 4 트랜지스터, 제 6 트랜지스터 및 제 1 트랜지스터의 각각의 게이트가 로우로부터 하이로 변이할 때에 제 3 트랜지스터, 제 4 트랜지스터, 제 6 트랜지스터 및 제 1 트랜지스터가 온 하고, 그 직후에 제 5 트랜지스터가 오프 한다. 이때, 제 2 트랜지스터가 오프 함과 함께 제 1 트랜지스터가 온 하기 때문에, 출력 전압이 제 1 전압선측의 전압으로 된다. 한편, 제 1 트랜지스터 내지 제 7 트랜지스터가 p채널형인 경우에는, 제 3 트랜지스터, 제 4 트랜지스터, 제 6 트랜지스터 및 제 1 트랜지스터의 각각의 게이트가 로우로부터 하이로 변이할 때에 제 5 트랜지스터의 게이트-소스 사이 전압이 제 5 트랜지스터의 임계치 전압보다도 커져, 제 5 트랜지스터가 온 하고, 그 직후에 제 4 트랜지스터 및 제 6 트랜지스터가 오프 한다. 이때, 제 2 트랜지스터가 온 함과 함께 제 1 트랜지스터가 오프 하기 때문에, 출력 전압이 제 2 전압선측의 전압으로 된다. 또한, 제 3 트랜지스터, 제 4 트랜지스터, 제 6 트랜지스터 및 제 1 트랜지스터의 각각의 게이트가 하이로부터 로우로 변이할 때에 제 3 트랜지스터, 제 4 트랜지스터, 제 6 트랜지스터 및 제 1 트랜지스터가 온 하고, 그 직후에 제 5 트랜지스터가 오프 한다. 이때, 제 2 트랜지스터가 오프 함과 함께 제 1 트랜지스터가 온 하기 때문에, 출력 전압이 제 1 전압선측의 전압으로 된다.
그런데, 본 발명의 제 5 내지 제 9의 인버터 회로 및 제 5 내지 제 9의 표시 장치에 있어서, 입력 단자에 입력된 신호 전압의 파형을 무디게 한 전압을 제 3 트랜지스터의 게이트에 입력하는 지연 소자를 또한 마련하여도 좋다. 이와 같이 한 경우에는, 제 1 트랜지스터 및 제 4 트랜지스터의 게이트에 입력되는 신호보다도 지연된 신호가 제 3 트랜지스터의 게이트에 입력된다. 그 결과, 제 1 트랜지스터, 제 3 트랜지스터 및 제 4 트랜지스터의 각각의 게이트가 하이로부터 로우로 변이할 때 또는 로우로부터 하이로 변이할 때에 제 5 트랜지스터의 게이트-소스 사이 전압이 제 5 트랜지스터의 임계치 전압을 초과하기까지의 시간을 단축할 수 있다.
본 발명의 제 10의 인버터 회로는, 서로 동일 도전형의 채널을 갖는 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 제 4 트랜지스터, 제 5 트랜지스터, 제 6 트랜지스터 및 제 7 트랜지스터를 구비한 것이다. 이 인버터 회로는, 또한, 제 1 용량 소자, 제 2 용량 소자 및 제 3 용량 소자와, 입력 단자 및 출력 단자를 구비하고 있다. 여기서, 제 1 트랜지스터는, 입력 단자의 전압(입력 전압)과 제 1 전압선의 전압과의 전위차 또는 그에 대응하는 전위차에 응하여 출력 단자와 제 1 전압선과의 전기적인 접속을 유지/단절하도록 되어 있다. 제 2 트랜지스터는, 당해 제 2 트랜지스터의 게이트 전압과, 출력 단자의 전압과의 전위차 또는 그에 대응하는 전위차에 응하여 제 2 전압선과 출력 단자와의 전기적인 접속을 유지/단절하도록 되어 있다. 제 3 트랜지스터는, 입력 단자의 전압과 제 3 전압선의 전압과의 전위차 또는 그에 대응하는 전위차에 응하여 제 5 트랜지스터의 게이트와 제 3 전압선과의 전기적인 접속을 유지/단절하도록 되어 있다. 제 4 트랜지스터는, 입력 단자의 전압과 제 4 전압선의 전압과의 전위차 또는 그에 대응하는 전위차에 응하여 제 5 트랜지스터의 소스 또는 드레인인 제 1 단자와 제 4 전압선과의 전기적인 접속을 유지/단절하도록 되어 있다. 제 1 용량 소자 및 제 2 용량 소자는, 입력 단자와 제 5 트랜지스터의 게이트 사이에 직렬로 삽입되어 있고, 제 1 용량 소자와 제 2 용량 소자와의 전기적인 접속점이, 제 1 단자에 전기적으로 접속되어 있다. 제 3 용량 소자는, 제 2 트랜지스터의 게이트와 출력 단자 사이에 삽입되어 있다. 제 5 트랜지스터는, 제 1 용량 소자의 단자 사이 전압 또는 그에 대응하는 전압에 응하여 제 5 전압선과 제 1 단자와의 전기적인 접속을 유지/단절하도록 되어 있다. 제 6 트랜지스터는, 입력 단자의 전압과 제 6 전압선의 전압과의 전위차 또는 그에 대응하는 전위차에 응하여 제 2 트랜지스터의 게이트와 제 6 전압선과의 전기적인 접속을 유지/단절하도록 되어 있다. 제 7 트랜지스터는, 제 1 단자의 전압과 제 2 트랜지스터의 게이트 전압과의 전위차 또는 그에 대응하는 전위차에 응하여 제 7 전압선과 제 2 트랜지스터의 게이트와의 전기적인 접속을 유지/단절하도록 되어 있다.
본 발명의 제 10의 표시 장치는, 행형상으로 배치된 복수의 주사선과, 열형상으로 배치된 복수의 신호선과, 행렬형상으로 배치된 복수의 화소를 포함하는 표시부를 구비하고 있고, 또한, 각 화소를 구동하는 구동부를 구비하고 있다. 구동부는, 주사선마다 마련된 복수의 인버터 회로를 갖고 있고, 구동부 내의 각 인버터 회로는, 상기한 제 10의 인버터 회로와 동일한 구성 요소를 포함하고 있다.
본 발명의 제 10의 인버터 회로 및 제 10의 표시 장치에서는, 제 5 트랜지스터의 게이트와 제 3 전압선 사이에는, 입력 전압과 제 3 전압선의 전압과의 전위차에 응하여 온 오프 동작하는 제 3 트랜지스터가 마련되어 있다. 제 7 트랜지스터의 게이트와 제 4 전압선 사이에는, 입력 전압과 제 4 전압선의 전압과의 전위차에 응하여 온 오프 동작하는 제 4 트랜지스터가 마련되어 있다. 제 2 트랜지스터의 게이트와 제 6 전압선 사이에는, 입력 전압과 제 6 전압선의 전압과의 전위차에 응하여 온 오프 동작하는 제 6 트랜지스터가 마련되어 있다. 제 2 트랜지스터의 소스와 제 1 전압선 사이에는, 입력 전압과 제 1 전압선의 전압과의 전위차에 응하여 온 오프 동작하는 제 1 트랜지스터가 마련되어 있다. 이에 의해, 예를 들면, 제 3 트랜지스터, 제 4 트랜지스터, 제 6 트랜지스터 및 제 1 트랜지스터의 각각의 게이트가 하이로부터 로우로 변이할 때에, 제 3 트랜지스터, 제 4 트랜지스터, 제 6 트랜지스터 및 제 1 트랜지스터의 각각의 온 저항이 서서히 커지고, 제 5 트랜지스터, 제 7 트랜지스터 및 제 2 트랜지스터의 게이트 및 소스가 각각의 전압선의 전압으로 충전되는데 필요로 하는 시간이 길어진다. 또한, 예를 들면, 제 3 트랜지스터, 제 4 트랜지스터, 제 6 트랜지스터 및 제 1 트랜지스터의 각각의 게이트가 로우로부터 하이로 변이할 때에, 제 3 트랜지스터, 제 4 트랜지스터, 제 6 트랜지스터 및 제 1 트랜지스터의 각각의 온 저항이 서서히 작아지고, 제 5 트랜지스터, 제 7 트랜지스터 및 제 2 트랜지스터의 게이트 및 소스가 각각의 전압선의 전압으로 충전되는데 필요로 하는 시간이 짧아진다. 또한, 본 발명에서는, 입력 단자와 제 5 트랜지스터의 게이트 사이에, 서로 직렬로 접속된 제 1 용량 소자 및 제 2 용량 소자가 삽입되어 있다. 또한, 제 5 트랜지스터의 소스가, 제 1 용량 소자와 제 2 용량 소자 사이에 전기적으로 접속되어 있다. 이에 의해, 제 5 트랜지스터의 소스에는, 제 1 용량 소자 및 제 2 용량 소자가 병렬 접속되고, 제 5 트랜지스터의 게이트에는, 제 1 용량 소자 및 제 2 용량 소자가 직렬 접속되기 때문에, 제 5 트랜지스터의 소스의 쪽이, 제 5 트랜지스터의 게이트보다도, 트랜전트가 늦어진다. 이에 의해, 예를 들면, 제 3 트랜지스터, 제 4 트랜지스터, 제 6 트랜지스터 및 제 1 트랜지스터의 각각의 게이트가 하이로부터 로우로 변이할 때에 제 5 트랜지스터의 게이트-소스 사이 전압이 제 5 트랜지스터의 임계치 전압보다도 커져, 제 5 트랜지스터가 온 하고, 그 직후에 제 3 트랜지스터가 오프 한다. 이때, 제 7 트랜지스터가 온 함과 함께 제 4 트랜지스터가 오프 하고, 제 2 트랜지스터가 온 함과 함께 제 6 트랜지스터가 오프 하고, 그 후, 제 7 트랜지스터가 오프 한다. 그 결과, 출력 전압이 제 2 전압선측의 전압으로 된다. 또한, 예를 들면, 제 3 트랜지스터, 제 4 트랜지스터, 제 6 트랜지스터 및 제 1 트랜지스터의 각각의 게이트가 로우로부터 하이로 변이할 때에 제 3 트랜지스터, 제 4 트랜지스터, 제 6 트랜지스터가 온 하고, 그 직후에 제 5 트랜지스터가 오프 한다. 이때, 제 2 트랜지스터가 오프 함과 함께 제 1 트랜지스터가 온 하기 때문에, 출력 전압이 제 1 전압선측의 전압으로 된다.
본 발명의 제 11의 인버터 회로는, 서로 동일 도전형의 채널을 갖는 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 제 4 트랜지스터, 제 5 트랜지스터, 제 6 트랜지스터 및 제 7 트랜지스터를 구비한 것이다. 이 인버터 회로는, 또한, 제 1 용량 소자, 제 2 용량 소자 및 제 3 용량 소자와, 입력 단자 및 출력 단자를 구비하고 있다. 여기서, 제 1 트랜지스터의 게이트는 입력 단자에 전기적으로 접속되고, 제 1 트랜지스터의 드레인 및 소스 중 어느 하나는 제 1 전압선에 전기적으로 접속되고, 제 1 트랜지스터의 드레인 및 소스 중 나머지 하나는 출력 단자에 전기적으로 접속되어 있다. 제 2 트랜지스터의 드레인 및 소스 중 어느 하나는 제 2 전압선에 전기적으로 접속되고, 제 2 트랜지스터의 드레인 및 소스 중 나머지 하나는 출력 단자에 전기적으로 접속되어 있다. 제 3 트랜지스터의 게이트는 입력 단자에 전기적으로 접속되고, 제 3 트랜지스터의 드레인 및 소스 중 어느 하나는 제 3 전압선에 전기적으로 접속되고, 제 3 트랜지스터의 드레인 및 소스 중 나머지 하나는 제 5 트랜지스터의 게이트에 전기적으로 접속되어 있다. 제 4 트랜지스터의 게이트는 입력 단자에 전기적으로 접속되고, 제 4 트랜지스터의 드레인 및 소스 중 어느 하나는 제 4 전압선에 전기적으로 접속되고, 제 4 트랜지스터의 드레인 및 소스 중 나머지 하나는 제 7 트랜지스터의 게이트에 전기적으로 접속되어 있다. 제 5 트랜지스터의 드레인 및 소스 중 어느 하나는 제 5 전압선에 전기적으로 접속되고, 제 5 트랜지스터의 드레인 및 소스 중 나머지 하나는 제 7 트랜지스터의 게이트에 전기적으로 접속되어 있다. 제 6 트랜지스터의 게이트는 입력 단자에 전기적으로 접속되고, 제 6 트랜지스터의 드레인 및 소스 중 어느 하나는 제 6 전압선에 전기적으로 접속되고, 제 6 트랜지스터의 드레인 및 소스 중 나머지 하나는 제 2 트랜지스터의 게이트에 전기적으로 접속되어 있다. 제 7 트랜지스터의 드레인 및 소스 중 어느 하나는 제 7 전압선에 전기적으로 접속되고, 제 7 트랜지스터의 드레인 및 소스 중 나머지 하나는 제 2 트랜지스터의 게이트에 전기적으로 접속되어 있다. 제 1 용량 소자 및 제 2 용량 소자는, 입력 단자와 제 5 트랜지스터의 게이트 사이에 직렬로 삽입되어 있다. 제 1 용량 소자와 제 2 용량 소자와의 전기적인 접속점이, 제 7 트랜지스터의 게이트에 전기적으로 접속되어 있다. 제 3 용량 소자는, 제 2 트랜지스터의 게이트와 출력 단자 사이에 삽입되어 있다.
본 발명의 제 11의 표시 장치는, 행형상으로 배치된 복수의 주사선과, 열형상으로 배치된 복수의 신호선과, 행렬형상으로 배치된 복수의 화소를 포함하는 표시부를 구비하고 있고, 또한, 각 화소를 구동하는 구동부를 구비하고 있다. 구동부는, 주사선마다 마련된 복수의 인버터 회로를 갖고 있고, 구동부 내의 각 인버터 회로는, 상기한 제 11의 인버터 회로와 동일한 구성 요소를 포함하고 있다.
본 발명의 제 11의 인버터 회로 및 제 11의 표시 장치에서는, 제 5 트랜지스터의 게이트와 제 3 전압선 사이에는, 게이트가 입력 단자에 접속된 제 3 트랜지스터가 마련되어 있다. 제 7 트랜지스터의 게이트와 제 4 전압선 사이에는, 게이트가 입력 단자에 접속된 제 4 트랜지스터가 마련되어 있다. 제 2 트랜지스터의 게이트와 제 6 전압선 사이에는, 게이트가 입력 단자에 접속된 제 6 트랜지스터가 마련되어 있다. 제 2 트랜지스터의 소스와 제 1 전압선 사이에는, 게이트가 입력 단자에 접속된 제 1 트랜지스터가 마련되어 있다. 이에 의해, 예를 들면, 제 3 트랜지스터, 제 4 트랜지스터, 제 6 트랜지스터 및 제 1 트랜지스터의 각각의 게이트가 하이로부터 로우로 변이할 때에, 제 3 트랜지스터, 제 4 트랜지스터, 제 6 트랜지스터 및 제 1 트랜지스터의 각각의 온 저항이 서서히 커지고, 제 5 트랜지스터, 제 7 트랜지스터 및 제 2 트랜지스터의 게이트 및 소스가 각각의 전압선의 전압으로 충전되는데 필요로 하는 시간이 길어진다. 또한, 예를 들면, 제 3 트랜지스터, 제 4 트랜지스터, 제 6 트랜지스터 및 제 1 트랜지스터의 각각의 게이트가 로우로부터 하이로 변이할 때에, 제 3 트랜지스터, 제 4 트랜지스터, 제 6 트랜지스터 및 제 1 트랜지스터의 각각의 온 저항이 서서히 작아지고, 제 5 트랜지스터, 제 7 트랜지스터 및 제 2 트랜지스터의 게이트 및 소스가 각각의 전압선의 전압으로 충전되는데 필요로 하는 시간이 짧아진다. 또한, 본 발명에서는, 입력 단자와 제 5 트랜지스터의 게이트 사이에, 서로 직렬로 접속된 제 1 용량 소자 및 제 2 용량 소자가 삽입되어 있다. 또한, 제 5 트랜지스터의 소스가, 제 1 용량 소자와 제 2 용량 소자 사이에 전기적으로 접속되어 있다. 이에 의해, 제 5 트랜지스터의 소스에는, 제 1 용량 소자 및 제 2 용량 소자가 병렬 접속되고, 제 5 트랜지스터의 게이트에는, 제 1 용량 소자 및 제 2 용량 소자가 직렬 접속되기 때문에, 제 5 트랜지스터의 소스의 쪽이, 제 5 트랜지스터의 게이트보다도, 트랜전트가 늦어진다. 이에 의해, 예를 들면, 제 3 트랜지스터, 제 4 트랜지스터, 제 6 트랜지스터 및 제 1 트랜지스터의 각각의 게이트가 하이로부터 로우로 변이할 때에 제 5 트랜지스터의 게이트-소스 사이 전압이 제 5 트랜지스터의 임계치 전압보다도 커져, 제 5 트랜지스터가 온 하고, 그 직후에 제 3 트랜지스터가 오프 한다. 이때, 제 7 트랜지스터가 온 함과 함께 제 4 트랜지스터가 오프 하고, 제 2 트랜지스터가 온 함과 함께 제 6 트랜지스터가 오프 하고, 그 후, 제 7 트랜지스터가 오프 한다. 그 결과, 출력 전압이 제 2 전압선측의 전압으로 된다. 또한, 예를 들면, 제 3 트랜지스터, 제 4 트랜지스터, 제 6 트랜지스터 및 제 1 트랜지스터의 각각의 게이트가 로우로부터 하이로 변이할 때에 제 3 트랜지스터, 제 4 트랜지스터, 제 6 트랜지스터가 온 하고, 그 직후에 제 5 트랜지스터가 오프 한다. 이때, 제 2 트랜지스터가 오프 함과 함께 제 1 트랜지스터가 온 하기 때문에, 출력 전압이 제 1 전압선측의 전압으로 된다.
본 발명의 제 12의 인버터 회로는, 서로 동일 도전형의 채널을 갖는 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 제 4 트랜지스터, 제 5 트랜지스터, 제 6 트랜지스터 및 제 7 트랜지스터를 구비한 것이다. 이 인버터 회로는, 또한, 입력 단자 및 출력 단자와, 제어 소자를 구비한 것이다. 제어 소자는, 입력 단자에 전기적으로 접속된 제 2 단자와, 제 7 트랜지스터의 게이트에 전기적으로 접속된 제 3 단자와, 제 5 트랜지스터의 게이트에 전기적으로 접속된 제 4 단자를 갖고 있다. 제어 소자는, 제 2 단자에 하강 전압 또는 상승 전압이 입력되어 있을 때에 제 3 단자의 트랜전트를 제 4 단자의 트랜전트보다도 완만하게 하도록 되어 있다. 제 1 트랜지스터는, 입력 단자의 전압과 제 1 전압선의 전압과의 전위차 또는 그에 대응하는 전위차에 응하여 출력 단자와 제 1 전압선과의 전기적인 접속을 유지/단절하도록 되어 있다. 제 2 트랜지스터는, 당해 제 2 트랜지스터의 게이트 전압과, 출력 단자의 전압과의 전위차 또는 그에 대응하는 전위차에 응하여 제 2 전압선과 출력 단자와의 전기적인 접속을 유지/단절하도록 되어 있다. 제 3 트랜지스터는, 입력 단자의 전압과 제 3 전압선의 전압과의 전위차 또는 그에 대응하는 전위차에 응하여 제 5 트랜지스터의 게이트와 제 3 전압선과의 전기적인 접속을 유지/단절하도록 되어 있다. 제 4 트랜지스터는, 입력 단자의 전압과 제 4 전압선의 전압과의 전위차 또는 그에 대응하는 전위차에 응하여 제 5 트랜지스터의 소스 또는 드레인인 제 1 단자와 제 4 전압선과의 전기적인 접속을 유지/단절하도록 되어 있다. 제 5 트랜지스터는, 제 4 단자와 제 3 단자 사이의 단자 사이 전압 또는 그에 대응하는 전압에 응하여 제 5 전압선과 제 1 단자와의 전기적인 접속을 유지/단절하도록 되어 있다. 제 6 트랜지스터는, 입력 단자의 전압과 제 6 전압선의 전압과의 전위차 또는 그에 대응하는 전위차에 응하여 제 2 트랜지스터의 게이트와 제 6 전압선과의 전기적인 접속을 유지/단절하도록 되어 있다. 제 7 트랜지스터는, 제 1 단자의 전압과 제 2 트랜지스터의 게이트 전압과의 전위차 또는 그에 대응하는 전위차에 응하여 제 7 전압선과 제 2 트랜지스터의 게이트와의 전기적인 접속을 유지/단절하도록 되어 있다.
본 발명의 제 12의 표시 장치는, 행형상으로 배치된 복수의 주사선과, 열형상으로 배치된 복수의 신호선과, 행렬형상으로 배치된 복수의 화소를 포함하는 표시부를 구비하고 있고, 또한, 각 화소를 구동하는 구동부를 구비하고 있다. 구동부는, 주사선마다 마련된 복수의 인버터 회로를 갖고 있고, 구동부 내의 각 인버터 회로는, 상기한 제 12의 인버터 회로와 동일한 구성 요소를 포함하고 있다.
본 발명의 제 12의 인버터 회로 및 제 12의 표시 장치에서는, 제 5 트랜지스터의 게이트와 제 3 전압선 사이에는, 입력 전압과 제 3 전압선의 전압과의 전위차에 응하여 온 오프 동작하는 제 3 트랜지스터가 마련되어 있다. 제 7 트랜지스터의 게이트와 제 4 전압선 사이에는, 입력 전압과 제 4 전압선의 전압과의 전위차에 응하여 온 오프 동작하는 제 4 트랜지스터가 마련되어 있다. 제 2 트랜지스터의 게이트와 제 6 전압선 사이에는, 입력 전압과 제 6 전압선의 전압과의 전위차에 응하여 온 오프 동작하는 제 6 트랜지스터가 마련되어 있다. 제 2 트랜지스터의 소스와 제 1 전압선 사이에는, 입력 전압과 제 1 전압선의 전압과의 전위차에 응하여 온 오프 동작하는 제 1 트랜지스터가 마련되어 있다.
이에 의해, 제 1 트랜지스터 내지 제 7 트랜지스터가 n채널형인 경우에는, 제 3 트랜지스터, 제 4 트랜지스터, 제 6 트랜지스터 및 제 1 트랜지스터의 각각의 게이트가 하이로부터 로우로 변이할 때에, 제 3 트랜지스터, 제 4 트랜지스터, 제 6 트랜지스터 및 제 1 트랜지스터의 각각의 온 저항이 서서히 커지고, 제 5 트랜지스터, 제 7 트랜지스터 및 제 2 트랜지스터의 게이트 및 소스가 각각의 전압선의 전압으로 충전되는데 필요로 하는 시간이 길어진다. 또한, 제 3 트랜지스터, 제 4 트랜지스터, 제 6 트랜지스터 및 제 1 트랜지스터의 각각의 게이트가 로우로부터 하이로 변이할 때에, 제 3 트랜지스터, 제 4 트랜지스터, 제 6 트랜지스터 및 제 1 트랜지스터의 각각의 온 저항이 서서히 작아지고, 제 5 트랜지스터, 제 7 트랜지스터 및 제 2 트랜지스터의 게이트 및 소스가 각각의 전압선의 전압으로 충전되는데 필요로 하는 시간이 짧아진다. 한편, 제 1 트랜지스터 내지 제 7 트랜지스터가 p채널형인 경우에는, 제 3 트랜지스터, 제 4 트랜지스터, 제 6 트랜지스터 및 제 1 트랜지스터의 각각의 게이트가 로우로부터 하이로 변이할 때에, 제 3 트랜지스터, 제 4 트랜지스터, 제 6 트랜지스터 및 제 1 트랜지스터의 각각의 온 저항이 서서히 커지고, 제 5 트랜지스터, 제 7 트랜지스터 및 제 2 트랜지스터의 게이트 및 소스가 각각의 전압선의 전압으로 충전되는데 필요로 하는 시간이 길어진다. 또한, 제 3 트랜지스터, 제 4 트랜지스터, 제 6 트랜지스터 및 제 1 트랜지스터의 각각의 게이트가 하이로부터 로우로 변이할 때에, 제 3 트랜지스터, 제 4 트랜지스터, 제 6 트랜지스터 및 제 1 트랜지스터의 각각의 온 저항이 서서히 작아지고, 제 5 트랜지스터, 제 7 트랜지스터 및 제 2 트랜지스터의 게이트 및 소스가 각각의 전압선의 전압으로 충전되는데 필요로 하는 시간이 짧아진다.
또한, 본 발명의 제 12의 인버터 회로 및 제 12의 표시 장치에서는, 입력 단자에 전기적으로 접속된 제 2 단자에 하강 전압이 입력되어 있을 때에, 제 5 트랜지스터의 소스에 전기적으로 접속된 제 3 단자의 트랜전트가, 제 5 트랜지스터의 게이트에 전기적으로 접속된 제 4 단자의 트랜전트보다도 완만하게 된다.
이에 의해, 제 1 트랜지스터 내지 제 7 트랜지스터가 n채널형인 경우에는, 제 3 트랜지스터, 제 4 트랜지스터, 제 6 트랜지스터 및 제 1 트랜지스터의 각각의 게이트가 하이로부터 로우로 변이할 때에 제 5 트랜지스터의 게이트-소스 사이 전압이 제 5 트랜지스터의 임계치 전압보다도 커져, 제 5 트랜지스터가 온 하고, 그 직후에 제 3 트랜지스터가 오프 한다. 이때, 제 7 트랜지스터가 온 함과 함께 제 4 트랜지스터가 오프 하고, 제 2 트랜지스터가 온 함과 함께 제 6 트랜지스터가 오프 하고, 그 후, 제 7 트랜지스터가 오프 한다. 그 결과, 출력 전압이 제 2 전압선측의 전압으로 된다. 또한, 제 3 트랜지스터, 제 4 트랜지스터, 제 6 트랜지스터 및 제 1 트랜지스터의 각각의 게이트가 로우로부터 하이로 변이할 때에 제 3 트랜지스터, 제 4 트랜지스터, 제 6 트랜지스터가 온 하고, 그 직후에 제 5 트랜지스터가 오프 한다. 이때, 제 2 트랜지스터가 오프 함과 함께 제 1 트랜지스터가 온 하기 때문에, 출력 전압이 제 1 전압선측의 전압으로 된다. 한편, 제 1 트랜지스터 내지 제 7 트랜지스터가 p채널형인 경우에는, 제 3 트랜지스터, 제 4 트랜지스터, 제 6 트랜지스터 및 제 1 트랜지스터의 각각의 게이트가 로우로부터 하이로 변이할 때에 제 5 트랜지스터의 게이트-소스 사이 전압이 제 5 트랜지스터의 임계치 전압보다도 커져, 제 5 트랜지스터가 온 하고, 그 직후에 제 3 트랜지스터가 오프 한다. 이때, 제 7 트랜지스터가 온 함과 함께 제 4 트랜지스터가 오프 하고, 제 2 트랜지스터가 온 함과 함께 제 6 트랜지스터가 오프 하고, 그 후, 제 7 트랜지스터가 오프 한다. 그 결과, 출력 전압이 제 2 전압선측의 전압으로 된다. 또한, 제 3 트랜지스터, 제 4 트랜지스터, 제 6 트랜지스터 및 제 1 트랜지스터의 각각의 게이트가 하이로부터 로우로 변이할 때에 제 3 트랜지스터, 제 4 트랜지스터, 제 6 트랜지스터가 온 하고, 그 직후에 제 5 트랜지스터가 오프 한다. 이때, 제 2 트랜지스터가 오프 함과 함께 제 1 트랜지스터가 온 하기 때문에, 출력 전압이 제 1 전압선측의 전압으로 된다.
그런데, 본 발명의 제 10 내지 제 12의 인버터 회로 및 제 10 내지 제 12의 표시 장치에 있어서, 입력 단자에 입력된 신호 전압의 전압 파형을 무디게 한 전압을 제 3 트랜지스터의 게이트에 입력하는 지연 소자를 또한 마련하여도 좋다. 이와 같이 한 경우에는, 제 1 트랜지스터의 게이트에 입력되는 신호보다도 지연된 신호가 제 3 트랜지스터의 게이트에 입력되기 때문에, 제 1 트랜지스터 및 제 3 트랜지스터의 각각의 게이트가 하이로부터 로우로 변이할 때 또는 로우로부터 하이로 변이할 때에 제 5 트랜지스터의 게이트-제 1 단자 사이 전압이 제 5 트랜지스터의 임계치 전압을 초과하기까지의 시간을 단축할 수 있다.
본 발명의 제 13의 인버터 회로는, 서로 동일 도전형의 채널을 갖는 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 제 4 트랜지스터, 제 5 트랜지스터, 제 6 트랜지스터 및 제 7 트랜지스터를 구비한 것이다. 이 인버터 회로는, 또한, 제 1 용량 소자 및 제 2 용량 소자와, 제 1 입력 단자, 제 2 입력 단자, 제 3 입력 단자 및 출력 단자를 구비하고 있다. 제 1 트랜지스터는, 제 1 입력 단자의 전압과 제 1 전압선의 전압과의 전위차 또는 그에 대응하는 전위차에 응하여 출력 단자와 제 1 전압선과의 전기적인 접속을 유지/단절하도록 되어 있다. 제 2 트랜지스터는, 당해 제 2 트랜지스터의 게이트 전압과, 출력 단자의 전압과의 전위차 또는 그에 대응하는 전위차에 응하여 제 2 전압선과 출력 단자와의 전기적인 접속을 유지/단절하도록 되어 있다. 제 3 트랜지스터는, 제 2 입력 단자의 전압과 제 3 전압선의 전압과의 전위차 또는 그에 대응하는 전위차에 응하여 제 5 트랜지스터의 게이트와 제 3 전압선과의 전기적인 접속을 유지/단절하도록 되어 있다. 제 4 트랜지스터는, 제 2 입력 단자의 전압과 제 4 전압선의 전압과의 전위차 또는 그에 대응하는 전위차에 응하여 제 5 트랜지스터의 소스 또는 드레인인 제 1 단자와 제 4 전압선과의 전기적인 접속을 유지/단절하도록 되어 있다. 제 1 용량 소자 및 제 2 용량 소자는, 제 2 입력 단자와 제 5 트랜지스터의 게이트 사이에 직렬로 삽입되어 있다. 제 1 용량 소자와 제 2 용량 소자와의 전기적인 접속점이, 제 1 단자에 전기적으로 접속되어 있다. 제 5 트랜지스터는, 제 1 용량 소자의 단자 사이 전압 또는 그에 대응하는 전압에 응하여 제 5 전압선과 제 1 단자와의 전기적인 접속을 유지/단절하도록 되어 있다. 제 6 트랜지스터는, 제 1 입력 단자의 전압과 제 6 전압선의 전압과의 전위차 또는 그에 대응하는 전위차에 응하여 제 2 트랜지스터의 게이트와 제 6 전압선과의 전기적인 접속을 유지/단절하도록 되어 있다. 제 7 트랜지스터는, 제 3 입력 단자를 통하여 당해 제 7 트랜지스터의 게이트에 입력되는 신호에 응하여 제 1 단자와 제 2 트랜지스터의 게이트와의 전기적인 접속을 유지/단절하도록 되어 있다.
본 발명의 제 13의 표시 장치는, 행형상으로 배치된 복수의 주사선과, 열형상으로 배치된 복수의 신호선과, 행렬형상으로 배치된 복수의 화소를 포함하는 표시부를 구비하고 있고, 또한, 각 화소를 구동하는 구동부를 구비하고 있다. 구동부는, 주사선마다 마련된 복수의 인버터 회로를 갖고 있고, 구동부 내의 각 인버터 회로는, 상기한 제 13의 인버터 회로와 동일한 구성 요소를 포함하고 있다.
본 발명의 제 13의 인버터 회로 및 제 13의 표시 장치에서는, 제 5 트랜지스터의 게이트와 제 3 전압선 사이에는, 제 2 입력 단자의 전압과 제 3 전압선의 전압과의 전위차에 응하여 온 오프 동작하는 제 3 트랜지스터가 마련되어 있다. 또한, 제 5 트랜지스터의 제 1 단자와 제 4 전압선 사이에는, 제 2 입력 단자의 전압과 제 4 전압선의 전압과의 전위차에 응하여 온 오프 동작하는 제 4 트랜지스터가 마련되어 있다. 이에 의해, 예를 들면, 제 3 트랜지스터 및 제 4 트랜지스터의 각각의 게이트가 하이로부터 로우로 변이할 때에, 제 3 트랜지스터 및 제 4 트랜지스터의 각각의 온 저항이 서서히 커지고, 제 5 트랜지스터의 게이트 및 소스가 제 3 전압선 및 제 4 전압선의 전압으로 충전되는데 필요로 하는 시간이 길어진다. 또한, 예를 들면, 제 3 트랜지스터 및 제 4 트랜지스터의 각각의 게이트가 로우로부터 하이로 변이할 때에, 제 3 트랜지스터 및 제 4 트랜지스터의 각각의 온 저항이 서서히 작아지고, 제 5 트랜지스터의 게이트 및 소스가 제 3 전압선 및 제 4 전압선의 전압으로 충전되는데 필요로 하는 시간이 짧아진다. 또한, 본 발명에서는, 입력 단자와 제 5 트랜지스터의 게이트 사이에, 서로 직렬로 접속된 제 1 용량 소자 및 제 2 용량 소자가 삽입되어 있다. 또한, 제 5 트랜지스터의 소스가, 제 1 용량 소자와 제 2 용량 소자 사이에 전기적으로 접속되어 있다. 이에 의해, 제 5 트랜지스터의 소스에는, 제 1 용량 소자 및 제 2 용량 소자가 병렬 접속되고, 제 5 트랜지스터의 게이트에는, 제 1 용량 소자 및 제 2 용량 소자가 직렬 접속되기 때문에, 제 5 트랜지스터의 소스의 쪽이, 제 5 트랜지스터의 게이트보다도, 트랜전트가 늦어진다. 그 결과, 예를 들면, 제 3 트랜지스터 및 제 4 트랜지스터의 각각의 게이트가 하이로부터 로우로 변이할 때에 제 5 트랜지스터의 게이트-소스 사이 전압이 제 5 트랜지스터의 임계치 전압보다도 커져, 제 5 트랜지스터가 온 하고, 그 직후에 제 4 트랜지스터가 오프 한다. 이때, 제 7 트랜지스터가 오프 하고 있기 때문에, 제 5 트랜지스터의 제 1 단자의 전압이 서서히 상승한다. 그 후, 예를 들면, 제 5 트랜지스터의 제 1 단자의 전압이 소정의 크기로 된 때에, 제 1 트랜지스터 및 제 6 트랜지스터의 각각의 게이트가 하이로부터 로우로 변이한다. 이에 의해, 제 1 트랜지스터 및 제 6 트랜지스터가 오프 한다. 계속해서, 예를 들면, 제 7 트랜지스터가 온 한다. 이에 의해, 제 5 트랜지스터의 제 1 단자와, 제 2 트랜지스터의 게이트가 서로 용량 결합하기 때문에, 제 2 트랜지스터의 게이트 전압이 단숨에 상승하고, 제 2 트랜지스터가 온 함과 함께 제 1 트랜지스터가 오프 한다. 그 결과, 출력 전압이 제 2 전압선측의 전압으로 된다. 또한, 예를 들면, 제 1 트랜지스터, 제 3 트랜지스터, 제 4 트랜지스터 및 제 6 트랜지스터의 각각의 게이트가 로우로부터 하이로 변이할 때에 제 1 트랜지스터, 제 3 트랜지스터, 제 4 트랜지스터 및 제 6 트랜지스터가 온 하고, 그 직후에 제 2 트랜지스터 및 제 5 트랜지스터가 오프 한다. 그 결과, 출력 전압이 제 1 전압선측의 전압으로 된다.
본 발명의 제 14의 인버터 회로는, 서로 동일 도전형의 채널을 갖는 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 제 4 트랜지스터, 제 5 트랜지스터, 제 6 트랜지스터 및 제 7 트랜지스터를 구비한 것이다. 이 인버터 회로는, 또한, 제 1 용량 소자 및 제 2 용량 소자와, 제 1 입력 단자, 제 2 입력 단자, 제 3 입력 단자 및 출력 단자를 구비하고 있다. 제 1 트랜지스터에서는, 게이트가 제 1 입력 단자에 전기적으로 접속되고, 드레인 및 소스 중 어느 하나가 제 1 전압선에 전기적으로 접속되고, 드레인 및 소스 중 나머지 하나가 출력 단자에 전기적으로 접속되어 있다. 제 2 트랜지스터에서는, 게이트가 제 7 트랜지스터의 드레인 및 소스 중 어느 하나에 접속되고, 드레인 및 소스 중 어느 하나가 제 2 전압선에 전기적으로 접속되고, 드레인 및 소스 중 나머지 하나가 출력 단자에 전기적으로 접속되어 있다. 제 3 트랜지스터에서는, 게이트가 제 2 입력 단자에 전기적으로 접속되고, 드레인 및 소스 중 어느 하나가 제 3 전압선에 전기적으로 접속되고, 드레인 및 소스 중 나머지 하나가 제 5 트랜지스터의 게이트에 전기적으로 접속되어 있다. 제 4 트랜지스터에서는, 게이트가 제 2 입력 단자에 전기적으로 접속되고, 드레인 및 소스 중 어느 하나가 제 4 전압선에 전기적으로 접속되고, 드레인 및 소스 중 나머지 하나가 제 5 트랜지스터의 드레인 또는 소스인 제 1 단자에 전기적으로 접속되어 있다. 제 1 용량 소자 및 제 2 용량 소자는, 제 2 입력 단자와 제 5 트랜지스터의 게이트 사이에 직렬로 삽입되어 있다. 제 1 용량 소자와 제 2 용량 소자와의 전기적인 접속점이, 제 1 단자에 전기적으로 접속되어 있다. 제 5 트랜지스터에서는, 게이트가 제 3 트랜지스터의 드레인 및 소스 중 나머지 하나에 전기적으로 접속되고, 드레인 및 소스 중 제 1 단자와는 다른 단자가 제 5 전압선에 전기적으로 접속되어 있다. 제 6 트랜지스터에서는, 게이트가 제 1 입력 단자에 전기적으로 접속되고, 드레인 및 소스 중 어느 하나가 제 6 전압선에 전기적으로 접속되고, 드레인 및 소스 중 나머지 하나가 제 2 트랜지스터의 게이트에 전기적으로 접속되어 있다. 제 7 트랜지스터에서는, 게이트가 제 3 입력 단자에 전기적으로 접속되고, 드레인 및 소스 중 어느 하나가 제 1 단자에 전기적으로 접속되고, 드레인 및 소스 중 나머지 하나가 제 2 트랜지스터의 게이트에 전기적으로 접속되어 있다.
본 발명의 제 14의 표시 장치는, 행형상으로 배치된 복수의 주사선과, 열형상으로 배치된 복수의 신호선과, 행렬형상으로 배치된 복수의 화소를 포함하는 표시부를 구비하고 있고, 또한, 각 화소를 구동하는 구동부를 구비하고 있다. 구동부는, 주사선마다 마련된 복수의 인버터 회로를 갖고 있고, 구동부 내의 각 인버터 회로는, 상기한 제 14의 인버터 회로와 동일한 구성 요소를 포함하고 있다.
본 발명의 제 14의 인버터 회로 및 제 14의 표시 장치에서는, 제 5 트랜지스터의 게이트와 제 3 전압선 사이에는, 게이트가 제 2 입력 단자에 접속된 제 3 트랜지스터가 마련되어 있다. 또한, 제 5 트랜지스터의 제 1 단자와 제 4 전압선 사이에는, 게이트가 제 2 입력 단자에 접속된 제 4 트랜지스터가 마련되어 있다. 이에 의해, 예를 들면, 제 3 트랜지스터 및 제 4 트랜지스터의 각각의 게이트가 하이로부터 로우로 변이할 때에, 제 3 트랜지스터 및 제 4 트랜지스터의 각각의 온 저항이 서서히 커지고, 제 5 트랜지스터의 게이트 및 소스가 제 3 전압선 및 제 4 전압선의 전압으로 충전되는데 필요로 하는 시간이 길어진다. 또한, 예를 들면, 제 3 트랜지스터 및 제 4 트랜지스터의 각각의 게이트가 로우로부터 하이로 변이할 때에, 제 3 트랜지스터 및 제 4 트랜지스터의 각각의 온 저항이 서서히 작아지고, 제 5 트랜지스터의 게이트 및 소스가 제 3 전압선 및 제 4 전압선의 전압으로 충전되는데 필요로 하는 시간이 짧아진다. 또한, 본 발명에서는, 제 5 트랜지스터의 게이트에는, 제 1 용량 소자 및 제 2 용량 소자가 직렬 접속되어 있고, 제 5 트랜지스터의 소스에는, 제 1 용량 소자 및 제 2 용량 소자가 병렬 접속되어 있기 때문에, 제 5 트랜지스터의 소스의 쪽이, 제 5 트랜지스터의 게이트보다도, 트랜전트가 늦어진다. 그 결과, 예를 들면, 제 3 트랜지스터 및 제 4 트랜지스터의 각각의 게이트가 하이로부터 로우로 변이할 때에 제 5 트랜지스터의 게이트-소스 사이 전압이 제 5 트랜지스터의 임계치 전압보다도 커져, 제 5 트랜지스터가 온 하고, 그 직후에 제 4 트랜지스터가 오프 한다. 이때, 제 7 트랜지스터가 오프 하고 있기 때문에, 제 5 트랜지스터의 제 1 단자의 전압이 서서히 상승한다. 그 후, 예를 들면, 제 5 트랜지스터의 제 1 단자의 전압이 소정의 크기로 된 때에, 제 1 트랜지스터 및 제 6 트랜지스터의 각각의 게이트가 하이로부터 로우로 변이한다. 이에 의해, 제 1 트랜지스터 및 제 6 트랜지스터가 오프 한다. 계속해서, 예를 들면, 제 7 트랜지스터가 온 한다. 이에 의해, 제 5 트랜지스터의 제 1 단자와, 제 2 트랜지스터의 게이트가 서로 용량 결합하기 때문에, 제 2 트랜지스터의 게이트 전압이 단숨에 상승하고, 제 2 트랜지스터가 온 함과 함께 제 1 트랜지스터가 오프 한다. 그 결과, 출력 전압이 제 2 전압선측의 전압으로 된다. 또한, 예를 들면, 제 1 트랜지스터, 제 3 트랜지스터, 제 4 트랜지스터 및 제 6 트랜지스터의 각각의 게이트가 로우로부터 하이로 변이할 때에 제 1 트랜지스터, 제 3 트랜지스터, 제 4 트랜지스터 및 제 6 트랜지스터가 온 하고, 그 직후에 제 2 트랜지스터 및 제 5 트랜지스터가 오프 한다. 그 결과, 출력 전압이 제 1 전압선측의 전압으로 된다.
상술한 제 13 또는 제 14의 인버터 회로의 예로서는, 예를 들면 이하의 것을 들 수 있다.
제 1의 예로서는, 서로 동일 도전형의 채널을 갖는 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 제 4 트랜지스터, 제 5 트랜지스터, 제 6 트랜지스터 및 제 7 트랜지스터와, 제 1 용량 소자 및 제 2 용량 소자와, 제 1 입력 단자, 제 2 입력 단자, 제 3 입력 단자 및 출력 단자를 구비하고, 상기 제 1 트랜지스터는, 상기 제 1 입력 단자의 전압과 제 1 전압선의 전압과의 전위차 또는 그에 대응하는 전위차에 응하여 상기 출력 단자와 상기 제 1 전압선과의 전기적인 접속을 유지/단절하도록 되어 있고, 상기 제 2 트랜지스터는, 당해 제 2 트랜지스터의 게이트 전압과, 상기 출력 단자의 전압과의 전위차 또는 그에 대응하는 전위차에 응하여 제 2 전압선과 상기 출력 단자와의 전기적인 접속을 유지/단절하도록 되어 있고, 상기 제 3 트랜지스터는, 상기 제 2 입력 단자의 전압과 제 3 전압선의 전압과의 전위차 또는 그에 대응하는 전위차에 응하여 상기 제 5 트랜지스터의 게이트와 상기 제 3 전압선과의 전기적인 접속을 유지/단절하도록 되어 있고, 상기 제 4 트랜지스터는, 상기 제 2 입력 단자의 전압과 제 4 전압선의 전압과의 전위차 또는 그에 대응하는 전위차에 응하여 상기 제 5 트랜지스터의 소스 또는 드레인인 제 1 단자와 상기 제 4 전압선과의 전기적인 접속을 유지/단절하도록 되어 있고, 상기 제 1 용량 소자 및 상기 제 2 용량 소자는, 상기 제 2 입력 단자와 상기 제 5 트랜지스터의 게이트 사이에 직렬로 삽입되어 있고, 상기 제 1 용량 소자와 상기 제 2 용량 소자와의 전기적인 접속점이, 상기 제 1 단자에 전기적으로 접속되어 있고, 상기 제 5 트랜지스터는, 상기 제 1 용량 소자의 단자 사이 전압 또는 그에 대응하는 전압에 응하여 제 5 전압선과 상기 제 1 단자와의 전기적인 접속을 유지/단절하도록 되어 있고, 상기 제 6 트랜지스터는, 상기 제 1 입력 단자의 전압과 제 6 전압선의 전압과의 전위차 또는 그에 대응하는 전위차에 응하여 상기 제 2 트랜지스터의 게이트와 상기 제 6 전압선과의 전기적인 접속을 유지/단절하도록 되어 있고, 상기 제 7 트랜지스터는, 상기 제 3 입력 단자를 통하여 당해 제 7 트랜지스터의 게이트에 입력되는 신호에 응하여 상기 제 1 단자와 상기 제 2 트랜지스터의 게이트와의 전기적인 접속을 유지/단절하도록 되어 있는, 인버터 회로를 들 수 있다.
또한 제 2의 예로서는, 서로 동일 도전형의 채널을 갖는 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 제 4 트랜지스터, 제 5 트랜지스터, 제 6 트랜지스터 및 제 7 트랜지스터와, 제 1 용량 소자 및 제 2 용량 소자와, 제 1 입력 단자, 제 2 입력 단자, 제 3 입력 단자 및 출력 단자를 구비하고, 상기 제 1 트랜지스터에서는, 게이트가 상기 제 1 입력 단자에 전기적으로 접속되고, 드레인 및 소스 중 어느 하나가 제 1 전압선에 전기적으로 접속되고, 드레인 및 소스 중 나머지 하나가 상기 출력 단자에 전기적으로 접속되고, 상기 제 2 트랜지스터에서는, 게이트가 상기 제 7 트랜지스터의 드레인 및 소스 중 어느 하나에 접속되고, 드레인 및 소스 중 어느 하나가 제 2 전압선에 전기적으로 접속되고, 드레인 및 소스 중 나머지 단자는 상기 출력 단자에 전기적으로 접속되고, 상기 제 3 트랜지스터에서는, 게이트가 상기 제 2 입력 단자에 전기적으로 접속되고, 드레인 및 소스 중 어느 하나가 제 3 전압선에 전기적으로 접속되고, 드레인 및 소스 중 나머지 단자가 상기 제 5 트랜지스터의 게이트에 전기적으로 접속되고, 상기 제 4 트랜지스터에서는, 게이트가 상기 제 2 입력 단자에 전기적으로 접속되고, 드레인 및 소스 중 어느 하나가 제 4 전압선에 전기적으로 접속되고, 드레인 및 소스 중 나머지 하나가 상기 제 5 트랜지스터의 드레인 또는 소스인 제 1 단자에 전기적으로 접속되고, 상기 제 1 용량 소자 및 상기 제 2 용량 소자는, 상기 제 2 입력 단자와 상기 제 5 트랜지스터의 게이트 사이에 직렬로 삽입되어 있고, 상기 제 1 용량 소자와 상기 제 2 용량 소자와의 전기적인 접속점이, 상기 제 1 단자에 전기적으로 접속되어 있고, 상기 제 5 트랜지스터에서는, 게이트가 상기 제 3 트랜지스터의 드레인 및 소스 중 상기 제 3 전압선에 미접속의 단자에 전기적으로 접속되고, 드레인 및 소스 중 상기 제 1 단자와는 다른 단자가 제 5 전압선에 전기적으로 접속되고, 상기 제 6 트랜지스터에서는, 게이트가 상기 제 1 입력 단자에 전기적으로 접속되고, 드레인 및 소스 중 어느 하나가 제 6 전압선에 전기적으로 접속되고, 드레인 및 소스 중 나머지 하나가 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되고, 상기 제 7 트랜지스터에서는, 게이트가 상기 제 3 입력 단자에 전기적으로 접속되고, 드레인 및 소스 중 어느 하나가 상기 제 1 단자에 전기적으로 접속되고, 드레인 및 소스 중 나머지 하나가 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되어 있는 인버터 회로를 들 수 있다.
또한, 제 3의 예로서, 상술한 제 1 또는 제 2의 예에 있어서, 상기 제 2 용량 소자는, 상기 제 5 트랜지스터의 게이트측에 삽입되어 있고, 상기 제 2 용량 소자의 용량은, 상기 제 1 용량 소자의 용량보다도 크게 되어 있는 인버터 회로를 들 수 있다.
또한, 제 4의 예로서, 제 3의 인버터 회로에 있어서, 상기 제 1 용량 소자 및 상기 제 2 용량 소자의 각각의 용량은, 이하의 식을 충족시키는 것이라도 좋다.
Cb(Vdd2-Vss)/(Ca+Cb)>Vth5
여기서, Ca는 상기 제 1 용량 소자의 용량, Cb는 상기 제 2 용량 소자의 용량, Vdd2는 상기 제 5 전압선의 전압, Vss는 상기 제 4 전압선의 전압, Vth5는 상기 제 5 트랜지스터의 임계치 전압이다.
제 5의 예로서는, 상술한 어느 하나의 인버터에 있어서, 상기 제 1 전압선, 상기 제 3 전압선, 상기 제 4 전압선 및 상기 제 6 전압선은, 서로 동전위이다. 또한, 상기 제 2 전압선 및 상기 제 5 전압선은, 상기 제 1 전압선, 상기 제 3 전압선, 상기 제 4 전압선 및 상기 제 6 전압선의 전압보다도 고전압을 출력하는 전원에 접속되어 있으면 좋다.
본 발명의 제 1 내지 제 4의 인버터 회로 및 제 1 내지 제 4의 표시 장치에 의하면, 제 1 트랜지스터와 제 2 트랜지스터가 동시에 온 하고 있는 기간이 거의 없도록 하였기 때문에, 제 1 트랜지스터 및 제 2 트랜지스터를 통하여, 전압선끼리의 사이를 흐르는 전류(관통 전류)는 거의 존재하지 않는다. 이에 의해, 소비 전력을 억제할 수 있다. 또한, 제 1 트랜지스터 및 제 3 트랜지스터의 각각의 게이트 전압이 하이로부터 로우로 변이할 때에 출력 전압이 제 2 전압선측의 전압 또는 제 1 전압선측의 전압으로 되고, 제 1 트랜지스터 및 제 3 트랜지스터의 각각의 게이트 전압이 로우로부터 하이로 변이할 때에 출력 전압이 상기와는 역측의 전압으로 되도록 하였기 때문에, 출력 전압의 편차를 없앨 수 있다. 그 결과, 예를 들면, 화소 회로 내의 구동 트랜지스터의 임계치 보정이나 이동도 보정의, 화소 회로마다의 편차를 저감할 수 있고, 나아가서는 화소마다의 휘도의 편차를 저감할 수 있다.
또한, 본 발명의 제 1 내지 제 4의 인버터 회로 및 제 1 내지 제 4의 표시 장치에 있어서, 입력 단자에 입력된 신호 전압의 전압 파형을 무디게 한 전압을 제 3 트랜지스터의 게이트에 입력하도록 한 경우에는, 제 1 트랜지스터 및 제 3 트랜지스터의 각각의 게이트 전압이 하이로부터 로우로 변이할 때 또는 로우로부터 하이로 변이할 때에 제 2 트랜지스터의 게이트-소스 사이 전압이 제 2 트랜지스터의 임계치 전압을 초과하기까지의 시간을 단축할 수 있다. 이에 의해, 회로 동작을 고속화할 수 있다.
본 발명의 제 5 내지 제 9의 인버터 회로 및 제 5 내지 제 9의 표시 장치에 의하면, 제 1 트랜지스터와 제 2 트랜지스터가 동시에 온 하거나, 제 4 트랜지스터와 제 5 트랜지스터가 동시에 온 하거나 하고 있는 기간이 거의 없도록 하였다. 이에 의해, 이들의 트랜지스터를 통하여, 전압선끼리의 사이를 흐르는 전류(관통 전류)는 그저 약간 밖에 존재하지 않기 때문에, 소비 전력을 억제할 수 있다. 또한, 제 1 트랜지스터의 게이트가 하이로부터 로우로 변이할 때에 출력 전압이 제 2 전압선측의 전압 또는 제 1 전압선측의 전압으로 되고, 제 1 트랜지스터의 게이트가 로우로부터 하이로 변이할 때에 출력 전압이 상기와는 역측의 전압으로 되도록 하였다. 이에 의해, 출력 전압의 파고치가 소망하는 값으로부터 어긋나 버리는 것을 저감할 수 있다. 그 결과, 예를 들면, 화소 회로 내의 구동 트랜지스터의 임계치 보정이나 이동도 보정의, 화소 회로마다의 편차를 저감할 수 있고, 나아가서는 화소마다의 휘도의 편차를 저감할 수 있다.
또한, 본 발명의 제 5 내지 제 9의 인버터 회로 및 제 5 내지 제 9의 표시 장치에 있어서, 입력 단자에 입력된 신호 전압의 파형을 무디게 한 전압을 제 3 트랜지스터의 게이트에 입력하도록 한 경우에는, 제 1 트랜지스터의 게이트가 하이로부터 로우로 변이할 때 또는 로우로부터 하이로 변이할 때에 제 5 트랜지스터의 게이트-소스 사이 전압이 제 5 트랜지스터의 임계치 전압을 초과하기까지의 시간을 단축할 수 있다. 이에 의해, 회로 동작을 고속화할 수 있다.
본 발명의 제 10 내지 제 12의 인버터 회로 및 제 10 내지 제 12의 표시 장치에 의하면, 제 1 트랜지스터와 제 2 트랜지스터가 동시에 온 하고 있는 기간이 거의 없도록 하였다. 이에 의해, 제 1 트랜지스터 및 제 2 트랜지스터를 통하여, 전압선끼리의 사이를 흐르는 전류(관통 전류)는 그저 약간 밖에 존재하지 않기 때문에, 소비 전력을 억제할 수 있다. 또한, 제 1 트랜지스터의 게이트가 하이로부터 로우로 변이할 때에 출력 전압이 제 2 전압선측의 전압 또는 제 1 전압선측의 전압으로 되고, 제 1 트랜지스터의 게이트가 로우로부터 하이로 변이할 때에 출력 전압이 상기와는 역측의 전압으로 되도록 하였다. 이에 의해, 출력 전압의 파고치가 소망하는 값으로부터 어긋나 버리는 것을 저감할 수 있다. 그 결과, 예를 들면, 화소 회로 내의 구동 트랜지스터의 임계치 보정이나 이동도 보정의, 화소 회로마다의 편차를 저감할 수 있고, 나아가서는 화소마다의 휘도의 편차를 저감할 수 있다.
또한, 본 발명에서는, 제 1 용량 소자 및 제 2 용량 소자가 출력 단자에 직접 접속되어 있지 않기 때문에, 제 5 트랜지스터의 게이트 및 소스에 입력된 커플링량이 출력단의 기생 용량의 영향을 받는 일이 없다. 이에 의해, 제 5 트랜지스터의 게이트-제 1 단자 사이 전압을 크게 할 수 있기 때문에, 인버터 회로를 고속화할 수 있다. 또한, 본 발명에서는, 저전압측과 고전압측에서 전압선을 1개로 공통화하는 것이 가능하다. 따라서, 그와 같이 한 경우에는, 인버터 회로의 내압을 올릴 필요가 없어진다.
또한, 본 발명에 있어서, 입력 단자에 입력된 신호 전압의 파형을 무디게 한 전압을 제 3 트랜지스터의 게이트에 입력하도록 한 경우에는, 제 1 트랜지스터, 제 3 트랜지스터, 제 4 트랜지스터 및 제 6 트랜지스터의 각각의 게이트가 하이로부터 로우로 변이할 때 또는 로우로부터 하이로 변이할 때에 제 5 트랜지스터의 게이트-제 4 단자 사이 전압이 제 5 트랜지스터의 임계치 전압을 초과하기까지의 시간을 단축할 수 있다. 이에 의해, 회로 동작을 더욱 고속화할 수 있다.
본 발명의 제 13 및 제 14의 인버터 회로 및 제 13 및 제 14의 표시 장치에 의하면, 제 1 트랜지스터와 제 2 트랜지스터가 동시에 온 하거나, 제 4 트랜지스터와 제 5 트랜지스터가 동시에 온 하거나 하고 있는 기간이 거의 없도록 하였기 때문에, 제 1 트랜지스터 및 제 2 트랜지스터를 통하거나, 제 4 트랜지스터 및 제 5 트랜지스터를 통하거나 하여, 전압선끼리의 사이를 흐르는 전류(관통 전류)는 거의 존재하지 않는다. 이에 의해, 소비 전력을 억제할 수 있다. 또한, 제 1 트랜지스터, 제 3 트랜지스터, 제 4 트랜지스터 및 제 6 트랜지스터의 각각의 게이트 전압이 하이로부터 로우로 변이할 때에 출력 전압이 제 2 전압선측의 전압 또는 제 1 전압선측의 전압으로 되고, 제 1 트랜지스터, 제 3 트랜지스터, 제 4 트랜지스터 및 제 6 트랜지스터의 각각의 게이트 전압이 로우로부터 하이로 변이할 때에 출력 전압이 상기와는 역측의 전압으로 되도록 하였기 때문에, 출력 전압의 편차를 없앨 수 있다. 그 결과, 예를 들면, 화소 회로 내의 구동 트랜지스터의 임계치 보정이나 이동도 보정의, 화소 회로마다의 편차를 저감할 수 있고, 나아가서는 화소마다의 휘도의 편차를 저감할 수 있다.
또한, 본 발명의 제 13 및 제 14의 인버터 회로 및 제 13 및 제 14의 표시 장치에서는, 제 1 트랜지스터 및 제 6 트랜지스터의 게이트에 입력하는 전압보다도 위상이 빠른 전압을 이용하여, 제 5 트랜지스터의 제 1 단자의 전압을 미리 높은 전압으로 하여 두고, 제 7 트랜지스터를 통한 용량 결합에 의해 제 2 트랜지스터의 게이트 전압을 단숨에 상승시킴으로써, 제 6 트랜지스터의 게이트 전압의 트랜전트를 빨리 하는 것이 가능하다. 이에 의해, 회로 동작을 고속화할 수 있다.
본 발명의 다른 목적, 특징 및 이점은 하기의 설명을 통해 더욱 명확해질 것이다.
도 1은 본 발명의 제 1의 실시의 형태에 관한 인버터 회로의 한 예를 도시하는 회로도.
도 2는 도 1의 인버터 회로의 입출력 신호 파형의 한 예를 도시하는 파형도.
도 3은 도 1의 인버터 회로의 동작의 한 예를 도시하는 파형도.
도 4는 도 1의 인버터 회로의 동작의 한 예에 관해 설명하기 위한 회로도.
도 5는 도 4에 계속된 동작의 한 예에 관해 설명하기 위한 회로도.
도 6은 도 5에 계속된 동작의 한 예에 관해 설명하기 위한 회로도.
도 7은 도 6에 계속된 동작의 한 예에 관해 설명하기 위한 회로도.
도 8은 도 7에 계속된 동작의 한 예에 관해 설명하기 위한 회로도.
도 9는 본 발명의 제 2의 실시의 형태에 관한 인버터 회로의 한 예를 도시하는 회로도.
도 10은 도 9의 지연 소자의 베리에이션을 도시하는 회로도.
도 11은 도 9의 인버터 회로의 동작의 한 예를 도시하는 파형도.
도 12는 도 9의 지연 소자의 입출력 신호 파형의 예를 도시하는 파형도.
도 13은 도 9의 인버터 회로의 동작의 한 예에 관해 설명하기 위한 회로도.
도 14는 도 9의 인버터 회로의 한 변형예를 도시하는 회로도.
도 15는 도 14의 인버터 회로의 동작의 한 예를 도시하는 파형도.
도 16은 도 9의 인버터 회로의 다른 변형예를 도시하는 회로도.
도 17은 도 14의 인버터 회로의 다른 변형예를 도시하는 회로도.
도 18은 본 발명의 제 3의 실시의 형태에 관한 인버터 회로의 한 예를 도시하는 회로도에서 る.
도 19는 도 18의 인버터 회로의 입출력 신호 파형의 한 예를 도시하는 파형도.
도 20은 도 18의 인버터 회로의 동작의 한 예를 도시하는 파형도.
도 21은 도 18의 인버터 회로의 동작의 한 예에 관해 설명하기 위한 회로도.
도 22는 도 21에 계속된 동작의 한 예에 관해 설명하기 위한 회로도.
도 23은 도 22에 계속된 동작의 한 예에 관해 설명하기 위한 회로도.
도 24는 도 23에 계속된 동작의 한 예에 관해 설명하기 위한 회로도.
도 25는 도 24에 계속된 동작의 한 예에 관해 설명하기 위한 회로도.
도 26은 도 25에 계속된 동작의 한 예에 관해 설명하기 위한 회로도.
도 27은 본 발명의 제 4의 실시의 형태에 관한 인버터 회로의 한 예를 도시하는 회로도.
도 28은 도 27의 인버터 회로의 동작의 한 예를 도시하는 파형도.
도 29는 도 27의 인버터 회로의 동작의 한 예에 관해 설명하기 위한 회로도.
도 30은 도 29에 계속된 동작의 한 예에 관해 설명하기 위한 회로도.
도 31은 도 30에 계속된 동작의 한 예에 관해 설명하기 위한 회로도.
도 32는 도 31에 계속된 동작의 한 예에 관해 설명하기 위한 회로도.
도 33은 도 32에 계속된 동작의 한 예에 관해 설명하기 위한 회로도.
도 34는 도 33에 계속된 동작의 한 예에 관해 설명하기 위한 회로도.
도 35는 도 27의 인버터 회로의 한 변형예를 도시하는 회로도.
도 36은 도 27의 인버터 회로의 다른 변형예를 도시하는 회로도.
도 37은 도 18의 인버터 회로에 지연 소자를 부가한 것의 한 예를 도시하는 회로도.
도 38은 도 27의 인버터 회로에 지연 소자를 부가한 것의 한 예를 도시하는 회로도.
도 39는 도 37, 도 38의 지연 소자의 베리에이션을 도시하는 회로도.
도 40은 도 37, 도 38의 인버터 회로의 동작의 한 예를 도시하는 파형도.
도 41은 도 37, 도 38의 지연 소자의 입출력 신호 파형의 예를 도시하는 파형도.
도 42는 도 37, 도 38의 인버터 회로의 동작의 한 예에 관해 설명하기 위한 회로도.
도 43은 본 발명의 제 5의 실시의 형태에 관한 인버터 회로의 한 예를 도시하는 회로도.
도 44는 도 43의 인버터 회로의 입출력 신호 파형의 한 예를 도시하는 파형도.
도 45는 도 43의 인버터 회로의 동작의 한 예를 도시하는 파형도.
도 46은 도 43의 인버터 회로의 동작의 한 예에 관해 설명하기 위한 회로도.
도 47은 도 46에 계속된 동작의 한 예에 관해 설명하기 위한 회로도.
도 48은 도 47에 계속된 동작의 한 예에 관해 설명하기 위한 회로도.
도 49는 도 48에 계속된 동작의 한 예에 관해 설명하기 위한 회로도.
도 50은 도 49에 계속된 동작의 한 예에 관해 설명하기 위한 회로도.
도 51은 도 50에 계속된 동작의 한 예에 관해 설명하기 위한 회로도.
도 52는 본 발명의 제 6의 실시의 형태에 관한 인버터 회로의 한 예를 도시하는 회로도.
도 53은 도 43의 인버터 회로의 기생 용량에 관해 설명하기 위한 회로도.
도 54는 도 52의 인버터 회로의 기생 용량에 관해 설명하기 위한 회로도.
도 55는 도 52의 인버터 회로의 동작의 한 예에 관해 설명하기 위한 파형도.
도 56은 도 52의 인버터 회로의 동작의 다른 예에 관해 설명하기 위한 파형도.
도 57은 도 52의 인버터 회로의 동작의 그 밖의 예에 관해 설명하기 위한 파형도.
도 58은 도 52의 인버터 회로의 한 변형예를 도시하는 회로도.
도 59는 도 52의 인버터 회로의 다른 변형예를 도시하는 회로도.
도 60은 도 59의 인버터 회로의 동작의 한 예에 관해 설명하기 위한 파형도.
도 61은 도 43의 인버터 회로에 지연 소자를 부가한 것의 한 예를 도시하는 회로도이다.
도 62는 도 52의 인버터 회로에 지연 소자를 부가한 것의 한 예를 도시하는 회로도.
도 63은 도 58의 인버터 회로에 지연 소자를 부가한 것의 한 예를 도시하는 회로도.
도 64는 도 61 내지 도 63의 지연 소자의 베리에이션을 도시하는 회로도.
도 65는 도 61 내지 도 63의 인버터 회로의 동작의 한 예를 도시하는 파형도.
도 66은 도 61 내지 도 63의 지연 소자의 입출력 신호 파형의 예를 도시하는 파형도.
도 67은 도 61 내지 도 63의 인버터 회로의 동작의 한 예에 관해 설명하기 위한 회로도.
도 68은 본 발명의 제 7의 실시의 형태에 관한 인버터 회로의 한 예를 도시하는 회로도.
도 69는 도 68의 인버터 회로의 동작의 한 예를 도시하는 파형도.
도 70은 도 68의 인버터 회로의 동작의 한 예에 관해 설명하기 위한 회로도.
도 71은 도 70에 계속된 동작의 한 예에 관해 설명하기 위한 회로도.
도 72는 도 71에 계속된 동작의 한 예에 관해 설명하기 위한 회로도.
도 73은 도 72에 계속된 동작의 한 예에 관해 설명하기 위한 회로도.
도 74는 도 73에 계속된 동작의 한 예에 관해 설명하기 위한 회로도.
도 75는 도 74에 계속된 동작의 한 예에 관해 설명하기 위한 회로도.
도 76은 도 68의 인버터 회로의 한 변형예를 도시하는 회로도.
도 77은 도 76의 인버터 회로의 동작의 한 예에 관해 설명하기 위한 회로도.
도 78은 도 77에 계속된 동작의 한 예에 관해 설명하기 위한 회로도.
도 79는 상기 각 실시의 형태 및 그들의 변형예의 인버터 회로의 적용예의 한 예인 표시 장치의 개략 구성도.
도 80은 도 79의 기록선 구동 회로 및 화소 회로의 한 예를 도시하는 회로도.
도 81은 도 79의 표시 장치의 동작의 한 예를 도시하는 파형도.
도 82는 종래의 표시 장치의 화소 회로의 한 예를 도시하는 회로도.
도 83은 종래의 인버터 회로의 한 예를 도시하는 회로도.
도 84는 도 83의 인버터 회로의 입출력 신호 파형의 한 예를 도시하는 파형도.
도 85는 종래의 인버터 회로의 다른 예를 도시하는 회로도.
도 86은 종래의 인버터 회로의 그 밖의 예를 도시하는 회로도.
이하, 발명을 실시하기 위한 형태에 관해, 도면을 참조하여 상세히 설명한다. 또한, 설명은 이하의 순서로 행한다.
1. 제 1의 실시의 형태(도 1 내지 도 8)
2. 제 2의 실시의 형태(도 9 내지 도 13)
3. 제 1, 제 2의 실시의 형태의 변형예(도 14 내지 도 17)
4. 제 3의 실시의 형태(도 18 내지 도 26)
5. 제 4의 실시의 형태(도 27 내지 도 34)
6. 제 3, 제 4의 실시의 형태의 변형예(도 35 내지 도 42)
7. 제 5의 실시의 형태(도 43 내지 도 51)
8. 제 6의 실시의 형태(도 52 내지 도 57)
9. 제 5, 제 6의 실시의 형태의 변형예(도 58 내지 도 67)
10. 제 7의 실시의 형태(도 68 내지 도 75)
11. 상기 제 7의 실시의 형태의 변형예(도 76 내지 도 78)
12. 적용예(도 79 내지 도 81)
13. 종래 기술의 설명(도 82 내지 도 86)
<제 1의 실시의 형태>
[구성]
도 1은, 본 발명의 제 1의 실시의 형태에 관한 인버터 회로(1)의 전체 구성의 한 예를 도시한 것이다. 인버터 회로(1)는, 입력 단자(IN)에 입력된 펄스 신호의 신호 파형(예를 들면 도 2(A))를 거의 반전시킨 펄스 신호(예를 들면 도 2(B))를 출력 단자(OUT)로부터 출력하는 것이다. 인버터 회로(1)는, 어모퍼스 실리콘이나 어모퍼스 산화물 반도체상에 알맞게 형성된 것이고, 예를 들면, 서로 동일 도전형의 채널을 갖는 3개의 트랜지스터(Tr1, Tr2, Tr3)를 구비한 것이다. 인버터 회로(1)는, 상기한 3개의 트랜지스터(Tr1, Tr2, Tr3) 외에, 2개의 용량 소자(C1, C2)와, 입력 단자(IN) 및 출력 단자(OUT)를 구비하고 있고, 3Tr2C의 회로 구성으로 되어 있다.
트랜지스터(Tr1)가 본 발명의 「제 1 트랜지스터」의 한 구체예에 상당하고, 트랜지스터(Tr2)가 본 발명의 「제 2 트랜지스터」의 한 구체예에 상당하고, 트랜지스터(Tr3)가 본 발명의 「제 3 트랜지스터」의 한 구체예에 상당한다. 또한, 용량 소자(C1)가 본 발명의 「제 1 용량 소자」의 한 구체예에 상당하고, 용량 소자(C2)가 본 발명의 「제 2 용량 소자」의 한 구체예에 상당한다.
트랜지스터(Tr1, Tr2, Tr3)는, 예를 들면, n채널 MOS(금속 산화막 반도체 : Metal Oxide Semiconductor)형의 박막 트랜지스터(TFT)이다. 트랜지스터(Tr1)는, 예를 들면, 입력 단자(IN)의 전압(입력 전압(Vin))과 저전압선(LL)의 전압(VL)과의 전위차(Vgs1)(또는 그에 대응하는 전위차)에 응하여, 출력 단자(OUT)와 저전압선(LL)과의 전기적인 접속을 유지/단절하도록 되어 있다. 트랜지스터(Tr1)의 게이트가 입력 단자(IN)에 전기적으로 접속되어 있고, 트랜지스터(Tr1)의 소스 또는 드레인이 저전압선(LL)에 전기적으로 접속되어 있고, 트랜지스터(Tr1)의 소스 및 드레인 중 저전압선(LL)에 미접속의 단자가 출력 단자(OUT)에 전기적으로 접속되어 있다. 트랜지스터(Tr2)는, 당해 트랜지스터(Tr2)의 게이트 전압(Vg2)과, 출력 단자(OUT)의 전압(출력 전압(Vout))과의 전위차(Vgs2)(또는 그에 대응하는 전위차)에 응하여 고전압선(LH)과 출력 단자(OUT)와의 전기적인 접속을 유지/단절하도록 되어 있다. 트랜지스터(Tr2)의 게이트가 트랜지스터(Tr3)의 드레인에 전기적으로 접속되어 있고, 트랜지스터(Tr2)의 소스 또는 드레인이 출력 단자(OUT)에 전기적으로 접속되어 있고, 트랜지스터(Tr2)의 소스 및 드레인 중 출력 단자(OUT)에 미접속의 단자가 고전압선(LH)에 전기적으로 접속되어 있다. 트랜지스터(Tr3)는, 입력 전압(Vin)과 저전압선(LL)의 전압(VL)과의 전위차(Vgs3)(또는 그에 대응하는 전위차)에 응하여 트랜지스터(Tr2)의 게이트와 저전압선(LL)과의 전기적인 접속을 유지/단절하도록 되어 있다. 트랜지스터(Tr3)의 게이트가 입력 단자(IN)에 전기적으로 접속되어 있고, 트랜지스터(Tr3)의 소스 또는 드레인이 저전압선(LL)에 전기적으로 접속되어 있고, 트랜지스터(Tr3)의 소스 및 드레인 중 저전압선(LL)에 미접속의 단자가 트랜지스터(Tr2)의 게이트에 전기적으로 접속되어 있다. 즉, 트랜지스터(Tr1, Tr3)는 서로의 동일한 전압선(저전압선(LL))에 접속되어 있고, 트랜지스터(Tr1)의 소스 및 드레인 중 저전압선(LL)측의 단자와, 트랜지스터(Tr3)의 소스 및 드레인 중 저전압선(LL)측의 단자는, 서로 동전위로 되어 있다.
저전압선(LL)이 본 발명의 「제 1 전압선」, 「제 3 전압선」」의 한 구체예에 상당하고, 고전압선(LH)이 본 발명의 「제 2 전압선」의 한 구체예에 상당한다.
고전압선(LH)은, 저전압선(LL)의 전압(VL)보다도 고전압(일정 전압)을 출력하는 전원(도시 생략)에 접속되어 있고, 고전압선(LH)의 전압(VH)은, 인버터 회로(1)의 구동시에 Vdd로 되어 있다. 저전압선(LL)은, 고전압선(LH)의 전압(VH)보다도 저전압(일정 전압)을 출력하는 전원(도시 생략)에 접속되어 있고, 저전압선(LL)의 전압(VL)은, 인버터 회로(1)의 구동시에 전압(Vss <Vdd))으로 되어 있다.
용량 소자(C1, C2)는, 입력 단자(IN)와 트랜지스터(Tr2)의 게이트 사이에 직렬로 삽입되어 있다. 용량 소자(C1)와 용량 소자(C2)와의 전기적인 접속점(B)이, 출력 단자(OUT)에 전기적으로 접속되어 있다. 용량 소자(C1)는 트랜지스터(Tr2)의 게이트측에 삽입되어 있고, 용량 소자(C2)는 트랜지스터(Tr1)의 게이트측에 삽입되어 있다. 용량 소자(C2)의 용량은, 용량 소자(C1)의 용량보다도 크게 되어 있다. 용량 소자(C1, C2)의 각각의 용량은, 이하의 식(1)을 충족시키고 있는 것이 바람직하다. 용량 소자(C1, C2)가 식 (1)을 충족시키면, 후술하는 입력 전압(Vin)이 하강한 때, 트랜지스터(Tr2)의 게이트-소스 사이 전압을 그 임계치 전압(Vth2) 이상으로 할 수 있고, 출력 전압(Vout)이 로우로부터 하이로 변이할 수 있다.
C2(Vdd-Vss)/(C1+C2)>Vth2 … (1)
그런데, 인버터 회로(1)는, 종래의 인버터 회로(도 22의 인버터 회로(200))와의 관계에서는, 출력단의 트랜지스터(Tr1, Tr2)와 입력 단자(IN) 사이에, 제어 소자(10) 및 트랜지스터(Tr3)를 삽입한 것에 상당한다. 여기서, 제어 소자(10)는, 예를 들면, 도 1에 도시한 바와 같이, 입력 단자(IN)에 전기적으로 접속된 제 1 단자(P1), 출력 단자(OUT)에 전기적으로 접속된 제 2 단자(P2), 및 트랜지스터(Tr2)의 게이트에 전기적으로 접속된 제 3 단자(P3)를 갖고 있다. 제어 소자(10)는, 또한, 예를 들면, 도 1에 도시한 바와 같이, 용량 소자(C1, C2)를 포함하여 구성되어 있다. 제어 소자(10)는, 예를 들면, 제 1 단자(P1)에 하강 전압이 입력되어 있을 때에 제 2 단자(P2)의 트랜전트를 제 3 단자(P3)의 트랜전트보다도 완만하게 하도록 되어 있다. 구체적으로는, 제어 소자(10)는, 예를 들면, 입력 단자(IN)에 하강 전압이 입력되어 있을 때에 트랜지스터(Tr2)의 소스(출력 단자(OUT)측의 단자)의 트랜전트를 트랜지스터(Tr2)의 게이트의 트랜전트보다도 완만하게 하도록 되어 있다. 또한, 제어 소자(10)의 동작 설명은, 하기한 인버터 회로(1)의 동작 설명과 아울러서 행하는 것으로 한다.
[동작]
다음에, 도 3 내지 8을 참조하면서, 인버터 회로(1)의 동작의 한 예에 관해 설명한다. 도 3은, 인버터 회로(1)의 동작의 한 예를 도시하는 파형도이다. 도 4 내지 도 8은, 인버터 회로(1)의 일련의 동작의 한 예를 도시하는 회로도이다.
우선, 입력 전압(Vin)이 하이(Vdd)일 때, 트랜지스터(Tr1, Tr3)가 온 하고, 트랜지스터(Tr2)의 게이트 전압(Vg2) 및 소스 전압(Vs2)이 저전압선(LL)의 전압(VL)(=Vss)으로 충전된다(도 3, 도 4). 이에 의해, 트랜지스터(Tr2)가 오프 하고(Vgs2=0V로 오프 하는 경우), 전압(Vss)이 출력 전압(Vout)으로서 출력된다. 이때, 용량 소자(C2)에는, Vdd-Vss라는 전압이 충전된다.
다음에, 입력 전압(Vin)이 하이(Vdd)로부터 로우(Vss)로 변화(저하)할 때, 트랜지스터(Tr1, Tr3)의 게이트 전압(Vg1, Vg3)도 Vdd로부터 Vss로 변화(저하)한다(도 3, 도 5). 이에 의해, 트랜지스터(Tr1)의 게이트 전압의 변화가 용량 소자(C2)를 통하여 트랜지스터(Tr2)의 소스(출력 단자(OUT))에 전파되고, 트랜지스터(Tr2)의 소스 전압(Vs2)(출력 전압(Vout))이 △V1'만큼 변화(저하)한다. 또한, 트랜지스터(Tr1)의 게이트 전압의 변화가 용량 소자(C1, C2)를 통하여 트랜지스터(Tr2)의 게이트에도 전파되고, 트랜지스터(Tr2)의 게이트 전압(Vg2)이 △V2'만큼 변화(저하)한다. 그러나, 이때, 트랜지스터(Tr1, Tr3)가 온 하고 있다. 그 때문에, 저전압선(LL)으로부터 트랜지스터(Tr)의 소스(출력 단자(OUT)) 및 트랜지스터(Tr2)의 게이트를 향하여 전류가 흐르기 때문에, 그 전류가 그들을 Vss로 충전하려고 한다.
여기서, 트랜지스터(Tr1, Tr3)의 게이트 전압은 Vdd로부터 Vss로 변화(저하)하여 가기 때문에, 트랜지스터(Tr1, Tr3)의 온 저항이 서서히 커지고, 트랜지스터(Tr2)의 소스(출력 단자(OUT)) 및 게이트를 저전압선(LL)의 전압(VL)으로 충전하는데 필요로 하는 시간이 길어진다.
또한, 트랜지스터(Tr2)의 소스(출력 단자(OUT)) 및 게이트에서 본 전용량을 비교하면, 트랜지스터(Tr2)의 소스(출력 단자(OUT))에는 용량 소자(C1, C2)가 병렬 접속되고, 트랜지스터(Tr2)의 게이트에는 용량 소자(C1, C2)가 직렬 접속되어 있다. 이 때문에, 트랜지스터(Tr2)의 소스(출력 단자(OUT))의 쪽이, 트랜지스터(Tr2)의 게이트보다도, 트랜전트가 늦어진다. 그 결과, 트랜지스터(Tr2)의 소스(출력 단자(OUT))를 저전압선(LL)의 전압(VL)으로 충전하는데 필요로 하는 시간의 쪽이 트랜지스터(Tr2)의 게이트를 저전압선(LL)의 전압(VL)으로 충전하는데 필요로 하는 시간보다도 길어진다.
또한, 입력 전압(Vin)이 Vss+Vth1 이상으로 되어 있고, 또한, Vss+Vth3 이상으로 되어 있는 경우는, 트랜지스터(Tr1, Tr3)는 선형(線形) 영역에서 동작한다. 또한, Vth1은 트랜지스터(Tr1)의 임계치 전압이고, Vth3은 트랜지스터(Tr3)의 임계치 전압이다. 한편, 입력 전압(Vin)이 Vss+Vth1 미만으로 되어 있고, 또한, Vss+Vth3 미만으로 되어 있는 경우는, 트랜지스터(Tr1, Tr3)는 포화 영역에서 동작한다. 따라서, 트랜지스터(Tr2)의 소스(출력 단자(OUT)) 및 게이트에는, 도 5에 도시한 바와 같은 전류가 흐르지만, 트랜지스터(Tr1, Tr3)는, 각각의 점을 전압(Vss)으로 충전할 수가 없다.
최종적으로, 입력 전압(Vin)이 Vdd로부터 Vss가 된 때, 트랜지스터(Tr2)의 게이트-소스 사이 전압(Vgs2)은 △V1-△V2가 된다(도 3, 도 6). 이때, 트랜지스터(Tr2)의 게이트-소스 사이 전압(Vgs2)이 트랜지스터(Tr2)의 임계치 전압(Vth2)보다도 커진 시점에서, 트랜지스터(Tr2)가 온 하고, 고전압선(LH)으로부터 전류가 흐르기 시작한다.
트랜지스터(Tr2)가 온 하고 있을 때는, 트랜지스터(Tr2)의 소스 전압(Vs2)(출력 전압(Vout))은, 트랜지스터(Tr1)에 더하여, 트랜지스터(Tr2)에 의해서도 상승한다. 또한, 트랜지스터(Tr2)의 게이트-소스 사이에는 용량 소자(C1)가 접속되어 있기 때문에, 부트스트랩이 생겨, 트랜지스터(Tr2)의 게이트 전압(Vg2)도, 트랜지스터(Tr2)의 소스 전압(Vs2)(출력 전압(Vout))의 상승에 연동하여 상승한다. 그 후, 트랜지스터(Tr2)의 소스 전압(Vs2)(출력 전압(Vout)) 및 게이트 전압(Vg2)이 Vss-Vth1 이상이 되고, 또한, Vss-Vth3 이상이 된 시점에서, 트랜지스터(Tr1, Tr3)가 오프 하고, 트랜지스터(Tr2)의 소스 전압(Vs2)(출력 전압(Vout)) 및 게이트 전압(Vg2)이 트랜지스터(Tr2)만에 의해 상승한다.
일정 시간 경과 후, 트랜지스터(Tr2)의 소스 전압(Vs2)(출력 전압(Vout))이 Vdd가 되고, 출력 단자(OUT)로부터는 Vdd가 출력된다(도 3, 도 7). 그리고, 또한 일정 시간 경과 후, 입력 전압(Vin)이 로우(Vss)로부터 하이(Vdd)로 변화(상승)한다(도 3, 도 8). 이때, 입력 전압(Vin)이 Vss+Vth1보다도 낮게 되어 있고, 또한, Vss+Vth3보다도 낮게 되어 있는 단계에서는, 트랜지스터(Tr1, Tr3)는 오프 하고 있다. 그 때문에, 용량 소자(C1, C2)를 통한 커플링이 트랜지스터(Tr2)의 소스(출력 단자(OUT)) 및 게이트에 입력되고, 트랜지스터(Tr2)의 소스 전압(Vs2)(출력 전압(Vout)) 및 게이트 전압(Vg2)이 상승한다. 그 후, 입력 전압(Vin)이 Vss+Vth1 이상이 되고, 또한, Vss+Vth3 이상이 되면, 트랜지스터(Tr1, Tr3)가 온 한다. 그 때문에, 트랜지스터(Tr2)의 소스(출력 단자(OUT)) 및 게이트를 향하여 전류가 흐르기 때문에, 그 전류가 그들을 Vss로 충전하려고 한다.
여기서, 트랜지스터(Tr1, Tr3)의 게이트 전압은 Vss로부터 Vdd로 변화(상승)하여 가기 때문에, 트랜지스터(Tr1, Tr3)의 온 저항이 서서히 작아지고, 트랜지스터(Tr2)의 소스(출력 단자(OUT)) 및 게이트를 저전압선(LL)의 전압(VL)으로 충전하는데 필요로 하는 시간이 상대적으로 짧아진다. 최종적으로, 트랜지스터(Tr2)의 소스 전압(Vs2)(출력 전압(Vout)) 및 게이트 전압(Vg2)이 Vss가 되고, 출력 단자로부터는 Vss가 출력된다(도 3, 도 4).
이상과 같이 하여, 본 실시의 형태의 인버터 회로(1)에서는, 입력 단자(IN)에 입력된 펄스 신호의 신호 파형(예를 들면 도 2(A))를 거의 반전시킨 펄스 신호(예를 들면 도 2(B))가 출력 단자(OUT)로부터 출력된다.
[효과]
그런데, 예를 들면, 도 22에 도시한 바와 같은 종래의 인버터 회로(200)는, 2개의 n채널 MOS형의 트랜지스터(Tr1, Tr2)가 직렬 접속된 단채널형의 회로 구성으로 되어 있다. 인버터 회로(200)에서는, 예를 들면, 도 84에 도시한 바와 같이, 입력 전압(Vin)이 Vss로 되어 있을 때, 출력 전압(Vout)이 Vdd로는 되지 않고, Vdd-Vth2로 되어 버린다. 즉, 출력 전압(Vout)에는, 트랜지스터(Tr2)의 임계치 전압(Vth2)이 포함되어 있고, 출력 전압(Vout)은, 트랜지스터(Tr2)의 임계치 전압(Vth)의 편차의 영향을 크게 받게 된다.
그래서, 예를 들면, 도 85의 인버터 회로(300)에 도시한 바와 같이, 트랜지스터(Tr2)의 게이트와 드레인을 서로 전기적으로 분리하고, 드레인의 전압(Vdd)보다도 높은 전압(Vdd2)(=Vdd+Vth2)이 인가되는 고전압 배선(LH2)에 게이트를 접속하는 것이 생각된다. 또한, 예를 들면, 도 86의 인버터 회로(400)에 도시한 바와 같은 부트스트랩형의 회로 구성이 생각된다.
그러나, 도 83, 도 85, 도 86의 어느 회로에서도, 입력 전압(Vin)이 하이로 되어 있을 때, 즉, 출력 전압(Vout)이 로우로 되어 있을 때까지, 트랜지스터(Tr1, Tr2)를 통하여, 고전압 배선(LH)측부터 저전압 배선(LL)측을 향하여 전류(관통 전류)가 흘러 버린다. 그 결과, 인버터 회로에서의 소비 전력도 커져 버린다. 또한, 도 83, 도 85, 도 86의 회로에서는, 예를 들면, 도 84(B)의 파선으로 둘러싼 개소에 도시한 바와 같이, 입력 전압(Vin)이 Vdd로 되어 있을 때, 출력 전압(Vout)이 Vss로는 되지 않고, 출력 전압(Vout)의 파고치가 흐트러져 버린다. 그 때문에, 예를 들면, 이들의 인버터 회로를, 액티브 매트릭스 방식의 유기 EL 표시 장치에서의 스캐너에 이용한 경우에는, 화소 회로 내의 구동 트랜지스터의 임계치 보정이나 이동도 보정이 화소 회로마다 흐트러져 버리고, 그 편차가 휘도의 편차로 되어 버린다.
한편, 본 실시의 형태의 인버터 회로(1)에서는, 트랜지스터(Tr2)의 게이트와 저전압선(LL) 사이, 또한 트랜지스터(Tr2)의 소스와 저전압선(LL) 사이에는, 입력 전압(Vin)과 저전압선(LL)의 전압(VL)과의 전위차에 응하여 온 오프 동작하는 트랜지스터(Tr1, Tr3)가 마련되어 있다. 이에 의해, 트랜지스터(Tr1, Tr3)의 각각의 게이트 전압이 하이(Vdd)로부터 로우(Vss)로 변이(저하)한 때에, 트랜지스터(Tr1, Tr3)의 각각의 온 저항이 서서히 커지고, 트랜지스터(Tr2)의 게이트 및 소스가 저전압선(LL)의 전압(VL)으로 충전되는데 필요로 하는 시간이 길어진다. 또한, 트랜지스터(Tr1, Tr3)의 각각의 게이트 전압이 로우(Vss)로부터 하이(Vdd)로 변이(상승)한 때에, 트랜지스터(Tr1, Tr3)의 각각의 온 저항이 서서히 작아지고, 트랜지스터(Tr2)의 게이트 및 소스가 저전압선(LL)의 전압(VL)으로 충전되는데 필요로 하는 시간이 짧아진다. 또한, 본 실시의 형태의 인버터 회로(1)에서는, 트랜지스터(Tr2)의 게이트에는, 용량 소자(C1, C2)가 직렬 접속되어 있고, 트랜지스터(Tr2)의 소스에는, 용량 소자(C1, C2)가 병렬 접속되어 있다. 이에 의해, 트랜지스터(Tr2)의 소스의 쪽이 트랜지스터(Tr2)의 게이트보다도, 트랜전트가 늦어진다. 그 결과, 트랜지스터(Tr1, Tr3)의 각각의 게이트 전압이 하이(Vdd)로부터 로우(Vss)로 변이(저하)할 때에 트랜지스터(Tr2)의 게이트-소스 사이 전압(Vgs2)이 트랜지스터(Tr2)의 임계치 전압(Vth2)보다도 커져, 트랜지스터(Tr2)가 온 하고, 그 직후에 트랜지스터(Tr1, Tr3)가 오프 한다. 즉, 입력 전압(Vin)의 변화가, 용량 소자(C1, C2)를 통하여 트랜지스터(Tr2)의 게이트 및 소스에 입력되고, 트랜전트의 차에 의해 게이트-소스 사이 전압(Vgs2)이 임계치 전압(Vth2)보다도 커지면, 트랜지스터(Tr2)가 온 하고, 그 직후에 트랜지스터(Tr1, Tr3)가 오프 한다. 이때, 출력 전압(Vout)이 고전압선(VH)측의 전압으로 된다. 또한, 트랜지스터(Tr1, Tr3)의 각각의 게이트 전압이 로우(Vss)로부터 하이(Vdd)로 변이(상승)한 때에 트랜지스터(Tr1, Tr3)가 온 하고, 그 직후에 트랜지스터(Tr2)가 오프 한다. 이때, 출력 전압(Vout)이 저전압선(LL)측의 전압으로 된다.
이와 같이, 본 실시의 형태의 인버터 회로(1)에서는, 트랜지스터(Tr1)와 트랜지스터(Tr2)가 동시에 온 하고 있는 기간이 거의 없도록 하였다. 이에 의해, 트랜지스터(Tr1, Tr2)를 통하여, 고전압선(VH)과 저전압선(LL) 사이를 흐르는 전류(관통 전류)는 거의 존재하지 않기 때문에, 소비 전력을 억제할 수 있다. 또한, 트랜지스터(Tr1, Tr3)의 각각의 게이트 전압이 하이(Vdd)로부터 로우(Vss)로 변이(저하)한 때에 출력 전압(Vout)이 고전압선(VH)측의 전압으로 되고, 트랜지스터(Tr1, Tr3)의 각각의 게이트 전압이 로우(Vss)로부터 하이(Vdd)로 변이(상승)한 때에 출력 전압(Vout)이 저전압선(LL)측의 전압으로 되도록 하였다. 이에 의해, 출력 전압(Vout)의 편차를 없앨 수 있다. 그 결과, 예를 들면, 화소 회로 내의 구동 트랜지스터의 임계치 보정이나 이동도 보정의, 화소 회로마다의 편차를 저감할 수 있고, 나아가서는 화소마다의 휘도의 편차를 저감할 수 있다.
<제 2의 실시의 형태>
[구성]
도 9는, 본 발명의 제 2의 실시의 형태에 관한 인버터 회로(2)의 전체 구성의 한 예를 도시한 것이다. 인버터 회로(2)는, 상기 실시의 형태의 인버터 회로(1)와 마찬가지로 입력 단자(IN)에 입력된 펄스 신호의 신호 파형(예를 들면 도 2(A))을 거의 반전시킨 펄스 신호(예를 들면 도 2(B))를 출력 단자(OUT)로부터 출력하는 것이다. 인버터 회로(2)는, 지연 소자(3)를 구비하고 있는 점에서, 상기 실시의 형태의 인버터 회로(1)의 구성과 상위하다. 그래서, 이하에서는, 상기 실시의 형태와의 상위점을 주로 설명하고, 상기 실시의 형태와의 공통점의 설명을 적절히 생략하는 것으로 한다.
지연 소자(3)는, 입력 단자(IN)에 입력된 신호 전압의 전압 파형을 무디게 한 전압을 트랜지스터(Tr3)의 게이트에 입력하는 것이다. 지연 소자(3)는, 입력 단자(IN)와 트랜지스터(Tr3)의 게이트의 사이에 마련되어 있고, 예를 들면, 전압 파형의 하강을, 입력 단자(OUT)에 입력된 신호 전압의 전압 파형의 하강보다도 완만하게 하는 전압을 트랜지스터(Tr3)의 게이트에 입력하도록 되어 있다. 또한, 지연 소자(3)는, 전압 파형의 하강뿐만 아니라, 상승에 대해서도, 입력 단자(OUT)에 입력된 신호 전압의 전압 파형의 상승보다도 완만하게 하도록 되어 있어도 좋다. 단, 그 경우에는, 지연 소자(3)는, 하강의 쪽이 상승보다도, 보다 완만해지도록, 입력 단자(OUT)에 입력된 신호 전압의 전압 파형을 무디게 하도록 되어 있다.
지연 소자(3)는, 예를 들면, 도 10(A) 내지(D)에 도시한 회로 구성으로 되어 있다. 도 10(A)에서는, 지연 소자(3)는, 용량 소자(C3)를 포함하여 구성되어 있다. 용량 소자(C3)의 일단이 트랜지스터(Tr3)의 게이트에 전기적으로 접속되어 있고, 용량 소자(C3)의 타단이 저전압선(LL)에 전기적으로 접속되어 있다.
도 10(B)에서는, 지연 소자(3)는 트랜지스터(Tr4)를 포함하여 구성되어 있다. 트랜지스터(Tr4)는, 트랜지스터(Tr1, Tr2, Tr3)의 채널형과 동일 채널형의 트랜지스터이고, 예를 들면, n채널 MOS형의 TFT이다. 트랜지스터(Tr4)의 소스가 트랜지스터(Tr3)의 게이트에 전기적으로 접속되어 있고, 트랜지스터(Tr4)의 드레인이 입력 단자(IN)에 전기적으로 접속되어 있다. 트랜지스터(Tr4)의 게이트는 고전압선(LH1)에 전기적으로 접속되어 있다. 고전압선(LH1)은, 트랜지스터(Tr4)를 온 오프 동작시키는 펄스 신호를 출력하는 전원(도시 생략)에 전기적으로 접속되어 있다.
도 10(C)에서는, 지연 소자(3)는, 상술한 트랜지스터(Tr4)와, 트랜지스터(Tr5)를 포함하여 구성되어 있다. 트랜지스터(Tr5)는, 트랜지스터(Tr1, Tr2, Tr3)의 채널형과 동일 채널형의 트랜지스터이고, 예를 들면, n채널 MOS형의 TFT이다. 트랜지스터(Tr5)의 게이트 및 소스가 트랜지스터(Tr3)의 게이트에 전기적으로 접속되어 있고, 트랜지스터(Tr5)의 드레인이 입력 단자(IN)에 전기적으로 접속되어 있다.
도 10(D)에서는, 지연 소자(3)는, 상술한 트랜지스터(Tr4)와, 상술한 용량 소자(C3)를 포함하여 구성되어 있다.
[동작·효과]
도 11은, 인버터 회로(2)의 동작의 한 예를 도시한 것이다. 또한, 도 11에는, 지연 소자(3)로서, 도 10(D)에 도시한 회로 구성을 갖는 것이 사용된 때의 파형이 도시되어 있다. 인버터 회로(2)의 기본적인 동작은, 도 3 내지 도 8에 도시하는 것과 마찬가지이다. 도 3 내지 도 8에 도시하는 것과 상위한 개소는, 입력 전압(Vin)이 하이(Vdd)로부터 로우(Vss)로 변이(저하)할 때와, 로우(Vss)로부터 하이(Vdd)로 변이(상승)할 때에 있다.
입력 전압(Vin)이 하이(Vdd)로부터 로우(Vss)로 변이(저하)한 때, 트랜지스터(Tr1, Tr3)의 게이트 전압은 Vdd로부터 Vss 에 변화한다. 제 1의 실시의 형태의 인버터 회로(1)에서는, 이 전압 변화가, 용량 소자(C2)를 통하여 트랜지스터(Tr2)의 소스에 △V1라는 전압 변화를 발생시키고, 또한 용량 소자(C1, C2)를 통하여 트랜지스터(Tr2)의 게이트에 △V2라는 전압 변화를 발생시키고 있다. 여기서, 트랜지스터(Tr2)의 게이트에 △V2 라는 커플링량이 입력되어 있었던 것은, 트랜지스터(Tr3)의 게이트 전압V가 Vdd로부터 Vss에 저하되고 가고, 그 결과, 트랜지스터(Tr3)의 온 저항이 서서히 증가하고, 트랜지스터(Tr2)의 게이트를 Vss로 충전한 트랜전트가 늦어지기 때문이다. 환언하면, 트랜지스터(Tr2)의 게이트에 △V2 라는 커플링량이 입력된 것은, 커플링이 입력된 타이밍에 트랜지스터(Tr3)가 온으로부터 오프에 전환되기 때문이다.
한편, 본 실시의 형태에서는, 지연 소자(3)에 의해, 입력 단자(IN)에 입력된 신호 전압을 도 12에 도시한 바와 같이 무디게 한 신호 전압이 트랜지스터(Tr3)의 게이트에 입력된다. 이에 의해, 트랜지스터(Tr3)의 오프 점(온과 오프가 전환된 점)이 입력 전압(Vin)을 그대로 트랜지스터(Tr3)의 게이트에 입력한 경우와 비교하고 늦어진다. 즉, 트랜지스터(Tr3)는, 용량 소자(C2)를 통한 커플링이 입력된 타이밍이라도 온 하고 있는 것이 된다(도 13). 그 때문에, 최종적으로 트랜지스터(Tr2)의 게이트에 입력된 커플링량(△V2)을 종래보다도 작게 할 수 있고(도 11(C)), 트랜지스터(Tr2)의 게이트 소스 사이 전압(Vgs2)을 크게 한 것이 가능해진다. 그 결과, 인버터 회로(2)의 고속화를 실현할 수 있다.
본 실시의 형태에서는, 입력 전압(Vin)이 로우(Vss)로부터 하이(Vdd)로 변이(상승)한 경우에도, 트랜지스터(Tr3)의 게이트에는, 지연 소자(3)에 의해, 입력 단자(IN)에 입력된 신호 전압을 도 12에 도시한 바와 같이 무디게 한 신호 전압이 입력된다. 그 때문에, 트랜지스터(Tr3)의 오프 점이 늦어지기 때문에, 트랜지스터(Tr1)가 온 한 후에 트랜지스터(Tr3)가 온 한 것이 되고, 출력 전압(Vout)이 천이 상태인 때에 고전압선(VH)으로부터 저전압선(LL) 에 전류(관통 전류)가 흐를 가능성이 있다. 그러나, 실제로는, 트랜지스터(Tr3)의 온 한 동작점과, 트랜지스터(Tr3)의 게이트에 입력된 신호 전압의 파형을 생각하면, 트랜지스터(Tr3)의 게이트에 입력된 신호 전압의 지연에 의해서도, 도 12에 도시하는 바와 같이 상승에서는 트랜지스터(Tr3)의 온 한 시간은 대부분 변하지 않고, 역으로 하강에서는 오프 한 시간이 크게 변화한다. 그 때문에, 상술한 관통 전류가 흐르는 기간은 상당히 미소하고, 인버터 회로(2)의 소비 전력은, 인버터 회로(1)의 소비 전력과 그다지(너무) 변하지 않는다.
그런데, 제 1의 실시의 형태에서는, 트랜지스터(Tr2)의 소스 및 게이트에, 입력 전압(Vin)의 변화에 기인하는 커플링을 입력하고, 트랜지스터(Tr2)의 소스 및 게이트에서의 트랜전트의 차를 이용하여, 트랜지스터(Tr2)의 게이트-소스 사이 전압(Vgs2)을 트랜지스터(Tr2)의 임계치 전압(Vth2) 이상의 값으로 하고 있다. 이때, 출력 단자(OUT)에는, 고전압선(VH)측의 전압이 출력 전압(Vout)으로서 출력되지만, 출력 단자(OUT)의 트랜전트는, 트랜지스터(Tr2)의 게이트-소스 사이 전압(Vgs2)에 크게 의존한다. 즉, 트랜지스터(Tr2)의 게이트-소스 사이 전압(Vgs2)이 빨리 커지는 경우는, 출력 전압(Vout)이 빨리 상승하고, 트랜지스터(Tr2)의 게이트-소스 사이 전압(Vgs2)이 천천히 커지는 경우는, 출력 전압(Vout)의 상승도 천천히 된다.
그래서, 인버터 회로(1)를 고속화할 때에는 트랜지스터(Tr2)의 게이트-소스 사이 전압(Vgs2)을 빨리 상승시키면 좋은 것이 되는데, 그 방법으로서, 예를 들면, 용량 소자(C2)의 용량을 크게 하는 것이 생각된다. 그러나, 용량 소자(C2)의 용량을 크게 한 경우에는, 인버터 회로(1)의 점유 면적이 커져 버린다. 그 결과, 예를 들면, 유기 EL 표시 장치에 있어서, 용량 소자(C2)의 용량을 크게 한 인버터 회로(1)를 스캐너 등에 이용한 경우는, 표시 패널에서 주위(액자)의 점유 면적이 커져 버리고, 협액자화를 저해하여 버릴 우려가 있다. 또한, 용량 소자(C2)의 용량을 크게 한 경우에는, 트랜지스터(Tr2)의 소스(출력 단자(OUT))에, △V1보다도 큰 전압 변화가 생기는데, 그 만큼, 트랜지스터(Tr2)의 게이트에도, △V2보다도 큰 전압 변화가 생긴다. 그 결과, 트랜지스터(Tr2)의 게이트-소스 사이 전압(Vgs2)은, 용량 소자(C2)의 용량을 크게 한 것치고는, △V1-△V2로 그다지 변하지 않는 값이 되어 버려, 용량 소자(C2)의 용량 증대가 인버터 회로(1)의 고속화에 그다지 기여하지 않는다.
한편, 본 실시의 형태에서는, 지연 소자(3)에 의해, 입력 단자(IN)에 입력된 신호 전압을 도 12에 도시한 바와 같이 무디게 한 신호 전압이 트랜지스터(Tr3)의 게이트에 입력된다. 이에 의해, 용량 소자(C2)의 용량을 증대시키는 일 없이, 인버터 회로(2)의 고속화를 실현할 수 있다.
<제 1, 제 2의 실시의 형태의 변형예>
상기 각 실시의 형태에서는, 트랜지스터(Tr1, Tr2, Tr3)가, n채널 MOS형의 TFT에 의해 형성되어 있지만, 예를 들면, p채널 MOS형의 TFT에 의해 형성되어 있어도 좋다. 단, 이 경우에는, 고전압선(VH)과 저전압선(LL)의 위치 관계가 교체되고, 또한, 트랜지스터(Tr1, Tr2, Tr3)가 로우(Vss)로부터 하이(Vdd)로 변이(상승)할 때의 과도(過渡) 응답과, 트랜지스터(Tr1, Tr2, Tr3)가 하이(Vdd)로부터 로우(Vss)로 변이(하강)할 때의 과도 응답이 서로 반대가 된다.
또한, 상기 제 2의 실시의 형태에서는, 지연 소자(3)를 이용하여, 입력 단자(IN)에 입력된 신호 전압을 도 12에 도시한 바와 같이 무디게 한 신호 전압을 트랜지스터(Tr3)의 게이트에 입력하도록 하고 있지만, 다른 방법을 이용하여 그와 같은 신호를 트랜지스터(Tr3)의 게이트에 입력하도록 하여도 좋다. 예를 들면, 도 14의 인버터 회로(4)에 도시한 바와 같이, 입력 단자(IN2)를 입력 단자(IN)와는 별개로 마련하고, 입력 단자(IN2)와 트랜지스터(Tr3)의 게이트를 서로 전기적으로 접속하고, 도 15(B)에 도시한 바와 같은 신호를 외부에서 입력 단자(IN2)에 입력하도록 하여도 좋다.
또한, 상기 제 2의 실시의 형태 및 그 변형예로는, 입력 전압(Vin)이 로우(Vss)로부터 하이(Vdd)로 변이(상승)하는 경우에, 고전압선(VH)으로부터 저전압선(LL)에 전류(관통 전류)가 흐를 가능성이 있는데, 그것을 개선하는 소자를 새롭게 부가하도록 하여도 좋다. 예를 들면, 도 16, 도 17에 도시한 바와 같이, 제어 회로(10) 내에 또한 트랜지스터(Tr6)를 마련하도록 하여도 좋다. 또한, 트랜지스터(Tr5)는, 트랜지스터(Tr1, Tr2, Tr3)의 채널형과 동일 채널형의 트랜지스터이고, 예를 들면, n채널 MOS형의 TFT이다.
트랜지스터(Tr6)는 트랜지스터(Tr3)와 병렬로 접속되어 있고, 또한 트랜지스터(Tr6)의 게이트가 입력 단자(IN)에 접속되어 있다. 이와 같이 한 경우에는, 입력 전압(Vin)이 하이(Vdd)로부터 로우(Vss)로 변이(저하)할 때는, 트랜지스터(Tr3)의 온 기간이 길어지고, 역으로 입력 전압(Vin)이 로우(Vss)로부터 하이(Vdd)로 변이(상승)할 때는, 지연이 없는 입력 전압(Vin)에 의해 트랜지스터(Tr6)를 트랜지스터(Tr3)에 선구(先驅)하여 온 할 수 있다. 그 결과, 관통 전류를 저감할 수 있다.
<제 3의 실시의 형태>
[구성]
도 18은, 본 발명의 제 3의 실시의 형태에 관한 인버터 회로(1)의 전체 구성의 한 예를 도시한 것이다. 인버터 회로(1)는, 입력 단자(IN)에 입력된 펄스 신호의 신호 파형(예를 들면 도 19(A))를 거의 반전시킨 펄스 신호(예를 들면 도 19(B))를 출력 단자(OUT)로부터 출력하는 것이다. 인버터 회로(1)는, 어모퍼스 실리콘이나 어모퍼스 산화물 반도체상에 알맞게 형성되는 것이고, 예를 들면, 서로 동일한 채널형의 5개의 트랜지스터(Tr1 내지 Tr5)를 구비한 것이다. 인버터 회로(1)는, 상기한 5개의 트랜지스터(Tr1 내지 Tr5) 외에, 2개의 용량 소자(C1, C2)와, 입력 단자(IN) 및 출력 단자(OUT)를 구비하고 있고, 5Tr2C의 회로 구성으로 되어 있다.
트랜지스터(Tr1)가 본 발명의 「제 1 트랜지스터」의 한 구체예에 상당하고, 트랜지스터(Tr2)가 본 발명의 「제 2 트랜지스터」의 한 구체예에 상당하고, 트랜지스터(Tr3)가 본 발명의 「제 3 트랜지스터」의 한 구체예에 상당한다. 또한, 트랜지스터(Tr4)가 본 발명의 「제 4 트랜지스터」의 한 구체예에 상당하고, 트랜지스터(Tr5)가 본 발명의 「제 5 트랜지스터」의 한 구체예에 상당한다. 또한, 용량 소자(C1)가 본 발명의 「제 1 용량 소자」의 한 구체예에 상당하고, 용량 소자(C2)가 본 발명의 「제 2 용량 소자」의 한 구체예에 상당한다.
트랜지스터(Tr1 내지 Tr5)는, 서로 동일 도전형의 채널을 갖는 박막 트랜지스터(TFT)이고, 예를 들면, n채널 MOS(금속 산화막 반도체 : Metal Oxide Semiconductor)형의 박막 트랜지스터(TFT)이다. 트랜지스터(Tr1)는, 예를 들면, 입력 단자(IN)의 전압(입력 전압(Vin))과 저전압선(LL)의 전압(VL)과의 전위차(Vgs1)(또는 그에 대응하는 전위차)에 응하여, 출력 단자(OUT)와 저전압선(LL)과의 전기적인 접속을 유지/단절하도록 되어 있다. 트랜지스터(Tr1)의 게이트가 입력 단자(IN)에 전기적으로 접속되어 있고, 트랜지스터(Tr1)의 소스 또는 드레인이 저전압선(LL)에 전기적으로 접속되어 있고, 트랜지스터(Tr1)의 소스 및 드레인 중 저전압선(LL)에 미접속의 단자가 출력 단자(OUT)에 전기적으로 접속되어 있다. 트랜지스터(Tr2)는, 트랜지스터(Tr5)의 소스 또는 드레인 중 고전압선(LH2)에 미접속의 단자(제 1 단자(X))의 전압(Vs5)과, 출력 단자(OUT)의 전압(출력 전압(Vout))과의 전위차(Vgs2)(또는 그에 대응하는 전위차)에 응하여 고전압선(LH1)과 출력 단자(OUT)와의 전기적인 접속을 유지/단절하도록 되어 있다. 트랜지스터(Tr2)의 게이트가 트랜지스터(Tr5)의 제 1 단자(X)에 전기적으로 접속되어 있다. 트랜지스터(Tr2)의 소스 또는 드레인이 출력 단자(OUT)에 전기적으로 접속되어 있고, 트랜지스터(Tr2)의 소스 및 드레인 중 출력 단자(OUT)에 미접속의 단자가 고전압선(LH1)에 전기적으로 접속되어 있다.
트랜지스터(Tr3)는, 입력 전압(Vin)과 저전압선(LL)의 전압(VL)과의 전위차(Vgs3)(또는 그에 대응하는 전위차)에 응하여 트랜지스터(Tr5)의 게이트와 저전압선(LL)과의 전기적인 접속을 유지/단절하도록 되어 있다. 트랜지스터(Tr3)의 게이트가 입력 단자(IN)에 전기적으로 접속되어 있다. 트랜지스터(Tr3)의 소스 또는 드레인이 저전압선(LL)에 전기적으로 접속되어 있고, 트랜지스터(Tr2)의 소스 및 드레인 중 저전압선(LL)에 미접속의 단자가 트랜지스터(Tr5)의 게이트에 전기적으로 접속되어 있다. 트랜지스터(Tr4)는, 입력 전압(Vin)과 저전압선(LL)의 전압(VL)과의 전위차(Vgs4)(또는 그에 대응하는 전위차)에 응하여 트랜지스터(Tr5)의 제 1 단자(X)와 저전압선(LL)과의 전기적인 접속을 유지/단절하도록 되어 있다. 트랜지스터(Tr4)의 게이트가 입력 단자(IN)에 전기적으로 접속되어 있다. 트랜지스터(Tr4)의 소스 또는 드레인이 저전압선(LL)에 전기적으로 접속되어 있고, 트랜지스터(Tr4)의 소스 및 드레인 중 저전압선(LL)에 미접속의 단자가 트랜지스터(Tr5)의 제 1 단자(X)에 전기적으로 접속되어 있다. 즉, 트랜지스터(Tr1, Tr3, Tr4)는 서로의 동일한 전압선(저전압선(LL))에 접속되어 있다. 따라서, 트랜지스터(Tr1)의 저전압선(LL)측의 단자와, 트랜지스터(Tr3)의 저전압선(LL)측의 단자와, 트랜지스터(Tr4)의 저전압선(LL)측의 단자는, 서로 동전위로 되어 있다. 트랜지스터(Tr5)는, 용량 소자(C1)의 단자 사이 전압(Vgs5)(또는 그에 대응하는 전위차)에 응하여 고전압선(LH2)과 제 1 단자(X)와의 전기적인 접속을 유지/단절하도록 되어 있다. 트랜지스터(Tr5)의 게이트가 트랜지스터(Tr3)의 소스 및 드레인 중 저전압선(LL)에 미접속의 단자에 전기적으로 접속되어 있다. 트랜지스터(Tr5)의 소스 또는 드레인이 고전압선(LH2)에 전기적으로 접속되어 있다. 트랜지스터(Tr5)의 소스 및 드레인 중 고전압선(LH2)에 미접속의 단자가 트랜지스터(Tr2)의 게이트와, 트랜지스터(Tr4)의 소스 및 드레인 중 저전압선(LL)에 미접속의 단자에 접속되어 있다.
저전압선(LL)이 본 발명의 「제 1 전압선」, 「제 3 전압선」, 「제 4 전압선」의 한 구체예에 상당한다. 고전압선(LH1)이 본 발명의 「제 2 전압선」의 한 구체예에 상당하고, 고전압선(LH2)이 본 발명의 「제 5 전압선」의 한 구체예에 상당한다.
고전압선(LH1, LH2)은, 저전압선(LL)의 전압(VL)보다도 고전압(일정 전압)을 출력하는 전원(도시 생략)에 접속되어 있다. 고전압선(LH1)의 전압은, 인버터 회로(1)의 구동시에 Vdd1로 되어 있고, 고전압선(LH2)의 전압(VH2)은, 인버터 회로(1)의 구동시에 Vdd2(≥Vdd1+Vth2)로 되어 있다. 또한, 전압(Vth2)은, 트랜지스터(Tr2)의 임계치 전압이다. 한편, 저전압선(LL)은, 고전압선(LH1)의 전압(VH1)보다도 저전압(일정 전압)을 출력하는 전원(도시 생략)에 접속되어 있고, 저전압선(LL)의 전압(VL)은, 인버터 회로(1)의 구동시에 전압(Vss)(<Vdd1)으로 되어 있다.
용량 소자(C1, C2)는, 입력 단자(IN)와 트랜지스터(Tr2)의 게이트 사이에 직렬로 삽입되어 있다. 용량 소자(C1)와 용량 소자(C2)와의 전기적인 접속점(B)이, 트랜지스터(Tr5)의 제 1 단자(X)에 전기적으로 접속되어 있다. 용량 소자(C1)는 트랜지스터(Tr5)의 게이트측에 삽입되어 있고, 용량 소자(C2)는 트랜지스터(Tr1)의 게이트측에 삽입되어 있다. 용량 소자(C2)의 용량은, 용량 소자(C1)의 용량보다도 크게 되어 있다. 용량 소자(C1, C2)의 각각의 용량은, 이하의 식(1)을 충족시키고 있는 것이 바람직하다. 용량 소자(C1, C2)가 식 (1)을 충족시키면, 후술하는 입력 전압(Vin)이 하강한 때, 트랜지스터(Tr5)의 게이트-소스 사이 전압을 그 임계치 전압(Vth5) 이상으로 할 수 있고, 트랜지스터(Tr5)를 온 상태로 할 수 있다. 그 결과, 출력 전압(Vout)이 로우로부터 하이로 변이할 수 있다.
C2(Vdd-Vss)/(C1+C2)>Vth5 … (1)
그런데, 인버터 회로(1)는, 종래의 인버터 회로(도 83의 인버터 회로(200))와의 관계에서는, 출력단의 트랜지스터(Tr1, Tr2)와 입력 단자(IN) 사이에, 제어 소자(10) 및 트랜지스터(Tr3 내지 Tr5)를 삽입한 것에 상당한다. 여기서, 제어 소자(10)는, 예를 들면, 도 18에 도시한 바와 같이, 입력 단자(IN)에 전기적으로 접속된 단자(P1), 트랜지스터(Tr5)의 제 1 단자(X)에 전기적으로 접속된 단자(P2), 및 트랜지스터(Tr5)의 게이트에 전기적으로 접속된 단자(P3)를 갖고 있다. 제어 소자(10)는, 또한, 예를 들면, 도 18에 도시한 바와 같이, 용량 소자(C1, C2)를 포함하여 구성되어 있다.
단자(P1)가, 본 발명의 「제 2 단자」의 한 구체예에 상당하고, 단자(P2)가, 본 발명의 「제 3 단자」의 한 구체예에 상당하고, 단자(P3)가, 「본 발명의 제 4 단자」의 한 구체예에 상당한다.
제어 소자(10)는, 예를 들면, 단자(P1)에 하강 전압이 입력되어 있을 때에 단자(P2)의 트랜전트를 단자(P3)의 트랜전트보다도 완만하게 하도록 되어 있다. 구체적으로는, 제어 소자(10)는, 예를 들면, 입력 단자(IN)에 하강 전압이 입력되어 있을 때에 트랜지스터(Tr5)의 소스(제 1 단자(X))의 트랜전트를 트랜지스터(Tr5)의 게이트의 트랜전트보다도 완만하게 하도록 되어 있다. 또한, 제어 소자(10)의 동작 설명은, 하기한 인버터 회로(1)의 동작 설명과 아울러서 행하는 것으로 한다.
[동작]
다음에, 도 20 내지 39를 참조하면서, 인버터 회로(1)의 동작의 한 예에 관해 설명한다. 도 20은, 인버터 회로(1)의 동작의 한 예를 도시하는 파형도이다. 도 21 내지 도 26은, 인버터 회로(1)의 일련의 동작의 한 예를 도시하는 회로도이다.
우선, 입력 전압(Vin)이 하이(Vdd1)일 때, 트랜지스터(Tr1, Tr3, Tr4)가 온 한다. 그러면, 트랜지스터(Tr2)의 게이트 전압(Vg2) 및 소스 전압(Vs2)이 저전압선(LL)의 전압(VL)(=Vss)으로 충전되고, 또한, 트랜지스터(Tr5)의 게이트 전압(Vg5) 및 소스 전압(Vs5)이 저전압선(LL)의 전압(VL)(=Vss)으로 충전된다(도 20, 도 21). 이에 의해, 트랜지스터(Tr2)가 오프(Vgs2=0V로 오프 한 경우)함과 함께, 트랜지스터(Tr5)가 오프(Vgs5=0V로 오프 한 경우) 하고, 전압(Vss)이 출력 전압(Vout)으로서 출력된다. 이때, 용량 소자(C2)에는, Vdd2-Vss라는 전압이 충전된다.
다음에, 입력 전압(Vin)이 하이(Vdd1)로부터 로우(Vss)로 변화(저하)할 때, 트랜지스터(Tr1, Tr3, Tr4)의 게이트 전압(Vg1, Vg3, Vg4)도 Vdd로부터 Vss로 변화(저하)한다(도 20, 도 22). 이에 의해, 트랜지스터(Tr1)의 게이트 전압(Vg1)의 변화가 용량 소자(C2)를 통하여 트랜지스터(Tr2)의 게이트에 전파되고, 트랜지스터(Tr2)의 게이트 전압(Vg2)이 △V1'만큼 변화(저하)한다. 또한, 트랜지스터(Tr1)의 게이트 전압(Vg1)의 변화가 용량 소자(C1, C2)를 통하여 트랜지스터(Tr5)의 게이트에도 전파되고, 트랜지스터(Tr5)의 게이트 전압(Vg5)이 △V2'만큼 변화(저하)한다. 그러나, 이때, 트랜지스터(Tr3, Tr4)가 온 하고 있다. 그 때문에, 저전압선(LL)으로부터 트랜지스터(Tr5)의 소스 및 게이트를 향하여 전류가 흐르기 때문에, 그 전류가 그들을 Vss로 충전하려고 한다.
여기서, 트랜지스터(Tr3, Tr4)의 게이트 전압은 Vdd1로부터 Vss로 변화(저하)하여 가기 때문에, 트랜지스터(Tr3, Tr4)의 온 저항이 서서히 커지고, 트랜지스터(Tr5)의 소스 및 게이트를 저전압선(LL)의 전압(VL)으로 충전하는데 필요로 하는 시간이 길어진다.
또한, 트랜지스터(Tr5)의 소스 및 게이트에서 본 전용량을 비교하면, 트랜지스터(Tr5)의 소스에는 용량 소자(C1, C2)가 병렬 접속되고, 트랜지스터(Tr5)의 게이트에는 용량 소자(C1, C2)가 직렬 접속되어 있다. 이 때문에, 트랜지스터(Tr5)의 소스의 쪽이, 트랜지스터(Tr5)의 게이트보다도, 트랜전트가 늦어진다. 그 결과, 트랜지스터(Tr5)의 소스를 저전압선(LL)의 전압(VL)으로 충전하는데 필요로 하는 시간의 쪽이 트랜지스터(Tr5)의 게이트를 저전압선(LL)의 전압(VL)으로 충전하는데 필요로 하는 시간보다도 길어진다.
또한, 입력 전압(Vin)이 Vss+Vth3 이상으로 되어 있고, 또한, Vss+Vth4 이상으로 되어 있는 경우는, 트랜지스터(Tr3, Tr4)는 선형 영역에서 동작한다. 또한, Vth3은 트랜지스터(Tr3)의 임계치 전압이고, Vth4은 트랜지스터(Tr4)의 임계치 전압이다. 한편, 입력 전압(Vin)이 Vss+Vth3 미만으로 되어 있고, 또한, Vss+Vth4 미만으로 되어 있는 경우는, 트랜지스터(Tr3, Tr4)는 포화 영역에서 동작한다. 따라서, 트랜지스터(Tr5)의 소스 및 게이트에는, 도 22에 도시한 바와 같은 전류가 흐르지만, 트랜지스터(Tr3,T 4)는, 각각의 점을 전압(Vss)으로 충전할 수가 없다.
최종적으로, 입력 전압(Vin)이 Vdd1로부터 Vss가 된 때, 트랜지스터(Tr5)의 게이트-소스 사이 전압(Vgs5)은 △V1-△V2가 된다(도 20, 도 23). 이때, 트랜지스터(Tr5)의 게이트-소스 사이 전압(Vgs5)이 트랜지스터(Tr5)의 임계치 전압(Vth5)보다도 커진 시점에서, 트랜지스터(Tr5)가 온 하고, 고전압선(LH2)으로부터 전류가 흐르기 시작한다.
트랜지스터(Tr5)가 온 하고 있을 때는, 트랜지스터(Tr5)의 소스 전압(Vs5)은, 트랜지스터(Tr4)에 더하여, 트랜지스터(Tr5)에 의해서도 상승한다. 또한, 트랜지스터(Tr5)의 게이트-소스 사이에는 용량 소자(C1)가 접속되어 있기 때문에, 부트스트랩이 생겨, 트랜지스터(Tr5)의 게이트 전압(Vg5)도, 트랜지스터(Tr5)의 소스 전압(Vs5)의 상승에 연동하여 상승한다. 그 후, 트랜지스터(Tr5)의 소스 전압(Vs5) 및 게이트 전압(Vg5)이 Vss-Vth3 이상이 되고, 또한, Vss-Vth4 이상이 된 시점에서, 트랜지스터(Tr3, Tr4)가 오프 하고, 트랜지스터(Tr5)의 소스 전압(Vs5) 및 게이트 전압(Vg5)이 트랜지스터(Tr5)만에 의해 상승한다.
일정 시간 경과 후, 트랜지스터(Tr5)의 소스 전압(Vg5)(트랜지스터(Tr2)의 게이트 전압(Vs2))이 Vss+Vth2 이상이 되면, 트랜지스터(Tr2)가 온 하고, 고전압선(LH1)으로부터 전류가 흐르기 시작한다(도 20, 도 24). 또한, Vth2는 트랜지스터(Tr2)의 임계치 전압이다. 그 결과, 출력 단자(OUT)의 전압(Vout)은, Vss로부터 서서히 상승한다. 트랜지스터(Tr2)의 게이트 전압(Vs2)은, 최종적으로는, 트랜지스터(Tr5)로부터의 전류에 의해, 고전압선(LH2)의 전압(VH2)까지 상승한다(도 20, 도 25). 여기서, 고전압선(LH2)의 전압(VH2)은, 인버터 회로(1)의 구동시에는, Vdd1+Vth2보다도 큰 Vdd2로 되어 있기 때문에, 트랜지스터(Tr2)는, 고전압선(LH1)의 전압(VH1)인 Vdd1를 출력 단자(OUT)에 출력한다. 그 결과, 출력 단자(OUT)로부터는 Vdd1가 출력된다(도 20, 도 25).
그리고, 또한 일정 시간 경과 후, 입력 전압(Vin)이 로우(Vss)로부터 하이(Vdd1)로 변화(상승)한다(도 20, 도 26). 이때, 입력 전압(Vin)이 Vss+Vth3보다도 낮게 되어 있고, 또한, Vss+Vth4보다도 낮게 되어 있는 단계에서는, 트랜지스터(Tr3, Tr4)는 오프 하고 있다. 그 때문에, 용량 소자(C1, C2)를 통한 커플링이 트랜지스터(Tr5)의 소스 및 게이트에 입력되고, 트랜지스터(Tr5)의 소스 전압(Vs5) 및 게이트 전압(Vg5)이 상승한다. 그 후, 입력 전압(Vin)이 Vss+Vth1, Vss+Vth3 및 Vss+Vth4 이상이 되면, 트랜지스터(Tr1, Tr3, Tr4)가 온 한다. 그 때문에, 트랜지스터(Tr2)의 소스(출력 단자(OUT)), 및 트랜지스터(Tr5)의 소스 및 게이트를 향하여 전류가 흐르기 때문에, 그 전류가 그들을 Vss로 충전하려고 한다.
여기서, 트랜지스터(Tr1, Tr3, Tr4)의 게이트 전압(Vg1, Vg3, Vg4)은 Vdd로부터 Vss로 변화(상승)하여 가기 때문에, 트랜지스터(Tr1, Tr3, Tr4)의 온 저항이 서서히 작아지고, 트랜지스터(Tr2, Tr5)의 소스 및 게이트를 저전압선(LL)의 전압(VL)으로 충전하는데 필요로 하는 시간이 상대적으로 짧아진다. 최종적으로, 트랜지스터(Tr2)의 소스 전압(Vs2), 및 트랜지스터(Tr5)의 소스 전압(Vs5) 및 게이트 전압(Vg5)이 Vss가 되고, 출력 단자로부터는 Vss가 출력된다(도 20, 도 21).
이상과 같이 하여, 본 실시의 형태의 인버터 회로(1)에서는, 입력 단자(IN)에 입력된 펄스 신호의 신호 파형(예를 들면 도 19(A))을 거의 반전시킨 펄스 신호(예를 들면 도 19(B))가 출력 단자(OUT)로부터 출력된다.
[효과]
그런데, 예를 들면, 도 83에 도시한 바와 같은 종래의 인버터 회로(200)는, 2개의 n채널 MOS형의 트랜지스터(Tr1, Tr2)가 직렬 접속된 단채널형의 회로 구성으로 되어 있다. 인버터 회로(200)에서는, 예를 들면, 도 84에 도시한 바와 같이, 입력 전압(Vin)이 Vss로 되어 있을 때, 출력 전압(Vout)이 Vdd로는 되지 않고, Vdd-Vth2로 되어 버린다. 즉, 출력 전압(Vout)에는, 트랜지스터(Tr2)의 임계치 전압(Vth2)이 포함되어 있고, 출력 전압(Vout)은, 트랜지스터(Tr2)의 임계치 전압(Vth2)의 편차의 영향을 크게 받게 된다.
그래서, 예를 들면, 도 85의 인버터 회로(300)에 도시한 바와 같이, 트랜지스터(Tr2)의 게이트와 드레인을 서로 전기적으로 분리하고, 드레인의 전압(Vdd)보다도 높은 전압(Vdd2)(≥Vdd+Vth2)이 인가되는 고전압 배선(LH2)에 게이트를 접속하는 것이 생각된다. 또한, 예를 들면, 도 86의 인버터 회로(400)에 도시한 바와 같은 부트스트랩형의 회로 구성이 생각된다.
그러나, 도 83, 도 85, 도 86의 어느 회로에서도, 입력 전압(Vin)이 하이로 되어 있을 때, 즉, 출력 전압(Vout)이 로우로 되어 있을 때까지, 트랜지스터(Tr1, Tr2)를 통하여, 고전압 배선(LH)측부터 저전압 배선(LL)측을 향하여 전류(관통 전류)가 흘러 버린다. 그 결과, 인버터 회로에서의 소비 전력도 커져 버린다. 또한, 도 83, 도 85, 도 86의 회로에서는, 예를 들면, 도 84(B)의 파선으로 둘러싼 개소에 도시한 바와 같이, 입력 전압(Vin)이 Vdd로 되어 있을 때, 출력 전압(Vout)이 Vss로는 되지 않고, 출력 전압(Vout)의 파고치가 흐트러져 버린다. 그 때문에, 예를 들면, 이들의 인버터 회로를, 액티브 매트릭스 방식의 유기 EL 표시 장치에서의 스캐너에 이용한 경우에는, 화소 회로 내의 구동 트랜지스터의 임계치 보정이나 이동도 보정이 화소 회로마다 흐트러져 버리고, 그 편차가 휘도의 편차로 되어 버린다.
한편, 본 실시의 형태의 인버터 회로(1)에서는, 트랜지스터(Tr5)의 게이트와 저전압선(LL) 사이, 트랜지스터(Tr5)의 소스와 저전압선(LL) 사이, 또한 트랜지스터(Tr2)의 소스와 저전압선(LL) 사이에는, 입력 전압(Vin)과 저전압선(LL)의 전압(VL)과의 전위차에 응하여 온 오프 동작하는 트랜지스터(Tr1, Tr3, Tr4)가 마련되어 있다. 이에 의해, 트랜지스터(Tr1, Tr3, Tr4)의 각각의 게이트 전압이 하이(Vdd1)로부터 로우(Vss)로 변이(저하)할 때에, 트랜지스터(Tr1, Tr3, Tr4)의 각각의 온 저항이 서서히 커지고, 트랜지스터(Tr2, Tr5)의 게이트 및 소스가 저전압선(LL)의 전압(VL)으로 충전되는데 필요로 하는 시간이 길어진다. 또한, 트랜지스터(Tr1, Tr3, Tr4)의 각각의 게이트 전압이 로우(Vss)로부터 하이(Vdd1)로 변이(상승)할 때에, 트랜지스터(Tr1, Tr3, Tr4)의 각각의 온 저항이 서서히 작아지고, 트랜지스터(Tr2, Tr5)의 게이트 및 소스가 저전압선(LL)의 전압(VL)으로 충전되는데 필요로 하는 시간이 짧아진다. 또한, 본 실시의 형태의 인버터 회로(1)에서는, 트랜지스터(Tr5)의 게이트에는, 용량 소자(C1, C2)가 직렬 접속되어 있고, 트랜지스터(Tr5)의 소스에는, 용량 소자(C1, C2)가 병렬 접속되어 있다. 이에 의해, 트랜지스터(Tr5)의 소스의 쪽이 트랜지스터(Tr5)의 게이트보다도, 트랜전트가 늦어진다. 그 결과, 트랜지스터(Tr1, Tr3, Tr4)의 각각의 게이트 전압이 하이(Vdd1)로부터 로우(Vss)로 변이(저하)할 때에 트랜지스터(Tr5)의 게이트-소스 사이 전압(Vgs5)이 트랜지스터(Tr5)의 임계치 전압(Vth5)보다도 커져, 트랜지스터(Tr5)가 온 하고, 그 직후에 트랜지스터(Tr1, Tr3, Tr4)가 오프 한다. 즉, 입력 전압(Vin)의 변화가, 용량 소자(C1, C2)를 통하여 트랜지스터(Tr5)의 게이트 및 소스에 입력되고, 트랜전트의 차에 의해 게이트-소스 사이 전압(Vgs5)이 임계치 전압(Vth5)보다도 커지면, 트랜지스터(Tr2, Tr5)가 온 하고, 그 직후에 트랜지스터(Tr1, Tr3, Tr4)가 오프 한다. 이때, 출력 전압(Vout)이 고전압선(VH1)측의 전압으로 된다. 또한, 트랜지스터(Tr1, Tr3, Tr4)의 각각의 게이트 전압이 로우(Vss)로부터 하이(Vdd1)로 변이(상승)할 때에 트랜지스터(Tr1, Tr3, Tr4)가 온 하고, 그 직후에 트랜지스터(Tr2, Tr5)가 오프 한다. 이때, 출력 전압(Vout)이 저전압선(LL)측의 전압으로 된다.
이와 같이, 본 실시의 형태의 인버터 회로(1)에서는, 트랜지스터(Tr1)와 트랜지스터(Tr2)가 동시에 온 하고 있는 기간이나, 트랜지스터(Tr4)와 트랜지스터(Tr5)가 동시에 온 하고 있는 기간이 거의 없도록 하였다. 이에 의해, 트랜지스터(Tr1, Tr2)를 통하거나, 트랜지스터(Tr4, Tr5)를 통하거나 하여, 고전압선(VH1)과 저전압선(LL) 사이, 고전압선(VH2)과 저전압선(LL) 사이를 흐르는 전류(관통 전류)는 거의 존재하지 않는다. 그 결과, 소비 전력을 억제할 수 있다. 또한, 트랜지스터(Tr1, Tr3, Tr4)의 각각의 게이트 전압이 하이(Vdd1)로부터 로우(Vss)로 변이(저하)한 때에 출력 전압(Vout)이 고전압선(VH1)측의 전압으로 되고, 트랜지스터(Tr1, Tr3, Tr4)의 각각의 게이트 전압이 로우(Vss)로부터 하이(Vdd1)로 변이(상승)한 때에 출력 전압(Vout)이 저전압선(LL)측의 전압으로 되도록 하였다. 이에 의해, 출력 전압(Vout)의 편차를 없앨 수 있다. 그 결과, 예를 들면, 화소 회로 내의 구동 트랜지스터의 임계치 보정이나 이동도 보정의, 화소 회로마다의 편차를 저감할 수 있고, 나아가서는 화소마다의 휘도의 편차를 저감할 수 있다.
<제 4의 실시의 형태>
[구성]
도 27은, 본 발명의 제 4의 실시의 형태에 관한 인버터 회로(2)의 전체 구성의 한 예를 도시한 것이다. 인버터 회로(2)는, 상기 실시의 형태의 인버터 회로(1)와 마찬가지로 입력 단자(IN)에 입력된 펄스 신호의 신호 파형(예를 들면 도 19(A))을 거의 반전시킨 펄스 신호(예를 들면 도 19(B))를 출력 단자(OUT)로부터 출력하는 것이다. 인버터 회로(2)는, 출력단의 트랜지스터(Tr1, Tr2)의 직전에, 트랜지스터(Tr6, Tr7)를 또한 마련한 것이고, 그 점에서, 상기 실시의 형태의 인버터 회로(1)의 구성과 상위하다. 그래서, 이하에서는, 상기 실시의 형태와의 상위점을 주로 설명하고, 상기 실시의 형태와의 공통점의 설명을 적절히 생략하는 것으로 한다.
트랜지스터(Tr6, Tr7)는, 트랜지스터(Tr1) 등의 채널형과 동일 채널형의 트랜지스터이고, 예를 들면, n채널 MOS형의 TFT이다. 트랜지스터(Tr6)는, 예를 들면, 입력 단자(IN)의 전압(입력 전압(Vin))과 저전압선(LL)의 전압(VL)과의 전위차(Vgs1)(또는 그에 대응하는 전위차)에 응하여, 트랜지스터(Tr2)의 게이트와 저전압선(LL)과의 전기적인 접속을 유지/단절하도록 되어 있다. 트랜지스터(Tr6)의 게이트가 입력 단자(IN)에 전기적으로 접속되어 있고, 트랜지스터(Tr6)의 소스 또는 드레인이 저전압선(LL)에 전기적으로 접속되어 있고, 트랜지스터(Tr6)의 소스 및 드레인 중 저전압선(LL)에 미접속의 단자가 트랜지스터(Tr2)의 게이트에 전기적으로 접속되어 있다. 트랜지스터(Tr7)는, 트랜지스터(Tr5)의 게이트 전압(Vg5)과 트랜지스터(Tr5)의 소스(제 1 단자(A))의 전압(Vs5)과의 전위차(Vgs7)(또는 그에 대응하는 전위차)에 응하여, 트랜지스터(Tr5)의 소스(제 1 단자(X))와 트랜지스터(Tr2)의 게이트와의 전기적인 접속을 유지/단절하도록 되어 있다. 트랜지스터(Tr7)의 게이트가 트랜지스터(Tr5)의 게이트에 전기적으로 접속되어 있다. 트랜지스터(Tr7)의 소스 또는 드레인이 트랜지스터(Tr5)의 소스(제 1 단자(X))에 전기적으로 접속되어 있고, 트랜지스터(Tr7)의 소스 및 드레인 중 제 1 단자(X)에 미접속의 단자가 트랜지스터(Tr2)의 게이트에 전기적으로 접속되어 있다.
[동작]
다음에, 도 28 내지 47을 참조하면서, 인버터 회로(2)의 동작의 한 예에 관해 설명한다. 도 28은, 인버터 회로(2)의 동작의 한 예를 도시하는 파형도이다. 도 29 내지 도 34는, 인버터 회로(2)의 일련의 동작의 한 예를 도시하는 회로도이다.
우선, 입력 전압(Vin)이 하이(Vdd1)일 때, 트랜지스터(Tr1, Tr3, Tr4, Tr6)가 온 한다. 그러면, 트랜지스터(Tr2)의 게이트 전압(Vg2) 및 소스 전압(Vs2)이 저전압선(LL)의 전압(VL)(=Vss)으로 충전되고, 또한, 트랜지스터(Tr5)의 게이트 전압(Vg5) 및 소스 전압(Vs5)이 저전압선(LL)의 전압(VL)(=Vss)으로 충전된다(도 28, 도 29). 이에 의해, 트랜지스터(Tr2)가 오프(Vgs2=0V로 오프 한 경우)함과 함께, 트랜지스터(Tr5)가 오프(Vgs5=0V로 오프 한 경우) 하고, 전압(Vss)이 출력 전압(Vout)으로서 출력된다. 이때, 용량 소자(C2)에는, Vdd2-Vss라는 전압이 충전된다.
다음에, 입력 전압(Vin)이 하이(Vdd1)로부터 로우(Vss)로 변화(저하)할 때, 트랜지스터(Tr1, Tr3, Tr4, Tr6)의 게이트 전압(Vg1, Vg3, Vg4)도 Vdd로부터 Vss로 변화(저하)한다(도 28, 도 30). 이에 의해, 트랜지스터(Tr1)의 게이트 전압(Vg1)의 변화가 용량 소자(C2)를 통하여 트랜지스터(Tr5)의 소스에 전파되고, 트랜지스터(Tr5)의 소스 전압(Vg5)이 △V1'만큼 변화(저하)한다. 또한, 트랜지스터(Tr1)의 게이트 전압(Vg1)의 변화가 용량 소자(C1, C2)를 통하여 트랜지스터(Tr5)의 게이트에도 전파되고, 트랜지스터(Tr5)의 게이트 전압(Vg5)이 △V2'만큼 변화(저하)한다. 그러나, 이때, 트랜지스터(Tr3, Tr4, Tr6)가 온 하고 있다. 그 때문에, 저전압선(LL)으로부터 트랜지스터(Tr5)의 소스 및 게이트, 및 트랜지스터(Tr7)의 소스 및 드레인을 향하여 전류가 흐르기 때문에, 그 전류가 그들을 Vss로 충전하려고 한다.
여기서, 트랜지스터(Tr3, Tr4, Tr6)의 게이트 전압은 Vdd1로부터 Vss로 변화(저하)하여 가기 때문에, 트랜지스터(Tr3, Tr4, Tr6)의 온 저항이 서서히 커지고, 트랜지스터(Tr5)의 소스 및 게이트, 및 트랜지스터(Tr7)의 소스 및 드레인을 저전압선(LL)의 전압(VL)으로 충전하는데 필요로 하는 시간이 길어진다.
또한, 트랜지스터(Tr5)의 소스 및 게이트에서 본 전용량을 비교하면, 트랜지스터(Tr5)의 소스에는 용량 소자(C1, C2)가 병렬 접속되고, 트랜지스터(Tr5)의 게이트에는 용량 소자(C1, C2)가 직렬 접속되어 있다. 이 때문에, 트랜지스터(Tr5)의 소스의 쪽이, 트랜지스터(Tr5)의 게이트보다도, 트랜전트가 늦어진다. 그 결과, 트랜지스터(Tr5)의 소스를 저전압선(LL)의 전압(VL)으로 충전하는데 필요로 하는 시간의 쪽이 트랜지스터(Tr5)의 게이트를 저전압선(LL)의 전압(VL)으로 충전하는데 필요로 하는 시간보다도 길어진다.
또한, 입력 전압(Vin)이 Vss+Vth3 이상으로 되어 있고, 또한, Vss+Vth4 이상으로 되어 있는 경우는, 트랜지스터(Tr3, Tr4)는 선형 영역에서 동작한다. 한편, 입력 전압(Vin)이 Vss+Vth3 미만으로 되어 있고, 또한, Vss+Vth4 미만으로 되어 있는 경우는, 트랜지스터(Tr3, Tr4)는 포화 영역에서 동작한다. 따라서, 트랜지스터(Tr5)의 소스 및 게이트에는, 도 30에 도시한 바와 같은 전류가 흐르지만, 트랜지스터(Tr3, Tr4)는, 각각의 점을 전압(Vss)으로 충전할 수가 없다.
최종적으로, 입력 전압(Vin)이 Vdd1로부터 Vss가 된 때, 트랜지스터(Tr5)의 게이트-소스 사이 전압(Vgs5)은 △V1-△V가로 된다(도 28, 도 31). 이때, 트랜지스터(Tr5)의 게이트-소스 사이 전압(Vgs5)이 트랜지스터(Tr5)의 임계치 전압(Vth5)보다도 커진 시점에서, 트랜지스터(Tr5)가 온 하고, 고전압선(LH2)으로부터 전류가 흐르기 시작한다. 또한, 이때, 트랜지스터(Tr2)의 게이트 전압(Vg2)은, Vss-△V3로 되어 있고, 트랜지스터(Tr7)는, 포화 영역에서 동작하고 있다.
트랜지스터(Tr5)가 온 하고 있을 때는, 트랜지스터(Tr5)의 소스 전압(Vs5)은, 트랜지스터(Tr4, Tr6)에 더하여, 트랜지스터(Tr5)에 의해서도 상승한다. 또한, 트랜지스터(Tr5)의 게이트-소스 사이에는 용량 소자(C1)가 접속되어 있기 때문에, 부트스트랩이 생겨, 트랜지스터(Tr5)의 게이트 전압(Vg5)도, 트랜지스터(Tr5)의 소스 전압(Vs5)의 상승에 연동하여 상승한다. 그 후, 트랜지스터(Tr5)의 소스 전압(Vs5) 및 게이트 전압(Vg5)이 Vss-Vth3 이상이 되고, 또한, Vss-Vth4 이상이 된 시점에서, 트랜지스터(Tr3, Tr4)가 오프 하고, 트랜지스터(Tr5)의 소스 전압(Vs5)이 Vss-Vth6 이상으로 되면 트랜지스터(Tr6)가 오프 한다. 그 결과, 트랜지스터(Tr5)로부터의 전류에 의해, 트랜지스터(Tr5)의 소스 전압(Vs5) 및 게이트 전압(Vg5)이 상승한다. 또한, 트랜지스터(Tr5)의 게이트 전압(Vg5)이 상승함으로써, 트랜지스터(Tr7)는, 포화 영역부터 선형 영역에서 동작하게 되고, 트랜지스터(Tr5)의 소스 전압(Vs5)와, 트랜지스터(Tr2)의 게이트 전압(Vg2)가 동전위가 된다.
일정 시간 경과 후, 트랜지스터(Tr5)의 소스 전압(Vg5)(트랜지스터(Tr2)의 게이트 전압(Vs2))이 Vss+Vth2 이상이 되면, 트랜지스터(Tr2)가 온 하고, 고전압선(LH1)으로부터 전류가 흐르기 시작한다(도 28, 도 32). 그 결과, 출력 단자(OUT)의 전압(Vout)은, Vss로부터 서서히 상승한다. 트랜지스터(Tr2)의 게이트 전압(Vs2)은, 최종적으로는, 트랜지스터(Tr5)로부터의 전류에 의해, 고전압선(LH2)의 전압(VH2) 까지 상승한다(도 28, 도 33). 여기서, 고전압선(LH2)의 전압(VH2)은, 인버터 회로(1)의 구동시에는, Vdd1+Vth2보다도 큰 Vdd2로 되어 있기 때문에, 트랜지스터(Tr2)는, 고전압선(LH1)의 전압(VH1)인 Vdd1를 출력 단자(OUT)에 출력한다. 그 결과, 출력 단자(OUT)로부터는 Vdd1가 출력된다(도 28, 도 33).
그리고, 또한 일정 시간 경과 후, 입력 전압(Vin)이 로우(Vss)로부터 하이(Vdd1)로 변화(상승)한다(도 28, 도 34). 이때, 입력 전압(Vin)이 Vss+Vth3보다도 낮게 되어 있고, 또한, Vss+Vth4보다도 낮게 되어 있는 단계에서는, 트랜지스터(Tr3, Tr4)는 오프 하고 있다. 그 때문에, 용량 소자(C1, C2)를 통한 커플링이 트랜지스터(Tr5)의 소스 및 게이트에 입력되고, 트랜지스터(Tr5)의 소스 전압(Vs5) 및 게이트 전압(Vg5)이 상승한다. 그 후, 입력 전압(Vin)이 Vss+Vth1, Vss+Vth3, Vss+Vth4 및 Vss+Vth6 이상이 되면, 트랜지스터(Tr1, Tr3, Tr4, Tr6)가 온 한다. 그 때문에, 트랜지스터(Tr2)의 소스(출력 단자(OUT)), 및 트랜지스터(Tr5)의 소스 및 게이트를 향하여 전류가 흐르기 때문에, 그 전류가 그들을 Vss로 충전하려고 한다.
여기서, 트랜지스터(Tr7)의 게이트는, 트랜지스터(Tr5)의 게이트에 접속되어 있다. 트랜지스터(Tr5)의 게이트에는 용량 소자(C1, C2)가 직렬로 접속되어 있기 때문에, 트랜지스터(Tr5)의 게이트의 트랜전트는 빠르다. 이에 의해, 트랜지스터(Tr7)의 게이트의 트랜전트도 빠르고, 트랜지스터(Tr7)는 빨리 오프 하게 된다. 트랜지스터(Tr7)가 오프 함으로써, 트랜지스터(Tr2)의 게이트와, 트랜지스터(Tr5)의 게이트가 서로 차단된다. 그 결과, 도 34에 도시한 바와 같이, 트랜지스터(Tr6)는 트랜지스터(Tr2)의 게이트를 충전하고, 트랜지스터(Tr4)는 트랜지스터(Tr5)의 소스를 충전한다. 이에 의해, 트랜지스터(Tr2)의 게이트의 트랜전트가 트랜지스터(Tr2)의 소스의 트랜전트보다도 빨라지고, 트랜지스터(Tr5)의 게이트의 트랜전트가 트랜지스터(Tr5)의 소스의 트랜전트보다도 빨라진다. 그 결과, 입력 전압(Vin)의 상승에 있어서, 트랜지스터(Tr1, Tr2)가 모두 온 하는 시간을 더욱 적게 할 수 있고, 고전압선(VH1)과 저전압선(LL) 사이, 고전압선(VH2)과 저전압선(LL) 사이를 흐르는 전류(관통 전류)를 더욱 적게 할 수 있다.
이와 같이, 본 실시의 형태의 인버터 회로(2)에서는, 트랜지스터(Tr1)와 트랜지스터(Tr2)가 동시에 온 하고 있는 기간이 거의 없도록 하였다. 이에 의해, 고전압선(VH1)과 저전압선(LL) 사이, 고전압선(VH2)과 저전압선(LL) 사이를 흐르는 전류(관통 전류)는 거의 존재하지 않기 때문에, 소비 전력을 억제할 수 있다. 또한, 트랜지스터(Tr1, Tr3)의 각각의 게이트 전압이 하이(Vdd)로부터 로우(Vss)로 변이(저하)한 때에 출력 전압(Vout)이 고전압선(VH)측의 전압으로 되고, 트랜지스터(Tr1, Tr3)의 각각의 게이트 전압이 로우(Vss)로부터 하이(Vdd)로 변이(상승)한 때에 출력 전압(Vout)이 저전압선(LL)측의 전압으로 되도록 하였다. 이에 의해, 출력 전압(Vout)의 편차를 없앨 수 있다. 그 결과, 예를 들면, 화소 회로 내의 구동 트랜지스터의 임계치 보정이나 이동도 보정의, 화소 회로마다의 편차를 저감할 수 있고, 나아가서는 화소마다의 휘도의 편차를 저감할 수 있다.
<제 3, 제 4의 실시의 형태의 변형예>
상기 각 실시의 형태에 있어서, 예를 들면, 도 35, 도 36에 도시한 바와 같이, 트랜지스터(Tr2)의 게이트와, 트랜지스터(Tr2)의 소스 사이(출력 단자(OUT))에, 부트스트랩용의 용량 소자(C3)를 마련하여도 좋다.
또한, 상기 각 실시의 형태에 있어서, 예를 들면, 도 37, 도 38에 도시한 바와 같이, 입력 단자(IN)와 트랜지스터(Tr3)의 게이트의 사이에, 지연 소자(3)를 마련하여도 좋다.
지연 소자(3)는, 입력 단자(OUT)에 입력된 신호 전압의 전압 파형을 무디게 한 전압을 트랜지스터(Tr3)의 게이트에 입력하는 것이다. 지연 소자(3)는, 예를 들면, 전압 파형의 하강을, 입력 단자(OUT)에 입력된 신호 전압의 전압 파형의 하강보다도 완만하게 하는 전압을 트랜지스터(Tr3)의 게이트에 입력하도록 되어 있다. 또한, 지연 소자(3)는, 전압 파형의 하강뿐만 아니라, 상승에 대해서도, 입력 단자(OUT)에 입력된 신호 전압의 전압 파형의 상승보다도 완만하게 하도록 되어 있어도 좋다. 단, 그 경우에는, 지연 소자(3)는, 하강의 쪽이 상승보다도, 보다 완만해지도록, 입력 단자(OUT)에 입력된 신호 전압의 전압 파형을 무디게 하도록 되어 있다.
지연 소자(3)는, 예를 들면, 도 39(A) 내지(D)에 도시한 회로 구성으로 되어 있다. 도 39(A)에서는, 지연 소자(3)는, 용량 소자(C4)를 포함하여 구성되어 있다. 용량 소자(C4)의 일단이 트랜지스터(Tr3)의 게이트에 전기적으로 접속되어 있고, 용량 소자(C4)의 타단이 저전압선(LL)에 전기적으로 접속되어 있다.
도 39(B)에서는, 지연 소자(3)는 트랜지스터(Tr9)를 포함하여 구성되어 있다. 트랜지스터(Tr9)는, 트랜지스터(Tr1) 등의 채널형과 동일 채널형의 트랜지스터이고, 예를 들면, n채널 MOS형의 TFT이다. 트랜지스터(Tr9)의 소스가 트랜지스터(Tr3)의 게이트에 전기적으로 접속되어 있고, 트랜지스터(Tr9)의 드레인이 입력 단자(IN)에 전기적으로 접속되어 있다. 트랜지스터(Tr9)의 게이트는 고전압선(LH3)에 전기적으로 접속되어 있다. 고전압선(LH3)은, 트랜지스터(Tr9)를 온 오프 동작시키는 펄스 신호를 출력하는 전원(도시 생략)에 전기적으로 접속되어 있다.
도 39(C)에서는, 지연 소자(3)는, 상술한 트랜지스터(Tr9)와, 트랜지스터(Tr10)를 포함하여 구성되어 있다. 트랜지스터(Tr10)는, 트랜지스터(Tr1) 등의 채널형과 동일 채널형의 트랜지스터이고, 예를 들면, n채널 MOS형의 TFT이다. 트랜지스터(Tr10)의 게이트 및 소스가 트랜지스터(Tr3)의 게이트에 전기적으로 접속되어 있고, 트랜지스터(Tr10)의 드레인이 입력 단자(IN)에 전기적으로 접속되어 있다.
도 39(D)에서는, 지연 소자(3)는, 상술한 트랜지스터(Tr9)와, 상술한 용량 소자(C4)를 포함하여 구성되어 있다.
[동작·효과]
도 40은, 본 변형예에 관한 인버터 회로의 동작의 한 예를 도시한 것이다. 또한, 도 40에는, 지연 소자(3)로서, 도 39(D)에 도시한 회로 구성을 갖는 것이 사용된 때의 파형이 도시되어 있다. 본 변형예에 관한 인버터 회로의 기본적인 동작은, 도 20 내지 도 25, 또는 도 28 내지 도 34에 도시하는 것과 마찬가지이다. 도 20 내지 도 25, 또는 도 28 내지 도 34에 도시하는 것과 상위한 개소는, 입력 전압(Vin)이 하이(Vdd1)로부터 로우(Vss)로 변이(저하)할 때와, 로우(Vss)로부터 하이(Vdd1)로 변이(상승)할 때에 있다.
입력 전압(Vin)이 하이(Vdd1)로부터 로우(Vss)로 변이(저하)할 때, 트랜지스터(Tr3, Tr4)의 게이트 전압은 Vdd1로부터 Vss로 변화한다. 상기 실시의 형태의 인버터 회로(1, 2)에서는, 이 전압 변화가, 용량 소자(C2)를 통하여 트랜지스터(Tr5)의 소스에 △V1라는 전압 변화를 발생시키고, 또한 용량 소자(C1, C2)를 통하여 트랜지스터(Tr5)의 게이트에 △V2라는 전압 변화를 발생시키고 있다. 여기서, 트랜지스터(Tr5)의 게이트에 △V2라는 커플링량이 입력되어 있었던 것은, 트랜지스터(Tr3)의 게이트 전압(V)이 Vdd1로부터 Vss로 저하되어 가고, 그 결과, 트랜지스터(Tr3)의 온 저항이 서서히 증가하고, 트랜지스터(Tr5)의 게이트를 Vss로 충전하는 트랜전트가 늦어지기 때문이다. 환언하면, 트랜지스터(Tr5)의 게이트에 △V2라는 커플링량이 입력된 것은, 커플링이 입력된 타이밍에 트랜지스터(Tr3)가 온으로부터 오프로 전환되기 때문이다.
한편, 본 변형예에서는, 지연 소자(3)에 의해, 입력 단자(IN)에 입력된 신호 전압을 도 41에 도시한 바와 같이 무디게 한 신호 전압이 트랜지스터(Tr3)의 게이트에 입력된다. 이에 의해, 트랜지스터(Tr3)의 오프 점(온과 오프가 전환되는 점)이 입력 전압(Vin)을 그대로 트랜지스터(Tr3)의 게이트에 입력한 경우에 비하여 늦어진다. 즉, 트랜지스터(Tr3)는, 용량 소자(C2)를 통한 커플링이 입력되는 타이밍에서도 온 하고 있는 것이 된다(도 42). 그 때문에, 최종적으로 트랜지스터(Tr5)의 게이트에 입력되는 커플링량(△V2)을 종래보다도 작게 할 수 있고, 트랜지스터(Tr5)의 게이트 소스 사이 전압(Vgs5)을 크게 하는 것이 가능해진다. 그 결과, 인버터 회로의 고속화를 실현할 수 있다.
본 변형예에서는, 입력 전압(Vin)이 로우(Vss)로부터 하이(Vdd1)로 변이(상승)하는 경우에도, 트랜지스터(Tr3)의 게이트에는, 지연 소자(3)에 의해, 입력 단자(IN)에 입력된 신호 전압을 도 41에 도시한 바와 같이 무디게 한 신호 전압이 입력된다. 그 때문에, 트랜지스터(Tr3)의 오프 점이 늦어지기 때문에, 트랜지스터(Tr1)가 온 한 후에 트랜지스터(Tr3)가 온 하게 되고, 출력 전압(Vout)이 천이(遷移) 상태일 때에 고전압선(VH1)으로부터 저전압선(LL)으로 전류(관통 전류)가 흐를 가능성이 있다. 그러나, 실제로는, 트랜지스터(Tr3)의 온 한 동작점과, 트랜지스터(Tr3)의 게이트에 입력되는 신호 전압의 파형을 생각하면, 트랜지스터(Tr3)의 게이트에 입력되는 신호 전압의 지연에 의해서도, 도 42에 도시하는 바와 같이 상승에서는 트랜지스터(Tr3)의 온 하는 시간은 거의 변하지 않고, 역으로 하강에서는 오프 하는 시간이 크게 변화한다. 그 때문에, 상술한 관통 전류가 흐르은 기간은 매우 미소하고, 본 변형예에 관한 인버터 회로의 소비 전력은, 인버터 회로(1, 2)의 소비 전력과 그다지 변하지 않는다.
그런데, 상기 각 실시의 형태에서는, 트랜지스터(Tr5)의 소스 및 게이트에, 입력 전압(Vin)의 변화에 기인하는 커플링을 입력하고, 트랜지스터(Tr5)의 소스 및 게이트에서의 트랜전트의 차를 이용하여, 트랜지스터(Tr5)의 게이트-소스 사이 전압(Vgs5)을 트랜지스터(Tr5)의 임계치 전압(Vth5) 이상의 값으로 하고 있다. 이때, 출력 단자(OUT)에는, 고전압선(VH1)측의 전압이 출력 전압(Vout)으로서 출력되지만, 출력 단자(OUT)의 트랜전트는, 트랜지스터(Tr2)의 게이트-소스 사이 전압(Vgs2)에 크게 의존한다. 즉, 트랜지스터(Tr2)의 게이트-소스 사이 전압(Vgs2)이 빨리 커지는 경우는, 출력 전압(Vout)이 빨리 상승하고, 트랜지스터(Tr2)의 게이트-소스 사이 전압(Vgs2)이 천천히 커지는 경우는, 출력 전압(Vout)의 상승도 천천히 된다.
그래서, 인버터 회로를 고속화할 때에는 트랜지스터(Tr2)의 게이트-소스 사이 전압(Vgs2)을 빨리 상승시키면 좋은 것이 되는데, 그 방법으로서, 예를 들면, 용량 소자(C2)의 용량을 크게 하는 것이 생각된다. 그러나, 용량 소자(C2)의 용량을 크게 한 경우에는, 인버터 회로의 점유 면적이 커져 버린다. 그 결과, 예를 들면, 유기 EL 표시 장치에 있어서, 용량 소자(C2)의 용량을 크게 한 인버터 회로를 스캐너 등에 이용한 경우는, 표시 패널에 있어서 주위(액자)의 점유 면적이 커져 버리고, 협액자화를 저해하여 버릴 우려가 있다. 또한, 용량 소자(C2)의 용량을 크게 한 경우에는, 트랜지스터(Tr2)의 소스(출력 단자(OUT))에, △V1보다도 큰 전압 변화가 생기는데, 그 만큼, 트랜지스터(Tr2)의 게이트에도, △V2보다도 큰 전압 변화가 생긴다. 그 결과, 트랜지스터(Tr2)의 게이트-소스 사이 전압(Vgs2)은, 용량 소자(C2)의 용량을 크게 한 것치고는, △V1-△V2로 그다지 변하지 않는 값이 되어 버려, 용량 소자(C2)의 용량 증대가 인버터 회로(1)의 고속화에 그다지 기여하지 않는다.
한편, 본 변형예에서는, 지연 소자(3)에 의해, 입력 단자(IN)에 입력된 신호 전압을 도 41에 도시한 바와 같이 무디게 한 신호 전압이 트랜지스터(Tr3)의 게이트에 입력된다. 이에 의해, 용량 소자(C2)의 용량을 증대시키는 일 없이, 인버터 회로의 고속화를 실현할 수 있다.
또한, 상기 각 실시의 형태 및 그들의 변형예로는, 트랜지스터(Tr1 내지 Tr10)가, n채널 MOS형의 TFT에 의해 형성되어 있지만, 예를 들면, p채널 MOS형의 TFT에 의해 형성되어 있어도 좋다. 단, 이 경우에는, 트랜지스터(Tr1 내지 Tr10)가 로우로부터 하이로 변이(상승)할 때의 과도 응답과, 트랜지스터(Tr1 내지 Tr10)가 하이로부터 로우로 변이(하강)할 때의 과도 응답이 서로 반대가 된다. 또한, 고전압선(VH1)이 저전압선(LL1)으로 치환되고, 고전압선(VH2)이 저전압선(LL2)으로 치환되고, 저전압선(LL)이 고전압선(VH)으로 치환된다.
또한, 이 경우에, 저전압선(LL1, LL2)은, 고전압선(VH)의 전압보다도 저전압(일정 전압)을 출력하는 전원(도시 생략)에 접속되어 있다. 저전압선(LL1)의 전압은, 인버터 회로의 구동시에 Vss1로 되어 있고, 저전압선(LL2)의 전압은, 인버터 회로의 구동시에 Vss2(≤Vss1-Vth2)로 되어 있다. 한편, 고전압선(VH)은, 저전압선(LL1, LL2)의 전압보다도 고전압(일정 전압)을 출력하는 전원(도시 생략)에 접속되어 있고, 고전압선(VH)의 전압은, 인버터 회로의 구동시에 전압(Vdd)(>Vss1)으로 되어 있다.
<제 5의 실시의 형태>
[구성]
도 43은, 본 발명의 제 5의 실시의 형태에 관한 인버터 회로(1)의 전체 구성의 한 예를 도시한 것이다. 인버터 회로(1)는, 입력 단자(IN)에 입력된 펄스 신호의 신호 파형(예를 들면 도 44(A))을 거의 반전시킨 펄스 신호(예를 들면 도 44(B))를 출력 단자(OUT)로부터 출력하는 것이다. 인버터 회로(1)는, 어모퍼스 실리콘이나 어모퍼스 산화물 반도체상에 알맞게 형성된 것이고, 예를 들면, 서로 동일한 채널형의 7개의 트랜지스터(Tr1 내지 Tr7)를 구비한 것이다. 인버터 회로(1)는, 상기한 7개의 트랜지스터(Tr1 내지 Tr7) 외에, 3개의 용량 소자(C1 내지 C3)와, 입력 단자(IN) 및 출력 단자(OUT)를 구비하고 있고, 7Tr3C의 회로 구성으로 되어 있다.
트랜지스터(Tr1)가 본 발명의 「제 1 트랜지스터」의 한 구체예에 상당하고, 트랜지스터(Tr2)가 본 발명의 「제 2 트랜지스터」의 한 구체예에 상당하고, 트랜지스터(Tr3)가 본 발명의 「제 3 트랜지스터」의 한 구체예에 상당한다. 또한, 트랜지스터(Tr4)가 본 발명의 「제 4 트랜지스터」의 한 구체예에 상당하고, 트랜지스터(Tr5)가 본 발명의 「제 5 트랜지스터」의 한 구체예에 상당한다. 또한, 트랜지스터(Tr6)가 본 발명의 「제 6 트랜지스터」의 한 구체예에 상당하고, 트랜지스터(Tr7)가 본 발명의 「제 7 트랜지스터」의 한 구체예에 상당한다. 또한, 용량 소자(C1)가 본 발명의 「제 1 용량 소자」의 한 구체예에 상당하고, 용량 소자(C2)가 본 발명의 「제 2 용량 소자」의 한 구체예에 상당하고, 용량 소자(C3)가 본 발명의 「제 3 용량 소자」의 한 구체예에 상당한다.
트랜지스터(Tr1 내지 Tr7)는 서로 동일 도전형의 채널을 갖는 박막 트랜지스터(TFT)이고, 예를 들면, n채널 MOS(금속 산화막 반도체 : Metal Oxide Semiconductor)형의 박막 트랜지스터(TFT)이다. 트랜지스터(Tr1)는, 예를 들면, 입력 단자(IN)의 전압(입력 전압(Vin))과 저전압선(LL)의 전압(VL)과의 전위차(Vgs1)(또는 그에 대응하는 전위차)에 응하여, 출력 단자(OUT)와 저전압선(LL)과의 전기적인 접속을 유지/단절하도록 되어 있다. 트랜지스터(Tr1)의 게이트가 입력 단자(IN)에 전기적으로 접속되어 있고, 트랜지스터(Tr1)의 소스 또는 드레인이 저전압선(LL)에 전기적으로 접속되어 있고, 트랜지스터(Tr1)의 소스 및 드레인 중 저전압선(LL)에 미접속의 단자가 출력 단자(OUT)에 전기적으로 접속되어 있다. 트랜지스터(Tr2)는, 트랜지스터(Tr7)의 소스 또는 드레인 중 고전압선(LH)에 미접속의 단자(단자(A))의 전압(Vs7)과, 출력 단자(OUT)의 전압(출력 전압(Vout))과의 전위차(Vgs2)(또는 그에 대응하는 전위차)에 응하여 고전압선(LH)과 출력 단자(OUT)와의 전기적인 접속을 유지/단절하도록 되어 있다. 트랜지스터(Tr2)의 게이트가 트랜지스터(Tr7)의 단자(A)에 전기적으로 접속되어 있다. 트랜지스터(Tr2)의 소스 또는 드레인이 출력 단자(OUT)에 전기적으로 접속되어 있고, 트랜지스터(Tr2)의 소스 및 드레인 중 출력 단자(OUT)에 미접속의 단자가 고전압선(LH)에 전기적으로 접속되어 있다.
트랜지스터(Tr3)는, 입력 전압(Vin)과 저전압선(LL)의 전압(VL)과의 전위차(Vgs3)(또는 그에 대응하는 전위차)에 응하여 트랜지스터(Tr5)의 게이트와 저전압선(LL)과의 전기적인 접속을 유지/단절하도록 되어 있다. 트랜지스터(Tr3)의 게이트가 입력 단자(IN)에 전기적으로 접속되어 있다. 트랜지스터(Tr3)의 소스 또는 드레인이 저전압선(LL)에 전기적으로 접속되어 있고, 트랜지스터(Tr3)의 소스 및 드레인 중 저전압선(LL)에 미접속의 단자가 트랜지스터(Tr5)의 게이트에 전기적으로 접속되어 있다. 트랜지스터(Tr4)는, 입력 전압(Vin)과 저전압선(LL)의 전압(VL)과의 전위차(Vgs4)(또는 그에 대응하는 전위차)에 응하여 트랜지스터(Tr5)의 소스 및 드레인 중 고전압선(LH)에 미접속의 단자(단자(F))와 저전압선(LL)과의 전기적인 접속을 유지/단절하도록 되어 있다. 트랜지스터(Tr4)의 게이트가 입력 단자(IN)에 전기적으로 접속되어 있다. 트랜지스터(Tr4)의 소스 또는 드레인이 저전압선(LL)에 전기적으로 접속되어 있고, 트랜지스터(Tr4)의 소스 및 드레인 중 저전압선(LL)에 미접속의 단자가 트랜지스터(Tr5)의 단자(F)에 전기적으로 접속되어 있다. 트랜지스터(Tr5)는, 용량 소자(C1)의 단자 사이 전압(Vgs5)(또는 그에 대응하는 전위차)에 응하여 고전압선(LH)과 단자(F)와의 전기적인 접속을 유지/단절하도록 되어 있다. 트랜지스터(Tr5)의 게이트가 트랜지스터(Tr3)의 소스 및 드레인 중 저전압선(LL)에 미접속의 단자에 전기적으로 접속되어 있다. 트랜지스터(Tr5)의 소스 또는 드레인이 고전압선(LH)에 전기적으로 접속되어 있다. 트랜지스터(Tr5)의 소스 및 드레인 중 고전압선(LH)에 미접속의 단자(단자(F))가 트랜지스터(Tr7)의 게이트와, 트랜지스터(Tr4)의 소스 및 드레인 중 저전압선(LL)에 미접속의 단자에 접속되어 있다.
트랜지스터(Tr6)는, 입력 전압(Vin)과 저전압선(LL)의 전압(VL)과의 전위차(Vgs6)(또는 그에 대응하는 전위차)에 응하여 트랜지스터(Tr7)의 소스 및 드레인 중 고전압선(LH)에 미접속의 단자(단자(A))와 저전압선(LL)과의 전기적인 접속을 유지/단절하도록 되어 있다. 트랜지스터(Tr6)의 게이트가 입력 단자(IN)에 전기적으로 접속되어 있다. 트랜지스터(Tr6)의 소스 또는 드레인이 저전압선(LL)에 전기적으로 접속되어 있고, 트랜지스터(Tr6)의 소스 및 드레인 중 저전압선(LL)에 미접속의 단자가 트랜지스터(Tr7)의 단자(A)에 전기적으로 접속되어 있다. 즉, 트랜지스터(Tr1, Tr3, Tr4, Tr6)는 서로의 동일한 전압선(저전압선(LL))에 접속되어 있다. 따라서, 트랜지스터(Tr1)의 저전압선(LL)측의 단자와, 트랜지스터(Tr3)의 저전압선(LL)측의 단자와, 트랜지스터(Tr4)의 저전압선(LL)측의 단자와, 트랜지스터(Tr6)의 저전압선(LL)측의 단자는, 서로 동전위로 되어 있다. 트랜지스터(Tr7)는, 트랜지스터(Tr5)의 소스 또는 드레인 중 고전압선(LH)에 미접속의 단자(단자(F))의 전압(Vs5)과, 트랜지스터(Tr2)의 게이트 전압(Vg2)과의 전위차(Vgs7)(또는 그에 대응하는 전위차)에 응하여 고전압선(LH)과 트랜지스터(Tr2)의 게이트와의 전기적인 접속을 유지/단절하도록 되어 있다. 트랜지스터(Tr7)의 게이트가 트랜지스터(Tr5)의 단자(F)에 전기적으로 접속되어 있다. 트랜지스터(Tr7)의 소스 또는 드레인이 트랜지스터(Tr2)의 게이트에 전기적으로 접속되어 있고, 트랜지스터(Tr7)의 소스 및 드레인 중 트랜지스터(Tr2)의 게이트에 미접속의 단자가 고전압선(LH)에 전기적으로 접속되어 있다. 즉, 트랜지스터(Tr2, Tr5, Tr7)는 서로의 동일한 전압선(고전압선(LH))에 접속되어 있다. 따라서, 트랜지스터(Tr2)의 고전압선(LH)측의 단자와, 트랜지스터(Tr5)의 고전압선(LH)측의 단자와, 트랜지스터(Tr7)의 고전압선(LH)측의 단자는, 서로 동전위로 되어 있다.
저전압선(LL)이 본 발명의 「제 1 전압선」, 「제 3 전압선」, 「제 4 전압선」, 「제 6 전압선」의 한 구체예에 상당한다. 고전압선(LH)이 본 발명의 「제 2 전압선」, 「제 5 전압선」, 「제 7 전압선」의 한 구체예에 상당한다.
고전압선(LH)은, 저전압선(LL)의 전압(VL)보다도 고전압(일정 전압)을 출력하는 전원(도시 생략)에 접속되어 있다. 고전압선(LH)의 전압은, 인버터 회로(1)의 구동시에 Vdd로 되어 있다. Vdd는, 입력 단자(IN)에 인가되는 신호 전압(입력 전압(Vin))의 하이 전압과 같은 전압치로 되어 있다. 한편, 저전압선(LL)은, 고전압선(LH)의 전압(VH)보다도 저전압(일정 전압)을 출력하는 전원(도시 생략)에 접속되어 있고, 저전압선(LL)의 전압(VL)은, 인버터 회로(1)의 구동시에 전압(Vss)(<Vdd1)으로 되어 있다.
용량 소자(C1, C2)는, 입력 단자(IN)와 트랜지스터(Tr5)의 게이트 사이에 직렬로 삽입되어 있다. 용량 소자(C1)와 용량 소자(C2)와의 전기적인 접속점(D)이, 트랜지스터(Tr5)의 단자(F)에 전기적으로 접속되어 있다. 용량 소자(C1)는 트랜지스터(Tr5)의 게이트측에 삽입되어 있고, 용량 소자(C2)는 트랜지스터(Tr1)의 게이트측에 삽입되어 있다. 용량 소자(C2)의 용량은, 용량 소자(C1)의 용량보다도 크게 되어 있다. 용량 소자(C1, C2)의 각각의 용량은, 이하의 식(1)을 충족시키고 있는 것이 바람직하다. 용량 소자(C1, C2)가 식 (1)을 충족시키면, 후술하는 입력 전압(Vin)이 하강한 때, 트랜지스터(Tr5)의 게이트-소스 사이 전압을 그 임계치 전압(Vth5) 이상으로 할 수 있고, 트랜지스터(Tr5)를 온 상태로 할 수 있다. 그 결과, 출력 전압(Vout)이 로우로부터 하이로 변이할 수 있다.
C2(Vdd-Vss)/(C1+C2)>Vth5 … (1)
여기서, 용량 소자(C1, C2)를 포함하는 회로부분은, 인버터 회로(1)에 있어서, 제어 소자(10)를 구성하고 있다. 제어 소자(10)는, 예를 들면, 도 43에 도시한 바와 같이, 입력 단자(IN)에 전기적으로 접속된 단자(P1), 트랜지스터(Tr5)의 단자(F)에 전기적으로 접속된 단자(P2), 및 트랜지스터(Tr5)의 게이트에 전기적으로 접속된 단자(P3)를 갖고 있다.
단자(P1)가, 본 발명의 「제 2 단자」의 한 구체예에 상당하고, 단자(P2)가, 본 발명의 「제 3 단자」의 한 구체예에 상당하고, 단자(P3)가, 본 발명의 「제 4 단자」의 한 구체예에 상당한다.
제어 소자(10)는, 예를 들면, 단자(P1)에 하강 전압이 입력되어 있을 때에 단자(P2)의 트랜전트를 단자(P3)의 트랜전트보다도 완만하게 하도록 되어 있다. 구체적으로는, 제어 소자(10)는, 예를 들면, 입력 단자(IN)에 하강 전압이 입력되어 있을 때에 트랜지스터(Tr5)의 소스의 트랜전트를 트랜지스터(Tr5)의 게이트의 트랜전트보다도 완만하게 하도록 되어 있다. 또한, 제어 소자(10)의 동작 설명은, 하기한 인버터 회로(1)의 동작 설명과 아울러서 행하는 것으로 한다. 트랜지스터(Tr5)의 소스는, 본 발명의 「제 1 단자」의 한 구체예에 상당한다.
[동작]
다음에, 도 45 내지 69를 참조하면서, 인버터 회로(1)의 동작의 한 예에 관해 설명한다. 도 45는, 인버터 회로(1)의 동작의 한 예를 도시하는 파형도이다. 도 46 내지 도 51은, 인버터 회로(1)의 일련의 동작의 한 예를 도시하는 회로도이다.
우선, 입력 전압(Vin)이 하이(Vdd)일 때, 트랜지스터(Tr1, Tr3, Tr4, Tr6)가 온 한다. 그러면, 트랜지스터(Tr2, Tr5, Tr7)의 게이트 전압(Vg2, Vg5, Vg7) 및 소스 전압(Vs2, Vs5, Vs7)이 저전압선(LL)의 전압(VL)(=Vss)으로 충전된다(도 45, 도 46). 이에 의해, 트랜지스터(Tr2, Tr5, Tr7)가 오프(Vgs2, Vgs5, Vgs7=0V로 오프 한 경우) 하고, 전압(Vss)이 출력 전압(Vout)으로서 출력된다. 이때, 용량 소자(C2)에는, Vdd-Vss라는 전압이 충전된다.
다음에, 입력 전압(Vin)이 하이(Vdd)로부터 로우(Vss)로 변화(저하)할 때, 트랜지스터(Tr1, Tr3, Tr4, Tr6)의 게이트 전압(Vg1, Vg3, Vg4, Vg6)도 Vdd로부터 Vss로 변화(저하)한다(도 45, 도 47). 이에 의해, 트랜지스터(Tr1)의 게이트 전압(Vg1)의 변화가 용량 소자(C2)를 통하여 트랜지스터(Tr7)의 게이트에 전파되고, 트랜지스터(Tr7)의 게이트 전압(Vg7)이 △V1'만큼 변화(저하)한다. 또한, 트랜지스터(Tr1)의 게이트 전압(Vg1)의 변화가 용량 소자(C1, C2)를 통하여 트랜지스터(Tr5)의 게이트에도 전파되고, 트랜지스터(Tr5)의 게이트 전압(Vg5)이 △V2'만큼 변화(저하)한다. 그러나, 이때, 트랜지스터(Tr1, Tr3, Tr4, Tr6)가 온 하고 있다. 그 때문에, 저전압선(LL)으로부터 트랜지스터(Tr2, Tr5, Tr7)의 소스 및 게이트를 향하여 전류가 흐르기 때문에, 그 전류가 그들을 Vss로 충전하려고 한다.
여기서, 트랜지스터(Tr1, Tr3, Tr4, Tr6)의 게이트 전압은 Vdd로부터 Vss로 변화(저하)하여 가기 때문에, 트랜지스터(Tr1, Tr3, Tr4, Tr6)의 온 저항이 서서히 커지고, 트랜지스터(Tr2, Tr5, Tr7)의 소스 및 게이트를 저전압선(LL)의 전압(VL)으로 충전하는데 필요로 하는 시간이 길어진다.
또한, 트랜지스터(Tr5)의 소스 및 게이트에서 본 전용량을 비교하면, 트랜지스터(Tr5)의 소스에는 용량 소자(C1, C2)가 병렬 접속되고, 트랜지스터(Tr5)의 게이트에는 용량 소자(C1, C2)가 직렬 접속되어 있다. 이 때문에, 트랜지스터(Tr5)의 소스의 쪽이, 트랜지스터(Tr5)의 게이트보다도, 트랜전트가 늦어진다. 그 결과, 트랜지스터(Tr5)의 소스를 저전압선(LL)의 전압(VL)으로 충전하는데 필요로 하는 시간의 쪽이 트랜지스터(Tr5)의 게이트를 저전압선(LL)의 전압(VL)으로 충전하는데 필요로 하는 시간보다도 길어진다.
또한, 입력 전압(Vin)이 Vss+Vth3 이상으로 되어 있고, 또한, Vss+Vth4 이상으로 되어 있는 경우는, 트랜지스터(Tr3, Tr4)는 선형 영역에서 동작한다. 또한, Vth3은 트랜지스터(Tr3)의 임계치 전압이고, Vth4은 트랜지스터(Tr4)의 임계치 전압이다. 한편, 입력 전압(Vin)이 Vss+Vth3 미만으로 되어 있고, 또한, Vss+Vth4 미만으로 되어 있는 경우는, 트랜지스터(Tr3, Tr4)는 포화 영역에서 동작한다. 따라서, 트랜지스터(Tr5)의 소스 및 게이트에는, 도 47에 도시한 바와 같은 전류가 흐르지만, 트랜지스터(Tr3, Tr4)는, 각각의 점을 전압(Vss)으로 충전할 수가 없다.
최종적으로, 입력 전압(Vin)이 Vdd로부터 Vss가 된 때, 트랜지스터(Tr5)의 게이트-소스 사이 전압(Vgs5)은 △V1-△V2로 된다(도 45, 도 48). 이때, 트랜지스터(Tr5)의 게이트-소스 사이 전압(Vgs5)이 트랜지스터(Tr5)의 임계치 전압(Vth5)보다도 커진 시점에서, 트랜지스터(Tr5)가 온 하고, 고전압선(LH)으로부터 전류가 흐르기 시작한다.
트랜지스터(Tr5)가 온 하고 있을 때는, 트랜지스터(Tr5)의 소스 전압(Vs5)은, 트랜지스터(Tr4)에 더하여, 트랜지스터(Tr5)에 의해서도 상승한다. 또한, 트랜지스터(Tr5)의 게이트-소스 사이에는 용량 소자(C1)가 접속되어 있기 때문에, 부트스트랩이 생겨, 트랜지스터(Tr5)의 게이트 전압(Vg5)도, 트랜지스터(Tr5)의 소스 전압(Vs5)의 상승에 연동하여 상승한다. 그 후, 트랜지스터(Tr5)의 소스 전압(Vs5) 및 게이트 전압(Vg5)이 Vss-Vth3 이상이 되고, 또한, Vss-Vth4 이상이 된 시점에서, 트랜지스터(Tr3, Tr4)가 오프 하고, 트랜지스터(Tr5)의 소스 전압(Vs5) 및 게이트 전압(Vg5)이 트랜지스터(Tr5)만에 의해 상승한다.
일정 시간 경과 후, 트랜지스터(Tr5)의 소스 전압(Vg5)(트랜지스터(Tr7)의 게이트 전압(Vs2))이 Vss+Vth7 이상이 되면, 트랜지스터(Tr7)가 온 하고, 트랜지스터(Tr7)에 전류가 흐르기 시작한다(도 45, 도 49). 또한, Vth7은 트랜지스터(Tr7)의 임계치 전압이다. 그 결과, 트랜지스터(Tr7)의 소스 전압(Vg7)(트랜지스터(Tr2)의 게이트 전압(Vg2))은, Vss로부터 서서히 상승한다.
여기서, 트랜지스터(Tr2)의 게이트 전압(Vg2) 및 소스 전압(Vs2)에 관해 생각한다. 트랜지스터(Tr2)의 게이트 소스 사이에는, 용량 소자(C3)가 접속되어 있다. 이 용량 소자(C3)에 의해, 부트스트랩이 생겨, 트랜지스터(Tr2)의 소스 전압(Vs2)과 트랜지스터(Tr2)의 게이트 전압(Vg2)이 연동하여 변화한다. 트랜지스터(Tr2)의 게이트 전압(Vg2)은 트랜지스터(Tr7)로부터의 전류와 트랜지스터(Tr2)의 소스 전압(Vs2)의 상승에 의해 상승한다. 그 때문에, 트랜지스터(Tr2)의 전류만으로 상승한 경우에 비하여, 트랜지스터(Tr2)의 게이트의 트랜전트는 빨라진다. 그 결과, 트랜지스터(Tr2)의 게이트 소스 사이 전압(Vgs2)은 서서히 증가하여 간다.
이때, 트랜지스터(Tr7)의 게이트 전압(Vg7)은, 트랜지스터(Tr5)가 온 하고 있기 때문에, 트랜지스터(Tr7)의 소스 전압(Vs7)의 상승에 추종하지 않고, 최종적으로 고전압선(LH)의 전압(VH)(=Vdd)이 된다. 이에 의해, 트랜지스터(Tr7)로부터의 전류는 트랜지스터(Tr2)의 게이트 전압(Vg2)(트랜지스터(Tr7)의 소스 전압(Vs7))의 상승과 함께 작아져 간다. 트랜지스터(Tr7)의 게이트-소스 사이 전압(Vgs7)이 트랜지스터(Tr7)의 임계치 전압(Vth7)이 된 때를 생각하면, 고전압선(LH)으로부터 흐르는 전류는 매우 작아지고, 트랜지스터(Tr2)의 게이트 전압(Vg2)은 트랜지스터(Tr7)의 전류에 의해 거의 변화하지 않게 되어 버린다. 그러나, 이때, 트랜지스터(Tr2)는 온 상태이고, 트랜지스터(Tr2)의 소스 전압(Vs2)은 상승하고 있기 때문에, 부트스트랩 동작에 의해 트랜지스터(Tr2)의 게이트 전압(Vg2)도 상승을 계속한다. 그 결과, 트랜지스터(Tr7)는 완전히 오프 한다. 이때, 트랜지스터(Tr2)의 게이트-소스 사이 전압(Vgs2)이 △Vx였다고 한다. 그 때, △Vx가 트랜지스터(Tr2)의 임계치 전압(Vth2)보다 크면, 트랜지스터(Tr2)의 게이트 전압(Vg2) 및 소스 전압(Vs2)은, 트랜지스터(Tr7)가 오프 한 후도 상승을 계속하고, 최종적으로 고전압선(LH)의 전압(VH)(=Vdd)이 Vout로서 출력된다(도 45, 도 50).
그리고, 또한 일정 시간 경과 후, 입력 전압(Vin)이 로우(Vss)로부터 하이(Vdd1)로 변화(상승)한다(도 45, 도 51). 이때, 입력 전압(Vin)이 Vss+Vth3보다 낮게 되어 있고, 또한, Vss+Vth4보다 낮게 되어 있는 단계에서는, 트랜지스터(Tr3, Tr4)는 오프 하고 있다. 그 때문에, 용량 소자(C1, C2)를 통한 커플링이 트랜지스터(Tr5)의 소스 및 게이트에 입력되고, 트랜지스터(Tr5)의 소스 전압(Vs5) 및 게이트 전압(Vg5)이 상승한다. 그 후, 입력 전압(Vin)이 Vss+Vth1, Vss+Vth3, Vss+Vth6 및 Vss+Vth4 이상이 되면, 트랜지스터(Tr1, Tr3, Tr4, Tr6)가 온 한다. 그 때문에, 트랜지스터(Tr2)의 소스(출력 단자(OUT)) 및 게이트, 및 트랜지스터(Tr5)의 소스 및 게이트를 향하여 전류가 흐르기 때문에, 그 전류가 그들을 Vss로 충전하려고 한다.
여기서, 트랜지스터(Tr1, Tr3, Tr4, Tr6)의 게이트 전압(Vg1, Vg3, Vg4)은 Vdd로부터 Vss로 변화(상승)하여 가기 때문에, 트랜지스터(Tr1, Tr3, Tr4)의 온 저항이 서서히 작아지고, 트랜지스터(Tr2, Tr5)의 소스 및 게이트를 저전압선(LL)의 전압(VL)으로 충전하는데 필요로 하는 시간이 상대적으로 짧아진다. 최종적으로, 트랜지스터(Tr2)의 소스 전압(Vs2), 및 트랜지스터(Tr5)의 소스 전압(Vs5) 및 게이트 전압(Vg5)이 Vss가 되고, 출력 단자로부터는 Vss가 출력된다(도 45, 도 46).
이상과 같이 하여, 본 실시의 형태의 인버터 회로(1)에서는, 입력 단자(IN)에 입력된 펄스 신호의 신호 파형(예를 들면 도 44(A))을 거의 반전시킨 펄스 신호(예를 들면 도 44(B))가 출력 단자(OUT)로부터 출력된다.
[효과]
그런데, 예를 들면, 도 83에 도시한 바와 같은 종래의 인버터 회로(200)는, 2개의 n채널 MOS형의 트랜지스터(Tr1, Tr2)가 직렬 접속된 단채널형의 회로 구성으로 되어 있다. 인버터 회로(200)에서는, 예를 들면, 도 84에 도시한 바와 같이, 입력 전압(Vin)이 Vss로 되어 있을 때, 출력 전압(Vout)이 Vdd로는 되지 않고, Vdd-Vth2로 되어 버린다. 즉, 출력 전압(Vout)에는, 트랜지스터(Tr2)의 임계치 전압(Vth2)이 포함되어 있고, 출력 전압(Vout)은, 트랜지스터(Tr2)의 임계치 전압(Vth2)의 편차의 영향을 크게 받게 된다.
그래서, 예를 들면, 도 85의 인버터 회로(300)에 도시한 바와 같이, 트랜지스터(Tr2)의 게이트와 드레인을 서로 전기적으로 분리하고, 드레인의 전압(Vdd)보다도 높은 전압(Vdd2)(≥Vdd+Vth2)이 인가되는 고전압 배선(LH2)에 게이트를 접속하는 것이 생각된다. 또한, 예를 들면, 도 86의 인버터 회로(400)에 도시한 바와 같은 부트스트랩형의 회로 구성이 생각된다.
그러나, 도 83, 도 85, 도 86의 어느 회로에서도, 입력 전압(Vin)이 하이로 되어 있을 때, 즉, 출력 전압(Vout)이 로우로 되어 있을 때까지, 트랜지스터(Tr1, Tr2)를 통하여, 고전압 배선(LH)측부터 저전압 배선(LL)측을 향하여 전류(관통 전류)가 흘러 버린다. 그 결과, 인버터 회로에서의 소비 전력도 커져 버린다. 또한, 도 83, 도 85, 도 86의 회로에서는, 예를 들면, 도 84(B)의 파선으로 둘러싼 개소에 도시한 바와 같이, 입력 전압(Vin)이 Vdd로 되어 있을 때, 출력 전압(Vout)이 Vss로는 되지 않고, 출력 전압(Vout)의 파고치가 흐트러져 버린다. 그 때문에, 예를 들면, 이들의 인버터 회로를, 액티브 매트릭스 방식의 유기 EL 표시 장치에서의 스캐너에 이용한 경우에는, 화소 회로 내의 구동 트랜지스터의 임계치 보정이나 이동도 보정이 화소 회로마다 흐트러져 버리고, 그 편차가 휘도의 편차로 되어 버린다.
한편, 본 실시의 형태의 인버터 회로(1)에서는, 트랜지스터(Tr5)의 게이트와 저전압선(LL) 사이, 트랜지스터(Tr7)의 게이트와 저전압선(LL) 사이, 트랜지스터(Tr2)의 게이트와 저전압선(LL) 사이, 트랜지스터(Tr2)의 소스와 저전압선(LL) 사이에는, 입력 전압(Vin)과 저전압선(LL)의 전압(VL)과의 전위차에 응하여 온 오프 동작하는 트랜지스터(Tr1, Tr3, Tr4, Tr6)가 마련되어 있다. 이에 의해, 트랜지스터(Tr1, Tr3, Tr4, Tr6)의 각각의 게이트 전압이 하이(Vdd)로부터 로우(Vss)로 변이(저하)할 때에, 트랜지스터(Tr1, Tr3, Tr4, Tr6)의 각각의 온 저항이 서서히 커지고, 트랜지스터(Tr2, Tr5, Tr7)의 게이트 및 소스가 저전압선(LL)의 전압(VL)으로 충전되는데 필요로 하는 시간이 길어진다. 또한, 트랜지스터(Tr1, Tr3, Tr4, Tr6)의 각각의 게이트 전압이 로우(Vss)로부터 하이(Vdd)로 변이(상승)할 때에, 트랜지스터(Tr1, Tr3, Tr4, Tr6)의 각각의 온 저항이 서서히 작아지고, 트랜지스터(Tr2, Tr5, Tr7)의 게이트 및 소스가 저전압선(LL)의 전압(VL)으로 충전되는데 필요로 하는 시간이 짧아진다. 또한, 본 발명에서는, 입력 단자(IN)와 트랜지스터(Tr5)의 게이트 사이에, 서로 직렬로 접속된 제 1 용량 소자 및 제 2 용량 소자가 삽입되어 있다. 또한, 트랜지스터(Tr5)의 소스가, 용량 소자(C1)와 용량 소자(C2) 사이에 전기적으로 접속되어 있다. 이에 의해, 트랜지스터(Tr5)의 소스에는, 용량 소자(C1)및 용량 소자(C2)가 병렬 접속되고, 트랜지스터(Tr5)의 게이트에는, 용량 소자(C1)및 용량 소자(C2)가 직렬 접속된다. 그 결과, 트랜지스터(Tr5)의 소스의 쪽이, 트랜지스터(Tr5)의 게이트보다도, 트랜전트가 늦어진다. 이에 의해, 트랜지스터(Tr3), 트랜지스터(Tr4), 트랜지스터(Tr6) 및 트랜지스터(Tr1)의 각각의 게이트가 전압이 하이(Vdd)로부터 로우(Vss)로 변이(저하)할 때에, 트랜지스터(Tr5)의 게이트-소스 사이 전압(Vgs5)이 트랜지스터(Tr5)의 임계치 전압(Vth5)보다도 커져, 트랜지스터(Tr5)가 온 하고, 그 직후에 트랜지스터(Tr4)가 오프 한다. 이때, 트랜지스터(Tr7)가 온 함과 함께 트랜지스터(Tr4)가 오프 하고, 트랜지스터(Tr2)가 온 함과 함께 트랜지스터(Tr6)가 오프 하고, 그 후, 트랜지스터(Tr7)가 오프 한다. 그 결과, 출력 전압(Vout)이 고전압선(VH)측의 전압으로 된다. 또한, 트랜지스터(Tr3), 트랜지스터(Tr4), 트랜지스터(Tr6) 및 트랜지스터(Tr1)의 각각의 게이트가 전압이 로우(Vss)로부터 하이(Vdd)로 변이(상승)할 때에, 트랜지스터(Tr3), 트랜지스터(Tr4), 트랜지스터(Tr6)가 온 하고, 그 직후에 트랜지스터(Tr5)가 오프 한다. 이때, 트랜지스터(Tr2)가 오프 함과 함께 트랜지스터(Tr1)가 온 하기 때문에, 출력 전압이 제 1 전압선측의 전압으로 된다.
이와 같이, 본 실시의 형태의 인버터 회로(1)에서는, 트랜지스터(Tr1)와 트랜지스터(Tr2)가 동시에 온 하고 있는 기간이나, 트랜지스터(Tr4)와 트랜지스터(Tr5)가 동시에 온 하고 있는 기간, 트랜지스터(Tr6)와 트랜지스터(Tr7)가 동시에 온 하고 있는 기간이 거의 없도록 하였다. 이에 의해, 트랜지스터(Tr1,Tr2), 트랜지스터(Tr4, Tr5), 또는 트랜지스터(Tr6, Tr7)를 통하여, 고전압선(VH)과 저전압선(LL) 사이를 흐르는 전류(관통 전류)는 거의 존재하지 않는다. 그 결과, 소비 전력을 억제할 수 있다. 또한, 트랜지스터(Tr1, Tr3, Tr4, Tr6)의 각각의 게이트 전압이 하이(Vdd)로부터 로우(Vss)로 변이(저하)한 때에 출력 전압(Vout)이 고전압선(VH)측의 전압으로 되고, 트랜지스터(Tr1, Tr3, Tr4, Tr6)의 각각의 게이트 전압이 로우(Vss)로부터 하이(Vdd)로 변이(상승)한 때에 출력 전압(Vout)이 저전압선(LL)측의 전압으로 되도록 하였다. 이에 의해, 출력 전압(Vout)의 편차를 없앨 수 있다. 그 결과, 예를 들면, 화소 회로 내의 구동 트랜지스터의 임계치 보정이나 이동도 보정의, 화소 회로마다의 편차를 저감할 수 있고, 나아가서는 화소마다의 휘도의 편차를 저감할 수 있다.
또한, 본 실시의 형태에서는, 용량 소자(C1, C2)가 출력 단자(OUT)에 직접 접속되어 있지 않기 때문에, 트랜지스터(Tr5)의 게이트 및 소스에 입력된 커플링량이 출력단의 기생 용량의 영향을 받는 일이 없다. 이에 의해, 트랜지스터(Tr5)의 게이트-소스 사이 전압(Vgs5)을 크게 할 수 있기 때문에, 인버터 회로(1)를 고속화할 수 있다.
또한, 본 실시의 형태에서는, 인버터 회로(1)에는 저전압측과 고전압측에서 1개씩 밖에 전압선이 마련되어 있지 않고, 게다가, 고전압측의 전압선인 고전압선(LH)의 전압은, 인버터 회로(1)의 구동시에, 입력 단자(IN)에 인가되는 신호 전압(입력 전압(Vin))의 하이 전압과 동일한 전압치(Vdd)로 되어 있다. 따라서 인버터 회로(1)의 내압은, 도 83, 도 85, 도 86에 도시한 바와 같은 종래 타입의 인버터 회로의 내압과 같으면 좋고, 인버터 회로(1)의 내압을 올릴 필요가 없다. 이에 의해, 인버터 회로(1) 내의 소자에 내압이 높은 것을 사용할 필요가 없고, 또한, 내압 부적합에 의한 수율의 저하도 없기 대문에, 제조 비용을 낮게 억제할 수 있다.
또한, 본 실시의 형태에서는, 인버터 회로(1)에는 최저한의 수의 전압선밖에 마련되어 있지 않고, 또한, 용량 소자(C2)의 용량을 크게 하지 않아도, 상술한 바와 같이 인버터 회로(1)의 고속화를 실현할 수 있다. 이에 의해, 예를 들면, 유기 EL 표시 장치에 있어서, 인버터 회로(1)를 스캐너 등에 이용한 경우에, 표시 패널에 있어서 주위(액자)의 점유 면적을 작게 할 수 있고, 협액자화를 실현할 수 있다.
<제 6의 실시의 형태>
도 52는, 본 발명의 제 6의 실시의 형태에 관한 인버터 회로(2)의 전체 구성의 한 예를 도시한 것이다. 인버터 회로(2)는, 상기 실시의 형태의 인버터 회로(1)와 마찬가지로 입력 단자(IN)에 입력된 펄스 신호의 신호 파형(예를 들면 도 44(A))를 거의 반전시킨 펄스 신호(예를 들면 도 44(B))를 출력 단자(OUT)로부터 출력하는 것이다. 인버터 회로(2)는, 상기 실시의 형태의 인버터 회로(1)에 있어서, 용량 소자(C3)의 용량을 크게 함과 함께, 출력 단자(OUT)와 저전압선(LL) 사이에 보조 용량(Csub)을 마련한 것이고, 그러한 점에서, 상기 실시의 형태의 인버터 회로(1)의 구성과 상위하다. 이하에서는, 우선, 상기 실시의 형태의 인버터 회로(1)에서 생길 수 있는 과제에 관해 설명하고, 그 후에, 본 실시의 형태의 인버터 회로(2)의 특징 부분에 관해 설명하는 것으로 하다. 또한, 보조 용량(Csub)은, 본 발명의 「제 4 용량 소자」의 한 구체예에 상당한다.
[과제]
상기 실시의 형태의 인버터 회로(1)의 트랜지스터(Tr2)의 게이트 전압(Vg2)과 소스 전압(Vs2)(출력 전압(Vout))에 관해 생각한다. 상술한 바와 같이, 트랜지스터(Tr2)의 게이트 전압(Vg2)은, 트랜지스터(Tr7)로부터의 전류와, 용량 소자(C3)를 통하는 트랜지스터(Tr2)의 소스 전압(Vs2)의 상승에 의해 상승한다. 이때, 트랜지스터(Tr7)로부터의 전류는, 트랜지스터(Tr2)의 게이트 전압(Vg2)의 상승과 함께 감소하여 가기 때문에, 트랜지스터(Tr7)가 오프 한 후는, 트랜지스터(Tr2)의 게이트 전압(Vg2)은 트랜지스터(Tr2)의 소스 전압(Vs2)의 상승에 의해서만 상승하게 된다. 인버터 회로(1)에 있어서, 트랜지스터(Tr2)의 게이트에는 도 53에 도시하는 바와 같은 기생 용량(Cgs2, Cgd2)이 존재한다. 그 때문에, 트랜지스터(Tr2)의 게이트 전압(Vg2)의 변화량(△Vg)은, 트랜지스터(Tr2)의 소스 전압(Vs2)의 변화량(△Vs)에 대해, 수식 1로 표시되는 바와 같이 어느 일정 비율(g)로 변화하게 된다. 이 비율(g)을 부트스트랩 게인이라고 부른다.
[수식 1]
Figure pat00001
여기서, 인버터 회로(1)의 고속화를 생각한 경우, 출력 전압(Vout)을 출력하는 트랜지스터(Tr1, Tr2)의 사이즈를 크게 하는 것이 일반적이다. 트랜지스터(Tr1)를 크게 한 경우에는, 입력 전압(Vin)이 로우(Vss)로부터 하이(Vdd)로 변이(상승)한 때에, 트랜지스터(Tr1)의 게이트-소스 사이에, 보다 많은 전류를 흘릴 수 있다. 따라서, 트랜지스터(Tr1)를 크게 한 쪽이, 출력 전압(Vout)의 하강의 트랜전트가 빨라진다.
다음에, 트랜지스터(Tr2)의 사이즈를 크게 한 경우에 관해 생각한다. 트랜지스터(Tr2)는, 입력 전압(Vin)에 의해 직접 동작하는 것이 아니고, 트랜지스터(Tr7)로부터의 전류에 의해 동작한다. 트랜지스터(Tr7)에 의해 트랜지스터(Tr2)의 게이트 전압(Vg2)이 상승하면, 도 54에 도시하는 바와 같이 트랜지스터(Tr2)의 게이트-소스 사이의 용량(Cgs2)을 통하여 출력 단자(OUT)에 커플링이 입력된다. 그 커플링량(변화량(△Vs))은 수식 2로 표시되는 바와 같다.
[수식 2]
Figure pat00002
이때, 변화량(△Vg)에 대한 변화량(△Vs)의 비율(β)을 입력 게인이라고 부른다. 또한, 도 54에는, 출력 단자(OUT)와 저전압선(LL) 사이에, 기생 용량(Cout)이 생겨있는 양상이 도시되어 있다.
트랜지스터(Tr7)에 의해 트랜지스터(Tr2)의 게이트-소스 사이 전압(Vgs2)이 그 임계치 전압(Vth2)을 초과한 경우, 트랜지스터(Tr2)로부터 전류가 흐르고, 출력 전압(Vout)은 상승한다. 트랜지스터(Tr2)의 사이즈가 큰 경우, 트랜지스터(Tr2)의 전류 구동 능력은 높기 때문에, 트랜지스터(Tr2)의 Vgs2가 Vth2+Va로 되면, 트랜지스터(Tr2)의 소스 전압(Vgs2)은 상승을 시작한다. 전압(Va)은, 트랜지스터(Tr2)의 사이즈가 크기 때문에, 작은 값이다. 이때, 트랜지스터(Tr2)의 게이트 전압(Vg2)의 단위시간당의 변화량에 대해, 트랜지스터(Tr2)의 소스 전압(Vs2)의 단위시간당의 변화량(도 55에 도시하는 그래프의 기울기)이 큰 경우, 트랜지스터(Tr2)의 게이트-소스 사이 전압(Vgs2)은 시간과 함께 작아져 간다. 또한, 트랜지스터(Tr2)의 게이트 전압(Vg2)이 Vdd-Vth7에 근접하면, 트랜지스터(Tr2)는 자신의 전류에 의해 그 게이트 전압(Vg2) 및 소스 전압(Vs2)을 상승시킨다. 이때, 트랜지스터(Tr2)의 게이트-소스 사이 전압(Vgs2)은 또한 부트스트랩 게인(g)에 의해 서서히 저하되어 간다.
따라서 전압(Va)의 값이 작고, 부트스트랩 게인(g)도 작은 경우에는, 최종적으로, 트랜지스터(Tr2)의 소스 전압(Vs2)이 Vdd에 도달하기 전에 트랜지스터(Tr2)의 게이트-소스 사이 전압(Vgs2)이 트랜지스터(Tr2)의 임계치 전압(Vth2)으로 되어 버린다. 그 때문에, 트랜지스터(Tr2)의 소스 전압(Vs2)은 그 이상 상승할 수가 없게 된다. 그 결과, 트랜지스터(Tr2)는 Vdd을 출력할 수가 없다.
이 대책으로서, 부트스트랩 게인(g)를 올리기 위해 용량 소자(C3)의 용량을 크게 하는 것이 생각된다. 그러나, 그와 같이 한 경우에는, 입력 게인이 커져 버린다. 입력 게인이 커지면, 도 56에 도시하는 바와 같이, 트랜지스터(Tr2)의 게이트-소스 사이 전압(Vgs2)이 트랜지스터(Tr2)의 임계치 전압(Vth2) 이하인 때에, 트랜지스터(Tr2)의 게이트 전압(Vg2)의 변화에 대해 소스 전위(Vs2)가 크게 상승한다. 이에 의해, 트랜지스터(Tr2)의 소스 전위(Vs2)가 상승을 시작한 점이 시간적으로 빨라지게 된다. 그 결과, 트랜지스터(Tr2)의 게이트 전압(Vg2)의 변화가 그다지 크지 않는 부분에서 트랜지스터(Tr2)의 소스 전압(Vs2)은 상승을 시작하는 것이 되고, 트랜지스터(Tr2)는 임계치 보정을 행하여 버린다. 즉, 트랜지스터(Tr2)의 게이트 전압(Vg2)의 변화량에 대해 소스 전압(Vs2)의 변화량이 크고, 트랜지스터(Tr2)의 게이트-소스 사이 전압(Vgs2)은 점점 작아지고, 최종적으로 임계치 전압(Vth2)이라는 값이 되어 버린다. 따라서, 이 경우에도, 트랜지스터(Tr2)는 Vdd를 출력할 수가 없다.
[인버터 회로 2]
한편, 본 실시의 형태의 인버터 회로(2)에서는, 용량 소자(C3)의 용량이 커져 있고, 또한 출력 단자(OUT)와 저전압선(LL) 사이에 보조 용량(Csub)이 마련되어 있다.
보조 용량(Csub)이 마련되어 있는 경우, 부트스트랩 게인(g)에는, 수식 3에 표시한 바와 같이, 보조 용량(Csub)의 영향은 없다. 그 한편으로, 입력 게인(β)에는, 수식 4에 표시한 바와 같이, 보조 용량(Csub)이 분모에 들어가기 때문에, 보조 용량(Csub)에 의해 입력 게인(β)은 작아진다.
[수식 3]
Figure pat00003
[수식 4]
Figure pat00004
다음에, 인버터 회로(2)에 있어서, 트랜지스터(Tr2)의 사이즈를 크게 한 경우에 관해 생각한다. 보조 용량(Csub)이 출력 단자(OUT)와 저전압선(LL) 사이에 형성됨에 의해, 도 57에 도시하는 바와 같이 트랜지스터(Tr2)의 소스 전압(Vs2)이 상승을 시작하는 점은 시간적으로 지연된다. 이때, 상승을 시작한 때의 게이트-소스 사이 전압(Vgs2)은 Vth2+Vb라는 값으로 된다.
여기서, Vb>Va이다. 왜냐하면, 보조 용량(Csub)이 존재하는 경우와, 존재하지 않는 경우를 대비하면, 트랜지스터(Tr2)의 소스 전압(Vs2)의 변동량은, 같은 크기의 전류가 흐르고 있어도 보조 용량(Csub)이 존재하는 경우의 쪽이 작기 때문이다. 이것은, 보조 용량(Csub)이 존재하지 않는 경우에는, 보조 용량(Csub)이 존재하는 경우와 같은만큼의 소스 전압(Vs2)의 변동량을 얻기 위해서는 트랜지스터(Tr2)의 게이트-소스 사이 전압(Vgs2)을 크게 할 필요가 있는 것에 기인하고 있다.
이와 같이, 인버터 회로(2)에서는, 소스 전압(Vs2)의 상승 시작점을 늦추어서, Vb의 값을 크게 하고 있다. 이에 의해, 트랜지스터(Tr2)로부터의 전류나 부트스트랩 게인(g)에 의해 트랜지스터(Tr2)의 게이트-소스 사이 전압(Vgs2)의 값이 작아졌다고 하여도, 최종적으로, 트랜지스터(Tr2)의 게이트-소스 사이 전압(Vgs2)을 그 임계치 전압(Vth2)보다도 큰 값으로 유지할 수 있다. 그 결과, 트랜지스터(Tr2)로부터 Vdd라는 값을 출력할 수 있다.
<제 5, 제 6의 실시의 형태의 변형예>
상기 제 6의 실시의 형태에 있어서, 예를 들면, 도 58에 도시한 바와 같이, 용량 소자(C3)를 없애도 좋다. 이 경우, 트랜지스터(Tr2)의 게이트-소스 사이에는, 기생 용량(Cgs2)가 존재하고 있고, 그 기생 용량(Cgs2)에 의한 부트스트랩 게인이 존재한다. 그 때문에, 보조 용량(Csub)을 마련하는 것만으로, 트랜지스터(Tr2)의 게이트-소스 사이 전압(Vgs2)을 크게 할 수 있다. 그 결과, 입력 전압(Vin)이 로우(Vss)로부터 하이(Vdd)로 변이(상승)한 때에, 출력 전압(Vout)으로서, Vdd을 출력할 수 있다.
또한, 상기 제 6의 실시의 형태에 있어서, 예를 들면, 도 59의 인버터 회로(4)에 도시한 바와 같이, 트랜지스터(Tr3, Tr5)와, 용량 소자(C1, C2)를 없애고, 그 대신에, 트랜지스터(Tr8, Tr9)와, 용량 소자(C4)를 새롭게 마련하여도 좋다. 이 인버터 회로(4)는, 용량 소자(C4)에서 보존된 전하를 트랜지스터(Tr7)의 게이트에 입력하여 트랜지스터(Tr2)의 게이트 전압(Vg2)을 상승시켜, 출력 전압(Vout)으로서 Vdd를 출력하는 것이다.
트랜지스터(Tr8, Tr9)는, 서로 동일 도전형의 채널을 갖는 박막 트랜지스터(TFT)이고, 예를 들면, n채널 MOS형의 박막 트랜지스터(TFT)이다. 트랜지스터(Tr8)는, 예를 들면, 입력 단자(AZ1)에 입력되는 전압과, 용량 소자(C4)의 양단자중 저전압선(LL)에 미접속의 단자(단자(E))의 전압과의 전위차(Vgs8)(또는 그에 대응하는 전위차)에 응하여, 고전압선(LH)과 단자(E)와의 전기적인 접속을 유지/단절하도록 되어 있다. 트랜지스터(Tr8)의 게이트가 입력 단자(AZ1)에 전기적으로 접속되어 있고, 트랜지스터(Tr8)의 소스 또는 드레인이 고전압선(LH)에 전기적으로 접속되어 있고, 트랜지스터(Tr8)의 소스 및 드레인 중 고전압선(LH)에 미접속의 단자가 용량 소자(C4)의 단자(E)에 전기적으로 접속되어 있다. 트랜지스터(Tr9)는, 입력 단자(AZ2)에 입력되는 전압과 트랜지스터(Tr8)의 소스의 전압(Vs8)(단자(E)의 전압)와과의 전위차(Vgs9)(또는 그에 대응하는 전위차)에 응하여, 트랜지스터(Tr8)의 소스(단자(E))와 트랜지스터(Tr7)의 게이트와의 전기적인 접속을 유지/단절하도록 되어 있다. 트랜지스터(Tr9)의 게이트가 입력 단자(AZ2)에 전기적으로 접속되어 있다. 트랜지스터(Tr9)의 소스 또는 드레인이 트랜지스터(Tr8)의 소스(단자(E))에 전기적으로 접속되어 있고, 트랜지스터(Tr9)의 소스 및 드레인 중 단자(E)에 미접속의 단자가 트랜지스터(Tr7)의 게이트에 전기적으로 접속되어 있다.
입력 단자(AZ1)에는, 예를 들면, 도 60(B)에 도시한 바와 같은 펄스 신호가 인가된다. 입력 단자(AZ2)에는, 예를 들면, 도 60(C)에 도시한 바와 같이, 입력 단자(AZ1)에 인가되는 펄스 신호와 역위상의 펄스 신호가 인가된다. 이에 의해, 출력 전압(Vout)으로서 Vdd를 출력할 수 있다.
또한, 상기 각 실시의 형태에 있어서, 예를 들면, 도 61, 도 62, 도 63에 도시한 바와 같이, 입력 단자(IN)와 트랜지스터(Tr3)의 게이트의 사이에, 지연 소자(3)를 마련하여도 좋다.
지연 소자(3)는, 입력 단자(OUT)에 입력된 신호 전압의 전압 파형을 무디게 한 전압을 트랜지스터(Tr3)의 게이트에 입력하는 것이다. 지연 소자(3)는, 예를 들면, 전압 파형의 하강을, 입력 단자(OUT)에 입력된 신호 전압의 전압 파형의 하강보다도 완만하게 하는 전압을 트랜지스터(Tr3)의 게이트에 입력하도록 되어 있다. 또한, 지연 소자(3)는, 전압 파형의 하강뿐만 아니라, 상승에 대해서도, 입력 단자(OUT)에 입력된 신호 전압의 전압 파형의 상승보다도 완만하게 하도록 되어 있어도 좋다. 단, 그 경우에는, 지연 소자(3)는, 하강의 쪽이 상승보다도, 보다 완만해지도록, 입력 단자(OUT)에 입력된 신호 전압의 전압 파형을 무디게 하도록 되어 있다.
지연 소자(3)는, 예를 들면, 도 64(A) 내지 (D)에 도시한 회로 구성으로 되어 있다. 도 64(A)에서는, 지연 소자(3)는, 용량 소자(C5)를 포함하여 구성되어 있다. 용량 소자(C5)의 일단이 트랜지스터(Tr3)의 게이트에 전기적으로 접속되어 있고, 용량 소자(C5)의 타단이 저전압선(LL)에 전기적으로 접속되어 있다.
도 64(B)에서는, 지연 소자(3)는 트랜지스터(Tr10)를 포함하여 구성되어 있다. 트랜지스터(Tr10)는, 트랜지스터(Tr1) 등의 채널형과 동일 채널형의 트랜지스터이고, 예를 들면, n채널 MOS형의 TFT이다. 트랜지스터(Tr10)의 소스가 트랜지스터(Tr3)의 게이트에 전기적으로 접속되어 있고, 트랜지스터(Tr10)의 드레인이 입력 단자(IN)에 전기적으로 접속되어 있다. 트랜지스터(Tr10)의 게이트는 고전압선(LH3)에 전기적으로 접속되어 있다. 고전압선(LH3)은, 트랜지스터(Tr10)를 온 오프 동작시키는 펄스 신호를 출력하는 전원(도시 생략)에 전기적으로 접속되어 있다.
도 64(C)에서는, 지연 소자(3)는, 상술한 트랜지스터(Tr10)와, 트랜지스터(Tr11)를 포함하여 구성되어 있다. 트랜지스터(Tr11)는, 트랜지스터(Tr1) 등의 채널형과 동일 채널형의 트랜지스터이고, 예를 들면, n채널 MOS형의 TFT이다. 트랜지스터(Tr11)의 게이트 및 소스가 트랜지스터(Tr3)의 게이트에 전기적으로 접속되어 있고, 트랜지스터(Tr11)의 드레인이 입력 단자(IN)에 전기적으로 접속되어 있다.
도 64(D)에서는, 지연 소자(3)는, 상술한 트랜지스터(Tr10)와, 상술한 용량 소자(C5)를 포함하여 구성되어 있다.
[동작·효과]
도 65는, 본 변형예에 관한 인버터 회로의 동작의 한 예를 도시한 것이다. 또한, 도 65에는, 지연 소자(3)로서, 도 64(D)에 도시한 회로 구성을 갖는 것이 사용된 때의 파형이 도시되어 있다. 본 변형예에 관한 인버터 회로의 기본적인 동작은, 도 45 내지 도 50에 도시하는 것과 마찬가지이다. 도 45 내지 도 50에 도시하는 것과 상위한 개소는, 입력 전압(Vin)이 하이(Vdd)로부터 로우(Vss)로 변이(저하)할 때와, 로우(Vss)로부터 하이(Vdd)로 변이(상승)할 때에 있다.
입력 전압(Vin)이 하이(Vdd)로부터 로우(Vss)로 변이(저하)할 때, 트랜지스터(Tr3, Tr4)의 게이트 전압은 Vdd로부터 Vss로 변화한다. 상기 실시의 형태의 인버터 회로(1, 2)에서는, 이 전압 변화가, 용량 소자(C2)를 통하여 트랜지스터(Tr5)의 소스에 △V1라는 전압 변화를 발생시키고, 또한 용량 소자(C1, C2)를 통하여 트랜지스터(Tr5)의 게이트에 △V2라는 전압 변화를 발생시키고 있다. 여기서, 트랜지스터(Tr5)의 게이트에 △V2라는 커플링량이 입력되어 있었던 것은, 트랜지스터(Tr3)의 게이트 전압(V)이 Vdd로부터 Vss로 저하되어 가고, 그 결과, 트랜지스터(Tr3)의 온 저항이 서서히 증가하고, 트랜지스터(Tr5)의 게이트를 Vss로 충전하는 트랜전트가 늦어지기 때문이다. 환언하면, 트랜지스터(Tr5)의 게이트에 △V2라는 커플링량이 입력되는 것은, 커플링이 입력되는 타이밍에 트랜지스터(Tr3)가 온으로부터 오프에 전환되기 때문이다.
한편, 본 변형예에서는, 지연 소자(3)에 의해, 입력 단자(IN)에 입력된 신호 전압을 도 66에 도시한 바와 같이 무디게 한 신호 전압이 트랜지스터(Tr3)의 게이트에 입력된다. 이에 의해, 트랜지스터(Tr3)의 오프 점(온과 오프가 전환되는 점)이 입력 전압(Vin)을 그대로 트랜지스터(Tr3)의 게이트에 입력한 경우에 비하여 늦어진다. 즉, 트랜지스터(Tr3)는, 용량 소자(C2)를 통한 커플링이 입력되는 타이밍에도도 온 하고 있는 것이 된다(도 67). 그 때문에, 최종적으로 트랜지스터(Tr5)의 게이트에 입력되는 커플링량(△V2)을 종래보다도 작게 할 수 있고, 트랜지스터(Tr5)의 게이트 소스 사이 전압(Vgs5)을 크게 하는 것이 가능해진다. 그 결과, 인버터 회로의 고속화를 실현할 수 있다.
본 변형예에서는, 입력 전압(Vin)이 로우(Vss)로부터 하이(Vdd)로 변이(상승)하는 경우에도, 트랜지스터(Tr3)의 게이트에는, 지연 소자(3)에 의해, 입력 단자(IN)에 입력된 신호 전압을 도 66에 도시한 바와 같이 무디게 한 신호 전압이 입력된다. 그 때문에, 트랜지스터(Tr3)의 오프 점이 늦어지기 때문에, 트랜지스터(Tr1)가 온 한 후에 트랜지스터(Tr3)가 온 한 것이 되고, 출력 전압(Vout)이 천이 상태인 때에 고전압선(VH)으로부터 저전압선(LL)에 전류(관통 전류)가 흐를 가능성이 있다. 그러나, 실제로는, 트랜지스터(Tr3)의 온 하는 동작점과, 트랜지스터(Tr3)의 게이트에 입력되는 신호 전압의 파형을 생각하면, 트랜지스터(Tr3)의 게이트에 입력되는 신호 전압의 지연에 의해서도, 도 67에 도시하는 바와 같이 상승에서는 트랜지스터(Tr3)의 온 하는 시간은 거의 변하지 않고, 역으로 하강에서는 오프 하는 시간이 크게 변화한다. 그 때문에, 상술한 관통 전류가 흐르는 기간은 매우 미소하고, 본 변형예에 관한 인버터 회로의 소비 전력은, 인버터 회로(1, 2)의 소비 전력과 그다지 변하지 않는다.
그런데, 상기 각 실시의 형태에서는, 트랜지스터(Tr5)의 소스 및 게이트에, 입력 전압(Vin)의 변화에 기인하는 커플링을 입력하고, 트랜지스터(Tr5)의 소스 및 게이트에서의 트랜전트의 차를 이용하여, 트랜지스터(Tr5)의 게이트-소스 사이 전압(Vgs5)을 트랜지스터(Tr5)의 임계치 전압(Vth5) 이상의 값으로 하고 있다. 이때, 출력 단자(OUT)에는, 고전압선(VH)측의 전압이 출력 전압(Vout)으로서 출력되지만, 출력 단자(OUT)의 트랜전트는, 트랜지스터(Tr2)의 게이트-소스 사이 전압(Vgs2)에 크게 의존한다. 즉, 트랜지스터(Tr2)의 게이트-소스 사이 전압(Vgs2)이 빨리 커지는 경우는, 출력 전압(Vout)이 빨리 상승하고, 트랜지스터(Tr2)의 게이트-소스 사이 전압(Vgs2)이 천천히 커지는 경우는, 출력 전압(Vout)의 상승도 천천히 된다.
그래서, 인버터 회로를 고속화할 때에는 트랜지스터(Tr2)의 게이트-소스 사이 전압(Vgs2)을 빨리 상승시키면 좋은 것이 되는데, 그 방법으로서, 예를 들면, 용량 소자(C2)의 용량을 크게 하는 것이 생각된다. 그러나, 용량 소자(C2)의 용량을 크게 한 경우에는, 인버터 회로의 점유 면적이 커져 버린다. 그 결과, 예를 들면, 유기 EL 표시 장치에 있어서, 용량 소자(C2)의 용량을 크게 한 인버터 회로를 스캐너 등에 이용한 경우는, 표시 패널에 있어서 주위(액자)의 점유 면적이 커져 버리고, 협액자화를 저해하여 버릴 우려가 있다. 또한, 용량 소자(C2)의 용량을 크게 한 경우에는, 트랜지스터(Tr2)의 소스(출력 단자(OUT))에, △V1보다도 큰 전압 변화가 생기지만, 그 만큼, 트랜지스터(Tr2)의 게이트에도, △V2보다도 큰 전압 변화가 생긴다. 그 결과, 트랜지스터(Tr2)의 게이트-소스 사이 전압(Vgs2)은, 용량 소자(C2)의 용량을 크게 한 것치고는, △V1-△V2로 그다지 변하지 않는 값이 되어 버려, 용량 소자(C2)의 용량 증대가 인버터 회로(1)의 고속화에 그다지 기여하지 않는다.
한편, 본 변형예에서는, 지연 소자(3)에 의해, 입력 단자(IN)에 입력된 신호 전압을 도 66에 도시한 바와 같이 무디게 한 신호 전압이 트랜지스터(Tr3)의 게이트에 입력된다. 이에 의해, 용량 소자(C2)의 용량을 증대시키는 일 없이, 인버터 회로의 고속화를 실현할 수 있다.
또한, 상기 각 실시의 형태 및 그들의 변형예에서는, 트랜지스터(Tr1 내지 Tr11)가, n채널 MOS형의 TFT에 의해 형성되어 있지만, 예를 들면, p채널 MOS형의 TFT에 의해 형성되어 있어도 좋다. 단, 이 경우에는, 고전압선(VH)이 저전압선(LL)으로 치환되고, 고전압선(VH)이 저전압선(LL)으로 치환된다. 또한, 트랜지스터(Tr1 내지 Tr11)가 로우로부터 하이로 변이(상승)할 때의 과도 응답과, 트랜지스터(Tr1 내지 Tr11)가 하이로부터 로우로 변이(하강)할 때의 과도 응답이 서로 반대가 된다.
<제 7의 실시의 형태>
[구성]
도 68은, 본 발명의 제 7의 실시의 형태에 관한 인버터 회로(5)의 전체 구성의 한 예을 도시한 것이다. 도 69는, 도 68의 인버터 회로(5)의 입출력 신호 파형의 한 예를 도시한 것이다. 인버터 회로(5)는, 입력 단자(IN)에 입력된 펄스 신호의 신호 파형(예를 들면 도 69(A))를 거의 반전시킨 펄스 신호(예를 들면 도 69(D))를 출력 단자(OUT)로부터 출력하는 것이다. 인버터 회로(5)는, 어모퍼스 실리콘이나 어모퍼스 산화물 반도체상에 알맞게 형성되는 것이고, 예를 들면, 서로 동일 도전형의 채널을 갖는 7개의 트랜지스터(Tr1 내지 Tr7)를 구비한 것이다. 인버터 회로(5)는, 상기한 7개의 트랜지스터(Tr1 내지 Tr7) 외에, 2개의 용량 소자(C1, C2)와, 3개의 입력 단자(IN1 내지 IN3)와, 출력 단자(OUT)를 구비하고 있고, 7Tr2C의 회로 구성으로 되어 있다.
트랜지스터(Tr1)가 본 발명의 「제 1 트랜지스터」의 한 구체예에 상당하고, 트랜지스터(Tr2)가 본 발명의 「제 2 트랜지스터」의 한 구체예에 상당하고, 트랜지스터(Tr3)이 본 발명의 「제 3 트랜지스터」의 한 구체예에 상당한다. 트랜지스터(Tr4)가 본 발명의 「제 4 트랜지스터」의 한 구체예에 상당하고, 트랜지스터(Tr5)가 본 발명의 「제 5 트랜지스터」의 한 구체예에 상당한다. 트랜지스터(Tr6)이 본 발명의 「제 6 트랜지스터」의 한 구체예에 상당하고, 트랜지스터(Tr7)가 본 발명의 「제 7 트랜지스터」의 한 구체예에 상당한다. 또한, 용량 소자(C1)가 본 발명의 「제 1 용량 소자」의 한 구체예에 상당하고, 용량 소자(C2)가 본 발명의 「제 2 용량 소자」의 한 구체예에 상당한다.
트랜지스터(Tr1 내지 Tr7)는, 예를 들면, n채널 MOS(금속 산화막 반도체 : Metal Oxide Semiconductor)형의 박막 트랜지스터(TFT)이다. 트랜지스터(Tr1)는, 예를 들면, 입력 단자(IN1)의 전압(입력 전압(Vin1))과 저전압선(L1)의 전압과의 전위차(또는 그에 대응하는 전위차)에 응하여, 출력 단자(OUT)와 저전압선(L1)과의 전기적인 접속을 유지/단절하도록 되어 있다. 트랜지스터(Tr1)의 게이트가 입력 단자(IN1)에 전기적으로 접속되어 있다. 트랜지스터(Tr1)의 소스 또는 드레인이 저전압선(L1)에 전기적으로 접속되어 있고, 트랜지스터(Tr1)의 소스 및 드레인 중 저전압선(L1)에 미접속의 단자가 출력 단자(OUT)에 전기적으로 접속되어 있다.
트랜지스터(Tr2)는, 당해 트랜지스터(Tr2)의 게이트 전압(Vs2)과, 출력 단자(OUT)의 전압(출력 전압(Vout))과의 전위차(또는 그에 대응하는 전위차)에 응하여 고전압선(L2)과 출력 단자(OUT)와의 전기적인 접속을 유지/단절하도록 되어 있다. 트랜지스터(Tr2)의 게이트가 트랜지스터(Tr6)의 소스 또는 드레인에 전기적으로 접속되어 있다. 트랜지스터(Tr2)의 소스 또는 드레인이 출력 단자(OUT)에 전기적으로 접속되어 있고, 트랜지스터(Tr2)의 소스 및 드레인 중 출력 단자(OUT)에 미접속의 단자가 고전압선(L2)에 전기적으로 접속되어 있다.
트랜지스터(Tr3)는, 입력 단자(IN2)의 전압(입력 전압(Vin2))과 저전압선(L1)의 전압과의 전위차(또는 그에 대응하는 전위차)에 응하여 트랜지스터(Tr5)의 게이트와 저전압선(L1)과의 전기적인 접속을 유지/단절하도록 되어 있다. 트랜지스터(Tr3)의 게이트가 입력 단자(IN2)에 전기적으로 접속되어 있다. 트랜지스터(Tr3)의 소스 또는 드레인이 저전압선(L1)에 전기적으로 접속되어 있고, 트랜지스터(Tr3)의 소스 및 드레인 중 저전압선(L1)에 미접속의 단자가 트랜지스터(Tr5)의 게이트에 전기적으로 접속되어 있다.
트랜지스터(Tr4)는, 입력 전압(Vin2)와 저전압선(L1)의 전압과의 전위차(또는 그에 대응하는 전위차)에 응하여 트랜지스터(Tr5)의 소스 또는 드레인(이하, 단자(B)라는다.)과 저전압선(L1)과의 전기적인 접속을 유지/단절하도록 되어 있다. 트랜지스터(Tr4)의 게이트가 입력 단자(IN2)에 전기적으로 접속되어 있다. 트랜지스터(Tr4)의 소스 또는 드레인이 저전압선(L1)에 전기적으로 접속되어 있고, 트랜지스터(Tr4)의 소스 및 드레인 중 저전압선(L1)에 미접속의 단자가 트랜지스터(Tr5)의 단자(B)에 전기적으로 접속되어 있다.
트랜지스터(Tr5)는, 당해 트랜지스터(Tr5)의 게이트 전압(Vg5)와 단자(B)의 전압과의 전위차(또는 그에 대응하는 전위차)에 응하여 고전압선(L3)과 단자(B)와의 전기적인 접속을 유지/단절하도록 되어 있다. 트랜지스터(Tr5)의 게이트가 트랜지스터(Tr3)의 소스 및 드레인 중 저전압선(L1)에 미접속의 단자에 전기적으로 접속되어 있다. 트랜지스터(Tr5)의 단자(B)가 트랜지스터(Tr4)의 소스 및 드레인 중 저전압선(L1)에 미접속의 단자에 전기적으로 접속되어 있고, 트랜지스터(Tr5)의 소스 및 드레인 중 단자(B)와는 다른 단자가 고전압선(L3)에 전기적으로 접속되어 있다.
트랜지스터(Tr6)는, 입력 전압(Vin1)과 저전압선(L1)의 전압과의 전위차(또는 그에 대응하는 전위차)에 응하여 트랜지스터(Tr2)의 게이트와 저전압선(L1)과의 전기적인 접속을 유지/단절하도록 되어 있다. 트랜지스터(Tr6)의 게이트가 입력 단자(IN1)에 전기적으로 접속되어 있다. 트랜지스터(Tr6)의 소스 또는 드레인이 저전압선(L1)에 전기적으로 접속되어 있고, 트랜지스터(Tr6)의 소스 및 드레인 중 저전압선(L1)에 미접속의 단자가 트랜지스터(Tr2)의 게이트에 전기적으로 접속되어 있다. 즉, 트랜지스터(Tr1, Tr3, Tr4, Tr6)는 서로 동일한 전압선(저전압선(LL))에 접속되어 있다. 따라서, 각 트랜지스터(Tr1, Tr3, Tr4, Tr6)의 소스 및 드레인 중 저전압선(L1)측의 단자는, 서로 동전위로 되어 있다.
트랜지스터(Tr7)는, 입력 단자(IN3)를 통하여 당해 트랜지스터(Tr7)의 게이트에 입력되는 전압(입력 전압 Vin3)에 응하여 트랜지스터(Tr5)의 단자(B)와 트랜지스터(Tr2)의 게이트와의 전기적인 접속을 유지/단절하도록 되어 있다. 트랜지스터(Tr7)의 게이트가 입력 단자(IN3)에 전기적으로 접속되어 있다. 트랜지스터(Tr7)의 소스 또는 드레인이 트랜지스터(Tr5)의 단자(B)에 전기적으로 접속되어 있고, 트랜지스터(Tr7)의 소스 및 드레인 중 단자(B)에 미접속의 단자가 트랜지스터(Tr2)의 게이트에 전기적으로 접속되어 있다.
저전압선(L1)이 본 발명의 「제 1 전압선」, 「제 3 전압선」, 「제 4 전압선」, 「제 6 전압선」의 한 구체예에 상당한다. 고전압선(L2)가 본 발명의 「제 2 전압선」의 한 구체예에 상당하고, 고전압선(L3)이 본 발명의 「제 5 전압선」의 한 구체예에 상당한다.
고전압선(L2, L3)은, 저전압선(L1)의 전압보다도 고전압(일정 전압)을 출력하는 전원(도시 생략)에 접속되어 있다. 고전압선(L2)의 전압은, 인버터 회로(1)의 구동시에 Vdd가 되어 있고, 고전압선(L3)의 전압은, 인버터 회로(1)의 구동시에 Vdd보다도 높은 전압으로 되어 있다. 또한, 고전압선(L3)의 전압은, 인버터 회로(1)의 구동시에 Vdd+Vth2보다도 높은 전압으로 되어 있는 것이 바람직하다. 저전압선(L1)은, 고전압선(L2, L3)의 전압보다도 저전압(일정 전압)을 출력하는 전원(도시 생략)에 접속되어 있고, 저전압선(L1)의 전압은, 인버터 회로(1)의 구동시에 전압(Vss)(<Vdd)으로 되어 있다.
용량 소자(C1, C2)는, 입력 단자(IN2)와 트랜지스터(Tr5)의 게이트 사이에 직렬로 삽입되어 있다. 용량 소자(C1)와 용량 소자(C2)와의 전기적인 접속점(A)이, 트랜지스터(Tr5)의 단자(B)(즉, 트랜지스터(Tr5)와 트랜지스터(Tr4)와의 접속점)에 전기적으로 접속되어 있다. 용량 소자(C1)는 트랜지스터(Tr5)의 게이트측에 삽입되어 있고, 용량 소자(C2)는 트랜지스터(Tr4)의 게이트측에 삽입되어 있다. 용량 소자(C2)의 용량은, 용량 소자(C1)의 용량보다도 크게 되어 있다. 용량 소자(C1, C2)의 각각의 용량은, 이하의 식(2)을 충족시키고 있는 것이 바람직하다. 용량 소자(C1, C2)가 식(2)을 충족시키면, 입력 전압(Vin2)이 하강한 때, 트랜지스터(Tr5)의 게이트-소스 사이 전압을 그 임계치 전압(Vth5) 이상으로 할 수 있고, 출력 전압(Vout)이 로우로부터 하이로 변이할 수 있다. 또한, 식(2)에서, Vdd2는, 고전압선(L3)의 전압이고, Vss는, 저전압선(L1)의 전압이다.
Cb(Vdd2-Vss)/(Ca+Cb)>Vth5 … (2)
그런데, 인버터 회로(5)의 전단(前段)은, 종래의 인버터 회로와의 관계에서는, 트랜지스터(Tr4, Tr5)와 입력 단자(IN2) 사이에, 제어 소자(10) 및 트랜지스터(Tr3)를 삽입한 것에 상당한다. 여기서, 제어 소자(10)는, 예를 들면, 도 68에 도시한 바와 같이, 입력 단자(IN2)에 전기적으로 접속된 제 1 단자(P1), 트랜지스터(T7)에 전기적으로 접속된 제 2 단자(P2), 및 트랜지스터(Tr5)의 게이트에 전기적으로 접속된 제 3 단자(P3)를 갖고 있다. 제어 소자(10)는, 또한, 예를 들면, 도 68에 도시한 바와 같이, 용량 소자(C1, C2)를 포함하여 구성되어 있다. 제어 소자(10)는, 예를 들면, 제 1 단자(P1)에 하강 전압이 입력되어 있을 때에 제 2 단자(P2)의 트랜전트를 제 3 단자(P3)의 트랜전트보다도 완만하게 하도록 되어 있다. 구체적으로는, 제어 소자(10)는, 예를 들면, 입력 단자(IN2)에 하강 전압이 입력되어 있을 때에 트랜지스터(Tr5)의 소스(트랜지스터(Tr7)측의 단자)의 트랜전트를 트랜지스터(Tr5)의 게이트의 트랜전트보다도 완만하게 하도록 되어 있다. 또한, 제어 소자(10)의 동작 설명은, 하기한 인버터 회로(5)의 동작 설명과 아울러서 행하는 것으로 한다.
[동작]
다음에, 도 69 내지 도 78을 참조하면서, 인버터 회로(5)의 동작의 한 예에 관해 설명한다. 도 69는, 인버터 회로(5)의 동작의 한 예를 도시하는 파형도이다. 도 70 내지 도 78은, 인버터 회로(5)의 일련의 동작의 한 예를 도시하는 회로도이다.
우선, 입력 전압(Vin1,Vin2)이 하이(Vdd)일 때, 트랜지스터(Tr1, Tr3, Tr4, Tr6)가 온 상태가 되어 있고, 트랜지스터(Tr2, Tr5)의 게이트 전압(Vg2, Vg5) 및 소스 전압(Vs2, Vs5)이 저전압선(L1)의 전압(=Vss)에 충전되어 있다(도 69, 도 70). 그 때문에, 트랜지스터(Tr2, Tr5)는 오프 상태가 되어 있고(게이트-소스 사이 전압(Vgs2, Vgs5)=0V로 오프 하는 경우), 전압(Vss)이 출력 전압(Vout)으로서 출력되고 있다. 이때, 용량 소자(C2)에는, Vdd-Vss라는 전압이 충전되어 있다. 또한, 트랜지스터(Tr5)의 소스 전압(Vs5)과 트랜지스터(Tr2)의 게이트 전압(Vg2)은 각각, 트랜지스터(Tr4, Tr6)에 의해 Vss로 되어 있기 때문에, 트랜지스터(Tr7)가 온 오프를 반복하여도 각 노드(node)의 전위에 변화는 없다.
다음에, 입력 전압(Vin1)이 하이(Vdd)가 되어 있고, 트랜지스터(Tr7)가 오프 하고 있을 때에, 입력 전압(Vin2)이 하이(Vdd)로부터 로우(Vss)로 변화(저하)한다(도 69, 도 71). 이에 의해, 트랜지스터(Tr3, Tr4)의 게이트 전압의 변화가 용량 소자(C2)를 통하여 트랜지스터(Tr5)의 소스(단자(B))에 전파되고, 트랜지스터(Tr5)의 소스 전압(Vs5)이 △V1'만큼 변화(저하)한다. 또한, 트랜지스터(Tr5)의 게이트 전압의 변화가 용량 소자(C1, C2)를 통하여 트랜지스터(Tr5)의 게이트에도 전파되고, 트랜지스터(Tr5)의 게이트 전압(Vg5)이 △V2'만큼 변화(저하)한다. 그러나, 이때, 트랜지스터(Tr3, Tr4)가 온 하고 있다. 그 때문에, 저전압선(L1)으로부터 트랜지스터(Tr5)의 소스(단자(B)) 및 트랜지스터(Tr5)의 게이트를 향하여 전류가 흐르기 때문에, 그 전류가 그들을 Vss로 충전하려고 한다.
여기서, 트랜지스터(Tr3, Tr4)의 게이트 전압은 Vdd로부터 Vss로 변화(저하)하여 가기 때문에, 트랜지스터(Tr3, Tr4)의 온 저항이 서서히 커지고, 트랜지스터(Tr5)의 소스(단자(B)) 및 게이트를 저전압선(L1)의 전압으로 충전하는데 필요로 하는 시간이 길어진다.
또한, 트랜지스터(Tr5)의 소스(단자(B)) 및 게이트에서 본 전용량을 비교하면, 트랜지스터(Tr5)의 소스(단자(B))에는 용량 소자(C1, C2)가 병렬 접속되고, 트랜지스터(Tr5)의 게이트에는 용량 소자(C1, C2)가 직렬 접속되어 있다. 이 때문에, 트랜지스터(Tr5)의 소스(단자(B))의 쪽이, 트랜지스터(Tr5)의 게이트보다도, 트랜전트가 늦어진다. 그 결과, 트랜지스터(Tr5)의 소스(단자(B))를 저전압선(L1)의 전압으로 충전하는데 필요로 하는 시간의 쪽이 트랜지스터(Tr5)의 게이트를 저전압선(L1)의 전압으로 충전하는데 필요로 하는 시간보다도 길어진다.
또한, 입력 전압(Vin2)이 Vss+Vth3 이상으로 되어 있고, 또한, Vss+Vth4 이상으로 되어 있는 경우는, 트랜지스터(Tr3, Tr4)는 선형 영역에서 동작한다. 또한, Vth3은 트랜지스터(Tr3)의 임계치 전압이고, Vth4는 트랜지스터(Tr4)의 임계치 전압이다. 한편, 입력 전압(Vin2)이 Vss+Vth3 미만으로 되어 있고, 또한, Vss+Vth4 미만으로 되어 있는 경우는, 트랜지스터(Tr3, Tr4)는 포화 영역에서 동작한다. 따라서, 트랜지스터(Tr5)의 소스(단자(B)) 및 게이트에는, 도 71에 도시한 바와 같은 전류가 흐르지만, 트랜지스터(Tr3, Tr4)는, 각각의 점을 전압(Vss)으로 충전할 수가 없다.
최종적으로, 입력 전압(Vin2)이 Vdd로부터 Vss가 된 때, 트랜지스터(Tr5)의 게이트-소스 사이 전압(Vgs5)는 △V1-△V2가 된다(도 69, 도 72). 이때, 트랜지스터(Tr5)의 게이트-소스 사이 전압(Vgs5)이 트랜지스터(Tr5)의 임계치 전압(Vth5)보다도 커진 시점에서, 트랜지스터(Tr5)가 온 하고, 고전압선(L3)으로부터 전류가 흐르기 시작한다.
트랜지스터(Tr5)가 온 하고 있을 때는, 트랜지스터(Tr5)의 소스 전압(Vs5)은, 트랜지스터(Tr4)에 더하여, 트랜지스터(Tr5)에 의해서도 상승한다. 또한, 트랜지스터(Tr5)의 게이트-소스 사이에는 용량 소자(C1)가 접속되어 있기 때문에, 부트스트랩이 생겨, 트랜지스터(Tr5)의 게이트 전압(Vg5)도, 트랜지스터(Tr5)의 소스 전압(Vs5)의 상승에 연동하여 상승한다. 그 후, 트랜지스터(Tr5)의 소스 전압(Vs5) 및 게이트 전압(Vg5)이 Vss-Vth3 이상이 되고, 또한, Vss-Vth4 이상이 된 시점에서, 트랜지스터(Tr3, Tr4)가 오프 하고, 트랜지스터(Tr5)의 소스 전압(Vs5) 및 게이트 전압(Vs5)이 트랜지스터(Tr5)만에 의해 상승한다.
일정 시간 경과 후, 트랜지스터(Tr5)의 소스 전압(Vs5)이 Vdd2로 된 단계에서, 입력 전압(Vin2)이 하이(Vdd)나 로우(Vss)로 변화(저하)한다(도 69, 도 73). 이때, 트랜지스터(Tr7)는 오프 하고 있기 때문에, 트랜지스터(Tr2)의 게이트 전압(Vg2)은 Vss인 채가 되고, 출력 전압(Vout)은 여전히 Vss인 채이다.
다음에, 트랜지스터(Tr7)가 온 한다(도 74). 이때, 입력 전압(Vin1,Vin2)은 함께 로우(Vss)가 되어 있고, 트랜지스터(Tr1, Tr3, Tr4, Tr6)는 오프 하고 있기 때문에, 트랜지스터(Tr5)의 소스(단자(B))와 트랜지스터(Tr2)의 게이트로 용량 결합이 일어난다. 여기서, 트랜지스터(Tr5)의 소스(단자(B))에는 용량 소자(C1, C2)가 병렬 접속되어 있기 때문에, 그 용량치는 크다. 한편, 트랜지스터(Tr2)의 게이트에는 트랜지스터의 기생 용량이 접속되어 있을 뿐이다. 그 때문에, 용량 결합에 의해 트랜지스터(Tr2)의 게이트 전압은 Vss로부터 크게 상승하고, 트랜지스터(Tr5)의 소스 전압은 Vdd2로부터 감소한다. 그 결과, 트랜지스터(Tr2)가 온 함과 함께, 트랜지스터(Tr2)의 게이트-소스 사이 전압이 커지고, 출력 전압(Vout)이 Vss로부터 Vdd로 변화한다. 또한, 트랜지스터(Tr7)가 온 하고 있는 사이는, 트랜지스터(Tr5)에 의해 트랜지스터(Tr2)의 게이트 전압도 증가를 계속한다.
일정 시간 경과 후, 트랜지스터(Tr7)가 오프 하고, 트랜지스터(Tr5)의 소스(단자(B))와 트랜지스터(Tr2)의 게이트는 전기적으로 분리된다(도 75). 그 결과, 트랜지스터(Tr2)의 게이트 전압은 Vx인 채로 변화하지 않지만, 트랜지스터(Tr5)의 소스 전압은 상승하고, 재차 Vdd2가 된다. 그 후, 트랜지스터(Tr7)가 재차 온 하면, 용량 결합에 의해 트랜지스터(Tr2)의 게이트 전압이 상승한다. 잠시의 동안, 이것을 반복함으로써, 최종적으로 트랜지스터(Tr2)의 게이트 전압과 트랜지스터(Tr5)의 소스 전압이 서로 동일한 전압(Vdd2)이 된다.
그 후, 입력 전압(Vin1,Vin2)이 로우(Vss)로부터 하이(Vdd)로 변화(상승)한다(도 69). 그러면, 트랜지스터(Tr1, Tr3, Tr4, Tr6)가 온 하고, 각 노드(node)가 Vss로 충전된다. 최종적으로, 트랜지스터(Tr2, Tr5)가 오프 상태가 되고, 출력 전압(Vout)에는 Vss가 출력된다.
이상과 같이 하여, 본 실시의 형태의 인버터 회로(5)에서는, 입력 단자(IN1)에 입력된 펄스 신호의 신호 파형(예를 들면 도 69(A))을 거의 반전시킨 펄스 신호(예를 들면 도 69(D))가 출력 단자(OUT)로부터 출력된다.
[효과]
본 실시의 형태의 인버터 회로(5)에서는, 트랜지스터(Tr1,Tr2)가 동시에 온 하거나, 트랜지스터(Tr4, Tr5)가 동시에 온 하거나 하고 있는 기간이 거의 없도록 하였다. 이에 의해, 트랜지스터(Tr1,Tr2) 및 트랜지스터(Tr4, Tr5)를 통하여, 고전압선(L2, L3)과 저전압선(L1) 사이를 흐르는 전류(관통 전류)는 거의 존재하지 않기 때문에, 소비 전력을 억제할 수 있다. 또한, 트랜지스터(Tr1, Tr3, Tr4, Tr6)의 각각의 게이트 전압이 하이(Vdd)로부터 로우(Vss)로 변이(저하)한 때에 출력 전압(Vout)이 고전압선(L2)측의 전압으로 되고, 트랜지스터(Tr1, Tr3, Tr4, Tr6)의 각각의 게이트 전압이 로우(Vss)로부터 하이(Vdd)로 변이(상승)한 때에 출력 전압(Vout)이 저전압선(L1)측의 전압으로 되도록 하였다. 이에 의해, 출력 전압(Vout)의 편차를 없앨 수 있다. 그 결과, 예를 들면, 화소 회로 내의 구동 트랜지스터의 임계치 보정이나 이동도 보정의, 화소 회로마다의 편차를 저감할 수 있고, 나아가서는 화소마다의 휘도의 편차를 저감할 수 있다.
또한, 본 실시의 형태의 인버터 회로(5)에서는, 트랜지스터(Tr1,Tr6)의 게이트에 입력하는 전압(입력 전압(Vin1))보다도 위상이 빠른 전압(입력 전압(Vin2))을 이용하여, 트랜지스터(Tr5)의 소스 전압을 미리 높은 전압(Vdd2)으로 하여 두고, 트랜지스터(Tr7)를 통한 용량 결합에 의해 트랜지스터(Tr2)의 게이트 전압을 단숨에 상승시킴으로써, 트랜지스터(Tr2)의 게이트 전압의 트랜전트를 빠르게 하고 있다. 이에 의해, 인버터 회로(5)의 고속화가 가능해진다.
<상기 제 7의 실시의 형태의 변형예>
상기 실시의 형태의 인버터 회로(5)에 있어서, 예를 들면, 도 76에 도시한 바와 같이, 트랜지스터(Tr2)의 게이트와, 트랜지스터(Tr2)의 소스 사이(출력 단자(OUT)측의 단자) 사이에, 용량 소자(C3)가 마련되어 있어도 좋다. 이와 같이 한 경우에는, 트랜지스터(Tr5)에 접속하고 있던 고전압선(L3)을, 고전압선(L2)으로 대치하는 것이 가능해진다. 즉, 용량 소자(C3)를 마련함에 의해, 트랜지스터(Tr2, Tr5)를 서로 동일한 전압선(고전압선(L2))에 접속하는 것이 가능해진다. 이때, 각 트랜지스터(Tr2, Tr5)의 소스 및 드레인 중 고전압선(L2)측의 단자는, 서로 동전위가 된다.
다음에, 도 76에 기재된 인버터 회로(5)의 동작에 관해 설명한다. 또한, 도 76에 기재된 인버터 회로(5)의 동작은 도 68에 기재된 인버터 회로(5)의 동작과 크게는 변하지 않기 때문에, 이하에서는, 도 68에 기재된 인버터 회로(5)의 동작과 다른 부분에 관해 설명한다.
입력 전압(Vin1)이 하이로부터 로우로 변화한 후에 트랜지스터(Tr7)를 온 함으로써, 트랜지스터(Tr2)의 게이트와 트랜지스터(Tr5)의 소스(단자(B)) 사이에 용량 결합이 발생하고, 트랜지스터(Tr2)의 게이트 전압이 Vx가 된다. 이때, 트랜지스터(Tr2)의 게이트-소스 사이 전압은 용량 소자(C3)에 보존되고, 그 값이 트랜지스터(Tr2)의 임계치 전압(Vth2)보다도 크면, 도 77에 도시한 바와 같이 전류가 흐르고, 출력 전압(Vout)은 증가를 시작한다. 트랜지스터(Tr2)의 게이트-소스 사이에는 전술한 바와 같이 용량 소자(C3)가 접속되어 있고, 출력 전압(Vout)의 증가에 의해 트랜지스터(Tr2)의 게이트 전압도 증가를 시작한다. 여기서, 온 상태의 트랜지스터(Tr7)의 게이트에 주어지는 전압이 Vdd로 되어 있다. 그 때문에, 트랜지스터(Tr2)의 게이트 전압, 트랜지스터(Tr5)의 소스 전압이 Vdd-Vth7보다도 커진 경우, 트랜지스터(Tr7)는 자동적으로 오프 하고, 트랜지스터(Tr2)의 게이트 및 소스의 전압은 증가를 계속하고, 최종적으로 출력 전압(Vout)으로서 Vdd가 출력된다(도 78).
본 변형예에서는, 상기 제 7의 실시의 형태와 마찬가지로 입력 단자(IN1)에 Vdd가 인가된 때에 출력 전압(Vout)으로서 Vss가 출력되고, 입력 단자(IN1)에 Vss가 인가된 때에 출력 전압(Vout)으로서 Vdd가 출력된다. 또한, 고전압선(L2)으로부터 저전압선(L1)에 흐르는 관통 전류를 없앨 수 있고, 인버터 회로(5)의 저소비 전력화를 실현할 수 있다. 또한, 본 변형예에서는, 인버터 회로(5)에 입력되는 전압은 적어도 Vdd와 Vss의 2종만이면 좋기 때문에, 입력 전압(Vin1,Vin2)보다도 고전압의 전원이 필요하게 되지 않고, 협액자화, 고수율화가 가능하다.
또한, 본 변형예에서는, 입력 전압(Vin1)보다도 위상이 빠른 입력 전압(Vin2)을 이용하여, 트랜지스터(Tr5)의 소스 전압을 미리 고전압으로 하여 두고, 트랜지스터(Tr7)를 통한 용량 결합에 의해 트랜지스터(Tr2)의 게이트 전압을 상승시킴으로써 트랜지스터(Tr2)의 게이트 전압의 트랜전트를 빠르게 할 수 있다. 그 결과, 인버터 회로(5)의 고속화가 가능해진다. 또한, 입력 전위(Vin1,Vin2)의 무디어짐에 의해 출력 전압(Vout)의 온(on)시간이 변화하지 않기 때문에, 화소 회로의 기록 트랜지스터의 제어 라인(WS 라인)의 구동 회로에 이용한 경우에, 입력 전압(Vin1,Vin2)의 무디어짐에 의해 트랜지스터(Tr1)의 온 시간은 변화하지 않기 때문에, 기록 트랜지스터에 정상적으로 신호 전압을 기록할 수 있다.
<적용예>
도 79는, 상기 각 실시의 형태 및 그들의 변형예에 관한 인버터 회로(1, 2, 4)의 적용예의 한 예인 표시 장치(100)의 전체 구성의 한 예를 도시한 것이다. 이 표시 장치(100)는, 예를 들면, 표시 패널(110)(표시부)과, 구동 회로(120)(구동부)를 구비하고 있다.
(표시 패널(110))
표시 패널(110)은, 발광색의 서로 다른 3종류의 유기 EL 소자(111R, 111G, 111B)가 2차원 배치된 표시 영역(110A)을 갖고 있다. 표시 영역(110A)이란, 유기 EL 자(111R, 111G, 111B)로부터 발하여지는 광을 이용하여 영상을 표시하는 영역이다. 유기 EL 소자(111R)는 적색광을 발하는 유기 EL 소자이고, 유기 EL 소자(111G)는 녹색광을 발하는 유기 EL 소자이고, 유기 EL 소자(111B)는 청색광을 발하는 유기 EL 소자이다. 또한, 이하에서는, 유기 EL 소자(111R, 111G, 111B)의 총칭으로서 유기 EL 소자(111)을 적절히, 이용하는 것으로 한다.
(표시 영역(110A))
도 80은, 표시 영역(10A) 내의 회로 구성의 한 예를, 후술하는 기록선 구동 회로(124)의 한 예와 함께 도시한 것이다. 표시 영역(110A) 내에는, 복수의 화소 회로(112)가 개개의 유기 EL 소자(111)와 쌍이 되어 2차원 배치되어 있다. 또한, 본 적용예에서는, 한 쌍의 유기 EL 소자(111) 및 화소 회로(112)가 하나의 화소(113)를 구성하고 있다. 보다 상세하게는, 도 79에 도시한 바와 같이, 한 쌍의 유기 EL 소자(111R) 및 화소 회로(112)가 하나의 적색용의 화소(113R)를 구성하고, 한 쌍의 유기 EL 소자(111G) 및 화소 회로(112)가 하나의 녹색용의 화소(113G)를 구성하고, 한 쌍의 유기 EL 소자(111B) 및 화소 회로(112)가 하나의 청색용의 화소(113B)를 구성하고 있다. 또한, 서로 이웃하는 3개의 화소(113R,113G,113B)가 하나의 표시 화소(114)를 구성하고 있다.
각 화소 회로(112)는, 예를 들면, 유기 EL 소자(111)에 흐르는 전류를 제어하는 구동 트랜지스터(Tr100)와, 신호선(DTL)의 전압을 구동 트랜지스터(Tr100)에 기록하는 기록 트랜지스터(Tr200)와, 보존 용량(Cs)에 의해 구성된 것이고, 2Tr1C의 회로 구성으로 되어 있다. 구동 트랜지스터(Tr100) 및 기록 트랜지스터(Tr200)는, 예를 들면, n채널 MOS형의 박막 트랜지스터(TFT)에 의해 형성되어 있다. 구동 트랜지스터(Tr100) 또는 기록 트랜지스터(Tr200)는, 예를 들면, p채널 MOS형의 TFT라도 좋다.
표시 영역(110A)에 있어서, 복수의 기록선(WSL)(주사선)이 행형상으로 배치되고, 복수의 신호선(DTL)이 열형상으로 배치되어 있다. 표시 영역(110A)에는, 또한, 복수의 전원선(PSL)(전원 전압이 공급되는 부재)이 기록선(WSL)에 따라 행형상으로 배치되어 있다. 각 신호선(DTL)과 각 기록선(WSL)과의 교차점 부근에는, 유기 EL 소자(111)가 하나씩 마련되어 있다. 각 신호선(DTL)은, 후술하는 신호선 구동 회로(123)의 출력단(도시 생략)과, 기록 트랜지스터(Tr200)의 드레인 전극 및 소스 전극의 어느 한쪽(도시 생략)에 접속되어 있다. 각 기록선(WSL)은, 후술하는 기록선 구동 회로(124)의 출력단(도시 생략)과, 기록 트랜지스터(Tr200)의 게이트 전극(도시 생략)에 접속되어 있다. 각 전원선(PSL)은, 후술하는 전원선 구동 회로(125)의 출력단(도시 생략)과, 구동 트랜지스터(Tr100)의 드레인 전극 및 소스 전극의 어느 한쪽(도시 생략)에 접속되어 있다. 기록 트랜지스터(Tr200)의 드레인 전극 및 소스 전극중 신호선(DTL)에 미접속의 쪽(도시 생략)은, 구동 트랜지스터(Tr100)의 게이트 전극(도시 생략)과, 보존 용량(Cs)의 일단에 접속되어 있다. 구동 트랜지스터(Tr100)의 드레인 전극 및 소스 전극중 전원선(PSL)에 미접속의 쪽(도시 생략)과 보존 용량(Cs)의 타단이, 유기 EL 소자(111)의 애노드 전극(도시 생략)에 접속되어 있다. 유기 EL 소자(111)의 캐소드 전극(도시 생략)은, 예를 들면, 그라운드선(GND)에 접속되어 있다.
(구동 회로(120))
다음에, 구동 회로(120) 내의 각 회로에 관해, 도 79, 도 80을 참조하여 설명한다. 구동 회로(120)는, 타이밍 생성 회로(121), 영상 신호 처리 회로(122), 신호선 구동 회로(123), 기록선 구동 회로(124), 및 전원선 구동 회로(125)를 갖고 있다.
타이밍 생성 회로(121)는, 영상 신호 처리 회로(122), 신호선 구동 회로(123), 기록선 구동 회로(124), 및 전원선 구동 회로(125)가 연동하여 동작하도록 제어하는 것이다. 타이밍 생성 회로(121)는, 예를 들면, 외부로부터 입력된 동기 신호(120B)에 응하여(동기하여), 상술한 각 회로에 대해 제어 신호(121A)를 출력하도록 되어 있다.
영상 신호 처리 회로(122)는, 외부로부터 입력된 영상 신호(120A)에 대해 소정의 보정을 행함과 함께, 보정한 후의 영상 신호(122A)를 신호선 구동 회로(123)에 출력하도록 되어 있다. 소정의 보정으로서는, 예를 들면, 감마 보정이나, 오버드라이브 보정 등을 들 수 있다.
신호선 구동 회로(123)는, 제어 신호(121A)의 입력에 응하여(동기하여), 영상 신호 처리 회로(122)로부터 입력된 영상 신호(122A)(신호 전압(Vsig))를 각 신호선(DTL)에 인가하여, 선택 대상의 화소(113)에 기록하는 것이다. 또한, 기록이란, 구동 트랜지스터(Tr1)의 게이트에 소정의 전압을 인가하는 것을 가리키고 있다.
신호선 구동 회로(123)는, 예를 들면 시프트 레지스터(도시 생략)를 포함하여 구성되어 있고, 화소(113)의 각 열에 대응하여, 1단마다 버퍼 회로(도시 생략)를 구비하고 있다. 이 신호선 구동 회로(123)는, 제어 신호(121A)의 입력에 응하여(동기하여), 각 신호선(DTL)에 대해, 2종류의 전압(Vofs, Vsig)을 출력 가능하게 되어 있다. 구체적으로는, 신호선 구동 회로(123)는, 각 화소(113)에 접속된 신호선(DTL)을 통하여, 기록선 구동 회로(124)에 의해 선택된 화소(113)에 2종류의 전압(Vofs, Vsig)을 순번대로 공급하도록 되어 있다.
여기서, 오프셋 전압(Vofs)은, 신호 전압(Vsig)의 값에 의하지 않고 일정 전압치로 되어 있다. 또한, 신호 전압(Vsig)은, 영상 신호(122A)에 대응하는 전압치로 되어 있다. 신호 전압(Vsig)의 최소 전압은 오프셋 전압(Vofs)보다도 낮은 전압치로 되어 있고, 신호 전압(Vsig)의 최대 전압은 오프셋 전압(Vofs)보다도 높은 전압치로 되어 있다.
기록선 구동 회로(124)는, 예를 들면 시프트 레지스터(도시 생략)를 포함하여 구성되어 있고, 화소(113)의 각 행에 대응하여, 1단마다 버퍼 회로(5)를 구비하고 있다. 버퍼 회로(5)는, 상술한 인버터 회로(1, 2, 4)를 복수 포함하여 구성된 것이고, 입력단에 입력된 펄스 신호의 위상과 거의 동일 위상의 펄스 신호를 출력단부터 출력하는 것이다. 기록선 구동 회로(124)는, 제어 신호(121A)의 입력에 응하여(동기하여), 각 기록선(WSL)에 대해, 2종류의 전압(Vdd, Vss)을 출력 가능하게 되어 있다. 구체적으로는, 기록선 구동 회로(124)는, 각 화소(3)에 접속된 기록선(WSL)을 통하여, 구동 대상의 화소(113)에 2종류의 전압(Vdd, Vss)을 공급하고, 기록 트랜지스터(Tr200)를 제어하도록 되어 있다.
여기서, 전압(Vdd)은, 기록 트랜지스터(Tr200)의 온 전압 이상의 값으로 되어 있다. Vdd는, 후술하는 소광시나 임계치 보정시에, 기록선 구동 회로(124)로부터 출력되는 전압치이다. Vss는, 기록 트랜지스터(Tr200)의 온 전압보다도 낮은 값으로 되어 있고, 또한, Vdd보다도 낮은 값으로 되어 있다.
전원선 구동 회로(125)는, 예를 들면 시프트 레지스터(도시 생략)를 포함하여 구성되어 있고, 예를 들면, 화소(113)의 각 행에 대응하여, 1단마다 버퍼 회로(도시 생략)를 구비하고 있다. 이 전원선 구동 회로(125)는, 제어 신호(121A)의 입력에 응하여(동기하여), 2종류의 전압(VccH, VccL)을 출력 가능하게 되어 있다. 구체적으로는, 전원선 구동 회로(125)는, 각 화소(113)에 접속된 전원선(PSL)을 통하여, 구동 대상의 화소(113)에 2종류의 전압(VccH, VccL)을 공급하고, 유기 EL 소자(111)의 발광 및 소광을 제어하도록 되어 있다.
여기서, 전압(VccL)은, 유기 EL 소자(111)의 임계치 전압(Vel)과, 유기 EL 소자(111)의 캐소드의 전압(Vca)을 서로 더한 전압(Vel+Vca)보다도 낮은 전압치이다. 또한, 전압(VccH)은, 전압(Vel+Vca) 이상의 전압치이다.
다음에, 본 적용예의 표시 장치(100)의 동작(소광부터 발광까지의 동작)의 한 예에 관해 설명한다. 본 적용예에서는, 구동 트랜지스터(Tr100)의 임계치 전압(Vth)이나 이동도(μ)가 경시 변화하거나 하여도, 그들의 영향을 받는 일 없이, 유기 EL 소자(111)의 발광 휘도를 일정하게 유지하도록 하기 위해, 임계치 전압(Vth)이나 이동도(μ)의 변동에 대한 보정 동작이 조립되어 있다.
도 81은, 화소 회로(112)에 인가되는 전압 파형의 한 예와, 구동 트랜지스터(Tr100)의 게이트 전압(Vg) 및 소스 전압(Vs)의 변화의 한 예를 도시한 것이다. 도 81(A)에는 신호선(DTL)에, 신호 전압(Vsig)과, 오프셋 전압(Vofs)이 인가되어 있는 양상이 도시되어 있다. 도 81(B)에는 기록선(WSL)에, 기록 트랜지스터(Tr200)를 온 하는 전압(Vdd)과, 기록 트랜지스터(Tr200)를 오프 하는 전압(Vss)이 인가되어 있는 양상이 도시되어 있다. 도 81(C)에는 전원선(PSL)에, 전압(VccH)과, 전압(VccL)이 인가되어 있는 양상이 도시되어 있다. 또한, 도 81(D), (E)에는, 전원선(PSL), 신호선(DTL) 및 기록선(WSL)에의 전압 인가에 응하여, 구동 트랜지스터(Tr100)의 게이트 전압(Vg) 및 소스 전압(Vs)이 시시각각 변화하고 있는 양상이 도시되어 있다.
(Vth 보정 준비 기간)
우선, Vth 보정의 준비를 행한다. 구체적으로는, 기록선(WSL)의 전압이 Voff로 되어 있고, 전원선(DSL)의 전압이 VccH로 되어 있을 때(즉 유기 EL 소자(111)가 발광하고 있을 때)에, 전원선 구동 회로(125)가 전원선(DSL)의 전압을 VccH로부터 VccL로 내린다(T1). 그러면, 소스 전압(Vs)이 VccL가 되고, 유기 EL 소자(111)가 소광한다. 그 후, 신호선(DTL)의 전압이 Vofs로 되어 있을 때에 기록선 구동 회로(124)가 기록선(WSL)의 전압을 Voff로부터 Von로 올리고, 구동 트랜지스터(Tr100)의 게이트를 Vofs로 한다.
(최초의 Vth 보정 기간)
다음에, Vth의 보정을 행한다. 구체적으로는, 기록 트랜지스터(Tr200)가 온 하고 있고, 신호선(DTL)의 전압이 Vofs로 되어 있는 동안에, 전원선 구동 회로(125)가 전원선(DSL)의 전압을 VccL로부터 VccH로 올린다(T2). 그러면, 구동 트랜지스터(Tr100)의 드레인-소스 사이에 전류(Ids)가 흐르고, 소스 전압(Vs)이 상승한다. 그 후, 신호선 구동 회로(123)이 신호선(DTL)의 전압을 Vofs로부터 Vsig로 전환하기 전에, 기록선 구동 회로(124)가 기록선(WSL)의 전압을 Von로부터 Voff로 내린다(T3). 그러면, 구동 트랜지스터(Tr100)의 게이트가 플로팅으로 되고, Vth의보정이 중지한다.
(최초의 Vth 보정 중지 기간)
Vth 보정이 중지하고 있는 기간중은, 예를 들면, 앞의 Vth 보정을 행한 행(화소)과는 다른 딴 행(화소)에서, 신호선(DTL)의 전압의 샘플링이 행하여진다. 또한, 이때, 앞의 Vth 보정을 행한 행(화소)에서, 소스 전압(Vs)이 Vofs-Vth보다도 낮기 때문에, Vth 보정 중지 기간중에도, 앞의 Vth 보정을 행한 행(화소)에서, 구동 트랜지스터(Tr100)의 드레인-소스 사이에 전류(Ids)가 흐르고, 소스 전압(Vs)이 상승하고, 보존 용량(Cs)을통한 커플링에 의해 게이트 전압(Vg)도 상승한다.
(2회째의 Vth 보정 기간)
다음에, Vth 보정을 재차 행한다. 구체적으로는, 신호선(DTL)의 전압이 Vofs로 되어 있고, Vth 보정이 가능하게 되어 있을 때에, 기록선 구동 회로(124)가 기록선(WSL)의 전압을 Voff로부터 Von로 올리고, 구동 트랜지스터(Tr100)의 게이트를 Vofs로 한다(T4). 이때, 소스 전압(Vs)이 Vofs-Vth보다도 낮은 경우(Vth 보정이 아직 완료하지 않은 경우)에는, 구동 트랜지스터(Tr100)가 컷오프하기까지(게이트-소스 사이 전압(Vgs)이 Vth가 될 때 까지), 구동 트랜지스터(Tr100)의 드레인-소스 사이에 전류(Ids)가 흐른다. 그 후, 신호선 구동 회로(123)이 신호선(DTL)의 전압을 Vofs로부터 Vsig로 전환하기 전에, 기록선 구동 회로(124)가 기록선(WSL)의 전압을 Von로부터 Voff로 내린다(T5). 그러면, 구동 트랜지스터(Tr100)의 게이트가 플로팅으로 되기 때문에, 게이트-소스 사이 전압(Vgs)을 신호선(DTL)의 전압의 크기에 관계없이 일정하게 유지할 수 있다.
또한, 이 Vth 보정 기간에서, 보존 용량(Cs)이 Vth로 충전되고, 게이트-소스 사이 전압(Vgs)이 Vth로 된 경우에는, 구동 회로(120)는, Vth 보정을 종료한다. 그러나, 게이트-소스 사이 전압(Vgs)이 Vth에 까지 도달하지 않은 경우에는, 구동 회로(120)는, 게이트-소스 사이 전압(Vgs)이 Vth에 도달할 때까지, Vth 보정과, Vth 보정 중지를 반복하여 실행한다.
(기록·μ 보정 기간)
Vth 보정 중지 기간이 종료된 후, 기록과 μ 보정을 행한다. 구체적으로는, 신호선(DTL)의 전압이 Vsig로 되어 있는 동안에, 기록선 구동 회로(124)가 기록선(WSL)의 전압을 Voff로부터 Von로 올리고(T6), 구동 트랜지스터(Tr1)의 게이트를 신호선(DTL)에 접속한다. 그러면, 구동 트랜지스터(Tr100)의 게이트 전압(Vg)이 신호선(DTL)의 전압(Vsig)으로 된다. 이때, 유기 EL 소자(111)의 애노드 전압은 이 단계에서는 아직 유기 EL 소자(111)의 임계치 전압(Vel)보다도 작고, 유기 EL 소자(111)은 컷오프하고 있다. 그 때문에, 전류(Ids)는 유기 EL 소자(111)의 소자 용량(도시 생략)에 흐르고, 소자 용량이 충전되기 때문에, 소스 전압(Vs)이 △Vy만큼 상승하고, 이윽고 게이트-소스 사이 전압(Vgs)이 Vsig+Vth-△Vy가 된다. 이와 같이 하여, 기록과 동시에 μ 보정이 행하여진다. 여기서, 구동 트랜지스터(Tr100)의 이동도(μ)가 클수록, △Vy도 커지기 때문에, 게이트-소스 사이 전압(Vgs)을 발광 전에 △Vy만큼 작게 함에 의해, 화소(113)마다의 이동도(μ)의 편차를 제거할 수 있다.
(발광 기간)
최후로, 기록선 구동 회로(124)가 기록선(WSL)의 전압을 Von로부터 Voff로 내린다(T7). 그러면, 구동 트랜지스터(Tr100)의 게이트가 플로팅으로 되고, 구동 트랜지스터(Tr100)의 드레인-소스 사이에 전류(Ids)가 흐르고, 소스 전압(Vs)이 상승한다. 그 결과, 유기 EL 소자(111)에 임계치 전압(Vel) 이상의 전압이 인가되고, 유기 EL 소자(111)가 소망하는 휘도로 발광한다.
본 적용예의 표시 장치(100)에서는, 상기한 바와 같이 하여, 각 화소(113)에서 화소 회로(112)가 온 오프 제어되고, 각 화소(113)의 유기 EL 소자(111)에 구동 전류가 주입됨에 의해, 정공과 전자가 재결합하여 발광이 일어나고, 그 광이 외부에 취출된다. 그 결과, 표시 패널(110)의 표시 영역(110A)에서 화상이 표시된다.
그런데, 본 적용예에서는, 예를 들면, 기록선 구동 회로(124) 내의 버퍼 회로(5)는, 상술한 인버터 회로(1, 2, 4)를 복수 포함하여 구성되어 있다. 이에 의해, 버퍼 회로(5) 내를 흐르는 관통 전류는 거의 존재하지 않기 때문에, 버퍼 회로(5)의 소비 전력을 억제할 수 있다. 또한, 버퍼 회로(5)의 출력 전압의 편차가 적기 때문에, 화소 회로(112) 내의 구동 트랜지스터(Tr100)의 임계치 보정이나 이동도 보정의, 화소 회로(112)마다의 편차를 저감할 수 있고, 나아가서는 화소(113)마다의 휘도의 편차를 저감할 수 있다.
이상, 실시의 형태, 변형예 및 적용예를 들어 본 발명을 설명하였지만, 본 발명은 실시의 형태 등으로 한정되는 것이 아니고, 여러가지 변형이 가능하다.
예를 들면, 상기 각 실시의 형태 및 그들의 변형예에서는, 고전압측의 전압선 및 저전압측의 전압선이 각각 1개씩 마련되어 있지만, 예를 들면, 고전압측의 복수의 트랜지스터중 적어도 하나와 접속된 전압선이, 다른 고전압측의 트랜지스터에 접속된 전압선과 비공유로 되어 있어도 좋다. 마찬가지로, 예를 들면, 저전압측의 복수의 트랜지스터중 적어도 하나와 접속된 전압선이, 다른 저전압측의 트랜지스터에 접속된 전압선과 비공유로 되어 있어도 좋다.
또한, 예를 들면, 상기 적용예에서는, 상기 각 실시의 형태에 관한 인버터 회로(1, 2, 4)가 기록선 구동 회로(124)의 출력단에 이용되고 있지만, 기록선 구동 회로(124)의 출력단 대신에, 전원선 구동 회로(125)의 출력단에 이용되고 있어도 좋고, 기록선 구동 회로(124)의 출력단과 함께, 전원선 구동 회로(125)의 출력단에 이용되고 있어도 좋다.
본 발명은 2010년 3월 30일자로 일본특허청에 특허출원된 일본특허원 제2010-079295호와, 2010년 3월 30일자로 일본특허청에 특허출원된 일본특허원 제2010-079461호와, 2010년 3월 31일자로 일본특허청에 특허출원된 일본특허원 제2010-083268호, 및 2011년 3월 4일자로 일본특허청에 특허출원된 일본특허원 제2011-048378호를 우선권으로 주장한다.
당업자라면, 하기의 특허청구범위 또는 그 등가의 범위 내에서, 설계상의 필요 또는 다른 요인에 따라, 상기 실시 형태에 대한 여러 가지 수정예, 조합예, 부분 조합예, 및 변경예를 실시할 수 있을 것이다.
1, 2, 4, 200, 300, 400, 500, 600 : 인버터 회로
3 : 지연 소자
5 : 버퍼 회로
10 : 제어 소자
100 : 표시 장치
110 : 표시 패널
110A : 표시 영역
111, 111R, 111G, 111B : 유기 EL 소자
112 : 화소 회로
113, 113R, 113G, 113B : 화소
114 : 표시 화소
120 : 구동 회로
120A, 122A : 영상 신호
120B : 동기 신호
121 : 타이밍 생성 회로
121A : 제어 신호
122 : 영상 신호 처리 회로
123 : 신호선 구동 회로
124 : 기록선 구동 회로
125 : 전원선 구동 회로

Claims (20)

  1. 서로 동일 도전형의 채널을 갖는 제 1 트랜지스터, 제 2 트랜지스터 및 제 3 트랜지스터와,
    제 1 용량 소자 및 제 2 용량 소자와,
    입력 단자 및 출력 단자를 구비하고,
    상기 제 1 트랜지스터는, 상기 입력 단자의 전압과 제 1 전압선의 전압 사이의 전위차 또는 그에 대응하는 전위차에 응하여 상기 출력 단자와 상기 제 1 전압선과의 전기적인 접속을 유지/단절하도록 되어 있고,
    상기 제 2 트랜지스터는, 상기 제 2 트랜지스터의 게이트 전압과 상기 출력 단자의 전압 사이의 전위차 또는 그에 대응하는 전위차에 응하여 제 2 전압선과 상기 출력 단자와의 전기적인 접속을 유지/단절하도록 되어 있고,
    상기 제 3 트랜지스터는, 상기 입력 단자의 전압과 제 3 전압선의 전압 사이의 전위차 또는 그에 대응하는 전위차에 응하여 상기 제 2 트랜지스터의 게이트와 상기 제 3 전압선과의 전기적인 접속을 유지/단절하도록 되어 있고,
    상기 제 1 용량 소자 및 상기 제 2 용량 소자는, 상기 입력 단자와 상기 제 2 트랜지스터의 게이트 사이에 직렬로 삽입되어 있고,
    상기 제 1 용량 소자와 상기 제 2 용량 소자와의 전기적인 접속점이, 상기 출력 단자에 전기적으로 접속되어 있는 것을 특징으로 하는 인버터 회로.
  2. 서로 동일 도전형의 채널을 갖는 제 1 트랜지스터, 제 2 트랜지스터 및 제 3 트랜지스터와,
    제 1 용량 소자 및 제 2 용량 소자와,
    입력 단자 및 출력 단자를 구비하고,
    상기 제 1 트랜지스터의 게이트는 상기 입력 단자에 전기적으로 접속되고, 상기 제 1 트랜지스터의 드레인 및 소스 중 어느 하나는 제 1 전압선에 전기적으로 접속되고, 상기 제 1 트랜지스터의 드레인 및 소스 중 나머지 하나는 상기 출력 단자에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 드레인 및 소스 중 어느 하나는 제 2 전압선에 전기적으로 접속되고, 상기 제 2 트랜지스터의 드레인 및 소스 중 나머지 하나는 상기 출력 단자에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 게이트는 상기 입력 단자에 전기적으로 접속되고, 상기 제 3 트랜지스터의 드레인 및 소스 중 어느 하나는 제 3 전압선에 전기적으로 접속되고, 상기 제 3 트랜지스터의 드레인 및 소스 중 나머지 하나는 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 1 용량 소자 및 상기 제 2 용량 소자는, 상기 입력 단자와 상기 제 2 트랜지스터의 게이트 사이에 직렬로 삽입되어 있고,
    상기 제 1 용량 소자와 상기 제 2 용량 소자와의 전기적인 접속점이, 상기 출력 단자에 전기적으로 접속되어 있는 것을 특징으로 하는 인버터 회로.
  3. 제 1항에 있어서,
    상기 제 2 용량 소자는, 상기 제 1 트랜지스터의 게이트측에 삽입되어 있고,
    상기 제 2 용량 소자의 용량은, 상기 제 1 용량 소자의 용량보다도 크게 되어 있는 것을 특징으로 하는 인버터 회로.
  4. 제 3항에 있어서,
    상기 제 1 용량 소자 및 상기 제 2 용량 소자의 각각의 용량은, 이하의 식,
    C2(Vdd-Vss)/(C1+C2)>Vth2
    (여기서, C1는 상기 제 1 용량 소자의 용량이고, C2는 상기 제 2 용량 소자의 용량이고, Vdd는 상기 제 2 전압선의 전압이고, Vss는 상기 제 1 전압선의 전압이고, Vth2는 상기 제 2 트랜지스터의 임계치 전압이다)
    을 충족시키는 것을 특징으로 하는 인버터 회로.
  5. 제 2항에 있어서,
    상기 제 1 전압선 및 상기 제 3 전압선은, 서로 동전위로 되어 있는 것을 특징으로 하는 인버터 회로.
  6. 제 5항에 있어서,
    상기 제 2 전압선은, 상기 제 1 전압선 및 상기 제 3 전압선의 전압보다도 고전압을 출력하는 전원에 접속되어 있는 것을 특징으로 하는 인버터 회로.
  7. 제 2항에 있어서,
    상기 입력 단자에 입력된 신호 전압의 파형을 무디게 한 전압을 상기 제 3 트랜지스터의 게이트에 입력하는 지연 소자를 더 구비하는 것을 특징으로 하는 인버터 회로.
  8. 서로 동일 도전형의 채널을 갖는 제 1 트랜지스터, 제 2 트랜지스터 및 제 3 트랜지스터와,
    입력 단자 및 출력 단자와,
    상기 입력 단자에 전기적으로 접속된 제 1 단자, 상기 출력 단자에 전기적으로 접속된 제 2 단자, 및 상기 제 2 트랜지스터의 게이트에 전기적으로 접속된 제 3 단자를 가지며, 상기 제 1 단자에 하강 전압 또는 상승 전압이 입력되어 있을 때에 상기 제 2 단자의 트랜전트를 상기 제 3 단자의 트랜전트보다도 완만하게 하는 제어 소자를 구비하고,
    상기 제 1 트랜지스터는, 상기 입력 단자의 전압과 제 1 전압선의 전압 사이의 전위차 또는 그에 대응하는 전위차에 응하여 상기 출력 단자와 상기 제 1 전압선과의 전기적인 접속을 유지/단절하도록 되어 있고,
    상기 제 2 트랜지스터는, 상기 제 2 트랜지스터의 게이트 전압과 상기 출력 단자의 전압 사이의 전위차 또는 그에 대응하는 전위차에 응하여 제 2 전압선과 상기 출력 단자와의 전기적인 접속을 유지/단절하도록 되어 있고,
    상기 제 3 트랜지스터는, 상기 입력 단자의 전압과 제 3 전압선의 전압 사이의 전위차 또는 그에 대응하는 전위차에 응하여 상기 제 2 트랜지스터의 게이트와 상기 제 3 전압선과의 전기적인 접속을 유지/단절하도록 되어 있는 것을 특징으로 하는 인버터 회로.
  9. 서로 동일 도전형의 채널을 갖는 제 1 트랜지스터, 제 2 트랜지스터 및 제 3 트랜지스터와,
    입력 단자 및 출력 단자와,
    상기 입력 단자에 전기적으로 접속된 제 1 단자, 상기 출력 단자에 전기적으로 접속된 제 2 단자, 및 상기 제 2 트랜지스터의 게이트에 전기적으로 접속된 제 3 단자를 가지며, 상기 제 1 단자에 하강 전압 또는 상승 전압이 입력되어 있을 때에 상기 제 2 단자의 트랜전트를 상기 제 3 단자의 트랜전트보다도 완만하게 하는 제어 소자를 구비하고,
    상기 제 1 트랜지스터의 게이트는 상기 입력 단자에 전기적으로 접속되고, 상기 제 1 트랜지스터의 드레인 및 소스 중 어느 하나는 제 1 전압선에 전기적으로 접속되고, 상기 제 1 트랜지스터의 드레인 및 소스 중 나머지 하나는 상기 출력 단자에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 드레인 및 소스 중 어느 하나는 제 2 전압선에 전기적으로 접속되고, 상기 제 2 트랜지스터의 드레인 및 소스 중 나머지 하나는 상기 출력 단자에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 게이트는 상기 입력 단자에 전기적으로 접속되고, 상기 제 3 트랜지스터의 드레인 및 소스 중 어느 하나는 제 3 전압선에 전기적으로 접속되고, 상기 제 3 트랜지스터의 드레인 및 소스 중 나머지 하나는 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되어 있는 것을 특징으로 하는 인버터 회로.
  10. 행형상으로 배치된 복수의 주사선과, 열형상으로 배치된 복수의 신호선과, 행렬형상으로 배치된 복수의 화소를 포함하는 표시부와,
    각 화소를 구동하는 구동부를 구비하고,
    상기 구동부는, 상기 주사선마다 마련된 복수의 인버터 회로를 가지며,
    상기 인버터 회로는,
    서로 동일 도전형의 채널을 갖는 제 1 트랜지스터, 제 2 트랜지스터 및 제 3 트랜지스터와,
    제 1 용량 소자 및 제 2 용량 소자와,
    입력 단자 및 출력 단자를 가지며,
    상기 제 1 트랜지스터의 게이트는 상기 입력 단자에 전기적으로 접속되고, 상기 제 1 트랜지스터의 드레인 및 소스 중 어느 하나는 제 1 전압선에 전기적으로 접속되고, 상기 제 1 트랜지스터의 드레인 및 소스 중 나머지 하나는 상기 출력 단자에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 드레인 및 소스 중 어느 하나는 제 2 전압선에 전기적으로 접속되고, 상기 제 2 트랜지스터의 드레인 및 소스 중 나머지 하나는 상기 출력 단자에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 게이트는 상기 입력 단자에 전기적으로 접속되고, 상기 제 3 트랜지스터의 드레인 및 소스 중 어느 하나는 제 3 전압선에 전기적으로 접속되고, 상기 제 3 트랜지스터의 드레인 및 소스 중 나머지 하나는 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 1 용량 소자 및 상기 제 2 용량 소자는, 상기 입력 단자와 상기 제 2 트랜지스터의 게이트 사이에 직렬로 삽입되어 있고,
    상기 제 1 용량 소자와 상기 제 2 용량 소자와의 전기적인 접속점이, 상기 출력 단자에 전기적으로 접속되어 있는 것을 특징으로 하는 표시 장치.
  11. 서로 동일 도전형의 채널을 갖는 제 1 트랜지스터 및 제 2 트랜지스터, 및
    제 1 용량 소자 및 제 2 용량 소자를 포함하고,
    상기 제 1 트랜지스터와 상기 제 2 트랜지스터는 제 1 전압선과 제 2 전압선 사이에 직렬로 접속되고,
    상기 제 1 용량 소자와 제 2 용량 소자는 상기 제 1 트랜지스터의 게이트와 상기 제 2 트랜지스터의 게이트 사이에 직렬로 삽입되고,
    상기 제 1 용량 소자와 상기 제 2 용량 소자 사이의 전기적인 접속점은 출력 단자에 전기적으로 접속되고,
    상기 제 2 용량 소자는 상기 제 1 트랜지스터의 게이트에 가까운 측에 삽입되고,
    상기 제 2 용량 소자의 용량은 상기 제 1 용량 소자의 용량보다 더 큰 것을 특징으로 하는 인버터 회로.
  12. 제 11항에 있어서,
    제 3 트랜지스터를 더 포함하고,
    상기 제 3 트랜지스터는 상기 제 2 트랜지스터의 게이트와 제 3 전압선 사이에 접속되며,
    상기 제 3 트랜지스터의 게이트는 상기 제 1 트랜지스터의 게이트에 전기적으로 접속되는 것을 특징으로 하는 인버터 회로.
  13. 서로 동일 도전형의 채널을 갖는 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 제 4 트랜지스터, 및 제 5 트랜지스터와,
    제 1 용량 소자 및 제 2 용량 소자와,
    입력 단자 및 출력 단자를 구비하고,
    상기 제 1 트랜지스터는, 상기 입력 단자의 전압과 제 1 전압선의 전압 사이의 전위차 또는 그에 대응하는 전위차에 응하여 상기 출력 단자와 상기 제 1 전압선과의 전기적인 접속을 유지/단절하도록 되어 있고,
    상기 제 2 트랜지스터는, 상기 제 5 트랜지스터의 소스 및 드레인 중 어느 하나인 제 1의 단자와 상기 출력 단자 사이의 전위차 또는 그에 대응하는 전위차에 응하여 제 2 전압선과 상기 출력 단자의 전기적인 접속을 유지/단절하도록 되어 있고,
    상기 제 3 트랜지스터는, 상기 입력 단자의 전압과 제 3 전압선의 전압 사이의 전위차 또는 그에 대응하는 전위차에 응하여 상기 제 5 트랜지스터의 게이트와 상기 제 3 전압선의 전기적인 접속을 유지/단절하도록 되어 있고,
    상기 제 4 트랜지스터는, 상기 입력 단자의 전압과 제 4 전압선의 전압 사이의 전위차 또는 그에 대응하는 전위차에 응하여 상기 제 1 단자와 상기 제 4 전압선의 전기적인 접속을 유지/단절하도록 되어 있고,
    상기 제 1 용량 소자 및 상기 제 2 용량 소자는, 상기 입력 단자와 상기 제 5 트랜지스터의 게이트 사이에 직렬로 삽입되어 있고,
    상기 제 1 용량 소자와 상기 제 2 용량 소자와의 전기적인 접속점이, 상기 제 1 단자에 전기적으로 접속되고,
    상기 제 5 트랜지스터는, 상기 제 1 용량 소자의 단자 사이의 전압 또는 그에 대응하는 전압에 응하여 제 5 전압선과 상기 제 1 단자의 전기적인 접속을 유지/단절하도록 되어 있는 것을 특징으로 하는 인버터 회로.
  14. 서로 동일 도전형의 채널을 갖는 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 제 4 트랜지스터 및 제 5 트랜지스터와,
    제 1 용량 소자 및 제 2 용량 소자와,
    입력 단자 및 출력 단자를 구비하고,
    상기 제 1 트랜지스터의 게이트는 상기 입력 단자에 전기적으로 접속되고, 상기 제 1 트랜지스터의 드레인 및 소스 중 어느 하나는 제 1 전압선에 전기적으로 접속되고, 상기 제 1 트랜지스터의 드레인 및 소스 중 나머지 하나는 상기 출력 단자에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 드레인 및 소스 중 어느 하나는 제 2 전압선에 전기적으로 접속되고, 상기 제 2 트랜지스터의 드레인 및 소스 중 나머지 하나는 상기 출력 단자에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 게이트는 상기 입력 단자에 전기적으로 접속되고, 상기 제 3 트랜지스터의 드레인 및 소스 중 어느 하나는 제 3 전압선에 전기적으로 접속되고, 상기 제 3 트랜지스터의 드레인 및 소스 중 나머지 하나는 상기 제 5 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 4 트랜지스터의 게이트는 상기 입력 단자에 전기적으로 접속되고, 상기 제 4 트랜지스터의 드레인 및 소스 중 어느 하나는 제 4 전압선에 전기적으로 접속되고, 상기 제 4 트랜지스터의 드레인 및 소스 중 나머지 하나는 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 5 트랜지스터의 드레인 및 소스 중 어느 하나는 제 5 전압선에 전기적으로 접속되고, 상기 제 5 트랜지스터의 드레인 및 소스 중 나머지 하나는 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 1 용량 소자 및 상기 제 2 용량 소자는, 상기 입력 단자와 상기 제 5 트랜지스터의 게이트 사이에 직렬로 삽입되어 있고,
    상기 제 1 용량 소자와 상기 제 2 용량 소자와의 전기적인 접속점이, 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되어 있는 것을 특징으로 하는 인버터 회로.
  15. 제 14항에 있어서,
    상기 제 1 전압선, 상기 제 3 전압선 및 상기 제 4 전압선은 서로 동전위로 되어 있는 것을 특징으로 하는 인버터 회로.
  16. 제 14항에 있어서,
    상기 입력 단자에 입력된 신호 전압의 파형을 무디게 한 전압을 상기 제 3 트랜지스터의 게이트에 입력하는 지연 소자를 더 구비하는 것을 특징으로 하는 인버터 회로.
  17. 서로 동일 도전형의 채널을 갖는 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 제 4 트랜지스터, 제 5 트랜지스터, 제 6 트랜지스터, 및 제 7 트랜지스터와,
    제 1 용량 소자, 제 2 용량 소자, 및 제 3 용량 소자와,
    입력 단자 및 출력 단자를 구비하고,
    상기 제 1 트랜지스터는, 상기 입력 단자의 전압과 제 1 전압선의 전압 사이의 전위차 또는 그에 대응하는 전위차에 응하여 상기 출력 단자와 상기 제 1 전압선과의 전기적인 접속을 유지/단절하도록 되어 있고,
    상기 제 2 트랜지스터는, 상기 제 2 트랜지스터의 게이트 전압과 상기 출력 단자의 전압 사이의 전위차 또는 그에 대응하는 전위차에 응하여 제 2 전압선과 상기 출력 단자의 전기적인 접속을 유지/단절하도록 되어 있고,
    상기 제 3 트랜지스터는, 상기 입력 단자의 전압과 제 3 전압선의 전압 사이의 전위차 또는 그에 대응하는 전위차에 응하여 상기 제 5 트랜지스터의 게이트와 상기 제 3 전압선의 전기적인 접속을 유지/단절하도록 되어 있고,
    상기 제 4 트랜지스터는, 상기 입력 단자의 전압과 제 4 전압선의 전압 사이의 전위차 또는 그에 대응하는 전위차에 응하여 상기 제 5 트랜지스터의 소스 및 드레인 중 어느 하나인 제 1 단자와 상기 제 4 전압선의 전기적인 접속을 유지/단절하도록 되어 있고,
    상기 제 1 용량 소자 및 상기 제 2 용량 소자는, 상기 입력 단자와 상기 제 5 트랜지스터의 게이트 사이에 직렬로 삽입되어 있고,
    상기 제 1 용량 소자와 상기 제 2 용량 소자와의 전기적인 접속점이, 상기 제 1 단자에 전기적으로 접속되고,
    상기 제 3 용량 소자는 상기 제 2 트랜지스터의 게이트와 상기 출력 단자 사이에 삽입되고,
    상기 제 5 트랜지스터는, 상기 제 1 용량 소자의 단자 사이의 전압 또는 그에 대응하는 전압에 응하여 제 5 전압선과 상기 제 1 단자의 전기적인 접속을 유지/단절하도록 되어 있고,
    상기 제 6의 트랜지스터는, 상기 입력 단자의 전압과 제 6 전압선의 전압 사이의 전위차 또는 그에 대응하는 전위차에 응하여 상기 제 2 트랜지스터의 게이트와 상기 제 6 전압선 사이의 전기적인 접속을 유지/단절하도록 되어 있고,
    상기 제 7 트랜지스터는, 상기 제 1 단자의 전압과 상기 제 2 트랜지스터의 게이트 전압 사이의 전위차 또는 그에 대응하는 전위차에 응하여 제 7 전압선과 상기 제 2 트랜지스터의 게이트의 전기적은 접속을 유지/단절하도록 되어 있는 것을 특징으로 하는 인버터 회로.
  18. 서로 동일 도전형의 채널을 갖는 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 제 4 트랜지스터, 제 5 트랜지스터, 제 6 트랜지스터, 및 제 7 트랜지스터와,
    제 1 용량 소자, 제 2 용량 소자, 및 제 3 용량 소자와,
    입력 단자 및 출력 단자를 구비하고,
    상기 제 1 트랜지스터의 게이트는 상기 입력 단자에 전기적으로 접속되고, 상기 제 1 트랜지스터의 드레인 및 소스 중 어느 하나는 제 1 전압선에 전기적으로 접속되고, 상기 제 1 트랜지스터의 드레인 및 소스 중 나머지 하나는 상기 출력 단자에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 드레인 및 소스 중 어느 하나는 제 2 전압선에 전기적으로 접속되고, 상기 제 2 트랜지스터의 드레인 및 소스 중 나머지 하나는 상기 출력 단자에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 게이트는 상기 입력 단자에 전기적으로 접속되고, 상기 제 3 트랜지스터의 드레인 및 소스 중 어느 하나는 제 3 전압선에 전기적으로 접속되고, 상기 제 3 트랜지스터의 드레인 및 소스 중 나머지 하나는 상기 제 5 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 4 트랜지스터의 게이트는 상기 입력 단자에 전기적으로 접속되고, 상기 제 4 트랜지스터의 드레인 및 소스 중 어느 하나는 제 4 전압선에 전기적으로 접속되고, 상기 제 4 트랜지스터의 드레인 및 소스 중 나머지 하나는 상기 제 7 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 5 트랜지스터의 드레인 및 소스 중 어느 하나는 제 5 전압선에 전기적으로 접속되고, 상기 제 5 트랜지스터의 드레인 및 소스 중 나머지 하나는 상기 제 7 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 6 트랜지스터의 게이트는 입력 단자에 전기적으로 접속되고, 상기 제 6 트랜지스터의 드레인 및 소스 중 어느 하나는 제 6 전압선에 전기적으로 접속되고, 상기 제 6 트랜지스터의 드레인 및 소스 중 나머지 하나는 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 7 트랜지스터의 드레인 및 소스 중 어느 하나는 제 7 전압선에 전기적으로 접속되고, 상기 제 7 트랜지스터의 드레인 및 소스 중 나머지 하나는 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 1 용량 소자 및 상기 제 2 용량 소자는, 상기 입력 단자와 상기 제 5 트랜지스터의 게이트 사이에 직렬로 삽입되어 있고,
    상기 제 1 용량 소자와 상기 제 2 용량 소자와의 전기적인 접속점이, 상기 제 7 트랜지스터의 게이트에 전기적으로 접속되며,
    상기 제 3 용량 소자는 상기 제 2 트랜지스터의 게이트와 상기 출력 단자 사이에 삽입되어 있는 것을 특징으로 하는 인버터 회로.
  19. 제 18항에 있어서,
    상기 제 1 전압선, 상기 제 3 전압선, 상기 제 4 전압선, 및 상기 제 6 전압선은 서로 동전위로 되어 있는 것을 특징으로 하는 인버터 회로.
  20. 제 18항에 있어서,
    상기 입력 단자에 입력된 신호 전압의 파형을 무디게 한 전압을 상기 제 3 트랜지스터의 게이트에 입력하는 지연 소자를 더 구비하는 것을 특징으로 하는 인버터 회로.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110109878A (ko) * 2010-03-30 2011-10-06 소니 주식회사 인버터 회로 및 표시 장치
CN110010068A (zh) * 2017-12-26 2019-07-12 精工爱普生株式会社 电光装置以及电子设备

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5488817B2 (ja) * 2010-04-01 2014-05-14 ソニー株式会社 インバータ回路および表示装置
US8736315B2 (en) 2011-09-30 2014-05-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6099372B2 (ja) * 2011-12-05 2017-03-22 株式会社半導体エネルギー研究所 半導体装置及び電子機器
TWI505245B (zh) * 2012-10-12 2015-10-21 Au Optronics Corp 移位暫存器
JP6333028B2 (ja) * 2013-04-19 2018-05-30 株式会社半導体エネルギー研究所 記憶装置及び半導体装置
CN103795396B (zh) * 2014-02-24 2017-01-11 中山芯达电子科技有限公司 用于消除短路电流的电路结构
CN108806588B (zh) * 2017-04-28 2020-06-12 昆山国显光电有限公司 一种发光控制电路、发光控制方法以及移位寄存器
US11777502B2 (en) 2019-03-29 2023-10-03 Semiconductor Energy Laboratory Co., Ltd. Logic circuit and semiconductor device formed using unipolar transistor
CN110060646B (zh) * 2019-05-08 2021-08-03 京东方科技集团股份有限公司 数据锁存电路、像素电路、阵列基板及液晶显示面板

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58215823A (ja) * 1982-06-09 1983-12-15 Mitsubishi Electric Corp ドライバ−回路
JP2946750B2 (ja) * 1990-08-16 1999-09-06 富士電機株式会社 半導体装置
TW328641B (en) * 1995-12-04 1998-03-21 Hitachi Ltd Semiconductor integrated circuit device and process for producing the same
JP2001177388A (ja) * 1999-12-16 2001-06-29 Hitachi Ltd ドライブ回路
TW546615B (en) * 2000-11-22 2003-08-11 Hitachi Ltd Display device having an improved voltage level converter circuit
JP2002358031A (ja) * 2001-06-01 2002-12-13 Semiconductor Energy Lab Co Ltd 発光装置及びその駆動方法
JP5639735B2 (ja) * 2001-09-18 2014-12-10 株式会社半導体エネルギー研究所 半導体装置、表示装置、電子機器及び表示モジュール
KR100490622B1 (ko) * 2003-01-21 2005-05-17 삼성에스디아이 주식회사 유기 전계발광 표시장치 및 그 구동방법과 픽셀회로
JP4147410B2 (ja) * 2003-12-02 2008-09-10 ソニー株式会社 トランジスタ回路、画素回路、表示装置及びこれらの駆動方法
JP4207774B2 (ja) * 2003-12-22 2009-01-14 ソニー株式会社 インバータ回路
KR100782455B1 (ko) * 2005-04-29 2007-12-05 삼성에스디아이 주식회사 발광제어 구동장치 및 이를 구비하는 유기전계발광표시장치
JP4915195B2 (ja) 2006-09-27 2012-04-11 ソニー株式会社 表示装置
JP5048081B2 (ja) * 2007-12-20 2012-10-17 シャープ株式会社 バッファおよび表示装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110109878A (ko) * 2010-03-30 2011-10-06 소니 주식회사 인버터 회로 및 표시 장치
CN110010068A (zh) * 2017-12-26 2019-07-12 精工爱普生株式会社 电光装置以及电子设备

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CN102208167B (zh) 2015-05-27
US8300039B2 (en) 2012-10-30

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