CN110010068A - 电光装置以及电子设备 - Google Patents

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Abstract

电光装置以及电子设备，该电光装置能够低功耗地显示高分辨率且高质量的图像，其动作速度更快，显示更明亮。电光装置(10)的特征在于，具有：第1扫描线(42)；信号线(43)；像素电路(41)，其与第1扫描线和信号线的交叉处对应地设置，像素电路包含发光元件(20)、存储电路(60)、第1晶体管(31)和第2晶体管(32)，第1晶体管与发光元件串联地电连接，并且其栅极与存储电路电连接，第2晶体管配置在信号线与第1反相器(61)的输入端子(25)之间，第3晶体管(33)配置在第2反相器(62)的输出端子(27)与第1反相器的输入端子之间，在第2晶体管从截止状态变化为导通状态时，第3晶体管不处于导通状态。

Description

电光装置以及电子设备
技术领域
本发明涉及电光装置以及电子设备。
背景技术
近年来，作为能够形成和观察虚像的电子设备，已提出将来自电光装置的影像光引导至观察者的瞳孔的类型的头戴显示器(HMD)。在这种电子设备中，作为电光装置，例如使用了具有作为发光元件的有机EL(Electro Luminescence：电致发光)元件的有机EL装置。在用于头戴显示器的有机EL装置中，要求高分辨率化、像素的微细化、显示的多灰度化、低功耗化。
在以往的有机EL装置中，当通过供给到扫描线的扫描信号使选择晶体管成为导通状态时，基于从信号线供给的图像信号的电位被保持于与驱动晶体管的栅极连接的电容元件。当驱动晶体管根据由电容元件保持的电位、即驱动晶体管的栅电位而成为导通状态时，在有机EL元件中流过与驱动晶体管的栅电位对应的量的电流，有机EL元件按照与该电流量对应的亮度发光。
这样，在以往的有机EL装置中，利用根据驱动晶体管的栅电位来控制流过有机EL元件的电流的模拟驱动来进行灰度显示，因此，存在如下课题：因驱动晶体管的电压电流特性或阈值电压偏差而导致像素之间产生明亮度偏差或灰度偏差，从而使显示质量下降。对此，提出了具有补偿电路的有机EL装置(例如，参照专利文献1)，该补偿电路补偿驱动晶体管的电压电流特性或阈值电压偏差。
专利文献1：日本特开2004-062199号公报
但是，在如专利文献1所记载的那样设置补偿电路时，在补偿电路中也流过电流，因此，会导致功耗增大。另外，在以往的模拟驱动中，为了使显示多灰度化，需要增大存储图像信号的电容元件的电容量，因此，难以同时实现高分辨率化、像素的微细化，并且功耗也随着电容元件的充放电而增大。换言之，在以往的技术中，存在难以实现能够以低功耗显示高分辨率且多灰度的高质量图像的电光装置的课题。
发明内容
本发明是为了解决上述课题的至少一部分而完成的，能够作为以下的方式或应用例来实现。
(应用例1)本应用例的电光装置的特征在于，具有：第1扫描线；信号线；以及像素电路，其与所述第1扫描线和所述信号线的交叉处对应地设置，所述像素电路包含发光元件、存储电路、第1晶体管以及第2晶体管，所述存储电路包含第1反相器、第2反相器以及第3晶体管，所述第1晶体管的栅极与所述存储电路电连接，并且所述第1晶体管与所述发光元件串联地电连接，所述第2晶体管配置在所述信号线与所述第1反相器的输入之间，所述第1反相器的输出与所述第2反相器的输入电连接，所述第3晶体管配置在所述第2反相器的输出与所述第1反相器的输入之间，在所述第2晶体管从截止状态变化为导通状态时，所述第3晶体管处于截止状态，或者在所述第2晶体管从截止状态变化为导通状态时，所述第3晶体管从导通状态变化为截止状态。
根据本应用例的结构，像素电路包含配置在第1电位线与第2电位线之间的存储电路，栅极与第1扫描线电连接的第2晶体管配置在存储电路与信号线之间，栅极与存储电路电连接的第1晶体管和发光元件串联配置在第2电位线与第3电位线之间。因此，经由第2晶体管将用导通/截止的二进制值表现的数字信号写入到存储电路中，能够经由第1晶体管对发光元件的发光和不发光的比例进行控制而进行灰度显示。由此，不容易受到各晶体管的电压电流特性或阈值电压偏差的影响，即使不存在补偿电路，也能够降低像素之间的明亮度偏差或灰度偏差。
并且，第3晶体管在第2晶体管从截止状态变化为导通状态时已经处于截止状态，或者在第2晶体管从截止状态变化为导通状态时从导通状态变化为截止状态。即，在将第2晶体管设为导通状态而将图像信号写入或改写到第1反相器和第2反相器时，由于第3晶体管不处于导通状态，所以第2反相器的输出与第1反相器的输入之间的电连接被切断，因此能够高速且可靠地进行图像信号向存储电路的写入或改写。此外，由于从信号线向第1反相器、然后从第1反相器向第2反相器写入图像信号，所以与从信号线向第1反相器写入图像信号、同时从互补信号线向第2反相器写入互补的图像信号的情况相比，可以不需要互补信号线或互补晶体管。因此，容易使像素微细化而实现高分辨率化，并且不需要增加布线数，因此能够提高制造成品率。其结果是，可以低成本地实现如下的电光装置：该电光装置能够低功耗地显示高分辨率且高质量的图像。
(应用例2)在本应用例的电光装置中，优选所述第3晶体管的栅极宽度比所述第1晶体管的栅极宽度小。
根据本应用例的结构，与发光元件串联配置的第1晶体管的栅极宽度比存储电路所包含的第3晶体管的栅极宽度大。因此，在第1晶体管为导通状态而使发光元件发光时，由于能够在发光元件中流过较大的电流，所以能够提高发光元件的发光亮度。而且，由于导通状态下的第1晶体管的导通电阻减小，所以在发光元件发光时，能够抑制因第1晶体管的阈值电压偏差而引起的发光亮度偏差。另一方面，第3晶体管具有在发光元件发光时将第2反相器的输出与第1反相器的输入之间的电位差保持为较小的作用。因此，不需要在第3晶体管中流过较大的电流，即便使第3晶体管的栅极宽度比第1晶体管的栅极宽度小，也可充分发挥其功能。因此，根据本应用例的结构，存储电路能够稳定地保持图像信号，从而显示高分辨率且高质量的图像。
(应用例3)在本应用例的电光装置中，优选所述第3晶体管的栅极长度比所述第1晶体管的栅极长度短。
根据本应用例的结构，第1晶体管的栅极长度比第3晶体管的栅极长度长。因此，能够对与第1晶体管串联配置的发光元件施加比包含第3晶体管的存储电路高的电压。而且，即使对发光元件或第1晶体管施加较高的电压，由于第1晶体管的栅极长度较长，所以也能够抑制第1晶体管被高压损坏的可能性。另一方面，由于存储电路所包含的第3晶体管的栅极长度比第1晶体管的栅极长度短，所以即便使第3晶体管比第1晶体管小，也能够使存储电路微细化。其结果是，能够使存储电路进行高速动作，并且使发光元件以较高的电压发光。
(应用例4)在本应用例的电光装置中，优选具有低电压系统电源和高电压系统电源，所述存储电路与所述低电压系统电源电连接，所述发光元件和所述第1晶体管与所述高电压系统电源电连接。
根据本应用例的结构，能够利用低电压系统电源对存储电路进行驱动，利用高电压系统电源对发光元件进行驱动。因此，能够使存储电路微细化而进行高速动作，并且能够提高发光元件的发光亮度。
(应用例5)在本应用例的电光装置中，优选所述低电压系统电源由第1电位和第2电位构成，所述高电压系统电源由所述第2电位和第3电位构成，所述第2晶体管的栅极与所述第1扫描线电连接，向所述第1扫描线供给的电位是所述第2电位或所述第3电位。
根据本应用例的结构，向与第2晶体管的源极/漏极的一方电连接的存储电路供给第1电位和第2电位，向与第2晶体管的栅极电连接的第1扫描线供给构成高电压系统电源的第2电位或第3电位的扫描信号。因此，在将第2晶体管设为导通状态时，能够使第2晶体管的栅电位成为高电压系统电源的第3电位，将第2晶体管的栅源电压设定为较高。具体来说，在第2晶体管为N型的情况下能够使栅源电压为正的较大的值，在第2晶体管为P型的情况下能够使栅源电压为负的较大的值。其结果是，能够减小第2晶体管的导通状态下的导通电阻。因此，能够高速地进行图像信号向存储电路的改写或写入。
(应用例6)在本应用例的电光装置中，优选所述第2晶体管和所述第3晶体管进行彼此互补的动作。
根据本应用例的结构，在第2晶体管为导通状态时第3晶体管为截止状态，在第2晶体管为截止状态时第3晶体管为导通状态。因此，在将第2晶体管设为导通状态、即、将第3晶体管设为截止状态，并向第1反相器和第2反相器写入或改写了图像信号之后，将第3晶体管设为导通状态、即、将第2晶体管设为截止状态，在第1反相器与第2反相器之间进行静态信号保持动作，从而能够对图像信号进行保持。由此，能够高速且可靠地向存储电路写入或改写图像信号，并且能够对写入的图像信号进行可靠地保持。
(应用例7)在本应用例的电光装置中，优选所述第2晶体管是第1导电型，所述第3晶体管是与所述第1导电型不同的第2导电型，所述第2晶体管的栅极和所述第3晶体管的栅极与所述第1扫描线电连接。
根据本应用例的结构，在第2晶体管为N型的情况下，第3晶体管为P型，因此当从第1扫描线供给“高”的信号时，第2晶体管为导通状态，第3晶体管为截止状态。而且，当从第1扫描线供给“低”的信号时，第2晶体管为截止状态，第3晶体管为导通状态。另一方面，在第2晶体管为P型的情况下，第3晶体管为N型，因此当从第1扫描线供给“低”的信号时，第2晶体管为导通状态，第3晶体管为截止状态。而且，当从第1扫描线供给“高”的信号时，第2晶体管为截止状态，第3晶体管为导通状态。因此，通过从第1扫描线供给同一扫描信号，能够使第2晶体管和第3晶体管进行彼此互补的动作。
(应用例8)在本应用例的电光装置中，优选具有第2扫描线，所述第2晶体管的栅极与所述第1扫描线电连接，所述第3晶体管的栅极与所述第2扫描线电连接。更优选所述第2晶体管和所述第3晶体管是同一导电型，进一步优选所述第2晶体管和所述第3晶体管都是N型。
根据本应用例的结构，第2晶体管的栅极与第1扫描线电连接，第3晶体管的栅极与第2扫描线电连接。因此，能够使第2晶体管和第3晶体管独立地进行动作，能够容易地实现在第2晶体管从截止状态变化为导通状态时第3晶体管处于截止状态，或者在第2晶体管从截止状态变化为导通状态时第3晶体管从导通状态变化为截止状态。由此，能够高速且可靠向存储电路写入或改写图像信号，并且能够对所写入的图像信号进行可靠地保持。另外，为了使存储电路处于保持图像信号的信号保持状态，第3晶体管必须处于导通状态。此时，从第2扫描线对第3晶体管的栅极施加保持信号。相反地，在向存储电路写入或改写图像信号的非信号保持状态时，第3晶体管为截止状态。在非信号保持状态下，从第2扫描线对第3晶体管的栅极施加非保持信号。
在第2晶体管和第3晶体管为同一导电型的情况下，如果向第1和第2扫描线的一方供给“高”或“低”的信号，向另一方供给“低”或“高”的信号，则能够使第2晶体管和第3晶体管进行彼此互补的动作。此外，在第2晶体管和第3晶体管都是N型的情况下，由于迁移率比P型的大，所以能够减小第2晶体管和第3晶体管。由此，能够使像素电路微细化，进而能够高速且可靠地向存储电路写入或改写图像信号，并且能够对所写入的图像信号进行可靠地保持。
(应用例9)在本应用例的电光装置中，优选向所述第2扫描线供给的电位是所述第2电位或所述第3电位。
根据本应用例的结构，由于第3晶体管配置在第2反相器的输出与第1反相器的输入，所以第3晶体管的源电位是构成低电压系统电源的第1电位或第2电位或接近它们的电位。向与第3晶体管的栅极电连接的第2扫描线供给构成高电压系统电源的第2电位或第3电位的第2扫描信号。因此，在将第3晶体管设为导通状态时，能够使第3晶体管的栅电位成为高电压系统电源的第3电位。具体来说，在第3晶体管为N型的情况下，能够使栅源电压为正的较大的值，在第3晶体管为P型的情况下能够使栅源电压为负的较大的值。这样，能够将第3晶体管的栅源电压设定为较高，因此能够减小第3晶体管的导通状态下的导通电阻。因此，能够在第1反相器与第2反相器之间可靠地进行静态信号保持动作，存储电路能够稳定地保持图像信号。
(应用例10)在本应用例的电光装置中，优选所述第1晶体管的栅极与所述第2反相器的输入或所述第2反相器的输出电连接。
根据本应用例的结构，由于存储电路与供给第1电位和第2电位的低电压系统电源电连接，所以对第2反相器输入的输入电位或从第2反相器输出的输出电位可靠地成为第1电位或第2电位。另一方面，第1反相器的输入电位在维持图像信号的期间有可能偏离第1电位或第2电位。这是因为第1反相器的输出电位或第2反相器的输出电位由各自的反相器直接形成，与此相对，信号保持状态下的第1反相器的输入电位是经由第3晶体管传递第2反相器的输出电位而得的。例如，在第3晶体管为N型且存储电路对发光信号进行保持的情况下，第2扫描信号的保持信号为第1电位、即“高”程度，在应由第1反相器的输入和第2反相器的输出保持的图像信号也为第1电位、即“高”的情况下，在对图像信号进行保持的期间，第1反相器的输入电位有可能从第1电位下降了第3晶体管的阈值电压的量。这是因为，即使相当于第1反相器的输入电位的电荷经由第2晶体管向信号线泄漏，第3晶体管也不成为导通状态，直到第1反相器的输入电位从第1电位下降了第3晶体管的阈值电压的量为止。因此，如果第1晶体管的栅极与第1反相器的输入连接，则第1晶体管的栅电位会成为从第1电位下降了第3晶体管的阈值电压的量的电位。与此相对，根据本应用例的结构，避免了这种不良情况，第1晶体管的栅电位可靠地成为第1电位或第2电位。因此，在图像信号为发光时能够使发光元件可靠地发光，在图像信号为不发光时能够使发光元件可靠地不发光。
(应用例11)本应用例的电子设备的特征在于，具有上述应用例所述的电光装置。
根据本应用例的结构，例如能够实现显示于头戴显示器等电子设备的图像的高质量化。
附图说明
图1是说明本实施方式的电子设备的概要的图。
图2是说明本实施方式的电子设备的内部构造的图。
图3是说明本实施方式的电子设备的光学系统的图。
图4是示出本实施方式的电光装置的结构的概略俯视图。
图5是本实施方式的电光装置的电路框图。
图6是说明本实施方式的像素的结构的图。
图7是说明本实施方式的电光装置的数字驱动的图。
图8是说明实施例1的像素电路的结构的图。
图9是说明本实施方式的像素电路的驱动方法的一例的图。
图10是说明本实施方式的像素电路的驱动方法的另一例的图。
图11是说明本实施方式的像素电路的驱动方法的另一例的图。
图12是说明变形例1的像素电路的结构的图。
图13是说明变形例1的像素电路的驱动方法的图。
图14是说明实施例2的像素电路的结构的图。
图15是说明变形例2的像素电路的结构的图。
图16是说明实施例3的像素电路的结构的图。
图17是说明变形例3的像素电路的结构的图。
图18是说明实施例4的像素电路的结构的图。
图19是说明变形例4的像素电路的结构的图。
图20是说明实施例5的像素电路的结构的图。
图21是说明变形例5的像素电路的结构的图。
图22是说明实施例6的像素电路的结构的图。
图23是说明变形例6的像素电路的结构的图。
图24是说明实施例7的像素电路的结构的图。
图25是说明变形例7的像素电路的结构的图。
图26是说明实施例8的像素电路的结构的图。
图27是说明变形例8的像素电路的结构的图。
标号说明
10：电光装置；20：发光元件；25：输入端子(第1反相器的输入)；26：输出端子(第1反相器的输出)；27：输出端子(第2反相器的输出)；28：输入端子(第2反相器的输入)；31、31A：第1晶体管；32、32A：第2晶体管；33、33A：第3晶体管；34、34A：第4晶体管；41、41A、41B、41C、41D、41E、41F、41G、71、71A、71B、71C、71D、71E、71F、71G：像素电路；42：第1扫描线；43：信号线；44：控制线；45：第2扫描线；60：存储电路；61：第1反相器；62：第2反相器；100：头戴显示器(电子设备)。
具体实施方式
以下，使用附图对本发明的实施方式进行说明。在以下的附图中，为了使各层或各部件在附图上成为能够识别的程度的大小，按照各层或各部件使比例尺不同。
“电子设备的概要”
首先，参照图1对电子设备的概要进行说明。图1是说明本实施方式的电子设备的概要的图。
头戴式显示器100是本实施方式的电子设备的一例，具有电光装置10(参照图3)。如图1所示，头戴显示器100具有眼镜那样的外观。使佩戴了该头戴显示器100的使用者看到作为图像的影像光GL(参照图3)，并且令使用者以透视的方式看到外界光。总之，头戴显示器100具有使外界光与影像光GL重叠地显示的透视功能，该头戴显示器100具有宽视场角和高性能，并且小型轻量。
头戴显示器100具有：透视部件101，其将使用者的眼前覆盖；框架102，其支承透视部件101；以及第1内置装置部105a和第2内置装置部105b，它们附加在从框架102的左右两端的罩部到后方的腿部分(镜腿)的部分上。
透视部件101是将使用者的眼前覆盖且以较厚的厚度弯曲的光学部件，也称为透过眼罩，分为第1光学部分103a和第2光学部分103b。在图1中，由左侧的第1光学部分103a与第1内置装置部105a组合而成的第1显示设备151是透视地显示右眼用虚像的部分，也可单独作为带显示功能的电子设备发挥功能。并且，在图1中由右侧的第2光学部分103b与第2内置装置部105b组合而成的第2显示设备152是透视地形成左眼用虚像的部分，也可单独作为带显示功能的电子设备发挥功能。在第1显示设备151和第2显示设备152中组装有电光装置10(参照图3)。
“电子设备的内部构造”
图2是说明本实施方式的电子设备的内部构造的图。图3是说明本实施方式的电子设备的光学系统的图。接着，参照图2和图3对电子设备的内部构造和光学系统进行说明。另外，在图2和图3中将第1显示设备151作为电子设备的例子进行说明，而第2显示设备152与第1显示设备151左右对称，具有几乎相同的构造。因此，对第1显示设备151进行说明，省略第2显示设备152的详细说明。
如图2所示，第1显示设备151具有投射透视装置170和电光装置10(参照图3)。投射透视装置170具有作为导光部件的棱镜110、光透过部件150、成像用的投射透镜130(参照图3)。棱镜110和光透过部件150通过接合而一体化，并且例如以棱镜110的上表面110e与框架161的下表面161e相接的方式牢固地固定于框架161的下侧。
投射透镜130借助收纳该投射透镜130的镜筒162而固定于棱镜110的端部。投射透视装置170中的棱镜110和光透过部件150相当于图1中的第1光学部分103a，投射透视装置170的投射透镜130和电光装置10相当于图1中的第1内置装置部105a。
投射透视装置170中的棱镜110是在俯视观察时沿着面部弯曲的圆弧状的部件，可考虑分为靠近鼻子的中央侧的第1棱镜部分111和远离鼻子的周边侧的第2棱镜部分112。第1棱镜部分111配置在光射出侧，具有第1面S11(参照图3)、第2面S12和第3面S13作为具有光学功能的侧面。
第2棱镜部分112配置在光入射侧，具有第4面S14(参照图3)和第5面S15作为具有光学功能的侧面。其中，第1面S11与第4面S14相邻，第3面S13与第5面S15相邻，在第1面S11与第3面S13之间配置有第2面S12。并且，棱镜110具有与第1面S11至第4面S14相邻的上表面110e。
棱镜110由在可视范围内显现出较高的光透过性的树脂材料形成，例如，通过向模具内注入热塑性树脂并进行固化而成型。棱镜110的主体部分110s(参照图3)为一体成型品，但可考虑分为第1棱镜部分111和第2棱镜部分112。第1棱镜部分111能够引导并射出影像光GL，并且能够使得透视外界光。第2棱镜部分112能够入射并引导影像光GL。
光透过部件150与棱镜110固定为一体。光透过部件150是辅助棱镜110的透视功能的部件，也称为辅助棱镜。光透过部件150由树脂材料形成，该树脂材料在可视范围内显现出较高的光透过性，具有与棱镜110的主体部分110s大致相同的折射率。光透过部件150例如通过热塑性树脂的成型来形成。
如图3所示，投射透镜130沿着入射侧光轴例如具有3个透镜131、132、133。各透镜131、132、133是关于透镜的光入射面的中心轴呈旋转对称的透镜，至少1个以上是非球面透镜。
投射透镜130使从电光装置10射出的影像光GL入射到棱镜110内而重新成像在眼睛EY上。总之，投射透镜130是用于使从电光装置10的各像素射出的影像光GL经由棱镜110而重新成像在眼睛EY上的中继光学系统。投射透镜130保持在镜筒162内，电光装置10固定于镜筒162的一端。棱镜110的第2棱镜部分112与保持投射透镜130的镜筒162连结，间接地支承投射透镜130和电光装置10。
在如头戴显示器100那样佩戴于使用者的头部并将眼前覆盖的类型的电子设备中，要求小型和轻量化。另外，在如头戴显示器100的电子设备所使用的电光装置10中，要求高分辨率化、像素的微细化、显示的多灰度化和低功耗化。
[电光装置的结构]
接着，参照图4对电光装置的结构进行说明。图4是示出本实施方式的电光装置的结构的概略俯视图。在本实施方式中，以电光装置10是具有有机EL元件作为发光元件的有机EL装置的情况为例进行说明。如图4所示，本实施方式的电光装置10具有元件基板11和保护基板12。在元件基板11上设置有未图示的滤色器。元件基板11和保护基板12经由未图示的填充剂相对配置并粘接在一起。
元件基板11例如由单晶硅基板等单晶半导体基板构成。元件基板11具有显示区域E和包围显示区域E的非显示区域D。在显示区域E中，例如，发出蓝色(B)光的子像素58B、发出绿色(G)光的子像素58G、发出红色(R)光的子像素58R例如排列成矩阵状。在子像素58B、子像素58G、子像素58R中分别设置有发光元件20(参照图6)。在电光装置10中，以包含子像素58B、子像素58G以及子像素58R的像素59为显示单位，提供全色彩的显示。
另外，在本说明书中，有时不对子像素58B、子像素58G以及子像素58R进行区分而总称为子像素58。显示区域E是使从子像素58发出的光透过并用于显示的区域。非显示区域D是不使从子像素58发出的光透过而不用于显示的区域。
元件基板11比保护基板12大，沿着从保护基板12露出的元件基板11的第1边排列有多个外部连接用端子13。在多个外部连接用端子13与显示区域E之间设置有信号线驱动电路53。在与该第1边垂直的其它第2边和显示区域E之间设置有扫描线驱动电路52。另外，在第3边和显示区域E之间设置有控制线驱动电路54，该第3边与该第1边垂直并与第2边相对。
保护基板12比元件基板11小，配置成使外部连接用端子13露出。保护基板12是光透过性的基板，例如可以使用石英基板或玻璃基板等。保护基板12具有在显示区域E内保护配置于子像素58的发光元件20不被损坏的作用，配置成至少与显示区域E相对。
另外，滤色器可以设置在元件基板11中的发光元件20上，也可以设置于保护基板12。在从发光元件20发出与各色对应的光的结构的情况下，滤色器不是必需的。另外，保护基板12不是必需的，也可以是代替保护基板12而在元件基板11上设置有保护发光元件20的保护层的结构。
在本说明书中，将沿着排列有外部连接用端子13的上述第1边的方向设为X方向或行方向，将沿着与该第1边垂直且彼此相对的其它两边(即，第2边、第3边)的方向设为Y方向或列方向。在本实施方式中，例如，采用了所谓的横条纹(stripe)方式的配置：得到相同颜色的光的子像素58沿行方向(即，X方向)排列，得到不同颜色的光的子像素58沿列方向(即，Y方向)排列。
另外，列方向(即，Y方向)上的子像素58的配置不限于图4所示的B、G、R的顺序，例如也可以是R、G、B的顺序。另外，子像素58的配置不限于条纹方式，也可以是delta方式、Bayer方式、S条纹方式等，并且，子像素58B、58G、58R的形状、大小也不限于相同。
“电光装置的电路结构”
接着，参照图5对电光装置的电路结构进行说明。图5是本实施方式的电光装置的电路框图。如图5所示，在电光装置10的显示区域E中形成有彼此交叉的多条第1扫描线42和多条信号线43，并且，子像素58与第1扫描线42和信号线43的各交叉处对应地排列成矩阵状。对于各子像素58，设置有包含发光元件20(参照图8)等的像素电路41。
在电光装置10的显示区域E中，与各第1扫描线42对应地形成有第2扫描线45。或者，在显示区域E中，与各第1扫描线42对应地形成有控制线44。第1扫描线42、第2扫描线45以及控制线44在行方向上延伸。信号线43在列方向上延伸。
在电光装置10中，在显示区域E中，M行×N列的子像素58配置成矩阵状。具体来说，在显示区域E中形成有M条第1扫描线42、M条第2扫描线45、M条控制线44以及N条信号线43。另外，M和N为2以上的整数，在本实施方式中，作为一例，设为M＝720×p、N＝1280。p为1以上的整数，表示显示的基本色的数量。在本实施方式中，以p＝3、即显示的基本色为R、G、B的3色的情况为例进行说明。
电光装置10在显示区域E外具有驱动部50。从驱动部50向排列在显示区域E上的各像素电路41供给各种信号，以由3色的子像素58构成的像素59为显示单位，在显示区域E中显示图像。驱动部50包含驱动电路51和控制装置55。控制装置55向驱动电路51供给显示用信号。驱动电路51根据显示用信号，经由多条第1扫描线42、第2扫描线45、多条信号线43以及多条控制线44向各像素电路41供给驱动信号。
并且，在非显示区域D和显示区域E配置有作为被供给第1电位的第1电位线的高电位线47、作为被供给第2电位的第2电位线的低电位线46、作为被供给第3电位的第3电位线的高电位线49。高电位线47向各像素电路41供给第1电位，低电位线46向各像素电路41供给第2电位，高电位线49向各像素电路41供给第3电位。
在本实施方式中，第1电位(V1)为第1高电位VDD1(例如V1＝VDD1＝3.0V)，第2电位(V2)为低电位VSS(例如V2＝VSS＝0V)，第3电位(V3)为第2高电位VDD2(例如V3＝VDD2＝7.0V)。因此，第1电位高于第2电位，第3电位高于第1电位。
在本实施方式中，由第1电位(第1高电位VDD1)和第2电位(低电位VSS)构成低电压系统电源，由第3电位(第2高电位VDD2)和第2电位(低电位VSS)构成高电压系统电源。第2电位是在低电压系统电源和高电压系统电源中作为基准的电位。
另外，在本实施方式中，作为一例，第2电位线(低电位线46)、第1电位线(高电位线47)和第3电位线(高电位线49)在显示区域E内沿行方向延伸，但它们也可以沿列方向延伸，也可以是，它们的一部分沿行方向延伸，其它部分沿列方向延伸，它们还可以沿矩阵方向呈格子状地配置。
驱动电路51包含扫描线驱动电路52、信号线驱动电路53和控制线驱动电路54。驱动电路51设置于非显示区域D(参照图4)。在本实施方式中，驱动电路51和像素电路41形成在图4所示的元件基板11上。在本实施方式中，使用单晶硅基板作为元件基板11。具体而言，驱动电路51、像素电路41由形成在单晶硅基板上的晶体管等元件构成。
扫描线驱动电路52与第1扫描线42和第2扫描线45电连接。扫描线驱动电路52向各第1扫描线42输出扫描信号(Scan)，该扫描信号在行方向上选择或不选择像素电路41，第1扫描线42将该扫描信号发送到像素电路41。换言之，扫描信号具有使第2晶体管32(参照图8)为导通状态的选择状态和使第2晶体管32为截止状态的非选择状态，第1扫描线42接收来自扫描线驱动电路52的扫描信号，可被适当选择。
如后所述，在本实施方式中，由于第2晶体管32为N型，所以作为选择状态下的扫描信号的选择信号为“高”，即高电位，作为非选择状态下的扫描信号的非选择信号为“低”，即低电位。将选择信号的电位设为第4电位(V4)，将非选择信号的电位设为第5电位(V5)。第4电位(V4)被设定为第1电位(V1)以上的高电位，优选为第3电位(V3)。此外，第5电位(V5)被设定为第2电位(V2)以下的低电位，优选为第2电位(V2)。
扫描线驱动电路52向各第2扫描线45输出第2扫描信号(XScan)，第2扫描线45将该第2扫描信号发送到像素电路41，该第2扫描信号将像素电路41沿行方向设为信号保持或非信号保持。换言之，第2扫描信号具有使第3晶体管33(参照图8)为导通状态的保持信号和使第3晶体管33为截止状态的非保持信号。第2扫描线45接收来自扫描线驱动电路52的这些第2扫描信号。
如后所述，在本实施方式中，由于第3晶体管33为N型，所以作为信号保持状态下的第2扫描信号的保持信号为“高”，即高电位，作为非信号保持状态下的第2扫描信号的非保持信号为“低”，即低电位。将保持信号的电位设为第6电位(V6)，将非保持信号的电位设为第7电位(V7)。第6电位(V6)被设定为第1电位(V1)以上的高电位，优选为第3电位(V3)。此外，第7电位(V7)被设定为第2电位(V2)以下的低电位，优选为第2电位(V2)。
另外，在确定向M条第1扫描线42中的第i行的第1扫描线42供给的扫描信号时，标记为第i行的扫描信号Scan i。同样，在确定向M条第2扫描线45中的第i行的第2扫描线45供给的第2扫描信号时，标记为第i行的第2扫描信号XScan i。扫描线驱动电路52具有未图示的移位寄存器电路，在移位寄存器电路中移位的信号按照每一级作为移位输出信号来输出。使用该移位输出信号来形成向各第1扫描线42供给的第1行的扫描信号Scan 1～第M行的扫描信号Scan M以及向各第2扫描线45供给的第1行的第2扫描信号XScan 1～第M行的第2扫描信号XScan M。
信号线驱动电路53与信号线43电连接。信号线驱动电路53具有未图示的移位寄存器电路或解码器电路或解复用器电路等。信号线驱动电路53与第1扫描线42的选择同步地向N条信号线43分别供给图像信号(Data)。图像信号是取第1电位(在本实施方式中为VDD1)和第2电位(在本实施方式中为VSS)中的任意电位的数字信号。另外，在确定向N条信号线43中的第j列的信号线43供给的图像信号时，标记为第j列的图像信号Data j。
控制线驱动电路54与控制线44电连接。控制线驱动电路54向按各行划分的各控制线44输出行固有的控制信号。控制线44将该控制信号供给到对应的行的像素电路41。控制信号具有激活状态和非激活状态，控制线44接收来自控制线驱动电路54的控制信号，可适当成为激活状态。控制信号取第2电位(低电位VSS)与第3电位(第2高电位VDD2)之间的电位。
如后所述，在本实施方式中，第4晶体管34为P型(参照图8)，因此，作为激活状态下的控制信号的激活信号为“低”，即低电位，作为非激活状态下的控制信号的非激活信号为“高”，即高电位。在将第1电位记述为V1、第2电位记述为V2、第3电位记述为V3时，激活信号被设定为V3-(V1-V2)以下，优选为第2电位(V2)。另外，非激活信号被设定为第3电位(V3)以上，优选为第3电位(V3)。
另外，在确定向M条控制线44中的第i行的控制线44供给的控制信号时，标记为第i行的控制信号Enb i。控制线驱动电路54可以按照每行供给激活信号或非激活信号作为控制信号，也可以向多行同时供给激活信号或非激活信号。在本实施方式中，控制线驱动电路54经由控制线44向位于显示区域E的全部像素电路41同时供给激活信号或非激活信号。
控制装置55包含显示用信号供给电路56和VRAM(Video Random Access Memory：视频随机存取存储器)电路57。VRAM电路57临时存储帧图像等。显示用信号供给电路56根据VRAM电路57临时存储的帧图像，生成显示用信号(即，图像信号、时钟信号等)，将该显示用信号供给到驱动电路51。
在本实施方式中，驱动电路51、像素电路41形成于元件基板11。在本实施方式中，使用单晶硅基板作为元件基板11。具体而言，驱动电路51、像素电路41由形成在单晶硅基板上的晶体管元件构成。
控制装置55由半导体集成电路构成，该半导体集成电路形成在由与元件基板11不同的单晶半导体基板等构成的基板(未图示)上。形成有控制装置55的基板利用挠性印刷基板(Flexible Printed Circuits：FPC)与设置在元件基板11上的外部连接用端子13连接。经由该挠性印刷基板从控制装置55向驱动电路51供给显示用信号。
“像素的结构”
接着，参照图6对本实施方式的像素的结构进行说明。图6是说明本实施方式的像素的结构的图。
如上所述，在电光装置10中，将包含子像素58的像素59作为显示单位来显示图像。在本实施方式中，子像素58的行方向(即，X方向)的长度a为12微米(μm)，子像素58的列方向(即，Y方向)的长度b为4微米(μm)。换言之，子像素58在行方向(即，X方向)上的配置间距为12微米(μm)，子像素58在列方向(即，Y方向)上的配置间距为4微米(μm)。
在各子像素58中设置有包含发光元件(Light Emitting Device：LED)20的像素电路41。发光元件20射出白色光。电光装置10具有使从发光元件20射出的光透过的未图示的滤色器。滤色器包含与显示的基本色p对应的颜色的滤色器。在本实施方式中，基本色p＝3，与子像素58B、子像素58G、子像素58R分别对应地配置有B、G、R的各色的滤色器。
在本实施方式中，作为发光元件20的一例，使用了有机EL(ElectroLuminescence)元件。有机EL元件可以具有放大特定波长的光的强度的光谐振构造。即，也可以构成为：在子像素58B中，从发光元件20所发出的白色光中提取蓝色的光成分，在子像素58G中，从发光元件20所发出的白色光中提取绿色的光成分，在子像素58R中，从发光元件20所发出的白色光中提取红色的光成分。
另外，除上述的例子以外，也可以将基本色设为p＝4，对滤色器准备实际上无滤色器的子像素58作为B、G、R以外的颜色例如白色光用的滤色器，还可以准备具有黄色或青色等其它色光用的滤色器的像素58。并且，作为发光元件20，也可以使用氮化镓(GaN)等发光二极管元件、半导体激光元件等。
“电光装置的数字驱动”
接着，参照图7对基于本实施方式的电光装置10的数字驱动的图像显示方法进行说明。图7是说明本实施方式的电光装置的数字驱动的图。
电光装置10通过数字驱动在显示区域E(参照图4)中显示规定的图像。即，配置于各子像素58的发光元件20(参照图6)采取作为亮显示的发光或作为暗显示的不发光的二进制值中的任意一个的状态，所显示的图像的灰度由各发光元件20的发光期间的比例决定。将其称为时分驱动。
如图7所示，在时分驱动中，将显示一张图像的1个场(F)分割成多个子场(SF)，按照每个子场(SF)控制发光元件20的发光和不发光，从而表现灰度显示。这里，作为一例，以通过8比特的时分灰度方式进行28＝256灰度的显示的情况为例进行说明。在8比特的时分灰度方式中，将1个场F分割为8个子场SF1～SF8。
在图7中，在1个场F中用SFi表示第i个子场，示出了从第1个子场SF1到第8个子场SF8的8个子场。各子场SF包含作为第2期间的用P2-1～P2-8表示的显示期间P2，并且根据需要包含作为第1期间的用P1-1～P1-8表示的非显示期间(即，信号写入期间)P1。
另外，在本说明书中，有时不区分子场SF1～SF8而总称为子场SF，不区分非显示期间P1-1～P1-8而总称为非显示期间P1，不区分显示期间P2-1～P2-8而总称为显示期间P2。
发光元件20在显示期间P2发光或不发光，在非显示期间(即，信号写入期间)P1不发光。非显示期间P1用于向存储电路60(参照图8)写入图像信号或调整显示时间等，在最短的子场(例如SF1)比较长的情况下，也可以省略非显示期间P1(即，P1-1)。
在8比特的时分灰度方式中，将各子场SF的显示期间P2(P2-1～P2-8)设定为(SF1的P2-1)∶(SF2的P2-2)∶(SF3的P2-3)∶(SF4的P2-4)∶(SF5的P2-5)∶(SF6的P2-6)∶(SF7的P2-7)∶(SF8的P2-8)＝1∶2∶4∶8∶16∶32∶64∶128。例如，在以帧频为60Hz的逐行方式显示图像的情况下，1帧＝1场(F)＝16.7毫秒(msec)。
在本实施方式的情况下，如后述那样，各子场SF中的非显示期间P1(P1-1～P1-8)为10.8微秒(μ sec)左右。在该情况下，设定为(SF1的P2-1)＝0.065毫秒，(SF2的P2-2)＝0.130毫秒，(SF3的P2-3)＝0.260毫秒，(SF4的P2-4)＝0.520毫秒，(SF5的P2-5)＝1.040毫秒，(SF6的P2-6)＝2.081毫秒，(SF7的P2-7)＝4.161毫秒，(SF8的P2-8)＝8.323毫秒。
这里，用x秒(sec)表示非显示期间P1的时间，用y秒(sec)表示最短的显示期间P2的时间。在上述例子的情况下，最短的显示期间P2是第1个子场SF1中的显示期间P2-1。并且，当用g表示作为子场SF的个数的灰度的比特数(＝子场SF的个数)、用f(Hz)表示场频率时，它们之间的关系用以下的式1表示。
gx+(2g-1)y＝1/f…(1)
在本实施方式的设计规则中，第2反相器62是在驱动电路51中使用的典型的反相器。在该情况下，后面使用式8来进行详述，但第2反相器62的输入端子28的充电时间τ2、即每一个反相器的延迟时间为τ2＝1.05×10-11秒(sec)左右，该时间相当于驱动电路51所具有的每一个反相器的延迟时间。其结果是，驱动电路51所具有的移位寄存器电路的最高工作频率的倒数(即最短时间)大约是每一个反相器的延迟时间的11倍，即1×10-10秒左右，因此，该移位寄存器电路的最高工作频率为10GHz左右。通常，电路进行稳定动作时的频率为最高工作频率的一半以下，但考虑到余量，优选驱动电路51所具有的移位寄存器电路的工作频率为2GHz左右以下。
在本实施例中，如后面详述的那样，能够使一条第1扫描线42的选择时间缩短到20皮秒(pico sec)左右。但是，当使选择时间缩短到该程度时，信号线驱动电路53有可能不进行动作。因此，采用了使子像素58沿行方向(即，X方向)排列的横条纹方式的配置，将M行×N列分别设为M＝720×3＝2160，N＝1280。当使信号线驱动电路53为q相展开时，在一个第1扫描线42的选择时间内选择N/q组。在本实施方式中为q＝128，每一组按128条并排排列，在一个第1扫描线42的选择时间内选择N/q＝10组。因此，每一组的分配时间是一条第1扫描线42的选择时间的1/10。
由于相当于上述移位寄存器电路进行稳定动作时的稳定工作频率2GHz的分配时间在该倒数下为0.5纳秒(nano sec)，所以将其分配给先前的一组。总之，信号线驱动电路53按照2GHz的时钟进行动作。在该情况下，一条第1扫描线42的选择时间为5纳秒，扫描线驱动电路52的驱动频率为200MHz左右。另外，选择完全部的第1扫描线42的一个垂直期间为5(纳秒)×720×3＝10.8微秒，其为非显示期间P1。
在电光装置10的数字驱动中，根据1个场F内的发光期间与总显示期间P2之比来实现灰度显示。例如，在灰度为“0”的黑显示中，在8个子场SF1～SF8的全部显示期间P2-1～P2-8使发光元件20不发光。另一方面，在灰度为“255”的白显示中，在8个子场SF1～SF8的全部显示期间P2-1～P2-8使发光元件20发光。
并且，在得到256灰度中的例如灰度“7”的中间亮度的显示的情况下，使发光元件20在第1个子场SF1的显示期间P2-1、第2个子场SF2的显示期间P2-2、第3个子场SF3的显示期间P2-3发光，使发光元件20在其它的子场SF4～SF8的显示期间P2-4～P2-8不发光。这样，通过按照构成1个场F的每个子场SF，适当选择使发光元件20在其显示期间P2发光还是不发光，能够进行中间灰度的显示。
另外，在作为以往的模拟驱动的电光装置的有机EL装置中，根据驱动晶体管的栅电位对流过有机EL元件的电流进行模拟控制，从而进行了灰度显示，因此，因驱动晶体管的电压电流特性或阈值电压偏差而导致像素之间产生明亮度偏差或灰度偏差，从而导致显示质量下降。对此，当如专利文献1所记载的那样设置补偿驱动晶体管的电压电流特性或阈值电压偏差的补偿电路时，由于在补偿电路中也流过电流，所以，会导致功耗增大。
另外，在现有的有机EL装置中，为了使显示多灰度化，需要增加存储作为模拟信号的图像信号的电容元件的电容量，因此，难以同时实现高分辨率化、像素的微细化，并且随着大电容元件的充放电，功耗也随之增大。换言之，在现有的有机EL装置中，存在难以实现能够以低功耗显示高分辨率且多灰度的高质量图像的电光装置的课题。
在本实施方式的电光装置10中，由于是通过导通/截止的二进制值而进行动作的数字驱动，所以，发光元件20取发光或不发光的二进制值的任意一个的状态。因此，与模拟驱动的情况相比，不易受到晶体管的电压电流特性或阈值电压偏差的影响，因此，可获得在像素59(即，子像素58)之间明亮度偏差或灰度偏差较少的高质量的显示图像。并且，在数字驱动中，不需要具有在模拟驱动的情况下所要求的大容量的电容元件，因此，能够实现像素59(即，子像素58)的微细化，容易进行高分辨率化，并且能够降低与大电容元件的充放电相伴的功耗。
并且，在电光装置10的数字驱动中，通过增加构成1个场F的子场SF的个数g，能够容易地提高灰度数。在该情况下，当如上述那样具有非显示期间P1时，通过单纯地使最短的显示期间P2变短，能够提高灰度数。例如，在帧频f＝60Hz的逐行方式中设为g＝10而进行1024灰度的显示的情况下，在将非显示期间P1的时间设为x＝10.8微秒的情况下，仅通过式1将最短的显示期间(即，SF1的P2-1)的时间设为y＝0.016毫秒即可。
虽然在后面进行详述，但在电光装置10的数字驱动中，能够将作为第1期间的非显示期间P1设为向存储电路60写入图像信号的信号写入期间或改写图像信号的信号改写期间。因此，不用改变信号写入期间，便能够简单地从8比特的灰度显示变为10比特的灰度显示。换言之，不用改变驱动电路51的时钟频率，便能够简单地从8比特的灰度显示变为10比特的灰度显示。
并且，在电光装置10的数字驱动中，在子场SF的期间或场F的期间，变更显示的子像素58的存储电路60(参照图8)的图像信号被改写。另一方面，不变更显示的子像素58的存储电路60的图像信号不被改写，换言之，图像信号被保持，因此实现了低功耗。即，当采用本结构时，能够实现如下的电光装置10：降低了能耗，并且降低了像素59(即，子像素58)之间的明亮度偏差或灰度偏差，能够显示多灰度化、高分辨率的图像等。
(实施例1)
“像素电路的结构”
接着，参照图8对实施例1的像素电路的结构进行说明。图8是对实施例1的像素电路的结构进行说明的图。
如图8所示，在与第1扫描线42和信号线43的交叉处对应地配置的每个子像素58中设置有像素电路41。沿着第1扫描线42配置第2扫描线45和控制线44。各像素电路41与第1扫描线42、第2扫描线45、信号线43以及控制线44对应。
并且，在实施例1中，从高电位线47向各像素电路41供给第1电位(VDD1)，从低电位线46向各像素电路41供给第2电位(VSS)，从高电位线49向各像素电路41供给第3电位(VDD2)。
实施例1的像素电路41包含N型的第1晶体管31、发光元件20、P型的第4晶体管34、存储电路60以及N型的第2晶体管32。由于像素电路41包含存储电路60，所以电光装置10能够进行数字驱动。其结果是，与模拟驱动的情况相比，能够抑制子像素58之间的发光元件20的发光亮度偏差，能够减少像素59之间的显示偏差。
第1晶体管31、发光元件20以及第4晶体管34串联配置在第3电位线(高电位线49)与第2电位线(低电位线46)之间。存储电路60配置在第1电位线(高电位线47)与第2电位线(低电位线46)之间。第2晶体管32配置在存储电路60与信号线43之间。
存储电路60包含第1反相器61、第2反相器62以及N型的第3晶体管33。存储电路60将这两个反相器61、62连接成环状而构成，形成所谓的静态存储器而对作为图像信号的数字信号进行存储。
第1反相器61的输出端子26与第2反相器62的输入端子28电连接。第3晶体管33配置在第2反相器62的输出端子27与第1反相器61的输入端子25之间。即，第3晶体管33的源极/漏极的一方与第1反相器61的输入端子25电连接，另一方与第2反相器62的输出端子27电连接。
另外，在本说明书中输出或输入端子A与输出或输入端子B电连接的状态是指端子A的逻辑与端子B的逻辑可以相同的状态，例如，即使在端子A与端子B之间配置有晶体管、电阻元件、二极管等，也可称为电连接的状态。并且，表述为“晶体管、元件配置在A与B之间”的情况下的“配置”不是布局上的配置，而是电路图上的配置。
存储电路60所存储的数字信号是“高”或“低”的二进制值。在本实施方式中，在第1反相器61的输出端子26的电位为“低”的情况下，即，第2反相器62的输出端子27的电位为“高”的情况下，发光元件20为可发光的状态，在第1反相器61的输出端子26的电位为“高”的情况下，即，第2反相器62的输出端子27的电位为“低”的情况下，发光元件20不发光。
在实施例1中，构成存储电路60的两个反相器61、62配置在第1电位线(高电位线47)与第2电位线(低电位线46)之间，向两个反相器61、62供给作为第1电位的VDD1和作为第2电位的VSS。因此，“高”相当于第1电位(VDD1)，“低”相当于第2电位(VSS)。
例如，当在存储电路60中存储数字信号且第1反相器61的输出端子26的电位为“低”时，向第2反相器62的输入端子28输入“低”而使第2反相器62的输出端子27的电位为“高”。而且，在第3晶体管33为导通状态时，如果第2反相器62的输出端子27的电位为“高”，则从第2反相器62的输出端子27向第1反相器61的输入端子25输入“高”而使第1反相器61的输出端子26的电位为“低”。这样，在第3晶体管33为导通状态时，存储于存储电路60的数字信号保持稳定的状态直到下次进行改写为止。
第1反相器61包含P型的第5晶体管35和N型的第7晶体管37，采用CMOS结构。第5晶体管35和第7晶体管37串联配置在第1电位线(高电位线47)与第2电位线(低电位线46)之间。第7晶体管37的源极与第2电位线(低电位线46)电连接。第5晶体管35的源极与第1电位线(高电位线47)电连接。
第2反相器62包含P型的第6晶体管36和N型的第8晶体管38，采用CMOS结构。第6晶体管36和第8晶体管38串联配置在第1电位线(高电位线47)与第2电位线(低电位线46)之间。第6晶体管36的源极与第1电位线(高电位线47)电连接。第8晶体管38的源极与第2电位线(低电位线46)电连接。
另外，在N型晶体管中，对源电位和漏电位进行比较而使电位较低的一方为源极。并且，在P型晶体管中，对源电位和漏电位进行比较而使电位较高的一方为源极。
第1反相器61的输入端子25是第5晶体管35和第7晶体管37的栅极，与第3晶体管33的源极/漏极的一方电连接。第1反相器61的输出端子26是第5晶体管35和第7晶体管37的漏极，与第2反相器62的输入端子28电连接。
第2反相器62的输出端子27是第6晶体管36和第8晶体管38的漏极，与第3晶体管33的源极/漏极的另一方电连接。第2反相器62的输入端子28是第6晶体管36和第8晶体管38的栅极，与第1反相器61的输出端子26电连接。
另外，在实施例1中，第1反相器61和第2反相器62都是CMOS结构，但这些反相器61、62也可以由晶体管和电阻元件构成。例如，在第1反相器61中可以用电阻元件置换第5晶体管35和第7晶体管37中的一方，在第2反相器62中也可以用电阻元件置换第6晶体管36和第8晶体管38中的一方。
发光元件20在本实施方式中是有机EL元件，包含作为像素电极的阳极21、作为发光功能层的发光部22以及作为相对电极的阴极23。发光部22构成为通过从阳极21侧注入的空穴和从阴极23侧注入的电子来形成激子，在激子消失时(即，空穴与电子复合时)使能量的一部分变成荧光或磷光而释放，从而可进行发光。
在实施例1的像素电路41中，发光元件20配置在第1晶体管31与第4晶体管34之间。发光元件20的阳极21与第4晶体管34的漏极电连接，发光元件20的阴极23与第1晶体管31的漏极电连接。
第1晶体管31是针对发光元件20的驱动晶体管。即，在第1晶体管31为导通状态时，发光元件20可发光。第1晶体管31的栅极与存储电路60的第2反相器62的输出端子27电连接。第1晶体管31的源极与第2电位线(低电位线46)电连接。第1晶体管31的漏极与发光元件20(阴极23)电连接。即，N型的第1晶体管31配置在比发光元件20靠低电位侧的位置。
第4晶体管34是控制发光元件20的发光的控制晶体管。在第4晶体管34为导通状态时，发光元件20可发光。虽然在后面进行叙述，但在本实施方式中，当向控制线44供给激活信号作为控制信号而使第4晶体管34为导通状态、第2反相器62的输出端子27成为相当于发光的电位而使第1晶体管31为导通状态时，发光元件20发光。
第4晶体管34的栅极与控制线44电连接。第4晶体管34的源极与第3电位线(高电位线49)电连接。第4晶体管34的漏极与发光元件20的阳极21电连接。即，P型的第4晶体管34配置在比发光元件20靠高电位侧的位置。
这里，N型晶体管配置在比发光元件20靠低电位侧的位置，P型晶体管配置在比发光元件20靠高电位侧的位置。通过以这种方式相对于发光元件20配置N型的第1晶体管31和P型的第4晶体管34，能够使两晶体管31、34大致线性地进行动作。以下，将使晶体管大致线性地进行动作简称线性动作。因此，能够使第1晶体管31、第4晶体管34的阈值电压偏差不会对发光元件20的发光亮度造成影响。
而且，第1晶体管31的源极与第2电位线(低电位线46)电连接，第4晶体管34的源极与第3电位线(高电位线49)电连接，因此，第1晶体管31的源电位固定为第2电位，第4晶体管34的源电位固定为第3电位。由此，即使第1晶体管31、第4晶体管34的源漏电压较小，也能够增大导通状态下的第1晶体管31、第4晶体管34的电导率。其结果是，第3电位(VDD2)与第2电位(VSS)之间的电位差的大部分被施加到发光元件20，因此，不容易受到第1晶体管31、第4晶体管34的阈值电压偏差的影响，能够提高像素59(即子像素58之间)的发光元件20的发光亮度的均匀性。
第2晶体管32配置在存储电路60与信号线43之间。N型的第2晶体管32的源极/漏极的一方与信号线43电连接，另一方与第1反相器61的输入端子25(即，第5晶体管35和第7晶体管37的栅极)电连接。第2晶体管32的栅极与第1扫描线42电连接。
第2晶体管32是针对像素电路41的选择晶体管。第2晶体管32根据作为向第1扫描线42供给的扫描信号的选择信号或非选择信号，对导通状态和截止状态进行切换。当第2晶体管32为导通状态时，信号线43与存储电路60的第1反相器61的输入端子25为导通状态，从信号线43供给的图像信号被写入到存储电路60中。
第3晶体管33配置在第1反相器61的输入端子25与第2反相器62的输出端子27之间。N型的第3晶体管33的源极/漏极的一方与第1反相器61的输入端子25电连接，另一方与第2反相器62的输出端子27电连接。这里，输入端子25与第5晶体管35和第7晶体管37的栅极电连接，输出端子27与第6晶体管36和第8晶体管38的漏极电连接。第3晶体管33的栅极与第2扫描线45电连接。
第3晶体管33根据作为向第2扫描线45供给的第2扫描信号的保持信号或非保持信号，对导通状态和截止状态进行切换。当第3晶体管33为导通状态时，第2反相器62的输出端子27与第1反相器61的输入端子25为导通状态，写入到存储电路60的图像信号被保持在第1反相器61与第2反相器62之间。
第2晶体管32和第3晶体管33是N型的同一导电型。第2晶体管32和第3晶体管33根据向第1扫描线42供给的扫描信号和向第2扫描线45供给的第2扫描信号，进行彼此大致互补的动作。彼此互补是指在第2晶体管32为导通状态时第3晶体管33为截止状态，在第2晶体管32为截止状态时第3晶体管33为导通状态。彼此大致互补是指第3晶体管33在第2晶体管32从截止状态变化为导通状态时已经处于截止状态，或者在第2晶体管32从截止状态变化为导通状态时从导通状态变化为截止状态。换言之，在第2晶体管32为导通状态时，第3晶体管33不处于导通状态。
以下对在实施例1的像素电路41中通过控制第2晶体管32、第3晶体管33以及第4晶体管34来进行针对存储电路60的图像信号的写入或改写以及发光元件20的发光和不发光的方法进行说明。
在实施例1中，第1扫描线42、第2扫描线45以及控制线44相对于各像素电路41是彼此独立的，因此，第2晶体管32、第3晶体管33以及第4晶体管34在彼此独立的状态下进行动作。而且，第2晶体管32和第3晶体管33进行彼此大致互补的动作。其结果是，在第2晶体管32为导通状态时，能够使第3晶体管33不处于导通状态。并且，在第2晶体管32为导通状态时，能够使第4晶体管34必定处于截止状态。
在向存储电路60写入或改写图像信号时，通过非激活信号使第4晶体管34为截止状态。当通过选择信号使第2晶体管32为导通状态时，向构成存储电路60的第1反相器61和第2反相器62供给图像信号。从信号线43向第1反相器61，然后从第1反相器61向第2反相器62写入图像信号。
通过第2扫描信号的非保持信号，第3晶体管33在第2晶体管32从截止状态变化为导通状态时已经处于截止状态，或者在第2晶体管32从截止状态变化为导通状态时从导通状态变化为截止状态。因此，在第2晶体管32为导通状态时，由于第3晶体管33不处于导通状态，所以第2反相器62的输出端子27与第1反相器61的输入端子25之间的电连接被切断。
这里，设想不存在第3晶体管33而使第2反相器62的输出端子27与第1反相器61的输入端子25始终电连接的情况。在将第1反相器61的输入端子25从“低”(VSS)改写为“高”(VDD1)时，在供给“高”的信号之前，第1反相器61的输入端子25的电位为“低”，即，第2反相器62的输入端子28的电位为“高”，第8晶体管38处于导通状态。因此，第2晶体管32为导通状态，当从信号线43供给“高”(VDD1)的信号时，从信号线43(VDD1)经过第2晶体管32和第8晶体管38到达低电位线46(VSS)的路径为导通状态，因此产生了从输入端子25的电位的“低”改写为“高”需要花费时间或者无法进行改写的不良情况。
并且，假设在不存在第3晶体管33的情况下，在将第1反相器61的输入端子25从“高”(VDD1)改写为“低”(VSS)时，在供给“低”的信号之前，第2反相器62的输入端子28的电位为“低”，第6晶体管36处于导通状态。因此，第2晶体管32为导通状态，当从信号线43供给“低”(VSS)的信号时，从高电位线47(VDD1)经过第6晶体管36和第2晶体管32到达信号线43(VSS)的路径为导通状态，因此产生了从输入端子25的电位的“高”改写为“低”需要花费时间或者无法进行改写的不良情况。
在实施例1中，在使第2晶体管32为导通状态而向存储电路60写入或改写图像信号时，配置在第1反相器61的输入端子25与第2反相器62的输出端子27之间的第3晶体管33为截止状态，输入端子25与输出端子27之间的电连接被切断，因此能够抑制上述那样的不良情况。
并且，在第2晶体管32为导通状态时，由于第4晶体管34为截止状态，所以在向存储电路60写入图像信号的期间，发光元件20不发光。总之，从第3电位线(高电位线49)经由发光元件20和第1晶体管31到达第2电位线(低电位线46)的路径被第4晶体管34切断。由此，在进行图像信号向存储电路60的写入或改写时发光元件20停止发光，因此，能够避开发光元件20该期间发光的影响，即使将SF1的显示期间P2-1设为极短期间也能够表现出准确的灰度。
另外，在向存储电路60写入或改写图像信号时，从信号线43向第1反相器61写入图像信号，将作为该图像信号的反转信号的互补信号从第1反相器61向第2反相器62写入。因此，与从信号线43向第1反相器61写入图像信号、同时将作为与供给到信号线43的信号互补的图像信号的互补信号从互补信号线写入到第2反相器62的情况相比，不需要供给互补信号的互补信号线或针对第2晶体管32的互补晶体管。因此，与具有互补信号线或互补晶体管的结构相比，容易使像素59微细化而实现高分辨率化，并且不需要增加布线数量，因此能够提高制造成品率。并且，如后面所详述的那样，在本实施方式的结构中，与从信号线43向第1反相器61写入图像信号、同时将与供给到信号线43的信号互补的图像信号从互补信号线写入到第2反相器62的情况相比，由于在写入图像信号时不存在从信号线43到电源线(第1电位线47或第2电位线46)的电流路径，所以能够低功耗且高速地改写图像信号。
当通过非选择信号使第2晶体管32从导通状态变为截止状态时，停止向存储电路60写入或改写图像信号。通过第2扫描信号，使第3晶体管33在第2晶体管32从导通状态变化为截止状态时已经处于导通状态，或者在第2晶体管32从导通状态变化为截止状态时从截止状态变化为导通状态。
由此，第2反相器62的输出端子27与第1反相器61的输入端子25电连接，写入到存储电路60的图像信号被保持在第1反相器61与第2反相器62之间。在供给激活信号之前第4晶体管34一直处于截止状态，发光元件20不发光。由于在下一个子场的非保持信号进入到第2扫描线45之前向第2扫描线45供给保持信号，因此能够以稳定的状态保持存储于存储电路60的图像信号，不会出现误改写。
然后，在使发光元件20发光时，在使第2晶体管32为截止状态(即，第3晶体管33为导通状态)的状态下通过激活信号使第4晶体管34为导通状态。此时，当通过存储于存储电路60的图像信号使第1晶体管31为导通状态时，在从第3电位线(高电位线49)经由第4晶体管34、发光元件20和第1晶体管31到达第2电位线(低电位线46)的路径中流过电流而使发光元件20发光。
在第4晶体管34为导通状态时，第2晶体管32为截止状态，第3晶体管33为导通状态，因此在使发光元件20发光的期间，存储于存储电路60的图像信号仍被保持而不会发生改写。由此，能够实现无误显示的高质量的图像显示。
“各电位与晶体管的阈值电压的关系”
如上所述，在本实施方式中，由第1电位(VDD1)和第2电位(VSS)构成低电压系统电源，由第3电位(VDD2)和第2电位(VSS)构成高电压系统电源。通过采用这样的结构，实现了动作高速、显示明亮的电光装置10。以下，对该点进行说明。
在以下的说明中，将第1电位记述为V1、第2电位记述为V2、第3电位记述为V3。在本实施方式中，第1电位(作为一例，V1＝3.0V)相对于作为低电压系统电源的电压的第2电位(作为一例，V2＝0V)的电位差(V1-V2＝3.0V)比第3电位(作为一例，V3＝7.0V)相对于作为高电压系统电源的电压的第2电位(V2＝0V)的电位差(V3-V2＝7.0V)小(V1-V2<V3-V2)。
当如上所述设定各电位时，利用供给第1电位和第2电位的低电压系统电源使驱动电路51、存储电路60进行动作，因此，能够对构成驱动电路51和存储电路60的晶体管进行微细化而实现高速动作。另一方面，利用供给第3电位和第2电位的高电压系统电源使发光元件20发光，因此，能够提高发光元件20的发光亮度。即，通过采用本实施方式的结构，可以实现如下的电光装置10：各电路高速地进行动作，发光元件20以高亮度发光而显示得明亮。
一般而言，在有机EL元件这样的发光元件中，需要较高的电压(例如5V以上)以使发光元件发光。但是，在半导体装置中，当提高电源电压时，必须增大晶体管的栅极长度L、栅极宽度W以防止错误动作，因此，电路的动作变慢。另一方面，当降低电源电压以使电路高速地进行动作时，导致发光元件的发光亮度的下降。总之，在如以往那样使发光元件发光的电源电压和使电路动作的电源电压相同的结构中，难以兼顾发光元件的高亮度的发光和电路的高速动作。
与此相对，在本实施方式中，具有低电压系统电源和高电压系统电源作为电光装置10的电源，设使驱动电路51、存储电路60进行动作的电源为低电压系统电源。由此，使构成驱动电路51、存储电路60的各晶体管的尺寸为L＝0.5微米(μm)左右，小于第1晶体管31、第4晶体管34的L＝0.75微米(μm)左右，以V1-V2＝3.0V的低电压驱动这些电路，由此，能够使驱动电路51、存储电路60高速地进行动作。
而且，利用高电压系统电源使发光元件20以V3-V2＝7.0V的高电压发光，因此，能够使发光元件20以高亮度发光。并且，如后所述，通过使与发光元件20串联配置的第1晶体管31、第4晶体管34进行线性动作，能够对发光元件20施加V3-V2＝7.0V的高电压的大部分，因此，能够进一步提高发光元件20发光时的亮度。
在本实施方式中，作为驱动晶体管的N型的第1晶体管31的阈值电压(Vth1)为正(0<Vth1)。在存储电路60存储的图像信号相当于不发光时，存储电路60的输出端子27的电位为“低”、即第2电位(V2)。第1晶体管31的源极与第2电位线(低电位线46)连接，因此，第1晶体管31的源电位和栅电位均为第2电位(V2)，因此，第1晶体管31的栅源电压Vgs1为0V。
因此，当第1晶体管31的阈值电压Vth1(作为一例，Vth1＝0.36V)为正(0<Vth1)时，N型的第1晶体管31的栅源电压Vgs1小于阈值电压Vth1，因此，第1晶体管31为截止状态。由此，在图像信号为不发光时，能够使第1晶体管31可靠地成为截止状态。
而且，在本实施方式中，以第2电位(V2)为基准的第1电位(V1)的电位差大于第1晶体管31的阈值电压Vth1(Vth1<V1-V2)。在存储电路60存储的图像信号相当于发光时，存储电路60的输出端子27的电位为“高”。“高”为第1电位(V1)，因此，第1晶体管31的栅源电压Vgs1成为第1电位(V1)相对于第2电位(V2)的电位差(Vgs1＝V1-V2＝3.0V-0V＝3.0V)。
当第1电位(V1)相对于第2电位(V2)的电位差(V1-V2＝3.0V)大于第1晶体管31的阈值电压Vth1(Vth1＝0.36V)(Vth1<V1-V2)时，在存储电路60的输出端子27的电位为“高”时，N型的第1晶体管31的栅源电压Vgs1大于阈值电压Vth1，因此，第1晶体管31成为导通状态。因此，在图像信号为发光时，能够使第1晶体管31可靠地成为导通状态。
与构成低电压系统电源的第1电位(VDD1)和第2电位(VSS)相比，将构成高电压系统电源的第3电位(在本实施例中，为VDD2)设为比第1电位(VDD1)高的电位(本实施例)，还是设为比第2电位(VSS)低的电位(例如电位比VSS低的VSS2)是根据第1晶体管31的极性来确定的。具体来说，在第1晶体管31为N型的情况下，将第3电位如本实施例那样设为电位比VDD1高的VDD2。相反地，如实施例5(参照图20)那样，在第1晶体管31A为P型的情况下，将第3电位设为电位比VSS1低的VSS2。在第1晶体管31(本实施例、图8)或第1晶体管31A(实施例5、图20)中，与源极电连接的第2电位与低电压系统电源共用，漏极侧的电源为第3电位。在这样的结构中，由于源电位是低电压系统电源，所以第1晶体管31(本实施例、图8)或第1晶体管31A(实施例5、图20)与构成存储电路60的同一导电型的晶体管(例如，在本实施例的情况下为第7晶体管37、第8晶体管38，在实施例5的情况下为第5晶体管35或第6晶体管36)同样地能够通过第1电位和第2电位进行导通/截止的开关动作。与此相对，当在第1晶体管31或第1晶体管31A中漏极与低电压系统电源共用并且源电位不同于构成存储电路60的同一导电型的晶体管的情况下，第1晶体管31或第1晶体管31A始终为导通状态，会出现不进行开关动作的不良情况。要想避免这种不良情况而使第1晶体管31或第1晶体管31A进行正常的开关动作，在第1晶体管31为N型的情况下将第3电位设为电位比VDD1高的VDD2，在第1晶体管31A为P型的情况下将第3电位设为电位比VSS1低的VSS2。
当从与栅极电连接的控制线44供给非激活信号作为控制信号时，作为控制晶体管的第4晶体管34成为截止状态，当供给激活信号时，作为控制晶体管的第4晶体管34成为导通状态。在本实施方式(实施例1)中，第4晶体管34为P型，因此，如上所述，非激活信号被设定为第3电位(V3)以上的高电位，优选为第3电位(V3)。另外，激活信号被设定为V3-(V1-V2)以下的低电位，优选为第2电位(V2)。
当从控制线44向第4晶体管34的栅极供给第3电位(V3)的非激活信号时，第4晶体管34的源电位和栅电位均成为第3电位(V3)，因此，第4晶体管34的栅源电压Vgs4为0V。当采用P型的第4晶体管34的阈值电压Vth4(作为一例，Vth4＝-0.36V)时，第4晶体管34的栅源电压Vgs4大于阈值电压Vth4，因此，第4晶体管34成为截止状态。因此，在控制信号为非激活信号时，能够使第4晶体管34可靠地成为截止状态。
当从控制线44供给V3-(V1-V2)以下、即7.0V-(3.0V-0V)＝4.0V以下的电位的激活信号时，第4晶体管34的栅源电压Vgs4成为4.0-7.0V＝-3.0V以下。因此，第4晶体管34的栅源电压Vgs4充分小于阈值电压Vth4，因此，在控制信号为激活信号时，能够使第4晶体管34可靠地成为导通状态。
而且，越降低激活信号的电位，第4晶体管34的栅源电压Vgs4越增大。如果设激活信号的电位为第2电位(V2)，则第4晶体管34的栅源电压Vgs4成为0V-7.0V＝-7.0V，导通状态下的第4晶体管34的导通电阻下降，因此，在使发光元件20发光时，不易受到第4晶体管34的阈值电压偏差的影响。
通过设现有的3个电位(即，第1电位、第2电位和第3电位)中的最高的第3电位(V3)为非激活信号的电位、最低的第2电位(V2)为激活信号的电位，能够在不设置供给新的电位的电位线的情况下设定非激活信号和激活信号的电位。而且，能够利用激活信号充分地增大第4晶体管34的栅源电压的绝对值，因此，能够充分地降低导通状态下的第4晶体管34的导通电阻，能够基本消除第4晶体管34的阈值电压偏差对发光元件的发光亮度带来的影响。
即，通过采用本实施方式的结构，即便使用低电压系统电源和高电压系统电源的两种电气系统，也能够在应使发光元件20不发光时使第1晶体管31和第4晶体管34成为截止状态而可靠地使其不发光，在应使发光元件20发光时使第1晶体管31和第4晶体管34成为导通状态而可靠地使其发光。
并且，从与栅极电连接的第1扫描线42供给非选择信号作为扫描信号时，作为选择晶体管的第2晶体管32成为截止状态，当供给选择信号时，作为选择晶体管的第2晶体管32成为导通状态。在本实施方式中，第2晶体管32为N型，因此，如上所述，作为非选择信号的电位的第5电位(V5)被设定为第2电位(V2)以下的低电位，优选为第2电位(V2)。另外，作为选择信号的电位的第4电位(V4)被设定为第1电位(V1)以上的高电位，优选为第3电位(V3)。
优选的是，第1晶体管31和第2晶体管32的极性相同。在实施例1中，第1晶体管31和第2晶体管32均为N型。因此，在向栅极供给的图像信号的电位为“高”时，第1晶体管31为导通状态，在向栅极供给的扫描信号为选择信号(即，“高”)时，第2晶体管32为导通状态。由于第1晶体管31为N型，所以如前述那样，在本实施例中，第3电位(V3)是电位比第1电位(VDD1)高的VDD2。这是因为图像信号的“高”为第1电位(V1)，作为选择信号的“高”被设定为第1电位(V1)以上，能够设为第3电位(V3＝VDD2)。
对将选择信号的电位设为第3电位(V3)、将存储电路60的图像信号从“低”改写为“高”的情况进行说明。在改写图像信号之前，与第2晶体管32的源极/漏极的一方电连接的第1反相器61的输入端子25为“低”的第2电位(V2)。当从第1扫描线42向第2晶体管32的栅极供给第3电位(V3)的选择信号时，第2晶体管32的栅源电压Vgs2为V3-V2＝7.0V-0V＝7.0V，高于第2晶体管32的阈值电压Vth2(作为一例，Vth2＝0.36V)，因此，第2晶体管32成为导通状态。
通过将“高”(V1)的图像信号从信号线43写入存储电路60，第1反相器61的输入端子25的电位从“低”(V2)逐渐上升至“高”(V1)，但伴随于此，第2晶体管32的栅源电压Vgs2逐渐下降至V3-V1＝7.0V-3.0V＝4.0V。即使第2晶体管32的栅源电压Vgs2成为最低的4.0V，栅源电压Vgs2也充分高于第2晶体管32的阈值电压Vth2。因此，直到将图像信号写入存储电路60为止，维持第2晶体管32的导通电阻较低的状态，因此，能够将图像信号可靠地写入存储电路60。
这里，假想第2晶体管32为与第1晶体管31相反特性的P型的第2晶体管32A的情况。在该情况下，在选择信号为“低”时，第2晶体管32A成为导通状态。在设选择信号的电位为第2电位(V2)、将存储电路60的图像信号从“高”改写为“低”的情况下，当从第1扫描线42供给第2电位(V2)的选择信号时，第2晶体管32A的栅源电压Vgs2为V2-V1＝0V-3.0V＝-3.0V，低于第2晶体管32A的阈值电压Vth2(作为一例，Vth2＝-0.36V)，因此，第2晶体管32A成为导通状态。
通过将“低”(V2)的图像信号从信号线43写入存储电路60，伴随第1反相器61的输入端子25的电位从“高”(V1)逐渐下降，第2晶体管32A的栅源电压Vgs2从-3.0V逐渐上升，在输入端子25的电位成为第2电位(V2)之前，到达P型的第2晶体管32A的阈值电压Vth2，第2晶体管32A成为截止状态。
并且，在第2晶体管32A成为截止状态之前，伴随栅源电压Vgs2上升而接近阈值电压Vth2，第2晶体管32A的导通电阻上升，因此，对存储电路60的图像信号的改写花费时间，或者改写失败。为了避免该问题，将选择信号的电位设定为更低电位即可，但在该情况下，还需要与现有的电位不同的电位线。
如实施例1那样，当第1晶体管31和第2晶体管32均为N型的相同极性时，通过使选择信号的电位为第3电位与第1电位之间的最高的第3电位，能够在不设置新的电位线的情况下进行设定。而且，在使第2晶体管32为导通状态而向存储电路60写入图像信号时，能够增大第2晶体管32的栅源电压Vgs2，因此，即使源电位由于图像信号的写入而上升，也能够将第2晶体管32的导通电阻维持得较低。由此，能够高速且可靠地进行图像信号向存储电路60的写入、改写。
同样，第3晶体管33也优选与第1晶体管31和第2晶体管32为同一导电型，即N型。当从与栅极电连接的第2扫描线45供给非保持信号时，第3晶体管33成为截止状态，当供给保持信号时，第3晶体管33成为导通状态。由于第3晶体管33也是N型，所以如上述那样，作为非保持信号的电位的第7电位(V7)被设定为第2电位(V2)以下的低电位，优选为第2电位(V2)。并且，作为保持信号的电位的第6电位(V4)被设定为第1电位(V1)以上的高电位，优选为第3电位(V3)。
当从第2扫描线45向第3晶体管33的栅极供给第3电位(V3)的保持信号时，第3晶体管33的栅源电压Vgs3为V3-V2＝7.0V-0V＝7.0V，比第3晶体管33的阈值电压Vth3(作为一例，Vth3＝0.36V)高，因此，第3晶体管33成为导通状态。而且，由于栅源电压Vgs3充分高于第3晶体管33的阈值电压Vth3，所以第3晶体管33的导通电阻维持着较低的状态，因此能够在第1反相器61与第2反相器62之间可靠地保持写入到存储电路60的图像信号。
总之，如果作为驱动晶体管的第1晶体管31为N型，则优选为了构成高电压系统电源而新加入的第3电位(V3)是比第1电位(V1＝VDD1)高的V3＝VDD2。而且，优选第2晶体管32和第3晶体管33是与第1晶体管31为同一导电型的N型。由此，对第2晶体管32的栅电位和第3晶体管33的栅电位使用第3电位(V3＝VDD2)，使两晶体管32、33的栅源电压Vgs2、Vgs3相比阈值电压Vth2、Vth3足够大，从而能够降低导通状态下的两晶体管32、33的导通电阻。
根据以上的结果，总结本实施方式中的优选的各电位(V1、V2、V3)与第1晶体管31的阈值电压(Vth1)的关系，它们的关系用式2和式3表示。
0＜Vth1…(2)
V2+Vth1＜V1＜V3…(3)
“晶体管的特性”
接下来，对本实施方式的电光装置10具备的晶体管的特性进行说明。在本实施方式的电光装置10中，在构成高电压系统电源的第3电位线(高电位线49)与第2电位线(低电位线46)之间，与发光元件20串联地配置有第1晶体管31和第4晶体管34。第1晶体管31的导通电阻优选充分低于发光元件20的导通电阻。并且，第4晶体管34的导通电阻也优选充分低于发光元件20的导通电阻。
充分低是第1晶体管31、第4晶体管34进行线性动作的驱动条件，具体而言，表示第1晶体管31、第4晶体管34的导通电阻为发光元件20的导通电阻的1/100以下、优选为1/1000以下。由此，在发光元件20发光时，能够使第1晶体管31、第4晶体管34进行线性动作。
其结果是，在串联配置的第1晶体管31、第4晶体管34和发光元件20中产生的电位差的大部分被施加给发光元件20，所以在发光元件20发光时不容易受到两晶体管31、34的阈值电压偏差的影响。换言之，作为高电压系统电源的电压的第3电位与第2电位的电位差的大部分被施加给发光元件20，因此，在发光元件20发光时，不易受到两个晶体管31、34的阈值电压偏差的影响。即，当采用这样的结构时，能够减小第1晶体管31、第4晶体管34的阈值电压偏差的影响，因此，能够实现抑制了像素59(即，子像素58)之间的明亮度偏差、灰度偏差且均匀性优异的图像显示。
这是因为，通过使第1晶体管31、第4晶体管34的导通电阻为发光元件20的导通电阻的1/100以下，发光元件20接收电源电压的99％以上，两个晶体管31、34中的电位差为1％以下。两个晶体管31、34中的电位差小到1％以下，因此，两个晶体管31、34的阈值电压偏差对发光元件20的发光特性带来的影响变小。
在本实施方式(实施例1)中，第1晶体管31与第4晶体管34的串联电阻为发光元件20的导通电阻的1/1000左右。在该情况下，发光元件20接收电源电压的99.9％左右，两个晶体管31、34中的电位差为0.1％左右，因此，几乎能够忽视两个晶体管31、34的阈值电压偏差对发光元件20的发光特性带来的影响。
晶体管的导通电阻依赖晶体管的极性、栅极长度、栅极宽度、阈值电压、栅绝缘膜厚度等。在本实施方式中，确定两个晶体管31、34的极性、栅极长度、栅极宽度、阈值电压、栅绝缘膜厚度等，以使第1晶体管31和第4晶体管34的导通电阻充分低于发光元件20的导通电阻。以下，说明该点。
在本实施方式中，发光元件20使用有机EL元件，第1晶体管31、第4晶体管34等晶体管形成在由单晶硅基板构成的元件基板11上。发光元件20的电压电流特性大致由以下的式4表示。
在式4中，IEL为经过发光元件20的电流，VEL是施加给发光元件20的电压，LEL是发光元件20的俯视时的长度，WEL是发光元件20的俯视时的宽度，J0为发光元件20的电流密度系数，Vtm是发光元件20具有的存在温度依赖性的系数电压，V0是针对发光元件20的发光的阈值电压。这里，发光元件20所具有的存在温度依赖性的某个系数电压Vtm在恒定温度下为恒定的电压。
另外，在用VP表示高电压系统电源的电压、用Vds表示由第1晶体管31和第3晶体管33产生的电位差时，VEL+Vds＝VP。并且，在本实施方式中，LEL＝11微米(μm)，WEL＝3微米(μm)，J0＝1.449毫安每平方厘米(mA/cm2)，V0＝3.0伏(V)，Vtm＝0.541伏(V)。
另一方面，在将第1晶体管31、第4晶体管34等表示为第i晶体管(i为1或者4)时，其漏电流Idsi由以下的式5表示。
在式5中，Wi为第i晶体管的栅极宽度，Li为第i晶体管的栅极长度，ε0为真空的介电常数，εox为栅绝缘膜的介电常数，toxi为栅绝缘膜的厚度，μi为第i晶体管的迁移率，Vgsi为栅电压，Vdsi为基于第i晶体管导致的电位差的漏电压，Vthi为第i晶体管的阈值电压。
在实施例1中，W1＝1.0微米(μm)，W4＝1.25微米(μm)，L1＝L4＝0.75微米(μm)，tox＝20纳米(nm)，μ1＝240平方厘米每伏秒(cm2/V·s)，μ4＝150平方厘米每伏秒(cm2/V·s)，Vth1＝0.36V，Vth4＝-0.36V、Vgs1＝V1-V2＝3.0V，Vgs4＝V2-V3＝-7.0V。
另外，在使第1晶体管31和第4晶体管34进行线性动作的情况下，使用两个晶体管31、34中的电位差Vds，发光元件20的电压电流特性在Vds＝0V附近近似为以下的式6。
IEL＝-kVds+Io…(6)
在实施例1中，由式6定义的系数k为k＝1.39×10-6(Ω-1)。I0是高电压系统电源的电压VP全部施加给发光元件20的情况下的电流量，I0＝7.82×10-7(A)。
在这样的条件下，发光元件20发光的电压是根据式4和式6为IEL＝Ids的电压。在本实施方式中，VP＝V3-V2＝7.0V，Vds1＝0.0053V，Vds4＝0.0027V，VEL＝6.9920V，IEL＝Ids1＝Ids4＝7.672×10-7A。并且，此时的晶体管的导通电阻为6.859×103Ω，第4晶体管34的导通电阻为3.491×103Ω，发光元件20的导通电阻为9.113×106Ω。
因此，第1晶体管31的导通电阻是比发光元件20的导通电阻的1/1000低的1/1300左右，第4晶体管34的导通电阻是比发光元件20的导通电阻的1/1000低的1/2600左右，因此，能够将高电压系统电源的电压的大部分施加到发光元件20。
在该条件下，即使晶体管的阈值电压变动了30％以上，VEL＝6.99V、IEL＝Ids1＝Ids4＝7.67×10-7A也是不变的。具体来说，在实施例1中，即使Vth1、Vth4在0.29到0.53V之间变动，VEL＝6.99V、IEL＝Ids1＝Ids4＝7.67×10-7A也是不变的。通常，晶体管的阈值电压不会这样大幅地变动。因此，通过使第4晶体管34的导通电阻为发光元件20的导通电阻的1/1000左右以下，第1晶体管31和第4晶体管34的阈值电压偏差不会实质性地对发光元件20的发光亮度带来影响。
近似地，通过使式5和式6联立，使IEL＝Idsi，从而能够如以下的式7那样表现第i晶体管的阈值电压偏差对于电流IEL＝Idsi的影响。
I0为高电压系统电源的电压VP全部施加给发光元件20的情况下的电流量，所以，从式7可知，要想使发光元件20在电源电压VP附近发光，只要增大栅电压Vgsi或Zi即可。换言之，越增大Zi，发光元件20的发光亮度越不易受到晶体管的阈值电压偏差的影响。
在实施例1中，由于是小到k/Z1＝2.52×10-2V、k/Z4＝3.22×10-2V的值，所以，式7的左边第2项对于第1晶体管31为k/(Z1(Vgs1-Vth1))＝0.01，对于第4晶体管34为k/(Z4(Vgs4-Vth4))＝0.005，小于0.01(1％)左右。其结果是，发光元件20发光时的电流(发光亮度)几乎不会受到两个晶体管31、34的阈值电压的影响。即，通过使k/(Zi(Vgsi-Vthi))的值小于0.01(1％)左右，能够实质上排除两个晶体管31、34的阈值电压(Vth1、Vth4)相对于发光元件20的发光亮度的偏差。
在式7中，k和Zi通过式5和式6定义。另外，由于P型晶体管的迁移率μi小于N型晶体管，所以能够使P型晶体管的W大于N型晶体管的W。在本实施方式中，使P型晶体管的W3大于N型晶体管的W1，使P型的第4晶体管34的Z4与N型的第1晶体管31的Z1大致相同。
为了使发光元件20在电源电压VP附近发光，栅电压Vgsi优选尽可能大。在本实施方式(实施例1)中，通过使激活状态下的控制信号(即，激活信号)的电位相对于作为第4晶体管34的源电位的第3电位(V3)成为第2电位(V2)，增大了第4晶体管34的栅源电压Vgs4。
在本实施例中，与发光元件20串联配置的第1晶体管31的栅极宽度W1比存储电路60所包含的第3晶体管33的栅极宽度W3大。作为一例，W1＝1.0微米(μm)，W3＝0.5微米(μm)。因此，在第1晶体管31成为导通状态而使发光元件20发光时，能够在发光元件20中流过较大的电流，因此能够提高发光元件20的发光亮度。而且，由于导通状态下的第1晶体管31的导通电阻较小，所以在发光元件20发光时，能够抑制因第1晶体管31的阈值电压偏差而引起的发光亮度偏差。另一方面，第3晶体管33具有在发光元件20发光时将第2反相器62的输出端子27与第1反相器61的输入端子25之间的电位差保持为较小的作用。因此，不需要在第3晶体管33中流过较大的电流，即便使第3晶体管33的栅极宽度W3比第1晶体管的栅极宽度W1小，也可充分发挥其功能。这样，存储电路60能够稳定地保持图像信号，从而显示高分辨率且高质量的图像。
在本实施例中，第1晶体管31的栅极长度L1比第3晶体管的栅极长度L3长。作为一例，L1＝0.75微米(μm)，L3＝0.5微米(μm)。因此，能够对与第1晶体管31串联配置的发光元件20施加比包含第3晶体管33的存储电路60高的电压。而且，即使对发光元件20或第1晶体管31施加较高的电压，由于第1晶体管31的栅极长度L1较长，所以能够降低第1晶体管31被高压损坏的可能性。另一方面，由于存储电路60所包含的第3晶体管33的栅极长度L3比第1晶体管31的栅极长度L1短，所以能够使第3晶体管33比第1晶体管31小，从而使存储电路60微细化。其结果是，能够使存储电路60进行高速动作，并且能够使发光元件20以较高的电压发光。
并且，在本实施方式的电光装置10中，在构成低电压系统电源的第1电位线(高电位线47)与第2电位线(低电位线46)之间配置有构成存储电路60所包含的第1反相器61的第5晶体管35和第7晶体管37、以及构成第2反相器62的第6晶体管36和第8晶体管38。
由于与利用高电压系统电源进行动作的第1晶体管31、第4晶体管34相比，这些利用低电压系统电源进行动作的晶体管35、36、37、38的施加电压较低，所以能够缩短栅极长度，与此相伴地能够使栅极宽度变窄，因此能够减少沟道形成区域的面积。即，能够对存储电路60进行微细化。而且，当晶体管35、36、37、38的沟道形成区域的面积较小时，晶体管电容减小，因此能够高速地进行充放电。即，能够使对存储电路60的图像信号的写入、改写高速化。
在本实施方式中，存储电路60包含的这些第5晶体管35、第6晶体管36、第7晶体管37和第8晶体管38的俯视时的栅极长度比与发光元件20串联配置的第1晶体管31和第4晶体管34的俯视时的栅极长度短。
第5晶体管35、第6晶体管36、第7晶体管37和第8晶体管38的俯视时的栅极长度为L5＝L6＝L7＝L8＝0.5微米(μm)。如上所述，第1晶体管31和第4晶体管34的俯视时的栅极长度为L1＝L4＝0.75微米(μm)，因此，第5晶体管35、第6晶体管36、第7晶体管37和第8晶体管38的栅极长度较短。
并且，在本实施方式中，第5晶体管35、第6晶体管36、第7晶体管37和第8晶体管38的俯视时的沟道形成区域的面积比第1晶体管31和第4晶体管34的俯视时的沟道形成区域的面积小。晶体管的沟道形成区域的面积与相对配置的栅电极的面积、即、俯视时的栅极长度与栅极宽度之积大致相等。
N型的第7晶体管37和第8晶体管38的栅极宽度为W7＝W8＝0.5微米(μm)，P型的第5晶体管35和第6晶体管36的栅极宽度为W5＝W6＝0.75微米(μm)。因此，第7晶体管37和第8晶体管38的沟道形成区域的面积为0.5×0.5＝0.25平方微米(μm2)，第5晶体管35和第6晶体管36的沟道形成区域的面积为0.5×0.75＝0.375平方微米(μm2)。
如上所述，第1晶体管31的栅极宽度为W1＝1.0微米(μm)，因此，第1晶体管31的沟道形成区域的面积为0.75×1.0＝0.75平方微米(μm2)。并且，第4晶体管34的栅极宽度为W4＝1.25微米(μm)，因此，第4晶体管34的沟道形成区域的面积为0.75×1.25＝0.9375平方微米(μm2)。因此，第5晶体管35、第6晶体管36、第7晶体管37和第8晶体管38的沟道形成区域的面积较小。
这样，在本实施方式中，通过使存储电路60所包含的晶体管35、36、37、38的沟道形成区域的面积小于与发光元件20串联配置的晶体管31、34的沟道形成区域的面积，能够对存储电路60进行微细化而进行高速动作，并且，能够使发光元件20以高亮度发光。
“像素电路的驱动方法”
接着，参照图9对本实施方式的电光装置10的像素电路的驱动方法进行说明。图9是说明本实施方式的像素电路的驱动方法的一例的图。在图9中，横轴为时间轴，具有作为非显示期间的第1期间和作为显示期间的第2期间。第1期间在图7中示出为P1-1～P1-8，相当于P1。第2期间在图7中示出为P2-1～P2-8，相当于P2。
在图9的纵轴中，Scan 1～Scan M表示向M条第1扫描线42(参照图5)中的从第1到第M行的各第1扫描线42供给的扫描信号。扫描信号具有选择状态下的扫描信号(即，选择信号)和非选择状态下的扫描信号(即，非选择信号)。而且，XScan 1～XScan M表示向M条第2扫描线45(参照图5)中的第1到第M行的各第2扫描线45供给的第2扫描信号。第2扫描信号具有选择状态下的第2扫描信号(即，保持信号)和非选择状态下的第2扫描信号(即，非保持信号)。并且，Enb表示向控制线44(参照图5)供给的控制信号。控制信号包含激活状态下的控制信号(即，激活信号)和非激活状态下的控制信号(即，非激活信号)。
如参照图7所说明的那样，将显示一张图像的1场(F)分割为多个子场(SF)，在各子场(SF)中包含作为非显示期间的第1期间、和作为第1期间结束之后开始的显示期间的第2期间。第1期间是信号写入期间，在该期间内向位于显示区域E的各像素电路41(参照图5)内的存储电路60(参照图8)写入图像信号。第2期间是在位于显示区域E的各像素电路41中发光元件20(参照图8)可发光的期间。
如图9所示，在本实施方式的电光装置10中，在第1期间向全部控制线44供给非激活信号作为控制信号。当向控制线44供给非激活信号时，由于第4晶体管34(参照图8)为截止状态，所以在位于显示区域E的全部像素电路41中发光元件20为不发光的状态。
而且，在第1期间内，在各子场(SF)中向第1扫描线42的任意扫描线供给选择信号(“高”)作为扫描信号。当向第1扫描线42供给选择信号时，在所选择的像素电路41中第2晶体管32(参照图8)从截止状态变为导通状态。由此，在所选择的像素电路41中，从信号线43(参照图8)向第1反相器61、然后从第1反相器61向第2反相器62写入图像信号。这样，在第1期间内向各像素电路41的存储电路60写入图像信号并进行存储。
并且，在实施例1中，在第1期间内，在各子场(SF)中向第2扫描线45供给保持信号(“高”)作为第2扫描信号，对向第1扫描线42供给选择信号而选择出的像素电路41供给非保持信号(“低”)作为第2扫描信号。选择信号的脉冲宽度与非保持信号的脉冲宽度相同，但供给选择信号的定时与供给非保持信号的定时不同。即，针对选择出的像素电路41，在向第1扫描线42供给选择信号之前，向第2扫描线45供给非保持信号。
因此，在选择信号所选择的像素电路41中，在第2晶体管32从截止状态变化为导通状态之前，通过非保持信号使第3晶体管33(参照图8)从导通状态变化为截止状态。由此，第2反相器62的输出端子27与第1反相器61的输入端子25之间的电连接被切断，因此在选择信号所选择出的像素电路41中，能够可靠且高速地进行图像信号向存储电路60的写入或改写。
另外，假设在向第2扫描线45供给非保持信号之前，不向第1扫描线42供给选择信号。当在第3晶体管33为导通状态的期间第2晶体管32变化为导通状态时，第2反相器62的输出端子27与第1反相器61的输入端子25处于电连接的状态，即，与不存在第3晶体管33的情况同样的状态。因此，有可能出现对存储电路60改写图像信号需要花费时间或无法进行改写的不良情况。
当图像信号向存储电路60的写入或改写结束时，针对选择出的像素电路41，向第1扫描线42供给非选择信号(“低”)。在实施例1中，针对选择出的像素电路41，在向第1扫描线42供给非选择信号之前，向第2扫描线45供给保持信号(“高”)。因此，在选择信号所选择出的像素电路41中，在第2晶体管32从导通状态变化为截止状态之前，第3晶体管33从截止状态变化为导通状态。由此，在所选择出的像素电路41中，第2反相器62的输出端子27与第1反相器61的输入端子25为导通状态，写入到存储电路60的图像信号被保持在第1反相器61与第2反相器62之间。
在第2期间内，向全部控制线44供给激活信号作为控制信号。当向控制线44供给激活信号时，第4晶体管34为导通状态，因此在位于显示区域E的全部像素电路41中发光元件20为可发光的状态。在第2期间内，向全部第1扫描线42供给使第2晶体管32为截止状态的非选择信号作为扫描信号。由此，在各像素电路41的存储电路60中，保持在该子场(SF)中写入的图像信号。
这样，在本实施方式中，由于能够对作为非显示期间的第1期间和作为显示期间的第2期间进行独立控制，所以能够进行基于数字时分驱动的灰度显示。并且，其结果是，能够使第2期间比第1期间短，因此能够实现更高灰度的显示。
此外，由于能够在多个像素电路41中共享向控制线44供给的控制信号，所以电光装置10的驱动变得容易。具体来说，在不具有第1期间的数字驱动的情况下，要想使发光期间比选择完全部的第1扫描线42的一个垂直期间短，需要非常复杂的驱动。与此相对，在本实施方式中，通过在多个像素电路41中共享向控制线44供给的控制信号，即使存在发光期间比选择完全部的第1扫描线42的一个垂直期间短的子场(SF)，仅通过单纯地缩短第2期间便能够容易地对电光装置10进行驱动。
另外，本实施方式的像素电路的驱动方法并不限定于图9所示的驱动方法。图10和图11是说明本实施方式的像素电路的驱动方法的另一例的图。例如，如图10所示，也可以是，选择信号(“高”)的脉冲宽度与非保持信号(“低”)的脉冲宽度不同，在第2晶体管32从导通状态变化为截止状态时，第3晶体管33从截止状态变化为导通状态。
并且，如图11所示，也可以是，选择信号(“高”)的脉冲宽度与非保持信号(“低”)的脉冲宽度相同，在第2晶体管32从截止状态变化为导通状态时，第3晶体管33从导通状态变化为截止状态，在第2晶体管32从导通状态变化为截止状态时，第3晶体管33从截止状态变化为导通状态。
此外，也可以是，非保持信号(“低”)的脉冲宽度比选择信号(“高”)的脉冲宽度长，在第2晶体管32处于导通状态的期间及其前后的整个期间，第3晶体管33处于截止状态。在该情况下，将第2晶体管32从导通状态变化为截止状态之后第3晶体管33也处于截止状态的期间设为不会使第1反相器61的输入端子25的逻辑(即，图像信号)发生反转的程度的短时间。
这里，如上述那样，在包含实施例1的本实施方式中，在向第1反相器61的输入端子25写入图像信号时，第3晶体管33处于截止状态。因此，信号线43与电源(VSS或VDD1)不导通，只需对第1反相器61的输入端子25的第5晶体管35和第7晶体管37的晶体管电容进行充电即可写入或改写图像信号，因此不存在电流路径。其结果是，能够非常高速即在短时间内进行图像信号向第1反相器61的输入端子25的写入。接着，对该点进行说明。
P型的第5晶体管35的晶体管电容CP为CP＝6.47×10-16法拉(F)，N型的第7晶体管37的晶体管电容CN为CN＝4.31×10-16法拉，因此第1反相器61的输入端子25的总晶体管电容CTr为CTr＝1.079×10-15法拉。在本实施方式中，由于选择信号的电位高达V4＝V3＝7.0V，所以导通状态下的第2晶体管32的导通电阻变得极低。通过第2晶体管32的导通电流Ids2为Ids2＝4.13×10-4安培(A)。因此，经由第2晶体管32向第1反相器61的输入端子25写入图像信号所需的时间τ1由式8求出，为τ1＝CTr×V/Ids2＝3.92×10-12秒。
在式8中，V为第1反相器61的逻辑反相电压(V1+V2)/2＝1.5V。这样，在本实施方式中，在写入或改写图像信号时，第3晶体管33为截止状态，选择信号的电位高达V4＝V3＝7.0V，因此能够在4皮秒左右的极短时间内写入或改写图像信号。
另一方面，当对第2反相器62的输入端子28的改写时间进行同样地计算时，在第5晶体管35和第7晶体管37中，借助导通电流稍低的第5晶体管35进行改写会花费时间。即，将第2反相器62的输入端子28从“低”改写为“高”比将第2反相器62的输入端子28从“高”改写为“低”会更花费时间。在该情况下，由于第5晶体管35的导通电流Ids5为Ids5＝1.54×10-6安培左右，所以向第2反相器62的输入端子28写入图像信号所需的时间τ2为τ2＝CTr×V/Ids5＝1.05×10-11秒。
其结果是，在第3晶体管33成为截止状态之后，在第2晶体管32处于导通状态的期间(即选择信号进入到第1扫描线42并且非保持信号进入到第2扫描线45的期间)，考虑到余量而设为τ1的2倍，即，8皮秒左右便足够。此外，从扫描信号(Scan)为“高”的时刻到第2扫描信号(XScan)为“高”的时刻为止的时间是4(皮秒)×2+10.5(皮秒)×2＝29(皮秒)，只要30(皮秒)左右便足够了。在本实施方式中，由于扫描信号(Scan)和第2扫描信号(XScan)是互补的，所以选择信号期间为5.0纳秒。在该情况下，选择出全部第1扫描线42的一个垂直期间(非显示期间P1)为5.0(纳秒)×720×3＝10.8微秒。
如以上所述的那样，根据本实施方式的像素电路41的结构，能够低功耗地显示高分辨率和高质量的图像，并且能够高速且可靠地进行图像信号向存储电路60的写入或改写，能够实现显示得更加明亮的电光装置10。
(变形例1)
接着，对作为实施例1的变形例的变形例1的像素电路的结构和像素电路的驱动方法进行说明。
“像素电路的结构”
图12是说明变形例1的像素电路的结构的图。另外，在以下的变形例1的说明中，对与实施例1的不同点进行说明，在附图上对与实施例1相同的构成要素赋予相同的标号而省略其说明。
如图12所示，变形例1的像素电路41A在不具有第2扫描线45且存储电路60所包含的P型的第3晶体管33A的栅极与第1扫描线42电连接的点上与实施例1的像素电路41不同，其它的结构是相同的。
变形例1的像素电路41A包含发光元件20、P型的第4晶体管34、N型的第1晶体管31、存储电路60以及N型的第2晶体管32。在存储电路60的第2反相器62的输出端子27与第1反相器61的输入端子25之间配置有P型的第3晶体管33A。
在变形例1的像素电路41A中，第2晶体管32是作为第1导电型的N型，而第3晶体管33A是导电型与第2晶体管32不同的作为第2导电型的P型。第2晶体管32的栅极和第3晶体管33A的栅极与第1扫描线42电连接。因此，第2晶体管32和第3晶体管33A相对于向第1扫描线42供给的扫描信号进行彼此互补的动作。即，在第2晶体管32为导通状态时第3晶体管33A为截止状态，在第2晶体管32为截止状态时第3晶体管33A为导通状态。
“像素电路的驱动方法”
图13是说明变形例1的像素电路的驱动方法的图。如图13所示，当在第1期间内按照各子场(SF)向第1扫描线42中的任意扫描线供给选择信号(“高”)作为扫描信号时，在所选择出的像素电路41A中，第2晶体管32(参照图12)从截止状态变为导通状态，第3晶体管33A(参照图12)从导通状态变为截止状态。由此，在所选择出的像素电路41中，从信号线43(参照图12)向存储电路60写入图像信号。
因此，在变形例1中，在第2晶体管32为导通状态而向存储电路60写入图像信号时，配置在第2反相器62的输出端子27与第1反相器61的输入端子25之间的第3晶体管33A也为截止状态，因此能够高速且可靠地进行图像信号向存储电路60的写入或改写。
在向存储电路60写入了图像信号之后，当向第1扫描线42供给非选择信号(“低”)时，在从选择变为非选择的像素电路41A中，第2晶体管32从导通状态变为截止状态，第3晶体管33A从截止状态变为导通状态。由此，在变形例1中，也能够以稳定的状态对写入到存储电路60的图像信号进行保持。
以下，关于本实施方式的像素电路的结构，对其它实施例和变形例进行说明。在以下的实施例和变形例的说明中，对与先前出现的实施例或变形例的不同点进行说明，在附图上对与先前出现的实施例或变形例相同的构成要素赋予相同的标号并省略其说明。
(实施例2)
参照图14对实施例2的像素电路的结构进行说明。图14是说明实施例2的像素电路的结构的图。如图14所示，实施例2的像素电路41B在控制晶体管为N型的第4晶体管34A的点上与实施例1的像素电路41不同，其它结构是相同的。
实施例2的像素电路41B包含发光元件20、N型的第4晶体管34A、N型的第1晶体管31、存储电路60以及N型的第2晶体管32。在存储电路60的第2反相器62的输出端子27与第1反相器61的输入端子25之间配置有N型的第3晶体管33。
第4晶体管34A配置在发光元件20与第1晶体管31之间。即，发光元件20的阳极21与第3电位线(高电位线49)电连接，发光元件20的阴极23与第4晶体管34A的漏极电连接。第4晶体管34A的源极与第1晶体管31的漏极电连接。
在实施例2中，由于第4晶体管34A为N型，所以激活状态下的控制信号(即，激活信号)为“高”，即高电位，非激活状态下的控制信号(即，非激活信号)为“低”，即低电位。激活信号被设定为第3电位(V3)以上，优选为第3电位(V3)。并且，非激活信号被设定为第2电位(V2)以下，优选为第2电位(V2)。
(变形例2)
参照图15对作为实施例2的变形例的变形例2的像素电路的结构进行说明。图15是说明变形例2的像素电路的结构的图。如图15所示，变形例2的像素电路41C与变形例1的像素电路41A同样，在不具有第2扫描线45且存储电路60所包含的P型的第3晶体管33A的栅极与第1扫描线42电连接的点上与实施例2的像素电路41B不同，其它结构是相同的。
(实施例3)
参照图16对实施例3的像素电路的结构进行说明。图16是说明实施例3的像素电路的结构的图。如图16所示，实施例3的像素电路41D在第1晶体管31配置在发光元件20与第4晶体管34A之间的点上与实施例2的像素电路41B不同，其它结构是相同的。
实施例3的像素电路41D包含发光元件20、N型的第1晶体管31、N型的第4晶体管34A、存储电路60以及N型的第2晶体管32。在存储电路60的第2反相器62的输出端子27与第1反相器61的输入端子25之间配置有N型的第3晶体管33。
发光元件20的阳极21与第3电位线(高电位线49)电连接，发光元件20的阴极23与第1晶体管31的漏极电连接。第1晶体管31的源极与第4晶体管34A的漏极电连接。第4晶体管34A的源极与第2电位线(低电位线46)电连接。
(变形例3)
参照图17对作为实施例3的变形例的变形例3的像素电路的结构进行说明。图17是说明变形例3的像素电路的结构的图。如图17所示，变形例3的像素电路41E与上述变形例同样，在不具有第2扫描线45且存储电路60所包含的P型的第3晶体管33A的栅极与第1扫描线42电连接的点上与实施例3的像素电路41D不同，其它结构是相同的。
(实施例4)
参照图18对实施例4的像素电路的结构进行说明。图18是说明实施例4的像素电路的结构的图。如图18所示，实施例4的像素电路41F在不具有控制线44和第4晶体管34或34A的点上与上述实施例不同，其它结构是相同的。
实施例4的像素电路41F包含发光元件20、N型的第1晶体管31、存储电路60以及N型的第2晶体管32。在存储电路60的第2反相器62的输出端子27与第1反相器61的输入端子25之间配置有N型的第3晶体管33。发光元件20的阳极21与第3电位线(高电位线49)电连接，发光元件20的阴极23与第1晶体管31的漏极电连接。第1晶体管31的源极与第2电位线(低电位线46)电连接。
在实施例4的像素电路41F中，由于不具有第4晶体管34或34A，所以在第3电位线(高电位线49)与第2电位线(低电位线46)之间串联配置有发光元件20和第1晶体管31。因此，在第1晶体管31为导通状态时发光元件20发光。
(变形例4)
参照图19对作为实施例4的变形例的变形例4的像素电路的结构进行说明。图19是说明变形例4的像素电路的结构的图。如图19所示，变形例4的像素电路41G与上述变形例同样，在不具有第2扫描线45且存储电路60所包含的P型的第3晶体管33A的栅极与第1扫描线42电连接的点上与实施例4的像素电路41F不同，其它结构是相同的。
(实施例5)
参照图20对实施例5的像素电路的结构进行说明。图20是说明实施例5的像素电路的结构的图。如图20所示，实施例5的像素电路71在第1晶体管31A、第2晶体管32A和第3晶体管33A为P型、第4晶体管34A为N型的点上与实施例1的像素电路41不同。
另外，在实施例5中，与上述实施例相比，互换了高电位和低电位。具体来说，第1电位(V1)为第1低电位VSS1(例如V1＝VSS1＝4.0V)，第2电位(V2)为高电位VDD(例如V2＝VDD＝7.0V)，第3电位(V3)为第2低电位VSS2(例如V3＝VSS2＝0V)。因此，第1电位比第2电位低，第3电位比第1电位低。
在实施例5中，通过第1电位(第1低电位VSS1)和第2电位(高电位VDD)来构成低电压系统电源，通过第3电位(第2低电位VSS2)和第2电位(高电位VDD)来构成高电压系统电源。第2电位是在低电压系统电源和高电压系统电源中作为基准的电位。从作为第1电位线的低电位线46对各像素电路71供给第1电位(V1＝VSS1)，从作为第2电位线的高电位线47对各像素电路71供给第2电位(V2＝VDD)，从作为第3电位线的低电位线48对各像素电路71供给第3电位(V3＝VSS2)。
实施例5的像素电路71包含P型的第1晶体管31A、发光元件20、N型的第4晶体管34A、存储电路60以及P型的第2晶体管32A。在存储电路60的第2反相器62的输出端子27与第1反相器61的输入端子25之间配置有P型的第3晶体管33A。
在第2电位线(高电位线47)与第3电位线(低电位线48)之间串联配置有第1晶体管31A、发光元件20以及第4晶体管34A。第1晶体管31A的源极与第2电位线(高电位线47)电连接，第1晶体管31A的漏极与发光元件20的阳极21电连接。第4晶体管34A的源极与第3电位线(低电位线48)电连接，第4晶体管34A的漏极与发光元件20的阴极23电连接。
在实施例5的像素电路71中，构成存储电路60的两个反相器61、62配置在第1电位线(低电位线46)与第2电位线(高电位线47)之间，向两个反相器61、62供给第1电位(V1)和第2电位(V2)。因此，“低”相当于第1电位(V1)，“高”相当于第2电位(V2)。
由于作为驱动晶体管的第1晶体管31A为P型，所以第1晶体管31A的阈值电压(Vth1)是负(Vth1＜0)的。在存储于存储电路60的图像信号相当于不发光时，存储电路60的输出端子27的电位为“高”(第2电位)。当第1晶体管31A的栅电位为第2电位(V2)时，第1晶体管31A的源极与第2电位线(高电位线47)连接，源电位是第2电位(V2)，因此第1晶体管31A的栅源电压Vgs1为0V。
因此，相对于第1晶体管31A的阈值电压Vth1(作为一例，Vth1＝-0.36V)，当栅源电压Vgs1为0V时，由于栅源电压Vgs1比阈值电压Vth1大，所以第1晶体管31A为截止状态。由此，在图像信号为不发光时，能够使第1晶体管31A可靠地处于截止状态。
在存储于存储电路60的图像信号相当于发光时，存储电路60的输出端子27的电位是作为“低”的第1电位。当第1晶体管31A的栅电位为第1电位(V1)时，由于第1晶体管31A的源电位是第2电位，所以第1晶体管31A的栅源电压Vgs1是第1电位(V1)与第2电位(V2)之间的电位差(Vgs1＝V1-V2＝4.0V-7.0V＝-3.0V)。因此，由于第1晶体管31A的栅源电压Vgs1比阈值电压Vth1小，所以第1晶体管31A为导通状态。由此，在图像信号为发光时，能够使第1晶体管31A可靠地处于导通状态。
由于作为控制晶体管的第4晶体管34A为N型，所以激活状态下的控制信号(即，激活信号)为高电位，非激活状态下的控制信号(即，非激活信号)为低电位。具体来说，非激活信号被设定为第3电位(V3)以下的低电位，优选为第3电位(V3)。并且，激活信号被设定为V3+(V2-V1)以上的高电位，优选为第2电位(V2)。
并且，由于第2晶体管32A为P型，所以非选择信号被设定为第2电位(V2)以上的高电位，优选为第2电位(V2)。并且，选择信号被设定为第1电位(V1)以下的低电位，优选为第3电位(V3)。同样，由于第3晶体管33A为P型，所以非保持信号被设定为第2电位(V2)以上的高电位，优选为第2电位(V2)。并且，保持信号被设定为第1电位(V1)以下的低电位，优选为第3电位(V3)。
(变形例5)
参照图21对作为实施例5的变形例的变形例5的像素电路的结构进行说明。图21是说明变形例5的像素电路的结构的图。如图21所示，变形例5的像素电路71A在不具有第2扫描线45且存储电路60所包含的N型的第3晶体管33的栅极与第1扫描线42电连接的点上与实施例5的像素电路71不同，其它结构是相同的。
在变形例5的像素电路71A中，第2晶体管32A是作为第1导电型的P型，而第3晶体管33是作为第2导电型的N型。因此，第2晶体管32A和第3晶体管33相对于向第1扫描线42供给的扫描信号进行彼此互补的动作。另外，在变形例5中，将P型设为第1导电型，将N型设为第2导电型。
(实施例6)
参照图22对实施例6的像素电路的结构进行说明。图22是说明实施例6的像素电路的结构的图。如图22所示，实施例6的像素电路71B在控制晶体管是P型的第4晶体管34的点上与实施例5的像素电路71不同，其它结构是相同的。
实施例6的像素电路71B包含P型的第1晶体管31A、P型的第4晶体管34、发光元件20、存储电路60以及P型的第2晶体管32A。在存储电路60的第2反相器62的输出端子27与第1反相器61的输入端子25之间配置有P型的第3晶体管33A。
第4晶体管34配置在第1晶体管31A与发光元件20之间。即，第1晶体管31A的源极与第2电位线(高电位线47)电连接，第1晶体管31A的漏极与第4晶体管34的源极电连接。第4晶体管34的漏极与发光元件20的阳极21电连接，发光元件20的阴极23与第3电位线(低电位线48)电连接。
(变形例6)
参照图23对作为实施例6的变形例的变形例6的像素电路的结构进行说明。图23是说明变形例6的像素电路的结构的图。如图23所示，变形例6的像素电路71C与变形例5的像素电路71A同样，在不具有第2扫描线45且存储电路60所包含的N型的第3晶体管33的栅极与第1扫描线42电连接的点上与实施例6的像素电路71B不同，其它结构是相同的。
(实施例7)
参照图24对实施例7的像素电路的结构进行说明。图24是说明实施例7的像素电路的结构的图。如图24所示，实施例7的像素电路71D在第1晶体管31A配置在第4晶体管34与发光元件20之间的点上与实施例6的像素电路71B不同，其它结构是相同的。
实施例7的像素电路71D包含P型的第4晶体管34、P型的第1晶体管31A、发光元件20、存储电路60以及P型的第2晶体管32A。在存储电路60的第2反相器62的输出端子27与第1反相器61的输入端子25之间配置有P型的第3晶体管33A。
第4晶体管34的源极与第2电位线(高电位线47)电连接，第4晶体管34的漏极与第1晶体管31A的源极电连接。第1晶体管31A的漏极与发光元件20的阳极21电连接，发光元件20的阴极23与第3电位线(低电位线48)电连接。
(变形例7)
参照图25对作为实施例7的变形例的变形例7的像素电路的结构进行说明。图25是说明变形例7的像素电路的结构的图。如图25所示，变形例7的像素电路71E与上述变形例同样，在不具有第2扫描线45且存储电路60所包含的N型的第3晶体管33的栅极与第1扫描线42电连接的点上与实施例7的像素电路71D不同，但其它结构是相同的。
(实施例8)
参照图26对实施例8的像素电路的结构进行说明。图26是说明实施例8的像素电路的结构的图。如图26所示，实施例8的像素电路71F在不具有控制线44和第4晶体管34或34A的点上与上述实施例不同，其它结构是相同的。
实施例8的像素电路71F包含P型的第1晶体管31A、发光元件20、存储电路60以及P型的第2晶体管32A。在存储电路60的第2反相器62的输出端子27与第1反相器61的输入端子25之间配置有P型的第3晶体管33A。第1晶体管31A的源极与第2电位线(高电位线47)电连接，第1晶体管31A的漏极与发光元件20的阳极21电连接。发光元件20的阴极23与第3电位线(低电位线48)电连接。
在实施例8的像素电路71F中，由于不具有第4晶体管34或34A，所以在第2电位线(高电位线47)与第3电位线(低电位线48)之间串联配置有第1晶体管31A和发光元件20。因此，在第1晶体管31A为导通状态时发光元件20发光。
(变形例8)
参照图27对作为实施例8的变形例的变形例8的像素电路的结构进行说明。图27是说明变形例8的像素电路的结构的图。如图27所示，变形例8的像素电路71G与上述变形例同样，在不具有第2扫描线45且存储电路60所包含的N型的第3晶体管33的栅极与第1扫描线42电连接的点上与实施例8的像素电路71F不同，其它结构是相同的。
上述实施方式(实施例和变形例)只是表示本发明的一个方式，能够在本发明的范围内进行任意变形和应用。作为上述以外的变形例，例如，可想到以下的变形例。
(变形例9)
在上述实施方式(实施例和变形例)的像素电路中，第1晶体管31的栅极与第2反相器62的输出端子27电连接，但本发明并不限定于这样的方式。第1晶体管31的栅极也可以与第2反相器62的输入端子28(即，第1反相器61的输出端子26和第2反相器62的输入端子28)电连接。
(变形例10)
在上述实施方式(实施例和变形例)的像素电路中，存储电路60包含有两个反相器61、62，但本发明并不限定于这样的方式。存储电路60也可以构成为包含两个以上的偶数个的反相器。
(变形例11)
在上述实施方式(实施例和变形例)中，作为电光装置，以在由单晶半导体基板(单晶硅基板)构成的元件基板11上按照720行×3840(1280×3)列的方式排列有由有机EL元件构成的发光元件20的有机EL装置为例来进行了说明，但本发明的电光装置并不限定于这样的方式。例如，电光装置可以具有在由玻璃基板构成的元件基板11上形成有作为各晶体管的薄膜晶体管(Thin Film Transistor：TFT)的结构，也可以具有在由聚酰亚胺等构成的柔性基板上形成有薄膜晶体管的结构。另外，电光装置也可以是微型LED显示器或量子点(Quantum Dots)显示器，其中，该微型LED显示器是将微细的LED元件作为发光元件并高密度地排列而成的，该量子点显示器在发光元件中使用了纳米尺寸的半导体晶体物质。并且，也可以使用将所入射的光转换为其它波长的光的量子点来作为滤色器。
(变形例12)
在上述实施方式中，作为电子设备，以组入了电光装置10的透视型的头戴显示器100为例来进行了说明，但本发明的电光装置10也可以应用在以封闭型的头戴显示器为代表的其它电子设备中。作为其它电子设备，例如，可以列举出投影仪、背投式电视、直视型电视、移动电话、便携式音频设备、个人计算机、摄像机的监视器、汽车导航装置、平视显示器、寻呼机、电子记事本、计算器、手表等可穿戴设备、手持式显示器、文字处理器、工作站、视频电话、POS终端、数字静态照相机、标牌显示器等。

Claims (11)

1.一种电光装置，其特征在于，该电光装置具有：
第1扫描线；
信号线；以及
像素电路，其与所述第1扫描线和所述信号线的交叉处对应地设置，
所述像素电路包含发光元件、存储电路、第1晶体管以及第2晶体管，
所述存储电路包含第1反相器、第2反相器以及第3晶体管，
所述第1晶体管的栅极与所述存储电路电连接，并且所述第1晶体管与所述发光元件串联地电连接，
所述第2晶体管配置在所述信号线与所述第1反相器的输入之间，
所述第1反相器的输出与所述第2反相器的输入电连接，
所述第3晶体管配置在所述第2反相器的输出与所述第1反相器的输入之间，
在所述第2晶体管从截止状态变化为导通状态时，所述第3晶体管处于截止状态，或者在所述第2晶体管从截止状态变化为导通状态时，所述第3晶体管从导通状态变化为截止状态。
2.根据权利要求1所述的电光装置，其特征在于，
所述第3晶体管的栅极宽度比所述第1晶体管的栅极宽度小。
3.根据权利要求1所述的电光装置，其特征在于，
所述第3晶体管的栅极长度比所述第1晶体管的栅极长度短。
4.根据权利要求1所述的电光装置，其特征在于，
该电光装置具有低电压系统电源和高电压系统电源，
所述存储电路与所述低电压系统电源电连接，所述发光元件和所述第1晶体管与所述高电压系统电源电连接。
5.根据权利要求4所述的电光装置，其特征在于，
所述低电压系统电源由第1电位和第2电位构成，所述高电压系统电源由所述第2电位和第3电位构成，
所述第2晶体管的栅极与所述第1扫描线电连接，
向所述第1扫描线供给的电位是所述第2电位或所述第3电位。
6.根据权利要求1所述的电光装置，其特征在于，
所述第2晶体管和所述第3晶体管进行彼此互补的动作。
7.根据权利要求1所述的电光装置，其特征在于，
所述第2晶体管是第1导电型，所述第3晶体管是与所述第1导电型不同的第2导电型，
所述第2晶体管的栅极和所述第3晶体管的栅极与所述第1扫描线电连接。
8.根据权利要求5所述的电光装置，其特征在于，
该电光装置具有第2扫描线，
所述第2晶体管的栅极与所述第1扫描线电连接，
所述第3晶体管的栅极与所述第2扫描线电连接。
9.根据权利要求8所述的电光装置，其特征在于，
向所述第2扫描线供给的电位是所述第2电位或所述第3电位。
10.根据权利要求1所述的电光装置，其特征在于，
所述第1晶体管的栅极与所述第2反相器的输入或所述第2反相器的输出电连接。
11.一种电子设备，其特征在于，该电子设备具有权利要求1所述的电光装置。
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