TWI684384B - 光電裝置及電子機器 - Google Patents

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関嶋潔
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日商精工愛普生股份有限公司
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Abstract

本發明之課題在於實現一種能以低消耗電力顯示高解像度且高品質之圖像，且以更高速動作並能獲得更明亮之顯示的光電裝置。 本發明之光電裝置10特徵在於具備：第1掃描線42、信號線43、對應於第1掃描線42與信號線43之交叉而設置之像素電路41，像素電路41包含發光元件20、記憶電路60、第1電晶體31、及第2電晶體32，第1電晶體31其閘極電性連接於記憶電路60，且與發光元件20串聯地電性連接，第2電晶體32配置於信號線43與第1反相器61之輸入端子25之間，第3電晶體33配置於第2反相器62之輸出端子27與第1反相器61之輸入端子25之間，於第2電晶體32自斷開狀態變成接通狀態時，第3電晶體33為非接通狀態。

Description

光電裝置及電子機器
本發明係關於一種光電裝置及電子機器。
近年來，作為可形成及觀察虛像之電子機器，提案有一種將來自光電裝置之影像光引導至觀察者之瞳孔之類型的頭戴式顯示器(HMD：Head Mount Display)。於此種電子機器中，作為光電裝置，使用例如具有發光元件即有機EL(Electro Luminescence：電致發光)元件之有機EL裝置。在用於頭戴式顯示器之有機EL裝置中，謀求高解像度化、像素之微細化、顯示之多灰階化、低消耗電力化。
於先前之有機EL裝置中，若根據供給至掃描線之掃描信號而選擇電晶體變成接通狀態，則基於自信號線供給之圖像信號之電位保持於與驅動電晶體之閘極連接之電容元件。若根據保持於電容元件之電位，即驅動電晶體之閘極電位而驅動電晶體成接通狀態，則於有機EL元件流通對應於驅動電晶體之閘極電位之量之電流，且有機EL元件以對應於該電流量之亮度發光。
如此，於先前之有機EL裝置中，藉由根據驅動電晶體之閘極電位控制於有機EL元件流通之電流之類比驅動而進行灰階顯示，故有因驅動電晶體之電壓電流特性或閾值電壓不均一，於像素間產生亮度不均一或灰階偏離而導致顯示品質降低的課題。對此，提案有一種具備補償驅動電晶體之電壓電流特性或閾值電壓不均一之補償電路的有機EL裝置(例如，參照專利文獻1)。 [先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2004-062199號公報
[發明所欲解決之問題]
然而，若如專利文獻1所記載般設置補償電路，則在補償電路中亦流通電流，故會招致消耗電力之增大。又，於先前之類比驅動中，為了使顯示多灰階化，必須增大記憶圖像信號之電容元件之電容量，故難以與高解像度化、像素之微細化並存，且隨著電容元件之充放電，消耗電力亦增大。換言之，於先前之技術中，有難以實現能以低消耗電力顯示高解像度且多灰階之高品質圖像的光電裝置的課題。 [解決問題之技術手段]
本發明係為了解決上述問題之至少一部分而完成者，且可作為以下之形態或應用例而實現。
(應用例1)本應用例之光電裝置之特徵在於具備：第1掃描線、信號線、對應於上述第1掃描線與上述信號線之交叉而設置之像素電路，且上述像素電路包含發光元件、記憶電路、第1電晶體、及第2電晶體，上述記憶電路包含第1反相器、第2反相器、及第3電晶體，上述第1電晶體，其閘極電性連接於上述記憶電路，且與上述發光元件串聯地電性連接，上述第2電晶體配置於上述信號線與上述第1反相器之輸入之間，上述第1反相器之輸出與上述第2反相器之輸入電性連接，上述第3電晶體配置於上述第2反相器之輸出與上述第1反相器之輸入之間，於上述第2電晶體自斷開狀態變成接通狀態時，上述第3電晶體處於斷開狀態，或於上述第2電晶體自斷開狀態變成接通狀態時，上述第3電晶體自接通狀態變成斷開狀態。
根據本應用例之構成，像素電路包含配置於第1電位線與第2電位線之間之記憶電路，閘極電性連接於第1掃描線之第2電晶體配置於記憶電路與信號線之間，閘極電性連接於記憶電路之第1電晶體與發光元件串聯地配置於第2電位線與第3電位線之間。因此，可經由第2電晶體將以接通/斷開之2值表現之數位信號寫入至記憶電路，經由第1電晶體控制發光元件之發光與非發光之比例而進行灰階顯示。藉此，由於不易受到各電晶體之電壓電流特性或閾值電壓之不均一之影響，故即使無補償電路，亦可降低像素間之亮度不均一或灰階偏離。
又，第3電晶體在第2電晶體自斷開狀態變成接通狀態時已處於斷開狀態，或在第2電晶體自斷開狀態變成接通狀態時，自接通狀態變成斷開狀態。即，於將第2電晶體設為接通狀態，而將圖像信號寫入或改寫至第1反相器及第2反相器時，第3電晶體並非接通狀態，因而第2反相器之輸出與第1反相器之輸入間之電性連接被阻斷，故可高速且確實地進行向記憶電路之圖像信號之寫入或改寫。再者，由於自信號線向第1反相器寫入圖像信號，接著自第1反相器向第2反相器寫入圖像信號，故與自信號線向第1反相器寫入圖像信號並行地自互補信號線向第2反相器寫入互補性圖像信號之情形相比，可不需要互補信號線或互補電晶體。因此，易於將像素微細化且高解像度化，且無須增加配線數，故可提高製造良率。該等之結構，可以低成本實現能以低消耗電力顯示高解像度且高品質之圖像的光電裝置。
(應用例2)本應用例之光電裝置較佳為上述第3電晶體之閘極寬度小於上述第1電晶體之閘極寬度。
根據本應用例之構成，與發光元件串聯配置之第1電晶體之閘極寬度大於記憶電路所含之第3電晶體之閘極寬度。因此，可在第1電晶體成接通狀態使發光元件發光時，於發光元件流通較大之電流，故可提高發光元件之發光亮度。且，由於接通狀態之第1電晶體之接通電阻較小，故於發光元件發光時，可抑制因第1電晶體之閾值電壓不均一引起之發光亮度之不均一。另一方面，第3電晶體具有在發光元件發光時，將第2反相器之輸出與第1反相器之輸入間之電位差保持為較小之作用。因此，無須於第3電晶體流通較大之電流，即便使第3電晶體之閘極寬度小於第1電晶體之閘極寬度，亦可充分地發揮該功能。因此，根據本應用例之構成，記憶電路可穩定地保持圖像信號，並顯示高解像度且高品質之圖像。
(應用例3)本應用例之光電裝置較佳為上述第3電晶體之閘極長度短於上述第1電晶體之閘極長度。
根據本應用例之構成，第1電晶體之閘極長度長於第3電晶體之閘極長度。因此，可對與第1電晶體串聯配置之發光元件施加較包含第3電晶體之記憶電路更高之電壓。且，即便對發光元件或第1電晶體施加高電壓，由於第1電晶體之閘極長度較長，故亦可抑制第1電晶體被高電壓破壞之虞。另一方面，由於包含於記憶電路之第3電晶體之閘極長度短於第1電晶體之閘極長度，故可使第3電晶體小於第1電晶體，而將記憶電路微細化。其結果，可使記憶電路高速動作，且使發光元件以高電壓發光。
(應用例4)本應用例之光電裝置較佳為具備低電壓系電源與高電壓系電源，且上述記憶電路電性連接於上述低電壓系電源，上述發光元件與上述第1電晶體電性連接於上述高電壓系電源。
根據本應用例之構成，可以低電壓系電源驅動記憶電路，以高電壓系電源驅動發光元件。因此，可將記憶電路微細化並使其高速動作，且可提高發光元件之發光亮度。
(應用例5)本應用例之光電裝置較佳為上述低電壓系電源由第1電位與第2電位構成，上述高電壓系電源由上述第2電位與第3電位構成，且上述第2電晶體之閘極電性連接於上述第1掃描線，供給至上述第1掃描線之電位為上述第2電位或上述第3電位。
根據本應用例之構成，對電性連接有第2電晶體之源極汲極之一者之記憶電路供給第1電位與第2電位，對電性連接有第2電晶體之閘極之第1掃描線供給構成高電壓系電源之第2電位或第3電位之掃描信號。因此，於將第2電晶體設為接通狀態時，以第2電晶體之閘極電位為高電壓系電源之第3電位，可將第2電晶體之閘極源極電壓設定為較高。具體而言，於第2電晶體為N型之情形時，閘極源極電壓可取較大之正值，於第2電晶體為P型之情形時，閘極源極電壓可取較大之負值。其結果，可減小第2電晶體之接通狀態之接通電阻。因此，可高速地進行記憶電路之圖像信號之改寫或寫入。
(應用例6)本應用例之光電裝置較佳為上述第2電晶體與上述第3電晶體進行彼此互補之動作。
根據本應用例之構成，於第2電晶體為接通狀態時，第3電晶體為斷開狀態，於第2電晶體為斷開狀態時，第3電晶體為接通狀態。因此，將第2電晶體設為接通狀態，即，將第3電晶體設為斷開狀態，而將圖像信號寫入或改寫至第1反相器及第2反相器後，將第3電晶體設為接通狀態，即，將第2電晶體設為斷開狀態，於第1反相器與第2反相器間進行靜態之信號保持動作，而可保持圖像信號。藉此，可高速且確實地將圖像信號寫入或改寫至記憶電路，且可確實地保持寫入後之圖像信號。
(應用例7)本應用例之光電裝置較佳為上述第2電晶體為第1導電型，上述第3電晶體為與上述第1導電型不同之第2導電型，且上述第2電晶體之閘極與上述第3電晶體之閘極電性連接於上述第1掃描線。
根據本應用例之構成，於第2電晶體為N型之情形時，由於第3電晶體為P型，故當自第1掃描線供給High信號時，第2電晶體為接通狀態，第3電晶體為斷開狀態。且，當自第1掃描線供給Low信號時，第2電晶體為斷開狀態，第3電晶體為接通狀態。另一方面，於第2電晶體為P型之情形時，由於第3電晶體為N型，故當自第1掃描線供給Low信號時，第2電晶體為接通狀態，第3電晶體為斷開狀態。且，當自第1掃描線供給High信號時，第2電晶體為斷開狀態，第3電晶體為接通狀態。因此，可藉由自第1掃描線供給同一掃描信號，而使第2電晶體與第3電晶體進行彼此互補動作。
(應用例8)本應用例之光電裝置較佳為具備第2掃描線，上述第2電晶體之閘極電性連接於上述第1掃描線，上述第3電晶體之閘極電性連接於上述第2掃描線。更佳為，上述第2電晶體與上述第3電晶體為同一導電型，進而較佳為上述第2電晶體與上述第3電晶體皆為N型。
根據本應用例之構成，第2電晶體之閘極電性連接於第1掃描線，第3電晶體之閘極電性連接於第2掃描線。因此，可使第2電晶體與第3電晶體獨立地動作，且可容易地實現於第2電晶體自斷開狀態變成接通狀態時，第3電晶體處於斷開狀態，或於第2電晶體自斷開狀態變成接通狀態時，第3電晶體自接通狀態變成斷開狀態。藉此，可高速且確實地將圖像信號寫入或改寫至記憶電路，且確實地保持寫入後之圖像信號。另，為了使記憶電路處於保持圖像信號之信號保持狀態，第3電晶體必須為接通狀態。此時，將保持信號自第2掃描線施加至第3電晶體之閘極。相反，於將圖像信寫入或改寫至記憶電路之非信號保持狀態時，第3電晶體為斷開狀態。於非信號保持狀態時，將非保持信號自第2掃描線施加至第3電晶體之閘極。 於第2電晶體與第3電晶體為同一導電型之情形時，只要對第1與第2掃描線之一者供給High、或Low之信號，對另一者供給Low、或High之信號，則可使第2電晶體與第3電晶體進行彼此互補之動作。再者，於第2電晶體與第3電晶體皆為N型之情形時，由於遷移率大於P型，故可減小第2電晶體與第3電晶體。藉此，可將像素電路微細化，進而可高速且確實地將圖像信號寫入或改寫至記憶電路，且確實地保持寫入後之圖像信號。
(應用例9)本應用例之光電裝置較佳為供給至上述第2掃描線之電位為上述第2電位或上述第3電位。
根據本應用例之構成，由於第3電晶體配置於第2反相器之輸出與第1反相器之輸入間，故第3電晶體之源極電位為構成低電壓系電源之第1電位或第2電位或接近於該等之電位。對電性連接有第3電晶體之閘極之第2掃描線供給構成高電壓系電源之第2電位或第3電位之第2掃描信號。因此，於將第3電晶體設為接通狀態時，可將第3電晶體之閘極電位設為高電壓系電源之第3電位。具體而言，於第3電晶體為N型之情形時，閘極源極電壓可取較大之正值，於第3電晶體為P型之情形時，閘極源極電壓可取較大之負值。如此，由於可將第3電晶體之閘極源極電壓設定為較高，故可減小第3電晶體之接通狀態之接通電阻。因此，可於第1反相器與第2反相器之間確實地進行靜態之信號保持動作，且記憶電路可穩定地保持圖像信號。
(應用例10)本應用例之光電裝置較佳為上述第1電晶體之閘極電性連接於上述第2反相器之輸入或上述第2反相器之輸出。
根據本應用例之構成，由於記憶電路電性連接於被供給第1電位與第2電位之低電壓系電源，故可使對第2反相器輸入之電位或自第2反相器輸出之電位確實地成為第1電位或第2電位。另一方面，有第1反相器之輸入電位在維持圖像信號之中途自第1電位或第2電位偏離之虞。其理由在於：第1反相器之輸出電位或第2反相器之輸出電位係藉由各個反相器直接形成，相對於此，信號保持狀態之第1反相器之輸入電位係經由第3電晶體傳遞第2反相器之輸出電位而成。例如，於第3電晶體為N型且記憶電路保持發光信號之情形時，第2掃描信號之保持信號為第1電位，即High程度，於第1反相器之輸入與第2反相器之輸出應保持之圖像信號亦為第1電位，即High之情形時，第1反相器之輸入電位在保持圖像信號之中途，有自第1電位降低第3電晶體之閾值電壓量之虞。其理由在於：即便相當於第1反相器之輸入電位之電荷經由第2電晶體洩漏至信號線，第1反相器之輸入電位亦僅自第1電位降低第3電晶體之閾值電壓量，第3電晶體不會成為接通狀態。因此，若將第1電晶體之閘極連接於第1反相器之輸入，則第1電晶體之閘極電位成為僅自第1電位降低第3電晶體之閾值電壓量的電位。對此，根據本應用例，避開了此種不良，第1電晶體之閘極電位確實地成為第1電位或第2電位。因此，於圖像信號為發光時，可使發光元件確實地發光，於圖像信號為非發光時，可將發光元件確實地設為非發光。
(應用例11)本應用例之電子機器特徵在於具備上述應用例所記載之光電裝置。
根據本應用例之構成，可實現例如顯示於頭戴式顯示器等電子機器之圖像之高品質化。
以下，使用圖式說明本發明之實施形態。另，於以下之圖式中，為了將各層或各構件設為在圖式上可辨識之程度之大小，有時使各層或各構件之每一者比例尺不同。
「電子機器之概要」 首先，參照圖1說明電子機器之概要。圖1係說明本實施形態之電子機器之概要之圖。
頭戴式顯示器100係本實施形態之電子機器之一例，且具備光電裝置10(參照圖3)。如圖1所示，頭戴式顯示器100具有如眼鏡之外觀。對於佩戴該頭戴式顯示器100之使用者，使其視認到成為圖像之影像光GL(參照圖3)，且使使用者透視視認到外界光。簡而言之，頭戴式顯示器100具有使外界光與影像光GL重疊顯示之透視功能，寬視角且高性能，同時小型輕量。
頭戴式顯示器100具備：透視構件101，其覆蓋使用者之眼前；鏡架102，其支持透視構件101；及第1內置裝置部105a與第2內置裝置部105b，其等附加於鏡架102左右兩端之蓋部至後方之懸吊部分(眼鏡腿)的部分。
透視構件101為覆蓋使用者眼前之壁厚且彎曲之光學構件，亦被稱為透過眼罩，且被分為第1光學部分103a與第2光學部分103b。於圖1中將左側之第1光學部分103a與第1內置裝置部105a組合之第1顯示機器151為透視顯示右眼用之虛像的部分，即便獨立亦作為附顯示功能之電子機器發揮功能。又，於圖1中將右側之第2光學部分103b與第2內置裝置部105b組合之第2顯示機器152為透視形成左眼用之虛像的部分，即便獨立亦作為附顯示功能之電子機器發揮功能。於第1顯示機器151與第2顯示機器152組入有光電裝置10(參照圖3)。
「電子機器之內部構造」 圖2係說明本實施形態之電子機器之內部構造之圖。圖3係說明本實施形態之電子機器之光學系統之圖。接著，參照圖2與圖3，說明電子機器之內部構造與光學系統。另，於圖2與圖3中，以第1顯示機器151為電子機器之例進行說明，但對於第2顯示機器152亦左右對稱地成大致相同之構造。因此，對第1顯示機器151進行說明，而省略第2顯示機器152之詳細說明。
如圖2所示，第1顯示機器151具備：投射透視裝置170、與光電裝置10(參照圖3)。投射透視裝置170具備：導光構件即稜鏡110、光透過構件150、及成像用投射透鏡130(參照圖3)。稜鏡110與光透過構件150係藉由接合而一體化，且以例如使稜鏡110之上表面110e與鏡架161之下表面161e相接之方式牢牢地固定於鏡架161之下側。
投射透鏡130經由收納其之鏡筒162固定於稜鏡110之端部。投射透視裝置170中之稜鏡110與光透過構件150相當於圖1中之第1光學部分103a，投射透視裝置170之投射透鏡130與光電裝置10相當於圖1中之第1內置裝置部105a。
投射透視裝置170中之稜鏡110為俯視時沿著臉彎曲之圓弧狀之構件，且可分成靠近鼻子之中央側第1稜鏡部分111、與遠離鼻子之周邊側第2稜鏡部分112來研究。第1稜鏡部分111配置於光出射側，且具有第1面S11(參照圖3)、第2面S12、及第3面S13作為具有光學功能之側面。
第2稜鏡部分112配置於光入射側，且具有第4面S14(參照圖3)、與第5面S15作為具有光學功能之側面。其中，第1面S11與第4面S14相鄰，第3面S13與第5面S15相鄰，於第1面S11與第3面S13之間配置有第2面S12。又，稜鏡110具有自第1面S11與第4面S14相鄰之上表面110e。
稜鏡110由可視域中顯示出較高之光透過性之樹脂材料形成，且藉由例如將熱塑性樹脂注入於模具內並固化而成形。稜鏡110之本體部分110s(參照圖3)設為一體形成品，但亦可分成第1稜鏡部分111與第2稜鏡部分112來研究。第1稜鏡部分111可實現影像光GL之導波及出射，且可透視外界光。第2稜鏡部分112可實現影像光GL之入射及導波。
光透過構件150與稜鏡110一體固定。光透過構件150為輔助稜鏡110之透視功能之構件，亦被稱為輔助稜鏡。光透過構件150由在可視域中顯示出較高之光透過性，且具有與稜鏡110之本體部分110s大致相同之折射率之樹脂材料形成。光透過構件150藉由例如熱塑性樹脂之成形而形成。
如圖3所示，投射透鏡130沿著入射側光軸具有例如3個透鏡131、132、133。各透鏡131、132、133為相對於透鏡之光入射面之中心軸旋轉對稱之透鏡，且至少1個以上為非球面透鏡。
投射透鏡130使自光電裝置10出射之影像光GL入射至稜鏡110內並於眼睛EY再成像。簡而言之，投射透鏡130為用以使自光電裝置10之各像素出射之影像光GL經由稜鏡110於眼睛EY再成像的中繼光學系統。投射透鏡130保持於鏡筒162內，光電裝置10固定於鏡筒162之一端。稜鏡110之第2稜鏡部分112連結於保持投射透鏡130之鏡筒162，而間接地支持投射透鏡130及光電裝置10。
於如頭戴式顯示器100般佩戴於使用者頭部且覆蓋眼前之類型之電子機器中，尋求小型且輕量。又，於如頭戴式顯示器100之電子機器所使用之光電裝置10中，尋求高解像度化、像素之微細化、顯示之多灰階化、低消耗電力化。
[光電裝置之構成] 接著，參照圖4說明光電裝置之構成。圖4係顯示本實施形態之光電裝置之構成之概略俯視圖。於本實施形態中，以光電裝置10為具備有機EL元件作為發光元件之有機EL裝置之情形為例進行說明。如圖4所示，本實施形態之光電裝置10具有：元件基板11、與保護基板12。於元件基板11設置有未圖示之彩色濾光片。元件基板11與保護基板12經由未圖示之填充劑對向配置並接著。
元件基板11由例如單晶矽基板等單晶半導體基板構成。元件基板11具有：顯示區域E、與包圍顯示區域E之非顯示區域D。於顯示區域E例如矩陣狀地排列有例如發出藍色(B)光之副像素58B、發出綠色(G)光之副像素58G、及發出紅色(R)光之副像素58R。於副像素58B、副像素58G、副像素58R各者，設置有發光元件20(參照圖6)。於光電裝置10中，包含副像素58B、副像素58G、副像素58R之像素59為顯示單位，提供所有顏色之顯示。
另，於本說明書中，有不區分副像素58B、副像素58G、及副像素58R而總稱為副像素58之情形。顯示區域E為透過自副像素58發出之光而有助於顯示之區域。非顯示區域D為不透過自副像素58發出之光而無益於顯示之區域。
元件基板11大於保護基板12，並沿著自保護基板12超出之元件基板11之第1邊排列有複數個外部連接用端子13。於複數個外部連接用端子13與顯示區域E之間設置有信號線驅動電路53。於與該第1邊正交之其他第2邊與顯示區域E之間設置有掃描線驅動電路52。又，於與該第1邊正交且與第2邊對向之第3邊與顯示區域E之間設置有控制線驅動電路54。
保護基板12小於元件基板11，且以使外部連接用端子13露出之方式配置。保護基板12為光透過性之基板，且可使用例如石英基板或玻璃基板等。保護基板12具有於顯示區域E中保護配置於副像素58之發光元件20不受損傷之作用，且配置成至少與顯示區域E對向。
另，彩色濾光片亦可設置於元件基板11中之發光元件20上，又可設置於保護基板12。於自發光元件20發出對應於各色之光之構成之情形時，彩色濾光片並非必須。又，亦可為保護基板12並非必須，而取代保護基板12於元件基板11設置保護發光元件20之保護層的構成。
於本說明書中，將沿著排列有外部連接用端子13之上述第1邊之方向設為X方向，或列方向，將沿著與該第1邊正交且相互對向之其他2條邊即第2邊、及第3邊之方向設為Y方向，或行方向。於本實施形態中，採用例如將能發出同色光之副像素58排列於列方向即X方向，將能發出不同顏色之光之副像素58排列於行方向即Y方向的所謂橫條紋方式之配置。
另，行方向即Y方向上之副像素58之配置不限定於如圖4所示之B、G、R之順序，亦可為例如R、G、B之順序。又，副像素58之配置不限定於條紋方式，亦可為三角形方式、或拜耳方式、S型條紋方式等，此外，副像素58B、58G、58R之形狀或大小不限定於相同。
[光電裝置之電路構成] 接著，參照圖5說明光電裝置之電路構成。圖5係本實施形態之光電裝置之電路區塊圖。如圖5所示，於光電裝置10之顯示區域E形成有相互交叉之複數條第1掃描線42與複數條信號線43，且對應於第1掃描線42與信號線43之各交叉，矩陣狀地排列有副像素58。於各副像素58設置有包含發光元件20(參照圖8)等之像素電路41。
於光電裝置10之顯示區域E，與各第1掃描線42對應地形成有第2掃描線45。又，於顯示區域E，與各第1掃描線42對應地形成有控制線44。第1掃描線42、第2掃描線45、及控制線44於列方向延伸。信號線43於行方向延伸。
於光電裝置10中，於顯示區域E，矩陣狀地配置有M列×N行之副像素58。具體而言，於顯示區域E形成有M條第1掃描線42、M條第2掃描線45、M條控制線44、及N條信號線43。另，M與N為2以上之整數，於本實施形態中作為一例，設為M=720×p，N=1280。p為1以上之整數，且表示顯示之基本色之數量。於本實施形態中，以p=3，即顯示之基本色為R、G、B之3色之情形為例進行說明。
光電裝置10於顯示區域E外具有驅動部50。自驅動部50將各種信號供給至排列於顯示區域E之各像素電路41，並以由3色之副像素58而成之像素59為顯示單位將圖像顯示於顯示區域E。驅動部50包含驅動電路51與控制裝置55。控制裝置55將顯示用信號供給至驅動電路51。驅動電路51基於顯示用信號經由複數條第1掃描線42、複數條第2掃描線45、複數條信號線43、及複數條控制線44將驅動信號供給至各像素電路41。
再者，於非顯示區域D及顯示區域E，配置有作為被供給第1電位之第1電位線之高電位線47、作為被供給第2電位之第2電位線之低電位線46、及作為被供給第3電位之第3電位線之高電位線49。對各像素電路41，高電位線47供給第1電位，低電位線46供給第2電位，高電位線49供給第3電位。
於本實施形態中，第1電位(V1)為第1高電位VDD1(例如V1=VDD1=3.0 V)，第2電位(V2)為低電位VSS(例如V2=VSS=0 V)，第3電位(V3)為第2高電位VDD2(例如V3=VDD2=7.0 V)。因此，第1電位高於第2電位，且第3電位高於第1電位。
於本實施形態中，由第1電位(第1高電位VDD1)與第2電位(低電位VSS)構成低電壓系電源，由第3電位(第2高電位VDD2)與第2電位(低電位VSS)構成高電壓系電源。第2電位為在低電壓系電源與高電壓系電源中成為基準之電位。
另，於本實施形態中，作為一例，第2電位線(低電位線46)、第1電位線(高電位線47)、及第3電位線(高電位線49)於顯示區域E內於列方向延伸，但其等亦可於行方向延伸，又可使該等之一部分於列方向延伸，其他部分於行方向延伸，還可將該等於列行方向上配置成格子狀。
驅動電路51包含掃描線驅動電路52、信號線驅動電路53、及控制線驅動電路54。驅動電路51設置於非顯示區域D(參照圖4)。於本實施形態中，驅動電路51與像素電路41形成於圖4所示之元件基板11上。於本實施形態中，使用單晶矽基板作為元件基板11。具體而言，驅動電路51或像素電路41由形成於單晶矽基板之電晶體等元件構成。
於掃描線驅動電路52電性連接有第1掃描線42與第2掃描線45。掃描線驅動電路52將列方向上選擇或不選擇像素電路41之掃描信號(Scan)輸出至各第1掃描線42，第1掃描線42將該掃描信號傳遞至像素電路41。換言之，掃描信號具有將第2電晶體32(參照圖8)設為接通狀態之選擇狀態、與將第2電晶體32設為斷開狀態之非選擇狀態，第1掃描線42可接收且適當地選擇來自掃描線驅動電路52之掃描信號。
如後所述，於本實施形態中，由於第2電晶體32為N型，故選擇狀態中之掃描信號即選擇信號為High，即高電位，非選擇狀態中之掃描信號即非選擇信號為Low，即低電位。將選擇信號之電位設定為第4電位(V4)，將非選擇信號之電位設定為第5電位(V5)。第4電位(V4)設定為第1電位(V1)以上之高電位，且較佳為第3電位(V3)。又，第5電位(V5)設定為第2電位(V2)以下之低電位，且較佳為第2電位(V2)。
掃描線驅動電路52將第2掃描信號(XScan)輸出至各第2掃描線45，該第2掃描信號係將像素電路41在列方向上設為保持信號或不保持信號者，第2掃描線45將該第2掃描信號傳遞至像素電路41。換言之，第2掃描信號具有將第3電晶體33(參照圖8)設為接通狀態之保持信號、與將第3電晶體33設為斷開狀態之非保持信號。第2掃描線45可接收來自掃描線驅動電路52之該等第2掃描信號。
如後所述，於本實施形態中，由於第3電晶體33為N型，故信號保持狀態之第2掃描信號即保持信號為High，即高電位，非信號保持狀態之第2掃描信號即非保持信號為Low，即低電位。將保持信號之電位設定為第6電位(V6)，將非保持信號之電位設定為第7電位(V7)。第6電位(V6)設定為第1電位(V1)以上之高電位，且較佳為第3電位(V3)。又，第7電位(V7)設定為第2電位(V2)以下之低電位，且較佳為第2電位(V2)。
另，於特定供給至M條第1掃描線42中之第i列之第1掃描線42之掃描信號時，記述為第i列之掃描信號Scan i。同樣地，於特定供給至M條第2掃描線45中之第i列之第2掃描線45之第2掃描信號時，記述為第i列之第2掃描信號XScan i。掃描線驅動電路52具備未圖示之移位暫存器電路，且將使移位暫存器電路產生移位之信號逐級地作為移位輸出信號輸出。使用該移位輸出信號，形成供給至各第1掃描線42之第1列之掃描信號Scan 1～第M列之掃描信號Scan M、與供給至各第2掃描線45之第1列之第2掃描信號XScan 1～第M列之第2掃描信號XScan M。
於信號線驅動電路53電性連接有信號線43。信號線驅動電路53具備：未圖示之移位暫存器電路、或解碼器電路、或解多工器電路等。信號線驅動電路53與第1掃描線42之選擇同步，將圖像信號(Data)供給至N條信號線43之各者。圖像信號為取本實施形態中為VDD1之第1電位、與本實施形態中為VSS之第2電位之任一電位的數位信號。另，於特定供給至N條信號線43中之第j行之信號線43之圖像信號時，記述為第j行之圖像信號Data j。
於控制線驅動電路54電性連接有控制線44。控制線驅動電路54對依每列劃分之各控制線44輸出列固有之控制信號。控制線44將該控制信號供給至對應之列之像素電路41。控制信號具有啟用狀態與非啟用狀態，控制線44可接收來自控制線驅動電路54之控制信號而適當設為啟用狀態。控制信號取第2電位(低電位VSS)與第3電位(第2高電位VDD2)之間之電位。
如後所述，於本實施形態中，由於第4電晶體34為P型(參照圖8)，故啟用狀態中之控制信號即啟用信號為Low，即低電位，非啟用狀態中之控制信號即非啟用信號為High，即高電位。若將第1電位記述為V1，將第2電位記述為V2，將第3電位記述為V3，則啟用信號設定為V3-(V1-V2)以下，且較佳為第2電位(V2)。又，非啟用信號設定為第3電位(V3)以上，且較佳為第3電位(V3)。
另，於特定供給至M條控制線44中之第i列之控制線44之控制信號時，記述為第i列之控制信號Enb i。控制線驅動電路54可逐列供給啟用信號或非啟用信號作為控制信號，亦可複數列同時地供給啟用信號或非啟用信號。於本實施形態中，控制線驅動電路54經由控制線44同時地將啟用信號或非啟用信號供給至位於顯示區域E之所有像素電路41。
控制裝置55包含：顯示用信號供給電路56、與VRAM(Video Random Access Memory：視訊隨機存取記憶體)電路57。VRAM電路57暫時記憶訊框圖像等。顯示用信號供給電路56自暫時記憶於VRAM電路57之訊框圖像作成顯示用信號即圖像信號或時脈信號等，並將該信號供給至驅動電路51。
於本實施形態中，驅動電路51或像素電路41形成於元件基板11。於本實施形態中，使用單晶矽基板作為元件基板11。具體而言，驅動電路51或像素電路41由形成於單晶矽基板之電晶體元件構成。
控制裝置55由形成於包含與元件基板11不同之單晶半導體基板等之基板(未圖示)的半導體積體電路構成。形成有控制裝置55之基板係藉由可撓性印刷基板(Flexible Printed Circuits：FPC)與設置於元件基板11之外部連接用端子13連接。經由該可撓性印刷基板自控制裝置55將顯示用信號供給至驅動電路51。
[像素之構成] 接著，參照圖6說明本實施形態之像素之構成。圖6係說明本實施形態之像素之構成之圖。
如上所述，於光電裝置10中，以包含副像素58之像素59為顯示單位顯示圖像。於本實施形態中，副像素58之列方向即X方向之長度a為12微米(μm)，副像素58之行方向即Y方向之長度b為4微米(μm)。換言之，副像素58之列方向即X方向上之配置間距為12微米(μm)，副像素58之行方向即Y方向上之配置間距為4微米(μm)。
於各副像素58設置有包含發光元件(Light Emitting Device：LED)20之像素電路41。發光元件20射出白色光。光電裝置10具備透過自發光元件20射出之光之未圖示之彩色濾光片。彩色濾光片包含對應於顯示之基本色p之顏色之彩色濾光片。於本實施形態中，基本色p=3，且對應於副像素58B、副像素58G、副像素58R各者配置有B、G、R各色之彩色濾光片。
於本實施形態中，作為發光元件20之一例，使用有機EL(Electro Luminescence)元件。有機EL元件可具有放大特定波長之光之強度之光共振構造。即，可為以下構成：於副像素58B中自發光元件20發出之白色光提取藍色光之成分，於副像素58G中自發光元件20發出之白色光提取綠色光之成分，於副像素58R中自發光元件20發出之白色光提取紅色光之成分。
又，除上述例以外，亦可設為基本色p=4，並就彩色濾光片，準備實質上無彩色濾光片之副像素58作為B、G、R以外之顏色例如白色光用之彩色濾光片，又可準備具有黃色或青色等其他顏色光用之彩色濾光片之副像素58。再者，作為發光元件20，可使用氮化鎵(GaN)等發光二極體元件、或半導體雷射元件等。
[光電裝置之數位驅動] 接著，參照圖7說明本實施形態之光電裝置10中之數位驅動之圖像顯示方法。圖7係說明本實施形態之光電裝置之數位驅動之圖。
光電裝置10藉由數位驅動將特定之圖像顯示於顯示區域E(參照圖4)。即，配置於各副像素58之發光元件20(參照圖6)採取亮顯示即發光或暗顯示即非發光之2值之任一狀態，且顯示之圖像之灰階由各發光元件20之發光期間之比例決定。將此稱為分時驅動。
如圖7所示，於分時驅動中，將顯示一個圖像之1個場(F)分割成複數個副場(SF)，並藉由對每個副場(SF)控制發光元件20之發光與非發光而表現灰階顯示。此處作為一例，以藉由8位元之分時灰階方式進行28 =256灰階之顯示之情形為例進行說明。於8位元之分時灰階方式中，將1個場F分割成8個副場SF1～SF8。
於圖7，於1個場F中，以SFi表示第i個副場，且顯示第1個副場SF1至第8個副場SF8之8個副場。於各副場SF包含有作為第2期間以P2-1～P2-8顯示之顯示期間P2、與根據需要作為第1期間之以P1-1～P1-8顯示之非顯示期間即信號寫入期間P1。
另，於本說明書中，有不區分副場SF1～SF8而總稱為副場SF，不區分非顯示期間P1-1～P1-8而總稱為非顯示期間P1，不區分顯示期間P2-1～P2-8而總稱為顯示期間P2的情形。
發光元件20於顯示期間P2中為發光或非發光，於非顯示期間即信號寫入期間P1中為非發光。非顯示期間P1用於向記憶電路60(參照圖8)寫入圖像信號或調整顯示時間等，且於最短之副場(例如SF1)相對較長之情形等時，亦可省略非顯示期間P1即P1-1。
於8位元之分時灰階方式中，將各副場SF之顯示期間P2(P2-1～P2-8)設定為(SF1之P2-1)：(SF2之P2-2)：(SF3之P2-3)：(SF4之P2-4)：(SF5之P2-5)：(SF6之P2-6)：(SF7之P2-7)：(SF8之P2-8)=1：2：4：8：16：32：64：128。例如，於以訊框頻率為60 Hz之漸進方式顯示圖像之情形時，1訊框=1場(F)=16.7毫秒(msec)。
於本實施形態之情形時，如後所述，各副場SF中之非顯示期間P1(P1-1～P1-8)為10.8微秒(μsec)左右。於該情形時，設定為(SF1之P2-1)=0.065毫秒，(SF2之P2-2)=0.130毫秒，(SF3之P2-3)=0.260毫秒，(SF4之P2-4)=0.520毫秒，(SF5之P2-5)=1.040毫秒，(SF6之P2-6)=2.081毫秒，(SF7之P2-7)=4.161毫秒，(SF8之P2-8)=8.323毫秒。
此處，以x秒(sec)表示非顯示期間P1之時間，以y秒(sec)表示最短之顯示期間P2之時間。於上述例之情形時，最短之顯示期間P2為第1個副場SF1中之顯示期間P2-1)。又，若以g表示副場SF之數量即灰階之位元數(=副場SF之數量)，以f(Hz)表示場頻率，則依以下之公式1顯示該等之關係。
[數1]
Figure 02_image001
於本實施形態之設計規則中，第2反相器62為在驅動電路51中使用之典型之反相器。對於該情形，稍後使用公式8詳細敘述，但第2反相器62之輸入端子28之充電時間τ2，即每個反相器之延遲時間為τ2=1.05×10-11 秒(sec)左右，該時間相當於驅動電路51具備之每個反相器之延遲時間。其結果，驅動電路51具備之移位暫存器電路之最高動作頻率之倒數，即最短時間為將每個反相器之延遲時間乘以大致11倍的1×10-10 秒左右，因而，該移位暫存器電路之最高動作頻率為10 GHz左右。一般而言，在最高動作頻率之一半以下，電路穩定地動作，但若考慮餘裕，則較佳將驅動電路51具備之移位暫存器電路之動作頻率設為2 GHz左右以下。
於本實施例中，如稍後詳細所述，可將一個第1掃描線42之選擇時間縮短至20皮秒(pico sec)左右。然而，當將選擇時間縮短至該程度時，有信號線驅動電路53不動作之虞。因此，採用將副像素58排列於列方向即X方向之橫條紋方式之配置，將M列×N行分別設為M=720×3=2160，N=1280。若將信號線驅動電路53進行q相擴展，則於一個第1掃描線42之選擇時間內選擇N/q組。於本實施形態中，由於q=128，每一組並聯排列128條，故於一個第1掃描線42之選擇時間內選擇N/q=10組。因此，分配到每一組之時間為一個第1掃描線42之選擇時間的1/10。
相當於上述之移位暫存器電路穩定動作之2 GHz之穩定動作頻率的分配時間於倒數後為0.5奈秒(nano sec)，因而將其分配給前一組。簡而言之，使信號線驅動電路53以2 GHz之時脈動作。於該情形時，一個第1掃描線42之選擇時間為5奈秒，掃描線驅動電路52之驅動頻率為200 MHz左右。又，完成選擇所有第1掃描線42之一垂直期間為5(奈秒)×720×3=10.8微秒，此為非顯示期間P1。
於光電裝置10之數位驅動中，基於發光期間相對於1個場F內之總顯示期間P2之比實現灰階顯示。例如，於灰階「0」之黑色顯示時，在8個副場SF1～SF8之所有顯示期間P2-1～P2-8，將發光元件20設為非發光。另一方面，於灰階「255」之白色顯示時，在8個副場SF1～SF8之所有顯示期間P2-1～P2-8，將發光元件20設為發光。
又，於欲獲得256灰階中之例如灰階「7」之中間亮度之顯示時，在第1個副場SF1之顯示期間P2-1、第2個副場SF2之顯示期間P2-2、及第3個副場SF3之顯示期間P2-3，使發光元件20發光，於其他之副場SF4～SF8之顯示期間P2-4～P2-8，將發光元件20設為非發光。如此，可藉由在構成1個場F之每個副場SF之顯示期間P2，適當地選擇使發光元件20發光或非發光，而進行中間灰階之顯示。
然而，於先前之作為類比驅動之光電裝置之有機EL裝置中，根據驅動電晶體之閘極電位，類比控制於有機EL元件流通之電流，藉此進行灰階顯示，因此會因驅動電晶體之電壓電流特性或閾值電壓之不均一，於像素間產生亮度不均一或灰階偏離而導致顯示品質降低。對此，若如專利文獻1所記載設置補償驅動電晶體之電壓電流特性或閾值電壓不均一之補償電路，則由於在補償電路中亦流通電流而招致消耗電力之增大。
又，於先前之有機EL裝置中，為了使顯示多灰階化，需要擴大記憶類比信號即圖像信號之電容元件之電容量，故難以與高解像度化、像素之微細化並存，且伴隨較大之電容元件之充放電，消耗電力亦增大。換言之，於先前之有機EL裝置中，有難以實現能以低消耗電力顯示高解像度且多灰階之高品質圖像之光電裝置的課題。
於本實施形態之光電裝置10中，由於為以接通/斷開之2值動作之數位驅動，故發光元件20採取發光或非發光之2值之任一狀態。因此，與類比驅動之情形相比，由於不易受到電晶體之電壓電流特性或閾值電壓之不均一之影響，故可獲得像素59即副像素58間亮度不均一或灰階偏離較少且高品質之顯示圖像。再者，於數位驅動中，由於無須保有類比驅動時所要求之較大電容之電容元件，故可實現像素59即副像素58之微細化，可易於推進高解像度化，且亦可降低伴隨較大電容元件之充放電之電力消耗。
又，於光電裝置10之數位驅動中，可藉由增加構成1個場F之副場SF之數量g而容易地使灰階數上升。於該情形時，若如上所述具有非顯示期間P1，則可藉由單純地縮短最短之顯示期間P2而使灰階數上升。例如，於以訊框頻率f=60 Hz之漸進方式且設為g=10進行1024灰階之顯示之情形時，且非顯示期間P1之時間x=10.8微秒時，根據公式1，僅將最短之顯示期間即SF1之P2-1之時間設為y=0.016毫秒即可。
稍後詳細敘述，但於光電裝置10之數位驅動中，可將作為第1期間之非顯示期間P1設為將圖像信號寫入至記憶電路60之信號寫入期間、或改寫圖像信號之信號改寫期間。因此，可無須改變信號寫入期間而簡單地自8位元之灰階顯示改變成10位元之灰階顯示。換言之，無須改變驅動電路51之時脈頻率，而簡單地自8位元之灰階顯示改變成10位元之灰階顯示。
再者，於光電裝置10之數位驅動中，於副場SF間、或場F間，改寫改變顯示之副像素58之記憶電路60(參照圖8)之圖像信號。另一方面，由於未改變顯示之副像素58之記憶電路60之圖像信號未被改寫，換言之，保持圖像信號，故實現低消耗電力。即，根據本構成，可實現降低能耗，或減少像素59即副像素58間之亮度不均一或灰階偏離，或多灰階化、或顯示高解像度之圖像等的光電裝置10。
(實施例1) 「像素電路之構成」 接著，參照圖8，說明實施例1之像素電路之構成。圖8係說明實施例1之像素電路之構成之圖。
如圖8所示，於每個對應於第1掃描線42與信號線43之交叉而配置之副像素58設置有像素電路41。沿著第1掃描線42配置有第2掃描線45與控制線44。對於各像素電路41，第1掃描線42、第2掃描線45、信號線43、及控制線44相對應。
又，於實施例1中，對各像素電路41，自高電位線47供給第1電位(VDD1)，自低電位線46供給第2電位(VSS)，自高電位線49供給第3電位(VDD2)。
實施例1之像素電路41包含：N型之第1電晶體31、發光元件20、P型之第4電晶體34、記憶電路60、及N型之第2電晶體32。由於像素電路41包含記憶電路60，故光電裝置10可實現數位驅動。其結果，與類比驅動之情形相比，可抑制副像素58間之發光元件20之發光亮度不均一，而可降低像素59間之顯示不均一。
第1電晶體31、發光元件20、及第4電晶體34串聯地配置於第3電位線(高電位線49)與第2電位線(低電位線46)之間。記憶電路60配置於第1電位線(高電位線47)與第2電位線(低電位線46)之間。第2電晶體32配置於記憶電路60與信號線43之間。
記憶電路60包含第1反相器61、第2反相器62、及N型之第3電晶體33。記憶電路60構成為將該等2個反相器61、62連接成環狀，成所謂之靜態記憶體而記憶圖像信號即數位信號。
第1反相器61之輸出端子26與第2反相器62之輸入端子28電性連接。第3電晶體33配置於第2反相器62之輸出端子27、與第1反相器61之輸入端子25之間。即，第3電晶體33之源極汲極之一者電性連接於第1反相器61之輸入端子25，另一者電性連接於第2反相器62之輸出端子27。
另，於本說明書中，輸出或輸入端子A與輸出或輸入端子B電性連接之狀態指可使端子A之邏輯與端子B之邏輯相同之狀態，例如，即使於端子A與端子B之間配置有電晶體或電阻元件、二極體等，亦可說是電性連接之狀態。又，於記述為「電晶體或元件配置於A與B之間」時之「配置」並非佈局上之配置，而為電路圖上之配置。
記憶電路60記憶之數位信號為High或Low之2值。於本實施形態中，於第1反相器61之輸出端子26之電位為Low之情形，即第2反相器62之輸出端子27之電位為High之情形時，發光元件20為可發光之狀態，於第1反相器61之輸出端子26之電位為High之情形，即第2反相器62之輸出端子27之電位為Low之情形時，發光元件20為非發光。
於實施例1中，構成記憶電路60之2個反相器61、62配置於第1電位線(高電位線47)與第2電位線(低電位線46)之間，對2個反相器61、62供給作為第1電位之VDD1與作為第2電位之VSS。因此，High相當於第1電位(VDD1)，Low相當於第2電位(VSS)。
例如，若於記憶電路60記憶有數位信號，且第1反相器61之輸出端子26之電位為Low，則將Low輸入至第2反相器62之輸入端子28且第2反相器62之輸出端子27之電位為High。接著，第3電晶體33為接通狀態時，若第2反相器62之輸出端子27之電位為High，則自第2反相器62之輸出端子27將High輸入至第1反相器61之輸入端子25且第1反相器61之輸出端子26之電位為Low。如此，於第3電晶體33為接通狀態時，記憶於記憶電路60之數位信號以穩定之狀態保持至下一次進行改寫為止。
第1反相器61包含P型之第5電晶體35與N型之第7電晶體37，且為CMOS構成。第5電晶體35與第7電晶體37串聯地配置於第1電位線(高電位線47)與第2電位線(低電位線46)之間。第7電晶體37之源極電性連接於第2電位線(低電位線46)。第5電晶體35之源極電性連接於第1電位線(高電位線47)。
第2反相器62包含P型之第6電晶體36、與N型之第8電晶體38，且為CMOS構成。第6電晶體36與第8電晶體38串聯地配置於第1電位線(高電位線47)與第2電位線(低電位線46)之間。第6電晶體36之源極電性連接於第1電位線(高電位線47)。第8電晶體38之源極電性連接於第2電位線(低電位線46)。
另，於N型電晶體中，比較源極電位與汲極電位，電位較低者為源極。又，於P型電晶體中，比較源極電位與汲極電位，電位較高者為源極。
第1反相器61之輸入端子25為第5電晶體35及第7電晶體37之閘極，且電性連接於第3電晶體33之源極汲極之一者。第1反相器61之輸出端子26為第5電晶體35及第7電晶體37之汲極，且電性連接於第2反相器62之輸入端子28。
第2反相器62之輸出端子27為第6電晶體36及第8電晶體38之汲極，且電性連接於第3電晶體33之源極汲極之另一者。第2反相器62之輸入端子28為第6電晶體36及第8電晶體38之閘極，且電性連接於第1反相器61之輸出端子26。
另，於實施例1中，第1反相器61與第2反相器62皆為CMOS構成，但該等反相器61、62亦可由電晶體與電阻元件構成。例如，於第1反相器61中可以電阻元件置換第5電晶體35及第7電晶體37之一者，於第2反相器62中可以電阻元件置換第6電晶體36及第8電晶體38之一者。
發光元件20於本實施形態中為有機EL元件，且包含作為像素電極之陽極21、發光功能層即發光部22、及作為對向電極之陰極23。發光部22構成為：藉由自陽極21側注入之電洞與自陰極23側注入之電子形成激子，且於激子消失時，即電洞與電子再耦合時，能量之一部分成為螢光或磷光而放出，藉此獲得發光。
於實施例1之像素電路41中，發光元件20配置於第1電晶體31與第4電晶體34之間。發光元件20之陽極21電性連接於第4電晶體34之汲極，發光元件20之陰極23電性連接於第1電晶體31之汲極。
第1電晶體31為針對發光元件20之驅動電晶體。即，於第1電晶體31為接通狀態時，發光元件20可發光。第1電晶體31之閘極電性連接於記憶電路60之第2反相器62之輸出端子27。第1電晶體31之源極電性連接於第2電位線(低電位線46)。第1電晶體31之汲極電性連接於發光元件20(陰極23)。即，N型之第1電晶體31相對於發光元件20配置於低電位側。
第4電晶體34為控制發光元件20之發光之控制電晶體。於第4電晶體34為接通狀態時，發光元件20可發光。雖予以後述，但於本實施形態中，若將啟用信號作為控制信號供給至控制線44而使第4電晶體34為接通狀態，且第2反相器62之輸出端子27成為相當於發光之電位而使第1電晶體31變為接通狀態，則發光元件20發光。
第4電晶體34之閘極電性連接於控制線44。第4電晶體34之源極電性連接於第3電位線(高電位線49)。第4電晶體34之汲極電性連接於發光元件20之陽極21。即，P型之第4電晶體34相對於發光元件20配置於高電位側。
此處，N型電晶體配置於較發光元件20更靠低電位側，P型電晶體配置於較發光元件20更靠高電位側。可藉由相對於發光元件20如此配置N型之第1電晶體31與P型之第4電晶體34，而使兩電晶體31、34大致線形地動作。以下，將使電晶體大致線形動作簡稱為線形動作。因此，可使第1電晶體31或第4電晶體34之閾值電壓不均一不對發光元件20之發光亮度造成影響。
且，由於將第1電晶體31之源極電性連接於第2電位線(低電位線46)，將第4電晶體34之源極電性連接於第3電位線(高電位線49)，故將第1電晶體31之源極電位固定為第2電位，將第4電晶體34之源極電位固定為第3電位。藉此，即便第1電晶體31或第4電晶體34之源極汲極電壓較小，亦可增大接通狀態中之第1電晶體31或第4電晶體34之電導率。其結果，由於將第3電位(VDD2)與第2電位(VSS)之大部分電位差施加於發光元件20，故可不易受到第1電晶體31或第4電晶體34之閾值電壓不均一之影響，而提高像素59即副像素58間之發光元件20之發光亮度之均一性。
第2電晶體32配置於記憶電路60與信號線43之間。N型之第2電晶體32之源極汲極之一者電性連接於信號線43，另一者電性連接於第1反相器61之輸入端子25，即第5電晶體35及第7電晶體37之閘極。第2電晶體32之閘極電性連接於第1掃描線42。
第2電晶體32為針對像素電路41之選擇電晶體。第2電晶體32根據供給至第1掃描線42之掃描信號即選擇信號或非選擇信號，切換接通狀態與斷開狀態。於第2電晶體32成接通狀態時，信號線43與記憶電路60之第1反相器61之輸入端子25成導通狀態，自信號線43供給之圖像信號被寫入至記憶電路60。
第3電晶體33配置於第1反相器61之輸入端子25、與第2反相器62之輸出端子27間。N型之第3電晶體33之源極汲極一者電性連接於第1反相器61之輸入端子25，另一者電性連接於第2反相器62之輸出端子27。此處，輸入端子25電性連接於第5電晶體35及第7電晶體37之閘極，輸出端子27電性連接於第6電晶體36及第8電晶體38之汲極。第3電晶體33之閘極電性連接於第2掃描線45。
第3電晶體33根據供給至第2掃描線45之第2掃描信號即保持信號或非保持信號，切換接通狀態與斷開狀態。若第3電晶體33成接通狀態，則第2反相器62之輸出端子27與第1反相器61之輸入端子25成導通狀態，而在第1反相器61與第2反相器62之間保持寫入至記憶電路60之圖像信號。
第2電晶體32與第3電晶體33為N型之同一導電型。第2電晶體32與第3電晶體33根據供給至第1掃描線42之掃描信號與供給至第2掃描線45之第2掃描信號，進行彼此大致互補之動作。彼此互補係當第2電晶體32為接通狀態時，第3電晶體33為斷開狀態，當第2電晶體32為斷開狀態時，第3電晶體為接通狀態。彼此大致互補意指當第2電晶體32自斷開狀態變成接通狀態之際，第3電晶體33已成斷開狀態，或當第2電晶體32自斷開狀態變成接通狀態之際，第3電晶體33自接通狀態變成斷開狀態。換言之，於第2電晶體32成接通狀態時，第3電晶體33為非接通狀態。
於實施例1之像素電路41中，控制第2電晶體32、第3電晶體33及第4電晶體34，進行對記憶電路60寫入或改寫圖像信號、與發光元件20之發光及非發光，以下，說明該方法。
於實施例1中，對於各像素電路41，第1掃描線42、第2掃描線45及控制線44相互獨立，故第2電晶體32、第3電晶體33及第4電晶體34以相互獨立之狀態動作。且，第2電晶體32與第3電晶體33進行彼此大致互補之動作。其結果，於第2電晶體32成接通狀態時，第3電晶體33不可能為接通狀態。又，於第2電晶體32成接通狀態時，必定可將第4電晶體34設為斷開狀態。
於將圖像信號寫入、或改寫至記憶電路60時，根據非啟用信號將第4電晶體34設為斷開狀態。若第2電晶體32根據選擇信號成接通狀態，則對構成記憶電路60之第1反相器61及第2反相器62供給圖像信號。圖像信號係自信號線43向第1反相器61寫入，接著自第1反相器61向第2反相器62寫入。
根據第2掃描信號之非保持信號，第3電晶體33在第2電晶體32自斷開狀態變成接通狀態時已成斷開狀態，或在第2電晶體32自斷開狀態變成接通狀態時自接通狀態變成斷開狀態。因此，於第2電晶體32成接通狀態時，第3電晶體33不成接通狀態，因而第2反相器62之輸出端子27與第1反相器61之輸入端子25間之電性連接被阻斷。
此處，設想假定不存在第3電晶體33，且第2反相器62之輸出端子27與第1反相器61之輸入端子25始終電性連接之情形。於將第1反相器61之輸入端子25自Low(VSS)改寫成High(VDD1)時，在供給High信號之前，第1反相器61之輸入端子25之電位為Low，即第2反相器62之輸入端子28之電位為High，且第8電晶體38為接通狀態。因此，當第2電晶體32為接通狀態，而自信號線43供給High(VDD1)信號時，由於自信號線43(VDD1)經過第2電晶體32與第8電晶體38到達低電位線46(VSS)之路徑為導通狀態，故而產生將輸入端子25之電位之Low改寫成High較花費時間、或無法實現改寫之不良。
又，假定不存在第3電晶體33之情形，於將第1反相器61之輸入端子25自High(VDD1)改寫成Low(VSS)時，在供給Low之信號之前，第2反相器62之輸入端子28之電位為Low且第6電晶體36為接通狀態。因此，當第2電晶體32為接通狀態，而自信號線43供給Low(VSS)之信號時，由於自高電位線47(VDD1)經過第6電晶體36與第2電晶體32到達信號線43(VSS)之路徑為導通狀態，故而產生將輸入端子25之電位之High改寫成Low較花費時間、或無法實現改寫之不良。
於實施例1中，於將第2電晶體32設為接通狀態而將圖像信號寫入或改寫至記憶電路60時，配置於第1反相器61之輸入端子25與第2反相器62之輸出端子27間之第3電晶體33為斷開狀態，由於輸入端子25與輸出端子27之電性連接被阻斷，故可抑制如上所述之不良。
又，由於在第2電晶體32為接通狀態時，第4電晶體34為斷開狀態，故於將圖像信號寫入至記憶電路60之期間，發光元件20不發光。簡而言之，自第3電位線(高電位線49)經由發光元件20與第1電晶體31到達第2電位線(低電位線46)之路徑被第4電晶體34阻斷。藉此，由於在向記憶電路60寫入、或改寫圖像信號時，發光元件20停止發光，故可避免該期間之發光元件20之發光影響，即便SF1之顯示期間P2-1為極短期間亦可顯示正確之灰階。
另，於將圖像信號寫入、或改寫至記憶電路60時，自信號線43向第1反相器61寫入圖像信號，並自第1反相器61向第2反相器62寫入該圖像信號之反轉信號即互補信號。因此，與自信號線43向第1反相器61寫入圖像信號並行地自互補信號線向第2反相器62寫入供給至信號線43之信號之互補性圖像信號之情形相比，不需要供給互補信號之互補信號線或針對第2電晶體32之互補電晶體。因此，與具有互補信號線或互補電晶體之構成相比，可容易地將像素59微細化而高解像度化，且由於無須增加配線數故可提高製造良率。再者，如後詳細所述，於本實施形態之構成中，與自信號線43向第1反相器61寫入圖像信號並行地自互補信號線向第2反相器62寫入供給至信號線43之信號之互補性圖像信號的情形相比，於寫入圖像信號時，不存在自信號線43向電源線(第1電位線47或第2電位線46)之電流路徑，故可以低消耗電力高速地改寫圖像信號。
於第2電晶體32根據非選擇信號自接通狀態變為斷開狀態時，停止向記憶電路60寫入或改寫圖像信號。根據第2掃描信號，第3電晶體33在第2電晶體32自接通狀態變為斷開狀態時，已成接通狀態，或在第2電晶體自接通狀態變為斷開狀態時，自斷開狀態變為接通狀態。
藉此，第2反相器62之輸出端子27與第1反相器61之輸入端子25電性連接，而在第1反相器61與第2反相器62間保持寫入至記憶電路60之圖像信號。第4電晶體34維持斷開狀態直至被供給啟用信號，發光元件20不發光。由於對第2掃描線45供給保持信號直至插入下一個副場之非保持信號為止，故不會錯誤改寫記憶於記憶電路60之圖像信號而可以穩定之狀態保持。
隨後，於使發光元件20發光時，維持將第2電晶體32設為斷開狀態，即第3電晶體33設為接通狀態不變，根據啟用信號將第4電晶體34設為接通狀態。此時，當第1電晶體31根據記憶於記憶電路60之圖像信號成接通狀態時，在自第3電位線(高電位線49)經由第4電晶體34、發光元件20、及第1電晶體31到達第2電位線(低電位線46)之路徑上流通電流，使得發光元件20發光。
於第4電晶體34為接通狀態時，由於第2電晶體32為斷開狀態且第3電晶體33為接通狀態，故在使發光元件20發光之期間，亦不保持並改寫記憶於記憶電路60之圖像信號。藉此，可實現無錯誤顯示之高品質圖像顯示。
[各電位與電晶體之閾值電壓之關係] 如上所述，於本實施形態中，由第1電位(VDD1)與第2電位(VSS)構成低電壓系電源，由第3電位(VDD2)與第2電位(VSS)構成高電壓系電源。藉由設為此種構成，實現高速動作且可獲得明亮之顯示之光電裝置10。以下說明該點。
於以下之說明中，將第1電位記述為V1，將第2電位記述為V2，將第3電位記述為V3。於本實施形態中，低電壓系電源之電壓即第1電位(作為一例，V1=3.0 V)相對於第2電位(作為一例，V2=0 V)之電位差(V1-V2=3.0 V)小於高電壓系電源之電壓即第3電位(作為一例，V3=7.0 V)相對於第2電位(V2=0 V)之電位差(V3-V2=7.0 V)(V1-V2＜V3-V2)。
若如上所述設定各電位，則由於以被供給第1電位與第2電位之低電壓系電源使驅動電路51或記憶電路60動作，故可使構成驅動電路51或記憶電路60之電晶體微細化並高速動作。另一方面，由於以被供給第3電位與第2電位之高電壓系電源使發光元件20發光，故可提高發光元件20之發光亮度。即，可藉由設為本實施形態之構成，而實現使各電路高速動作，且使發光元件20以高亮度發光而能獲得明亮之顯示的光電裝置10。
一般而言，於如有機EL元件之發光元件中，為了使發光元件發光需要相對較高之電壓(例如5 V以上)。然而，於半導體裝置中，若提高電源電壓，則為了防止誤動作必須使電晶體之閘極長度L或閘極寬度W增大，故電路之動作緩慢。另一方面，若為了使電路高速動作而降低電源電壓，則招致發光元件之發光亮度降低。簡而言之，於如先前般使發光元件發光之電源電壓與使電路動作之電源電壓相同之構成中，難以使發光元件之高亮度下之發光與電路之高速動作並存。
相對於此，於本實施形態中，作為光電裝置10之電源具有低電壓系電源與高電壓系電源，將使驅動電路51或記憶電路60動作之電源設為低電壓系電源。藉此，將構成驅動電路51或記憶電路60之各電晶體之尺寸設為L=0.5微米(μm)左右，小於第1電晶體31或第4電晶體34之L=0.75微米(μm)左右，由於以V1-V2=3.0 V之低電壓驅動該等電路，故可使驅動電路51或記憶電路60高速動作。
且，由於藉由高電壓系電源以V3-V2=7.0 V之高電壓使發光元件20發光，故可使發光元件20以高亮度發光。再者，如後所述，藉由使與發光元件20串聯配置之第1電晶體31或第4電晶體34線形動作，可對發光元件20施加大部分之V3-V2=7.0 V之高電壓，因而可進一步提高發光元件20發光時之亮度。
於本實施形態中，驅動電晶體即N型之第1電晶體31之閾值電壓(Vth1 )為正(0＜Vth1 )。於記憶於記憶電路60之圖像信號相當於非發光時，記憶電路60之輸出端子27之電位為Low，即第2電位(V2)。由於第1電晶體31之源極連接於第2電位線(低電位線46)，故第1電晶體31之源極電位與閘極電位皆為第2電位(V2)，因而第1電晶體31之閘極源極電壓Vgs1 為0 V。
因此，於第1電晶體31之閾值電壓Vth1 (作為一例Vth1 =0.36 V)為正(0＜Vth1 )時，由於N型之第1電晶體31之閘極源極電壓Vgs1 小於閾值電壓Vth1 ，故第1電晶體31為斷開狀態。藉此，於圖像信號為非發光時，可確實地將第1電晶體31設為斷開狀態。
且，於本實施形態中，以第2電位(V2)為基準之第1電位(V1)之電位差大於第1電晶體31之閾值電壓Vth1 (Vth1 ＜V1-V2)。於記憶於記憶電路60之圖像信號相當於發光時，記憶電路60之輸出端子27之電位為High。由於High為第1電位(V1)，故第1電晶體31之閘極源極電壓Vgs1 成為第1電位(V1)相對於第2電位(V2)之電位差(Vgs1 =V1-V2=3.0 V-0 V=3.0 V)。
若第1電位(V1)相對於第2電位(V2)之電位差(V1-V2=3.0 V)大於第1電晶體31之閾值電壓Vth1 (Vth1 =0.36 V)(Vth1 ＜V1-V2)，則於記憶電路60之輸出端子27之電位為High時，N型之第1電晶體31之閘極源極電壓Vgs1 大於閾值電壓Vth1 ，故而第1電晶體31為接通狀態。因此，於圖像信號為發光時，可確實地將第1電晶體31設為接通狀態。
根據第1電晶體31之極性決定，相對於構成低電壓系電源之第1電位(VDD1)與第2電位(VDD2)，將構成高電壓系電源之第3電位(本實施例中為VDD2)設為高於第1電位(VDD1)之電位(本實施例)，還是設為低於第2電位(VSS)之電位(例如，低於VSS之電位VSS2)。具體而言，於第1電晶體31為N型之情形時，如本實施例，將第3電位設為高於VDD1之電位VDD2。相反，如實施例5(參照圖20)，於第1電晶體31A為P型之情形時，將第3電位設為低於VSS1之電位VSS2。於第1電晶體31(圖8之本實施例)或第1電晶體31A(圖20之實施例5)中，與低電壓系電源共用電性連接有源極之第2電位，且汲極側之電源為第3電位。於此種構成中，由於源極電位為低電壓系電源，故第1電晶體31(圖8之本實施例)或第1電晶體31A(圖20之實施例5)可與構成記憶電路60之同一導電型之電晶體、例如本實施例之第7電晶體37或第8電晶體38、實施例5之第5電晶體35或第6電晶體36同樣地，以第1電位與第2電位進行接通/斷開之開關動作。相對於此，於第1電晶體31或第1電晶體31A中與低電壓系電源共用汲極，源極電位與構成記憶電路60之同一導電型之電晶體不同之情形時，第1電晶體31或第1電晶體31A為恆常接通狀態，而會產生不進行開關動作之不良。為了避免此種不良，使第1電晶體31或第1電晶體31A進行正常之開關動作，而於第1電晶體31為N型之情形時，將第3電位設為高於VDD1之電位VDD2，於第1電晶體31A為P型之情形時，將第3電位設為低於VSS1之電位VSS2。
控制電晶體即第4電晶體34於自電性連接於閘極之控制線44供給非啟用信號作為控制信號時成為斷開狀態，於供給啟用信號時成為接通狀態。於本實施形態(實施例1)中，由於第4電晶體34為P型，故如上所述，非啟用信號設定為第3電位(V3)以上之高電位，且較佳為第3電位(V3)。又，啟用信號設定為V3-(V1-V2)以下之低電位，且較佳為第2電位(V2)。
於對第4電晶體34之閘極自控制線44供給第3電位(V3)之非啟用信號時，第4電晶體34之源極電位與閘極電位皆成為第3電位(V3)，因而第4電晶體34之閘極源極電壓Vgs4 為0 V。若設為P型之第4電晶體34之閾值電壓Vth4 (作為一例Vth4 =-0.36 V)，則由於第4電晶體34之閘極源極電壓Vgs4 大於閾值電壓Vth4 ，故第4電晶體34為斷開狀態。因此，於控制信號為非啟用信號時，可將第4電晶體34確實地設為斷開狀態。
於自控制線44供給V3-(V1-V2)以下，即7.0 V-(3.0 V-0 V)=4.0 V以下之電位之啟用信號時，第4電晶體34之閘極源極電壓Vgs4 為4.0 V-7.0 V=-3.0 V以下。因此，由於第4電晶體34之閘極源極電壓Vgs4 充分小於閾值電壓Vth4 ，故於控制信號為啟用信號時，可將第4電晶體34確實地設為接通狀態。
且，啟用信號之電位越低，第4電晶體34之閘極源極電壓Vgs4 越大。若將啟用信號之電位設為第2電位(V2)，則第4電晶體34之閘極源極電壓Vgs4 為0 V-7.0 V=-7.0 V，由於接通狀態中之第4電晶體34之接通電阻降低，故於使發光元件20發光時不易受第4電晶體34之閾值電壓之不均一之影響。
藉由將現有之3個電位即第1電位、第2電位及第3電位中之最高之第3電位(V3)設為非啟用信號之電位，將最低之第2電位(V2)設為啟用信號之電位，可無須設置供給新電位之電位線地設定非啟用信號及啟用信號之電位。且，由於可藉由啟用信號充分增大第4電晶體34之閘極源極電壓之絕對值，故可充分地降低接通狀態中之第4電晶體34之接通電阻，基本消除第4電晶體34之閾值電壓不均一對發光元件之發光亮度造成之影響。
即，藉由設為本實施形態之構成，即便使用低電壓系電源與高電壓系電源之2種電氣系統，亦可於應將發光元件20設為非發光時將第1電晶體31與第4電晶體34設為斷開狀態而確實地設為非發光，於應將發光元件20設為發光時將第1電晶體31與第4電晶體34設為接通狀態而確實地設為發光。
又，選擇電晶體即第2電晶體32於自電性連接於閘極之第1掃描線42供給非選擇信號作為掃描信號時成為斷開狀態，供給選擇信號時成為接通狀態。於本實施形態中，由於第2電晶體32為N型，故如上所述，將非選擇信號之電位即第5電位(V5)設定為第2電位(V2)以下之低電位，且較佳為第2電位(V2)。又，選擇信號之電位即第4電位(V4)設定為第1電位(V1)以上之高電位，且較佳為第3電位(V3)。
第1電晶體31與第2電晶體32較佳為同一極性。於實施例1中，第1電晶體31與第2電晶體32皆為N型。因此，第1電晶體31於供給至閘極之圖像信號之電位為High時成為接通狀態，第2電晶體32於供給至閘極之掃描信號為選擇信號即High時成為接通狀態。由於第1電晶體31為N型，故如上所述，於本實施例中，第3電位(V3)為高於第1電位(VDD1)之電位VDD2。其理由在於：雖圖像信號之High為第1電位(V1)，但作為選擇信號之High設定為第1電位(V1)以上，且可設為第3電位(V3=VDD2)。
說明將選擇信號之電位設為第3電位(V3)，且將記憶電路60之圖像信號自Low改寫成High之情形。電性連接有第2電晶體32之源極汲極之一者之第1反相器61之輸入端子25在改寫圖像信號之前為Low之第2電位(V2)。於對第2電晶體32之閘極自第1掃描線42供給第3電位(V3)之選擇信號時，第2電晶體32之閘極源極電壓Vgs2 為V3-V2=7.0 V-0 V=7.0 V，由於高於第2電晶體32之閾值電壓Vth2 (作為一例Vth2 =0.36 V)，故第2電晶體32為接通狀態。
藉由自信號線43將High(V1)之圖像信號寫入至記憶電路60，第1反相器61之輸入端子25之電位逐漸自Low(V2)上升至High(V1)，但伴隨於此，第2電晶體32之閘極源極電壓Vgs2 逐漸降低至V3-V1=7.0 V-3.0 V=4.0 V。即便第2電晶體32之閘極源極電壓Vgs2 成為最低之4.0 V，閘極源極電壓Vgs2 亦充分高於第2電晶體32之閾值電壓Vth2 。因此，於將圖像信號寫入至記憶電路60之前，維持第2電晶體32之接通電阻較低之狀態，因而將圖像信號確實地寫入至記憶電路60。
此處，設想假定第2電晶體32為與第1電晶體31相反特性之P型之第2電晶體32A之情形。於該情形時，第2電晶體32A於選擇信號為Low時成為接通狀態。於將選擇信號之電位設為第2電位(V2)，將記憶電路60之圖像信號自High改寫成Low之情形時，於自第1掃描線42供給第2電位(V2)之選擇信號時，第2電晶體32A之閘極源極電壓Vgs2 為V2-V1=0 V-3.0 V=-3.0 V，由於低於第2電晶體32A之閾值電壓Vth2 (作為一例Vth2 =-0.36 V)，故第2電晶體32A成為接通狀態。
藉由自信號線43將Low(V2)之圖像信號寫入至記憶電路60，第1反相器61之輸入端子25之電位自High(V1)逐漸降低，伴隨於此，第2電晶體32A之閘極源極電壓Vgs2 自-3.0 V逐漸上升，且於輸入端子25之電位成為第2電位(V2)之前，先達到P型之第2電晶體32A之閾值電壓Vth2 ，導致第2電晶體32A成為斷開狀態。
又，於第2電晶體32A成為斷開狀態之前，由於隨著閘極源極電壓Vgs2 上升並接近閾值電壓Vth2 ，第2電晶體32A之接通電阻上升，故向記憶電路60改寫圖像信號耗費時間，或改寫失敗。為了避免此，只要將選擇信號之電位設定為更低電位即可，但於該情形時，進而需要與現有之電位不同之電位線。
如實施例1，若第1電晶體31與第2電晶體32皆為N型之同一極性，則可藉由將選擇信號之電位設為第3電位與第1電位間最高之第3電位而無須設置新電位線地設定。且，於將第2電晶體32設為接通狀態而將圖像信號寫入至記憶電路60時，可增大第2電晶體32之閘極源極電壓Vgs2 ，因而即便源極電位因圖像信號之寫入而上升，亦可將第2電晶體32之接通電阻維持較低。藉此，可高速、且確實地進行向記憶電路60之圖像信號之寫入或改寫。
同樣地，第3電晶體33亦較佳為與第1電晶體31及第2電晶體32同一之導電型，即N型。第3電晶體33在自電性連接於閘極之第2掃描線45供給非保持信號時成斷開狀態，在供給保持信號時成接通狀態。由於第3電晶體33亦為N型，故如上所述，非保持信號之電位即第7電位(V7)設定為第2電位(V2)以下之低電位，且較佳為第2電位(V2)。又，保持信號之電位即第6電位(V4)被設定為第1電位(V1)以上之高電位，且較佳為第3電位(V3)。
當自第2掃描線45將第3電位(V3)之保持信號供給至第3電晶體33之閘極時，第3電晶體33之閘極源極電壓Vgs3 為V3-V2=7.0 V-0 V=7.0 V，高於第3電晶體33之閾值電壓Vth3 (作為一例Vth3 =0.36 V)，因而第3電晶體33成接通狀態。且，由於閘極源極電壓Vgs3 充分高於第3電晶體33之閾值電壓Vth3 ，故維持第3電晶體33之接通電阻較低之狀態，因此，可在第1反相器61與第2反相器62間確實地保持寫入至記憶電路60之圖像信號。
簡而言之，若驅動電晶體即第1電晶體31為N型，則為了構成高電壓系電源而新施加之第3電位(V3)較佳為高於第1電位(V1=VDD1)之V3=VDD2。且，第2電晶體32與第3電晶體33較佳為與第1電晶體31同一導電型之N型。藉此，可對第2電晶體32之閘極電位與第3電晶體33之閘極電位使用第3電位(V3=VDD2)，使兩電晶體32、33之閘極源極電壓Vgs2 、Vgs3 充分大於閾值電壓Vth2 、Vth3 ，而降低接通狀態之兩電晶體32、33之接通電阻。
根據以上之結果，若彙總本實施形態中較佳之各電位(V1、V2、V3)與第1電晶體31之閾值電壓(Vth1 )之關係，則以公式2及公式3表示其等之關係。
[數2]
Figure 02_image003
[數3]
Figure 02_image005
[電晶體之特性] 接著，對本實施形態之光電裝置10具備之電晶體之特性進行說明。於本實施形態之光電裝置10中，於構成高電壓系電源之第3電位線(高電位線49)與第2電位線(低電位線46)之間，與發光元件20串聯地配置有第1電晶體31與第4電晶體34。較佳為第1電晶體31之接通電阻與發光元件20之接通電阻相比充分低。又，較佳為第4電晶體34之接通電阻與發光元件20之接通電阻相比亦充分低。
充分低為第1電晶體31或第4電晶體34進行線形動作之驅動條件，具體而言指第1電晶體31或第4電晶體34之接通電阻為發光元件20之接通電阻之1/100以下，較佳為1/1000以下。藉由如此，可於發光元件20發光時使第1電晶體31或第4電晶體34線形動作。
其結果，由於串聯配置之第1電晶體31、第4電晶體34及發光元件20中產生之大部分電位下降被施加至發光元件20，故發光元件20發光時不易受到兩電晶體31、34之閾值電壓不均一之影響。換言之，由於構成高電壓系電源之電壓即第3電位與第2電位之大部分電位差被施加至發光元件20，故發光元件20發光時不易受到兩電晶體31、34之閾值電壓不均一之影響。即，若設為此種構成，則由於可減小第1電晶體31或第4電晶體34之閾值電壓之不均一之影響，故可抑制像素59即副像素58間之亮度不均一或灰階偏離且實現均一性優異之圖像顯示。
其理由在於：藉由將第1電晶體31或第4電晶體34之接通電阻設為發光元件20之接通電阻之1/100以下，由發光元件20承受電源電壓之99%以上，而兩電晶體31、34中之電位下降為1%以下。由於兩電晶體31、34中之電位下降為1%以下，故兩電晶體31、34之閾值電壓不均一對發光元件20之發光特性造成之影響減小。
於本實施形態(實施例1)中，第1電晶體31與第4電晶體34之串聯電阻為發光元件20之接通電阻之1/1000左右。於該情形時，由發光元件20承受電源電壓之99.9%左右，而兩電晶體31、34中之電位下降為0.1%左右，因而幾乎可忽略兩電晶體31、34之閾值電壓不均一對發光元件20之發光特性造成之影響。
電晶體之接通電阻依存於電晶體之極性或閘極長度、閘極寬度、閾值電壓、閘極絕緣膜厚度等。於本實施形態中，較佳以第1電晶體31及第4電晶體34之接通電阻與發光元件20之接通電阻相比充分低之方式，決定兩電晶體31、34之極性或閘極長度、閘極寬度、閾值電壓、閘極絕緣膜厚度等。以下說明該點。
於本實施形態中，對發光元件20使用有機EL元件，第1電晶體31、第4電晶體34等電晶體形成於包含單晶矽基板之元件基板11。發光元件20之電壓電流特性大致由以下之公式4表示。
[數4]
Figure 02_image007
於公式4中，IEL 為通過發光元件20之電流，VEL 為施加於發光元件20之電壓，LEL 為發光元件20之俯視時之長度，WEL 為發光元件20之俯視時之寬度，J0 為發光元件20之電流密度係數，Vtm 為依存於發光元件20具有之溫度之係數電壓，V0 為相對於發光元件20之發光之閾值電壓。此處，依存於發光元件20具有之溫度之係數電壓Vtm 於固定溫度下為固定電壓。
另，於以VP 表示高電壓系電源之電壓，以Vds 表示第1電晶體31與第4電晶體34中產生之電位下降時，VEL +Vds =VP 。又，於本實施形態中，LEL =11微米(μm)，WEL =3微米(μm)，J0 =1.449毫安每平方厘米(mA/cm2 )，V0 =3.0伏(V)，Vtm =0.541伏(V)。
另一方面，於將第1電晶體31或第4電晶體34等表示為第i電晶體(i為1或4)時，其之汲極電流Idsi 由以下之公式5表示。
[數5]
Figure 02_image009
於公式5中，Wi 為第i電晶體之閘極寬度，Li 為第i電晶體之閘極長度，ε0 為真空之介電常數，εox 為閘極絕緣膜之介電常數，toxi 為閘極絕緣膜之厚度，μi 為第i電晶體之遷移率，Vgsi 為閘極電壓，Vdsi 為因第i電晶體之電位下降之汲極電壓，Vthi 為第i電晶體之閾值電壓。
於實施例1中，W1 =1.0微米(μm)，W4 =1.25微米(μm)，L1 =L4 =0.75微米(μm)，tox =20奈米(nm)，μ1 =240平方厘米每伏每秒(cm2 /V•s)，μ4 =150平方厘米每伏每秒(cm2 /V•s)，Vth1 =0.36 V，Vth4 =-0.36 V，Vgs1 =V1-V2=3.0 V，Vgs4 =V2-V3=-7.0 V。
另，於使第1電晶體31與第4電晶體34進行線形動作之情形時，使用兩電晶體31、34中之電位下降Vds ，並以Vds =0 V附近將發光元件20之電壓電流特性近似為以下之公式6。
[數6]
Figure 02_image011
於實施例1中，由公式6定義之係數k為k=1.39×10-6 (Ω-1 )。I0 為將所有高電壓系電源之電壓VP 皆施加於發光元件20時之電流量，I0 =7.82×10-7 (A)。
於此種條件下，發光元件20發光之電壓基於公式4與公式6為IEL =Ids 之電壓。於本實施形態中，VP =V3-V2=7.0 V，Vds1 =0.0053 V，Vds4 =0.0027 V，VEL =6.9920 V，IEL =Ids1 =Ids4 =7.672×10-7 A。又，此時之第1電晶體31之接通電阻為6.859×103 Ω，第4電晶體34之接通電阻為3.491×103 Ω，發光元件20之接通電阻為9.113×106 Ω。
因此，第1電晶體31之接通電阻低於發光元件20之接通電阻之1/1000為1/1300左右，第4電晶體34之接通電阻低於發光元件20之接通電阻之1/1000為1/2600左右，因此可將高電壓系電源之大部分電壓施加於發光元件20。
於該條件下，即便電晶體之閾值電壓變動例如30%以上，VEL =6.99 V，IEL =Ids1 =Ids4 =7.67×10-7 A亦不變。具體而言，在實施例1中，即便Vth1 或Vth4 於0.29 V至0.53 V之間變動，VEL =6.99 V，IEL =Ids1 =Ids4 =7.67×10-7 A亦不變。通常，電晶體之閾值電壓不會有如此大的不均一。因此，藉由將第4電晶體34之接通電阻設為發光元件20之接通電阻之1/1000左右以下，第1電晶體31與第4電晶體34之閾值電壓不均一實質上不會對發光元件20之發光亮度造成影響。
近似而言，可藉由使公式5與公式6聯立設為IEL =Idsi ，而依以下之公式7表現相對於電流IEL =Idsi 的第i電晶體之閾值電壓不均一之影響。
[數7]
Figure 02_image013
由於I0 為將所有之高電壓系電源之電壓VP 施加於發光元件20時之電流量，故如根據公式7所判斷，為了使發光元件20在電源電壓VP 附近發光，只要增大閘極電壓Vgsi 或Zi 即可。換言之，Zi 越大，發光元件20之發光亮度越不易受到電晶體之閾值電壓不均一之影響。
於實施例1中，由於k/Z1 =2.52×10-2 V，k/Z4 =3.22×10-2 V，為較小之值，故公式7左邊第2項相對於第1電晶體31為k/(Z1 (Vgs1 -Vth1 ))=0.01，相對於第4電晶體34為k/(Z4 (Vgs4 -Vth4 ))=0.005，未達0.01(1%)之程度。其結果，發光元件20發光時之電流(發光亮度)幾乎不受兩電晶體31、34之閾值電壓影響。即，可藉由使k/(Zi (Vgsi -Vthi ))之值滿足未達0.01(1%)之程度，而實質上排除相對於發光元件20之發光亮度的兩電晶體31、34之閾值電壓(Vth1 、Vth3 )之不均一。
於公式7中，k與Zi 係根據公式5與公式6定義。另，由於遷移率μi 在P型電晶體中小於N型電晶體，故使P型電晶體之W大於N型電晶體之W。於本實施形態中，使P型電晶體之W3 大於N型電晶體之W1 ，將P型之第4電晶體34之Z4 、與N型之第1電晶體31之Z1 設為大致相同程度。
為了使發光元件20在電源電壓VP 附近發光，較佳為閘極電壓Vgsi 儘可能地大。於本實施形態(實施例1)中，藉由將啟用狀態中之控制信號即啟用信號之電位相對於成為第4電晶體34之源極電位之第3電位(V3)設為第2電位(V2)，而增大第4電晶體34之閘極源極電壓Vgs4 。
於本實施例中，與發光元件20串聯配置之第1電晶體31之閘極寬度W1 大於包含於記憶電路60之第3電晶體33之閘極寬度W3 。作為一例，W1 =1.0 微米(μm)，W3 =0.5 微米(μm)。因此，由於可在第1電晶體31成接通狀態使發光元件20發光時，於發光元件20流通較大之電流，故可提高發光元件20之發光亮度。且，由於接通狀態之第1電晶體31之接通電阻較小，故於發光元件20發光時，可抑制因第1電晶體31之閾值電壓不均一引起之發光亮度不均一。另一方面，第3電晶體33具有在發光元件20發光時，將第2反相器62之輸出端子27與第1反相器61之輸入端子25間之電位差保持為較小之作用。因此，無須於第3電晶體33流通較大之電流，即便使第3電晶體33之閘極寬度W3 小於第1電晶體之閘極寬度W1 ，亦可充分地發揮該功能。如此，可使記憶電路60穩定地保持圖像信號，而顯示高解像度且高品質之圖像。
於本實施例中，第1電晶體31之閘極長度L1 長於第3電晶體之閘極長度L3 。作為一例，L1 =0.75 微米(μm)，L3 =0.5 微米(μm)。因此，可對與第1電晶體31串聯配置之發光元件20施加較包含第3電晶體33之記憶電路60更高之電壓。且，即便對發光元件20或第1電晶體31施加高電壓，由於第1電晶體31之閘極長度L1 較長，故亦可降低第1電晶體31被高電壓破壞之掛慮。另一方面，由於包含於記憶電路60之第3電晶體33之閘極長度L3 短於第1電晶體31之閘極長度L1 ，故可使第3電晶體33小於第1電晶體31，而將記憶電路60微細化。其結果，可使記憶電路60高速動作，且使發光元件20以高電壓發光。
又，於本實施形態之光電裝置10中，於構成低電壓系電源之第1電位線(高電位線47)與第2電位線(低電位線46)間，配置有構成記憶電路60所含之第1反相器61之第5電晶體35及第7電晶體37、與構成第2反相器62之第6電晶體36及第8電晶體38。
由於該等以低電壓系電源動作之電晶體35、36、37、38與以高電壓系電源動作之第1電晶體31或第4電晶體34相比，施加電壓較低，故可縮短閘極長度，伴隨於此，可縮窄閘極寬度，因而可減小通道形成區域之面積。即，可將記憶電路60微細化。且，當電晶體35、36、37、38之通道形成區域之面積較小時，由於電晶體電容減小，故可高速地進行充放電。即，可使向記憶電路60之圖像信號之寫入或改寫高速化。
於本實施形態中，包含於記憶電路60之該等第5電晶體35、第6電晶體36、第7電晶體37、及第8電晶體38之俯視時之閘極長度短於與發光元件20串聯配置之第1電晶體31及第4電晶體34之俯視時之閘極長度。
第5電晶體35、第6電晶體36、第7電晶體37、及第8電晶體38之俯視時之閘極長度為L5 =L6 =L7 =L8 =0.5微米(μm)。如上所述，由於第1電晶體31及第4電晶體34之俯視時之閘極長度為L1 =L4 =0.75微米(μm)，故第5電晶體35、第6電晶體36、第7電晶體37、及第8電晶體38之閘極長度較短。
又，於本實施形態中，第5電晶體35、第6電晶體36、第7電晶體37、及第8電晶體38之俯視時之通道形成區域之面積小於第1電晶體31及第4電晶體34之俯視時之通道形成區域之面積。電晶體之通道形成區域之面積大致等於對向配置之閘極電極之面積，即俯視時之閘極長度與閘極寬度之乘積。
N型之第7電晶體37及第8電晶體38之閘極寬度為W7 =W8 =0.5微米(μm)，P型之第5電晶體35及第6電晶體36之閘極寬度為W5 =W6 =0.75微米(μm)。因此，第7電晶體37及第8電晶體38之通道形成區域之面積為0.5×0.5=0.25平方微米(μm2 )，第5電晶體35及第6電晶體36之通道形成區域之面積為0.5×0.75=0.375平方微米(μm2 )。
如上所述，由於第1電晶體31之閘極寬度為W1 =1.0微米(μm)，故第1電晶體31之通道形成區域之面積為0.75×1.0=0.75平方微米(μm2 )。又，由於第4電晶體34之閘極寬度為W4 =1.25微米(μm)，故第4電晶體34之通道形成區域之面積為0.75×1.25=0.9375平方微米(μm2 )。因此，第5電晶體35、第6電晶體36、第7電晶體37、及第8電晶體38之通道形成區域之面積較小。
如此，於本實施形態中，可藉由使記憶電路60所含之電晶體35、36、37、38之通道形成區域之面積小於與發光元件20串聯配置之電晶體31、34之通道形成區域之面積，而將記憶電路60微細化並使其高速動作，且使發光元件20高亮度地發光。
[像素電路之驅動方法] 接著，參照圖9說明本實施形態之光電裝置10中之像素電路之驅動方法。圖9係說明本實施形態之像素電路之驅動方法之一例的圖。於圖9中，橫軸為時間軸，且具有非顯示期間即第1期間與顯示期間即第2期間。第1期間在圖7中顯示為(P1-1～P1-8)，且相當於P1。第2期間在圖7中顯示為P2-1～P2-8，且相當於P2。
於圖9之縱軸中，Scan 1～Scan M表示供給至M條第1掃描線42(參照圖5)中之第1列至第M列之各第1掃描線42的掃描信號。掃描信號具有：選擇狀態之掃描信號即選擇信號、與非選擇狀態之掃描信號即非選擇信號。且，XScan 1～XScan M表示供給至M條第2掃描線45(參照圖5)中之第1列至第M列之各第2掃描線45的第2掃描信號。第2掃描信號具有：選擇狀態之第2掃描信號即保持信號、與非選擇狀態之第2掃描信號即非保持信號。又，Enb表示供給至控制線44(參照圖5)之控制信號。控制信號包含：啟用狀態之控制信號即啟用信號、與非啟用狀態之控制信號即非啟用信號。
如參照圖7所說明，將顯示一張圖像之1個場(F)分割成複數個副場(SF)，各副場(SF)包含有非顯示期間即第1期間、及在第1期間結束後開始之顯示期間即第2期間。第1期間為信號寫入期間，在該期間，於位於顯示區域E之各像素電路41(參照圖5)中將圖像信號寫入至記憶電路60(參照圖8)。第2期間為在位於顯示區域E之各像素電路41中，發光元件20(參照圖8)可發光之期間。
如圖9所示，於本實施形態之光電裝置10中，於第1期間將非啟用信號作為控制信號供給至所有控制線44。當將非啟用信號供給至控制線44時，由於第4電晶體34(參照圖8)為斷開狀態，故成為在位於顯示區域E之所有像素電路41中，發光元件20不發光的狀態。
且，於第1期間，於各副場(SF)將選擇信號(High)作為掃描信號供給至第1掃描線42之任一者。當將選擇信號供給至第1掃描線42時，在被選擇之像素電路41中，第2電晶體32(參照圖8)自斷開狀態成為接通狀態。藉此，於被選擇之像素電路41中，自信號線43(參照圖8)向第1反相器61，接著自第1反相器61向第2反相器62寫入圖像信號。如此，於第1期間將圖像信號寫入並記憶於各像素電路41之記憶電路60。
又，於實施例1中，於第1期間，於各副場(SF)將保持信號(High)作為第2掃描信號供給至第2掃描線45，對於將選擇信號供給至第1掃描線42而被選擇之像素電路41，供給非保持信號(Low)作為第2掃描信號。選擇信號之脈衝寬度與非保持信號之脈衝寬度相同，但供給選擇信號之時序與供給非保持信號之時序不同。即，對於選擇之像素電路41，在將選擇信號供給至掃描線42之前，將非保持信號供給至第2掃描線45。
因此，於根據選擇信號選擇之像素電路41中，在第2電晶體32自斷開狀態變成接通狀態之前，根據非保持信號，第3電晶體33(參照圖8)自接通狀態變成斷開狀態。藉此，由於第2反相器62之輸出端子27與第1反相器61之輸入端子25間之電性連接被阻斷，故在根據選擇信號選擇之像素電路41中，可確實且高速地進行向記憶電路60之圖像信號之寫入或改寫。
另，不會在將非保持信號供給至第2掃描線45之前，將選擇信號供給至第1掃描線42。若在第3電晶體33為接通狀態之期間，使第2電晶體32變為接通狀態，則成為第2反相器62之輸出端子27與第1反相器61之輸入端子25電性連接之狀態，即，與不存在第3電晶體33之情形同樣之狀態。因此，有產生向記憶電路60改寫圖像信號耗費時間、或無法改寫之不良之虞。
於向記憶電路60寫入或改寫圖像信號結束後，對於選擇之像素電路41，將非選擇信號(Low)供給至第1掃描線42。於實施例1中，對於選擇之像素電路41，在將非選擇信號供給至第1掃描線42之前，將保持信號(High)供給至第2掃描線45。因此，在根據選擇信號選擇之像素電路41中，在第2電晶體32自接通狀態變成斷開狀態之前，第3電晶體33自斷開狀態變成接通狀態。藉此，於選擇之像素電路41中，第2反相器62之輸出端子27與第1反相器61之輸入端子25成導通狀態，而在第1反相器61與第2反相器62間保持寫入至記憶電路60之圖像信號。
於第2期間，將啟用信號作為控制信號供給至所有控制線44。當將啟用信號供給至控制線44時，由於第4電晶體34為接通狀態，故成為在位於顯示區域E之所有像素電路41中，發光元件20可發光之狀態。於第2期間，將第2電晶體32設為斷開狀態之非選擇信號作為掃描信號供給至所有第1掃描線42。藉此，於各像素電路41之記憶電路60中，保持該副場(SF)中寫入之圖像信號。
如此，於本實施形態中，由於可獨立控制非顯示期間即第1期間、與顯示期間即第2期間，故可進行數位分時驅動之灰階顯示。又，其結果，由於可使第2期間短於第1期間，故可實現更高灰階之顯示。
再者，由於可以複數個像素電路41共用供給至控制線44之控制信號，故容易地驅動光電裝置10。具體而言，於不具有第1期間之數位驅動之情形時，為了使發光期間短於完成選擇所有第1掃描線42之一垂直期間，要求相當複雜之驅動。相對於此，於本實施形態中，藉由以複數個像素電路41共用供給至控制線44之控制信號，即便為發光期間短於完成選擇所有第1掃描線42之一垂直期間之副場(SF)，亦可僅以縮短第2期間而容易地驅動光電裝置10。
另，本實施形態之像素電路之驅動方法不限定於圖9所示之驅動方法。圖10及圖11係說明本實施形態之像素電路之驅動方法之其他例的圖。例如，如圖10所示，可使選擇信號(High)之脈衝寬度與非保持信號(Low)之脈衝寬度不同，而於第2電晶體32自接通狀態變成斷開狀態時，將第3電晶體33自斷開狀態變成接通狀態。
又，如圖11所示，亦可使選擇信號(High)之脈衝寬度與非保持信號(Low)之脈衝寬度相同，而於第2電晶體32自斷開狀態變成接通狀態時，將第3電晶體33自接通狀態變成斷開狀態，於第2電晶體32自接通狀態變成斷開狀態時，將第3電晶體33自斷開狀態變成接通狀態。
再者，又可使非保持信號(Low)之脈衝寬度長於選擇信號(High)之脈衝寬度，而遍及第2電晶體32處於接通狀態之期間及其前後期間，使第3電晶體33處於斷開狀態。於該情形時，將第2電晶體32自接通狀態變成斷開狀態後，且第3電晶體33亦處於斷開狀態之期間，設為第1反相器61之輸入端子25之邏輯即圖像信號不反轉之程度的短時間。
此處，如上所述，於包含實施例1之本實施形態中，於將圖像信號寫入至第1反相器61之輸入端子25時，第3電晶體33處於斷開狀態。因此，信號線43與電源(VSS或VDD1)不導通，而可僅以對第1反相器61之輸入端子25之第5電晶體35及第7電晶體37之電晶體電容充電來進行圖像信號之寫入或改寫，故無電流路徑。其結果，可相當高速，即短時間地進行向第1反相器61之輸入端子25之圖像信號之寫入。接著說明該點。
由於P型之第5電晶體35之電晶體電容CP 為CP =6.47×10-16 法拉(F)，N型之第7電晶體37之電晶體電容CN 為CN =4.31×10-16 法拉，故第1反相器61之輸入端子25之總電晶體電容CTr 為CTr=1.079×10-15 法拉。於本實施形態中，由於選擇信號之電位高達V4=V3=7.0 V，故接通狀態之第2電晶體32之接通電阻變得極其低。通過第2電晶體32之接通電流Ids2 為Ids2 =4.13×10-4 安培(A)。因此，根據公式8求出經由第2電晶體32將圖像信號寫入至第1反相器61之輸入端子25所需之時間τ1，且求得τ1=CTr ×V/Ids2 =3.92×10-12 秒。
[數8]
Figure 02_image015
於公式8中，V為第1反相器61之邏輯反轉電壓(V1+V2)/2=1.5 V。如此，於本實施形態中，於寫入或改寫圖像信號時，由於第3電晶體33為斷開狀態，且選擇信號之電位高達V4=V3=7.0 V，故可在4皮秒左右之極其短時間內寫入或改寫圖像信號。
另一方面，若同樣地計算第2反相器62之輸入端子28之改寫時間，則在第5電晶體35與第7電晶體37中，經由接通電流略低之第5電晶體35改寫較耗費時間。即，將第2反相器62之輸入端子28自Low改寫成High較將第2反相器62之輸入端子28自High改寫成Low更耗費時間。於該情形時，由於第5電晶體35之接通電流Ids5 為Ids5 =1.54×10-6 安培左右，故將圖像信號寫入至第2反相器62之輸入端子28所需之時間τ2為τ2=CTr×V/Ids5 =1.05×10-11 秒。
結果，在第3電晶體33成斷開狀態後，第2電晶體32成接通狀態之期間，即，對第1掃描線42輸入選擇信號，且對第2掃描線45輸入非保持信號之期間係考慮到餘裕而設為τ1之2倍，即8皮秒左右便足夠。再者，掃描信號(Scan)變成High之時刻到第2掃描信號(XScan)變成High之時刻的時間為4(皮秒)×2+10.5(皮秒)×2=29(皮秒)，只要為30(皮秒)左右便足夠。於本實施形態中，掃描信號(Scan)與第2掃描信號(XScan)互補，且將選擇信號期間設為5.0奈秒。於該情形時，選擇所有第1掃描線42之一垂直期間(非顯示期間P1)為5.0(奈秒)×720×3=10.8微秒。
如以上所述，根據本實施形態之像素電路41之構成，可實現能以低消耗電力顯示高解像度之高品質圖像，且可高速、且確實地進行向記憶電路60之圖像信號之寫入或改寫，並能獲得更明亮之顯示的光電裝置10。
(變化例1) 接著，說明相對於實施例1之變化例即變化例1之像素電路之構成與像素電路之驅動方法。
「像素電路之構成」 圖12係說明變化例1之像素電路之構成之圖。另，於以下之變化例1之說明中，說明與實施例1之不同點，關於與實施例1相同之構成要素，於圖式標註同一符號而省略其說明。
如圖12所示，變化例1之像素電路41A相對於實施例1之像素電路41，不同點在於：不具備第2掃描線45，而將記憶電路60所含之P型之第3電晶體33A之閘極電性連接於第1掃描線42，其他之構成皆相同。
變化例1之像素電路41A包含：發光元件20、P型之第4電晶體34、N型之第1電晶體31、記憶電路60、及N型之第2電晶體32。於記憶電路60之第2反相器62之輸出端子27與第1反相器61之輸入端子25之間，配置有P型之第3電晶體33A。
於變化例1之像素電路41A中，第2電晶體32為作為第1導電型之N型，相對於此，第3電晶體33A為導電型與第2電晶體32不同之作為第2導電型之P型。第2電晶體32之閘極與第3電晶體33A之閘極電性連接於第1掃描線42。因此，第2電晶體32與第3電晶體33A針對供給至第1掃描線42之掃描信號，進行彼此互補之動作。即，於第2電晶體32為接通狀態時，第3電晶體33A為斷開狀態，於第2電晶體32為斷開狀態時，第3電晶體33A為接通狀態。
「像素電路之驅動方法」 圖13係說明變化例1之像素電路之驅動方法之圖。如圖13所示，於第1期間，於各副場(SF)，當將選擇信號(High)作為掃描信號供給至第1掃描線42之任一者時，於選擇之像素電路41A中，第2電晶體32(參照圖12)自斷開狀態成接通狀態，第3電晶體33A(參照圖12)自接通狀態成斷開狀態。藉此，於選擇之像素電路41中，自信號線43(參照圖12)將圖像信號寫入至記憶電路60。
因此，於變化例1中，於第2電晶體32成接通狀態而將圖像信號寫入至記憶電路60時，配置於第2反相器62之輸出端子27與第1反相器61之輸入端子25間之第3電晶體33A成斷開狀態，因此，可高速、且確實地進行向記憶電路60之圖像信號之寫入或改寫。
若於將圖像信號寫入至記憶電路60後，將非選擇信號(Low)供給至第1掃描線42，則在自選擇成為非選擇之像素電路41A中，第2電晶體32自接通狀態成斷開狀態，第3電晶體33A自斷開狀態成接通狀態。藉此，於變化例1中，亦可以穩定之狀態保持寫入至記憶電路60之圖像信號。
以下，就本實施形態之像素電路之構成，說明其他之實施例及變化例。於以下之實施例及變化例之說明中，說明與上述實施例或變化例之不同點，關於與上述實施例或變化例相同之構成要素，於圖式標註同一符號而省略其說明。
(實施例2) 參照圖14說明實施例2之像素電路之構成。圖14係說明實施例2之像素電路之構成之圖。如圖14所示，實施例2之像素電路41B相對於實施例1之像素電路41，不同點在於：控制電晶體為N型之第4電晶體34A，其他之構成皆相同。
實施例2之像素電路41B包含：發光元件20、N型之第4電晶體34A、N型之第1電晶體31、記憶電路60、及N型之第2電晶體32。於記憶電路60之第2反相器62之輸出端子27與第1反相器61之輸入端子25間，配置有N型之第3電晶體33。
第4電晶體34A配置於發光元件20與第1電晶體31之間。即，發光元件20之陽極21電性連接於第3電位線(高電位線49)，發光元件20之陰極23電性連接於第4電晶體34A之汲極。第4電晶體34A之源極電性連接於第1電晶體31之汲極。
於實施例2中，由於第4電晶體34A為N型，故啟用狀態之控制信號即啟用信號為High，即高電位，非啟用狀態之控制信號即非啟用信號為Low，即低電位。啟用信號設定為第3電位(V3)以上，且較佳為第3電位(V3)。又，非啟用信號設定為第2電位(V2)以下，且較佳為第2電位(V2)。
(變化例2) 參照圖15說明相對於實施例2之變化例即變化例2之像素電路之構成。圖15係說明變化例2之像素電路之構成之圖。如圖15所示，變化例2之像素電路41C相對於實施例2之像素電路41B，不同點在於：與變化例1之像素電路41A同樣，不具備第2掃描線45，而將記憶電路60所含之P型之第3電晶體33A之閘極電性連接於第1掃描線42，其他之構成皆相同。
(實施例3) 參照圖16說明實施例3之像素電路之構成。圖16係說明實施例3之像素電路之構成之圖。如圖16所示，實施例3之像素電路41D相對於實施例2之像素電路41B，不同點在於：將第1電晶體31配置於發光元件20與第4電晶體34A之間，其他之構成皆相同。
實施例3之像素電路41D包含：發光元件20、N型之第1電晶體31、N型之第4電晶體34A、記憶電路60、及N型之第2電晶體32。於記憶電路60之第2反相器62之輸出端子27與第1反相器61之輸入端子25間，配置有N型之第3電晶體33。
發光元件20之陽極21電性連接於第3電位線(高電位線49)，發光元件20之陰極23電性連接於第1電晶體31之汲極。第1電晶體31之源極電性連接於第4電晶體34A之汲極。第4電晶體34A之源極電性連接於第2電位線(低電位線46)。
(變化例3) 參照圖17說明相對於實施例3之變化例即變化例3之像素電路之構成。圖17係說明變化例3之像素電路之構成之圖。如圖17所示，變化例3之像素電路41E相對於實施例3之像素電路41D，不同點在於：與上述之變化例同樣，不具備第2掃描線45，而將記憶電路60所含之P型之第3電晶體33A之閘極電性連接於第1掃描線42，其他之構成皆相同。
(實施例4) 參照圖18說明實施例4之像素電路之構成。圖18係說明實施例4之像素電路之構成之圖。如圖18所示，實施例4之像素電路41F相對於上述實施例，不同點在於：不具有控制線44與第4電晶體34、或34A，其他之構成皆相同。
實施例4之像素電路41F包含：發光元件20、N型之第1電晶體31、記憶電路60、及N型之第2電晶體32。於記憶電路60之第2反相器62之輸出端子27與第1反相器61之輸入端子25間，配置有N型之第3電晶體33。發光元件20之陽極21電性連接於第3電位線(高電位線49)，發光元件20之陰極23電性連接於第1電晶體31之汲極。第1電晶體31之源極電性連接於第2電位線(低電位線46)。
於實施例4之像素電路41F中，由於不具有第4電晶體34、或34A，故於第3電位線(高電位線49)與第2電位線(低電位線46)間，串聯地配置有發光元件20與第1電晶體31。因此，於第1電晶體31成接通狀態時，發光元件20發光。
(變化例4) 參照圖19說明相對於實施例4之變化例即變化例4之像素電路之構成。圖19係說明變化例4之像素電路之構成之圖。如圖19所示，變化例4之像素電路41G相對於實施例4之像素電路41F，不同點在於：與上述之變化例同樣，不具備第2掃描線45，而將記憶電路60所含之P型之第3電晶體33A之閘極電性連接於第1掃描線42，其他之構成皆相同。
(實施例5) 參照圖20說明實施例5之像素電路之構成。圖20係說明實施例5之像素電路之構成之圖。如圖20所示，實施例5之像素電路71相對於實施例1之像素電路41，不同點在於：第1電晶體31A、第2電晶體32A及第3電晶體33A為P型，且第4電晶體34A為N型。
另，於實施例5中，對上述實施例，替換高電位與低電位。具體而言，第1電位(V1)為第1低電位VSS1(例如V1=VSS1=4.0 V)，第2電位(V2)為高電位VDD(例如V2=VDD=7.0 V)，第3電位(V3)為第2低電位VSS2(例如V3=VSS2=0 V)。因此，第1電位低於第2電位，且第3電位低於第1電位。
於實施例5中，由第1電位(第1低電位VSS1)與第2電位(高電位VDD)構成低電壓系電源，由第3電位(第2低電位VSS2)與第2電位(高電位VDD)構成高電壓系電源。第2電位為在低電壓系電源與高電壓系電源中成為基準之電位。對各像素電路71，自作為第1電位線之低電位線46供給第1電位(V1=VSS1)，自作為第2電位線之高電位線47供給第2電位(V2=VDD)，自作為第3電位線之低電位線48供給第3電位(V3=VSS2)。
實施例5之像素電路71包含：P型之第1電晶體31A、發光元件20、N型之第4電晶體34A、記憶電路60、及P型之第2電晶體32A。於記憶電路60之第2反相器62之輸出端子27與第1反相器61之輸入端子25間，配置有P型之第3電晶體33A。
於第2電位線(高電位線47)與第3電位線(低電位線48)間，串聯地配置有第1電晶體31A、發光元件20、及第4電晶體34A。第1電晶體31A之源極電性連接於第2電位線(高電位線47)，第1電晶體31A之汲極電性連接於發光元件20之陽極21。第4電晶體34A之源極電性連接於第3電位線(低電位線48)，第4電晶體34A之汲極電性連接於發光元件20之陰極23。
於實施例5之像素電路71中，將構成記憶電路60之2個反相器61、62配置於第1電位線(低電位線46)與第2電位線(高電位線47)間，且對2個反相器61、62供給第1電位(V1)與第2電位(V2)。因此，Low相當於第1電位(V1)，High相當於第2電位(V2)。
由於驅動電晶體即第1電晶體31A為P型，故第1電晶體31A之閾值電壓(Vth1 )為負(Vth1 ＜0)。於記憶於記憶電路60之圖像信號相當於非發光時，記憶電路60之輸出端子27之電位為High(第2電位)。當第1電晶體31A之閘極電位變為第2電位(V2)時，由於第1電晶體31A之源極連接於第2電位線(高電位線47)，而源極電位為第2電位(V2)，故第1電晶體31A之閘極源極電壓Vgs1 為0 V。
因此，當相對於第1電晶體31A之閾值電壓Vth1 (作為一例Vth1 =-0.36 V)，閘極源極電壓Vgs1 為0 V時，由於閘極源極電壓Vgs1 大於閾值電壓Vth1 ，故第1電晶體31A為斷開狀態。藉此，於圖像信號非發光時，可確實地將第1電晶體31A設為斷開狀態。
於記憶於記憶電路60之圖像信號相當於發光時，記憶電路60之輸出端子27之電位為Low即第1電位。當第1電晶體31A之閘極電位為第1電位(V1)時，由於第1電晶體31A之源極電位為第2電位，故第1電晶體31A之閘極源極電壓Vgs1 成為第1電位(V1)相對於第2電位(V2)之電位差(Vgs1 =V1-V2=4.0 V-7.0 V=-3.0 V)。因此，由於第1電晶體31A之閘極源極電壓Vgs1 小於閾值電壓Vth1 ，故第1電晶體31A為接通狀態。藉此，於圖像信號為發光時，可將第1電晶體31A確實地設為接通狀態。
由於控制電晶體即第4電晶體34A為N型，故啟用狀態之控制信號即啟用信號為高電位，非啟用狀態之控制信號即非啟用信號為低電位。具體而言，非啟用信號設定為第3電位(V3)以下之低電位，且較佳為第3電位(V3)。又，啟用信號設定為V3+(V2-V1)以上之高電位，且較佳為第2電位(V2)。
又，由於第2電晶體32A為P型，故非選擇信號設定為第2電位(V2)以上之高電位，且較佳為第2電位(V2)。又，選擇信號設定為第1電位(V1)以下之低電位，且較佳為第3電位(V3)。同樣地，由於第3電晶體33A為P型，故非保持信號設定為第2電位(V2)以上之高電位，且較佳為第2電位(V2)。又，保持信號設定為第1電位(V1)以下之低電位，且較佳為第3電位(V3)。
(變化例5) 參照圖21說明相對於實施例5之變化例即變化例5之像素電路之構成。圖21係說明變化例5之像素電路之構成之圖。如圖21所示，變化例5之像素電路71A相對於實施例5之像素電路71，不同點在於：不具備第2掃描線45，而將記憶電路60所含之N型之第3電晶體33之閘極電性連接於第1掃描線42，其他之構成皆相同。
於變化例5之像素電路71A中，第2電晶體32A係作為第1導電型之P型，相對於此，第3電晶體33係作為第2導電型之N型。因此，第2電晶體32A與第3電晶體33針對供給至第1掃描線42之掃描信號進行彼此互補之動作。另，於變化例5中，將P型設為第1導電型，將N型設為第2導電型。
(實施例6) 參照圖22說明實施例6之像素電路之構成。圖22係說明實施例6之像素電路之構成之圖。如圖22所示，實施例6之像素電路71B相對於實施例5之像素電路71，不同點在於：控制電晶體為P型之第4電晶體34，其他之構成皆相同。
實施例6之像素電路71B包含：P型之第1電晶體31A、P型之第4電晶體34、發光元件20、記憶電路60、及P型之第2電晶體32A。於記憶電路60之第2反相器62之輸出端子27與第1反相器61之輸入端子25間，配置有P型之第3電晶體33A。
第4電晶體34配置於第1電晶體31A與發光元件20之間。即，第1電晶體31A之源極電性連接於第2電位線(高電位線47)，第1電晶體31A之汲極電性連接於第4電晶體34之源極。第4電晶體34之汲極電性連接於發光元件20之陽極21，發光元件20之陰極23電性連接於第3電位線(低電位線48)。
(變化例6) 參照圖23說明相對於實施例6之變化例即變化例6之像素電路之構成。圖23係說明變化例6之像素電路之構成之圖。如圖23所示，變化例6之像素電路71C相對於實施例6之像素電路71B，不同點在於：與變化例5之像素電路71A同樣，不具備第2掃描線45，而將記憶電路60所含之N型之第3電晶體33之閘極電性連接於第1掃描線42，其他之構成皆相同。
(實施例7) 參照圖24說明實施例7之像素電路之構成。圖24係說明實施例7之像素電路之構成之圖。如圖24所示，實施例7之像素電路71D相對於實施例6之像素電路71B，不同點在於：將第1電晶體31A配置於第4電晶體34與發光元件20間，其他之構成皆相同。
實施例7之像素電路71D包含：P型之第4電晶體34、P型之第1電晶體31A、發光元件20、記憶電路60、及P型之第2電晶體32A。於記憶電路60之第2反相器62之輸出端子27與第1反相器61之輸入端子25間配置有P型之第3電晶體33A。
第4電晶體34之源極電性連接於第2電位線(高電位線47)，第4電晶體34之汲極電性連接於第1電晶體31A之源極。第1電晶體31A之汲極電性連接於發光元件20之陽極21，發光元件20之陰極23電性連接於第3電位線(低電位線48)。
(變化例7) 參照圖25說明相對於實施例7之變化例即變化例7之像素電路之構成。圖25係說明變化例7之像素電路之構成之圖。如圖25所示，變化例7之像素電路71E相對於實施例7之像素電路71D，不同點在於：與上述變化例同樣，不具備第2掃描線45，而將記憶電路60所含之N型之第3電晶體33之閘極電性連接於第1掃描線42，其他之構成皆相同。
(實施例8) 參照圖26說明實施例8之像素電路之構成。圖26係說明實施例8之像素電路之構成之圖。如圖26所示，實施例8之像素電路71F相對於上述實施例，不同點在於：不具有控制線44與第4電晶體34、或34A，其他之構成皆相同。
實施例8之像素電路71F包含：P型之第1電晶體31A、發光元件20、記憶電路60、及P型之第2電晶體32A。於記憶電路60之第2反相器62之輸出端子27與第1反相器61之輸入端子25間配置有P型之第3電晶體33A。第1電晶體31A之源極電性連接於第2電位線(高電位線47)，第1電晶體31A之汲極電性連接於發光元件20之陽極21。發光元件20之陰極23電性連接於第3電位線(低電位線48)。
於實施例8之像素電路71F中，由於不具有第4電晶體34、或34A，故於第2電位線(高電位線47)與第3電位線(低電位線48)間，串聯地配置有第1電晶體31A與發光元件20。因此，於第1電晶體31A成接通狀態時，發光元件20發光。
(變化例8) 參照圖27說明相對於實施例8之變化例即變化例8之像素電路之構成。圖27係說明變化例8之像素電路之構成之圖。如圖27所示，變化例8之像素電路71G相對於實施例8之像素電路71F，不同點在於：與上述變化例同樣，不具備第2掃描線45，而將記憶電路60所含之N型之第3電晶體33之閘極電性連接於第1掃描線42，其他之構成皆相同。
上述之實施形態(實施例及變化例)始終為顯示本發明之一態樣者，在本發明之範圍內可任意地進行變化及應用。作為上述以外之變化例，考慮例如以下者。
(變化例9) 於上述之實施形態(實施例及變化例)之像素電路中，第1電晶體31之閘極電性連接於第2反相器62之輸出端子27，但本發明不限定於此種形態。第1電晶體31之閘極亦可電性連接於第2反相器62之輸入端子28，即電性連接於第1反相器61之輸出端子26、與第2反相器62之輸入端子28。
(變化例10) 於上述之實施形態(實施例及變化例)之像素電路中，記憶電路60包含2個反相器61、62，但本發明不限定於此種形態。記憶電路60亦可構成為包含2個以上之偶數個之反相器。
(變化例11) 於上述之實施形態(實施例及變化例)中，作為光電裝置，以在包含單晶半導體基板(單晶矽基板)之元件基板11上排列有720列×3840(1280×3)行之包含有機EL元件之發光元件20的有機EL裝置為例進行了說明，但本發明之光電裝置不限定於此種形態。例如，光電裝置可具有在包含玻璃基板之元件基板11上形成有薄膜電晶體(Thin Film Transistor：TFT)作為各電晶體之構成，亦可具有在包含聚醯亞胺等之可撓性基板上形成有薄膜電晶體之構成。又，光電裝置可為高密度地排列微細之LED元件作為發光元件之微LED顯示器、或對發光元件使用奈米級之半導體結晶物質之量子點(Quantum Dots)顯示器。再者，作為彩色濾光片，亦可使用將入射之光轉換成其他波長之光之量子點。
(變化例12) 於上述之實施形態中，作為電子機器，以組入有光電裝置10之透視型之頭戴式顯示器100為例進行了說明，但本發明之光電裝置10亦可應用於以封閉型之頭戴式顯示器為代表之其他電子機器。作為其他電子機器，可列舉例如投影儀、背投型電視、直視型電視、行動電話、行動用聲頻機器、個人電腦、攝像機之監視器、汽車導航裝置、平視顯示器、傳呼器、電子記事簿、計算器、手錶等可穿戴機器、手持顯示器、文字處理器、工作站、可視電話、POS終端、數位靜態相機、電子看板顯示器等。
10‧‧‧光電裝置11‧‧‧元件基板12‧‧‧保護基板13‧‧‧外部連接用端子20‧‧‧發光元件21‧‧‧陽極22‧‧‧發光部23‧‧‧陰極25‧‧‧輸入端子26‧‧‧輸出端子27‧‧‧輸出端子28‧‧‧輸入端子31‧‧‧第1電晶體31A‧‧‧第1電晶體32‧‧‧第2電晶體32A‧‧‧第2電晶體33‧‧‧第3電晶體33A‧‧‧第3電晶體34‧‧‧第4電晶體34A‧‧‧第4電晶體35‧‧‧第5電晶體36‧‧‧第6電晶體37‧‧‧第7電晶體38‧‧‧第8電晶體41‧‧‧像素電路41A～41G‧‧‧像素電路42‧‧‧第1掃描線43‧‧‧信號線44‧‧‧控制線45‧‧‧第2掃描線46‧‧‧低電位線47‧‧‧高電位線49‧‧‧高電位線50‧‧‧驅動部51‧‧‧驅動電路52‧‧‧掃描線驅動電路53‧‧‧信號線驅動電路54‧‧‧控制線驅動電路55‧‧‧控制裝置56‧‧‧顯示用信號供給電路57‧‧‧VRAM電路58‧‧‧副像素58B‧‧‧副像素58G‧‧‧副像素58R‧‧‧副像素59‧‧‧像素60‧‧‧記憶電路61‧‧‧第1反相器62‧‧‧第2反相器71‧‧‧像素電路71A～71G‧‧‧像素電路100‧‧‧頭戴式顯示器101‧‧‧透視構件102‧‧‧鏡架103a‧‧‧第1光學部分103b‧‧‧第2光學部分105a‧‧‧第1內置裝置部105b‧‧‧第2內置裝置部110‧‧‧稜鏡110e‧‧‧上表面110s‧‧‧本體部分111‧‧‧第1稜鏡部分112‧‧‧第2稜鏡部分130‧‧‧投射透鏡131‧‧‧透鏡132‧‧‧透鏡133‧‧‧透鏡150‧‧‧光透過構件151‧‧‧第1顯示機器152‧‧‧第2顯示機器161‧‧‧鏡架161e‧‧‧下表面162‧‧‧鏡筒170‧‧‧投射透視裝置a‧‧‧副像素之列方向之長度b‧‧‧副像素之行方向之長度D‧‧‧非顯示區域Data‧‧‧圖像信號Data1～Data N‧‧‧圖像信號Data j‧‧‧圖像信號Data j+1‧‧‧圖像信號E‧‧‧顯示區域Enb‧‧‧控制信號Enb i‧‧‧控制信號Enb i+1‧‧‧控制信號Enb i+2‧‧‧控制信號Enb 1～Enb M‧‧‧控制信號EY‧‧‧眼睛F‧‧‧場GL‧‧‧影像光P1-1～P1-8‧‧‧非顯示期間P2-1～P2-8‧‧‧顯示期間S11‧‧‧第1面S12‧‧‧第2面S13‧‧‧第3面S14‧‧‧第4面S15‧‧‧第5面Scan‧‧‧掃描信號Scan 1～Scan M‧‧‧掃描信號Scan i‧‧‧掃描信號Scan i+1‧‧‧掃描信號Scan i+2‧‧‧掃描信號SF1～SF8‧‧‧副場V1‧‧‧第1電位V2‧‧‧第2電位V3‧‧‧第3電位VDD‧‧‧高電位VDD1‧‧‧第1高電位VDD2‧‧‧第2高電位VSS‧‧‧低電位VSS1‧‧‧第1低電位VSS2‧‧‧第2低電位XScan‧‧‧第2掃描信號XScan 1～XScan M‧‧‧第2掃描信號XScan i‧‧‧第2掃描信號XScan i+1‧‧‧第2掃描信號XScan i+2‧‧‧第2掃描信號XScan i+3‧‧‧第2掃描信號X‧‧‧列方向Y‧‧‧行方向
圖1係說明本實施形態之電子機器之概要之圖。 圖2係說明本實施形態之電子機器之內部構造之圖。 圖3係說明本實施形態之電子機器之光學系統之圖。 圖4係顯示本實施形態之光電裝置之構成之概略俯視圖。 圖5係本實施形態之光電裝置之電路區塊圖。 圖6係說明本實施形態之像素之構成之圖。 圖7係說明本實施形態之光電裝置之數位驅動之圖。 圖8係說明實施例1之像素電路之構成之圖。 圖9係說明本實施形態之像素電路之驅動方法之一例的圖。 圖10係說明本實施形態之像素電路之驅動方法之另一例的圖。 圖11係說明本實施形態之像素電路之驅動方法之另一例的圖。 圖12係說明變化例1之像素電路之構成之圖。 圖13係說明變化例1之像素電路之驅動方法之圖。 圖14係說明實施例2之像素電路之構成之圖。 圖15係說明變化例2之像素電路之構成之圖。 圖16係說明實施例3之像素電路之構成之圖。 圖17係說明變化例3之像素電路之構成之圖。 圖18係說明實施例4之像素電路之構成之圖。 圖19係說明變化例4之像素電路之構成之圖。 圖20係說明實施例5之像素電路之驅動方法之圖。 圖21係說明變化例5之像素電路之構成之圖。 圖22係說明實施例6之像素電路之構成之圖。 圖23係說明變化例6之像素電路之構成之圖。 圖24係說明實施例7之像素電路之構成之圖。 圖25係說明變化例7之像素電路之構成之圖。 圖26係說明實施例8之像素電路之構成之圖。 圖27係說明變化例8之像素電路之驅動方法之圖。
20‧‧‧發光元件
21‧‧‧陽極
22‧‧‧發光部
23‧‧‧陰極
25‧‧‧輸入端子
26‧‧‧輸出端子
27‧‧‧輸出端子
28‧‧‧輸入端子
31‧‧‧第1電晶體
32‧‧‧第2電晶體
33‧‧‧第3電晶體
34‧‧‧第4電晶體
35‧‧‧第5電晶體
36‧‧‧第6電晶體
37‧‧‧第7電晶體
38‧‧‧第8電晶體
41‧‧‧像素電路
42‧‧‧第1掃描線
43‧‧‧信號線
44‧‧‧控制線
45‧‧‧第2掃描線
46‧‧‧低電位線
47‧‧‧高電位線
49‧‧‧高電位線
58‧‧‧副像素
60‧‧‧記憶電路
61‧‧‧第1反相器
62‧‧‧第2反相器
Data‧‧‧圖像信號
Enb‧‧‧控制信號
Scan‧‧‧掃描信號
V1‧‧‧第1電位
V2‧‧‧第2電位
V3‧‧‧第3電位
VDD1‧‧‧第1高電位
VDD2‧‧‧第2高電位
VSS‧‧‧低電位
XScan‧‧‧第2掃描信號

Claims (7)

  1. 一種光電裝置，其特徵在於具備：第1掃描線、信號線、對應於上述第1掃描線與上述信號線之交叉而設置之像素電路；且上述像素電路包含發光元件、記憶電路、第1電晶體、及第2電晶體；上述記憶電路包含第1反相器、第2反相器、及第3電晶體；上述第1電晶體，其閘極電性連接於上述記憶電路，且與上述發光元件串聯地電性連接，於上述發光元件發光時，上述第1電晶體進行線形動作；上述第2電晶體配置於上述信號線與上述第1反相器之輸入之間；上述第1反相器之輸出與上述第2反相器之輸入電性連接；上述第3電晶體為N型，配置於上述第2反相器之輸出與上述第1反相器之輸入之間；上述第1反相器及上述第2反相器電性連接於第1電位與第2電位，上述發光元件與上述第1電晶體電性連接於上述第2電位與第3電位；上述第1電位較上述第2電位高，上述第3電位較上述第1電位高；向上述第3電晶體之閘極交替供給上述第2電位與上述第3電位。
  2. 一種光電裝置，其特徵在於具備：第1掃描線、信號線、及對應於上述第1掃描線與上述信號線之交叉而設置之像素電路；且上述像素電路包含發光元件、記憶電路、第1電晶體、及第2電晶體； 上述記憶電路包含第1反相器、第2反相器、及第3電晶體；上述第1電晶體中，其閘極電性連接於上述記憶電路，且與上述發光元件串聯地電性連接，於上述發光元件發光時，上述第1電晶體進行線形動作；上述第2電晶體配置於上述信號線與上述第1反相器之輸入之間；上述第1反相器之輸出與上述第2反相器之輸入電性連接；上述第3電晶體為P型，配置於上述第2反相器之輸出與上述第1反相器之輸入之間；上述第1反相器及上述第2反相器電性連接於第1電位與第2電位，上述發光元件與上述第1電晶體電性連接於上述第2電位與第3電位；上述第1電位較上述第2電位高，上述第3電位較上述第1電位高；向上述第3電晶體之閘極交替供給上述第2電位與上述第3電位。
  3. 一種光電裝置，其特徵在於具備：第1掃描線、信號線、及對應於上述第1掃描線與上述信號線之交叉而設置之像素電路；且上述像素電路包含發光元件、記憶電路、第1電晶體、及第2電晶體；上述記憶電路包含第1反相器、第2反相器、及第3電晶體；上述第1電晶體中，其閘極電性連接於上述記憶電路，且與上述發光元件串聯地電性連接，於上述發光元件發光時，上述第1電晶體進行線形動作；上述第2電晶體配置於上述信號線與上述第1反相器之輸入之間；上述第1反相器之輸出與上述第2反相器之輸入電性連接； 上述第3電晶體為N型，配置於上述第2反相器之輸出與上述第1反相器之輸入之間；上述第1反相器及上述第2反相器電性連接於第1電位與第2電位，上述發光元件與上述第1電晶體電性連接於上述第2電位與第3電位；上述第1電位較上述第2電位低，上述第3電位較上述第1電位低；向上述第3電晶體之閘極交替供給上述第2電位與上述第3電位。
  4. 一種光電裝置，其特徵在於具備：第1掃描線、信號線、及對應於上述第1掃描線與上述信號線之交叉而設置之像素電路；且上述像素電路包含發光元件、記憶電路、第1電晶體、及第2電晶體；上述記憶電路包含第1反相器、第2反相器、及第3電晶體；上述第1電晶體中，其閘極電性連接於上述記憶電路，與上述發光元件串聯地電性連接，於上述發光元件發光時，上述第1電晶體進行線形動作；上述第2電晶體配置於上述信號線與上述第1反相器之輸入之間；上述第1反相器之輸出與上述第2反相器之輸入電性連接；上述第3電晶體為P型，配置於上述第2反相器之輸出與上述第1反相器之輸入之間；上述第1反相器及上述第2反相器電性連接於第1電位與第2電位，上述發光元件與上述第1電晶體電性連接於上述第2電位與第3電位；上述第1電位較上述第2電位低，上述第3電位較上述第1電位低，向上述第3電晶體之閘極交替供給上述第2電位與上述第3電位。
  5. 如請求項1至4中任一項之光電裝置，其中藉由對每個副場控制上述發光元件之發光與非發光而進行灰階顯示；對上述每個副場設置信號寫入期間；上述像素電路設置於副像素；於上述第1掃描線之列方向上，排列有能發出同色光之上述副像素。
  6. 如請求項1至4中任一項之光電裝置，其中上述第1電晶體、上述第2電晶體與上述第3電晶體為同一導電型。
  7. 一種電子機器，其具備如請求項1至6中任一項之光電裝置。
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