以下、本実施形態について、図面を参照して説明する。
(第1実施形態)
「電子機器の概要」
図1は、本実施形態の電子機器の構成を示す概略図である。図1を参照して、電子機器の構成を説明する。
図1に示すヘッドマウントディスプレイ100は電子機器の一例である。ヘッドマウントディスプレイ100は、眼鏡のような外観を有しており、使用者の眼前を覆う透視部材101と、透視部材101を支持するフレーム102と、フレーム102の左右両端の後方に設けられた第1内蔵装置部105aと第2内蔵装置部105bとを備えている。透視部材101は、第1光学部分103aと第2光学部分103bとに分かれている。第1光学部分103aと第1内蔵装置部105aとを組み合わせた第1表示機器151は、右眼用の画像を表示する部分である。第2光学部分103bと第2内蔵装置部105bとを組み合わせた第2表示機器152は、左眼用の画像を形成する部分である。
「電子機器の内部構造」
図2は、本実施形態に係る電子機器の内部構造を説明する図である。図3は、本実施形態に係る電子機器の光学系を説明する図である。次に、図2と図3とを参照して電子機器の内部構造と光学系とを説明する。尚、第1表示機器151と第2表示機器152とは、互いに左右対称で殆ど同じ構造をなしている。従って、第1表示機器151を電子機器の例として説明し、第2表示機器152の詳細な説明は省略する。
図2に示す様に、第1表示機器151は、図3に示す電気光学装置10と、プリズム110と、光透過部材150と、結像用の投射レンズ130(図3参照)とを備える。プリズム110と光透過部材150とは第1光学部分103aに相当し、投射レンズ130と電気光学装置10とは第1内蔵装置部105aに相当する。図3に示す様に、投射レンズ130は、入射側光軸に沿って3つのレンズ131,132,133を有しており、電気光学装置10から出射された映像光GLをプリズム110内に入射させて眼EYに再結像させる。
ヘッドマウントディスプレイ100の様な電子機器では、小型で軽量であることが求められる。また、こうした電子機器に使用される電気光学装置10では、高解像度で多階調の画像を低い消費電力で表示する事が求められている。
[電気光学装置の構成]
次に、図4を参照して電気光学装置の構成を説明する。図4は、本実施形態に係る電気光学装置の構成を示す概略平面図である。本実施形態では、発光素子として有機EL素子を備える有機EL装置が電気光学装置10である例を説明する。
図4に示す様に、本実施形態に係る電気光学装置10は、第一基板11と、第二基板12とを有している。第一基板11には、トランジスターやダイオードなどのアクティブ素子や、抵抗や容量などのパッシブ素子、が設けられている。その為、第一基板11は素子基板とも称される。第二基板12は、光透過性の基板であり、例えば石英基板や透明ガラスなどで構成される。第二基板12は、第一基板11を保護したり、或いは封止したりする役目を担い、保護基板、或いは対向基板と称される。第一基板11には、不図示のカラーフィルターが設けられている。第一基板11と第二基板12とは、対向配置され接着されている。
第一基板11は、本実施形態では、単結晶シリコン基板等の半導体基板で構成されている。第一基板11は、表示領域Eと、表示領域Eを囲む非表示領域Dとを有している。表示領域Eは表示に寄与する領域であり、非表示領域Dは実際の表示には寄与しない領域である。表示領域Eには、青色(B)光が発せられるサブ画素58Bと、緑色(G)光が発せられるサブ画素58Gと、赤色(R)光が発せられるサブ画素58Rとが、行列状に配置されている。サブ画素58B、サブ画素58G、サブ画素58Rの其々には、図9に示す発光素子20が設けられている。電気光学装置10では、サブ画素58Bとサブ画素58Gとサブ画素58Rとを含む画素59が表示単位となって、カラー画像が表示される。尚、本明細書では、サブ画素58B、サブ画素58G、及びサブ画素58Rを区別せず、総称してサブ画素58と称する場合がある。
第一基板11は、第二基板12よりも大きく、第二基板12からはみ出した第一基板11の第1辺に沿って、複数の外部接続用端子13が配列されている。複数の外部接続用端子13と表示領域Eとの間には、信号線駆動回路53が設けられている。この第1辺と直交する第2辺と表示領域Eとの間には、走査線駆動回路52が設けられている。また、この第1辺と直交し第2辺と対向する第3辺と表示領域Eとの間には、イネーブル線駆動回路54が設けられている。
本明細書では、外部接続用端子13が配列された第1辺に沿った方向を第一方向もしくはX方向とし、第1辺と直交する第2辺および第3辺に沿った方向を第二方向もしくはY方向とする。本実施形態では、同色の発光が得られるサブ画素58が第一方向(X方向)に配列され、異なる色の発光が得られるサブ画素58が第二方向(Y方向)に配列される、横ストライプ方式の配置が採用されている。第二方向におけるサブ画素58の配置は、図4に示すようなB、G、Rの順であることに限定されず、例えば、R、G、Bの順であってもよい。また、サブ画素58の配置は、ストライプ方式であることに限定されず、デルタ方式や、ベイヤー方式、Sストライプ方式等であってもよく、加えて、サブ画素58B,58G,58Rの形状や大きさは同じであることに限定されない。
「電気光学装置の回路構成」
次に、図5を参照して、電気光学装置の回路構成を説明する。図5は、本実施形態に係る電気光学装置の基本的な回路ブロック図である。尚、図5に示す回路ブロック図は、電気的な接続を示す回路図であり、実際の配線レイアウトを表すものではない。
図5に示す様に、電気光学装置10の表示領域Eには、互いに交差する複数の第1走査線42と複数の信号線43とが形成され、第1走査線42と信号線43との各交差に対応してサブ画素58が行列状に配列されている。各サブ画素58には、発光素子20(図9参照)等を含む画素回路41が設けられている。
表示領域Eには、第1走査線42に対応して、第2走査線45が形成されている。又、表示領域Eには、画素59に対応して、イネーブル線44が形成されている。第1走査線42と第2走査線45とイネーブル線44とはX方向に延在している。信号線43はY方向に延在している。
電気光学装置10では、表示領域Eに、M行×N列のサブ画素58が行列状に配置されている。具体的には、表示領域Eに、M本の第1走査線42とM本の第2走査線45とL本のイネーブル線44とN本の信号線43とが形成されている。尚、LとMとNとは2以上の整数であり、本実施形態では一例として、M=720×p、L=M/r=720、N=1280としている。pは、表示の基本色の数を表し、2以上の整数である。本実施形態では、表示の基本色はR、G、Bの3色であり、p=3となる。rは一種類のイネーブル線44を共有するサブ画素58の行数であり、本実施形態ではr=p=3である。即ち、イネーブル線44は、表示単位毎、即ち画素59毎、に異なった配線とされている。一つの画素59を構成するp=r個のサブ画素58には同一のイネーブル信号が供給される。
電気光学装置10は、表示領域Eの外側に駆動部50を有している。駆動部50から、表示領域Eに配列された各画素回路41に各種信号が供給され、画像が表示領域Eに表示される。駆動部50は、駆動回路51と信号処理回路55とを含む。信号処理回路55は、表示用信号を駆動回路51に供給する。駆動回路51は、表示用信号に基づき複数の第1走査線42と複数の第2走査線45と複数の信号線43と複数のイネーブル線44とを介して各画素回路41に駆動信号を供給する。
非表示領域D及び表示領域Eには、第1低電位線46と高電位線47と第2低電位線48とが配置されている。本実施形態で、第1低電位線46は第1電位線として第1電位を各画素59に供給し、高電位線47は第2電位線として各画素59に第2電位を供給し、第2低電位線48は第3電位線として第3電位を各画素59に供給する。本実施形態では、第1電位V1が第1低電位VSS1であり、第2電位V2が高電位VDDであり、第3電位V3が第2低電位VSS2である。一例として、V1=VSS1=4.0V、V2=VDD=7.0V、V3=VSS2=0Vである。第1電位は第2電位よりも低く、第3電位は第1電位よりも低い。第1電位(第1低電位VSS1)と第2電位(高電位VDD)とで低電圧系電源が構成され、第3電位(第2低電位VSS2)と第2電位(高電位VDD)とで高電圧系電源が構成される。
駆動回路51は、走査線駆動回路52と信号線駆動回路53とイネーブル線駆動回路54とを含む。駆動回路51と画素回路41とは第一基板11に形成されている。具体的には、駆動回路51や画素回路41は、単結晶シリコン基板に形成されたトランジスター等の素子を用いて構成されている。
走査線駆動回路52には、第1走査線42と第2走査線45とが電気的に接続されている。走査線駆動回路52は、画素回路41を選択又は非選択とする走査信号(Scan)を第一方向に延在する各第1走査線42に出力し、第1走査線42はこの走査信号を画素回路41に伝える。走査信号は、第2トランジスター32(図9参照)をオン状態とする選択状態と第2トランジスター32をオフ状態とする非選択状態とを有している。本実施形態では、第2トランジスター32がP型であるので、選択状態における走査信号(選択信号)はLowであり、非選択状態における走査信号(非選択信号)はHighである。
走査線駆動回路52は、画素回路41を信号保持又は信号非保持とする第2走査信号(XScan)を第一方向に延在する各第2走査線45に出力し、第2走査線45はこの第2走査信号を画素回路41に伝える。第2走査信号は、第3トランジスター33(図9参照)をオン状態とする保持信号と、第3トランジスター33をオフ状態とする非保持信号と、を有している。本実施形態では、第3トランジスター33がP型であるので、信号保持とする第2走査信号(保持信号)はLowであり、信号非保持とする第2走査信号(非保持信号)はHighである。
尚、M本の第1走査線42のうちi行目の第1走査線42に供給される走査信号を特定する際には、i行目の走査信号Scaniと表記する。同様に、M本の第2走査線45のうちi行目の第2走査線45に供給される第2走査信号を特定する際には、i行目の第2走査信号XScaniと表記する。走査線駆動回路52は不図示のシフトレジスター回路を備えており、シフトレジスター回路をシフトする信号が、一段毎にシフト出力信号として出力される。このシフト出力信号を用いて、1行目の走査信号Scan1からM行目の走査信号ScanMまでと、1行目の第2走査信号XScan1からM行目の第2走査信号XScanMまでと、が形成される。
信号線駆動回路53には、信号線43が電気的に接続されている。信号線駆動回路53は、不図示のシフトレジスター回路、或いはデコーダー回路、或いはデマルチプレクサ回路、などを備えている。信号線駆動回路53は、第1走査線42の選択に同期して、N本の信号線43の各々に画像信号(Data)を供給する。尚、N本の信号線43のうちj列目の信号線43に供給される画像信号を特定する際には、j列目の画像信号Datajと表記する。
イネーブル線駆動回路54には、イネーブル線44が電気的に接続されている。イネーブル線駆動回路54は、L本のイネーブル線44の各々にイネーブル信号を供給する。イネーブル線44は、このイネーブル信号を対応する画素回路41に伝える。イネーブル信号は活性状態と非活性状態とを有している。イネーブル線44は、イネーブル線駆動回路54からのイネーブル信号を受けて、適宜活性状態とされ得る。本実施形態では、制御回路として機能する第4トランジスター34がP型である(図9参照)ので、活性状態におけるイネーブル信号(活性信号)はLowであり、非活性状態におけるイネーブル信号(非活性信号)はHighである。
信号処理回路55は、表示用信号供給回路56と、VRAM(Video Random Access Memory)回路57とを含む。VRAM回路57は、フレーム画像等を一時的に記憶する。表示用信号供給回路56は、VRAM回路57に一時的に記憶されたフレーム画像から表示用信号を作成し、これを駆動回路51に供給する。表示用信号とは、画像信号やクロック信号等である。
「画素の構成」
次に、図6と図12とを参照して、本実施形態に係る画素の構成を説明する。図6は、本実施形態に係る画素の構成を説明する図である。
電気光学装置10では、3つのサブ画素58B,58G,58Rから成る画素59が表示単位である。本実施形態では、サブ画素58のX方向の長さaは12マイクロメーター(μm)であり、サブ画素58のY方向の長さbは4マイクロメーター(μm)である。
図6に示す様に、画素単位の行列でi行j列に位置する画素59(i、j)は、サブ画素単位の行列で3i−2行j列に位置するサブ画素58B(3i−2、j)と、3i−1行j列に位置するサブ画素58G(3i−1、j)と、3i行j列に位置するサブ画素58R(3i、j)と、を含んで構成される。ここでiは1以上L(=M/p)以下の整数であり、jは1以上N以下の整数である。3i−2行j列に位置するサブ画素58B(3i−2、j)には、3i−2行目の第1走査線42と、3i−2行目の第2走査線45と、i行目のイネーブル線44と、j列目の信号線43と、が電気的に接続されている。同様に、3i−1行j列に位置するサブ画素58G(3i−1、j)には、3i−1行目の第1走査線42と、3i−1行目の第2走査線45と、i行目のイネーブル線44と、j列目の信号線43と、が電気的に接続されており、3i行j列に位置するサブ画素58R(3i、j)には、3i行目の第1走査線42と、3i行目の第2走査線45と、i行目のイネーブル線44と、j列目の信号線43と、が電気的に接続されている。又、3i+1行j列に位置するサブ画素58B(3i+1、j)には、3i+1行目の第1走査線42と、3i+1行目の第2走査線45と、i+1行目のイネーブル線44と、j列目の信号線43と、が電気的に接続されている。更に、3i+2行j列に位置するサブ画素58G(3i+2、j)には、3i+2行目の第1走査線42と、3i+2行目の第2走査線45と、i+1行目のイネーブル線44と、j列目の信号線43と、が電気的に接続されており、3i+3行j列に位置するサブ画素58R(3i+3、j)には、3i+3行目の第1走査線42と、3i+3行目の第2走査線45と、i+1行目のイネーブル線44と、j列目の信号線43と、が電気的に接続されている。
サブ画素58は、其々図9に示す画素回路41を有している。3i−2行j列に位置するサブ画素58B(3i−2、j)が有する画素回路41を第1の画素回路とし、3i−1行j列に位置するサブ画素58G(3i−1、j)が有する画素回路41を第2の画素回路とし、3i行j列に位置するサブ画素58R(3i、j)が有する画素回路41を第5の画素回路とし、3i+1行j列に位置するサブ画素58B(3i+1、j)が有する画素回路41を第3の画素回路とし、3i+2行j列に位置するサブ画素58G(3i+2、j)が有する画素回路41を第4の画素回路とし、3i+3行j列に位置するサブ画素58R(3i+3、j)が有する画素回路41を第6の画素回路とすると、第1の画素回路と第2の画素回路と第5の画素回路とには第1のイネーブル線44、即ちi行目のイネーブル線44 −(i)、が電気的に接続され、第3の画素回路と第4の画素回路と第6の画素回路とには第2のイネーブル線44、即ちi+1行目のイネーブル線44 −(i+1)、が電気的に接続されている。要するに第1走査線42と第2走査線45とはサブ画素単位の行列の行毎に固有の配線が配置されているが、イネーブル線44は画素単位の行列の行毎に固有な配線が配置されている。換言すると、一つの画素59を構成する複数個のサブ画素58に対して、その画素59に固有な一種類のイネーブル線44が配置されている。一つの画素59を構成する複数個のサブ画素58には同一のイネーブル線44が電気的に接続されている。
本実施形態では、r=p=3で、3個のサブ画素58毎に異なったイネーブル線44が配置されている。i行目のイネーブル線44 −(i)は、イネーブル線の第一支線44 −(i)αと、イネーブル線の第二支線44 −(i)βと、に分岐する。イネーブル線の第一支線44 −(i)αは、自身の上又は下の行に位置するサブ画素58に電気的に接続され、これらのサブ画素58にイネーブル信号を供給する。本実施形態ではイネーブル線の第一支線44 −(i)αは、自身の上のサブ画素58、即ち3i−2行任意列のサブ画素58B(3i−2、任意列)、に電気的に接続され、これらのサブ画素58にイネーブル信号を供給する。イネーブル線の第一支線44 −(i)αは3i−2行任意列のサブ画素58B(3i−2、任意列)と3i−1行任意列のサブ画素58G(3i−1、任意列)との間に配線されている。従って、3i−2行任意列のサブ画素58B(3i−2、任意列)にはイネーブル信号が下方より導入される。
i行目のイネーブル線44 −(i)から分岐したイネーブル線の第二支線44 −(i)βは、自身の上下の行に位置するサブ画素58、即ち3i−1行任意列のサブ画素58G(3i−1、任意列)と3i行任意列のサブ画素58R(3i、任意列)と、に電気的に接続され、これらのサブ画素58にイネーブル信号を供給する。イネーブル線の第二支線44 −(i)βは、3i−1行任意列のサブ画素58G(3i−1、任意列)と3i行任意列のサブ画素58R(3i、任意列)との間に配線されている。イネーブル線の第一支線44 −(i)αとイネーブル線の第二支線44 −(i)βとは、同一のi行目のイネーブル線44 −(i)が分岐したものであるから、当然同じイネーブル信号が伝達される。また、サブ画素58G(3i−1、任意列)とサブ画素58R(3i、任意列)とでは、サブ画素58内の配線や素子などのレイアウトがイネーブル線の第二支線44 −(i)βに対してほぼ線対称となっている。
イネーブル線44を上述の如く配置する事に依り、画素59を構成する3つのサブ画素58に対してイネーブル線駆動回路54から3本のイネーブル線44を配置する場合に比べて、表示領域E内でのイネーブル線44の本数を減らすことが可能となる。具体的には、サブ画素58毎にイネーブル線44を配置する場合に対し、イネーブル線の第一支線44 −(i)αとイネーブル線の第二支線44 −(i)βとの合計数を2/3に減ずる事が可能となる。配線数の減少は製造歩留まりの向上をもたらすと共に、配線間短絡等の故障を抑制し、製品寿命を長くする効果が得られる。
イネーブル線の第一支線44 −(i)αは、3i−2行任意列のサブ画素58B(3i−2、任意列)にイネーブル信号を供給する。一方、イネーブル線の第二支線44 −(i)βは、3i−1行任意列のサブ画素58G(3i−1、任意列)と3i行任意列のサブ画素58R(3i、任意列)にイネーブル信号を供給する。即ち、第二支線44 −(i)βは、第一支線44 −(i)αの倍の数のサブ画素に電気的に接続され、イネーブル信号を供給することになる。従って、図12に示す様、第二支線44 −(i)βの太さを、第一支線44 −(i)αよりも太くすることにより、第二支線44 −(i)βにより安定的にイネーブル信号を供給することが可能となる。言い換えれば、第一支線44 −(i)αは第二支線44 −(i)βよりも細くすることが可能である。
一本のイネーブル線44を複数のサブ画素58にて共用することは、イネーブル線駆動回路54を安定動作させ、同時に消費電力を低下させるとの効果ももたらす。本実施形態では、1行の画素59毎に発光を制御するイネーブル信号を供給するので、サブ画素58毎にイネーブル信号を供給する場合に比べて、イネーブル線駆動回路54に接続するイネーブル線44の数を1/3に減ずる事ができる。この結果、イネーブル線駆動回路54を駆動するクロック周波数も1/3へと低減され、イネーブル線駆動回路54は、クロック周波数が低下した事で、安定動作する事になる。又、クロック周波数を低くする事は、イネーブル線駆動回路54の消費電力を低く抑える事にもなる。
配線とレイアウトに関して、本実施形態の電気光学装置10では、画素59又はサブ画素58の或る一列は、その隣の列の画素59又はサブ画素58と鏡像反転の関係にある。画素59又はサブ画素58の或る一列は、その隣の列の画素59又はサブ画素58に対して、これらのサブ画素58間を隔てる境界に関して、配線やレイアウトが線対称の関係にある。例えば、j列のサブ画素58(任意行、j)における各素子の配置関係は、j+1列のサブ画素58(任意行、j+1)における各素子の配置関係に対して、これらのサブ画素58を隔てる境界に関して線対称である。更に、j+1列のサブ画素58(任意行、j+1)における各素子の配置関係は、j+2列のサブ画素58(任意行、j+2)における各素子の配置関係に対して、これらのサブ画素58を隔てる境界に関して線対称である。斯うして、サブ画素58のレイアウトは、一列おきに左右反転する事になる。j列のサブ画素58(任意行、j)やj+2列のサブ画素58(任意行、j+2)などには、信号線43と高電位線47とはサブ画素58の左側に配置され、第1低電位線46と第2低電位線48とはサブ画素58の右側に配置される。一方、j+1列のサブ画素58(任意行、j+1)やその2列隣のサブ画素58には、信号線43と高電位線47とはサブ画素58の右側に配置され、第1低電位線46と第2低電位線48とはサブ画素58の左側に配置される。
第1低電位線46と第2低電位線48とは、サブ画素58の2列おきに配置されている。第1低電位線46と第2低電位線48とは、j列のサブ画素58(任意行、j)とj+1列のサブ画素58(任意行、j+1)との間や、j+2列のサブ画素58(任意行、j+2)とj+3列のサブ画素58(任意行、j+3)との間、などに配置される。j列のサブ画素58(任意行、j)とj+1列のサブ画素58(任意行、j+1)とは、これらの間に配置された第1低電位線46と第2低電位線48を共有する。同様に、j+2列のサブ画素58(任意行、j+2)とj+3列のサブ画素58(任意行、j+3)とは、これらの間に配置された第1低電位線46と第2低電位線48を共有する。
高電位線47と信号線43とも、サブ画素58の2列おきに配置されている。具体的には、高電位線47と信号線43とは、j−1列のサブ画素58(任意行、j−1)とj列のサブ画素58(任意行、j)との間や、j+1列のサブ画素58(任意行、j+1)とj+2列のサブ画素58(任意行、j+2)との間、などに配置される。j−1列のサブ画素58(任意行、j−1)とj列のサブ画素58(任意行、j)とは、これらの間に配置された高電位線47を共有する。又、この高電位線47を挟む様に信号線43が配置され、この高電位線47の右側に配置された信号線43がj列のサブ画素58(任意行、j)に画像信号Data jを供給する。同様に、j+1列のサブ画素58(任意行、j+1)とj+2列のサブ画素58(任意行、j+2)とは、これらの間に配置された高電位線47を共有する。又、この高電位線47を挟む様に信号線43が配置され、この高電位線47の左側に配置された信号線43がj+1列のサブ画素58(任意行、j+1)に画像信号Data j+1を供給し、右側に配置された信号線43がj+2列のサブ画素58(任意行、j+2)に画像信号Data j+2を供給する。
この様に、第1低電位線46や第2低電位線48、高電位線47、信号線43を含む画素レイアウトは、奇数列のサブ画素58と偶数列のサブ画素58とで、互いに左右対称の関係となる。第1低電位線46や第2低電位線48、高電位線47、信号線43を上述の如く配置する事に依り、サブ画素58それぞれに対して第1低電位線46や第2低電位線48、高電位線47、を配置する場合に比べて、表示領域E内での第1低電位線46や第2低電位線48、高電位線47、の本数を半減させることが可能となる。配線数の減少は製造歩留まりの向上をもたらすと共に、配線間短絡等の故障を抑制し、製品寿命を長くする効果が得られる。
本実施形態では第1低電位線46と第2低電位線48とをペアとして、サブ画素58の2列おきにこれらを配置している。第1低電位線46と第2低電位線48とをペアにすると、第1低電位線46と高電位線47とをペアにする場合や、第2低電位線48と高電位線47とをペアにする場合、に比べて、配線間の電位差が小さくなるので、短絡する可能性が小さくなり、製品寿命を長くする効果が得られる。
「電気光学装置のデジタル駆動」
次に、図7及び図8を参照して、本実施形態に係る電気光学装置10におけるデジタル駆動による画像表示方法を説明する。図7は、本実施形態に係る電気光学装置のデジタル駆動を説明する図である。図8は、本実施形態に係る電気光学装置の時分割階調方式を説明する表である。
電気光学装置10は、デジタル駆動により、表示領域E(図4参照)に画像を表示する。各サブ画素58に配置された発光素子20は、発光又は非発光のいずれかの状態をとり、表示される画像の階調は、各発光素子20の発光期間が総発光可能期間に対する割合にて定められる。これを時分割駆動と称する。
図7には、一枚の画像を表示する1フレーム期間が示されている。本実施形態では、1フレーム期間は1フィールド(F)に等しい。図7に示す様に、時分割駆動では、一枚の画像を表示する1フィールドを、複数のサブフィールド(SF)に分割し、サブフィールド毎に発光素子20の発光と非発光とを制御する事で階調表示を実現する。
図8には、本実施形態における時分割駆動の設定例が示されている。具体的には、図8の上段にフレーム周波数f、走査線選択期間S、1垂直期間VP、階調のビット数g等の駆動条件が示されている。図8の中段には、右側に各サブフィールドの期間、すなわち非表示期間P1と表示期間P2との和の時間が示され、左側に各サブフィールドに於ける非表示期間P1の時間が示され、中央に各サブフィールドに於ける表示期間P2の時間が示されている。図8の下段には、表示階調数と総表示色数とが示されている。
図8の上段に示す様に、一例として、フレーム周波数(f)が60Hzのプログレッシブ方式で画像を表示すると、1フレーム期間(1/f)=1フィールド=16.67ミリ秒(msec)となる。ここでは、階調のビット数gを16とし、16ビットの時分割階調方式により、216=65,536階調の表示を行う例を説明する。16ビットの時分割階調方式では、1個のフィールドFを16個のサブフィールド、即ちSF1からSF16に分割する。
1フィールド内でi番目のサブフィールドをSFiで表した際に、図7には1番目のサブフィールドSF1から16番目のサブフィールドSF16までの16個のサブフィールドが示されている。各サブフィールドには、第2期間としての表示期間P2であるP2−1からP2−16と、第1期間としての非表示期間P1であるP1−1からP1−16とが含まれる。尚、本明細書では、SF1からSF16を区別せず総称してサブフィールドと称し、非表示期間P1−1からP1−16を区別せず総称して非表示期間P1と称し、表示期間P2−1からP2−16を区別せず総称して表示期間P2と称する場合がある。
非表示期間P1は走査線選択期間Sと消灯期間とを含んでいる。走査線選択期間Sとは一つの第1走査線42が選択されて対応するサブ画素58の記憶回路60に画像信号が書き込まれている期間である。又、消灯期間とは発光素子20が非発光となっている期間である。表示領域E内の全ての第1走査線42を選択し終える期間が垂直期間である。本実施形態では、図8の上段に示す様に、走査線選択期間Sを0.167マイクロ秒(μsec)とすると、一つの垂直期間VPは、VP=0.167×10-3×2160=0.36ミリ秒となる。
フレーム周波数が60Hzのプログレッシブ方式により16ビットの時分割階調方式で画像を表示する場合は、図8の中段に示す様に、サブフィールド1のP2−1を0.0002ミリ秒(=0.2マイクロ秒)とする。それ以降のサブフィールドSFの表示期間P2は、そのひとつ前のサブフィールドSFの表示期間P2の2倍となる様に設定する。斯うすると、1フレーム期間における総発光可能期間は、P2−1からP2−16の合計であり、13.116ミリ秒となる。
図7には、各サブフィールドに於ける非表示期間P1と表示期間P2とが示されている。尚、図7に於いて、SF1からSF8までは、SF9以降のサブフィールドと比べて表示期間P2が短いため、表示期間P2−1からP2−8を図示していない。また、SF12以降のサブフィールドには、その前のサブフィールドと比べて非表示期間P1が短いため、非表示期間P1−12からP1−16を図示していない。
電気光学装置10の16ビットの時分割階調方式によるデジタル駆動では、1個のフィールド内の総表示期間P2に対する発光期間の比に基づいて65,536階調を表示する。例えば、階調「0」の黒表示では、SF1からSF16の全ての表示期間で発光素子20を非発光とする。一方、階調「65,535」の白表示では、SF1からSF16の全ての表示期間で発光素子20を発光とする。又、例えば階調「7」の中間輝度を表示する場合には、SF1の表示期間P2−1と、SF2の表示期間P2−2と、SF3の表示期間P2−3とで発光素子20を発光させ、その他のサブフィールドの表示期間では発光素子20を非発光とする。このように1個のフィールドFを構成するサブフィールド毎に、その表示期間P2に発光素子20を発光させるか非発光とするかを適宜選択する事で中間の階調が表示される。これにより、図8の下段に示す様に、表示可能な色数、即ち総表示色数は、281,474,976,710,656色となる。
従来の有機EL装置では、有機EL素子に流れる電流をアナログ制御して階調表示が行われていた為、駆動トランジスターのばらつきに起因して、画素間で明るさのばらつきや階調のずれが生じて表示品位が低かった。又、ばらつき補償回路を設けると、補償回路にも電流が流れる為に消費電力の増大を招いていた。更に、従来の有機EL装置では、表示を多階調化する為には、アナログ信号を記憶する容量素子を大きくする必要があるので、高解像度化が困難であると共に、大きな容量素子の充放電に伴い消費電力も増大していた。換言すると、従来の有機EL装置では、高解像度で多階調の高品位な画像を低消費電力で表示する事が困難であった。
本実施形態に係る電気光学装置10では、オン/オフの二値で動作するデジタル駆動であるため、発光素子20は発光又は非発光の二つの状態のいずれかを取る。そのため、アナログ駆動の場合と比べて、トランジスターの電圧電流特性や閾値電圧のばらつきの影響を受け難くなり、サブ画素58で明るさのばらつきや階調のずれが少なくなる。画素59としても色のバラツキが少なくなり、高品位な画像が表示される事になる。更に、デジタル駆動では大きな容量素子を保有する必要がないので、サブ画素58と画素59との微細化が可能となり、高解像度化を容易に進める事ができる。又、大きな容量素子の充放電が生じないので、電力消費が低減される。
電気光学装置10のデジタル駆動では、サブフィールドの数(階調のビット数g)を増減する事により、容易に階調数の増減が可能となる。又、電気光学装置10のデジタル駆動では、非表示期間P1を記憶回路60に画像信号を書き込む信号書き込み期間とするが、この信号書き込み期間を変える事なく、即ち駆動回路51のクロック周波数を変える事なく、16ビットの階調表示から例えば8ビット等の階調表示に簡単に変える事ができる。更に、電気光学装置10のデジタル駆動では、サブフィールド間、又は、フィールドF間で、表示を変えるサブ画素58の記憶回路60の画像信号が書き換えられる。一方、表示を変えないサブ画素58の記憶回路60の画像信号は書き換えられることなく保持される。これにより低消費電力が実現する。この様に、本実施形態に係る電気光学装置10は、エネルギー消費が少なく、サブ画素58間での明るさのばらつきや階調のずれが小さく、多階調で高解像度な画像を表示する。
「画素回路の構成」
次に、本実施形態に係る画素回路の構成を、図9を参照して説明する。図9は、本実施形態に係る画素回路の構成を説明する図である。
図9に示す様に、第1走査線42と信号線43との交差に対応して配置されたサブ画素58毎に、画素回路41が設けられている。第1走査線42に沿って第2走査線45とイネーブル線44とが配置されている。各画素回路41に対して、第1走査線42と第2走査線45と信号線43とイネーブル線44とが対応し、これらの配線から画素回路41に信号が供給される。また、各画素回路41に対して、第1低電位線46から第1電位(VSS1)が供給され、高電位線47から第2電位(VDD)が供給され、第2低電位線48から第3電位(VSS2)が供給される。
画素回路41は、P型の第1トランジスター31と、P型の第2トランジスター32と、発光素子20と、記憶回路60と、制御回路と、を含む。P型の第4トランジスター34が制御回路である。画素回路41がスタティックメモリー型の記憶回路60を含むので、電気光学装置10はデジタル駆動が可能となる。さらに、画素回路41が制御回路を含むので、電気光学装置は正確な時分割駆動が可能となる。
発光素子20と第1トランジスター31と第4トランジスター34とは、第2電位線(高電位線47)と第3電位線(第2低電位線48)との間に直列に配置されている。記憶回路60は、第1電位線(第1低電位線46)と第2電位線(高電位線47)との間に配置されている。第2トランジスター32は、記憶回路60と信号線43との間に配置されている。
記憶回路60は、第1インバーター61と、第2インバーター62と、P型の第3トランジスター33とを含む。第1インバーター61の出力端子26と、第2インバーター62の入力端子28とが電気的に接続されている。第3トランジスター33は、第2インバーター62の出力端子27と、第1インバーター61の入力端子25との間に配置されている。尚、以降、第1インバーター61の入力端子25を第一入力25と、第1インバーター61の出力端子26を第一出力26と、第2インバーター62の入力端子28を第二入力28と、第2インバーター62の出力端子27を第二出力27と、それぞれ略称する。
尚、本明細書で端子Aと端子Bとが電気的に接続されている状態とは、端子Aの論理と端子Bの論理とが同じになり得る状態を言う。例えば、端子Aと端子Bとの間にトランジスターや抵抗素子、ダイオードなどが配置されていても、端子Aの論理と端子Bの論理とが同じになるのならば、これらは電気的に接続されている状態と言える。また、図9等の回路図の説明で、「トランジスターや抵抗素子などがAとBとの間に配置されている」と表記する場合の「配置」は、レイアウト上の配置ではなく、回路図上の配置である。また、「端子Aと端子Bとの間にトランジスターや抵抗素子などが直列に配置されている」とは、端子Aと端子Bとの間のトランジスターや抵抗素子などの配列順が変わっていても構わない事を意味している。
記憶回路60が記憶するデジタル信号は、High又はLowの2値である。本実施形態では、第二出力27の電位がLowの場合に発光素子20は発光可能状態となり、第二出力27の電位がHighの場合に発光素子20は非発光となる。記憶回路60が第1電位線(第1低電位線46)と第2電位線(高電位線47)との間に配置されるので、Highは第2電位(VDD)に相当し、Lowは第1電位(VSS1)に相当する。
第1インバーター61は、P型の第5トランジスター35とN型の第7トランジスター37と、を含むCMOS構成である。第2インバーター62は、P型の第6トランジスター36と、N型の第8トランジスター38とを含むCMOS構成である。第一入力25は、第5トランジスター35及び第7トランジスター37のゲートであり、第3トランジスター33のソースドレインの一方に電気的に接続されている。第一出力26は、第5トランジスター35及び第7トランジスター37のドレインであり、第二入力28に電気的に接続されている。第二出力27は、第6トランジスター36及び第8トランジスター38のドレインであり、第3トランジスター33のソースドレインの他方に電気的に接続されている。第二入力28は第6トランジスター36及び第8トランジスター38のゲートであり、第一出力26に電気的に接続されている。
尚、本実施形態では、第1インバーター61と第2インバーター62とが共にCMOS構成であることとしたが、これらのインバーター61,62がトランジスターと抵抗素子とから構成されていてもよい。例えば、第1インバーター61において第5トランジスター35及び第7トランジスター37の一方を抵抗素子で置き換えてもよいし、第2インバーター62において第6トランジスター36及び第8トランジスター38の一方を抵抗素子で置き換えてもよい。
発光素子20は、本実施形態では有機EL素子であり、画素電極である陽極21と、発光機能層である発光部22と、対向電極である陰極23とを含む。発光素子20と第1トランジスター31と制御回路とは、第2電位線と第3電位線との間に直列に配置されている。第1トランジスター31は発光素子20に対する駆動トランジスターであり、そのゲートは第二出力27に電気的に接続されている。第1トランジスター31がオン状態となった際に、発光素子20は発光し得る。制御回路を構成する第4トランジスター34は発光素子20の発光を制御する制御トランジスターであり、そのゲートはイネーブル線44に電気的に接続されている。イネーブル線44に活性信号が供給されて第4トランジスター34がオン状態となった際に、発光素子20は発光し得る。
P型トランジスターは発光素子20よりも高電位側に配置される。発光素子20に対してP型の第1トランジスター31とP型の第4トランジスター34とをこのように配置することで、第1トランジスター31とP型の第4トランジスター34とを線形に動作させることが可能となる。尚、本明細書では、トランジスターが線形領域で動作する事を単に線形動作すると称する。第1トランジスター31や第4トランジスター34が線形動作すると、第2電位(VDD)と第3電位(VSS2)との電位差の大半が発光素子20に掛かる事になるので、両トランジスターのばらつきは発光素子20の発光輝度に殆ど影響しなくなる。
第2トランジスター32は、画素回路41に対する選択トランジスターであり、第2トランジスター32は、記憶回路60と信号線43との間に配置されている。P型の第2トランジスター32のソースドレインの一方は信号線43に電気的に接続され、他方は第一入力25に電気的に接続されている。第2トランジスター32のゲートは、第1走査線42に電気的に接続されている。第1走査線42に選択信号が印加され第2トランジスター32がオン状態となると、信号線43と第一入力25とが導通状態となり、画像信号が信号線43から記憶回路60に書き込まれる。第1走査線42に非選択信号が印加され第2トランジスター32がオフ状態になると、信号線43と記憶回路60とが非導通状態となる。
第3トランジスター33は第一入力25と第二出力27との間に配置されている。第3トランジスター33のソースドレインの一方は第一入力25に電気的に接続され、他方は第二出力27に電気的に接続されている。第3トランジスター33のゲートは、第2走査線45に電気的に接続されている。第2走査線45に保持信号が印加され第3トランジスター33がオン状態になると、第二出力27と第一入力25とが導通状態となり、記憶回路60に書き込まれた画像信号が保持される。
次に、第2トランジスター32と第3トランジスター33と第4トランジスター34とを制御して、記憶回路60への画像信号の書き込み方法と、発光素子20の発光又は非発光の切り替え方法と、を説明する。本実施形態では、各画素回路41に対して、第1走査線42と第2走査線45とイネーブル線44とが互いに独立しているので、第2トランジスター32と第3トランジスター33と第4トランジスター34とは互いに独立に動作する。そして、第2トランジスター32と第3トランジスター33とが、互いにほぼ相補的な動作をする。その結果、第2トランジスター32がオン状態となる際に、第3トランジスター33はオン状態ではない様にする事ができる。又、第2トランジスター32がオン状態となる際に、必ず第4トランジスター34をオフ状態としている事ができる。
記憶回路60に画像信号を書き込む際には、非活性信号により第4トランジスター34をオフ状態とする。選択信号により第2トランジスター32がオン状態になると、記憶回路60に画像信号が供給される。画像信号は信号線43から第1インバーター61へ書き込まれ、その反転信号が第1インバーター61から第2インバーター62へと書き込まれる。
第2走査信号の非保持信号により第3トランジスター33は、第2トランジスター32がオフ状態からオン状態に変わる際に既にオフ状態となっているか、または、第2トランジスター32がオフ状態からオン状態に変わる際にオン状態からオフ状態に変わる。この様に第2トランジスター32がオン状態となる際には、第3トランジスター33はオン状態にはなく、第二出力27と第一入力25とは電気的に遮断されている。
ここで、第3トランジスター33が存在せず、第二出力27と第一入力25とが常に接続されている仮想回路を想定する。仮想回路の第一入力25をLowからHighに書き換える状況を考える。Highが供給される前は、第一入力25がLowなので、第二入力28はHighで、第8トランジスター38はオン状態となっている。その為、仮想回路では、第2トランジスター32がオン状態となり、信号線43からHighが供給されると、信号線43のHighから第2トランジスター32と第8トランジスター38とを経て第1低電位線46のLowへと至る電流経路ができあがり、第一入力25の電位のHighからLowへの書き換えに時間がかかったり、最悪の場合には、書き換えができなかったりする不具合が生じる事となる。同様に、この仮想回路では、第一入力25をHighからLowに書き換える際にも書き換えに時間がかかったり、書き換えができなかったりする不具合が生ずる事となる。
これに対して、本実施形態では、第2トランジスター32をオン状態として記憶回路60に画像信号を書き換える際には、第3トランジスター33はオン状態にないので、第一入力25と第二出力27とは電気的に遮断されており、上述の仮想回路に見られる不具合は発生しない。更に、第2トランジスター32がオン状態であるときには、第4トランジスター34はオフ状態とするので、記憶回路60に画像信号を書き込んでいる間は、発光素子20は発光しない。これにより、画像信号の書き込み期間に発光素子20が中途半端に発光して、階調をずらす事態を回避できる。即ち、SF1の表示期間P2−1を極短期間としても正確な階調を表現する事ができる。
非選択信号により第2トランジスター32がオン状態からオフ状態になると、記憶回路60への画像信号の書き込みが停止する。第2トランジスター32がオン状態からオフ状態に変わる際に、第3トランジスター33は既にオン状態となっているか、または、第2トランジスター32がオン状態からオフ状態に変わる際にオフ状態からオン状態に変わる。これにより、第二出力27と第一入力25とが電気的に接続されて、記憶回路60に書き込まれた画像信号が、第1インバーター61と第2インバーター62との間で保持される。第2走査線45には次のサブフィールドの非保持信号が入るまでは保持信号が供給されるので、記憶回路60に記憶された画像信号は誤って書き換えられることはなく、安定した状態で保持される。記憶回路60へ画像信号が書き換えられている期間に第4トランジスター34はオフ状態であり、発光素子20は発光していない。
然る後に、発光素子20を発光させる際は、第2トランジスター32をオフ状態としたまま、且つ、第3トランジスター33をオン状態としたまま、活性信号により第4トランジスター34をオン状態にする。この際に、記憶回路60に記憶された画像信号により、第1トランジスター31がオン状態であると、第2電位線(高電位線47)から第4トランジスター34と第1トランジスター31と発光素子20とを介して第3電位線(第2低電位線48)に至る経路に電流が流れて発光素子20が発光する。第4トランジスター34がオン状態で、発光素子20が発光可能となっている期間に、第2トランジスター32はオフ状態であり、第3トランジスター33はオン状態である。この結果、記憶回路60に記憶された画像信号は安定的に保持される。即ち、誤表示の無い高品位な画像が表示される。
「各電位とトランジスターの閾値電圧との関係」
上述したように、本実施形態では、第1電位(第1低電位VSS1)と第2電位(高電位VDD)とで低電圧系電源が構成され、第3電位(第2低電位VSS2)と第2電位(高電位VDD)とで高電圧系電源が構成される。このような構成とすることで、高速で動作し明るい表示が得られる電気光学装置10を実現している。以下にこの点を説明する。
以下の説明では、第1電位をV1と表記し、第2電位をV2と表記し、第3電位をV3と表記する。本実施形態では、低電圧系電源の電圧は高電圧系電源の電圧よりも小さく、V2−V1<V2−V3の関係となっている。一例として、第1電位をV1=4.0Vとし、第2電位をV2=7.0Vとし、第3電位をV3=0Vとする。この際に低電圧系電源の電圧では、V2−V1=3.0Vとなり、高電圧系電源の電圧は、V2−V3=7.0Vである。
各電位を上記のように設定すると、低電圧系電源で駆動回路51や記憶回路60を動作させることとなるので、駆動回路51や記憶回路60を構成するトランジスターを微細化して高速動作させることができる。一方、高電圧系電源で発光素子20を発光させるので、発光素子20の発光輝度を高めることができる。即ち、本実施形態の構成とすることで、各回路が高速で動作するとともに、発光素子20が高い輝度で発光して明るい表示が得られる電気光学装置10を実現することができる。
一般に、有機EL素子のような発光素子では、発光素子を発光させるために、例えば5V以上と比較的高い電圧が必要となる。しかしながら、半導体装置では、電源電圧を上げると、誤動作防止の為にトランジスターのゲート長Lやゲート幅W等のサイズを大きくせざるを得ないので、回路の動作は遅くなる。一方、回路を高速で動作させるために電源電圧を下げると、発光素子の発光輝度の低下を招く。要するに、従来のように発光素子を発光させる電源電圧と回路を動作させる電源電圧とが同じ構成では、発光素子の高い輝度での発光と回路の高速動作とを両立することが困難であった。
これに対して、本実施形態では、電気光学装置10の電源として低電圧系電源と高電圧系電源とを有しており、駆動回路51や記憶回路60を動作させる電源を低電圧系電源とする。これにより、駆動回路51や記憶回路60を構成する各トランジスターのサイズをL=0.5マイクロメーター(μm)程度とし、第1トランジスター31や第4トランジスター34のL=0.75マイクロメーター(μm)程度よりも小さくして、これらの回路をV2−V1=3.0Vの低電圧で駆動するので、駆動回路51や記憶回路60を高速で動作させることができる。
そして、高電圧系電源により発光素子20をV2−V3=7.0Vの高電圧で発光させるので、発光素子20を高い輝度で発光させることができる。さらに、後述するように、発光素子20と直列に配置される第1トランジスター31や第4トランジスター34を線形動作させることで、発光素子20に対してV2−V3=7.0Vの高電圧の殆どを印加することができるので、発光素子20が発光する際の輝度をより高めることができる。
駆動トランジスターである第1トランジスター31がP型であるので、第1トランジスター31の閾値電圧(Vth1)は負(Vth1<0)としている。記憶回路60に記憶された画像信号が非発光に相当する際には、記憶回路60の出力端子27の電位はHigh(第2電位)である。第1トランジスター31のゲート電位が第2電位(V2)となっている一方で、第1トランジスター31のソース電位は第2電位(V2)よりも第4トランジスター34での電位降下分だけ低くなっている。この結果、第1トランジスター31のゲートソース電圧Vgs1は0Vよりも第4トランジスター34での電位降下分だけ大きくなる。
この様に第1トランジスター31では、ゲートソース電圧Vgs1が0以上で、閾値電圧Vth1よりも大きいので、P型の第1トランジスター31はオフ状態となる。一例としてVth1=−0.36Vの場合、ゲートソース電圧Vgs1が0V程度であると、ゲートソース電圧Vgs1が閾値電圧Vth1よりも大きいので、第1トランジスター31はオフ状態となる。これにより、画像信号が非発光の際に、第1トランジスター31を確実にオフ状態とすることができる。
記憶回路60に記憶された画像信号が発光に相当する際には、記憶回路60の出力端子27の電位はLow(第1電位)である。第1トランジスター31のゲート電位が第1電位(V1)となっている一方で、後述する様に第1トランジスター31のソース電位は第2電位近傍としてあるので、第1トランジスター31のゲートソース電圧Vgs1は、第2電位(V2)に対する第1電位(V1)の電位差にて近似できる。即ち、Vgs1=V1−V2=4.0V−7.0V=−3.0V程度である。この様に、第1トランジスター31のゲートソース電圧Vgs1が閾値電圧Vth1よりも十分に小さくなるので、第1トランジスター31はオン状態となる。これにより、画像信号が発光の際に、第1トランジスター31を確実にオン状態とすることができる。
制御トランジスターである第4トランジスター34はP型であるため、活性状態におけるイネーブル信号(活性信号)は低電位であり、非活性状態におけるイネーブル信号(非活性信号)は高電位である。具体的には、非活性信号は、第2電位(V2)以上の高電位で設定され、本実施形態では、第2電位(V2)である。また、活性信号は、V2−(V2−V1)以下の出来る限り低い電位が好ましく、本実施形態では、第2低電位(V3)である。
本実施形態では、第2トランジスター32がP型であるため、非選択信号は、第2電位(V2)以上の高電位で設定され、第2電位(V2)である。又、選択信号は、第1電位(V1)以下の出来るだけ低い電位とされ、第3電位(V3)である。
本実施形態では、第3トランジスター33がP型であるため、非保持信号は、第2電位(V2)以上の高電位で設定され、第2電位(V2)である。又、保持信号は、第1電位(V1)以下の出来るだけ低い電位で設定され、第3電位(V3)であることが好ましい。
以上の結果から、本実施形態での好ましい各電位(V1、V2、V3)と第1トランジスター31の閾値電圧(Vth1)との関係をまとめると、これらの関係は数式1及び数式2で表される。
「トランジスターの特性」
続いて、本実施形態に係る電気光学装置10が備えるトランジスターの特性について説明する。本実施形態に係る電気光学装置10では、高電圧系電源を構成する第2電位線(高電位線47)と第3電位線(第2低電位線48)との間に、発光素子20と直列に第1トランジスター31と第4トランジスター34とが配置されている。第1トランジスター31のオン抵抗は発光素子20のオン抵抗と比べて十分に低いことが好ましい。又、第4トランジスター34のオン抵抗も発光素子20のオン抵抗と比べて十分に低いことが好ましい。
十分に低いとは、第1トランジスター31や第4トランジスター34が線形動作する駆動条件であり、具体的には、第1トランジスター31や第4トランジスター34のオン抵抗が発光素子20のオン抵抗の1/100以下、好ましくは、1/1000以下であることをいう。このようにすることで、発光素子20が発光する際に第1トランジスター31や第4トランジスター34を線形動作させることができる。
この結果、直列に配置された第1トランジスター31と第4トランジスター34と発光素子20とで生ずる電位降下、すなわち高電圧系電源の電圧である第2電位と第3電位との電位差、の大半が発光素子20にかかることになるので、発光素子20が発光する際に両トランジスター31,34の閾値電圧のばらつきの影響を受け難くなる。即ち、このような構成とすると、第1トランジスター31や第4トランジスター34の閾値電圧のばらつきの影響を小さくすることができるので、画素59(サブ画素58)間での明るさのばらつきや階調のずれが抑えられ均一性に優れた画像表示を実現することができる。
これは、第1トランジスター31や第4トランジスター34のオン抵抗を発光素子20のオン抵抗の1/100以下とすることで、電源電圧の99%以上を発光素子20が受け、両トランジスター31,34での電位降下が1%以下となる為である。両トランジスター31,34での電位降下が1%以下と小さいので、両トランジスター31,34の閾値電圧のばらつきが発光素子20の発光特性に及ぼす影響は小さくなる。
本実施形態では、第1トランジスター31と第4トランジスター34との直列抵抗は、発光素子20のオン抵抗の1/1000程度となる。この場合、電源電圧の99.9%程度を発光素子20が受け、両トランジスター31,34での電位降下は0.1%程度となるので、両トランジスター31,34の閾値電圧のばらつきが発光素子20の発光特性に及ぼす影響をほとんど無視できることになる。
トランジスターのオン抵抗は、トランジスターの極性やゲート長、ゲート幅、閾値電圧、ゲート絶縁膜厚等に依存する。本実施形態では、第1トランジスター31及び第4トランジスター34のオン抵抗が発光素子20のオン抵抗と比べて十分に低くなるように、両トランジスター31,34の極性やゲート長、ゲート幅、閾値電圧、ゲート絶縁膜厚等を定めることが好ましい。以下、この点を説明する。
本実施形態では、発光素子20に有機EL素子を用いており、第1トランジスター31、第4トランジスター34等のトランジスターは、単結晶シリコン基板である第一基板11に形成されている。発光素子20の電圧電流特性は、概ね以下の数式3で表される。
数式3において、IELは発光素子20を通る電流であり、VELは発光素子20にかかる電圧であり、LELは発光素子20の平面視における長さであり、WELは発光素子20の平面視における幅であり、J0は発光素子20の電流密度係数であり、Vtmは発光素子20が有する温度依存のある係数電圧であり、V0は発光素子20の発光に対する閾値電圧である。ここで発光素子20が有する温度依存のある係数電圧であるVtmは一定温度では一定の電圧である。
尚、高電圧系電源の電圧をVPにて表し、第1トランジスター31と第4トランジスター34とで生じる電位降下をVdsで表したときに、VEL+Vds=VPである。又、本実施形態では、LEL=11マイクロメーター(μm)、WEL=3マイクロメーター(μm)、J0=1.449ミリアンペア・パー・スクエアセンチメーター(mA/cm2)、V0=3.0ボルト(V)、Vtm=0.541ボルト(V)であった。
一方、第1トランジスター31や第4トランジスター34などを第iトランジスター(iは1又は4)と表したとき、そのドレイン電流Idsiは、以下の数式4で表される。
数式4において、Wiは第iトランジスターのゲート幅であり、Liは第iトランジスターのゲート長であり、ε0は真空の誘電率であり、ε0xはゲート絶縁膜の誘電率であり、t0xiはゲート絶縁膜の厚みであり、μiは第iトランジスターの移動度であり、Vgsiはゲート電圧であり、Vdsiは第iトランジスターによる電位降下でドレイン電圧であり、Vthiは第iトランジスターの閾値電圧である。
実施例1では、W1=1.25マイクロメーター(μm)、W4=1.25マイクロメーター(μm)、L1=L4=0.75マイクロメーター(μm)、t0x=20ナノメーター(nm)、μ1=μ4=150スクエアセンチメーター・パー・ボルト・パー・秒(cm2/V・s)、Vth1=Vth4=−0.36V、Vgs1=V1−V2=−3.0V、Vgs4=V3−V2=−7.0Vである。
尚、第1トランジスター31と第4トランジスター34とを線形動作させた場合、両トランジスター31,34での電位降下Vdsを用いて、発光素子20の電圧電流特性は、Vds=0V近傍で、以下の数式5に近似される。
実施例1では、数式5によって定義される係数kは、k=−1.39×10-6(Ω-1)である。I0は高電圧系電源の電圧VPの全てが発光素子20にかかる場合の電流量であり、I0=7.82×10-7(A)である。
このような条件下において、発光素子20が発光する電圧は、数式3と数式5とから、IEL=Idsとなる電圧である。本実施形態では、VP=V3−V2=−7.0V、Vds1=−0.0068V、Vds4=−0.0027V、VEL=6.9905V、IEL=Ids1=Ids4ds4=7.651×10-7Aであった。又、この際の第1トランジスター31のオン抵抗は8.780×103Ωであり、第4トランジスター34のオン抵抗は3.491×103Ωであり、発光素子20のオン抵抗は9.136×106Ωであった。
したがって、第1トランジスター31のオン抵抗は発光素子20のオン抵抗の1/1000よりも低い1/1040程度であり、第4トランジスター34のオン抵抗は発光素子20のオン抵抗の1/1000よりも低い1/2600程度であるので、高電圧系電源の電圧の大半が発光素子20にかかるようにすることができた。
この条件下では、トランジスターの閾値電圧がたとえ30%以上変動しても、VEL=6.99V、IEL=Ids1=Ids4=7.67×10-7Aは不変である。すなわち、実施例1において、Vth1やVth4が0.29Vから0.53Vまでの間で変動しても、VEL=6.99V、IEL=Ids1=Ids4=7.67×10-7Aは不変である。通常は、トランジスターの閾値電圧がこのように大きくばらつくことはない。したがって、第4トランジスター34のオン抵抗を発光素子20のオン抵抗の1/1000程度以下とすることで、第1トランジスター31と第4トランジスター34との閾値電圧のばらつきは、実質的に発光素子20の発光輝度に影響を及ぼさないことになる。
近似的には、数式4と数式5とを連立させて、IEL=Idsiとすることにより、電流IEL=Idsiに対する第iトランジスターの閾値電圧のばらつきの影響を、以下の数式6で表現できる。
I0は高電圧系電源の電圧VPの全てが発光素子20にかかる場合の電流量であるから、数式6から判るように、発光素子20を電源電圧VPの近傍で発光させるためには、ゲート電圧Vgsiの絶対値やZiを大きくすればよい。換言すると、Ziを大きくする程、発光素子20の発光輝度はトランジスターの閾値電圧のばらつきの影響を受け難くなる。
実施例1では、k/Z1=−3.22×10-2V、k/Z4=−3.22×10-2Vと、その絶対値が小さい値となるので、数式6の左辺第2項が、第1トランジスター31に対しては、k/(Z1(Vgs1−Vth1))=0.01、第4トランジスター34に対しては、k/(Z4(Vgs4−Vth4))=0.005となり、0.01(1%)程度未満となる。この結果、発光素子20の発光時の電流(発光輝度)は両トランジスター31,34の閾値電圧に殆ど影響を受けなくなった。即ち、k/(Zi(Vgsi−Vthi))の値を0.01(1%)程度未満とすることで、発光素子20の発光輝度に対する両トランジスター31,34の閾値電圧(Vth1、Vth4)のばらつきを実質的に排除することができる。尚、数式6において、kとZiとは、数式4と数式5とにより定義される。
発光素子20を電源電圧VPの近傍で発光させるためには、ゲート電圧Vgsiは、その絶対値ができるだけ大きい方が好ましい。本実施形態(実施例1)では、活性状態におけるイネーブル信号(活性信号)の電位を、第4トランジスター34の第3電位(V3)とすることで、第4トランジスター34のゲートソース電圧Vgs4の絶対値を大きくしている。
本実施例では、発光素子20と直列に配置された第1トランジスター31のゲート幅W1は、記憶回路60に含まれる第3トランジスター33のゲート幅W3よりも大きい。一例としては、W1=1.25マイクロメーター(μm)で、W3=0.75マイクロメーター(μm)である。このため、第1トランジスター31がオン状態となって発光素子20が発光する際に、発光素子20に大きな電流を流すことができるので、発光素子20の発光輝度を高めることができる。そして、オン状態における第1トランジスター31のオン抵抗が小さくなるので、発光素子20が発光する際に、第1トランジスター31の閾値電圧のばらつきに起因する発光輝度のばらつきを抑制することができる。一方、第3トランジスター33は、発光素子20が発光している際に第二出力27と第一入力25との間の電位差を小さく保つ役割を有する。そのため、第3トランジスター33には大きな電流が流れる必要はなく、第3トランジスター33のゲート幅W3を第1トランジスター31のゲート幅W1よりも小さくしてもその機能を十分に発揮する。こうして、記憶回路60が安定的に画像信号を保持して、高解像度で高品位な画像を表示することが可能になる。
本実施例では、第1トランジスター31のゲート長L1は、第3トランジスター33のゲート長L3よりも長い。一例としては、L1=0.75マイクロメーター(μm)で、L3=0.5マイクロメーター(μm)である。このため、第1トランジスター31と直列に配置される発光素子20に、第3トランジスター33を含む記憶回路60よりも高い電圧を印加できる。そして、発光素子20や第1トランジスター31に高い電圧を印加しても、第1トランジスター31のゲート長L1が長いので、第1トランジスター31が高電圧で破壊されるおそれを低減できる。一方、記憶回路60に含まれる第3トランジスター33のゲート長L3が第1トランジスター31のゲート長L1よりも短いので、第3トランジスター33を第1トランジスター31よりも小さくして、記憶回路60を微細化することが可能となる。その結果、記憶回路60を高速動作させるとともに、発光素子20を高い電圧で発光させることができる。
本実施形態に係る電気光学装置10では、低電圧系電源を構成する第1電位線(第1低電位線46)と第2電位線(高電位線47)との間に、記憶回路60に含まれる第1インバーター61を構成する第5トランジスター35及び第7トランジスター37と、第2インバーター62を構成する第6トランジスター36及び第8トランジスター38とが配置されている。これらの低電圧系電源で動作するトランジスター35,36,37,38は、高電圧系電源で動作する第1トランジスター31や第4トランジスター34と比べて印加電圧が低いため、ゲート長を短くでき、これに伴いゲート幅を狭くできるので、チャンネル形成領域の面積を小さくすることができる。即ち、記憶回路60を微細化できる。そして、トランジスター35,36,37,38のチャンネル形成領域の面積が小さいと、トランジスター容量が小さくなるので、充放電を高速で行える。即ち、記憶回路60への画像信号の書き込みや書き換えを高速化することができる。
本実施形態では、記憶回路60に含まれるこれらの第5トランジスター35、第6トランジスター36、第7トランジスター37、及び第8トランジスター38の平面視におけるゲート長は、発光素子20と直列に配置される第1トランジスター31及び第4トランジスター34の平面視におけるゲート長よりも短い。
第5トランジスター35、第6トランジスター36、第7トランジスター37、及び第8トランジスター38の平面視におけるゲート長は、L5=L6=L7=L8=0.5マイクロメーター(μm)である。上述したように、第1トランジスター31及び第4トランジスター34の平面視におけるゲート長はL1=L4=0.75マイクロメーター(μm)であるので、第5トランジスター35、第6トランジスター36、第7トランジスター37、及び第8トランジスター38のゲート長の方が短い。
また、本実施形態では、第5トランジスター35、第6トランジスター36、第7トランジスター37、及び第8トランジスター38の平面視におけるチャンネル形成領域の面積は、第1トランジスター31及び第4トランジスター34の平面視におけるチャンネル形成領域の面積よりも小さい。トランジスターのチャンネル形成領域の面積は、対向配置されるゲート電極の面積、即ち、平面視におけるゲート長とゲート幅との積と略等しい。
N型の第7トランジスター37及び第8トランジスター38のゲート幅は、W7=W8=0.5マイクロメーター(μm)であり、P型の第5トランジスター35及び第6トランジスター36のゲート幅は、W5=W6=0.75マイクロメーター(μm)である。したがって、第7トランジスター37及び第8トランジスター38のチャンネル形成領域の面積は、0.5×0.5=0.25スクエアマイクロメーター(μm2)であり、第5トランジスター35及び第6トランジスター36のチャンネル形成領域の面積は、0.5×0.75=0.375スクエアマイクロメーター(μm2)である。一方、第1トランジスター31のゲート幅は、W1=1.25マイクロメーター(μm)であるので、第1トランジスター31のチャンネル形成領域の面積は、0.75×1.25=0.9375スクエアマイクロメーター(μm2)である。また、第4トランジスター34のゲート幅は、W4=1.25マイクロメーター(μm)であるので、第4トランジスター34のチャンネル形成領域の面積は、0.75×1.25=0.9375スクエアマイクロメーター(μm2)である。したがって、第5トランジスター35、第6トランジスター36、第7トランジスター37、及び第8トランジスター38のチャンネル形成領域の面積の方が小さい。
このように、本実施形態では、記憶回路60に含まれるトランジスター35,36,37,38のチャンネル形成領域の面積を、発光素子20と直列に配置されるトランジスター31,34のチャンネル形成領域の面積よりも小さくすることで、記憶回路60を微細化して高速動作させるとともに、発光素子20を高輝度で発光させることができる。
「画素回路の駆動方法」
次に、図10を参照して、本実施形態に係る電気光学装置における画素回路の駆動方法を説明する。図10は、本実施形態に係る画素回路の駆動方法を説明する図である。
図10で、横軸は時間軸であり、画素単位の行列で1行目の画素に対するSF1からSF16までの16個のサブフィールドのうち、1行目の画素に対するサブフィールドSF1からサブフィールドSF3までの期間が示されている。図10の縦軸で、Scan1からScanMは、サブ画素単位の行列で1行目からM行目までの第1走査線42に供給される走査信号を示している。走査信号は、選択状態となる走査信号(選択信号SL)と、非選択状態となる走査信号(非選択信号NSL)とを有する。Enb1からEnbLは、画素単位の行列で1行目からL行目までのイネーブル線44に供給されるイネーブル信号を示している。イネーブル信号は、活性状態となるイネーブル信号(活性信号AC)と、非活性状態となるイネーブル信号(非活性信号IAC)とを含む。
図7を参照して説明したように、1フィールド(F)は複数個のサブフィールドに分割され、各サブフィールドには非表示期間P1と表示期間P2とが含まれる。非表示期間P1とは、サブフィールド期間内で表示期間以外の期間であり、発光素子20の消灯期間である。走査線選択期間Sは、1行分の第1走査線42に接続するサブ画素58への信号書き込み期間であり、非表示期間P1内に設けられる。走査線選択期間Sに、選択された第1走査線42の行に位置する画素回路41の記憶回路60に画像信号が書き込まれる。走査線選択期間は選択期間とも称する。
表示期間P2は、一個の画素59を構成するサブ画素58の総ての選択期間Sが終了した後に始まる。本実施形態では、3i−2行任意列のサブ画素58B(3i−2、任意列)における選択期間Sと、3i−1行任意列のサブ画素58G(3i−1、任意列)における選択期間Sと、3i行任意列のサブ画素58R(3i、任意列)における選択期間Sと、が終了した後に、画素単位の行列でi行目のイネーブル線44 −(i)に活性信号ACが供給されて、画素単位の行列でi行目の画素59(i)に対する表示期間P2が設けられる。例えば、図10に示す様に、画素単位の行列で1行目の画素59(1)では、サブ画素単位の行列で1行目のサブ画素58B(1)に対する選択期間(第一選択期間S1)終了後に2行目のサブ画素58G(2)に対する選択期間(第二選択期間S2)が設けられ、その後に3行目のサブ画素58R(3)に対する選択期間(第五選択期間S5)が設けられる。この3行目のサブ画素58R(3)に対する選択期間が終わった後に1行目の画素59(1)に活性信号ACが供給され、1行目の画素59(1)で表示期間P2が設けられる。表示期間P2は発光素子20が発光可能となっている期間である。表示期間P2が終了してから次のサブフィールドでの表示期間P2が始まるまで発光素子20は非発光状態にある。表示期間P2にはイネーブル線に活性信号ACが供給されるので、表示期間P2は活性期間でもある。
以下同様に、i行目の画素59(i)に対する表示期間P2が開始されるのと同期して、i+1行目の画素59(i+1)に対する選択期間Sが始まる。即ち、3i行任意列のサブ画素58R(3i、任意列)における選択期間Sが終了した後に、3i+1行任意列のサブ画素58B(3i+1、任意列)における選択期間Sが始まる。3i+1行任意列のサブ画素58B(3i+1、任意列)における選択期間Sと、3i+2行任意列のサブ画素58G(3i+2、任意列)における選択期間Sと、3i+3行任意列のサブ画素58R(3i+3、任意列)における選択期間Sと、が終了した後に、画素単位の行列でi+1行目のイネーブル線44 −(i+1)に活性信号ACが供給されて、画素単位の行列でi+1行目の画素59(i+1)に対する表示期間P2が設けられる。例えば、図10に示す様に、3行目のサブ画素58R(3)に対する選択期間(第五選択期間S5)が終了すると、画素単位の行列で2行目の画素59(2)では、サブ画素単位の行列で4行目のサブ画素58B(4)に対する選択期間(第三選択期間S3)が始まる。この第三選択期間S3が終了した後に5行目のサブ画素58G(5)に対する選択期間(第四選択期間S4)が設けられ、その後に6行目のサブ画素58R(6)に対する選択期間(第六選択期間S6)が設けられる。この6行目のサブ画素58R(6)に対する選択期間が終わった後に2行目の画素59(2)に活性信号ACが供給され、2行目の画素59(2)で表示期間P2が設けられる。
尚、図10に示す様に、本実施形態に係る電気光学装置10では、イネーブル線44に、非表示期間P1には非活性信号IACが供給され、表示期間P2には活性信号ACが供給される。非活性信号IACの電位がHighであり、第4トランジスター34がP型であるので、非表示期間P1に第4トランジスター34はオフ状態となり、発光素子20は非発光状態となる。反対に活性信号ACの電位はLowであるので、表示期間P1に第4トランジスター34はオン状態となり、発光素子20は発光可能状態となる。
非表示期間P1中の選択期間には、その画素回路41が電気的に接続する第1走査線42に選択信号SLが供給される。これを第1走査線42が選択状態にある、と称する。選択信号SLの電位はLowであり、画素回路41の第2トランジスター32がP型であるので、第2トランジスター32はオン状態となる。この状態を、画素回路41が選択された、と称する。選択された画素回路41では信号線43と記憶回路60とが導通状態となり、信号線43と第2トランジスター32とを介して記憶回路60に画像信号が書き込まれる。このようにして、選択期間に各画素回路41の記憶回路60に画像信号が書き込まれる。1つのサブフィールドに於いて、選択期間以外の期間は非選択期間である。非選択期間にその画素回路41が電気的に接続する第1走査線42には非選択信号NSLが供給される。非選択信号NSLの電位はHighであるので、非選択信号NSLが供給された画素回路41では信号線43と記憶回路60とが非導通状態となり、第2トランジスター32は信号線43と記憶回路60とを電気的に遮断して記憶回路60が書き換えられる事を防ぐ。この様にして、非選択期間に記憶回路60は画像信号を維持する。尚、M本の走査線42は順次選択状態とされるが、全ての走査線42を選択し終える期間が一つの垂直期間VPである。
次に図10を参照して、具体的な駆動方法を説明する。本実施形態では、第1の画素回路に選択信号が供給される第一選択期間S1が終了した後に、第2の画素回路に選択信号が供給される第二選択期間S2が設けられる。更に第二選択期間S2が終了した後に、第5の画素回路に選択信号が供給される第五選択期間S5が設けられる。第1の画素回路と第2の画素回路と第5の画素回路とは同一の画素59を構成し、サブ画素単位の行列で行方向に順に並んでいる。第1の画素回路は、例えば、サブ画素単位の行列で3i−2行に位置するサブ画素58B(3i−2)に含まれており、第2の画素回路は、サブ画素単位の行列で3i−1行のサブ画素58G(3i−1)に含まれており、第5の画素回路は、サブ画素単位の行列で3i行のサブ画素58R(3i)に含まれている。従って、この例では、第1の画素回路と第2の画素回路と第5の画素回路とは、画素単位の行列でi行目に位置する画素59(i)を構成する回路である。尚、図10はi=1の例を示している。
第1の画素回路と第2の画素回路と第5の画素回路とには第1のイネーブル線44が電気的に接続されている。先の例では、サブ画素単位の行列で3i−2行に位置するサブ画素58B(3i−2)と3i−1行のサブ画素58G(3i−1)と3i行のサブ画素58R(3i)とにi行目のイネーブル線44 −(i)が電気的に接続されており、これが第1のイネーブル線44に相当する。第1のイネーブル線44に活性信号ACが供給される第一活性期間は、第一選択期間S1と第二選択期間S2と第五選択期間S5との後に設けられる。具体的には、Scan(3i−2)の選択期間(第一選択期間S1)の終了に同期してScan(3i−1)の選択期間(第二選択期間S2)が始まり、Scan(3i−1)の選択期間の終了に同期してScan(3i)の選択期間(第五選択期間S5)が始まり、Scan(3i)の選択期間の終了に同期してi行目のイネーブル線44 −(i)に活性信号ACが供給され始める。即ち、第一活性期間は、第二選択期間の後で、第五選択期間の後に設けられる。斯うする事で第1の画素回路と第2の画素回路と第5の画素回路とに画像信号を導入した後にこれらの画素回路41に含まれる発光素子20を一斉に発光可能状態とする事が出来る。画素59単位で発光可能状態とする訳である。
第一活性期間は、第一選択期間と第二選択期間と第五選択期間との後に設けられるが、第一選択期間の開始時刻から一垂直期間内に始まるのが好ましい。斯うする事で、画素行列単位で1行の画素59、即ち、第1の画素回路と第2の画素回路と第5の画素回路と、に画像信号を導入した後に、表示領域E内の総ての画素回路41に画像信号が導入され終わるのを待つ必要がなく、画像信号を導入後の適当な時刻に第1の画素回路と第2の画素回路と第5の画素回路とに対応する発光素子を同時に発光可能状態とする事ができるからである。1行の画素59に画像信号を供給した後、直ちにその画素59を表示期間P2とするのが理想的である。
本実施形態では、第5の画素回路に選択信号が供給される第五選択期間S5が終了した後で、更に第3の画素回路に選択信号が供給される第三選択期間S3が終了した後に、第4の画素回路に選択信号が供給される第四選択期間S4が設けられる。更に第四選択期間S4が終了した後に、第6の画素回路に選択信号が供給される第六選択期間S6が設けられる。第3の画素回路と第4の画素回路と第6の画素回路とは同一の画素59を構成し、サブ画素単位の行列で行方向に順に並んでいる。第3の画素回路は、例えば、サブ画素単位の行列で3i+1行に位置するサブ画素58B(3i+1)に含まれており、第4の画素回路は、サブ画素単位の行列で3i+2行のサブ画素58G(3i+2)に含まれており、第6の画素回路は、サブ画素単位の行列で3i+3行のサブ画素58R(3i+3)に含まれている。従って、この例では、第3の画素回路と第4の画素回路と第6の画素回路とは、画素単位の行列でi+1行目に位置する画素59(i+1)を構成する回路である。
第3の画素回路と第4の画素回路と第6の画素回路とには第2のイネーブル線44が電気的に接続されている。先の例では、サブ画素単位の行列で3i+1行に位置するサブ画素58B(3i+1)と3i+2行のサブ画素58G(3i+2)と3i+3行のサブ画素58R(3i+3)とにi+1行目のイネーブル線44 −(i+1)が電気的に接続されており、これが第2のイネーブル線44に相当する。第2のイネーブル線44に活性信号ACが供給される第二活性期間は、第三選択期間S3と第四選択期間S4と第六選択期間S6との後に設けられる。具体的には、Scan(3i+1)の選択期間(第三選択期間S3)の終了に同期してScan(3i+2)の選択期間(第四選択期間S4)が始まり、Scan(3i+2)の選択期間(第四選択期間S4)の終了に同期してScan(3i+3)の選択期間(第六選択期間S6)が始まり、Scan(3i+3)の選択期間(第六選択期間S6)の終了に同期してi+1行目のイネーブル線44 −(i+1)に活性信号ACが供給され始める。即ち、第二活性期間は、第四選択期間の後で、第六選択期間の後に設けられる。斯うする事で第3の画素回路と第4の画素回路と第6の画素回路とに画像信号を導入した後にこれらの画素回路41に含まれる発光素子20を一斉に発光可能状態とする事が出来る。
尚、第1の画素回路が含む発光素子と第3の画素回路が含む発光素子とは第一の色を表示し、第2の画素回路が含む発光素子と第4の画素回路が含む発光素子とは第二の色を表示し、第5の画素回路が含む発光素子と第6の画素回路が含む発光素子とは第三の色を表示する。斯うすると、カラー表示を可能とする画素59毎に発光素子20の発光可能状態を制御する事ができる。
この様に第1走査線42が順次選択され、複数行の第1走査線42が選択され終わる毎に、当該第1走査線42に対応するイネーブル線44に活性信号ACが供給される。例えば、本実施形態では、p行個の第1走査線42が選択された後、このp行個の第1走査線42に対応するイネーブル線44に活性信号ACが供給される。第1走査線42の選択は、順次進んで行き、これら複数行の第1走査線42の選択終了毎に、イネーブル線44に活性信号ACが供給されるので、一つの画素59での活性期間と、その次の行の画素59での選択期間と、が重複する事がある。図10の例では、第一活性期間A1と第三選択期間S3とに重複期間が存在している。これは、本実施形態の画素回路41では、第1走査線42とイネーブル線44とが独立な存在である事に由来する。これにより、画素単位の行列で1行の画素回路41の発光素子20を発光可能状態としている期間に、次の行の画素59を構成する画素回路41には画像信号を導入する事ができる。例えば、第1の画素回路と第2の画素回路と第5の画素回路とを表示期間P2としている間に、第3の画素回路の記憶回路60は画像信号を書き換える事ができる。
図10に示す様に、本実施形態では、第1のイネーブル線に活性信号ACが供給され始める時刻(第一活性期間A1の開始時刻)と第2のイネーブル線に活性信号ACが供給され始める時刻(第二活性期間A2の開始時刻)とは異なっている。具体的には、第一活性期間A1の開始時刻と第二活性期間A2の開始時刻とは、走査線選択期間のp倍だけずれている。これに依り、第1のイネーブル線に対応する発光素子を発光可能状態とする期間と、第2のイネーブル線に対応する発光素子を発光可能状態とする期間と、をずらす事ができる。即ち、サブ画素単位の行列のp行毎にまとめて発光可能状態とする事が出来る。今の例では、p=3であるので、サブ画素単位の行列の3行毎にまとめて発光可能状態とする事ができ、画素単位の行列の1行毎に画素59を発光可能状態とする事が出来る。又、第1のイネーブル線に前記活性信号ACが供給され始める時刻と第2のイネーブル線に活性信号ACが供給され始める時刻との時差は一垂直期間VPよりも短い。これにより第1のイネーブル線に対応する発光素子を発光可能状態とした後、必要な最短時間(今の例では走査線選択期間のr倍)経過後の適当な時刻に第2のイネーブル線に対応する発光素子を発光可能状態とできる。これにより、非表示期間P1を短期間とできるので、高品位で明るい画像が表示される事になる。
上述の如く、本実施形態では、第1の画素回路と第2の画素回路と第3の画素回路と第4の画素回路とは第二方向に沿って配置され、イネーブル線は第一方向に延在している。斯うする事で、第二方向に配列するサブ画素を複数行毎に一群とする事ができ、簡易な構成で、一群の発光素子の発光可能状態を制御する事ができる。更に、第二方向に配列されたp個の各サブ画素58に対して、イネーブル線駆動回路54から第一方向に延在するp本のイネーブル線44を配置するのではなく、i行目の画素59(i)に対してイネーブル線駆動回路54から1本のイネーブル線44 −(i)を配置し、そのイネーブル線44 −(i)をイネーブル線の第一支線44 −(i)αと第二支線44 −(i)βとに分岐する。これにより、イネーブル線44の本数を減らすことが可能となる。
非表示期間P1を有せぬデジタル駆動の場合、発光期間を一垂直期間VPよりも短くするには非常に複雑な駆動が求められる。これに対して、本実施形態では、イネーブル線44を複数行の画素回路41で共有した上で、非表示期間P1と表示期間P2とを設定するので、たとえ発光期間が一垂直期間VPよりも短くなるサブフィールドがあっても、単純に表示期間P2を短くするだけで、容易に電気光学装置10を駆動することができる。
以上説明したように、第1実施形態によれば、高解像度で多階調の高品位な画像を低消費電力で明るく表示する電気光学装置10と、これを備えた電子機器と、を実現できる。又、複数の画素回路41を同時に発光可能状態とするので、これらの画素回路41に対応する発光素子20からの光を混合して同時に発することができる。また、複数サブ画素58に1本のイネーブル線44を配置するので、イネーブル線44の数を減らすことができるとともにイネーブル信号を切り替える周波数を遅くすることができる。
(第2実施形態)
「画素の構成」
図11は、第2実施形態の画素の構成を示す図である。以下、第2実施形態の画素の構成を、図11を参照しながら説明する。
第1実施形態ではr=3で、3個のサブ画素58に対して一種類のイネーブル線44を配置していた。又、p=3で、1つの画素59は青色サブ画素58Bと緑色サブ画素58Gと赤色サブ画素58Rとによって構成されていた。これに対して第2実施形態では、r=16で、16個のサブ画素58に対して一種類のイネーブル線44を配置する。更に画素59は、白色サブ画素58Wを加えた4つのサブ画素58で構成される。その他の部分については概ね第1実施形態と同様であるため、第2実施形態では、第1実施形態と異なる部分について詳細に説明し、その他の重複する部分については適宜説明を省略する。
第2実施形態では、画素59は4色のサブ画素58、即ち、青色サブ画素58Bと、緑色サブ画素58Gと、赤色サブ画素58Rと、白色サブ画素58Wと、によって構成される。白色サブ画素58Wは、白色光用のカラーフィルターを準備してもよいし、カラーフィルターがなく白色発光の発光素子20としてもよい。また、4色目のサブ画素58は白色に限定されず、黄色やシアンなど他の色であっても良い。
第2実施形態では、図11に示す様に、r=16で、サブ画素単位の行列で16行のサブ画素58に対して一種類のイネーブル線44を配置し、縦方向に4つのサブ画素58に同一のイネーブル信号Enbを供給する。イネーブル線駆動回路54から出たL本のイネーブル線44の其々は、8本の支線に分岐し、16行のサブ画素58に同一のイネーブル信号を供給する。具体的には、i行目のイネーブル線44 −(i)は、イネーブル線の第一支線44 −(i)αからイネーブル線の第八支線44 −(i)θへと8本の支線に分岐する。各支線は、自身の上下の行に位置するサブ画素58に電気的に接続され、これらのサブ画素58にイネーブル信号を供給する。例えば第一支線44 −(i)αは4i−3行任意列のサブ画素58B(4i−3、任意列)と4i−2行任意列のサブ画素58G(4i−2、任意列)との間に配線され、これらのサブ画素58にイネーブル信号Enbiを供給する。
本実施形態では、4i−3行j列に位置するサブ画素58B(4i−3、j)が有する画素回路41を第1の画素回路とし、4i−2行j列に位置するサブ画素58G(4i−2、j)が有する画素回路41を第2の画素回路とし、4i−1行j列に位置するサブ画素58R(4i−1、j)が有する画素回路41を第5の画素回路とし、4i行j列に位置するサブ画素58W(4i、j)が有する画素回路41を第6の画素回路としている。同様に4i+13行j列に位置するサブ画素58B(4i+13、j)が有する画素回路41を第3の画素回路とし、4i+14行j列に位置するサブ画素58G(4i+14、j)が有する画素回路41を第4の画素回路とし、4i+15行j列に位置するサブ画素58R(4i+15、j)が有する画素回路41を第7の画素回路とし、4i+16行j列に位置するサブ画素58W(4i+16、j)が有する画素回路41を第8の画素回路としている。従って、第1の画素回路と第2の画素回路と第5の画素回路と第6の画素回路とには第1のイネーブル線44、即ちi行目のイネーブル線44 −(i)、が電気的に接続され、第3の画素回路と第4の画素回路と第7の画素回路と第8の画素回路とには第2のイネーブル線44、即ちi+1行目のイネーブル線44 −(i+1)、が電気的に接続されている。要するにイネーブル線44は画素単位の行列で4行毎に固有な配線が配置されている。
斯うした構成では、画素単位で4行の画素59に対して、一括して発光を制御する。第1実施形態と比較して、イネーブル線44の本数が減らされている。この結果、イネーブル信号Enbを切り換える周波数を遅くすることができ、イネーブル線駆動回路54の動作を安定させることができる。加えて、イネーブル線駆動回路54の出力端子数を少なくすることができるので、歩留りを向上させることができる。更に、イネーブル線駆動回路54の低消費電力化に繋げることが可能となる。
第2実施形態によれば、高解像度で多階調の高品位な画像を低消費電力で明るく表示する電気光学装置10を実現することができる。更に、複数の画素回路41を同時に発光可能状態とするので、イネーブル線44の数を減らし、イネーブル信号を切り替える周波数を遅くすることができる。
(変形例)
また、上記実施形態は、以下のように変更してもよい。
実施形態1ではr=p=3で、画素59毎に発光を制御し、実施形態2ではr=16、p=4で、画素59を4行毎に発光を制御していた。rやpの組み合わせは、これに限定されず、例えば、r=8、p=4、として第二方向に配列した2行の画素59、即ち、第二方向に配列した8個のサブ画素58、毎に発光を制御しても良い。或いは、r=6、p=3、として第二方向に配列した2行の画素59、即ち、第二方向に配列した6個のサブ画素58、毎に発光制御しても良いし、r=9、p=3、として第二方向に配列した3行の画素59、即ち、第二方向に配列した9個のサブ画素58、毎に発光制御してもよい。
実施形態1では、イネーブル線44 −(i)は第一支線44 −(i)αと第二支線44 −(i)βとに分岐した後、表示領域を第一方向に延在し、画素回路に接続されていたが、図13に示す様に、分岐せずに配置することも可能である。この場合、イネーブル線は、第1走査線42及び第2走査線45と、異なる配線層で形成する必要がある。例えば、陽極21を形成する画素電極層と、信号線及び電源線を形成する電極層との間、もしくは陽極21を形成する画素電極層と、第1走査線42及び第2走査線45形成する電極層との間、にイネーブル線用の配線層を設けることになる。この場合、画素電極と第1トランジスター31のドレインと陽極21の接続はイネーブル線44aに設けられたコンタクトホール180もしくは切り欠きを介して行うことになる。
上記実施形態では、発光素子20として有機EL素子を用いていたが、これに限定されず、例えば、窒化ガリウム(GaN)等の発光ダイオード素子や、半導体レーザー素子などを用いるようにしてもよい。
実施形態1では、電気光学装置として、単結晶半導体基板(単結晶シリコン基板)からなる第一基板11に有機EL素子からなる発光素子20が2160(720×3)行×1280列配列された有機EL装置を例に取り説明したが、本発明の電気光学装置はこのような形態に限定されない。例えば、電気光学装置はガラス基板からなる第一基板11に各トランジスターとして薄膜トランジスター(Thin Film Transistor:TFT)が形成された構成を有していてもよいし、ポリイミド等からなるフレキシブル基板に薄膜トランジスターが形成された構成を有していてもよい。また、電気光学装置は、発光素子として微細なLED素子を高密度に配列したマイクロLEDディスプレイや、発光素子にナノサイズの半導体結晶物質を用いる量子ドット(Quantum Dots)ディスプレイであってもよい。さらに、カラーフィルターとして入射してきた光を別の波長の光に変換する量子ドットを用いてもよい。
上述した実施形態では、電子機器として、電気光学装置10を組み込んだシースルー型のヘッドマウントディスプレイ100を例に取り説明したが、本発明の電気光学装置10はクローズ型のヘッドマントディスプレイを始めとした他の電子機器にも適用できる。他の電子機器としては、例えば、プロジェクター、リアプロジェクション型テレビ、直視型テレビ、携帯電話、携帯用オーディオ機器、パーソナルコンピューター、ビデオカメラのモニター、カーナビゲーション装置、ヘッドアップディスプレイ、ページャー、電子手帳、電卓、腕時計等のウェアラブル機器、ハンドヘルドディスプレイ、ワードプロセッサー、ワークステーション、テレビ電話、POS端末、ディジタルスチルカメラ、サイネージディスプレイなどをあげることができる。
以下に、実施形態から導き出される内容を記載する。
電気光学装置は、走査線と、信号線と、前記走査線と前記信号線との交差に対応して設けられた画素回路と、イネーブル線と、を備え、前記画素回路は、記憶回路と、発光素子と、制御回路と、を有し、前記発光素子は、前記記憶回路に保持されている画像信号に応じて輝度を変え、前記制御回路は、前記発光素子の発光可能状態を制御する電気光学装置であって、前記画素回路は第1の画素回路と第2の画素回路と第3の画素回路と第4の画素回路とを備え、前記イネーブル線は第1のイネーブル線と第2のイネーブル線とを備え、前記第1の画素回路と前記第2の画素回路とには第1のイネーブル線が電気的に接続され、前記第3の画素回路と前記第4の画素回路とには第2のイネーブル線が電気的に接続されることを特徴とする。
この構成によれば、画素回路が記憶回路を含むので、オン/オフの2値で表現されるデジタル信号を記憶回路に書き込み、発光素子の発光と非発光との割合を制御して階調表示を行うことができる。そして、画素回路が、記憶回路とは独立に発光と非発光とを制御する制御回路を含むので、記憶回路に画像信号を書き込む期間と、発光素子が発光し得る状態となる期間とを独立に制御することができる。したがって、各画素回路において、記憶回路に画像信号を書き込んでいる期間には発光素子を非発光状態とし、記憶回路に画像信号が書き込まれた後に、所定の時間を表示期間として発光素子が発光し得る状態にすることが可能となるので、時分割駆動により正確な階調表現を実現することができる。また、複数の画素回路を同時に発光可能状態とすることができる。即ち、当該複数の画素回路に対応する発光素子からの光を混合して発することができる。また、複数サブ画素毎に1本のイネーブル信号となるので、イネーブル線の数を減らすことができるとともにイネーブル信号を切り替える周波数を遅くする(低くする)ことができる。
上記の電気光学装置において、前記走査線には選択信号又は非選択信号が供給され、前記画素回路は、前記選択信号が供給された際に前記信号線と前記記憶回路とを導通状態とし、前記非選択信号が供給された際に前記信号線と前記記憶回路とを非導通状態とし、前記第1の画素回路に前記選択信号が供給される第一選択期間の後に前記第2の画素回路に前記選択信号が供給される第二選択期間が設けられ、前記第1のイネーブル線に活性信号が供給される第一活性期間は、前記第二選択期間の後に設けられる事が望ましい。
この構成によれば、第1の画素回路と第2の画素回路とに画像信号を導入した後に、両画素回路に対応する発光素子を同時に発光可能状態とすることができる。
上記の電気光学装置において、前記第一活性期間は、前記第一選択期間の開始時刻から一垂直期間内に始まる事が望ましい。
この構成によれば、第1の画素回路と第2の画素回路とに画像信号を導入した後に、総ての画素回路に画像信号が導入され終わるのを待つ必要がなく、画像信号導入後の適当な時刻に両画素回路に対応する発光素子を同時に発光可能状態とすることができる。
上記の電気光学装置において、前記第3の画素回路に前記選択信号が供給される第三選択期間は、前記第二選択期間の後に設けられ、前記第一活性期間と前記第三選択期間とに重複期間が存在する事が望ましい。
この構成によれば、第1の画素回路と第2の画素回路とに対応する発光素子を発光可能状態としている期間に第3の画素回路に画像信号を導入することができる。
上記の電気光学装置において、前記第4の画素回路に前記選択信号が供給される第四選択期間は、前記第三選択期間の後に設けられ、前記第2のイネーブル線に前記活性信号が供給される第二活性期間は、前記第四選択期間の後に設けられる事が望ましい。
この構成によれば、第3の画素回路と第4の画素回路とに画像信号を導入した後に、両画素回路に対応する発光素子を同時に発光可能状態とすることができる。
上記の電気光学装置において、前記イネーブル線には活性信号又は非活性信号が供給され、前記制御回路は前記活性信号が供給された際に、前記発光素子を発光可能な状態とし、前記第1のイネーブル線に前記活性信号が供給され始める時刻と前記第2のイネーブル線に前記活性信号が供給され始める時刻とは異なる事が望ましい。
この構成によれば、第1イネーブル線に対応する発光素子を発光可能状態とする期間と、第2イネーブル線に対応する発光素子を発光可能状態とする期間と、をずらすことができる。
上記の電気光学装置において、前記第1のイネーブル線に前記活性信号が供給され始める時刻と前記第2のイネーブル線に前記活性信号が供給され始める時刻との時差は一垂直期間よりも短い事が望ましい。
この構成によれば、第1イネーブル線に対応する発光素子を発光可能状態とした後、必要な最短時間経過後の適当な時刻に第2イネーブル線に対応する発光素子を発光可能状態にすることができる。
上記の電気光学装置において、前記第1の画素回路と前記第2の画素回路と前記第3の画素回路と前記第4の画素回路とは第二方向に沿って配置され、前記イネーブル線は前記第二方向と交差する第一方向に延在している事が望ましい。
この構成によれば、第一方向に配列するサブ画素を複数行毎に一群とすることができ、簡易な構成で、一群の発光素子の発光可能状態を制御することができる。
上記の電気光学装置において、前記第1の画素回路に含まれる発光素子と前記第3の画素回路に含まれる発光素子とは第一の色を表示し、前記第2の画素回路に含まれる発光素子と前記第4の画素回路に含まれる発光素子とは第二の色を表示する事が望ましい。
この構成によれば、カラー表示を可能とする画素毎に発光素子の発光可能状態を制御することができる。
電子機器は、上記に記載の電気光学装置を備えたことを特徴とする。
この構成によれば、例えばヘッドマウントディスプレイ等の電子機器に表示される画像の高品位化を実現することができる。