JP6669178B2 - 電気光学装置及び電子機器 - Google Patents

Description

本発明は、電気光学装置及び電子機器に関する。

近年、虚像の形成及び観察を可能にする電子機器として、電気光学装置からの映像光を観察者の瞳に導くタイプのヘッドマウントディスプレイ（ＨＭＤ）が提案されている。こうした電子機器では、電気光学装置として、例えば、発光素子である有機ＥＬ（Electro Luminescence）素子を有する有機ＥＬ装置が使用されている。ヘッドマウントディスプレイに使用される有機ＥＬ装置では、高解像度化（画素の微細化）、表示の多階調化、低消費電力化が求められている。

従来の有機ＥＬ装置では、走査線に供給される走査信号により選択トランジスターがオン状態になると、信号線から供給される画像信号に基づく電位が駆動トランジスターのゲートに接続された容量素子に保持される。容量素子に保持された電位、即ち駆動トランジスターのゲート電位に応じて駆動トランジスターがオン状態になると、駆動トランジスターのゲート電位に応じた量の電流が有機ＥＬ素子に流れ、その電流量に応じた輝度で有機ＥＬ素子が発光する。

このように、従来の有機ＥＬ装置では、駆動トランジスターのゲート電位に応じて有機ＥＬ素子に流れる電流を制御するアナログ駆動により階調表示が行われるため、駆動トランジスターの電圧電流特性や閾値電圧のばらつきに起因して、画素間で明るさのばらつきや階調のずれが生じて表示品位が低下するという課題があった。これに対して、Ｐ型トランジスターとＮ型トランジスターとで構成されたインバーターが環状に接続されたメモリー回路を画素毎に備え、デジタル駆動により表示を行う有機ＥＬ装置（メモリー一体型表示素子）が提案されている（例えば、特許文献１参照）。

特許文献１に記載の有機ＥＬ装置の構成によれば、発光素子に電気的に接続されたメモリー回路の出力の電位は、選択期間に入力される信号の電位により、発光素子を発光とするＨｉｇｈ（基準電位）、又は、発光素子を非発光とするＬｏｗ（接地電位）の２値のうちのいずれかとなる。例えば、選択回路で選択された画素において、メモリー回路の入力の電位がＬｏｗになると、メモリー回路の出力の電位はＨｉｇｈ（基準電位）となるので、電源ライン（基準電位）からＰ型トランジスターと発光素子とを介して接地線（接地電位）に至る経路が導通状態になり、発光素子が発光する。選択期間に入力された信号は非選択期間中もメモリー回路に保持され、次の選択期間に入力される信号がＬｏｗからＨｉｇｈ（又はＨｉｇｈからＬｏｗ）に切り換わるまで、発光素子の発光状態（又は非発光状態）が維持される。

特開２００２−２８７６９５号公報

しかしながら、特許文献１に記載の有機ＥＬ装置では、メモリー回路に信号を書き込んでいる期間に発光素子が発光を開始（又は停止）するので、発光素子を発光とする期間と発光素子を非発光とする期間とを厳密に制御することが困難である。即ち、時分割駆動により正確に階調を表現することや表示を多階調化することが困難であるため、画像品位を向上させることが困難であるという課題があった。

本発明は、上記課題の少なくとも一部を解決する為になされたものであり、以下の形態又は適用例として実現することが可能である。

（適用例１）本適用例に係る電気光学装置は、走査線と、信号線と、前記走査線と前記
信号線との交差に対応して設けられた画素回路と、制御線と、を備え、前記画素回路は、
記憶回路と、発光素子と、制御回路と、を含み、前記発光素子は、前記記憶回路に保持さ
れている画像信号に応じて輝度を変え、前記制御回路は、前記発光素子の発光と非発光と
を制御し、１枚の画像を表示するフィールドは、第１サブフィールドと第２サブフィールドとを含み、前記第１サブフィールドと前記第２サブフィールドの各々は、前記発光素子を非発光とする第１期間と、前記発光素子を発光可能とする第２期間と、を有し、前記第１サブフィールドにおける前記第２期間の長さと、前記第２サブフィールドにおける前記第２期間の長さと、は異なることを特徴とする。

本適用例の構成によれば、画素回路が記憶回路を含むので、オン／オフの２値で表現されるデジタル信号を記憶回路に書き込み、発光素子の発光と非発光との割合を制御して階調表示を行うことができる。そして、画素回路が、記憶回路とは独立に発光と非発光とを制御する制御回路を含むので、記憶回路に画像信号を書き込む期間と、発光素子が発光し得る状態となる期間とを独立に制御することができる。したがって、各画素回路において、記憶回路に画像信号を書き込んでいる期間には発光素子を非発光状態とし、記憶回路に画像信号が書き込まれた後に、所定の時間を表示期間として発光素子が発光し得る状態にすることが可能となるので、時分割駆動により正確な階調表現を実現することができる。また、１枚の画像を表示する一つのフィールドは複数個のサブフィールドを含み、このフィールドに含まれる第１サブフィールドと第２サブフィールドとで、発光素子を発光可能とする第２期間の長さが異なる。したがって、サブフィールドの数を増やして発光素子を発光可能とする期間の長さを様々に異ならせることが可能となるので、容易に表示の多階調化を実現することができる。

（適用例２）本適用例に係る電気光学装置は、走査線と、信号線と、前記走査線と前記信号線との交差に対応して設けられた画素回路と、制御線と、を備え、前記画素回路は、記憶回路と、発光素子と、制御回路と、を含み、前記発光素子は、前記記憶回路に保持されている画像信号に応じて輝度を変え、前記制御回路は、前記発光素子の発光と非発光とを制御し、１枚の画像を表示するフィールドは、第１サブフィールドと第２サブフィールドとを含み、前記第１サブフィールドと前記第２サブフィールドの各々は、前記発光素子を非発光とする第１期間と、前記発光素子を発光可能とする第２期間と、を有し、前記第１サブフィールドにおける前記第１期間の長さと、前記第２サブフィールドにおける前記第１期間の長さと、は異なることを特徴とする。

本適用例の構成によれば、画素回路が記憶回路を含むので、オン／オフの２値で表現されるデジタル信号を記憶回路に書き込み、発光素子の発光と非発光との割合を制御して階調表示を行うことができる。そして、画素回路が、記憶回路とは独立に発光と非発光とを制御する制御回路を含むので、記憶回路に画像信号を書き込む期間と、発光素子が発光し得る状態となる期間とを独立に制御することができる。したがって、各画素回路において、記憶回路に画像信号を書き込んでいる期間には発光素子を非発光状態とし、記憶回路に画像信号が書き込まれた後に、所定の時間を表示期間として発光素子が発光し得る状態にすることが可能となるので、時分割駆動により正確な階調表現を実現することができる。また、１枚の画像を表示する一つのフィールドは複数個のサブフィールドを含み、このフィールドに含まれる第１サブフィールドと第２サブフィールドとで、発光素子を非発光とする第１期間の長さが異なる。この結果、第１サブフィールドにおける第２期間の長さと第２サブフィールドにおける第２期間の長さとを異ならせることができ、サブフィールドの数を増やして発光素子を発光可能とする期間の長さを様々に異ならせることが可能となるので、容易に表示の多階調化を実現することができる。

（適用例３）本適用例に係る電気光学装置は、走査線と、信号線と、前記走査線と前記信号線との交差に対応して設けられた画素回路と、制御線と、を備え、前記画素回路は、記憶回路と、発光素子と、制御回路と、を含み、前記発光素子は、前記記憶回路に保持されている画像信号に応じて輝度を変え、前記制御回路は、前記発光素子の発光と非発光とを制御し、１枚の画像を表示するフィールドは、第１サブフィールドと第２サブフィールドとを含み、前記第１サブフィールドと前記第２サブフィールドの各々は、前記発光素子を非発光とする第１期間と、前記発光素子を発光可能とする第２期間と、を有し、前記第１サブフィールドにおける前記第１期間の長さと、前記第２サブフィールドにおける前記第１期間の長さと、は異なり、前記第１サブフィールドにおける前記第２期間の長さと、前記第２サブフィールドにおける前記第２期間の長さと、は異なることを特徴とする。

本適用例の構成によれば、画素回路が記憶回路を含むので、オン／オフの２値で表現されるデジタル信号を記憶回路に書き込み、発光素子の発光と非発光との割合を制御して階調表示を行うことができる。そして、画素回路が、記憶回路とは独立に発光と非発光とを制御する制御回路を含むので、記憶回路に画像信号を書き込む期間と、発光素子が発光し得る状態となる期間とを独立に制御することができる。したがって、各画素回路において、記憶回路に画像信号を書き込んでいる期間には発光素子を非発光状態とし、記憶回路に画像信号が書き込まれた後に、所定の時間を表示期間として発光素子が発光し得る状態にすることが可能となるので、時分割駆動により正確な階調表現を実現することができる。また、１枚の画像を表示する一つのフィールドは複数個のサブフィールドを含み、このフィールドに含まれる第１サブフィールドと第２サブフィールドとで、発光素子を非発光とする第１期間の長さが異なり、発光素子を発光可能とする第２期間の長さが異なる。この結果、第１サブフィールドにおける第２期間の長さと第２サブフィールドにおける第２期間の長さとを異ならせることができ、サブフィールドの数を増やして発光素子を発光可能とする期間の長さを様々に異ならせることが可能となるので、容易に表示の多階調化を実現することができる。

（適用例４）本適用例に係る電気光学装置であって、前記第１サブフィールドにおける前記第２期間は、前記第１サブフィールドにおいて前記走査線が選択され始めた時刻から前記第１サブフィールドに続く次のサブフィールドにおいて前記走査線が選択され始める時刻までの一垂直期間よりも短いことが好ましい。

本適用例の構成によれば、第１サブフィールドにおける第２期間の長さが、第１サブフィールドにおいて全ての走査線を選択し終える一垂直期間よりも短いので、発光素子を発光可能とする第２期間をごく短時間として、時分割駆動による表示階調数を容易に増やすことができる。これにより、高品位な画像を実現することができる。

（適用例５）本適用例に係る電気光学装置であって、前記第１サブフィールドにおける前記第１期間の長さと前記第２期間の長さとの和は、前記第２サブフィールドにおける前記第１期間の長さと前記第２期間の長さとの和に等しいことが好ましい。

本適用例の構成によれば、第１サブフィールドの第１期間の長さと第２期間の長さとの和である期間長と、第２サブフィールドの期間長とが等しいので、第２サブフィールドの期間長を第１サブフィールドにおいて全ての走査線を選択し終える一垂直期間とすることができる。従って、第２サブフィールドにおける第２期間をごく短時間として、時分割駆動による表示階調数を容易に増やすことができる。これにより、高品位な画像を実現することができる。

（適用例６）本適用例に係る電気光学装置であって、前記第２サブフィールドにおける前記第２期間は、前記第１サブフィールドにおいて前記走査線が選択され始めた時刻から前記第１サブフィールドに続く次のサブフィールドにおいて前記走査線が選択され始める時刻までの一垂直期間よりも長いことが好ましい。

本適用例の構成によれば、第１サブフィールドにおける第２期間をごく短時間とし、第２サブフィールドにおける第２期間を比較的長時間とするので、時分割駆動による表示階調数を容易に増やすことができる。これにより、高品位な画像を実現することができる。

（適用例７）本適用例に係る電気光学装置であって、前記制御回路は、前記制御線に供給される制御信号に応じて前記発光素子の発光と非発光とを制御し、前記制御信号は、前記第１期間に供給され前記発光素子を非発光とする非活性信号と、前記第２期間に供給され前記発光素子を発光可能とする活性信号と、を有することが好ましい。

本適用例の構成によれば、制御線に非活性信号が供給される際に発光素子を非発光とし、制御線に活性信号が供給される際に発光素子を発光可能とすることができる。これにより、発光素子を非発光として記憶回路に画像信号を書き込む第１期間と、発光素子を発光可能とする第２期間とを自在に設定することができる。

（適用例８）本適用例に係る電気光学装置であって、前記画素回路として、第１画素回路と第２画素回路とを含み、前記制御線として、前記第１画素回路に対応する第１制御線と前記第２画素回路に対応する第２制御線とを含み、前記第１制御線に前記活性信号が供給され始める第１時刻は、前記第２制御線に前記活性信号が供給され始める第２時刻と異なることが好ましい。

本適用例の構成によれば、第１画素回路に対応する第１制御線と第２画素回路に対応する第２制御線とを含むので、画素回路毎に制御線に活性信号を供給できる。そして、第１制御線に活性信号が供給され始める第１時刻と、第２制御線に活性信号が供給され始める第２時刻とが異なるので、全ての走査線を選択し終える一垂直期間を待つことなく、制御線を順次走査して活性状態とすることができる。したがって、画素回路毎に走査線の選択が終わり次第、制御線を活性状態にして発光素子を発光可能とすることができる。即ち、発光素子を非発光とする期間を短くできるので、明るい表示を実現することができる。

（適用例９）本適用例に係る電気光学装置であって、前記走査線に供給される走査信号は、選択信号と非選択信号とを有し、前記走査線として、前記第１画素回路に対応する第１走査線と前記第２画素回路に対応する第２走査線とを含み、前記第１走査線に前記選択信号が供給され始める第３時刻と、前記第２走査線に前記選択信号が供給され始める第４時刻と、の時間差は、前記第１時刻と前記第２時刻との時間差に等しいことが好ましい。

本適用例の構成によれば、第１画素回路に対応する第１走査線に選択信号が供給され始める第３時刻と、第２画素回路に対応する第２走査線に選択信号が供給され始める第４時刻との時間差は、第１制御線に活性信号が供給され始める第１時刻と第２制御線に活性信号が供給され始める第２時刻との時間差に等しい。したがって、走査線に選択信号が供給される周期と、制御線に活性信号が供給される周期とを同じにできる。この結果、走査線の選択に応じて画素回路毎に順次制御線を活性状態とすることができ、走査線の選択が終わり次第、発光素子を発光可能とすることができる。

（適用例１０）本適用例に係る電気光学装置であって、前記信号線は第１方向に延在し、前記走査線と前記制御線とは、前記第１方向と交差する第２方向に延在することが好ましい。

本適用例の構成によれば、走査線と制御線とが第２方向に延在するので、画素回路毎に走査線と制御線とが対になるように配置できる。これにより、走査線の選択が終わり次第、発光素子を発光可能とすることができる。

（適用例１１）本適用例に係る電気光学装置であって、前記走査線に電気的に接続された走査線駆動回路と、前記制御線に電気的に接続された制御線駆動回路と、を備えることが好ましい。

本適用例の構成によれば、走査線駆動回路で走査線を駆動し、制御線駆動回路で制御線を駆動するので、走査線と制御線とを容易に、且つ、独立に駆動することができる。

（適用例１２）本適用例に係る電気光学装置であって、前記信号線に電気的に接続された信号線駆動回路を備え、前記信号線駆動回路は前記第２方向に沿って形成され、前記走査線駆動回路と前記制御線駆動回路とは、前記第１方向に沿って形成されていることが好ましい。

本適用例の構成によれば、第１方向に延在する信号線が第２方向に沿って形成された信号線駆動回路に電気的に接続され、第２方向に延在する走査線と制御線とが第１方向に沿って形成された走査線駆動回路と制御線駆動回路とにそれぞれ電気的に接続される。そのため、信号線駆動回路と走査線駆動回路と制御線駆動回路とを、互いに干渉することなく、容易に配置することができる。

（適用例１３）本適用例に係る電気光学装置であって、前記走査線駆動回路は、第１辺に沿って形成され、前記制御線駆動回路は、前記第１辺と対向する第２辺に沿って形成されていることが好ましい。

本適用例の構成によれば、第１方向に沿って形成される走査線駆動回路と制御線駆動回路とが、互いに対向する辺に配置されるので、走査線駆動回路と制御線駆動回路とを、互いに干渉することなく、容易に配置することができる。

（適用例１４）本適用例に係る電気光学装置は、走査線と、信号線と、前記走査線と前記信号線との交差に対応して設けられた画素回路と、制御線と、第１電位が供給される第１電位線と、第２電位が供給される第２電位線と、第３電位が供給される第３電位線と、を備え、前記画素回路は、発光素子と、記憶回路と、ゲートが前記制御線に電気的に接続された第１トランジスターと、を含み、前記記憶回路は、前記第１電位線と前記第２電位線との間に配置され、前記発光素子と前記第１トランジスターとが、前記第２電位線と前記第３電位線との間に直列に配置されており、前記第２電位に対する前記第３電位の電位差の絶対値は、前記第２電位に対する前記第１電位の電位差の絶対値よりも大きいことを特徴とする。

本適用例の構成によれば、画素回路が記憶回路を含むので、オン／オフの２値で表現されるデジタル信号を記憶回路に書き込み、発光素子の発光と非発光との割合を制御して階調表示を行うことができる。そして、ゲートが制御線に電気的に接続され発光素子と直列に配置された第１トランジスターを含むので、第１トランジスターをオン／オフさせることにより、記憶回路とは独立に発光素子の発光と非発光とを制御できる。したがって、各画素回路において、記憶回路に画像信号を書き込んでいる期間には発光素子を非発光状態とし、記憶回路に画像信号が書き込まれた後に、所定の時間を表示期間として発光素子が発光し得る状態にすることが可能となるので、時分割駆動により正確な階調表現を実現することができる。また、発光素子と第１トランジスターとに供給される第２電位に対する第３電位の電位差の絶対値は、記憶回路に供給される第２電位に対する第１電位の電位差の絶対値よりも大きい。即ち、第３電位と第２電位との高電圧系電源で発光素子を発光させ、第１電位と第２電位との低電圧系電源で記憶回路を動作させる。そのため、発光素子の発光輝度を高めることができ、かつ、記憶回路を微細化して高速動作させることができる。これにより、画像信号の書き込みや書き換えを高速化するとともに、表示をより明るくすることができる。これらの結果、明るく高解像度で多階調の高品位な画像を表示できる電気光学装置を実現することができる。

（適用例１５）本適用例に係る電気光学装置であって、前記第１トランジスターのソースが、前記第２電位線と前記第３電位線との一方に電気的に接続され、前記第１トランジスターのドレインと、前記第２電位線と前記第３電位線との他方と、の間に前記発光素子が配置されていることが好ましい。

本適用例の構成によれば、第１トランジスターのソースが第２電位線と第３電位線との一方に電気的に接続され、第１トランジスターのドレイン側に発光素子が配置されている。そのため、第１トランジスターがＮ型であれば、第１トランジスターは発光素子よりも低電位側に配置され、第１トランジスターがＰ型であれば、第１トランジスターは発光素子よりも高電位側に配置されることになるので、第１トランジスターがオン状態となったときに、第１トランジスターのソースドレイン電圧が小さくとも、第１トランジスターの電気伝導度を大きくできる。即ち、第１トランジスターがオン状態となって発光素子が発光する際に、第１トランジスターを線形動作させることができる。これにより、高電圧系電源である第２電位と第３電位との電位差の大半が発光素子にかかるので、発光素子を発光させる際に第１トランジスターの閾値電圧のばらつきの影響を受けにくくなる。この結果、画素間での明るさの均一性を向上できる。

（適用例１６）本適用例に係る電気光学装置であって、前記第１トランジスターのオン抵抗は前記発光素子のオン抵抗と比べて十分に低いことが好ましい。

本適用例の構成によれば、第１トランジスターをオン状態として発光素子を発光させる際に、第１トランジスターを線形動作させることができる。この結果、発光素子と第１トランジスターとで生じる電位降下の大半が発光素子にかかることになるので、発光素子を発光させる際に第１トランジスターの閾値電圧のばらつきの影響を受けにくくなる。これにより、画素間での明るさのばらつきや階調のずれを小さくすることができる。

（適用例１７）本適用例に係る電気光学装置であって、前記画素回路は、ゲートが前記記憶回路に電気的に接続された第２トランジスターを含み、前記発光素子と前記第１トランジスターと前記第２トランジスターとが、前記第２電位線と前記第３電位線との間に直列に配置されていることが好ましい。

本適用例の構成によれば、ゲートが記憶回路に電気的に接続された第２トランジスターが、第２電位線と第３電位線との間に発光素子と第１トランジスターと直列に配置されている。そのため、第１トランジスターがオン状態である際に、記憶回路に書き込まれた画像信号により第２トランジスターがオン状態になると発光素子が発光するが、画像信号により第２トランジスターがオン状態になっても、第１トランジスターがオン状態でなければ発光素子は発光しない。したがって、第１トランジスターにより、記憶回路とは独立に発光素子の発光と非発光とを制御することができる。

（適用例１８）本適用例に係る電気光学装置であって、前記第２トランジスターのソースが、前記第２電位線と前記第３電位線との一方に電気的に接続され、前記第２トランジスターのドレインと、前記第２電位線と前記第３電位線との他方と、の間に前記発光素子が配置されていることが好ましい。

本適用例の構成によれば、第２トランジスターのソースが第２電位線と第３電位線との一方に電気的に接続され、第２トランジスターのドレイン側に発光素子が配置されている。そのため、第２トランジスターがＮ型であれば、第２トランジスターは発光素子よりも低電位側に配置され、第２トランジスターがＰ型であれば、第２トランジスターは発光素子よりも高電位側に配置されることになるので、第２トランジスターがオン状態となったときに、第２トランジスターのソースドレイン電圧が小さくとも、第２トランジスターの電気伝導度を大きくできる。即ち、第１トランジスターと第２トランジスターとがオン状態となって発光素子が発光する際に、第１トランジスターと第２トランジスターとを線形動作させることができる。これにより、高電圧系電源である第２電位と第３電位との電位差の大半が発光素子にかかるので、発光素子を発光させる際に第１トランジスターと第２トランジスターとの閾値電圧のばらつきの影響を受けにくくなる。この結果、画素間での明るさの均一性を向上できる。

（適用例１９）本適用例に係る電気光学装置であって、前記第２トランジスターのオン抵抗は前記発光素子のオン抵抗と比べて十分に低いことが好ましい。

本適用例の構成によれば、第１トランジスターと第２トランジスターとをオン状態として発光素子を発光させる際に、第２トランジスターを線形動作させることができる。この結果、発光素子と第１トランジスターと第２トランジスターとで生じる電位降下の大半が発光素子にかかることになるので、発光素子を発光させる際に第１トランジスターと第２トランジスターとの閾値電圧のばらつきの影響を受けにくくなる。これにより、画素間での明るさのばらつきや階調のずれを小さくすることができる。

（適用例２０）本適用例に係る電子機器は、上記適用例に記載の電気光学装置を備えたことを特徴とする。

本適用例の構成によれば、例えばヘッドマウントディスプレイ等の電子機器に表示される画像の高品位化を実現することができる。

本実施形態に係る電子機器の概要を説明する図。 本実施形態に係る電子機器の内部構造を説明する図。 本実施形態に係る電子機器の光学系を説明する図。 本実施形態に係る電気光学装置の構成を示す概略平面図。 本実施形態に係る電気光学装置の回路ブロック図。 本実施形態に係る画素の構成を説明する図。 本実施形態に係る電気光学装置のデジタル駆動を説明する図。 本実施形態に係る電気光学装置の時分割階調方式を説明する表。 本実施形態に係る画素回路の構成を説明する図。 本実施形態に係る画素回路の駆動方法を説明する図。 制御線駆動回路の構成を示すブロック図。 制御線駆動回路の構成を示すブロック図。 制御線駆動回路の動作を説明するタイミングチャート。 走査線駆動回路の構成を示すブロック図。 走査線駆動回路の構成を示すブロック図。 走査線駆動回路の動作を説明するタイミングチャート。 変形例２に係る画素回路の構成を説明する図。 変形例２に係る画素回路の構成を説明する図。

以下、本発明の実施形態を、図面を用いて説明する。なお、以下の図面においては、各層や各部材を図面上で認識可能な程度の大きさとする為、各層や各部材毎に縮尺を異ならしめてある。

「電子機器の概要」
まず、図１を参照して電子機器の概要を説明する。図１は、本実施形態に係る電子機器の概要を説明する図である。

ヘッドマウントディスプレイ１００は、本実施形態に係る電子機器の一例であり、電気光学装置１０（図３参照）を備えている。図１に示すように、ヘッドマウントディスプレイ１００は、眼鏡のような外観を有している。このヘッドマウントディスプレイ１００を装着した使用者に対して、画像となる映像光ＧＬ（図３参照）を視認させると共に、使用者に外界光をシースルーで視認させている。要するに、ヘッドマウントディスプレイ１００は、外界光と映像光ＧＬとを重ねて表示させるシースルー機能を持ち、広画角かつ高性能でありながら、小型軽量となっている。

ヘッドマウントディスプレイ１００は、使用者の眼前を覆う透視部材１０１と、透視部材１０１を支持するフレーム１０２と、フレーム１０２の左右両端のカバー部から後方のつる部分（テンプル）にかけての部分に付加された第１内蔵装置部１０５ａと第２内蔵装置部１０５ｂとを備えている。

透視部材１０１は、使用者の眼前を覆う肉厚で湾曲した光学部材（透過アイカバー）であり、第１光学部分１０３ａと第２光学部分１０３ｂとに分かれている。図１で左側の第１光学部分１０３ａと第１内蔵装置部１０５ａとを組み合わせた第１表示機器１５１は、シースルーにて右眼用の虚像を表示する部分であり、単独でも表示機能の付いた電子機器として機能する。又、図１で右側の第２光学部分１０３ｂと第２内蔵装置部１０５ｂとを組み合わせた第２表示機器１５２は、シースルーにて左眼用の虚像を形成する部分であり、単独でも表示機能の付いた電子機器として機能する。第１表示機器１５１と第２表示機器１５２とには電気光学装置１０（図３参照）が組み込まれている。

「電子機器の内部構造」
図２は、本実施形態に係る電子機器の内部構造を説明する図である。図３は、本実施形態に係る電子機器の光学系を説明する図である。次に、図２と図３とを参照して電子機器の内部構造と光学系とを説明する。なお、図２と図３とでは第１表示機器１５１を電子機器の例として説明しているが、第２表示機器１５２に対しても左右対称で殆ど同じ構造をなしている。したがって、第１表示機器１５１について説明し、第２表示機器１５２の詳細な説明は省略する。

図２に示すように、第１表示機器１５１は、投射透視装置１７０と、電気光学装置１０（図３参照）とを備えている。投射透視装置１７０は、導光部材であるプリズム１１０と、光透過部材１５０と、結像用の投射レンズ１３０（図３参照）とを備える。プリズム１１０と光透過部材１５０とは接合によって一体化され、例えばプリズム１１０の上面１１０ｅとフレーム１６１の下面１６１ｅとが接するようにフレーム１６１の下側にしっかりと固定されている。

投射レンズ１３０は、これを収納する鏡筒１６２を介してプリズム１１０の端部に固定されている。投射透視装置１７０のうちプリズム１１０と光透過部材１５０とは、図１における第１光学部分１０３ａに相当し、投射透視装置１７０の投射レンズ１３０と、電気光学装置１０とは、図１における第１内蔵装置部１０５ａに相当する。

投射透視装置１７０のうち、プリズム１１０は、平面視において顔面に沿うように湾曲した円弧状の部材であり、鼻に近い中央側の第１プリズム部分１１１と、鼻から離れた周辺側の第２プリズム部分１１２とに分けて考えることができる。第１プリズム部分１１１は、光出射側に配置され、光学的な機能を有する側面として、第１面Ｓ１１（図３参照）と、第２面Ｓ１２と、第３面Ｓ１３とを有する。

第２プリズム部分１１２は、光入射側に配置され、光学的な機能を有する側面として、第４面Ｓ１４（図３参照）と、第５面Ｓ１５と、を有する。このうち、第１面Ｓ１１と第４面Ｓ１４とが隣接し、第３面Ｓ１３と第５面Ｓ１５とが隣接し、第１面Ｓ１１と第３面Ｓ１３との間に第２面Ｓ１２が配置されている。又、プリズム１１０は、第１面Ｓ１１から第４面Ｓ１４に隣接する上面１１０ｅを有する。

プリズム１１０は、可視域で高い光透過性を示す樹脂材料で形成されており、例えば型内に熱可塑性樹脂を注入し固化させることにより、成形する。プリズム１１０の本体部分１１０ｓ（図３参照）は、一体形成品とされているが、第１プリズム部分１１１と第２プリズム部分１１２とに分けて考えることができる。第１プリズム部分１１１は、映像光ＧＬの導波及び出射を可能にすると共に、外界光の透視を可能にする。第２プリズム部分１１２は、映像光ＧＬの入射及び導波を可能にする。

光透過部材１５０は、プリズム１１０と一体的に固定されている。光透過部材１５０は、プリズム１１０の透視機能を補助する部材（補助プリズム）である。光透過部材１５０は、可視域で高い光透過性を示し、プリズム１１０の本体部分１１０ｓと略同一の屈折率を有する樹脂材料で形成されている。光透過部材１５０は、例えば熱可塑性樹脂の成形によって形成される。

図３に示すように、投射レンズ１３０は、入射側光軸に沿って例えば３つのレンズ１３１，１３２，１３３を有している。各レンズ１３１，１３２，１３３は、レンズの光入射面の中心軸に回転対称なレンズであり、少なくとも１つ以上が非球面レンズとなっている。

投射レンズ１３０は、電気光学装置１０から出射された映像光ＧＬをプリズム１１０内に入射させて眼ＥＹに再結像させる。要するに、投射レンズ１３０は、電気光学装置１０の各画素から出射された映像光ＧＬを、プリズム１１０を介して眼ＥＹに再結像させるためのリレー光学系である。投射レンズ１３０は、鏡筒１６２内に保持され、電気光学装置１０は、鏡筒１６２の一端に固定されている。プリズム１１０の第２プリズム部分１１２は、投射レンズ１３０を保持する鏡筒１６２に連結され、投射レンズ１３０及び電気光学装置１０を間接的に支持している。

ヘッドマウントディスプレイ１００のように使用者の頭部に装着し眼前を覆うタイプの電子機器では、小型で軽量であることが求められる。また、ヘッドマウントディスプレイ１００のような電子機器に使用される電気光学装置１０では、高解像度化（画素の微細化）、表示の多階調化、低消費電力化が求められている。

［電気光学装置の構成］
次に、図４を参照して電気光学装置の構成を説明する。図４は、本実施形態に係る電気光学装置の構成を示す概略平面図である。本実施形態では、電気光学装置１０が、発光素子として有機ＥＬ素子を備える有機ＥＬ装置である場合を例に取り説明する。図４に示すように、本実施形態に係る電気光学装置１０は、素子基板１１と、保護基板１２とを有している。素子基板１１には、不図示のカラーフィルターが設けられている。素子基板１１と保護基板１２とは、不図示の充填剤を介して対向配置され接着されている。

素子基板１１は、例えば、単結晶半導体基板（例えば単結晶シリコン基板）で構成されている。素子基板１１は、表示領域Ｅと、表示領域Ｅを囲む非表示領域Ｄとを有している。表示領域Ｅには、例えば、青色（Ｂ）光が発せられるサブ画素５８Ｂと、緑色（Ｇ）光が発せられるサブ画素５８Ｇと、赤色（Ｒ）光が発せられるサブ画素５８Ｒとが、例えばマトリックス状に配列されている。サブ画素５８Ｂ、サブ画素５８Ｇ、サブ画素５８Ｒのそれぞれには、発光素子２０（図６参照）が設けられている。電気光学装置１０では、サブ画素５８Ｂ、サブ画素５８Ｇ、サブ画素５８Ｒを含む画素５９が表示単位となって、フルカラーの表示が提供される。

なお、本明細書では、サブ画素５８Ｂ、サブ画素５８Ｇ、及びサブ画素５８Ｒを区別せず、総称してサブ画素５８と称する場合がある。表示領域Ｅは、サブ画素５８から発せられる光が透過し、表示に寄与する領域である。非表示領域Ｄは、サブ画素５８から発せられる光が透過せず、表示に寄与しない領域である。

素子基板１１は、保護基板１２よりも大きく、素子基板１１の第１辺（図４における左側の縦方向の辺）の延在方向において、保護基板１２からはみ出している。素子基板１１の第１辺と対向する辺（図４における右側の縦方向の辺）を第２辺とし、保護基板１２からはみ出した側の素子基板１１の第１辺及び第２辺と交差する辺を第３辺とする。

素子基板１１の保護基板１２からはみ出した部分には、第３辺に沿って、複数の外部接続用端子１３が配列されている。複数の外部接続用端子１３と表示領域Ｅとの間には、第３辺に沿って信号線駆動回路５３が設けられている。第１辺と表示領域Ｅとの間には、第１辺に沿って走査線駆動回路５２が設けられている。また、第２辺と表示領域Ｅとの間には、第２辺に沿って制御線駆動回路５４が設けられている。このような配置とすることで、信号線駆動回路５３と走査線駆動回路５２と制御線駆動回路５４とを互いに干渉することなく、容易に素子基板１１上に配置することができる。

保護基板１２は、素子基板１１よりも小さく、外部接続用端子１３が露出されるように配置されている。保護基板１２は、光透過性の基板であり、例えば石英基板やガラス基板等を使用することができる。保護基板１２は、表示領域Ｅにおいて、サブ画素５８に配置された発光素子２０が損傷しないように保護する役割を有し、少なくとも表示領域Ｅに対向するように配置される。

なお、カラーフィルターは、素子基板１１における発光素子２０上に設けられていてもよいし、保護基板１２に設けられていてもよい。発光素子２０から各色に対応した光が発せられる構成の場合は、カラーフィルターは必須ではない。また、保護基板１２は必須ではなく、保護基板１２の代わりに、素子基板１１に発光素子２０を保護する保護層が設けられた構成であってもよい。

本明細書では、外部接続用端子１３が配列された上記第３辺に沿った方向を第２方向としてのＸ方向（行方向）とし、第１辺と第２辺とに沿った方向（列方向）を第１方向としてのＹ方向とする。したがって、信号線駆動回路５３はＸ方向に沿って形成され、走査線駆動回路５２と制御線駆動回路５４とはＹ方向に沿って形成されている。

本実施形態では、例えば、同色の発光が得られるサブ画素５８が列方向（Ｙ方向）に配列され、異なる色の発光が得られるサブ画素５８が行方向（Ｘ方向）に配列される、所謂ストライプ方式の配置が採用されている。なお、行方向（Ｘ方向）におけるサブ画素５８の配置は、図４に示すようなＢ、Ｇ、Ｒの順であることに限定されず、例えば、Ｒ、Ｇ、Ｂの順であってもよい。また、サブ画素５８の配置は、ストライプ方式であることに限定されず、デルタ方式や、ベイヤー方式、Ｓストライプ方式等であってもよく、加えて、サブ画素５８Ｂ，５８Ｇ，５８Ｒの形状や大きさは同じであることに限定されない。

「電気光学装置の回路構成」
次に、図５を参照して、電気光学装置の回路構成を説明する。図５は、本実施形態に係る電気光学装置の回路ブロック図である。図５に示すように、電気光学装置１０の表示領域Ｅには、互いに交差する複数の走査線４２と複数の信号線４３とが形成され、走査線４２と信号線４３との各交差に対応してサブ画素５８が行列状に配列されている。各サブ画素５８には、発光素子２０（図９参照）等を含む画素回路４１が設けられている。

電気光学装置１０の表示領域Ｅには、各走査線４２に対応して、制御線４４が形成されている。走査線４２と制御線４４とは行方向（第２方向としてのＸ方向）に延在している。そのため、走査線４２に対して制御線４４を１対１で対応させることが容易になる。その結果、後述するように、行毎に走査線４２が選択された後（画像信号が書き換えられた後）、直ちに発光素子２０を発光させることができる。又、表示領域Ｅには、各信号線４３に対応して、相補信号線４５が形成されている。信号線４３と相補信号線４５とは列方向（第１方向としてのＹ方向）に延在している。

電気光学装置１０では、表示領域Ｅに、Ｍ行×Ｎ列のサブ画素５８が行列状に配置されている。具体的には、表示領域Ｅに、Ｍ本の走査線４２とＭ本の制御線４４とＮ本の信号線４３とＮ本の相補信号線４５とが形成されている。なお、ＭとＮとは２以上の整数であり、本実施形態では一例として、Ｍ＝７２０、Ｎ＝１２８０×ｐとされている。ｐは、１以上の整数であり、表示の基本色の数を表す。本実施形態では、ｐ＝３、即ち、表示の基本色がＲ、Ｇ、Ｂの３色である場合を例に説明する。

電気光学装置１０は、表示領域Ｅ外に駆動部５０を有している。駆動部５０から、表示領域Ｅに配列された各画素回路４１に各種信号が供給され、画素５９（３色のサブ画素５８）を表示単位として画像が表示領域Ｅに表示される。駆動部５０は、駆動回路５１と制御装置５５とを含む。制御装置５５は、表示用信号を駆動回路５１に供給する。駆動回路５１は、表示用信号に基づき複数の走査線４２と複数の信号線４３と複数の制御線４４とを介して各画素回路４１に駆動信号を供給する。

さらに、非表示領域Ｄ及び表示領域Ｅには、第１電位が供給される第１電位線としての高電位線４７と、第２電位が供給される第２電位線としての低電位線４６と、第３電位が供給される第３電位線としての高電位線４９と、が配置されている。各画素回路４１に対して、高電位線４７は第１電位を供給し、低電位線４６は第２電位を供給し、高電位線４９は第３電位を供給する。

本実施形態では、第１電位（Ｖ１）が第１高電位ＶＤＤ１（例えばＶ１＝ＶＤＤ１＝３．０Ｖ）であり、第２電位（Ｖ２）が低電位ＶＳＳ（例えばＶ２＝ＶＳＳ＝０Ｖ）であり、第３電位（Ｖ３）が第２高電位ＶＤＤ２（例えばＶ３＝ＶＤＤ２＝７．０Ｖ）である。したがって、第１電位は第２電位よりも高く、第３電位は第１電位よりも高い。換言すると、第２電位に対する第３電位の電位差の絶対値は、第２電位に対する第１電位の電位差の絶対値よりも大きい。

本実施形態では、第１電位（第１高電位ＶＤＤ１）と第２電位（低電位ＶＳＳ）とで低電圧系電源が構成され、第３電位（高電位ＶＤＤ２）と第２電位（低電位ＶＳＳ）とで高電圧系電源が構成される。第２電位は、低電圧系電源と高電圧系電源とにおいて基準となる電位である。

なお、本実施形態では一例として、第２電位線（低電位線４６）と第１電位線（高電位線４７）と第３電位線（高電位線４９）とが表示領域Ｅ内で行方向に延在しているが、これらは列方向に延在してもよいし、これらの一部が行方向に延在し他が列方向に延在してもよいし、これらが行列方向に格子状に配置されていてもよい。

駆動回路５１は、走査線駆動回路５２と信号線駆動回路５３と制御線駆動回路５４とを含む。駆動回路５１は、非表示領域Ｄ（図４参照）に設けられている。本実施形態では、駆動回路５１と画素回路４１とは、図４に示す素子基板１１（本実施形態では、単結晶シリコン基板）上に形成されている。具体的には、駆動回路５１や画素回路４１は、単結晶シリコン基板に形成されたトランジスター等の素子で構成されている。

走査線駆動回路５２には、走査線４２が電気的に接続されている。そのため、走査線４２を容易に、且つ、制御線４４と独立に駆動することができる。走査線駆動回路５２は、画素回路４１を行方向に選択又は非選択とする走査信号（Ｓｃａｎ）を各走査線４２に出力し、走査線４２はこの走査信号を画素回路４１に伝える。換言すると、走査信号は選択状態と非選択状態とを有しており、走査線４２は、走査線駆動回路５２からの走査信号を受けて、適宜、選択され得る。走査信号は、第２電位（低電位ＶＳＳ）と第３電位（第２高電位ＶＤＤ２）との間の電位を取る。

後述するように、本実施形態では、第４トランジスター３４と、第４トランジスター３
４の相補トランジスターである第８トランジスター３８とがともにＮ型である（図９参照
）ので、選択状態における走査信号（選択信号）はＨｉｇｈ（高電位）であり、非選択状態における走査信号（非選択信号）はＬｏｗ（低電位）である。選択信号は、第１電位（Ｖ１）以上の高電位で設定され、第３電位（Ｖ３）であることが好ましい。又、非選択信号は、第２電位（Ｖ２）以下の低電位で設定され、第２電位（Ｖ２）であることが好ましい。

なお、Ｍ本の走査線４２のうちｉ行目の走査線４２に供給される走査信号を特定する際には、ｉ行目の走査信号Ｓｃａｎ ｉと表記する。走査線駆動回路５２は不図示のシフトレジスター回路を備えており、シフトレジスター回路をシフトする信号が、一段毎にシフト出力信号として出力される。このシフト出力信号を用いて、１行目の走査信号Ｓｃａｎ １〜Ｍ行目の走査信号Ｓｃａｎ Ｍが形成される。

信号線駆動回路５３には、信号線４３と相補信号線４５とが電気的に接続されている。信号線駆動回路５３は、不図示のシフトレジスター回路、或いはデコーダー回路、或いはデマルチプレクサー回路等、を備えている。信号線駆動回路５３は、走査線４２の選択に同期して、Ｎ本の信号線４３の各々に画像信号（Ｄａｔａ）を供給し、Ｎ本の相補信号線４５の各々に相補画像信号（ＸＤａｔａ）を供給する。画像信号と相補画像信号とは、第１電位（本実施形態ではＶＤＤ１）と第２電位（本実施形態ではＶＳＳ）とのいずれかの電位を取るデジタル信号である。

なお、Ｎ本の信号線４３のうちｊ列目の信号線４３に供給される画像信号を特定する際には、ｊ列目の画像信号Ｄａｔａ ｊと表記する。同様に、Ｎ本の相補信号線４５のうちｊ列目の相補信号線４５に供給される相補画像信号を特定する際には、ｊ列目の相補画像信号ＸＤａｔａ ｊと表記する。

制御線駆動回路５４には、制御線４４が電気的に接続されている。そのため、制御線４４を容易に、且つ、走査線４２と独立に駆動することができる。制御線駆動回路５４は、行毎に分けられた各制御線４４に、行固有の制御信号を出力する。制御線４４は、この制御信号を対応する行の画素回路４１に供給する。制御信号は、活性状態と非活性状態とを有しており、制御線４４は、制御線駆動回路５４からの制御信号を受けて、適宜活性状態とされ得る。制御信号は、第２電位（低電位ＶＳＳ）と第３電位（第２高電位ＶＤＤ２）との間の電位を取る。

後述するように、本実施形態では、第１トランジスター３１がＰ型である（図９参照）ので、活性状態における制御信号（活性信号）はＬｏｗ（低電位）であり、非活性状態における制御信号（非活性信号）はＨｉｇｈ（高電位）である。第１電位をＶ１と表記し、第２電位をＶ２と表記し、第３電位をＶ３と表記すると、活性信号は、Ｖ３−（Ｖ１−Ｖ２）以下で設定され、第２電位（Ｖ２）であることが好ましい。又、非活性信号は、第３電位（Ｖ３）以上で設定され、第３電位（Ｖ３）であることが好ましい。

なお、Ｍ本の制御線４４のうちｉ行目の制御線４４に供給される制御信号を特定する際には、ｉ行目の制御信号Ｅｎｂ ｉと表記する。制御線駆動回路５４は、制御信号として、行毎に活性信号（又は非活性信号）を供給してもよいし、複数行同時に活性信号（又は非活性信号）を供給してもよい。本実施形態では、制御線駆動回路５４は、制御線４４を介して、表示領域Ｅに位置する全ての画素回路４１に同時に活性信号（又は非活性信号）を供給する。

制御装置５５は、表示用信号供給回路５６と、ＶＲＡＭ（Video Random Access Memory）回路５７とを含む。ＶＲＡＭ回路５７は、フレーム画像等を一時的に記憶する。表示用信号供給回路５６は、ＶＲＡＭ回路５７に一時的に記憶されたフレーム画像から表示用信号（画像信号やクロック信号等）を作成し、これを駆動回路５１に供給する。

本実施形態では、駆動回路５１や画素回路４１は素子基板１１（本実施形態では、単結晶シリコン基板）に形成されている。具体的には、駆動回路５１や画素回路４１は、単結晶シリコン基板に形成されたトランジスター素子で構成されている。

制御装置５５は、素子基板１１とは別の単結晶半導体基板等からなる基板（図示しない）に形成される半導体集積回路で構成されている。制御装置５５が形成された基板は、フレキシブルプリント基板（Flexible Printed Circuits：ＦＰＣ）により、素子基板１１に設けられた外部接続用端子１３に接続されている。このフレキシブルプリント基板を介して、制御装置５５から駆動回路５１に表示用信号が供給される。

「画素の構成」
次に、図６を参照して、本実施形態に係る画素の構成を説明する。図６は、本実施形態に係る画素の構成を説明する図である。

上述したように、電気光学装置１０では、サブ画素５８（サブ画素５８Ｂ，５８Ｇ，５８Ｒ）を含む画素５９を表示単位として画像が表示される。本実施形態では、サブ画素５８の行方向（Ｘ方向）の長さａは４マイクロメーター（μｍ）であり、サブ画素５８の列方向（Ｙ方向）の長さｂは１２マイクロメーター（μｍ）である。換言すると、サブ画素５８の行方向（Ｘ方向）における配置ピッチは４マイクロメーター（μｍ）であり、サブ画素５８の列方向（Ｙ方向）における配置ピッチは１２マイクロメーター（μｍ）である。

各サブ画素５８には、発光素子（Light Emitting Device：ＬＥＤ）２０を含む画素回路４１が設けられている。発光素子２０は、白色光を射出する。電気光学装置１０は、発光素子２０から射出された光が透過する不図示のカラーフィルターを備えている。カラーフィルターは、表示の基本色ｐに対応する色のカラーフィルターを含む。本実施形態では、基本色ｐ＝３であり、サブ画素５８Ｂ、サブ画素５８Ｇ、サブ画素５８Ｒのそれぞれに対応してＢ、Ｇ、Ｒの各色のカラーフィルターが配置される。

本実施形態では、発光素子２０の一例として、有機ＥＬ（Electro Luminescence）素子が用いられている。有機ＥＬ素子は、特定波長の光の強度を増幅する光共振構造を有していてもよい。即ち、サブ画素５８Ｂでは発光素子２０が発する白色光から青色の光成分を取り出し、サブ画素５８Ｇでは発光素子２０が発する白色光から緑色の光成分を取り出し、サブ画素５８Ｒでは発光素子２０が発する白色光から赤色の光成分を取り出す構成であってもよい。

また、上述の例の他にも、基本色ｐ＝４として、カラーフィルターにＢ、Ｇ、Ｒ以外の色、例えば、白色光用のカラーフィルター（実質的にカラーフィルターがないサブ画素５８）を準備してもよいし、黄色やシアン等他の色光用のカラーフィルターを準備してもよい。さらに、発光素子２０として、窒化ガリウム（ＧａＮ）等の発光ダイオード素子や、半導体レーザー素子などを用いることとしてもよい。

「電気光学装置のデジタル駆動」
次に、図７及び図８を参照して、本実施形態に係る電気光学装置１０におけるデジタル駆動による画像表示方法を説明する。図７は、本実施形態に係る電気光学装置のデジタル駆動を説明する図である。図８は、本実施形態に係る電気光学装置の時分割階調方式を説明する表である。

電気光学装置１０は、デジタル駆動により、表示領域Ｅ（図４参照）に所定の画像を表示する。即ち、各サブ画素５８に配置された発光素子２０（図６参照）は、発光（明表示）又は非発光（暗表示）の２値のいずれかの状態をとり、表示される画像の階調は各発光素子２０の発光期間の割合により決まる。これを時分割駆動と称する。

図７には、一枚の画像を表示するフレーム期間であるフィールド（Ｆ）が示されている。図７に示すように、時分割駆動では、一枚の画像を表示する１フィールド（Ｆ）を、複数のサブフィールド（ＳＦ）に分割し、サブフィールド（ＳＦ）毎に発光素子２０の発光と非発光とを制御することで階調表示を表現する。

図８には、本実施形態における時分割駆動の設定例が示されている。具体的には、図８の上段にフレーム周波数ｆ、１走査線選択期間ｘ、１垂直期間ＶＰ、階調のビット数ｇ等の駆動条件が示されている。図８の中段には、右側に各サブフィールドＳＦの期間（非表示期間Ｐ１と表示期間Ｐ２との和）の長さが示され、左側に各サブフィールドＳＦにおける非表示期間Ｐ１の長さが示され、中央に各サブフィールドＳＦにおける表示期間Ｐ２の長さが示されている。図８の下段には、表示階調数と総表示色数とが示されている。

図８の上段に示すように、ここでは一例として、フレーム周波数（ｆ）が６０Ｈｚのプログレッシブ方式で画像を表示することとすると、１フレーム期間（１／ｆ）＝１フィールド（Ｆ）＝１６．６７ミリ秒（ｍｓｅｃ）となる。階調のビット数ｇを１６とし、１６ビットの時分割階調方式により、２¹⁶＝６５，５３６階調の表示（図８の下段参照）を行う場合を例として説明する。１６ビットの時分割階調方式では、１個のフィールドＦを１６個のサブフィールドＳＦ１〜ＳＦ１６に分割する。

図７には、１個のフィールドＦにおいて、ｉ番目のサブフィールドをＳＦｉで表し、１番目のサブフィールドＳＦ１から１６番目のサブフィールドＳＦ１６までの１６個のサブフィールドが示されている。各サブフィールドＳＦには、第２期間としての表示期間Ｐ２（Ｐ２−１〜Ｐ２−１６）と、第１期間としての非表示期間Ｐ１（Ｐ１−１〜Ｐ１−１６）とが含まれる。

なお、本明細書では、サブフィールドＳＦ１〜ＳＦ１６を区別せず総称してサブフィールドＳＦと称し、非表示期間Ｐ１−１〜Ｐ１−１６を区別せず総称して非表示期間Ｐ１と称し、表示期間Ｐ２−１〜Ｐ２−１６を区別せず総称して表示期間Ｐ２と称する場合がある。

非表示期間Ｐ１は、一つの走査線４２が選択されて対応するサブ画素５８の記憶回路６０（図９参照）に画像信号が書き込まれている（又は書き換えられている）期間である１走査線選択期間ｘと、発光素子２０が非発光となっている消灯期間とを含む。全ての走査線４２を選択し終える一垂直期間をＶＰとする。本実施形態では、図８の上段に示すように、１走査線選択期間ｘを０．５マイクロ秒（μｓｅｃ）とすると、一垂直期間ＶＰは、ＶＰ＝０．５×１０^-3×７２０＝０．３６ミリ秒となる。

発光素子２０は、表示期間Ｐ２において発光又は非発光となり、非表示期間Ｐ１におい
て非発光となる。本実施形態では、第１サブフィールドとしてのサブフィールドＳＦ１における表示期間Ｐ２（第２期間Ｐ２−１）の長さと、第２サブフィールドとしてのサブフィールドＳＦ２における表示期間Ｐ２（第２期間Ｐ２−２）の長さとは異なる。具体的には、サブフィールドＳＦ２における表示期間Ｐ２（第２期間Ｐ２−２）の長さは、サブフィールドＳＦ１における表示期間Ｐ２（第２期間Ｐ２−１）の長さの倍になっている。以下同様に、サブフィールドＳＦｉにおける表示期間Ｐ２（第２期間Ｐ２−ｉ）の長さは、その一つ前のサブフィールドＳＦｉ−１における表示期間Ｐ２（第２期間Ｐ２−ｉ−１）の長さの倍になっている。更に、第１サブフィールドとしてのサブフィールドＳＦ１における非表示期間Ｐ１（第１期間Ｐ１−１）の長さと、第２サブフィールドとしてのサブフィールドＳＦ２における非表示期間Ｐ１（第１期間Ｐ１−２）の長さとは異なる。又、第１サブフィールドとしてのサブフィールドＳＦ１の期間長（即ち、非表示期間Ｐ１（第１期間Ｐ１−１）の長さと表示期間Ｐ２（第２期間Ｐ２−１）の長さとの和）は、第２サブフィールドとしてのサブフィールドＳＦ２の期間長（即ち、非表示期間Ｐ１（第１期間Ｐ１−２）の長さと表示期間Ｐ２（第２期間Ｐ２−２）の長さとの和）に等しく、共に一垂直期間ＶＰである。この結果、サブフィールドＳＦ１における非表示期間Ｐ１（第１期間Ｐ１−１）の長さは、サブフィールドＳＦ２における非表示期間Ｐ１（第１期間Ｐ１−２）の長さよりも長くなっている。このように、非表示期間Ｐ１は、記憶回路６０への画像信号の書き込みや表示時間の調整等に使用される。

フレーム周波数が６０Ｈｚのプログレッシブ方式により１６ビットの時分割階調方式で画像を表示する場合は、図８の中段に示すように、サブフィールドＳＦ１のＰ２−１を０．０００２ミリ秒（＝０．２マイクロ秒）とする。そして、各サブフィールドＳＦの表示期間Ｐ２を、（ＳＦ１のＰ２−１）：（ＳＦ２のＰ２−２）：（ＳＦ３のＰ２−３）：（ＳＦ４のＰ２−４）：（ＳＦ５のＰ２−５）：（ＳＦ６のＰ２−６）＝１：２：４：８：１６：３２と設定し、以降、ｎ（ｎは１以上の整数）番目のサブフィールドＳＦの表示期間Ｐ２に対してｎ＋１番目のサブフィールドＳＦの表示期間Ｐ２が２倍となるように設定する。１フレーム期間における総発光可能期間は、ＳＦ１のＰ２−１〜ＳＦ１６のＰ２−１６の合計であり、１３．１１４ミリ秒である。

本実施形態では、第１サブフィールドとしてのサブフィールドＳＦ１における表示期間Ｐ２（第２期間Ｐ２−１）は、サブフィールドＳＦ１においてある走査線４２（例えば１行目の走査線４２）が選択され始めた時刻から次に続くサブフィールドＳＦ２において同じ走査線４２（この例では１行目の走査線４２）が選択され始める時刻までの一垂直期間ＶＰよりも短い。そのため、発光素子２０を発光可能とする表示期間Ｐ２（第２期間）をごく短時間として、時分割駆動による表示階調数を容易に増やすことができる。これにより、高品位な画像を実現することができる。

又、第２サブフィールドとしてのサブフィールドＳＦ１６を選んだ場合、サブフィールドＳＦ１６における表示期間Ｐ２（第２期間Ｐ２−１６）は、一垂直期間ＶＰよりも長い。
このため、発光素子２０を発光可能とする表示期間Ｐ２（第２期間）を比較的長時間とし
て、時分割駆動による表示階調数を容易に増やすことができる。これにより、高品位な画
像を実現することができる。

図８の中段に示すように、サブフィールドＳＦ１１までは表示期間Ｐ２が一垂直期間ＶＰよりも短いので、ＳＦ１期間からＳＦ１１期間は一垂直期間ＶＰと同じ０．３６ミリ秒である。したがって、ＳＦ１期間からＳＦ１１期間までは、各サブフィールドＳＦに消灯期間が存在する。サブフィールドＳＦ１２以降は、表示期間Ｐ２が一垂直期間ＶＰよりも長いので、各サブフィールドＳＦの期間（ＳＦ１２期間〜ＳＦ１６期間）は各表示期間Ｐ２（表示期間Ｐ２−１２〜表示期間Ｐ２−１６）と１走査線選択期間ｘとの和となる。これより、図８の中段に示すように、ＳＦ１２期間が０．４１ミリ秒、ＳＦ１３期間が０．８２ミリ秒、ＳＦ１４期間が１．６４ミリ秒、ＳＦ１５期間が３．２８ミリ秒、ＳＦ１６期間が６．５６ミリ秒となる。

図７には、各サブフィールドＳＦにおける非表示期間Ｐ１と表示期間Ｐ２とが示されている。なお、図７において、サブフィールドＳＦ１からサブフィールドＳＦ８までは、サブフィールドＳＦ９以降のサブフィールドＳＦと比べて表示期間Ｐ２が短いため、表示期間Ｐ２（表示期間Ｐ２−１〜表示期間Ｐ２−８）を図示していない。また、ＳＦ１２以降のサブフィールドＳＦには、その前のサブフィールドＳＦと比べて非表示期間Ｐ１が短いため、非表示期間Ｐ１（非表示期間Ｐ１−１２〜Ｐ１−１６）を図示していない。要するに、１走査線選択期間ｘは、０．５マイクロ秒と非常に短いので、図示を省略している。

電気光学装置１０の１６ビットの時分割階調方式によるデジタル駆動では、１個のフィールドＦ内の総表示期間Ｐ２に対する発光期間の比に基づいて６５，５３６階調の表示を実現することができる。例えば、階調「０」の黒表示では、１６個のサブフィールドＳＦ１〜ＳＦ１６の全ての表示期間Ｐ２−１〜Ｐ２−１６で発光素子２０を非発光とする。一方、階調「６５，５３５」の白表示では、１６個のサブフィールドＳＦ１〜ＳＦ１６の全ての表示期間Ｐ２−１〜Ｐ２−１６で発光素子２０を発光とする。

又、６５，５３６階調のうち、例えば階調「７」の中間輝度の表示を得る場合には、１番目のサブフィールドＳＦ１の表示期間Ｐ２−１と、２番目のサブフィールドＳＦ２の表示期間Ｐ２−２と、３番目のサブフィールドＳＦ３の表示期間Ｐ２−３とで発光素子２０を発光させ、その他のサブフィールドＳＦ４〜ＳＦ１６の表示期間Ｐ２−４〜Ｐ２−１６では発光素子２０を非発光とする。このように１個のフィールドＦを構成するサブフィールドＳＦ毎に、その表示期間Ｐ２に発光素子２０を発光させるか非発光とするかを適宜選択することで中間の階調の表示を行うことができる。これにより、図８の下段に示すように、表示可能な色数（総表示色数）は、２８１，４７４，９７６，７１０，６５６色となる。

ところで、従来のアナログ駆動の電気光学装置（有機ＥＬ装置）では、駆動トランジスターのゲート電位に応じて有機ＥＬ素子に流れる電流をアナログ制御することにより階調表示が行われていたため、駆動トランジスターの電圧電流特性や閾値電圧のばらつきに起因して、画素間で明るさのばらつきや階調のずれが生じて表示品位が低下していた。これに対して、特許文献１に記載のように駆動トランジスターの電圧電流特性や閾値電圧のばらつきを補償する補償回路を設けると、補償回路にも電流が流れるため消費電力の増大を招いていた。

また、従来の有機ＥＬ装置では、表示を多階調化するためには、アナログ信号である画像信号を記憶する容量素子の電気容量を大きくする必要があるので、高解像度化（画素の微細化）との両立が困難であるとともに、大きな容量素子の充放電に伴い消費電力も増大していた。換言すると、従来の有機ＥＬ装置では、高解像度で多階調の高品位な画像を低消費電力で表示できる電気光学装置を実現することが困難であるという課題があった。

本実施形態に係る電気光学装置１０では、オン／オフの２値で動作するデジタル駆動であるため、発光素子２０は発光又は非発光の２値のいずれかの状態を取る。そのため、アナログ駆動の場合と比べて、トランジスターの電圧電流特性や閾値電圧のばらつきの影響を受け難くなるので、画素５９（サブ画素５８）で明るさのばらつきや階調のずれが少なく高品位な表示画像が得られる。さらに、デジタル駆動では、アナログ駆動の場合に求められる大きな容量の容量素子を保有する必要がないので、画素５９（サブ画素５８）の微細化が可能となり、高解像度化を容易に進めることができるとともに、大きな容量素子の充放電に伴う電力消費を低減できる。

又、電気光学装置１０のデジタル駆動では、１個のフィールドＦを構成するサブフィールドＳＦの数（階調のビット数ｇ）を増減することにより、容易に階調数を上げたり下げたりすることができる。後で詳述するが、電気光学装置１０のデジタル駆動では、第１期間としての非表示期間Ｐ１を記憶回路６０に画像信号を書き込む信号書き込み期間（又は画像信号を書き換える信号書き換え期間）とすることができる。そのため、信号書き込み期間を変えることなく（即ち、駆動回路５１のクロック周波数を変えることなく）、１６ビットの階調表示から例えば８ビット等の階調表示に簡単に変えることができる。

さらに、電気光学装置１０のデジタル駆動では、サブフィールドＳＦ間、又は、フィールドＦ間、で、表示を変えるサブ画素５８の記憶回路６０（図９参照）の画像信号が書き換えられる。一方、表示を変えないサブ画素５８の記憶回路６０の画像信号は書き換えられない（保持される）ので、低消費電力が実現する。即ち、本構成とすると、エネルギー消費を低減しつつ、画素５９（サブ画素５８）間での明るさのばらつきや階調のずれが少なく多階調で高解像度な画像を表示する電気光学装置１０を実現することができる。

「画素回路の構成」
次に、本実施形態に係る画素回路の構成を、図９を参照して説明する。図９は、本実施形態に係る画素回路の構成を説明する図である。

図９に示すように、走査線４２と信号線４３との交差に対応して配置されたサブ画素５８毎に、画素回路４１が設けられている。走査線４２に沿って制御線４４が配置され、信号線４３に沿って相補信号線４５が配置されている。各画素回路４１に対して、走査線４２と信号線４３と制御線４４と相補信号線４５とが対応する。

また、本実施形態では、各画素回路４１に対して、高電位線４７から第１電位（ＶＤＤ１）が供給され、低電位線４６から第２電位（ＶＳＳ）が供給され、高電位線４９から第３電位（ＶＤＤ２）が供給される。

本実施形態に係る画素回路４１は、Ｐ型の第１トランジスター３１と、発光素子２０と、Ｎ型の第２トランジスター３２と、記憶回路６０と、Ｎ型の第４トランジスター３４と、第４トランジスター３４の相補トランジスターであるＮ型の第８トランジスター３８とを含む。画素回路４１が記憶回路６０を含むので、電気光学装置１０はデジタル駆動が可能となり、アナログ駆動の場合と比べて、サブ画素５８間での発光素子２０の発光輝度のばらつきが抑えられるので、画素５９間での表示のばらつきを低減できる。

第１トランジスター３１と発光素子２０と第２トランジスター３２とは、第３電位線（高電位線４９）と第２電位線（低電位線４６）との間に直列に配置されている。記憶回路６０は、第１電位線（高電位線４７）と第２電位線（低電位線４６）との間に配置されている。第４トランジスター３４は、記憶回路６０と信号線４３との間に配置されている。第８トランジスター３８は、記憶回路６０と相補信号線４５との間に配置されている。

記憶回路６０は、第１インバーター６１と第２インバーター６２とを含む。記憶回路６０は、これら２つのインバーター６１，６２を環状に接続して構成され、所謂、スタティックメモリーを成して画像信号であるデジタル信号を記憶する。第１インバーター６１の出力端子２５が第２インバーター６２の入力端子２８に電気的に接続され、第２インバーター６２の出力端子２７が第１インバーター６１の入力端子２６に電気的に接続されている。

なお、本明細書で端子（出力又は入力）Ａと端子（出力又は入力）Ｂとが電気的に接続されている状態とは、端子Ａの論理と端子Ｂの論理とが同じになり得る状態を言い、例えば、端子Ａと端子Ｂとの間にトランジスターや抵抗素子、ダイオードなどが配置されていても、電気的に接続されている状態と言える。また、「トランジスターや素子がＡとＢとの間に配置されている」と表記する場合の「配置」は、レイアウト上の配置ではなく、回路図上の配置である。

記憶回路６０が記憶するデジタル信号は、Ｈｉｇｈ又はＬｏｗの２値である。本実施形態では、第１インバーター６１の出力端子２５の電位がＬｏｗの場合（第２インバーター６２の出力端子２７の電位がＨｉｇｈの場合）に発光素子２０は発光し得る状態となり、第１インバーター６１の出力端子２５の電位がＨｉｇｈの場合（第２インバーター６２の出力端子２７の電位がＬｏｗの場合）に発光素子２０は非発光となる。

本実施形態では、記憶回路６０を構成する２つのインバーター６１，６２が第１電位線（高電位線４７）と第２電位線（低電位線４６）との間に配置され、２つのインバーター６１，６２に第１電位としてのＶＤＤ１と第２電位としてのＶＳＳとが供給される。したがって、Ｈｉｇｈは第１電位（ＶＤＤ１）に相当し、Ｌｏｗは第２電位（ＶＳＳ）に相当する。

例えば、記憶回路６０にデジタル信号が記憶されて、第１インバーター６１の出力端子２５の電位がＬｏｗになると、第２インバーター６２の入力端子２８にＬｏｗが入力されて第２インバーター６２の出力端子２７の電位がＨｉｇｈとなる。そして、第１インバーター６１の入力端子２６にＨｉｇｈが入力されて第１インバーター６１の出力端子２５の電位がＬｏｗとなる。このようにして、記憶回路６０に記憶されたデジタル信号は、次に書き換えが行われるまで安定した状態で保持される。

第１インバーター６１は、Ｎ型の第３トランジスター３３とＰ型の第５トランジスター３５と、を含み、ＣＭＯＳ構成である。第３トランジスター３３と第５トランジスター３５とは、第１電位線（高電位線４７）と第２電位線（低電位線４６）との間に直列に配置されている。第３トランジスター３３のソースは、第２電位線（低電位線４６）に電気的に接続されている。第５トランジスター３５のソースは、第１電位線（高電位線４７）に電気的に接続されている。

第２インバーター６２は、Ｐ型の第６トランジスター３６と、Ｎ型の第７トランジスター３７とを含み、ＣＭＯＳ構成である。第６トランジスター３６と第７トランジスター３７とは、第１電位線（高電位線４７）と第２電位線（低電位線４６）との間に直列に配置されている。第６トランジスター３６のソースは、第１電位線（高電位線４７）に電気的に接続されている。第７トランジスター３７のソースは、第２電位線（低電位線４６）に電気的に接続されている。

第１インバーター６１の出力端子２５は、第３トランジスター３３及び第５トランジスター３５のドレインである。第２インバーター６２の出力端子２７は、第６トランジスター３６及び第７トランジスター３７のドレインである。第１インバーター６１の入力端子２６は、第３トランジスター３３及び第５トランジスター３５のゲートであり、第２インバーター６２の出力端子２７に電気的に接続されている。同様に、第２インバーター６２の入力端子２８は第６トランジスター３６及び第７トランジスター３７のゲートであり、第１インバーター６１の出力端子２５に電気的に接続されている。

なお、本実施形態では、第１インバーター６１と第２インバーター６２とが共にＣＭＯＳ構成であることとしたが、これらのインバーター６１，６２がトランジスターと抵抗素子とから構成されていてもよい。例えば、第１インバーター６１において第３トランジスター３３及び第５トランジスター３５の一方を抵抗素子で置き換えてもよいし、第２インバーター６２において第６トランジスター３６及び第７トランジスター３７の一方を抵抗素子で置き換えてもよい。

発光素子２０は、本実施形態では有機ＥＬ素子であり、陽極（画素電極）２１と発光部（発光機能層）２２と陰極（対向電極）２３とを含む。発光部２２は、陽極２１側から注入された正孔と陰極２３側から注入された電子とにより励起子が形成され、励起子が消滅する際（正孔と電子とが再結合する際）にエネルギーの一部が蛍光や燐光となって放出されることにより発光が得られるように構成されている。

本実施形態に係る画素回路４１では、発光素子２０は、第１トランジスター３１と第２トランジスター３２との間に配置されている。発光素子２０の陽極２１は第１トランジスター３１のドレインに電気的に接続され、発光素子２０の陰極２３は第２トランジスター３２のドレインに電気的に接続されている。

第２トランジスター３２は、発光素子２０に対する駆動トランジスターである。即ち、第２トランジスター３２がオン状態となった際に、発光素子２０は発光し得る。第２トランジスター３２のゲートは、記憶回路６０の第２インバーター６２の出力端子２７に電気的に接続されている。第２トランジスター３２のソースは、第２電位線（低電位線４６）に電気的に接続されている。第２トランジスター３２のドレインは、発光素子２０（陰極２３）に電気的に接続されている。即ち、Ｎ型の第２トランジスター３２は、発光素子２０に対して低電位側に配置されている。

第１トランジスター３１は、発光素子２０の発光を制御する制御回路としての制御トランジスターである。第１トランジスター３１がオン状態となった際に、発光素子２０は発光し得る。後述するが、本実施形態では、制御線４４に制御信号として活性信号が供給されて第１トランジスター３１がオン状態となり、第２インバーター６２の出力端子２７が発光に相当する電位となって第２トランジスター３２がオン状態になると、発光素子２０は発光する。

第１トランジスター３１のゲートは、制御線４４に電気的に接続されている。第１トランジスター３１のソースは、第３電位線（高電位線４９）に電気的に接続されている。第１トランジスター３１のドレインは、発光素子２０（陽極２１）に電気的に接続されている。即ち、Ｐ型の第１トランジスター３１は、発光素子２０に対して高電位側に配置されている。

ここで、Ｎ型トランジスターでは、ソース電位とドレイン電位とを比較して電位の低い方がソースである。又、Ｐ型トランジスターでは、ソース電位とドレイン電位とを比較して電位の高い方がソースである。Ｎ型トランジスターは、発光素子２０よりも低電位側に配置される。一方、Ｐ型トランジスターは、発光素子２０よりも高電位側に配置される。発光素子２０に対してＮ型トランジスターとＰ型トランジスターとをこのように配置することで、各トランジスターをほぼ線形に動作させる（以下では、単に線形動作させるという）ことが可能となる。

第１トランジスター３１と第２トランジスター３２とは異なる導電型であることが好ましい。本実施形態では、第１トランジスター３１がＰ型で、第２トランジスター３２がＮ型であり、Ｐ型の第１トランジスター３１が発光素子２０よりも高電位側に配置され、Ｎ型の第２トランジスター３２が発光素子２０よりも低電位側に配置されている。したがって、第１トランジスター３１と第２トランジスター３２とを線形動作させることが可能となり、第１トランジスター３１や第２トランジスター３２の閾値電圧のばらつきが表示特性（発光素子２０の発光輝度）に影響しないようにすることができる。

そして、第１トランジスター３１のソースが第３電位線（高電位線４９）に電気的に接続され、第２トランジスター３２のソースが、第２電位線（低電位線４６）に電気的に接続されているので、第１トランジスター３１のソース電位が第３電位に固定され、第２トランジスター３２のソース電位が第２電位に固定される。これにより、第１トランジスター３１や第２トランジスター３２のソースドレイン電圧が小さくとも、オン状態における第１トランジスター３１や第２トランジスター３２の電気伝導度を大きくすることができる。この結果、第３電位（ＶＤＤ２）と第２電位（ＶＳＳ）との電位差の大半が発光素子２０にかかることになるので、第１トランジスター３１や第２トランジスター３２の閾値電圧のばらつきの影響を受け難くなり、画素５９（サブ画素５８）間での発光素子２０の発光輝度の均一性を向上することができる。

第４トランジスター３４は、記憶回路６０（第２インバーター６２の入力端子２８＝第１インバーター６１の出力端子２５）と信号線４３との間に配置されている。Ｎ型の第４トランジスター３４のソースドレインの一方は信号線４３に電気的に接続され、他方は記憶回路６０（第２インバーター６２の入力端子２８）、即ち第６トランジスター３６及び第７トランジスター３７のゲート（第３トランジスター３３及び第５トランジスター３５のドレイン）に電気的に接続されている。第４トランジスター３４のゲートは、走査線４２に電気的に接続されている。

第８トランジスター３８は、記憶回路６０（第１インバーター６１の入力端子２６＝第２インバーター６２の出力端子２７）と相補信号線４５との間に配置されている。Ｎ型の第８トランジスター３８のソースドレインの一方は相補信号線４５に電気的に接続され、他方は、記憶回路６０（第１インバーター６１の入力端子２６）、即ち第３トランジスター３３及び第５トランジスター３５のゲート（第６トランジスター３６及び第７トランジスター３７のドレイン）に電気的に接続されている。第８トランジスター３８のゲートは、走査線４２に電気的に接続されている。

本実施形態に係る電気光学装置１０は、表示領域Ｅ（図５参照）に複数の相補信号線４５を備えている。１つの画素回路４１に１本の信号線４３と１本の相補信号線４５とが対応する。１つの画素回路４１に対する信号線４３とその対となる相補信号線４５とには、互いに相補的な信号が供給される。即ち、信号線４３に供給される信号の極性が反転した信号（以下では反転信号という）が相補信号線４５に供給される。例えば、信号線４３にＨｉｇｈが供給される際には、その対となる相補信号線４５にＬｏｗが供給される。又、信号線４３にＬｏｗが供給される際には、その対となる相補信号線４５にＨｉｇｈが供給される。

第４トランジスター３４と第８トランジスター３８とは、画素回路４１に対する選択トランジスターである。第４トランジスター３４のゲートと第８トランジスター３８のゲートとは、走査線４２に電気的に接続されている。第４トランジスター３４と第８トランジスター３８とは、走査線４２に供給される走査信号（選択信号又は非選択信号）に応じて、同時にオン状態とオフ状態とを切り換える。

走査線４２に、走査信号として選択信号が供給されると、第４トランジスター３４と第８トランジスター３８とが選択されて共にオン状態となる。そうすると、信号線４３と記憶回路６０の第２インバーター６２の入力端子２８とが導通状態となり、同時に、相補信号線４５と記憶回路６０の第１インバーター６１の入力端子２６とが導通状態となる。

これにより、第２インバーター６２の入力端子２８に、信号線４３から第４トランジスター３４を介してデジタル画像信号が書き込まれる。また、第１インバーター６１の入力端子２６に、相補信号線４５から第８トランジスター３８を介してデジタル画像信号の反転信号（デジタル相補画像信号）が書き込まれる。この結果、記憶回路６０にデジタル画像信号とデジタル相補画像信号とが記憶される。

記憶回路６０に記憶されたデジタル画像信号とデジタル相補画像信号とは、次に第４トランジスター３４と第８トランジスター３８とが選択されて共にオン状態となり、信号線４３と相補信号線４５とからデジタル画像信号とデジタル相補画像信号とが新たに書き込まれるまでは、安定した状態で保持される。

なお、第４トランジスター３４のオン抵抗が第３トランジスター３３のオン抵抗や第５トランジスター３５のオン抵抗よりも低くなるように、各トランジスターの極性やサイズ（ゲート長やゲート幅）、駆動条件（走査信号が選択信号である際の電位）等を定めることが好ましい。同様に、第８トランジスター３８のオン抵抗が第６トランジスター３６のオン抵抗や第７トランジスター３７のオン抵抗よりも低くなるように、各トランジスターの極性やサイズ、駆動条件等を定めることが好ましい。このようにすることで、記憶回路６０に記憶された信号を、迅速、且つ確実に、書き換えることができるようになる。

本実施形態に係る電気光学装置１０は、表示領域Ｅに複数の制御線４４を備えている。制御線４４には、第１トランジスター３１のゲートが電気的に接続されている。発光素子２０に対する制御トランジスターである第１トランジスター３１は、制御線４４に供給される制御信号（活性信号又は非活性信号）に応じて、オン状態とオフ状態とを切り換える。

制御線４４に、制御信号として活性信号が供給されると、第１トランジスター３１がオン状態となる。第１トランジスター３１がオン状態となった際に、発光素子２０は発光し得る。一方、制御線４４に、制御信号として非活性信号が供給されると、第１トランジスター３１がオフ状態となり、発光素子２０は非発光となる。第１トランジスター３１がオフ状態となった際に、記憶回路６０は誤動作することなく、記憶された画像信号の書き換えを行うことができる。以下にこの点を説明する。

本実施形態では、各画素回路４１に対して、制御線４４と走査線４２とが互いに独立しているので、第１トランジスター３１と第４トランジスター３４とは互いに独立した状態で動作する。その結果、第４トランジスター３４をオン状態とする際に、必ず第１トランジスター３１をオフ状態としていることができる。

即ち、記憶回路６０に画像信号を書き込む際は、第１トランジスター３１をオフ状態にした後に、第４トランジスター３４と第８トランジスター３８とをオン状態にして、記憶回路６０に画像信号と画像信号の反転信号とを供給する。第４トランジスター３４がオン状態であるときには第１トランジスター３１はオフ状態であるため、記憶回路６０に画像信号を書き込んでいる間は、発光素子２０は発光しない。これにより、時分割による階調を正確に表現することができる。

然る後に、発光素子２０を発光させる際は、第４トランジスター３４と第８トランジスター３８とをオフ状態にした後に、第１トランジスター３１をオン状態にする。この際に、第２トランジスター３２がオン状態であると、第３電位線（高電位線４９）から、第１トランジスター３１と発光素子２０と第２トランジスター３２とを介して、第２電位線（低電位線４６）に至る経路が導通状態になり、発光素子２０に電流が流れる。

第１トランジスター３１がオン状態であるときには、第４トランジスター３４と第８トランジスター３８とはオフ状態であるため、発光素子２０を発光させている間は、記憶回路６０に画像信号と画像信号の反転信号とが供給されない。これにより、記憶回路６０に記憶された画像信号が誤って書き換えられてしまうことがないので、誤表示の無い高品位な画像表示を実現することができる。

「各電位とトランジスターの閾値電圧との関係」
上述したように、本実施形態では、第１電位（ＶＤＤ１）と第２電位（ＶＳＳ）とで低電圧系電源が構成され、第３電位（ＶＤＤ２）と第２電位（ＶＳＳ）とで高電圧系電源が構成される。このような構成とすることで、高速で動作し明るい表示が得られる電気光学装置１０を実現している。以下にこの点を説明する。

以下の説明では、第１電位をＶ１と表記し、第２電位をＶ２と表記し、第３電位をＶ３と表記する。本実施形態では、低電圧系電源の電圧である第２電位（一例として、Ｖ２＝０Ｖ）に対する第１電位（一例として、Ｖ１＝３．０Ｖ）の電位差（Ｖ１−Ｖ２＝３．０Ｖ）は、高電圧系電源の電圧である第２電位（Ｖ２＝０Ｖ）に対する第３電位（一例として、Ｖ３＝７．０Ｖ）の電位差（Ｖ３−Ｖ２＝７．０Ｖ）よりも小さい（Ｖ１−Ｖ２＜Ｖ３−Ｖ２）。

各電位を上記のように設定すると、第１電位と第２電位とが供給される低電圧系電源で駆動回路５１や記憶回路６０を動作させることとなるので、駆動回路５１や記憶回路６０を構成するトランジスターを微細化して高速動作させることができる。一方、第３電位と第２電位とが供給される高電圧系電源で発光素子２０を発光させるので、発光素子２０の発光輝度を高めることができる。即ち、本実施形態の構成とすることで、各回路が高速で動作するとともに、発光素子２０が高い輝度で発光して明るい表示が得られる電気光学装置１０を実現することができる。

一般に、有機ＥＬ素子のような発光素子では、発光素子を発光させるために比較的高い電圧（例えば、５Ｖ以上）が必要となる。しかしながら、記憶回路６０のような半導体装置では、電源電圧を上げると、誤動作防止の為にトランジスターのサイズ（ゲート長Ｌやゲート幅Ｗ）を大きくせざるを得ないので、回路の動作は遅くなる。一方、回路を高速で動作させるために電源電圧を下げると、発光素子の発光輝度の低下を招く。要するに、従来のように発光素子を発光させる電源電圧と回路を動作させる電源電圧とが同じ構成では、発光素子の高い輝度での発光と回路の高速動作とを両立することが困難であった。

これに対して、本実施形態では、電気光学装置１０の電源として低電圧系電源と高電圧系電源とを有しており、駆動回路５１や記憶回路６０を動作させる電源を低電圧系電源とする。これにより、駆動回路５１や記憶回路６０を構成する各トランジスターのサイズをＬ＝０．５マイクロメーター（μｍ）程度とし、第１トランジスター３１や第２トランジスター３２のＬ＝０．７５マイクロメーター（μｍ）程度よりも小さくして、これらの回路をＶ１−Ｖ２＝３．０Ｖの低電圧で駆動するので、駆動回路５１や記憶回路６０を高速で動作させることができる。

そして、高電圧系電源により発光素子２０をＶ３−Ｖ２＝７．０Ｖの高電圧で発光させるので、発光素子２０を高い輝度で発光させることができる。さらに、後述するように、発光素子２０と直列に配置される第１トランジスター３１や第２トランジスター３２を線形動作させることで、発光素子２０に対してＶ３−Ｖ２＝７．０Ｖの高電圧の殆どを印加することができるので、発光素子２０が発光する際の輝度をより高めることができる。

本実施形態では、駆動トランジスターである第２トランジスター３２の閾値電圧（Ｖ_th2）は正（０＜Ｖ_th2）である。記憶回路６０に記憶された画像信号が非発光に相当する際には、記憶回路６０の出力端子２７の電位はＬｏｗ、即ち第２電位（Ｖ２）である。第２トランジスター３２のソースは第２電位線（低電位線４６）に接続されているため、第２トランジスター３２のソース電位とゲート電位とがともに第２電位（Ｖ２）となるので、第２トランジスター３２のゲートソース電圧Ｖ_gs2は０Ｖとなる。

したがって、第２トランジスター３２の閾値電圧Ｖ_th2（一例としてＶ_th2＝０．３６Ｖ）が正（０＜Ｖ_th2）であると、Ｎ型の第２トランジスター３２のゲートソース電圧Ｖ_gs2が閾値電圧Ｖ_th2よりも小さくなるので、第２トランジスター３２はオフ状態となる。これにより、画像信号が非発光の際に、第２トランジスター３２を確実にオフ状態とすることができる。

そして、本実施形態では、第２電位（Ｖ２）を基準とした第１電位（Ｖ１）の電位差は、第２トランジスター３２の閾値電圧Ｖ_th2よりも大きい（Ｖ_th2＜Ｖ１−Ｖ２）。記憶回路６０に記憶された画像信号が発光に相当する際には、記憶回路６０の出力端子２７の電位はＨｉｇｈである。Ｈｉｇｈは第１電位（Ｖ１）であるので、第２トランジスター３２のゲートソース電圧Ｖ_gs2は、第２電位（Ｖ２）に対する第１電位（Ｖ１）の電位差（Ｖ_gs2＝Ｖ１−Ｖ２＝３．０Ｖ−０Ｖ＝３．０Ｖ）となる。

第２電位（Ｖ２）に対する第１電位（Ｖ１）の電位差（Ｖ１−Ｖ２＝３．０Ｖ）が第２トランジスター３２の閾値電圧Ｖ_th2（Ｖ_th2＝０．３６Ｖ）よりも大きい（Ｖ_th2＜Ｖ１−Ｖ２）と、記憶回路６０の出力端子２７の電位がＨｉｇｈであるときに、Ｎ型の第２トランジスター３２のゲートソース電圧Ｖ_gs2が閾値電圧Ｖ_th2よりも大きくなるので、第２トランジスター３２はオン状態となる。したがって、画像信号が発光の際に、第２トランジスター３２を確実にオン状態とすることができる。

制御トランジスターである第１トランジスター３１は、ゲートに電気的に接続された制御線４４から制御信号として、非活性信号が供給されるとオフ状態となり、活性信号が供給されるとオン状態となる。本実施形態では、第１トランジスター３１がＰ型であるため、上述したように、非活性信号は、第３電位（Ｖ３）以上の高電位で設定され、第３電位（Ｖ３）であることが好ましい。又、活性信号は、Ｖ３−（Ｖ１−Ｖ２）以下の低電位で設定され、第２電位（Ｖ２）であることが好ましい。

第１トランジスター３１のゲートに制御線４４から第３電位（Ｖ３）の非活性信号が供給されると、第１トランジスター３１のソース電位とゲート電位とがともに第３電位（Ｖ３）となるので、第１トランジスター３１のゲートソース電圧Ｖgs1は０Ｖとなる。Ｐ型の第１トランジスター３１の閾値電圧Ｖth1（一例としてＶth1＝−０．３６Ｖ）とすると、第１トランジスター３１のゲートソース電圧Ｖgs1が閾値電圧Ｖth1よりも大きくなるので、第１トランジスター３１はオフ状態となる。したがって、制御信号が非活性信号の際に、第１トランジスター３１を確実にオフ状態とすることができる。

制御線４４から、Ｖ３−（Ｖ１−Ｖ２）以下、即ち７．０Ｖ−（３．０Ｖ−０Ｖ）＝４．０Ｖ以下の電位の活性信号が供給されると、第１トランジスター３１のゲートソース電圧Ｖ_gs1は、４．０−７．０Ｖ＝−３．０Ｖ以下となる。したがって、第１トランジスター３１のゲートソース電圧Ｖ_gs1が閾値電圧Ｖ_th1よりも十分小さくなるので、制御信号が活性信号の際に、第１トランジスター３１を確実にオン状態とすることができる。

そして、活性信号の電位を低くするほど、第１トランジスター３１のゲートソース電圧Ｖ_gs1は大きくなる。活性信号の電位を第２電位（Ｖ２）とすれば、第１トランジスター３１のゲートソース電圧Ｖ_gs1は、０Ｖ−７．０Ｖ＝−７．０Ｖとなり、オン状態における第１トランジスター３１のオン抵抗が低くなるので、発光素子２０を発光させる際に第１トランジスター３１の閾値電圧のばらつきの影響を受けにくくなる。

既存の３つの電位（第１電位と第２電位と第３電位と）のうちで、最も高い第３電位（Ｖ３）を非活性信号の電位とし、最も低い第２電位（Ｖ２）を活性信号の電位とすることで、新たな電位（電位線）を設けることなく非活性信号及び活性信号の電位を設定できる。そして、活性信号により第１トランジスター３１のゲートソース電圧の絶対値を十分に大きくできるので、オン状態における第１トランジスター３１のオン抵抗を十分に低くして、第１トランジスター３１の閾値電圧のばらつきが発光素子の発光輝度に及ぼす影響を殆どなくすことができる。

即ち、本実施形態の構成とすることで、低電圧系電源と高電圧系電源との２種類の電気系統を用いても、発光素子２０を非発光とすべきときに第１トランジスター３１と第２トランジスター３２とをオフ状態にして確実に非発光とし、発光素子２０を発光とすべきときに第１トランジスター３１と第２トランジスター３２とをオン状態にして確実に発光とすることができる。

また、選択トランジスターである第４トランジスター３４は、ゲートに電気的に接続された走査線４２から走査信号として、非選択信号が供給されるとオフ状態となり、選択信号が供給されるとオン状態となる。本実施形態では、第４トランジスター３４がＮ型であるため、上述したように、非選択信号は、第２電位（Ｖ２）以下の低電位で設定され、第２電位（Ｖ２）であることが好ましい。又、選択信号は、第１電位（Ｖ１）以上の高電位で設定され、第３電位（Ｖ３）であることが好ましい。

第２トランジスター３２と第４トランジスター３４とは、同一導電型であることが好ましい。本実施形態では、第２トランジスター３２も第４トランジスター３４もＮ型である。したがって、第２トランジスター３２はゲートに供給される画像信号の電位がＨｉｇｈのときオン状態となり、第４トランジスター３４はゲートに供給される走査信号が選択信号（Ｈｉｇｈ）のときオン状態となる。画像信号のＨｉｇｈは第１電位（Ｖ１）であるが、選択信号（Ｈｉｇｈ）は第１電位（Ｖ１）以上で設定され、第３電位（Ｖ３）とすることが好ましい。

選択信号の電位を第３電位（Ｖ３）とし、記憶回路６０の画像信号をＬｏｗからＨｉｇｈに書き換える場合を説明する。第４トランジスター３４のソースドレインの一方が電気的に接続された第２インバーター６２の入力端子２８（＝第１インバーター６１の出力端子２５）の電位は、画像信号を書き換える前は、Ｌｏｗの第２電位（Ｖ２）である。第４トランジスター３４のゲートに走査線４２から第３電位（Ｖ３）の選択信号が供給されると、第４トランジスター３４のゲートソース電圧Ｖgs4がＶ３−Ｖ２＝７．０Ｖ−０Ｖ＝７．０Ｖとなり、第４トランジスター３４の閾値電圧Ｖth4（一例としてＶth4＝０．３６Ｖ）よりも高いので、第４トランジスター３４はオン状態となる。

信号線４３からＨｉｇｈ（Ｖ１）の画像信号が記憶回路６０に書き込まれることで、第１インバーター６１の出力端子２５の電位がＬｏｗ（Ｖ２）からＨｉｇｈ（Ｖ１）まで次第に上昇するが、これに伴って、第４トランジスター３４のゲートソース電圧Ｖ_gs4はＶ３−Ｖ１＝７．０Ｖ−３．０Ｖ＝４．０Ｖまで次第に低下する。第４トランジスター３４のゲートソース電圧Ｖ_gs4が最も低い４．０Ｖとなっても、第４トランジスター３４の閾値電圧Ｖ_th4よりもゲートソース電圧Ｖ_gs4が十分高い。そのため、画像信号が記憶回路６０に書き込まれるまで、第４トランジスター３４のオン抵抗が低い状態が維持されるので、画像信号が記憶回路６０に確実に書き込まれる。

ここで、仮に、第４トランジスター３４が第２トランジスター３２と異なる導電型のＰ型（第４トランジスター３４Ａとする）である場合を想定する。この場合、第４トランジスター３４Ａは選択信号がＬｏｗのときオン状態となる。選択信号の電位を第２電位（Ｖ２）とし、記憶回路６０の画像信号をＨｉｇｈからＬｏｗに書き換える場合、走査線４２から第２電位（Ｖ２）の選択信号が供給されると、第４トランジスター３４Ａのゲートソース電圧Ｖ_gs4がＶ２−Ｖ１＝０Ｖ−３．０Ｖ＝−３．０Ｖとなり、第４トランジスター３４Ａの閾値電圧Ｖ_th4（一例としてＶ_th4＝−０．３６Ｖ）よりも低いので、第４トランジスター３４Ａはオン状態となる。

信号線４３からＬｏｗ（Ｖ２）の画像信号が記憶回路６０に書き込まれることで、第２インバーター６２の入力端子２８の電位がＨｉｇｈ（Ｖ１）から次第に低下するに伴って、第４トランジスター３４Ａのゲートソース電圧Ｖ_gs4は、−３．０Ｖから次第に上昇し、入力端子２８の電位が第２電位（Ｖ２）となる前に、Ｐ型の第４トランジスター３４Ａの閾値電圧Ｖ_th4に達して、第４トランジスター３４Ａがオフ状態となってしまう。

また、第４トランジスター３４Ａがオフ状態となる前に、ゲートソース電圧Ｖ_gs4が上昇して閾値電圧Ｖ_th4に近付くに従って、第４トランジスター３４Ａのオン抵抗が上昇するので、記憶回路６０への画像信号の書き換えに時間がかかったり、書き換えに失敗したりすることとなる。これを回避するためには選択信号の電位をもっと低電位に設定すればよいが、この場合、既存の電位と異なる電位線がさらに必要となってしまう。

本実施形態のように、第２トランジスター３２と第４トランジスター３４とがともに同一導電型のＮ型であると、選択信号の電位を、第３電位と第１電位との間で最も高い第３電位とすることで、新たな電位線を設けることなく設定できる。そして、第４トランジスター３４をオン状態として記憶回路６０に画像信号を書き込む際に、第４トランジスター３４のゲートソース電圧Ｖ_gs4を大きくできるので、画像信号の書き込みによりソース電位が上昇しても第２トランジスター３２のオン抵抗を低く維持することができる。これにより、記憶回路６０への画像信号の書き込みや書き換えを高速で、且つ、確実に行うことができる。

以上の結果から、本実施形態での好ましい各電位（Ｖ１、Ｖ２、Ｖ３）と第２トランジスター３２の閾値電圧（Ｖ_th2）との関係をまとめると、これらの関係は数式１及び数式２で表される。

「トランジスターの特性」
続いて、本実施形態に係る電気光学装置１０が備えるトランジスターの特性について説明する。本実施形態に係る電気光学装置１０では、高電圧系電源を構成する第３電位線（高電位線４９）と第２電位線（低電位線４６）との間に、発光素子２０と直列に第１トランジスター３１と第２トランジスター３２とが配置されている。第１トランジスター３１のオン抵抗は発光素子２０のオン抵抗と比べて十分に低いことが好ましい。又、第２トランジスター３２のオン抵抗も発光素子２０のオン抵抗と比べて十分に低いことが好ましい。

十分に低いとは、第１トランジスター３１や第２トランジスター３２が線形動作する駆動条件であり、具体的には、第１トランジスター３１や第２トランジスター３２のオン抵抗が発光素子２０のオン抵抗の１／１００以下、好ましくは、１／１０００以下であることをいう。このようにすることで、発光素子２０が発光する際に第１トランジスター３１や第２トランジスター３２を線形動作させることができる。

この結果、直列に配置された第１トランジスター３１と第２トランジスター３２と発光素子２０とで生ずる電位降下（要するに、高電圧系電源の電圧である第３電位と第２電位との電位差）の大半が発光素子２０にかかることになるので、発光素子２０が発光する際に両トランジスター３１，３２の閾値電圧のばらつきの影響を受け難くなる。即ち、このような構成とすると、第１トランジスター３１や第２トランジスター３２の閾値電圧のばらつきの影響を小さくすることができるので、画素５９（サブ画素５８）間での明るさのばらつきや階調のずれが抑えられ均一性に優れた画像表示を実現することができる。

これは、第１トランジスター３１や第２トランジスター３２のオン抵抗を発光素子２０のオン抵抗の１／１００以下とすることで、電源電圧の９９％以上を発光素子２０が受け、両トランジスター３１，３２での電位降下が１％以下となる為である。両トランジスター３１，３２での電位降下が１％以下と小さいので、両トランジスター３１，３２の閾値電圧のばらつきが発光素子２０の発光特性に及ぼす影響は小さくなる。

本実施形態では、第１トランジスター３１と第２トランジスター３２との直列抵抗は、発光素子２０のオン抵抗の１／１０００程度となる。この場合、電源電圧の９９．９％程度を発光素子２０が受け、両トランジスター３１，３２での電位降下は０．１％程度となるので、両トランジスター３１，３２の閾値電圧のばらつきが発光素子２０の発光特性に及ぼす影響をほとんど無視できることになる。

トランジスターのオン抵抗は、トランジスターの極性やゲート長、ゲート幅、閾値電圧、ゲート絶縁膜厚等に依存する。本実施形態では、第１トランジスター３１及び第２トランジスター３２のオン抵抗が発光素子２０のオン抵抗と比べて十分に低くなるように、両トランジスター３１，３２の極性やゲート長、ゲート幅、閾値電圧、ゲート絶縁膜厚等を定めることが好ましい。以下、この点を説明する。

本実施形態では、発光素子２０に有機ＥＬ素子を用いており、第１トランジスター３１、第２トランジスター３２等のトランジスターは、単結晶シリコン基板からなる素子基板１１に形成されている。発光素子２０の電圧電流特性は、概ね以下の数式３で表される。

数式３において、Ｉ_ELは発光素子２０を通る電流であり、Ｖ_ELは発光素子２０にかかる電圧であり、Ｌ_ELは発光素子２０の平面視における長さであり、Ｗ_ELは発光素子２０の平面視における幅であり、Ｊ₀は発光素子２０の電流密度係数であり、Ｖ_tmは発光素子２０が有する温度依存のある係数電圧（一定温度では一定の電圧）であり、Ｖ₀は発光素子２０の発光に対する閾値電圧である。

なお、高電圧系電源の電圧をＶ_Pにて表し、第１トランジスター３１と第２トランジスター３２とで生じる電位降下をＶ_dsで表したときに、Ｖ_EL＋Ｖ_ds＝Ｖ_Pである。又、本実施形態では、Ｌ_EL＝１１マイクロメーター（μｍ）、Ｗ_EL＝３マイクロメーター（μｍ）、Ｊ₀＝１．４４９ミリアンペア・パー・スクエアセンチメーター（ｍＡ／ｃｍ²）、Ｖ₀＝３．０ボルト（Ｖ）、Ｖ_tm＝０．５４１ボルト（Ｖ）であった。

一方、第１トランジスター３１や第２トランジスター３２などを第ｉトランジスター（
ｉは１又は２）と表したとき、そのドレイン電流Ｉdsiは、以下の数式４で表される。

数式４において、Ｗ_iは第ｉトランジスターのゲート幅であり、Ｌ_iは第ｉトランジスターのゲート長であり、ε₀は真空の誘電率であり、ε_oxはゲート絶縁膜の誘電率であり、ｔ_oxiはゲート絶縁膜の厚みであり、μ_iは第ｉトランジスターの移動度であり、Ｖ_gsiはゲート電圧であり、Ｖ_dsiは第ｉトランジスターによる電位降下でドレイン電圧であり、Ｖ_thiは第ｉトランジスターの閾値電圧である。

実施例１では、Ｗ₁＝１．２５マイクロメーター（μｍ）、Ｗ₂＝１．０マイクロメーター（μｍ）、Ｌ₁＝Ｌ₂＝０．７５マイクロメーター（μｍ）、ｔ_ox＝２０ナノメーター（ｎｍ）、μ₁＝１５０スクエアセンチメーター・パー・ボルト・パー・秒（ｃｍ²／Ｖ・ｓ）、μ₂＝２４０スクエアセンチメーター・パー・ボルト・パー・秒（ｃｍ²／Ｖ・ｓ）、Ｖ_th1＝−０．３６Ｖ、Ｖ_th2＝０．３６Ｖ、Ｖ_gs1＝Ｖ２−Ｖ３＝−７Ｖ、Ｖ_gs2＝Ｖ１−Ｖ２＝３．０Ｖである。

なお、第１トランジスター３１と第２トランジスター３２とを線形動作させた場合、両トランジスター３１，３２での電位降下Ｖ_dsを用いて、発光素子２０の電圧電流特性は、Ｖ_ds＝０Ｖ近傍で、以下の数式５に近似される。

本実施形態では、数式５によって定義される係数ｋは、ｋ＝１．３９×１０^-6（Ω^-1）である。Ｉ₀は高電圧系電源の電圧Ｖ_Pの全てが発光素子２０にかかる場合の電流量であり、Ｉ₀＝７．８２×１０^-7（Ａ）である。

このような条件下において、発光素子２０が発光する電圧は、数式３と数式５とから、Ｉ_EL＝Ｉ_dsとなる電圧である。本実施形態では、Ｖ_P＝Ｖ３−Ｖ２＝７Ｖ、Ｖ_ds1＝０．００２７Ｖ、Ｖ_ds2＝０．００５３Ｖ、Ｖ_EL＝６．９９２０Ｖ、Ｉ_EL＝Ｉ_ds1＝Ｉ_ds2＝７．６７２×１０^-7Ａであった。又、この際の第１トランジスター３１のオン抵抗は３．４９１×１０³Ωであり、第２トランジスター３２のオン抵抗は６．８５９×１０³Ωであり、発光素子２０のオン抵抗は９．１１３×１０⁶Ωであった。

したがって、第１トランジスター３１のオン抵抗は発光素子２０のオン抵抗の１／１０００よりも低い１／２６００程度であり、第２トランジスター３２のオン抵抗は発光素子２０のオン抵抗の１／１０００よりも低い１／１３００程度であるので、高電圧系電源の電圧の大半が発光素子２０にかかるようにすることができた。

この条件下では、トランジスターの閾値電圧がたとえ３０％以上変動しても（Ｖ_th1やＶ_th2が０．２９Ｖから０．５３Ｖまでの間で変動しても）、Ｖ_EL＝６．９９Ｖ、Ｉ_EL＝Ｉ_ds1＝Ｉ_ds2＝７．６７×１０^-7Ａは不変である。通常は、トランジスターの閾値電圧がこのように大きくばらつくことはない。したがって、第１トランジスター３１のオン抵抗を発光素子２０のオン抵抗の１／１０００程度以下とすることで、第１トランジスター３１と第２トランジスター３２との閾値電圧のばらつきは、実質的に発光素子２０の発光輝度に影響を及ぼさないことになる。

近似的には、数式４と数式５とを連立させて、Ｉ_EL＝Ｉ_dsiとすることにより、電流Ｉ_EL＝Ｉ_dsiに対する第ｉトランジスターの閾値電圧のばらつきの影響を、以下の数式６で表現できる。

Ｉ₀は高電圧系電源の電圧Ｖ_Pの全てが発光素子２０にかかる場合の電流量であるから、数式６から判るように、発光素子２０を電源電圧Ｖ_Pの近傍で発光させるためには、ゲート電圧Ｖ_gsiやＺ_iを大きくすればよい。換言すると、Ｚ_iを大きくする程、発光素子２０の発光輝度はトランジスターの閾値電圧のばらつきの影響を受け難くなる。

本実施形態では、ｋ／Ｚ₁＝３．２２×１０^-2Ｖ、ｋ／Ｚ₂＝２．５２×１０^-2Ｖと小さい値となるので、数式６の左辺第２項が、第１トランジスター３１に対しては、ｋ／（Ｚ₁（Ｖ_gs1−Ｖ_th1））＝０．００５、第２トランジスター３２に対しては、ｋ／（Ｚ₂（Ｖ_gs2−Ｖ_th2））＝０．０１となり、０．０１（１％）程度未満となる。この結果、発光素子２０の発光時の電流（発光輝度）は両トランジスター３１，３２の閾値電圧に殆ど影響を受けなくなった。即ち、ｋ／（Ｚ_i（Ｖ_gsi−Ｖ_thi））の値を０．０１（１％）程度未満とすることで、発光素子２０の発光輝度に対する両トランジスター３１，３２の閾値電圧（Ｖ_th1、Ｖ_th2）のばらつきを実質的に排除することができる。

数式６において、ｋとＺ_iとは、数式４と数式５とにより定義される。なお、Ｐ型トランジスターでは移動度μ_iがＮ型トランジスターよりも小さいため、Ｐ型トランジスターのＷ（本実施形態ではＷ₁）をＮ型トランジスターのＷ（本実施形態ではＷ₂）よりも大きくし、Ｐ型の第１トランジスター３１のＺ₁と、Ｎ型の第２トランジスター３２のＺ₂とをほぼ同程度としている。

発光素子２０を電源電圧Ｖ_Pの近傍で発光させるためには、ゲート電圧Ｖ_gsiはできるだけ大きい方が好ましい。本実施形態（実施例１）では、活性状態における制御信号（活性信号）の電位を、第１トランジスター３１のソース電位となる第３電位（Ｖ３）に対して第２電位（Ｖ２）とすることで、第１トランジスター３１のゲートソース電圧Ｖ_gs1を大きくしている。

また、本実施形態に係る電気光学装置１０では、低電圧系電源を構成する第１電位線（高電位線４７）と第２電位線（低電位線４６）との間に、記憶回路６０に含まれる第１インバーター６１を構成する第３トランジスター３３及び第５トランジスター３５と、第２インバーター６２を構成する第６トランジスター３６及び第７トランジスター３７とが配置されている。

これらのトランジスター３３，３５，３６，３７は、高電圧系電源で動作する第１トランジスター３１や第２トランジスター３２と比べて流れる電流量が少ないため、チャンネル形成領域の面積を小さくすることができる。即ち、記憶回路６０を微細化できる。そして、トランジスター３３，３５，３６，３７のチャンネル形成領域の面積が小さいと、トランジスター容量が小さくなるので、充放電を高速で行える。即ち、記憶回路６０への画像信号の書き込みや書き換えを高速化することができる。

本実施形態では、記憶回路６０に含まれるこれらの第３トランジスター３３、第５トランジスター３５、第６トランジスター３６、及び第７トランジスター３７の平面視におけるゲート長は、発光素子２０と直列に配置される第１トランジスター３１及び第２トランジスター３２の平面視におけるゲート長よりも短い。

第３トランジスター３３、第５トランジスター３５、第６トランジスター３６、及び第７トランジスター３７の平面視におけるゲート長は、Ｌ₃＝Ｌ₅＝Ｌ₆＝Ｌ₇＝０．５マイクロメーター（μｍ）である。上述したように、第１トランジスター３１及び第２トランジスター３２の平面視におけるゲート長はＬ₁＝Ｌ₂＝０．７５マイクロメーター（μｍ）であるので、第３トランジスター３３、第５トランジスター３５、第６トランジスター３６、及び第７トランジスター３７のゲート長の方が短い。

また、本実施形態では、第３トランジスター３３、第５トランジスター３５、第６トランジスター３６、及び第７トランジスター３７の平面視におけるチャンネル形成領域の面積は、第１トランジスター３１及び第２トランジスター３２の平面視におけるチャンネル形成領域の面積よりも小さい。トランジスターのチャンネル形成領域の面積は、対向配置されるゲート電極の面積、即ち、平面視におけるゲート長とゲート幅との積と略等しい。

Ｎ型の第３トランジスター３３及び第７トランジスター３７のゲート幅は、Ｗ₃＝Ｗ₇＝０．５マイクロメーター（μｍ）であり、Ｐ型の第５トランジスター３５及び第６トランジスター３６のゲート幅は、Ｗ₅＝Ｗ₆＝０．７５マイクロメーター（μｍ）である。したがって、第３トランジスター３３及び第７トランジスター３７のチャンネル形成領域の面積は、０．５×０．５＝０．２５スクエアマイクロメーター（μｍ²）であり、第５トランジスター３５及び第６トランジスター３６のチャンネル形成領域の面積は、０．５×０．７５＝０．３７５スクエアマイクロメーター（μｍ²）である。

上述したように、第１トランジスター３１のゲート幅は、Ｗ₁＝１．２５マイクロメーター（μｍ）であるので、第１トランジスター３１のチャンネル形成領域の面積は、０．７５×１．２５＝０．９３７５スクエアマイクロメーター（μｍ²）である。また、第２トランジスター３２のゲート幅は、Ｗ₂＝１．０マイクロメーター（μｍ）であるので、第２トランジスター３２のチャンネル形成領域の面積は、０．７５×１．０＝０．７５スクエアマイクロメーター（μｍ²）である。したがって、第３トランジスター３３、第５トランジスター３５、第６トランジスター３６、及び第７トランジスター３７のチャンネル形成領域の面積の方が小さい。

このように、本実施形態では、記憶回路６０に含まれるトランジスター３３，３５，３６，３７のチャンネル形成領域の面積を、発光素子２０と直列に配置されるトランジスター３１，３２のチャンネル形成領域の面積よりも小さくすることで、記憶回路６０を微細化して高速動作させるとともに、発光素子２０を高輝度で発光させることができる。

「画素回路の駆動方法」
次に、図１０を参照して、本実施形態に係る電気光学装置１０における画素回路の駆動方法を説明する。図１０は、本実施形態に係る画素回路の駆動方法を説明する図である。図１０において、横軸は時間軸であり、図７に示すＳＦ１〜ＳＦ１６までの１６個のサブフィールドＳＦのうち、１行目の走査線４２に対応するサブ画素５８群のサブフィールドＳＦ１からサブフィールドＳＦ５までに相当する期間が示されている。

図１０の縦軸において、Ｓｃａｎ １〜Ｓｃａｎ Ｍは、Ｍ本の走査線４２（図５参照）のうち１行目からＭ行目までの各走査線４２に供給される走査信号を示している。走査信号は、選択状態における走査信号（選択信号）と、非選択状態における走査信号（非選択信号）とを有する。また、Ｅｎｂ １〜Ｅｎｂ Ｍは、Ｍ本の制御線４４（図５参照）に供給される制御信号を示している。制御信号は、活性状態における制御信号（活性信号）と、非活性状態における制御信号（非活性信号）とを含む。

図７を参照して説明したように、一枚の画像を表示する１フィールド（Ｆ）が複数のサブフィールド（ＳＦ）に分割され、各サブフィールド（ＳＦ）には、非表示期間Ｐ１と、１走査線選択期間ｘが終了した後に始まる表示期間Ｐ２とが含まれる。非表示期間Ｐ１は、１走査線選択期間ｘと消灯期間とを含む。１走査線選択期間ｘは、信号書き込み期間であり、この期間に表示領域Ｅに位置する各画素回路４１（図５参照）において記憶回路６０（図９参照）に画像信号が書き込まれる。表示期間Ｐ２は、１走査線選択期間ｘが終了した後に始まり、表示領域Ｅに位置する各画素回路４１において発光素子２０（図９参照）が発光し得る期間である。表示期間Ｐ２が終了してから次のサブフィールドＳＦの１走査線選択期間ｘが始まるまでの間が消灯期間である。

図１０に示すように、本実施形態に係る電気光学装置１０では、第１期間としての非表示期間Ｐ１において、制御線４４に制御信号として非活性信号が供給される。制御線４４に非活性信号が供給されると、第１トランジスター３１（図９参照）がオフ状態となるので、画素回路４１において発光素子２０が発光しない状態となる。

非表示期間Ｐ１中の１走査線選択期間ｘには、対応する走査線４２に走査信号として選択信号が供給される。走査線４２に選択信号が供給されると、選択された画素回路４１において第４トランジスター３４と第８トランジスター３８と（図９参照）がオン状態となる。これにより、選択された画素回路４１において、信号線４３及び相補信号線４５（図９参照）から記憶回路６０に画像信号が書き込まれる。このようにして、１走査線選択期間に各画素回路４１の記憶回路６０に画像信号が書き込まれて記憶される。Ｍ本の走査線４２は順次選択され、全ての走査線４２を選択し終える期間が一垂直期間ＶＰである。

第２期間としての表示期間Ｐ２においては、制御線４４に制御信号として活性信号が供給される。制御線４４に活性信号が供給されると、第１トランジスター３１がオン状態となるので、画素回路４１において発光素子２０が発光し得る状態となる。また、表示期間Ｐ２には、走査線４２に第４トランジスター３４と第８トランジスター３８とをオフ状態とする非選択信号が走査信号として供給される。これにより各画素回路４１の記憶回路６０では、そのサブフィールド（ＳＦ）で書き込まれた画像信号が保持される。

上述したように、ＳＦ１〜ＳＦ１６までの１６個の各サブフィールドＳＦにおいて１走査線選択期間ｘ、即ち一垂直期間ＶＰは同じであるが、ｎ番目のサブフィールドにおける表示期間Ｐ２の長さとｎ＋１番目のサブフィールドにおける表示期間Ｐ２の長さとは異なり、ｎ＋１番目のサブフィールドＳＦの表示期間Ｐ２の長さは、ｎ番目のサブフィールドＳＦの表示期間Ｐ２の長さの２倍となる。

このように、本実施形態では、発光素子２０を非発光として記憶回路６０に画像信号を書き込む第１期間（非表示期間Ｐ１）と、発光素子２０を発光可能とする第２期間（表示期間Ｐ２）と、を独立に制御して自在に設定することができるので、デジタル時分割駆動による階調表示を行うことができる。また、この結果、表示期間Ｐ２を非表示期間Ｐ１よりも短くすることが可能となるので、より高階調の表示を容易に実現することができる。

さらに、制御線４４に供給される制御信号を用いて非表示期間Ｐ１を設定することができるので、電気光学装置１０の駆動が容易になる。具体的には、非表示期間Ｐ１を有せぬデジタル駆動の場合、全ての走査線４２を選択し終える一垂直期間ＶＰよりも発光期間を短くするには非常に複雑な駆動が求められる。これに対して、本実施形態では、制御線４４に供給される制御信号を行毎の画素回路４１で共有することにより、全ての走査線４２を選択し終える一垂直期間ＶＰよりも発光期間が短くなるサブフィールド（ＳＦ）があっても、単純に表示期間Ｐ２を短くするだけで、容易に電気光学装置１０を駆動することができる。

「制御信号及び走査信号の生成方法」
続いて、制御線駆動回路５４における制御信号の生成方法と、走査線駆動回路５２における走査信号の生成方法とを説明する。まず、図１１〜図１３を参照して制御線駆動回路５４における制御信号の生成方法を説明する。図１１及び図１２は、制御線駆動回路の構成を示すブロック図である。図１３は、制御線駆動回路の動作を説明するタイミングチャートである。

図１１に示すように、制御線駆動回路５４は、一例として、複数のフリップフロップ回路８０を直列に配置したシフトレジスター回路を用いて構成される。図１１には、本実施形態の制御線駆動回路５４に含まれるシフトレジスター回路を構成するｎ段目のフリップフロップ回路８０が描かれており、２ｎ−１（ｎは１以上の整数）段目の要素回路と、２ｎ段目の要素回路とが示されている。

各要素回路は、クロックドインバーター７１と、クロックドインバーター７２と、インバーター７３と、を含む。各要素回路において、クロックドインバーター７１と、環状に配置されたクロックドインバーター７２とインバーター７３と、が直列に配置されている。インバーター７３の出力端子が、要素回路の出力端子７４となる。

以下の説明では、２ｎ−１段目の要素回路をＵｎｉｔ ２ｎ−１とも表記し、その要素回路の出力端子７４からの出力信号をＯｕｔ ２ｎ−１とも表記する。そして、２ｎ段目の要素回路をＵｎｉｔ ２ｎとも表記し、その要素回路の出力端子７４からの出力信号をＯｕｔ ２ｎとも表記する。また、要素回路に供給される入力信号をＩＮと表記する。

図１１を参照して、フリップフロップ回路８０の要素回路の動作を説明する。クロックドインバーター７１，７２には、制御クロック信号φ又は制御クロック信号φの反転信号である制御クロック反転信号φバー（図１１においてφの上方に横バーを付して示す）が入力される。例えば、制御クロック信号φがＨｉｇｈのとき、制御クロック反転信号φバーはＬｏｗとなる。制御クロック信号φがＬｏｗのとき、制御クロック反転信号φバーはＨｉｇｈとなる。本実施形態では、クロックドインバーター７１，７２は、制御クロック信号φ又は制御クロック反転信号φバーがＨｉｇｈのときはインバーターとして動作し、制御クロック信号φ又は制御クロック反転信号φバーがＬｏｗのときは動作しない。

Ｕｎｉｔ ２ｎ−１において、クロックドインバーター７１に制御クロック信号φが入力されるとき、クロックドインバーター７２には制御クロック反転信号φバーが入力される。そしてこのとき、Ｕｎｉｔ ２ｎにおいては、クロックドインバーター７１に制御クロック反転信号φバーが入力され、クロックドインバーター７２には制御クロック信号φが入力される。

制御クロック信号φがＨｉｇｈで制御クロック反転信号φバーがＬｏｗのとき、Ｕｎｉｔ ２ｎ−１においては、クロックドインバーター７１がインバーターとして動作するが、クロックドインバーター７２は動作しないので、クロックドインバーター７１とインバーター７３とが直列に電気的に接続された状態となる。したがって、入力信号ＩＮ（又は図示しない前段のＵｎｉｔ ２ｎ−２の出力信号Ｏｕｔ ２ｎ−２）がクロックドインバーター７１からインバーター７３へ転送され、出力端子７４から出力信号Ｏｕｔ ２ｎ−１が出力される。

このとき、Ｕｎｉｔ ２ｎにおいては、クロックドインバーター７１は動作せず、クロックドインバーター７２がインバーターとして動作するので、クロックドインバーター７２とインバーター７３とが環状に電気的に接続された状態となる。したがって、Ｕｎｉｔ ２ｎ−１の出力信号Ｏｕｔ ２ｎ−１は、Ｕｎｉｔ ２ｎには転送されず、制御クロック信号φがＨｉｇｈとなる前にＵｎｉｔ ２ｎ−１から転送された出力信号Ｏｕｔ ２ｎ−１が、Ｕｎｉｔ ２ｎのインバーター７３とクロックドインバーター７２との間で保持されるとともに、出力端子７４から出力信号Ｏｕｔ ２ｎから出力されて図示しない後段のＵｎｉｔ ２ｎ＋１に転送される。

制御クロック信号φがＨｉｇｈからＬｏｗになり制御クロック反転信号φバーがＬｏｗからＨｉｇｈになると、Ｕｎｉｔ ２ｎ−１においては、クロックドインバーター７１は動作せず、クロックドインバーター７２がインバーターとして動作するので、クロックドインバーター７２とインバーター７３とが環状に電気的に接続された状態となる。したがって、入力信号ＩＮは、Ｕｎｉｔ ２ｎ−１には入力されず、制御クロック信号φがＬｏｗとなる前にクロックドインバーター７１からインバーター７３へ転送された信号が、インバーター７３とクロックドインバーター７２との間で保持されるとともに、出力端子７４から出力信号Ｏｕｔ ２ｎ−１が出力される。

このとき、Ｕｎｉｔ ２ｎにおいては、クロックドインバーター７１がインバーターとして動作するが、クロックドインバーター７２は動作しないので、クロックドインバーター７１とインバーター７３とが直列に電気的に接続された状態となる。したがって、Ｕｎｉｔ ２ｎ−１の出力信号Ｏｕｔ ２ｎ−１がクロックドインバーター７１からインバーター７３へ転送され、出力端子７４から出力信号Ｏｕｔ ２ｎが出力される。

このようにして、制御クロック信号φと制御クロック反転信号φバーとがＨｉｇｈとＬｏｗとの間で切り換わる毎、即ち制御クロック信号φ及び制御クロック反転信号φバーの１／２周期毎に、入力信号Ｅ−ＩＮに基づいて前段のＵｎｉｔから出力される出力信号Ｏｕｔがその後段のＵｎｉｔへと順次転送される。換言すると、制御クロック信号φ及び制御クロック反転信号φバーの１周期毎に、入力信号ＩＮに基づく信号が２つ後段のＵｎｉｔまで転送される。

図１２には、本実施形態の制御線駆動回路５４に含まれる複数のＵｎｉｔ（要素回路）のうちＵｎｉｔ １からＵｎｉｔ １５までが示されている。本実施形態では、１０個のＵｎｉｔ毎に、制御線４４に制御信号Ｅｎｂが出力される。上述したように、各サブフィールドＳＦの表示期間Ｐ２のうち最も短い１番目のサブフィールドＳＦ１の表示期間Ｐ２−１は、０．０００２ミリ秒（＝０．２マイクロ秒）であり、１走査線選択期間ｘ（＝０．５マイクロ秒）の０．４倍である（図８参照）。そこで、制御クロック信号φの周期を、後述する走査クロック信号ＣＬの周期の１／１０とし、制御クロック信号φの２周期分をサブフィールドＳＦ１の表示期間Ｐ２−１に当てることとする。したがって、制御クロック信号φの周期は０．１マイクロ秒となり、制御クロック信号φの周波数は１０ＭＨｚとなる。

そうすると、制御クロック信号φの周波数は走査クロック信号ＣＬの周波数の１０倍になるので、制御線駆動回路５４に含まれる要素回路のＵｎｉｔ数は、後述する走査線駆動回路５２に含まれる要素回路のＵｎｉｔ数の約１０倍となる。制御線４４の数は走査線４２の数と同じＭ本であるので、各制御線４４に対して制御線駆動回路５４に含まれる要素回路のＵｎｉｔの１０個毎に制御信号Ｅｎｂが出力される。

図１２に示すように、１行目の制御線４４に対して、１段目のＵｎｉｔ １（要素回路）から出力される出力信号Ｏｕｔ １が、制御信号Ｅｎｂ １として出力される。そして、２行目の制御線４４に対して、１１段目のＵｎｉｔ １１（要素回路）から出力される出力信号Ｏｕｔ １１が、制御信号Ｅｎｂ ２として出力される。したがって、制御線駆動回路５４は、制御線４４の本数の１０倍よりも１つ多いＭ×１０＋１個のＵｎｉｔ数の要素回路を含む。

図１３には、１番目のサブフィールドＳＦ１における制御信号Ｅｎｂに関わる各信号が示されている。図１３において、横軸は時間軸であり、時刻ｔ₀から時刻ｔ₁₇までが示されている。時刻ｔ₀は、１行目の走査線４２の選択が開始される時刻である。縦軸には、上段から制御クロック信号φ、制御クロック反転信号φバー、初段の要素回路への入力信号Ｅ−ＩＮ、制御線駆動回路５４に含まれる要素回路のうちＵｎｉｔ １のＯｕｔ １からＵｎｉｔ １７のＯｕｔ １７までの出力信号が示されている。

表示領域Ｅに配列された複数の画素回路４１のうち、第１画素回路４１に対して第１走査線としての１行目の走査線４２と第１制御線としての１行目の制御線４４とが対応し、第２画素回路４１に対して第２走査線としての２行目の走査線４２と第２制御線としての２行目の制御線４４とが対応する。上述したように、Ｕｎｉｔ １から１行目の制御線４４に制御信号Ｅｎｂ １（Ｏｕｔ １）が出力され、Ｕｎｉｔ １１から２行目の制御線４４に制御信号Ｅｎｂ ２（Ｏｕｔ １１）が出力される。

時刻ｔ_nから時刻ｔ_n+1までの期間が、制御クロック信号φ（及び制御クロック反転信号φバー）の１周期（＝０．１マイクロ秒）に対応する。１走査線選択期間ｘ（＝０．５マイクロ秒）は、制御クロック信号φの５周期分であり、時刻ｔ_nから時刻ｔ_n+5までである。１行目の走査線４２が選択され始める時刻を第３時刻とすると、第３時刻は時刻ｔ₀である。したがって、１行目の走査線４２が選択される１走査線選択期間ｘは、第３時刻ｔ₀から時刻ｔ₅までである。

制御線駆動回路５４に供給される入力信号Ｅ−ＩＮは、１行目の走査線４２が選択され始める第３時刻ｔ₀から時刻ｔ₄まではＨｉｇｈであり、時刻ｔ₄から１走査線選択期間ｘが終了する時刻ｔ₅までの間にＨｉｇｈからＬｏｗになる。したがって、１行目の走査線４２が選択されている１走査線選択期間ｘの間は、Ｕｎｉｔ １のＯｕｔ １はＨｉｇｈであり、１行目の制御線４４に制御信号Ｅｎｂ １として非活性信号（Ｈｉｇｈ）が供給されるので、発光素子２０は発光しない。

時刻ｔ₄から時刻ｔ₅までの間に入力信号Ｅ−ＩＮがＬｏｗになるので、時刻ｔ₅で制御クロック信号φがＬｏｗからＨｉｇｈになり制御クロック反転信号φバーがＬｏｗになる際に、Ｕｎｉｔ １のＯｕｔ １はＬｏｗになる。入力信号Ｅ−ＩＮは、時刻ｔ₄から時刻ｔ₅までの間でＬｏｗになってから制御クロック信号φの２周期分に相当する期間後の、時刻ｔ₆から時刻ｔ₇までの間にＬｏｗからＨｉｇｈになる。そうすると、時刻ｔ₇で制御クロック信号φがＬｏｗからＨｉｇｈになり制御クロック反転信号φバーがＬｏｗになる際に、Ｕｎｉｔ １のＯｕｔ １はＨｉｇｈになる。

したがって、１行目の走査線４２の１走査線選択期間ｘ終了後の時刻ｔ₅から時刻ｔ₇までの制御クロック信号φの２周期分（０．２マイクロ秒）の間、Ｕｎｉｔ １のＯｕｔ １はＬｏｗとなり、この期間に１行目の制御線４４に制御信号Ｅｎｂ １として活性信号（Ｌｏｗ）が供給される。この１行目の制御線４４に活性信号が供給され始める時刻を第１時刻とすると、第１時刻は時刻ｔ₅である。１行目の制御線４４に活性信号が供給される期間（第１時刻ｔ₅から時刻ｔ₇まで）が表示期間Ｐ２であり、この表示期間Ｐ２に発光素子２０は発光し得る。

制御線駆動回路５４に供給される入力信号Ｅ−ＩＮは、時刻ｔ₆から時刻ｔ₇までの間にＬｏｗからＨｉｇｈになった後は、次のサブフィールドＳＦ２において１行目の走査線４２が選択される時刻ｔ₄から時刻ｔ₅までの間にＬｏｗになるまでＨｉｇｈの状態が維持される。したがって、１行目の制御線４４に活性信号が供給される表示期間Ｐ２が終了する時刻ｔ₇の後は、Ｕｎｉｔ １のＯｕｔ １はＨｉｇｈとなり、１行目の制御線４４にＥｎｂ １として非活性信号（Ｈｉｇｈ）が供給される。この表示期間Ｐ２が終了してから次のサブフィールドＳＦの１走査線選択期間ｘが始まるまでの間が、発光素子２０が発光しない消灯期間である。

１行目の走査線４２の１走査線選択期間ｘ終了後、制御クロック信号φ及び制御クロック反転信号φバーの１／２周期（＝０．０５マイクロ秒）毎に、Ｕｎｉｔ １のＯｕｔ １がＵｎｉｔ ２へ、そしてＵｎｉｔ ２のＯｕｔ ２がその後段のＵｎｉｔへと順次転送される。したがって、後段のＵｎｉｔ ２ｎのＯｕｔ ２ｎは、前段のＵｎｉｔ ２ｎ−１のＯｕｔ ２ｎ−１に対して、制御クロック信号φの１／２周期経過後から制御クロック信号φの２周期経過するまでの間Ｌｏｗとなる。

２行目の走査線４２が選択され始める時刻を第４時刻とすると、第４時刻は時刻ｔ₅である。したがって、２行目の走査線４２が選択される１走査線選択期間ｘは、時刻ｔ₅から時刻₁₀までである。この第４時刻ｔ₅から時刻₁₀までの間に、Ｕｎｉｔ １のＯｕｔ １は１０個後段のＵｎｉｔ １１まで転送される。そして、時刻ｔ₁₀には、Ｕｎｉｔ １１のＯｕｔ １１がＬｏｗとなり、時刻ｔ₁₀から時刻ｔ₁₂までの間、２行目の制御線４４に制御信号Ｅｎｂ ２として活性信号（Ｌｏｗ）が供給される。

この２行目の制御線４４に活性信号が供給され始める時刻ｔ₁₀を第２時刻とすると、第２時刻ｔ₁₀は、１行目の制御線４４に活性信号が供給され始める第１時刻ｔ₅とは異なり、第１時刻ｔ₅に対して制御クロック信号φの５周期分後となる。そのため、全ての走査線４２を選択し終える一垂直期間ＶＰを待つことなく、制御線４４を順次走査して活性状態とすることができる。したがって、画素回路４１毎に走査線４２の選択が終わり次第、制御線４４を活性状態にして発光素子２０を発光可能とすることができる。即ち、発光素子２０を非発光とする期間を短くすることができるので、明るい表示を実現することができる。

ここで、第４時刻は第１時刻ｔ₅と同じであり、第１時刻ｔ₅と第２時刻ｔ₁₀との時間差は、第３時刻ｔ₀と第４時刻ｔ₅との時間差と等しく、１走査線選択期間ｘ（＝０．５マイクロ秒）である。したがって、走査線４２に選択信号が供給される周期と、制御線４４に活性信号が供給される周期とを同じにできる。この結果、走査線４２の選択に応じて画素回路４１毎に順次制御線４４を活性状態とすることができ、走査線４２の選択が終わり次第、発光素子２０を発光可能とすることができる。

以降、同様にして制御クロック信号φの１／２周期毎に前段のＵｎｉｔ ２ｎ−１のＯｕｔ ２ｎ−１が後段のＵｎｉｔ ２ｎへ順次転送され、制御クロック信号φの５周期毎に制御線４４に活性信号が供給されて、制御クロック信号φの２周期分の間その制御線４４が活性状態となる。

なお、各サブフィールドＳＦにおいてＬｏｗの入力信号Ｅ−ＩＮが供給される期間は、２番目のサブフィールドＳＦ２の表示期間Ｐ２−２がサブフィールドＳＦ１の表示期間Ｐ２−１の２倍（＝０．４マイクロ秒）となり、３番目のサブフィールドＳＦ３の表示期間Ｐ２−３がサブフィールドＳＦ２の表示期間Ｐ２−２の２倍（＝０．８マイクロ秒）となるように設定される。

次に、図１４〜図１６を参照して走査線駆動回路５２における走査信号の生成方法を説明する。図１４及び図１５は、走査線駆動回路の構成を示すブロック図である。図１６は、走査線駆動回路の動作を説明するタイミングチャートである。図１４に示すように、走査線駆動回路５２も、制御線駆動回路５４と同様に、クロックドインバーター７１と、クロックドインバーター７２と、インバーター７３と、を含む複数の要素回路で構成される。走査線駆動回路５２に供給される入力信号をＳ−ＩＮと表記する。なお、走査線駆動回路５２に含まれる要素回路の動作は、制御線駆動回路５４の場合と同様であるので、説明を省略する。

クロックドインバーター７１，７２には、走査クロック信号ＣＬ又は走査クロック信号ＣＬの反転信号である走査クロック反転信号ＣＬバー（図１４においてＣＬの上方に横バーを付して示す）が入力される。走査線駆動回路５２においても、クロックドインバーター７１，７２は、走査クロック信号ＣＬ又は走査クロック反転信号ＣＬバーがＨｉｇｈのときはインバーターとして動作し、走査クロック信号ＣＬ又は走査クロック反転信号ＣＬバーがＬｏｗのときは動作しない。

このような構成により、走査クロック信号ＣＬと走査クロック反転信号ＣＬバーとがＨｉｇｈとＬｏｗとの間で切り換わる毎、即ち走査クロック信号ＣＬ及び走査クロック反転信号ＣＬバーの１／２周期毎に、入力信号ＩＮに基づいて前段のＵｎｉｔから出力される出力信号Ｏｕｔがその後段のＵｎｉｔへと順次転送される。換言すると、走査クロック信号ＣＬと走査クロック反転信号ＣＬバーとの１周期毎に、入力信号ＩＮに基づく信号が２つ後段のＵｎｉｔまで転送される。

図１５に示すように、走査線駆動回路５２は、一例として、複数の要素回路とＡＮＤ回路８２とを用いて構成される。図１５には、本実施形態の走査線駆動回路５２に含まれる複数の要素回路のうちのＵｎｉｔ １からＵｎｉｔ ８までと、Ｕｎｉｔ １からＵｎｉｔ ８までの要素回路に電気的に接続されたＡＮＤ回路８２が示されている。

本実施形態の走査線駆動回路５２は、直列に配置された複数の要素回路のうち、前後に隣り合う２つのＵｎｉｔからの出力の論理積をＡＮＤ回路８２で取り、走査信号として走査線４２に供給する。例えば、１段目のＵｎｉｔ １（要素回路）のＯｕｔ １と、２段目のＵｎｉｔ ２（要素回路）のＯｕｔ ２との論理積としてＡＮＤ回路８２で得られた走査信号Ｓｃａｎ １が、１行目の走査線４２に供給される。

また、２段目のＵｎｉｔ ２（要素回路）のＯｕｔ ２と、３段目のＵｎｉｔ ３（要素回路）のＯｕｔ ３との論理積としてＡＮＤ回路８２で得られた走査信号Ｓｃａｎ ２が、２行目の走査線４２に供給される。したがって、走査線駆動回路５２は、走査線４２の本数よりも１つ多いＭ＋１個のＵｎｉｔ（要素回路）と、走査線４２の本数と同じＭ個のＡＮＤ回路８２とを含む。

図１６には、１番目のサブフィールドＳＦ１における走査信号Ｓｃａｎに関わる各信号が示されている。図１６において、横軸は時間軸であり、時刻ｔ_-10から時刻ｔ₃₀までが示されている。縦軸には、上述した制御線駆動回路５４における制御クロック信号φ、制御クロック反転信号φバー、Ｅｎｂ １、Ｅｎｂ ２が比較として上段に示され、その下に、走査線駆動回路５２における走査クロック信号ＣＬ、走査クロック反転信号ＣＬバー、入力信号Ｓ−ＩＮ、Ｕｎｉｔ １のＯｕｔ １からＵｎｉｔ ６のＯｕｔ ６までの出力信号、Ｓｃａｎ １からＳｃａｎ ５までの走査信号が示されている。

上述したように、走査クロック信号ＣＬ（及び走査クロック反転信号ＣＬバー）の周期は、制御クロック信号φ（及び制御クロック反転信号φバー）の周期の１０倍である。したがって、走査クロック信号ＣＬの周期は１マイクロ秒であり、走査クロック信号ＣＬの周波数は１ＭＨｚとなる。また、走査クロック信号ＣＬの周期は、１走査線選択期間ｘ（＝０．５マイクロ秒）の２倍となる。即ち、時刻ｔ_nから時刻ｔ_n+5までが１走査線選択期間ｘであり、時刻ｔ_nから時刻ｔ_n+10までが走査クロック信号ＣＬの１周期である。

走査クロック信号ＣＬは、前半の１／２周期（例えば、時刻ｔ_-10から時刻ｔ_-5までの間）がＬｏｗであり、後半の１／２周期（例えば、時刻ｔ_-5から時刻ｔ₀までの間）がＨｉｇｈである。したがって、走査クロック反転信号ＣＬバーは、前半の１／２周期（例えば、時刻ｔ_-10から時刻ｔ_-5までの間）がＨｉｇｈであり、後半の１／２周期（例えば、時刻ｔ_-5から時刻ｔ₀までの間）がＬｏｗである。

走査線駆動回路５２に供給される入力信号Ｓ−ＩＮは、１行目の走査線４２が選択される時刻ｔ₀よりも走査クロック信号ＣＬの１周期分前の前半の１／２周期の間、即ち時刻ｔ_-10から時刻ｔ_-5までの間にＬｏｗからＨｉｇｈになる。したがって、走査クロック信号ＣＬの前半の１／２周期（例えば、時刻ｔ_-10から時刻ｔ_-5まで）の間は、Ｕｎｉｔ １のＯｕｔ １はＬｏｗである。

入力信号Ｓ−ＩＮは、時刻ｔ_-10から時刻ｔ_-5までの間にＨｉｇｈになってから走査クロック信号ＣＬの１周期分に相当する期間後の、時刻ｔ₀から時刻ｔ₅までの間にＨｉｇｈからＬｏｗになる。以降、入力信号Ｓ−ＩＮは、次のサブフィールドＳＦ２において１行目の走査線４２が選択される前の時刻ｔ_-10から時刻ｔ_-5までの間にＨｉｇｈになるまでＬｏｗの状態が維持される。

時刻ｔ_-10から時刻ｔ_-5までの間に入力信号Ｓ−ＩＮがＨｉｇｈになるので、時刻ｔ_-5で走査クロック信号ＣＬがＬｏｗからＨｉｇｈになり走査クロック反転信号ＣＬバーがＬｏｗになる際に、Ｕｎｉｔ １のＯｕｔ １はＨｉｇｈになる。そして、時刻ｔ₀から時刻ｔ₅までの間に入力信号Ｓ−ＩＮがＨｉｇｈからＬｏｗになるので、時刻ｔ₅で走査クロック信号ＣＬがＬｏｗからＨｉｇｈになり走査クロック反転信号ＣＬバーがＬｏｗになる際に、Ｕｎｉｔ １のＯｕｔ １はＬｏｗになる。即ち、Ｕｎｉｔ １のＯｕｔ １は、１行目の走査線４２の１走査線選択期間ｘ（時刻ｔ₀から時刻ｔ₅まで）を含む走査クロック信号ＣＬの１周期（＝１走査線選択期間ｘの２倍）に相当する時刻ｔ_-5から時刻ｔ₅までの間Ｈｉｇｈになり、以降はＬｏｗの状態が維持される。

１行目の走査線４２の１走査線選択期間ｘ終了後、走査クロック信号ＣＬ及び走査クロック反転信号ＣＬバーの１／２周期（＝１走査線選択期間ｘ）毎に、Ｕｎｉｔ １のＯｕｔ １がＵｎｉｔ ２へ、そしてＵｎｉｔ ２のＯｕｔ ２がその後段のＵｎｉｔへと順次転送される。したがって、後段のＵｎｉｔ ２ｎのＯｕｔ ２ｎは、前段のＵｎｉｔ ２ｎ−１のＯｕｔ ２ｎ−１に対して、走査クロック信号ＣＬの１／２周期経過後から走査クロック信号ＣＬの１周期経過するまでの間Ｈｉｇｈとなる。

上述したように、１行目の走査線４２には、Ｕｎｉｔ １のＯｕｔ １とＵｎｉｔ ２のＯｕｔ ２との論理積としてＡＮＤ回路８２で得られた走査信号Ｓｃａｎ １が供給される。１行目の走査線４２が選択される時刻ｔ₀から時刻ｔ₅までの１走査線選択期間ｘにおいては、Ｕｎｉｔ １のＯｕｔ １とＵｎｉｔ ２のＯｕｔ ２とがともにＨｉｇｈであるので、１行目の走査線４２に走査信号Ｓｃａｎ １として選択信号（Ｈｉｇｈ）が供給される。

１行目の走査線４２の１走査線選択期間ｘ終了後の時刻ｔ₅以降は、Ｕｎｉｔ １のＯｕｔ １とＵｎｉｔ ２のＯｕｔ ２との少なくとも一方がＬｏｗであるので、１行目の走査線４２に走査信号Ｓｃａｎ １として非選択信号（Ｌｏｗ）が供給される。なお、上述したように、１行目の走査線４２の１走査線選択期間ｘが終了する時刻ｔ₅から時刻ｔ₇の間、１行目の制御線４４に制御信号Ｅｎｂ １として活性信号（Ｌｏｗ）が供給される。

２行目の走査線４２には、Ｕｎｉｔ ２のＯｕｔ ２とＵｎｉｔ ３のＯｕｔ ３との論理積としてＡＮＤ回路８２で得られた走査信号Ｓｃａｎ ２が供給される。２行目の走査線４２が選択される時刻ｔ₅から時刻ｔ₁₀までの１走査線選択期間ｘにおいては、Ｕｎｉｔ ２のＯｕｔ ２とＵｎｉｔ ３のＯｕｔ ３とがともにＨｉｇｈであるので、２行目の走査線４２に走査信号Ｓｃａｎ ２として選択信号（Ｈｉｇｈ）が供給される。

２行目の走査線４２の１走査線選択期間ｘ終了後の時刻ｔ₁₀以降は、Ｕｎｉｔ ２のＯｕｔ ２とＵｎｉｔ ３のＯｕｔ ３との少なくとも一方がＬｏｗであるので、２行目の走査線４２に走査信号Ｓｃａｎ ２として非選択信号（Ｌｏｗ）が供給される。なお、上述したように、２行目の走査線４２の１走査線選択期間ｘが終了する時刻ｔ₁₀から時刻ｔ₁₂の間、２行目の制御線４４に制御信号Ｅｎｂ ２として活性信号（Ｌｏｗ）が供給される。

このようにして、走査クロック信号ＣＬの１／２周期毎に前段のＵｎｉｔ ２ｎ−１のＯｕｔ ２ｎ−１が後段のＵｎｉｔ ２ｎへ順次転送され、１走査線選択期間ｘである走査クロック信号ＣＬの１／２周期経過する毎に、次の走査線４２に１走査線選択期間ｘの間走査信号Ｓｃａｎ ｎとして選択信号（Ｈｉｇｈ）が供給されて、その走査線４２が選択される。

以上述べたように、本実施形態に係る画素回路４１の構成によれば、高解像度で多階調の高品位な画像を低消費電力で表示できるとともに、より高速で動作しより明るい表示が得られる電気光学装置１０を実現することができる。

上述した実施形態は、あくまでも本発明の一態様を示すものであり、本発明の範囲内で任意に変形および応用が可能である。上記以外の変形例としては、例えば、以下のようなものが考えられる。

（変形例１）
上述した実施形態の画素回路４１では、制御回路としてＰ型の第１トランジスター３１を備えた構成であったが、本発明はこのような形態に限定されない。制御回路としてＮ型の第１トランジスター３１を備えた構成であってもよい。第１トランジスター３１がＮ型である場合、図９において、第１トランジスター３１は、発光素子２０に対して低電位側に配置される。即ち、第１トランジスター３１は、発光素子２０と第２トランジスター３２との間、又は、第２トランジスター３２と第２電位線（低電位線４６）との間に配置される。第１トランジスター３１がＮ型である場合、活性信号はＨｉｇｈ（高電位）で設定され、非活性信号はＬｏｗ（低電位）で設定される。

（変形例２）
上述した実施形態の画素回路４１では、制御回路として第１トランジスター３１を備えた構成であったが、本発明はこのような形態に限定されない。制御回路が、第１トランジスター３１以外の回路素子を含む構成であってもよい。図１７及び図１８は、変形例２に係る画素回路の構成を説明する図である。

例えば、図１７に示す画素回路４１Ａは、発光素子２０と、制御回路９０と、Ｎ型の第２トランジスター３２と、記憶回路６０と、Ｎ型の第４トランジスター３４と、Ｎ型の第８トランジスター３８とを含む。制御回路９０は、Ｐ型の第１トランジスター３１とＮ型の第９トランジスター３９とインバーター９１とを含む。第１トランジスター３１と第９トランジスター３９とは、第３電位線（高電位線４９）と第２電位線（低電位線４６）との間に発光素子２０及び第２トランジスター３２と直列に配置されている。発光素子２０に対して、第１トランジスター３１は高電位側に配置され、第９トランジスター３９は低電位側に配置されている。第１トランジスター３１のゲートと第９トランジスター３９のゲートとは制御線４４に電気的に接続され、インバーター９１は第１トランジスター３１のゲートと第９トランジスター３９のゲートとの間に配置されている。

制御回路９０では、制御線４４からＨｉｇｈ（高電位）の活性信号が供給されると、第１トランジスター３１と第９トランジスター３９とがオン状態となり、発光素子２０が発光可能な状態となる。そして、制御線４４からＬｏｗ（低電位）の非活性信号が供給されると、第１トランジスター３１と第９トランジスター３９とがオフ状態となり、発光素子２０は非発光となる。

また、図１８に示す画素回路４１Ｂは、発光素子２０と、制御回路９２と、Ｎ型の第２トランジスター３２と、記憶回路６０と、Ｎ型の第４トランジスター３４と、Ｎ型の第８トランジスター３８とを含む。また、各画素回路４１Ｂに対して、制御線４４の他に、相補制御線９３を備えている。制御回路９２は、Ｐ型の第１トランジスター３１とＮ型の第９トランジスター３９とを含む。第１トランジスター３１と第９トランジスター３９とは、第３電位線（高電位線４９）と第２電位線（低電位線４６）との間に発光素子２０及び第２トランジスター３２と直列に配置されている。発光素子２０に対して、第１トランジスター３１は高電位側に配置され、第９トランジスター３９は低電位側に配置されている。第１トランジスター３１のゲートは相補制御線９３に電気的に接続され、第９トランジスター３９のゲートは制御線４４に電気的に接続されている。

制御回路９２では、制御線４４からＨｉｇｈ（高電位）の活性信号が供給される際に、相補制御線９３からＬｏｗ（低電位）の活性信号が供給され、制御線４４からＬｏｗ（低電位）の非活性信号が供給される際に、相補制御線９３からＨｉｇｈ（高電位）の非活性信号が供給される。制御線４４と相補制御線９３とから活性信号が供給されると、第１トランジスター３１と第９トランジスター３９とがオン状態となり、発光素子２０が発光可能な状態となる。そして、制御線４４と相補制御線９３とから非活性信号が供給されると、第１トランジスター３１と第９トランジスター３９とがオフ状態となり、発光素子２０は非発光となる。

（変形例３）
上述した実施形態の画素回路４１では、第２トランジスター３２と第４トランジスター３４と第８トランジスター３８とがともにＮ型であったが、本発明はこのような形態に限定されない。第２トランジスター３２と第４トランジスター３４と第８トランジスター３８とがともにＰ型であってもよい。このような場合、高電位と低電位とが入れ替わり、第１電位（Ｖ１）が第１低電位ＶＳＳ１（例えばＶＳＳ１＝４．０Ｖ）となり、第２電位（Ｖ２）が高電位ＶＤＤ（例えばＶＤＤ＝７．０Ｖ）となり、第３電位（Ｖ３）が第２低電位ＶＳＳ２（例えばＶＳＳ２＝０Ｖ）となる。

第２トランジスター３２がＰ型である場合、記憶回路６０に記憶された画像信号が発光に相当する際の出力端子２７の電位はＬｏｗ（低電位）であり、画像信号が非発光に相当する際の出力端子２７の電位はＨｉｇｈ（高電位）である。また、第４トランジスター３４と第８トランジスター３８とがＰ型である場合、走査線４２から供給される選択信号はＬｏｗ（低電位）で設定され、非選択信号はＨｉｇｈ（高電位）で設定される。

第２トランジスター３２がＰ型であって第１トランジスター３１がＮ型である場合、発光素子２０に対して、第２トランジスター３２が高電位側に配置され、第１トランジスター３１が低電位側に配置される。また、第２トランジスター３２と第１トランジスター３１とがともにＰ型である場合、発光素子２０に対して、第２トランジスター３２と第１トランジスター３１とが高電位側に配置される。なお、第２トランジスター３２と第１トランジスター３１とがともにＰ型である場合、第１トランジスター３１は、第２トランジスター３２よりも高電位側に配置されてもよいし、第２トランジスター３２と発光素子２０との間に配置されてもよい。

（変形例４）
上述した実施形態の画素回路４１では、第２トランジスター３２のゲートが記憶回路６０の第２インバーター６２の出力端子２７に電気的に接続された構成であったが、本発明はこのような形態に限定されない。第２トランジスター３２のゲートが記憶回路６０の第１インバーター６１の出力端子２５に電気的に接続される構成であってもよい。

（変形例５）
上述した実施形態の画素回路４１では、第４トランジスター３４が記憶回路６０の第２インバーター６２の入力端子２８（＝第１インバーター６１の出力端子２５）と信号線４３との間に配置され、第８トランジスター３８が記憶回路６０の第１インバーター６１の入力端子２６（＝第２インバーター６２の出力端子２７）と相補信号線４５との間に配置された構成であったが、本発明はこのような形態に限定されない。第４トランジスター３４が第１インバーター６１の入力端子２６（＝第２インバーター６２の出力端子２７）と信号線４３との間に配置され、第８トランジスター３８が第２インバーター６２の入力端子２８（＝第１インバーター６１の出力端子２５）と相補信号線４５との間に配置される構成であってもよい。

（変形例６）
上述した実施形態の画素回路４１では、記憶回路６０が２つのインバーター６１，６２を含んでいたが、本発明はこのような形態に限定されない。記憶回路６０が２つ以上の偶数個のインバーターを含む構成であってもよい。

（変形例７）
上述した実施形態（実施例及び変形例）では、電気光学装置として、単結晶半導体基板（単結晶シリコン基板）からなる素子基板１１に有機ＥＬ素子からなる発光素子２０が７２０行×３８４０（１２８０×３）列配列された有機ＥＬ装置を例に取り説明したが、本発明の電気光学装置はこのような形態に限定されない。例えば、電気光学装置はガラス基板からなる素子基板１１に各トランジスターとして薄膜トランジスター（Thin Film Transistor：ＴＦＴ）が形成された構成を有していてもよいし、ポリイミド等からなるフレキシブル基板に薄膜トランジスターが形成された構成を有していてもよい。また、電気光学装置は、発光素子として微細なＬＥＤ素子を高密度に配列したマイクロＬＥＤディスプレイや、発光素子にナノサイズの半導体結晶物質を用いる量子ドット（Quantum Dots）ディスプレイであってもよい。さらに、カラーフィルターとして入射してきた光を別の波長の光に変換する量子ドットを用いてもよい。

（変形例８）
上述した実施形態では、電子機器として、電気光学装置１０を組み込んだシースルー型のヘッドマウントディスプレイ１００を例に取り説明したが、本発明の電気光学装置１０はクローズ型のヘッドマントディスプレイを始めとした他の電子機器にも適用できる。他の電子機器としては、例えば、プロジェクター、リアプロジェクション型テレビ、直視型テレビ、携帯電話、携帯用オーディオ機器、パーソナルコンピューター、ビデオカメラのモニター、カーナビゲーション装置、ヘッドアップディスプレイ、ページャー、電子手帳、電卓、腕時計等のウェアラブル機器、ハンドヘルドディスプレイ、ワードプロセッサー、ワークステーション、テレビ電話、ＰＯＳ端末、ディジタルスチルカメラ、サイネージディスプレイなどをあげることができる。

１０…電気光学装置、２０…発光素子、３１…第１トランジスター、３２…第２トランジスター、４１，４１Ａ，４１Ｂ…画素回路（第１画素回路、第２画素回路）、４２…走査線（第１走査線、第２走査線）、４３…信号線、４４…制御線（第１制御線、第２制御線）、４６…低電位線（第２電位線）、４７…高電位線（第１電位線）、４９…高電位線（第３電位線）、５２…走査線駆動回路、５３…信号線駆動回路、５４…制御線駆動回路、６０…記憶回路、９０，９２…制御回路、１００…ヘッドマウントディスプレイ（電子機器）。

Claims (4)

1. 走査線と、信号線と、前記走査線と前記信号線との交差に対応して設けられた画素回路と、制御線と、を備え、
   前記画素回路は、記憶回路と、発光素子と、制御回路と、を含み、
   前記発光素子は、前記記憶回路に保持されている画像信号と、前記制御回路の制御により、発光又は非発光となり、
   １枚の画像を表示するフィールドは、サブフィールドを複数含み、
   前記サブフィールドでは各走査線に関して、１走査線選択期間が含まれているとともに前記発光素子を非発光とする非表示期間と、前記発光素子を発光可能とする表示期間と、を有し、
   異なる走査線の間で、前記非表示期間及び前記表示期間の開始と終了のタイミングが異なり、
   前記非表示期間と前記表示期間との期間計が、全ての前記走査線について選択が終了する一垂直期間の長さである複数の前記サブフィールドと、前記一垂直期間よりも長い前記サブフィールドとを有することを特徴とする電気光学装置。
2. 前記記憶回路は、互いの入力端子と出力端子を電気的に接続した第１インバーターと、第２インバーターと、を含み、
   前記発光素子と、前記制御回路と、前記記憶回路の出力により制御される駆動トランジスターが電気的に接続され、
   前記制御回路は、制御線に制御信号として活性信号が供給されるとオン状態となり、非活性信号が供給されるとオフ状態となって、前記駆動トランジスターと共に前記発光素子の発光を制御することを特徴とする請求項１に記載の電気光学装置。
3. 相補信号線を備え、
   前記信号線には画像信号を供給すると共に、前記相補信号線には相補画像信号を供給し、
   前記信号線は第１インバーターの出力端子に信号線接続トランジスターを介して電気的に接続されると共に、前記相補信号線は前記第２インバーターの出力端子に相補信号線接続トランジスターを介して電気的に接続されることを特徴とする請求項２に記載の電気光学装置。
4. 請求項１乃至３のいずれか一項に記載の電気光学装置を備えたことを特徴とする電子機器。
   

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