JP2022010676A - 回路装置、電気光学素子及び電子機器 - Google Patents

Abstract

【課題】１フレームにおいて走査線を選択しない期間を削減することで走査線駆動周波数を低減できる回路装置等を提供すること。【解決手段】回路装置１００は、電気光学素子の複数の走査線ＬＳＣ１～ＬＳＣｋを駆動する走査線駆動回路１１０と、複数の画素回路にイネーブル信号ＥＮ１～ＥＮｋを出力する制御線駆動回路１３０と、を含む。１枚の画像を構成するフィールドは複数のサブフィールドを含む。制御線駆動回路１３０は、表示データの下位ビットである第１ビットに対応する第１表示期間の一部の期間においてアクティブであるイネーブル信号ＥＮ１～ＥＮｋを出力する。第１表示期間の一部の期間においてイネーブル信号ＥＮ１～ＥＮｋがアクティブであるときに、画素はオン又はオフになる。【選択図】 図３

Description

本発明は、回路装置、電気光学素子及び電子機器等に関する。

特許文献１、２には、画素に発光素子を用いた表示装置において、表示データの各ビットに対応して重み付けされた時間だけ画素を発光させることで、時間平均として階調表示を行う手法が開示されている。また特許文献１、２には、複数の走査線を上から順に１本ずつ選択していきながら、各走査線に接続された画素に第１ビットを書き込み、次に、同様に複数の走査線を上から順に１本ずつ選択していきながら、各走査線に接続された画素に第２ビットを書き込み、それをＭＳＢまで続ける手法が開示されている。

特開２０１９－１３２９４１号公報 特開２００８－２８１８２７号公報

上記の特許文献１、２では、複数の走査線を上から順に１本ずつ選択していきながら、各走査線に接続された画素に、あるビットを書き込んだ後、次のビットの書き込みを開始するまでの間に走査線を選択しない期間が発生する。１フレームの長さはフレームレートによって決まっているので、走査線を選択しない期間があることで走査線駆動周波数が高くなるという課題がある。

本開示の一態様は、複数の走査線、複数の画素及び複数の画素回路を有する電気光学素子の前記複数の走査線を駆動する走査線駆動回路と、前記複数の画素回路にイネーブル信号を出力する制御線駆動回路と、を含み、１枚の画像を構成するフィールドは、表示データの第１～第ｎビット（ｎは２以上の整数）が、前記複数の画素回路に含まれる画素回路に書き込まれる第１～第ｎ走査線選択期間と、前記画素回路に書き込まれた第１～第ｎビットにより、前記複数の画素のうち前記画素回路に接続された画素がオン又はオフとなる第１～第ｎ表示期間と、を含み、前記フィールドは、複数のサブフィールドを含み、前記制御線駆動回路は、前記表示データの下位ビットである前記第１ビットに対応する前記第１表示期間の一部の期間においてアクティブである前記イネーブル信号を出力し、前記第１表示期間の前記一部の期間において前記イネーブル信号がアクティブであるときに、前記画素はオン又はオフになる回路装置に関係する。

また本開示の他の態様は、上記のいずれかに記載の回路装置と、前記複数の走査線、前記複数の画素及び前記複数の画素回路と、を含む電気光学素子に関係する。

また本開示の更に他の態様は、複数の走査線と、信号線と、前記複数の走査線と前記信号線との各交差に対応して配置された複数の画素部と、前記複数の走査線に選択信号を出力する走査線駆動回路と、前記複数の画素部にイネーブル信号を出力する制御線駆動回路と、を含み、前記複数の画素部の各画素部は、第１～第ｎビット（ｎは２以上の整数）の表示データを１ビットずつ所定の順番に保持する画素回路と、前記イネーブル信号と前記保持した表示データに基づいてオンまたはオフとなる画素とを含み、前記制御線駆動回路は、前記画素がオン又はオフとなる第１～第ｎ表示期間において、前記表示データの下位ビットである前記第１ビットに対応する前記第１表示期間の一部の期間においてアクティブである前記イネーブル信号を出力する電気光学素子に関係する。

また本開示の更に他の態様は、上記のいずれかに記載の回路装置と、前記電気光学素子と、を含む電子機器に関係する。

表示制御の従来手法を説明する図。 従来手法の動作を模式化した図。 本実施形態の回路装置と、回路装置を含む表示システムの構成例。 画素部の構成例。 画素部の動作を説明する第１タイミングチャート。 画素部の動作を説明する第２タイミングチャート。 走査線選択順の第１例。 走査線選択順の第２例。 走査線選択順の第３例。 走査線選択順の第４例。 走査線選択順の第５例。 走査線選択順の第６例。 走査線選択順の第７例。 電気光学素子の構成例。 電子機器の構成例。

以下、本開示の好適な実施形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された内容を不当に限定するものではなく、本実施形態で説明される構成の全てが必須構成要件であるとは限らない。

１．従来手法における非表示期間について
図１は、表示制御の従来手法を説明する図である。ここでは、４ビットの表示データで１６階調の表示を行い、走査線が１０本であるとする。表示データのＬＳＢ側から第１～第４ビットとする。図１において表の横軸は選択順であり、選択順の１回は１本の走査線の選択に対応している。表の縦軸は走査線の番号を示しており、垂直走査方向に順に１～１０となっている。表の各マスに記載された数字は、表示データの各ビットの階調値を示している。即ち、１、２、４、８は、第１ビット、第２ビット、第３ビット、第４ビットを意味している。また、点線で囲まれた数字は、選択された走査線に接続された画素回路に、その数字に対応したビットが書き込まれることを意味している。

まず、１本の走査線に着目したときの動作について、第１走査線を例に説明する。選択順１において第１走査線が選択され、第１走査線に接続された画素回路に第１ビットが書き込まれる。続く選択順２～１０において、画素回路に保持される第１ビットに基づいて画素の発光素子が発光又は非発光となる。第１ビットが「１」のとき発光素子が発光し、「０」のとき発光素子が発光しない。同様に、選択順１１、３０、６７において第１走査線が選択され、第１走査線に接続された画素回路に第２ビット、第３ビット、第４ビットが書き込まれる。続く選択順１２～２９、３１～６６、６８～１３９において、画素回路に保持される第２ビット、第３ビット、第４ビットに基づいて画素の発光素子が発光又は非発光となる。

画素の発光素子が発光又は非発光となる期間を表示期間と呼ぶこととする。第１～第４ビットに対応して第１～第４表示期間がある。選択順１回分の期間は、１本の走査線を選択する期間である。以下、この期間を走査線選択期間と呼ぶこととし、その期間の長さをｈとする。第１～第４表示期間は９ｈ、１８ｈ、３６ｈ、７２ｈとなっており、ビットの階調値に応じて重み付けされている。第ｉビットの階調値は２^ｉ－１なので、表示期間は２^ｉ－１で重み付けされている。これにより、時間平均として見たときに、階調値に対応した明るさで画素が発光することになる。なお、表示データをｎビットとしたとき、ｉは１以上ｎ以下であり、ここではｎ＝４である。

次に、１０本の走査線を走査するときの動作について説明する。ＦＲＢはフィールドであり、１フィールドで１フレームが構成されるものとする。即ち、フィールドＦＲＢは、１つの画像を表示させる期間であり、１つの画像に対応した表示データを全画素に書き込むために必要な期間である。フィールドＦＲＢは、表示データの第１～第４ビットに対応したサブフィールドＳＦＢ１～ＳＦＢ４を含む。

サブフィールドＳＦＢ１の選択順１～１０において、第１～第１０走査線が順次に選択され、各走査線に接続された画素回路に第１ビットが書き込まれる。次にサブフィールドＳＦＢ２の選択順１１～２０において、第１～第１０走査線が順次に選択され、各走査線に接続された画素回路に第２ビットが書き込まれる。サブフィールドＳＦＢ２の選択順２１～２９においては、走査線は選択されない。次にサブフィールドＳＦＢ３の選択順３０～３９において、第１～第１０走査線が順次に選択され、各走査線に接続された画素回路に第３ビットが書き込まれる。サブフィールドＳＦＢ３の選択順４０～６６においては、走査線は選択されない。次にサブフィールドＳＦＢ４の選択順６７～７６において、第１～第１０走査線が順次に選択され、各走査線に接続された画素回路に第４ビットが書き込まれる。サブフィールドＳＦＢ４の選択順７７～１３９においては、走査線は選択されない。

図２は、図１の動作を模式化した図である。サブフィールドＳＦＢ１は、１画面分の走査線を走査する走査期間ＴＷ１と同じである。サブフィールドＳＦＢ２は、走査期間ＴＷ２と、走査線を走査しない非走査期間ＮＷ２と、を含む。サブフィールドＳＦＢ３は、走査期間ＴＷ３と非走査期間ＮＷ３とを含み、サブフィールドＳＦＢ４は、走査期間ＴＷ４と非走査期間ＮＷ４とを含む。

１画面の走査線の総数をｋ本とすると、走査期間ＴＷ１～ＴＷ４の各々の長さはｋｈである。ｋがビット数４より十分大きい数であれば、サブフィールドＳＦＢ２、ＳＦＷ３、ＳＦＢ４の長さは２ｋｈ、４ｋｈ、８ｋｈと近似でき、フィールドＦＲＢの長さは、（１＋２＋４＋８）×ｋｈ＝１５ｋｈと近似できる。このとき、走査期間の合計は４ｋｈであり、非走査期間の合計は１１ｋｈなので、フィールドに占める割合は、それぞれ４／１５、１１／１５である。

上記では表示データを４ビットとしたが、例えば表示データを６ビットとした場合、走査期間がフィールドに占める割合は６／６３であり、非走査期間がフィールドに占める割合は５７／６３である。フィールドの長さは表示のフレーム周波数によって決まっているため、表示データのビット数が多いほど走査線の走査期間が短くなり、１本の走査線を選択する走査線選択期間の長さｈが短くなる。また、走査線を増加させようとすると、走査期間が短くなると共に、その走査期間内に、より多くの走査線を選択する必要があるため、１本の走査線を選択する走査線選択期間の長さｈが短くなる。

以上のように、従来手法ではフィールドＦＲＢにおいて非走査期間ＮＷ２～ＮＷ４が存在するため、走査線選択期間の長さｈが短くなり、走査線の駆動周波数が高くなるという課題がある。走査線の駆動周波数が高いと走査線駆動の消費電力が大きくなる、或いは、走査線数又は階調数を増やすことが困難になるといった課題がある。

なお、正確には、非走査期間ＮＷ２、ＮＷ３、ＮＷ４の長さは、（ｋ－１）ｈ、３（ｋ－１）ｈ、７（ｋ－１）ｈであり、フィールドＦＲＢの長さは４ｋｈ＋１１（ｋ－１）ｈ＝（１５（ｋ－１）＋４）ｈである。表示データをｎビットとした場合には、フィールドＦＲＢの長さは、（（２^ｎ－１）×（ｋ－１）＋ｎ）ｈとなる。一例として、フルハイビジョンにおいてフレーム周波数６０Ｈｚで２５６階調表示を行う場合、ｋ＝１０８０、ｎ＝８である。従って、走査線選択期間の長さはｈ＝１／（（２^８－１）×（１０８０－１）＋８）／６０ｓｅｃ＝０．０６μｓｅｃとなる。

２．回路装置及び表示システム
図３は、本実施形態の回路装置１００と、回路装置１００を含む表示システム１０の構成例である。表示システム１０は、表示コントローラー６０と回路装置１００と画素アレイ２０とを含む。

表示コントローラー６０は、回路装置１００に対して表示データの出力及び表示タイミング制御を行う。表示コントローラー６０は、表示用信号供給回路６１とＶＲＡＭ回路６２とを含む。

ＶＲＡＭ回路６２は、画素アレイ２０に表示される表示データを記憶する。例えばＶＲＡＭ回路６２が画像１枚分の画像データを記憶する場合、画素アレイ２０の各画素に対応して１つずつ表示データを記憶している。

表示用信号供給回路６１は、表示タイミングを制御するための制御信号を生成する。制御信号は、例えば垂直同期信号、水平同期信号、及びクロック信号等である。表示用信号供給回路６１は、表示タイミングに従ってＶＲＡＭ回路６２から表示データを読み出し、その表示データと制御信号を回路装置１００に出力する。

回路装置１００は、表示コントローラー６０からの表示データと制御信号に基づいて画素アレイ２０を駆動し、画素アレイ２０に画像を表示させる。回路装置１００は、走査線駆動回路１１０と信号線駆動回路１２０と制御線駆動回路１３０とを含む。

画素アレイ２０は、電気光学素子の画素アレイであり、ｋ行ｍ列のマトリックス状に配置された複数の画素部３０を含む。ｋ、ｍは２以上の整数である。画素部３０は、後述のように画素回路と画素を含んでいる。また画素アレイ２０は、走査線ＬＳＣ１～ＬＳＣｋと反転走査線ＬＸＳＣ１～ＬＸＳＣｋとイネーブル信号線ＬＥＮ１～ＬＥＮｋと画像信号線ＬＤＴ１～ＬＤＴｍと電源線ＬＶＤ１、ＬＶＤ２とグランド線ＬＶＳとを含む。

走査線ＬＳＣ１、反転走査線ＬＸＳＣ１及びイネーブル信号線ＬＥＮ１は、第１行の画素部３０に接続される。走査線駆動回路１１０は、選択信号ＳＣ１を走査線ＬＳＣ１に出力し、選択信号ＳＣ１の論理反転信号である反転選択信号ＸＳＣ１を反転走査線ＬＸＳＣ１に出力する。制御線駆動回路１３０は、イネーブル信号ＥＮ１をイネーブル信号線ＬＥＮ１に出力する。同様に、走査線ＬＳＣ２～ＬＳＣｋ、反転走査線ＬＸＳＣ２～ＬＸＳＣｋ及びイネーブル信号線ＬＥＮ２～ＬＥＮｋは、第２～第ｋ行の画素部３０に接続される。走査線駆動回路１１０は、選択信号ＳＣ２～ＳＣｋを走査線ＬＳＣ２～ＬＳＣｋに出力し、選択信号ＳＣ２～ＳＣｋの論理反転信号である反転選択信号ＸＳＣ２～ＸＳＣｋを反転走査線ＬＸＳＣ２～ＬＸＳＣｋに出力する。制御線駆動回路１３０は、イネーブル信号ＥＮ２～ＥＮｋをイネーブル信号線ＬＥＮ２～ＬＥＮｋに出力する。

画像信号線ＬＤＴ１は、第１列の画素部３０に接続される。信号線駆動回路１２０は、画像信号ＤＴ１を画像信号線ＬＤＴ１に出力する。画像信号ＤＴ１は、表示データのｎビットのうち、いずれか１ビットの信号である。同様に、画像信号線ＬＤＴ２～ＬＤＴｍは、第２～第ｍ列の画素部３０に接続される。信号線駆動回路１２０は、画像信号ＤＴ２～ＤＴｍを画像信号線ＬＤＴ２～ＬＤＴｍに出力する。

電源線ＬＶＤ１、ＬＶＤ２及びグランド線ＬＶＳは、全ての画素部３０に接続される。電源線ＬＶＤ１には、不図示の電源回路から第１電源電圧ＶＤＤ１が供給される。電源線ＬＶＤ２には、不図示の電源回路から第２電源電圧ＶＤＤ２が供給される。グランド線ＬＶＳには、不図示の電源回路からグランド電圧ＶＳＳが供給される。なお、電源線ＬＤＶ１、ＬＶＤ２は共通の１本の電源線であってもよく、その電源線に共通の電源電圧が供給されてもよい。

図４は、画素部３０の構成例である。画素部３０は、画素３１と画素回路３２とを含む。なお図４において、ＳＣ１～ＳＣｋ、ＤＴ１～ＤＴｍ等における１～ｋ、１～ｍを省略している。例えば、ＳＣは、ＳＣ１～ＳＣｋのうち任意の１つである。

画素３１は発光素子である。発光素子は、例えばＯＬＥＤ又はマイクロＬＥＤ等である。ＯＬＥＤは、Organic Light Emitting Diodeの略であり、ＬＥＤは、Light Emitting Diodeの略である。マイクロＬＥＤは、基板上に集積された無機ＬＥＤである。発光素子のアノードは電源線ＬＶＤ２に接続され、カソードは画素回路３２の画素制御ノードＮＩＤに接続される。画素３１は画素回路３２によってオン又はオフに制御される。ここでは、オンは、発光素子に電流ＩＤが流れることで発光素子が発光状態であることを意味し、オフは、発光素子に電流ＩＤが流れないことで発光素子が非発光状態であることを意味する。

画素回路３２は、画像信号ＤＴである表示データのビットを保持し、その画像信号ＤＴとイネーブル信号ＥＮに基づいて画素３１をオン又はオフに制御する。画素回路３２は、記憶回路３３とＮ型トランジスターＴＡ、ＴＢ１、ＴＢ２とを含む。

Ｎ型トランジスターＴＡのソース又はドレインの一方は画像信号線ＬＤＴに接続され、ソース又はドレインの他方は記憶回路３３の入力ノードＮＩに接続され、ゲートは走査線ＬＳＣに接続される。

Ｎ型トランジスターＴＢ１のソースはグランド線ＬＶＳに接続され、ドレインはＮ型トランジスターＴＢ２のソースに接続され、ゲートは記憶回路３３の出力ノードＮＱに接続される。

Ｎ型トランジスターＴＢ２のドレインは画素回路３２の画素制御ノードＮＩＤに接続され、ゲートはイネーブル信号線ＬＥＮに接続される。

記憶回路３３は、１ビットのデータを記憶するメモリーセルである。記憶回路３３は、Ｎ型トランジスターＴＡがオンのときに画像信号線ＬＤＴから入力ノードＮＩに入力される画像信号ＤＴを記憶し、その記憶した信号を出力信号ＭＣＱとして出力ノードＮＱに出力する。記憶回路３３は、Ｐ型トランジスターＴＣ１、ＴＣ３とＮ型トランジスターＴＣ２、ＴＣ４、ＴＣ５とを含む。なお、Ｎ型トランジスターＴＣ５は、Ｐ型トランジスターで構成することもできる。この場合、走査線ＬＳＣに接続することが可能になり、反転走査線ＬＸＳＣを省略することができる。

Ｐ型トランジスターＴＣ１とＮ型トランジスターＴＣ２は第１インバーターを構成し、Ｐ型トランジスターＴＣ３とＮ型トランジスターＴＣ４は第２インバーターを構成する。第１インバーターと第２インバーターの電源電圧はＶＤＤ１である。第１インバーターの入力ノードは記憶回路３３の入力ノードＮＩに接続され、第１インバーターの出力ノードＮＣは第２インバーターの入力ノードに接続され、第２インバーターの出力ノードは記憶回路３３の出力ノードＮＱに接続される。Ｎ型トランジスターＴＣ５のソース又はドレインの一方は入力ノードＮＩに接続され、ソース又はドレインの他方は出力ノードＮＱに接続される。

記憶回路３３に「１」が書き込まれたとき出力信号ＭＣＱはハイレベルであり、「０」が書き込まれたとき出力信号ＭＣＱはローレベルである。記憶回路３３の出力信号ＭＣＱ及びイネーブル信号ＥＮがハイレベルであるとき、Ｎ型トランジスターＴＢ１、ＴＢ２がオンであり、画素３１に電流ＩＤが流れ、画素３１が発光する。記憶回路３３の出力信号ＭＣＱ又はイネーブル信号ＥＮの少なくとも一方がローレベルであるとき、Ｎ型トランジスターＴＢ１又はＴＢ２の少なくとも一方がオフであり、画素３１に電流ＩＤが流れず、画素３１が非発光となる。

なお図４の構成は画素部の一例であり、本実施形態の手法は種々の構成の画素回路及び画素に適用できる。例えば、記憶回路３３に変えてキャパシターを設け、そのキャパシターが画像信号ＤＴを保持してもよい。或いは、記憶回路３３のＮ型トランジスターＴＣ５を省略し、第１インバーターの入力ノードＮＩと第２インバーターの出力ノードＮＱとが直接に接続されてもよい。或いは、電源電圧ＶＤＤ１、ＶＤＤ２を共通の電源電圧とし、その共通の電源電圧を１本の電源線で画素３１及び記憶回路３３に供給してもよい。或いは、画素は発光素子に限らず、光をオンオフできる素子であればよい。例えば画素はＤＭＤのマイクロミラーであってもよい。ＤＭＤはDigital Micromirror Deviceの略である。この場合、画素回路はマイクロミラーの可動部を駆動する回路である。或いは画素は反射型液晶方式の表示素子における画素であってもよい。この場合、駆動回路は液晶の画素を駆動する回路である。

図５は、画素部３０の動作を説明する第１タイミングチャートである。図５では、表示データの第１ビットがＤＴ［０］＝１であり、第１ビットに対応した階調値が０．２５であり、表示期間の１／４において画素のオンがイネーブルになる例を説明する。

走査線選択期間ＴＳ１において、選択信号ＳＣはハイレベルであり、反転選択信号ＸＳＣはローレベルである。Ｎ型トランジスターＴＡはオンであり、Ｎ型トランジスターＴＣ５はオフである。これにより、記憶回路３３に画像信号ＤＴとして第１ビットＤＴ［０］＝１が入力され、記憶回路３３はハイレベルの出力信号ＭＣＱを出力する。イネーブル信号ＥＮはローレベルであり、走査線選択期間ＴＳ１において画素３１はオフである。

表示期間ＴＤ１において、選択信号ＳＣはローレベルであり、反転選択信号ＸＳＣはハイレベルである。Ｎ型トランジスターＴＡはオフであり、Ｎ型トランジスターＴＣ５はオンである。これにより、記憶回路３３は第１ビットＤＴ［０］＝１を保持し、出力信号ＭＣＱをハイレベルに保持する。

表示期間ＴＤ１の１／４の期間ＴＥにおいてイネーブル信号ＥＮはハイレベルであり、期間ＴＥにおいて画素３１はオンである。表示期間ＴＤ１の残り３／４の期間においてイネーブル信号ＥＮはローレベルであり、その期間において画素３１はオフである。このようにすれば、表示期間の長さを変えることなく、イネーブル信号ＥＮを用いて階調を制御できる。図５の例では、表示期間ＴＤ１の全てでイネーブル信号ＥＮがハイレベルである場合に比べて、階調が１／４となる。また、表示期間ＴＤ１の１／２の期間ＴＥにおいてイネーブル信号ＥＮをハイレベルにしたとすると、表示期間ＴＤ１の全てでイネーブル信号ＥＮがハイレベルである場合に比べて、階調が１／２となる。このような手法を用いることで、走査線駆動周波数の低減が可能となる。この点については図７以降で説明する。

図６は、画素部３０の動作を説明する第２タイミングチャートである。図６では、表示期間の全体においてイネーブル信号ＥＮがハイレベルとなるときの動作を説明する。ここでは、表示データの第３ビットがＤＴ［２］＝１であり、第４ビットがＤＴ［３］＝０である例を説明する。

走査線選択期間ＴＳ３において、選択信号ＳＣはハイレベルであり、反転選択信号ＸＳＣはローレベルである。Ｎ型トランジスターＴＡはオンであり、Ｎ型トランジスターＴＣ５はオフである。これにより、記憶回路３３に画像信号ＤＴとして第３ビットＤＴ［２］＝１が入力され、記憶回路３３はハイレベルの出力信号ＭＣＱを出力する。イネーブル信号ＥＮはローレベルであり、走査線選択期間ＴＳ３において画素３１はオフである。

表示期間ＴＤ３において、選択信号ＳＣはローレベルであり、反転選択信号ＸＳＣはハイレベルである。Ｎ型トランジスターＴＡはオフであり、Ｎ型トランジスターＴＣ５はオンである。これにより、記憶回路３３は第３ビットＤＴ［２］＝１を保持し、出力信号ＭＣＱをハイレベルに保持する。イネーブル信号ＥＮはハイレベルであり、表示期間ＴＤ３において画素３１はオンである。

走査線選択期間ＴＳ４と表示期間ＴＤ４においても、上記と同様に画素部３０が動作するが、第４ビットがＤＴ［３］＝０であるため、表示期間ＴＤ４において画素３１はオフである。表示期間ＴＤ４の長さは、表示期間ＴＤ３の長さの２倍になっており、表示期間ＴＤ３、ＴＤ４が第３ビット、第４ビットの階調値に比例した長さとなっている。

なお図５と図６において、時間軸の縮尺は異なっている。例えば、表示データの第１～第４ビットに対応した階調値が０．２５、０．５、１、２であるとき、第１～第４ビットに対応した表示期間ＴＤ１～ＴＤ４の長さは、ＴＤ１＝ＴＤ２＝ＴＤ３、ＴＤ４＝２×ＴＤ３となる。表示期間ＴＤ１～ＴＤ３の長さが同じであっても、図５の手法によって階調値が０．２５、０．５、１となる。

３．走査線選択順の第１例
図７は、本実施形態における走査線選択順の第１例である。ここでは、画素アレイ２０に含まれる走査線の総数がｋ＝１０であり、表示データのビット数がｎ＝５である。表示データのＬＳＢ側から第１～第５ビットとし、第１～第５ビットの階調値を０．５、１、２、４、８とする。表の見方は図１と同様である。なお以下では、「走査線に接続された画素回路にビットが書き込まれる」ことを、適宜、「走査線にビットが書き込まれる」とも略す。

まず、１本の走査線に着目したときの動作について、第１走査線を例に説明する。選択順１において第１走査線が選択され、第１走査線に第１ビットが書き込まれる。続く選択順２～１０において、画素回路に保持される第１ビットに基づいて画素がオン又はオフとなる。このとき制御線駆動回路１３０が、表示期間の１／２の期間において画素がオン又はオフとなるようなイネーブル信号を出力する。次に選択順１１において第１走査線が選択され、第１走査線に第２ビットが書き込まれる。続く選択順１１～２０において、画素回路に保持される第２ビットに基づいて画素がオン又はオフとなる。このとき制御線駆動回路１３０が、表示期間の全体において画素がオン又はオフとなるようなイネーブル信号を出力する。同様に、選択順２１、４０、７７において第１走査線が選択され、第１走査線に第３ビット、第４ビット、第５ビットが書き込まれる。続く選択順２２～３９、４１～７６、７８～１４９において、画素回路に保持される第３ビット、第４ビット、第５ビットに基づいて画素がオン又はオフとなる。

次に、１０本の走査線を走査するときの動作について説明する。ＦＲＡはフィールドであり、フィールドＦＲＡは、表示データの第１～第５ビットに対応したサブフィールドＳＦＡ１～ＳＦＡ５を含む。

サブフィールドＳＦＡ１の選択順１～１０において、第１～第１０走査線が順次に選択され、各走査線に接続された画素回路に第１ビットが書き込まれる。次にサブフィールドＳＦＡ２の選択順１１～２０において、第１～第１０走査線が順次に選択され、各走査線に接続された画素回路に第２ビットが書き込まれる。サブフィールドＳＦＡ３の選択順２１～３０において、第１～第１０走査線が順次に選択され、各走査線に接続された画素回路に第３ビットが書き込まれる。サブフィールドＳＦＡ３の選択順３１～３９においては、走査線は選択されない。次にサブフィールドＳＦＡ４の選択順４０～４９において、第１～第１０走査線が順次に選択され、各走査線に接続された画素回路に第４ビットが書き込まれる。サブフィールドＳＦＡ４の選択順５０～７６においては、走査線は選択されない。次にサブフィールドＳＦＡ５の選択順７７～８６において、第１～第１０走査線が順次に選択され、各走査線に接続された画素回路に第５ビットが書き込まれる。サブフィールドＳＦＡ５の選択順８７～１４９においては、走査線は選択されない。

図７の第１例では、フィールドＦＲＡの長さは５ｋｈ＋１１（ｋ－１）ｈ＝（１６（ｋ－１）＋５）ｈである。表示データをｎビットとした場合には、フィールドＦＲＡの長さは、（２^ｎ－１×（ｋ－１）＋ｎ）ｈとなる。一例として、フルハイビジョンにおいてフレーム周波数６０Ｈｚで２５６階調表示を行う場合、ｋ＝１０８０、ｎ＝８である。従って、走査線選択期間の長さはｈ＝１／（２^８－１×（１０８０－１）＋８）／６０ｓｅｃ＝０．１２μｓｅｃとなる。上述した従来手法では、同条件でｈ＝０．０６μｓｅｃなので、本実施形態によれば走査線駆動周波数を約１／２にできる。

図７に示すように、階調値が１より小さい第１ビットに対応したサブフィールドＳＦＡ１は非走査期間を含まない。即ち、第１例では非走査期間を増やすことなくビット数を拡張することが可能となっている。また、従来手法では１フィールドの長さが（（２^ｎ－１）×（ｋ－１）＋ｎ）ｈであるのに対して、第１例では１フィールドの長さが（２^ｎ－１×（ｋ－１）＋ｎ）ｈとなる。（ｋ－１）の係数に着目すれば、同じｎビットの表示データに対して第１例の方が、１フィールドにおける走査線選択回数が少ないことが分かる。これらの理由から、従来手法に比べて走査線駆動周波数を低減する、或いは走査線駆動周波数の上昇を抑えつつ表示データのビット数を拡張することが可能となっている。

４．走査線選択順の第２例
図８は、本実施形態における走査線選択順の第２例である。ここでは、画素アレイ２０に含まれる走査線の総数がｋ＝１８であり、表示データのビット数がｎ＝６であり、第１～第６ビットの階調値を０．２５、０．５、１、２、４、８とした場合を例に説明する。

まず、１本の走査線に着目したときの動作について、第１走査線を例に説明する。選択順１において第１走査線が選択され、第１走査線に第１ビットが書き込まれる。続く選択順２～７において、画素回路に保持される第１ビットに基づいて画素がオン又はオフとなる。同様に、選択順８、１５、２２、３５、６０において第１走査線が選択され、第１走査線に第２ビット、第３ビット、第４ビット、第５ビット、第６ビットが書き込まれる。続く選択順９～１４、１６～２１、３６～５９、６１～１０８において、画素回路に保持される第２ビット、第３ビット、第４ビット、第５ビット、第６ビットに基づいて画素がオン又はオフとなる。

上記では、１フィールド内において第１～第６ビットに対応して第１～第６走査線選択期間と第１～第６表示期間が設けられている。第１走査線においては、第１～第６走査線選択期間は、選択順１、８、１５、２２、３５、６０に対応した期間であり、第１～第６表示期間は、選択順２～７、９～１４、１６～２１、３６～５９、６１～１０８に対応した期間である。第１～第３表示期間の長さは、同一の６ｈであり、第４～第６表示期間の長さは、１２ｈ、２４ｈ、４８ｈである。制御線駆動回路１３０は、第１、第２表示期間の１／４、１／２の期間において画素がオン又はオフとなるようなイネーブル信号を出力する。また制御線駆動回路１３０は、第３～第６表示期間の全てにおいて画素がオン又はオフとなるようなイネーブル信号を出力する。いずれの選択順が走査線選択期間と表示期間に対応するのかは各走査線で異なるが、各走査線に対して第１～第６走査線選択期間と第１～第６表示期間が設けられることは、同様である。

次に、１８本の走査線を走査するときの動作について説明する。ＦＲはフィールドであり、１フィールドで１フレームが構成されるものとする。即ち、フィールドＦＲは、１つの画像を構成する期間であり、１つの画像に対応した表示データを全画素に書き込むために必要な期間である。なお、いずれか１本の走査線における選択順を基準に、全ての走査線について同じフィールドＦＲを定義する。例えば図８では、第１走査線における選択順を基準にフィールドＦＲを定義している。このため、フィールドＦＲにおいて画素アレイ２０に書き込まれる画像データは、ちょうど１画像の区切りの良い画像データにはならないが、画像データの量としては画像１枚分に相当する。このような意味で、フィールドＦＲは、１つの画像を構成する期間である。

フィールドＦＲは、走査線の本数ｋ＝１８と同数のサブフィールドＳＦ１～ＳＦ１８を含む。表示データをｎビットとし、階調値が１より小さいビットのビット数をβとしたとき、サブフィールドの数は２^ｎ－β＋βとなる。図８ではｎ＝６、β＝２なので、サブフィールドの数は２^６－２＋２＝１８である。各サブフィールドの長さは、表示データのビット数６に対応した６ｈである。

走査線駆動回路１１０は、各サブフィールドにおいて、第１～第１８走査線のうち選択対象となる走査線群を選択する。図８において、走査線群は、表示データのビット数６と同じ６本の走査線である。その６本の走査線のうち１本の走査線には第１ビットが書き込まれる。同様に、残り５本の走査線には、それぞれ第２ビット、第３ビット、第４ビット、第５ビット、第６ビットが書き込まれる。例えば、サブフィールドＳＦ１において、第１走査線、第２走査線、第３走査線、第４走査線、第６走査線及び第１０走査線が走査線群であり、それらの走査線には、それぞれ第１ビット、第２ビット、第３ビット、第４ビット、第５ビット及び第６ビットが書き込まれる。

走査線群に属する６本の走査線は、それぞれ異なる選択順において選択される。図８のサブフィールドＳＦ１において、走査線群に属する第１走査線、第２走査線、第３走査線、第４走査線、第６走査線及び第１０走査線は、それぞれ選択順１、２、３、４、５、６において選択される。

サブフィールドが１つ進むと、走査線群に属する走査線の番号が１つ小さくなる。即ち、サブフィールドにおける選択順パターンが、画面上方向に走査線１本分だけ移動する。このパターンの移動は巡回的に行われる。即ち、あるサブフィールドにおける第１走査線の選択順パターンは、次のサブフィールドにおいて第１８走査線の選択パターンとなる。例えば、サブフィールドＳＦ２において、第１８走査線、第１走査線、第２走査線、第３走査線、第５走査線及び第９走査線が走査線群であり、それらの走査線には、それぞれ第１ビット、第２ビット、第３ビット、第４ビット、第５ビット及び第６ビットが書き込まれる。これは、サブフィールドＳＦ１における選択順パターンが巡回的に走査線１本分上に移動したものである。

サブフィールドＳＦ１において、第２ビットは、第１ビットが書き込まれる走査線の１本後の走査線に書き込まれる。同様に、第３ビット、第４ビット、第５ビット、第６ビットは、第２ビット、第３ビット、第４ビット、第５ビットが書き込まれる走査線の１本後、１本後、２本後、４本後の走査線に書き込まれる。次のサブフィールドＳＦ２では第１８走査線に第１ビットが書き込まれるが、これは第１０走査線の８本後である。これにより、階調値に応じた長さの第１～第６表示期間となる。具体的には、階調値が１以下の場合には、表示期間の長さが同一となり、階調値が１以上の場合には階調値に比例した表示期間の長さとなる。

第１走査線における表示期間に着目して説明する。まず選択順２において第２走査線に第２ビットが書き込まれるが、この選択順パターンは１サブフィールド後に第１走査線に移動する。サブフィールドの長さは６ｈであり、第１走査線の第１表示期間は選択順２から始まっているので、第１表示期間の長さは１×６ｈとなる。同様な理由により、第２、第３表示期間の長さも１×６ｈとなる。次に選択順５において第６走査線に第５ビットが書き込まれるが、この選択順パターンは２サブフィールド後に第４走査線に移動する。第４走査線の第４表示期間は選択順５から始まっているので、第４表示期間の長さは２×６ｈ＝１２ｈとなる。同様に、第５表示期間の長さは４×６ｈとなり、第６表示期間の長さは８×６ｈとなる。

走査線の総数は１８本であり、１本の走査線につき６ビットの書き込みが必要なので、１フィールドにおける総走査線選択回数は、１８×６＝１０８となる。図８では、選択順１～１０８で１フィールドが構成されており、その選択順パターンと同じ選択順パターンが次のフィールドの選択順１０９以降において繰り返される。なお、表示データをｎビットとし、階調値が１より小さいビットのビット数をβとしたとき、サブフィールドの数は総走査線選択回数は（２^ｎ－β＋β）×ｎと表される。

以上のような選択順パターンで走査線駆動回路１１０が走査線を選択することで、走査線を選択しない選択順を減らすことができる。即ち、図２で説明した従来手法における非走査期間ＮＷ２～ＮＷ４が無くなるので、走査線駆動周波数を下げることが可能となる。また、イネーブル信号を用いて１より小さい階調を実現することで、１フレームの走査線選択回数を低減し、走査線駆動周波数を更に下げることが可能となる。

一例として、フルハイビジョンにおいてフレーム周波数６０Ｈｚで２５６階調表示を行う場合、ｎ＝８である。β＝２とし、走査線数を、ここでは１６×（２^８－２＋２）＝１０８８としておく。走査線数を２^ｎ－β＋βから増やす方法については後述するが、走査線選択順の基本的な考え方は第２例と同じである。走査線選択期間の長さはｈ＝１／（１０８８×８）／６０ｓｅｃ＝１．９１μｓｅｃとなる。図１と図２で説明した従来手法ではｈ＝０．０６μｓｅｃだったので、本実施形態によれば走査線駆動周波数を大幅に下げることが可能である。

仮にイネーブル信号による階調制御を行わなかったとすると、第１～第ｎ表示期間は２の累乗で重み付けされた長さになる。このため、１フィールドにおける走査線選択回数は２^ｎ×ｎとなり、第２例における走査線選択回数（２^ｎ－β＋β）×ｎよりも多い。イネーブル信号による階調制御を行わない場合に上記フルハイビジョンの例を適用すると、ｈ＝１／（５×２^８×８）／６０＝１．６３μｓｅｃとなり、第２例の方が走査線駆動周波数が低い。

以上の本実施形態によれば、制御線駆動回路１３０はイネーブル信号を出力する。イネーブル信号は、第１表示期間の一部の期間においてアクティブである。第１表示期間は、表示データの下位ビットである第１ビットに対応する。第１表示期間の一部の期間においてイネーブル信号がアクティブであるときに、画素はオン又はオフになる。図７の第１例において、例えば第１走査線の第１表示期間は選択順２～１０であり、第１表示期間の１／２の期間においてイネーブル信号ＥＮ１がアクティブになる。図８の第２例において、例えば第１走査線の第１表示期間は選択順２～７であり、第１表示期間の１／４の期間においてイネーブル信号ＥＮ１がアクティブになる。なお、「アクティブ」は図５の例ではハイレベルに対応するが、「アクティブ」に対応する論理レベルはハイレベルに限定されない。

図１と図２で説明した従来手法では、表示データのビット数を増やすほど、フィールドにおいて非走査期間が占める割合が大きくなり、走査線駆動周波数が上昇する。本実施形態によれば、階調値が１より小さい第１ビットに対応した第１表示期間の一部において、イネーブル信号を用いて画素をオン又はオフにすることで、表示期間の長さを変えることなく１より小さい階調値を実現できる。これにより、イネーブル信号による階調制御を行わない場合に比べて、１フィールドにおける走査線選択回数を減らすことが可能になり、走査線駆動周波数を下げることができる。走査線駆動周波数が下がることで、走査線駆動における消費電力の低減、或いは画素回路への確実なデータの書き込みが可能となる。或いは、従来手法と同じ走査線駆動周波数で考えれば、１フレームにおいて、より多くの走査線を選択できる。即ち、従来手法に比べて走査線駆動周波数を上げることなく、より高精細な電気光学素子を駆動できる。

また本実施形態では、制御線駆動回路１３０は、第１表示期間においてイネーブル信号がアクティブである期間の長さが、第２表示期間においてイネーブル信号がアクティブである期間の長さの１／２となるイネーブル信号を、出力する。図７の第１例では、第１表示期間と第２表示期間は、共に選択順９回の長さであり、第１表示期間の１／２でイネーブル信号がアクティブになり、第２表示期間の１／１でイネーブル信号がアクティブになる。図８の第２例では、第１表示期間と第２表示期間は、共に選択順６回の長さであり、第１表示期間の１／４でイネーブル信号がアクティブになり、第２表示期間の１／２でイネーブル信号がアクティブになる。

このようにすれば、階調値に比例したアクティブ期間においてイネーブル信号がアクティブとなり、画素がオン又はオフになるので、表示期間が同じであっても階調表示を実現できる。

また本実施形態では、フィールドにおいて、走査線駆動回路１１０が各走査線をｎ回ずつ選択することで、各画素回路に表示データの第１～第ｎビットが書き込まれる。具体的には、走査線駆動回路１１０が走査線をｎ回選択したとき、その各回の選択において信号線駆動回路１２０が第１～第ｎビットのうち１ビットを、選択された走査線に接続される画素回路に書き込む。このとき、信号線駆動回路１２０は、ｎ回の選択において、第１～第ｎビットが重複しないように書き込む。図７において、例えば第１走査線は、選択順１、１１、２１、４０、７７の５回選択され、それぞれ第１、第２、第３、第４、第５ビットが書き込まれる。図８において、例えば第１走査線は、選択順１、８、１５、２２、３５、６０の６回選択され、それぞれ第１、第２、第３、第４、第５、第６ビットが書き込まれる。

上述したように、１本の走査線に着目すると１フィールドにおいて第１～第ｎ走査線選択期間と第１～第ｎ表示期間が必要である。本実施形態によれば、各走査線がｎ回ずつ選択され、その走査線に第１～第ｎビットが書き込まれることで、１フィールドにおいて全ての走査線に対して第１～第ｎ走査線選択期間と第１～第ｎ表示期間が実現されている。

また第２例の実施形態によれば、走査線駆動回路１１０は、複数のサブフィールドに含まれるサブフィールドにおいて、複数の走査線のうち選択対象となる走査線群を１回選択する。走査線群は、サブフィールドにおいて第ｉビットが書き込まれる画素回路に接続された走査線と、サブフィールドにおいて第ｊビットが書き込まれる画素回路に接続された走査線と、を含む。ｉは１以上ｎ以下の整数であり、ｊは１以上ｎ以下でｉと異なる整数である。

図１で説明した従来手法では、１サブフィールドにおいて第１～第ｎビットのうち同じビットを全ての走査線に書き込んでいる。このため、図２で説明したように非走査期間ＮＷ２～ＮＷ４が発生している。一方、第２例の実施形態によれば、１サブフィールドにおいて１つの走査線に第ｉビットを書き込み、それとは別の走査線に第ｊビットを書き込む。これにより、走査線を選択しない非走査期間を減らすことが可能となり、従来手法に比べて走査線駆動周波数を下げることができる。

ここで、複数のサブフィールドは、フィールドＦＲに含まれたサブフィールドであり、具体的には、フィールドＦＲを複数の期間に分割したものが複数のサブフィールドである。図８ではＳＦ１～ＳＦ１８が複数のサブフィールドに対応する。また、複数の走査線は、走査線選択順パターンを構成するための走査線であり、実際に電気光学素子に存在する走査線数に限定されない。図８では第１～第１８走査線が複数の走査線に対応する。このとき、実際に電気光学素子に存在する走査線は１８本より少なくてもよい。例えば、実際に電気光学素子に存在する走査線が１４本である場合、回路装置１００の内部処理として第１～第１８走査線の選択順パターンが存在しているが、第１５～第１８走査線については実際には駆動されない。また、サブフィールドにおいて走査線群を１回選択する、とはサブフィールドにおいて、走査線群に属する走査線を１本につき１回ずつ選択する、ということである。このとき、同じ選択順では１本の走査線を選択し、２本以上の走査線を同時に選択しない。また、サブフィールドにおいて第ｉビットが書き込まれる画素回路に接続された走査線と、サブフィールドにおいて第ｊビットが書き込まれる画素回路に接続された走査線とは、異なる走査線である。あるサブフィールドにおいて１本の走査線に接続された複数の画素回路には、第１～第ｎビットのうち同じビットが書き込まれる。

また第２例の実施形態では、複数のサブフィールドの各サブフィールドは、同じ長さの期間である。また第２例の実施形態では、走査線群は、サブフィールドにおいて第１ビットが書き込まれる画素回路に接続された走査線から、そのサブフィールドにおいて第ｎビットが書き込まれる画素回路に接続された走査線までの、ｎ本の走査線を含む。

各サブフィールドが同じ長さの期間であるということは、各サブフィールドにおいて選択される走査線群の走査線本数が同じということである。そして、表示データのビット数と同数の走査線がサブフィールド毎にずれて選択されていき、１巡することによって、全ての走査線に第１～第ｎビットが書き込まれる。図８では、各サブフィールドにおいて６本の走査線が選択され、そのパターンがサブフィールド毎に走査線１本ずつずれていき、１８サブフィールドで１巡することで、１８本の走査線に第１～第６ビットが書き込まれる。

なお、図８ではサブフィールドの長さは（表示データのビット数）×ｈ＝６ｈであるが、サブフィールドの長さはこれに限定されず、選択順パターンの組み方によって変化する。サブフィールドの長さが表示データのビット数にならない例については後述する。

また図４で説明したように、画素３１は発光素子である。画素回路３２は記憶回路３３を含む。第１～第ｎ走査線選択期間において、第１～第ｎビットが記憶回路３３に書き込まれる。その記憶回路３３に書き込まれた第１～第ｎビットにより、第１～第ｎ表示期間において発光素子が発光又は非発光となる。

このようにすれば、画素３１として発光素子を用い、表示データの第１～第ｎビットに応じて発光素子の発光又は非発光を制御することで、階調表示が可能となる。また表示データの第１～第ｎビットを記憶回路３３に記憶させることで、キャパシターで画像信号ＤＴを保持する場合に比べて書き込み時の消費電力を下げることができる。

５．走査線選択順の第３例、第４例
第２例では、ｎビットの表示データに対して走査線数は２^ｎ－β＋β本となっているが、第３例と第４例では、ｎビットの表示データに対して走査線数は２×（２^ｎ－β＋β）本である。なお、ここでは走査線数を２倍にする例を説明するが、同様の考え方で３倍以上にできる。

図９は、走査線選択順の第３例であり、図１０は、走査線選択順の第４例である。第２例と同様に、フィールドＦＲはサブフィールドＳＦ１～ＳＦ１８を含む。第３例と第４例では、１サブフィールドの長さは１２ｈであり、第２例における１サブフィールドの長さ６ｈの２倍となっている。また、１サブフィールドにおいて、表示データの各ビットが２本の走査線に書き込まれる。

図９の第３例では、奇数走査線と偶数走査線が、それぞれ図８の第２例と同様な選択順パターンとなっており、奇数走査線は奇数選択順において選択され、偶数走査線は偶数選択順において選択される。サブフィールドＳＦ１を例にとると、第１走査線、第３走査線、第５走査線、第７走査線、第１１走査線、第１９走査線は、選択順１、３、５、７、９、１１において選択され、第２走査線、第４走査線、第６走査線、第８走査線、第１２走査線、第２０走査線は、選択順２、４、６、８、１０、１２において選択される。第１走査線と第２走査線には第１ビットが書き込まれ、第３走査線と第４走査線には第２ビットが書き込まれ、第５走査線と第６走査線には第３ビットが書き込まれ、第７走査線と第８走査線には第４ビットが書き込まれ、第１１走査線と第１２走査線には第５ビットが書き込まれ、第１９走査線と第２０走査線には第６ビットが書き込まれる。この選択順パターンは、フィールド毎に走査線２本ずつ上にずれていき、サブフィールドＳＦ１～ＳＦ１８で１巡する。

図１０の第４例では、第１～第１８走査線と第１９～第３６走査線が、それぞれ図８の第２例と同様な選択順パターンとなっており、第１～第１８走査線は奇数選択順において選択され、第１９～第３６走査線は偶数選択順において選択される。サブフィールドＳＦ１を例にとると、第１走査線、第２走査線、第３走査線、第４走査線、第６走査線、第１０走査線は、選択順１、３、５、７、９、１１において選択され、第１９走査線、第２０走査線、第２１走査線、第２２走査線、第２４走査線、第２８走査線は、選択順２、４、６、８、１０、１２において選択される。第１走査線と第１９走査線には第１ビットが書き込まれ、第２走査線と第２０走査線には第２ビットが書き込まれ、第３走査線と第２１走査線には第３ビットが書き込まれ、第４走査線と第２２走査線には第４ビットが書き込まれ、第６走査線と第２４走査線には第５ビットが書き込まれ、第１０走査線と第２８走査線には第６ビットが書き込まれる。この選択順パターンは、フィールド毎に走査線１本ずつ上にずれていき、サブフィールドＳＦ１～ＳＦ１８で１巡する。

第３例と第４例において、１フィールドにおける総走査線選択回数は、ｎビットの表示データに対して、２×（２^ｎ－β＋β）×ｎとなる。即ち、第２例における総走査線選択回数の２倍である。

６．走査線選択順の第５例
図１１は、走査線選択順の第５例である。第２～第４例では、ｎビットの表示データに対して２^ｎ－β＋β本又はその整数倍の走査線を駆動するが、第５例では、Ｊ本≠２^ｎ－β＋β本の走査線を駆動する。なお第５例を第３例又は第４例と組み合わせることで、Ｊ本の整数倍の走査線を駆動することもできる。

図１１では、Ｊ＝（２^６－２＋２）＋３＝２１本の走査線を選択する例を説明する。なお、Ｊは、表示データのビット数ｎとＪとの最大公約数が１であるような整数であればよい。即ち、Ｊと表示データのビット数ｎとの最小公倍数がＪ×ｎであればよい。

第５例においても第２例と同様に、１サブフィールドの長さは６ｈであり、１サブフィールドにおいて６本の走査線を選択し、その６本の走査線に第１～第６ビットを１ビットずつ書き込む。但し、第５例では、走査線に書き込むビットが第２例とは異なっている。またフィールドＦＲにはＪ＝２１個のサブフィールドＳＦ１～ＳＦ２１が含まれる。

サブフィールドＳＦ１を例にとると、第１走査線、第２走査線、第４走査線、第６走査線、第１２走査線、第２０走査線に第６ビット、第１ビット、第２ビット、第３ビット、第４ビット、第５ビットが書き込まれる。この選択順パターンは、サブフィールド毎に走査線２本ずつ上にずれていく。そして、サブフィールドＳＦ１～ＳＦ２１で一巡することで、各走査線がｎ回選択され、各走査線に第１～第ｎビットが書き込まれる。従って、１フィールドにおける総走査線選択回数は、Ｊ×ｎである。

図１１では、選択順パターンがサブフィールド毎に走査線２本ずつずれている。例えば、サブフィールドＳＦ１において第１ビットが書き込まれる第２走査線と、第２ビットが書き込まれる第４走査線は、２本離れている。これがサブフィールドＳＦ２では走査線２本上にずれるので、第２走査線の第１表示期間が１×６ｈ＝６ｈとなる。同様に考えると、表示データのビットの階調値０．２５、０．５、１、２、４に対して表示期間の長さは６ｈ、６ｈ、６ｈ、１２ｈ、２４ｈとなる。どの走査線にどのビットを書き込めばよいのかは、上記のような考え方によって決めることが可能である。

本実施形態では、電気光学素子の走査線数をｋとし、ダミー走査線数をｐとし、Ｊ＝ｋ＋ｐとしたとき、Ｊは、ｋより大きく、且つｎとの最小公倍数がＪ×ｎとなる数である。走査線駆動回路１１０は、フィールドＦＲにおいてＪ×ｎ回の走査線選択を行い、そのＪ×ｎ回の走査線選択のうちｋ×ｎ回の走査線選択において電気光学素子のｋ本の走査線ＬＳＣ１～ＳＣｋを選択し、ｐ×ｎ回の走査線選択においてｐ本のダミー走査線を内部処理として選択する。

ここで、ダミー走査線数とは、走査線駆動回路１１０の内部処理としての選択順パターンには存在するが、電気光学素子の走査線としては存在せず、実際の駆動対象ではない走査線のことである。

例えば表示データが６ビットであり、電気光学素子の走査線数が２０本であるとき、第２例の１８本では足りないので第３例又は第４例で２倍に増やして３６本にする。このとき、１６本のダミー走査線が発生するため、総走査線選択回数３６×６＝２１６のうち、１６×６＝９６回はダミー走査線を選択することになる。即ち、９６選択分の非走査期間が発生する。一方、第５例では、ｋ＝２０、ｐ＝１としてＪ＝２１本の走査線で選択順パターンを構成できる。この場合、総走査線選択回数は２１×６＝１２６となり、そのうちダミー走査線の選択回数は１×６＝６回である。

このように、第２～第４例に比べて第５例では、電気光学素子の走査線数に合わせて、駆動順パターンにおける走査線数Ｊを最小限に設定できる。これにより、ダミー走査線の選択回数を減らし、その結果として１フレームの総走査線選択回数を減らすことができる。これにより、第２～第４例に比べて走査線駆動周波数を下げることができ、更なる低消費電力化又は画素回路への確実なデータの書き込みが可能となる。

７．走査線選択順の第６例、第７例
第２～第５例では、１本の走査線に着目すると第１～第ｎビットが順に書き込まれる、即ち第１～第ｎ走査線選択期間が順に並んでいる。第６例と第７例では、階調値が大きなビットに対応した長い表示期間が連続しないように、第１～第ｎビットの書き込み順が設定される。

図１２は、走査線選択順の第６例である。１本の走査線に着目すると第１ビット、第４ビット、第２ビット、第５ビット、第３ビット、第６ビットの順に書き込まれる。これにより、表示期間の長さの並びが６ｈ、１２ｈ、６ｈ、２４ｈ、６ｈ、４８ｈとなる。長い表示期間である１２ｈと２４ｈと４８ｈの間に６ｈが挿入されるので、長い表示期間が隣り合わない。

長い表示期間である１２ｈと２４ｈと４８ｈが隣り合っていると、共に画素がオンである場合、又は共に画素がオフである場合に、フレーム内において長時間、画素がオン又はオフの状態が続く場合がある。そのような場合、画面に映る映像を見た時にちらつきとして見える可能性がある。本実施形態によれば、長い表示期間である１２ｈと２４ｈと４８ｈが隣り合わないので、映像のちらつきを減らすことができる。

なお、ビットの書き込み順は表示データのビット数等に応じて適宜に変更されてよい。例えば、表示データが４ビットである場合、例えば書き込み順を第１ビット、第３ビット、第２ビット、第４ビットとすればよい。

図１３は、走査線選択順の第７例である。第７例では、上位ビットに対応した長い表示期間を複数の表示期間に分割し、その間に他のビットに対応した表示期間を挿入する。図１３では、第１～第６ビットのうち第６ビットに対応した第６表示期間を２つに分割し、第１の第６表示期間と第２の第６表示期間とする例を説明する。

図１３において、表のマス内の８ａと８ｂは第６ビットを意味しており、第１の第６表示期間に対応して８ａを記載し、第２の第６表示期間に対応して８ｂを記載する。第６表示期間の長さは合計で４８ｈであり、第１の第６表示期間と第２の第６表示期間の長さは各々２４ｈである。

１本の走査線に着目すると第１ビット、第６ビット、第３ビット、第４ビット、第６ビット、第２ビット、第５ビットの順に書き込まれる。第１の第６表示期間と第２の第６表示期間の間には、第３表示期間及び第４表示期間が挿入されている。表示期間の長さの並びは、６ｈ、２４ｈ、６ｈ、１２ｈ、２４ｈ、２４ｈとなる。

図１３では、１走査線に対して第６ビットが２回書き込まれるので、１サブフィールドに７回の走査線選択が必要である。例えばサブフィールドＳＦ１では、選択順１、２、３、４、５、６、７において第１走査線、第２走査線、第６走査線、第７走査線、第９走査線、第１３走査線、第１４走査線が選択され、第１ビット、第６ビット、第３ビット、第４ビット、第６ビット、第２ビット、第５ビットが書き込まれる。６ビットの表示データに対して走査線の本数は２^６－２＋２＝１８本であり、第２例と同じである。またサブフィールド毎に選択順パターンが走査線１本ずつ上がることも第２例と同じである。１フィールドにおける総走査線選択回数は、（２^６－２＋２）×７＝１２６回となる。

本実施形態によれば、サブフィールドにおいて選択される走査線群は、ｎ－１本の走査線と、２以上の走査線と、を含む。ｎ－１本の走査線とは、サブフィールドにおいて第１ビットが書き込まれる画素回路に接続された走査線から、サブフィールドにおいて第ｎ－１ビットが書き込まれる画素回路に接続された走査線までのｎ－１本の走査線である。２以上の走査線とは、サブフィールドにおいて表示データの上位ビットである第ｎビットが書き込まれる２以上の画素回路に接続された２以上の走査線である。図１３のサブフィールドＳＦ１では、ｎ－１本の走査線は、第１走査線、第６走査線、第７走査線、第１３走査線及び第１４走査線であり、２以上の走査線は、第２走査線及び第９走査線である。

このように、サブフィールドにおいて、表示データの上位ビットである第ｎビットが２以上の走査線に書き込まれることで、下位ビットに対応した表示期間に比べて長い第ｎ表示期間を２以上に分割することが可能となる。

また本実施形態では、第ｎビットに対応する第ｎ表示期間は、第１の第ｎ表示期間と第２の第ｎ表示期間とを含む。第１の第ｎ表示期間と第２の第ｎ表示期間との間に、第１～第ｎ－１表示期間のうち少なくとも１つの表示期間が設けられる。

このようにすれば、第ｎ表示期間に比べて短い第１～第ｎ－１表示期間のうち少なくとも１つの表示期間を、第１の第ｎ表示期間と第２の第ｎ表示期間との間に挿入できる。これにより、画素のオン又はオフが長時間続く可能性が低くなり、画面に表示された映像のちらつきを減らすことができる。

８．電気光学素子、電子機器
図１４は、回路装置１００を含む電気光学素子１５の構成例である。電気光学素子１５は、表示素子、電気光学パネル、表示パネル、電気光学デバイス、又は表示デバイスとも呼ばれる。ここでは電気光学素子が有機ＥＬ表示素子である場合を例に説明するが、これに限定されず、電気光学素子は例えばマイクロＬＥＤ表示素子、量子ドット表示素子、又はＤＭＤ表示素子等であってもよい。

電気光学素子１５は、素子基板１１と保護基板１２と端子１３と画素アレイ２０と回路装置１００とを含む。

素子基板１１は、例えばシリコン基板等の半導体基板である。画素アレイ２０は、マトリックス状に配置された画素部３０ｂ、３０ｇ、３０ｒを含み、その画素部３０ｂ、３０ｇ、３０ｒは素子基板１１上に形成されている。画素部３０ｂの発光素子には青色のカラーフィルターが設けられ、画素部３０ｇの発光素子には緑色のカラーフィルターが設けられ、画素部３０ｒの発光素子には赤色のカラーフィルターが設けられる。

回路装置１００は、素子基板１１上に形成された集積回路によって構成される。回路装置１００は、走査線駆動回路１１０と信号線駆動回路１２０と制御線駆動回路１３０とを含む。回路装置１００と端子１３は、素子基板１１上に形成された不図示の配線によって接続される。端子１３は図３の表示コントローラー６０に接続されており、表示コントローラー６０からの表示データと制御信号は端子１３を介して回路装置１００に入力される。

保護基板１２は、端子１３の配置部を除いて素子基板１１を覆うように配置される。保護基板１２は、素子基板１１上に形成された画素アレイ２０と回路装置１００を保護するために設けられる。保護基板１２は、例えばガラス基板等の光透過性の基板である。

図１５は、電気光学素子１５ａ、１５ｂを含む電子機器３００の構成例である。ここでは電子機器がヘッドマウントディスプレイである場合を例に説明するが、これに限定されず、電子機器として、電気光学素子を用いて映像を表示する様々な機器を想定できる。例えば、電子機器は、電子ビューファインダー、プロジェクター、ヘッドアップディスプレイ、携帯情報端末、テレビジョン装置、又は車載ディスプレイ等であってもよい。

ヘッドマウントディスプレイは眼鏡のような外観を有し、ヘッドマウントディスプレイを装着したユーザーに対して映像光を外界光に重ねて視認させる。ヘッドマウントディスプレイである電子機器３００は、透視部材３０３ａ、３０３ｂとフレーム３０２と投影装置３０５ａ、３０５ｂとを含む。

フレーム３０２は、透視部材３０３ａ、３０３ｂ及び投影装置３０５ａ、３０５ｂを支持する。フレーム３０２がユーザーの頭部に装着されることで、ヘッドマウントディスプレイがユーザーの頭部に装着される。フレーム３０２の右眼部分には透視部材３０３ａが設けられ、フレーム３０２の左目部分には透視部材３０３ｂが設けられる。透視部材３０３ａ、３０３ｂが外界光を透過することで、ユーザーに外界光が視認される。フレーム３０２の右テンプル部から右眼部分にかけて投影装置３０５ａが設けられ、フレーム３０２の左テンプル部から左目部分にかけて投影装置３０５ｂが設けられる。投影装置３０５ａ、３０５ｂがユーザーの目に映像光を入射することで、外界光に重なる映像光がユーザーに視認される。

投影装置３０５ａは電気光学素子１５ａを含む。図１４で説明したように、電気光学素子１５ａは回路装置１００と画素アレイ２０とを含む。投影装置３０５ａは、画素アレイ２０に表示される映像をユーザーの目に入射させる不図示の光学系を含む。光学系は、例えば、レンズと、内面で映像光を反射する導光部材と、を含む。レンズによる屈折と、導光部材の反射面の湾曲によって、映像光が結像されるように構成されている。同様に、投影装置３０５ｂは、電気光学素子１５ｂと、不図示の光学系とを含む。

以上に説明した本実施形態の回路装置は、走査線駆動回路と制御線駆動回路とを含む。走査線駆動回路は、電気光学素子の複数の走査線を駆動する。電気光学素子は、複数の走査線、複数の画素及び複数の画素回路を有する。制御線駆動回路は、複数の画素回路にイネーブル信号を出力する。１枚の画像を構成するフィールドは、第１～第ｎ走査線選択期間と第１～第ｎ表示期間とを含む。第１～第ｎ走査線選択期間において、表示データの第１～第ｎビット（ｎは２以上の整数）が、複数の画素回路に含まれる画素回路に書き込まれる。第１～第ｎ表示期間において、画素回路に書き込まれた第１～第ｎビットにより、複数の画素のうち画素回路に接続された画素がオン又はオフとなる。フィールドは、複数のサブフィールドを含む。制御線駆動回路は、第１表示期間の一部の期間においてアクティブであるイネーブル信号を出力する。第１表示期間は、表示データの下位ビットである第１ビットに対応する。第１表示期間の一部の期間においてイネーブル信号がアクティブであるときに、画素はオン又はオフになる。

本実施形態によれば、第１ビットに対応した第１表示期間の一部において、イネーブル信号を用いて画素をオン又はオフにすることで、表示期間の長さを変えることなく階調表示を実現できる。これにより、イネーブル信号による階調制御を行わない場合に比べて、１フィールドにおける走査線選択回数を減らすことが可能になり、走査線駆動周波数を下げることができる。

また本実施形態では、制御線駆動回路は、第１表示期間においてイネーブル信号がアクティブである期間の長さが、第２表示期間においてイネーブル信号がアクティブである期間の長さの１／２となるイネーブル信号を、出力してもよい。

本実施形態によれば、階調値に比例したアクティブ期間においてイネーブル信号がアクティブとなり、画素がオン又はオフになるので、表示期間が同じであっても階調表示を実現できる。

また本実施形態では、フィールドにおいて、走査線駆動回路が複数の走査線の各走査線をｎ回ずつ選択することで、複数の画素回路の各画素回路に表示データの第１～第ｎビットが書き込まれてもよい。

１本の走査線に着目すると１フィールドにおいて第１～第ｎ走査線選択期間と第１～第ｎ表示期間が必要である。本実施形態によれば、各走査線がｎ回ずつ選択され、その走査線に第１～第ｎビットが書き込まれることで、１フィールドにおいて全ての走査線に対して第１～第ｎ走査線選択期間と第１～第ｎ表示期間が実現されている。

また本実施形態では、走査線駆動回路は、複数のサブフィールドに含まれるサブフィールドにおいて、複数の走査線のうち選択対象となる走査線群を１回選択してもよい。走査線群は、サブフィールドにおいて表示データの第１～第ｎビットのうちの第ｉビット（ｉは１以上ｎ以下の整数）が書き込まれる画素回路に接続された走査線と、サブフィールドにおいて表示データの第１～第ｎビットのうちの第ｊビット（ｊは１以上ｎ以下でｉと異なる整数）が書き込まれる画素回路に接続された走査線と、を含んでもよい。

本実施形態によれば、１サブフィールドにおいて１つの走査線に第ｉビットを書き込み、それとは別の走査線に第ｊビットを書き込む。これにより、走査線を選択しない非走査期間を減らすことが可能となり、従来手法に比べて走査線駆動周波数を下げることができる。

また本実施形態では、複数のサブフィールドの各サブフィールドは、同じ長さの期間であってもよい。

また本実施形態では、走査線群は、サブフィールドにおいて第１ビットが書き込まれる画素回路に接続された走査線から、サブフィールドにおいて第ｎビットが書き込まれる画素回路に接続された走査線までの、ｎ本の走査線を含んでもよい。

各サブフィールドが同じ長さの期間であるということは、各サブフィールドにおいて選択される走査線群の走査線本数が同じということである。そして、その走査線群が、第１ビットが書き込まれる画素回路に接続された走査線から、第ｎビットが書き込まれる画素回路に接続された走査線までの、ｎ本の走査線を含むように、選択順パターンが構成されている。このような選択順パターンを構成することで、１フィールドにおいて各走査線に接続された画素に第１～第ｎビットを書き込むと共に、走査が選択されない期間を減らすことが可能となっている。

また本実施形態では、走査線群は、サブフィールドにおいて第１ビットが書き込まれる画素回路に接続された走査線から、サブフィールドにおいて表示データの第１～第ｎビットのうちの第ｎ－１ビットが書き込まれる画素回路に接続された走査線までの、ｎ－１本の走査線と、サブフィールドにおいて表示データの上位ビットである第ｎビットが書き込まれる２以上の画素回路に接続された２以上の走査線と、を含んでもよい。

本実施形態によれば、サブフィールドにおいて、表示データの上位ビットである第ｎビットが、２以上の走査線に書き込まれることで、下位ビットに対応した表示期間に比べて長い第ｎ表示期間を２以上に分割することが可能となる。

また本実施形態では、第ｎビットに対応する第ｎ表示期間は、第１の第ｎ表示期間と第２の第ｎ表示期間とを含んでもよい。第１の第ｎ表示期間と第２の第ｎ表示期間との間に、第１～第ｎ－１表示期間のうち少なくとも１つの表示期間が設けられてもよい。

本実施形態によれば、第ｎ表示期間に比べて短い第１～第ｎ－１表示期間のうち少なくとも１つの表示期間を、第１の第ｎ表示期間と第２の第ｎ表示期間との間に挿入できる。これにより、画素のオン又はオフが長時間続く可能性が低くなり、画面に表示された映像のちらつきを減らすことができる。

また本実施形態では、電気光学素子の走査線数をｋとし、ダミー走査線数をｐとし、Ｊ＝ｋ＋ｐとしたとき、Ｊは、ｋより大きく、且つｎとの最小公倍数がＪ×ｎとなる数であってもよい。走査線駆動回路は、フィールドにおいてＪ×ｎ回の走査線選択を行い、Ｊ×ｎ回の走査線選択のうちｋ×ｎ回の走査線選択において電気光学素子のｋ本の走査線を選択し、ｐ×ｎ回の走査線選択においてｐ本のダミー走査線を内部処理として選択してもよい。

本実施形態によれば、駆動順パターンに含まれる走査線数Ｊを、２^ｎの整数倍でない数に設定できる。これにより、電気光学素子の走査線数に合わせて、駆動順パターンにおける走査線数Ｊを最小限に設定できる。これにより、ダミー走査線の選択回数を減らし、その結果として１フレームの総走査線選択回数を減らすことができる。

また本実施形態では、画素は発光素子であってもよい。画素回路は記憶回路を含んでもよい。第１～第ｎ走査線選択期間において、第１～第ｎビットが記憶回路に書き込まれてもよい。第１～第ｎ表示期間において、記憶回路に書き込まれた第１～第ｎビットにより発光素子が発光又は非発光となってもよい。

本実施形態によれば、画素として発光素子を用い、表示データの第１～第ｎビットに応じて発光素子の発光又は非発光を制御することで、階調表示が可能となる。また表示データの第１～第ｎビットを記憶回路に記憶させることで、キャパシターで画像信号を保持する場合に比べて書き込み時の消費電力を下げることができる。

また本実施形態の電気光学素子は、上記のいずれかに記載の回路装置と、複数の走査線、複数の画素及び複数の画素回路と、を含む。

また本実施形態の電気光学素子は、複数の走査線と、信号線と、複数の走査線と信号線との各交差に対応して配置された複数の画素部と、複数の走査線に選択信号を出力する走査線駆動回路と、複数の画素部にイネーブル信号を出力する制御線駆動回路と、を含む。複数の画素部の各画素部は、第１～第ｎビット（ｎは２以上の整数）の表示データを１ビットずつ所定の順番に保持する画素回路と、イネーブル信号と保持した表示データに基づいてオンまたはオフとなる画素とを含む。制御線駆動回路は、画素がオン又はオフとなる第１～第ｎ表示期間において、表示データの下位ビットである第１ビットに対応する第１表示期間の一部の期間においてアクティブであるイネーブル信号を出力する。

また本実施形態の電気光学素子では、制御線駆動回路は、第１表示期間においてイネーブル信号がアクティブである期間の長さが、第２表示期間においてイネーブル信号がアクティブである期間の長さの１／２となるイネーブル信号を、出力してもよい。

また本実施形態の電気光学素子では、複数のサブフィールドにおいて、走査線駆動回路が複数の走査線の各走査線をｎ回ずつ選択することで、画素回路に表示データの第１～第ｎビットの各ビットに対応する表示データが保持されてもよい。

また本実施形態の電気光学素子では、走査線駆動回路は、複数のサブフィールドに含まれる各サブフィールドにおいて、複数の走査線のうち選択対象となる走査線群を１回選択してもよい。走査線群は、サブフィールドにおいて、第１～第ｎビットに含まれる第ｉビット（ｉは１以上ｎ以下の整数）に対応する表示データが供給される画素回路に対応する走査線と、第１～第ｎビットに含まれる第ｊビット（ｊは１以上ｎ以下でｉと異なる整数）に対応する表示データが供給される画素回路に対応する走査線とを含んでもよい。

また本実施形態の電気光学素子では、複数のサブフィールドの各サブフィールドは、同じ長さの期間であってもよい。

また本実施形態の電気光学素子では、画素回路は、記憶回路を含んでもよい。画素は、記憶回路に保持された表示データにより発光又は非発光となる発光素子を含んでもよい。

また本実施形態の電子機器は、上記のいずれかに記載の回路装置と、電気光学素子と、を含む。

また本実施形態の電子機器は、上記のいずれかに記載の電気光学素子を含む。

なお、上記のように本実施形態について詳細に説明したが、本開示の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本開示の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本開示の範囲に含まれる。また回路装置、画素回路、画素、電気光学素子、及び電子機器の構成及び動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

１０…表示システム、１１…素子基板、１２…保護基板、１３…端子、１５，１５ａ，１５ｂ…電気光学素子、２０…画素アレイ、３０，３０ｂ，３０ｇ，３０ｒ…画素部、３１…画素、３２…画素回路、３３…記憶回路、６０…表示コントローラー、６１…表示用信号供給回路、６２…ＶＲＡＭ回路、１００…回路装置、１１０…走査線駆動回路、１２０…信号線駆動回路、１３０…制御線駆動回路、３００…電子機器、３０２…フレーム、３０３ａ，３０３ｂ…透視部材、３０５ａ，３０５ｂ…投影装置、ＤＴ，ＤＴ１～ＤＴｍ…画像信号、ＥＮ，ＥＮ１～ＥＮｋ…イネーブル信号、ＦＲ…フィールド、ＬＤＴ，ＬＤＴ１～ＬＤＴｍ…画像信号線、ＬＳＣ，ＬＳＣ１～ＬＳＣｋ…走査線、ＳＣ，ＳＣ１～ＳＣｋ…選択信号、ＳＦ１～ＳＦ１８…サブフィールド、ＴＤ１，ＴＤ３，ＴＤ４…表示期間、ＴＳ１，ＴＳ３，ＴＳ４…走査線選択期間

Claims (19)

1. 複数の走査線、複数の画素及び複数の画素回路を有する電気光学素子の前記複数の走査線を駆動する走査線駆動回路と、
   前記複数の画素回路にイネーブル信号を出力する制御線駆動回路と、
   を含み、
   １枚の画像を構成するフィールドは、
   表示データの第１～第ｎビット（ｎは２以上の整数）が、前記複数の画素回路に含まれる画素回路に書き込まれる第１～第ｎ走査線選択期間と、前記画素回路に書き込まれた第１～第ｎビットにより、前記複数の画素のうち前記画素回路に接続された画素がオン又はオフとなる第１～第ｎ表示期間と、を含み、
   前記フィールドは、複数のサブフィールドを含み、
   前記制御線駆動回路は、
   前記表示データの下位ビットである前記第１ビットに対応する前記第１表示期間の一部の期間においてアクティブである前記イネーブル信号を出力し、
   前記第１表示期間の前記一部の期間において前記イネーブル信号がアクティブであるときに、前記画素はオン又はオフになることを特徴とする回路装置。
2. 請求項１に記載の回路装置において、
   前記制御線駆動回路は、
   前記第１表示期間において前記イネーブル信号がアクティブである期間の長さが、前記第２表示期間において前記イネーブル信号がアクティブである期間の長さの１／２となる前記イネーブル信号を、出力することを特徴とする回路装置。
3. 請求項１又は２に記載の回路装置において、
   前記フィールドにおいて、前記走査線駆動回路が前記複数の走査線の各走査線をｎ回ずつ選択することで、前記複数の画素回路の各画素回路に前記表示データの前記第１～第ｎビットが書き込まれることを特徴とする回路装置。
4. 請求項１乃至３のいずれか一項に記載の回路装置において、
   前記走査線駆動回路は、
   前記複数のサブフィールドに含まれるサブフィールドにおいて、前記複数の走査線のうち選択対象となる走査線群を１回選択し、
   前記走査線群は、
   前記サブフィールドにおいて前記表示データの前記第１～第ｎビットのうちの第ｉビット（ｉは１以上ｎ以下の整数）が書き込まれる画素回路に接続された走査線と、前記サブフィールドにおいて前記表示データの前記第１～第ｎビットのうちの第ｊビット（ｊは１以上ｎ以下でｉと異なる整数）が書き込まれる画素回路に接続された走査線と、を含むことを特徴とする回路装置。
5. 請求項４に記載の回路装置において、
   前記複数のサブフィールドの各サブフィールドは、
   同じ長さの期間であることを特徴とする回路装置。
6. 請求項４又は５に記載の回路装置において、
   前記走査線群は、
   前記サブフィールドにおいて前記第１ビットが書き込まれる画素回路に接続された走査線から、前記サブフィールドにおいて前記第ｎビットが書き込まれる画素回路に接続された走査線までの、ｎ本の走査線を含むことを特徴とする回路装置。
7. 請求項４又は５に記載の回路装置において、
   前記走査線群は、
   前記サブフィールドにおいて前記第１ビットが書き込まれる画素回路に接続された走査線から、前記サブフィールドにおいて前記表示データの前記第１～第ｎビットのうちの第ｎ－１ビットが書き込まれる画素回路に接続された走査線までの、ｎ－１本の走査線と、前記サブフィールドにおいて前記表示データの上位ビットである前記第ｎビットが書き込まれる２以上の画素回路に接続された２以上の走査線と、を含むことを特徴とする回路装置。
8. 請求項７に記載の回路装置において、
   前記第ｎビットに対応する前記第ｎ表示期間は、第１の第ｎ表示期間と第２の第ｎ表示期間とを含み、
   前記第１の第ｎ表示期間と前記第２の第ｎ表示期間との間に、前記第１～第ｎ－１表示期間のうち少なくとも１つの表示期間が設けられることを特徴とする回路装置。
9. 請求項４乃至７のいずれか一項に記載の回路装置において、
   前記電気光学素子の走査線数をｍとし、ダミー走査線数をｐとし、Ｊ＝ｍ＋ｐとしたとき、
   Ｊは、ｍより大きく、且つｎとの最小公倍数がＪ×ｎとなる数であり、
   前記走査線駆動回路は、
   前記フィールドにおいてＪ×ｎ回の走査線選択を行い、前記Ｊ×ｎ回の走査線選択のうちｍ×ｎ回の走査線選択において前記電気光学素子のｍ本の走査線を選択し、ｐ×ｎ回の走査線選択においてｐ本のダミー走査線を内部処理として選択することを特徴とする回路装置。
10. 請求項１乃至９のいずれか一項に記載の回路装置において、
    前記画素は発光素子であり、
    前記画素回路は記憶回路を含み、
    前記第１～第ｎ走査線選択期間において、前記第１～第ｎビットが前記記憶回路に書き込まれ、
    前記第１～第ｎ表示期間において、前記記憶回路に書き込まれた前記第１～第ｎビットにより前記発光素子が発光又は非発光となることを特徴とする回路装置。
11. 請求項１乃至１０のいずれか一項に記載の回路装置と、
    前記複数の走査線、前記複数の画素及び前記複数の画素回路と、
    を含むことを特徴とする電気光学素子。
12. 複数の走査線と、
    信号線と、
    前記複数の走査線と前記信号線との各交差に対応して配置された複数の画素部と、
    前記複数の走査線に選択信号を出力する走査線駆動回路と、
    前記複数の画素部にイネーブル信号を出力する制御線駆動回路と、
    を含み、
    前記複数の画素部の各画素部は、
    第１～第ｎビット（ｎは２以上の整数）の表示データを１ビットずつ所定の順番に保持する画素回路と、
    前記イネーブル信号と前記保持した表示データに基づいてオンまたはオフとなる画素と、
    を含み、
    前記制御線駆動回路は、
    前記画素がオン又はオフとなる第１～第ｎ表示期間において、前記表示データの下位ビットである前記第１ビットに対応する前記第１表示期間の一部の期間においてアクティブである前記イネーブル信号を出力することを特徴とする電気光学素子。
13. 請求項１２に記載の電気光学素子において、
    前記制御線駆動回路は、
    前記第１表示期間において前記イネーブル信号がアクティブである期間の長さが、前記第２表示期間において前記イネーブル信号がアクティブである期間の長さの１／２となる前記イネーブル信号を、出力することを特徴とする電気光学素子。
14. 請求項１２に記載の電気光学素子において、
    複数のサブフィールドにおいて、前記走査線駆動回路が前記複数の走査線の各走査線をｎ回ずつ選択することで、前記画素回路に前記表示データの前記第１～第ｎビットの各ビットに対応する表示データが保持されることを特徴とする電気光学素子。
15. 請求項１２乃至１４のいずれか一項に記載の電気光学素子において、
    前記走査線駆動回路は、
    複数のサブフィールドに含まれる各サブフィールドにおいて、前記複数の走査線のうち選択対象となる走査線群を１回選択し、
    前記走査線群は、前記サブフィールドにおいて、
    前記第１～第ｎビットに含まれる第ｉビット（ｉは１以上ｎ以下の整数）に対応する表示データが供給される画素回路に対応する走査線と、
    前記第１～第ｎビットに含まれる第ｊビット（ｊは１以上ｎ以下でｉと異なる整数）に対応する表示データが供給される画素回路に対応する走査線と、
    を含むことを特徴とする電気光学素子。
16. 請求項１５に記載の電気光学素子において、
    前記複数のサブフィールドの各サブフィールドは、
    同じ長さの期間であることを特徴とする電気光学素子。
17. 請求項１２乃至１６のいずれか一項に記載の電気光学素子において、
    前記画素回路は、記憶回路を含み、
    前記画素は、前記記憶回路に保持された前記表示データにより発光又は非発光となる発光素子を含むことを特徴とする電気光学素子。
18. 請求項１乃至１０のいずれか一項に記載の回路装置と、
    前記電気光学素子と、
    を含むことを特徴とする電子機器。
19. 請求項１２乃至１７のいずれか一項に記載の電気光学素子を含むことを特徴とする電子機器。

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