JP2022098627A - 電気光学装置及び電子機器 - Google Patents

Abstract

【課題】環境の明るさに合わせた表示輝度の調整と良好な階調表示とを両立できる電気光学装置等を提供すること。【解決手段】電気光学装置１５は、複数のデジタル走査線と、複数のアナログ走査線と、デジタル信号線と、アナログ信号線と、複数の画素回路３０とを含む。各画素回路３０は、発光素子３１とデジタル駆動回路３６とアナログ駆動回路３５とを含む。デジタル駆動回路３６は、表示データの階調値に応じた長さのオン期間において駆動電流を発光素子３１に供給するデジタル駆動を行う。アナログ駆動回路３５は、アナログデータ電圧に基づいて駆動電流の電流値を可変に設定するアナログ電流設定を行う。第ｓデジタル走査線と第ｓアナログ走査線に接続される画素回路３０がアナログ電流設定を行う期間において、第ｔデジタル走査線と第ｔアナログ走査線に接続される画素回路３０がデジタル駆動を行う。【選択図】 図３

Description

本発明は、電気光学装置及び電子機器等に関する。

特許文献１、２には、画素に発光素子を用いた表示装置において、表示データの各ビットに対応して重み付けされた時間だけ画素を発光させることで、時間平均として階調表示を行う手法が開示されている。また特許文献１、２には、複数の走査線を上から順に１本ずつ選択していきながら、各走査線に接続された画素に第１ビットを書き込み、次に、同様に複数の走査線を上から順に１本ずつ選択していきながら、各走査線に接続された画素に第２ビットを書き込み、それをＭＳＢまで続ける手法が開示されている。

特開２０１９－１３２９４１号公報 特開２００８－２８１８２７号公報

ヘッドマウントディスプレイ又はヘッドアップディスプレイ等において、環境の明るさに合わせて表示輝度を調整したい場合がある。しかしながら、上記の特許文献１、２では、表示データの各ビットに対応して重み付けされた時間だけ発光素子を発光又は非発光させることで、１フレームにおける総発光期間の長さにより階調表示を行うため、最大階調における発光輝度は固定されている。環境の明るさに合わせて表示輝度を調整するためには、明環境において最大階調を最大輝度として表示を行い、暗環境において最大階調より低い階調を最大輝度として表示を行う必要がある。このため、環境の明るさに合わせた表示輝度の調整と、良好な階調表示とを両立できないという課題がある。

本開示の一態様は、複数のデジタル走査線と、複数のアナログ走査線と、デジタル信号線と、アナログ信号線と、各画素回路が、前記複数のデジタル走査線に含まれるデジタル走査線、前記複数のアナログ走査線に含まれるアナログ走査線、前記デジタル信号線及び前記アナログ信号線に接続される複数の画素回路と、を含み、前記各画素回路は、発光素子と、前記デジタル走査線により選択されたときに前記デジタル信号線から表示データが書き込まれ、前記表示データの階調値に応じた長さのオン期間において駆動電流を前記発光素子に供給するデジタル駆動を行うデジタル駆動回路と、前記アナログ走査線により選択されたときに前記アナログ信号線からアナログデータ電圧が書き込まれ、前記アナログデータ電圧に基づいて前記駆動電流の電流値を可変に設定するアナログ電流設定を行うアナログ駆動回路と、を含み、前記複数の画素回路のうち第ｓデジタル走査線と第ｓアナログ走査線（ｓは１以上の整数）に接続される第ｓ画素回路が前記アナログ電流設定を行う期間において、前記複数の画素回路のうち第ｔデジタル走査線と第ｔアナログ走査線（ｔは１以上且つｓと異なる整数）に接続される第ｔ画素回路が前記デジタル駆動を行う電気光学装置に関係する。

また本開示の他の態様は、上記に記載の電気光学装置を含む電子機器に関係する。

アナログ駆動により表示を行う場合の表示輝度調整を説明する図。 デジタル駆動により表示を行う場合の表示輝度調整を説明する図。 電気光学装置と表示システムの第１構成例。 画素回路の構成例。 本実施形態における表示輝度調整を説明する図。 アナログ駆動回路の第１構成例。 デジタル駆動回路の構成例。 アナログ駆動回路の第１構成例を用いる場合における画素回路の動作を説明する図。 電気光学装置と表示システムの第２構成例。 アナログ駆動回路の第２構成例。 アナログ駆動回路の第２構成例を用いる場合における画素回路の動作を説明する図。 走査線選択順の第１例。 走査線選択順の第２例。 走査線選択順の第３例。 走査線選択順の第４例。 走査線選択順の第５例。 走査線選択順の第６例。 電子機器の構成例。

以下、本開示の好適な実施形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された内容を不当に限定するものではなく、本実施形態で説明される構成の全てが必須構成要件であるとは限らない。

１．環境の明るさに応じた表示輝度調整について
上述したように、ヘッドマウントディスプレイ又はヘッドアップディスプレイ等において、環境の明るさに合わせて表示輝度を調整したい場合がある。アナログ駆動とデジタル駆動を例に、表示輝度調整における課題を説明する。

図１は、アナログ駆動により表示を行う場合の表示輝度調整を説明する図である。アナログ駆動において、画素回路は、階調値に応じた駆動電流を発光素子に流す。駆動電流は１フレームにおいて一定であるため、１フレームにおいて発光素子は同一輝度で発光し続ける。ここでは、階調値の範囲を０～２５５とする。

左図に示すように、明環境において全階調値０～２５５を用いて表示が行われるので、階調値２５５のとき発光素子は最大輝度で発光する。この最大輝度をＬｍａｘとする。右図に示すように、暗環境において最大輝度がＬｍａｘ／８に調整されたとする。輝度Ｌｍａｘ／８は階調値３１に相当するので、階調値０～３１を用いて表示が行われることになり、暗環境において良好な階調表示を維持できない。

なお、階調値２５５における駆動電流を下げることで階調数を維持したまま最大輝度を下げた場合、低階調における駆動電流が非常に小さくなる。発光素子を安定的に発光させるためには、ある程度の電流が必要であることから、階調数を維持したまま駆動電流を大幅に下げることはできない。明環境と暗環境に対応するためには、例えば数十倍～数百倍の表示輝度差が必要と考えられるが、アナログ駆動において階調数を維持したまま数十倍～数百倍の表示輝度差に対応することは困難である。

図２は、デジタル駆動により表示を行う場合の表示輝度調整を説明する図である。デジタル駆動において、画素回路は、１フレームのうち、階調値に応じた長さの表示期間において発光素子を発光させる。ここでは、階調値の範囲を０～２５５とする。

図２においてＯＮは発光を意味し、ＯＦＦは消灯を意味しており、１フレームは発光と消灯の２状態のみで構成される。ＯＮにおける発光輝度は固定である。点線で区画された１区間が表示期間であり、その上の数字は、その表示期間に対応した階調値である。階調値１、２、４、８、１６、３２、６４、１２８に対応した表示期間が設けられており、表示期間の長さは２の累乗で重み付けされている。例えば、階調値が８１＝１＋１６＋６４のときには、階調値１、１６、６４に対応した表示期間において発光素子が発光し、それ以外の表示期間において発光素子は消灯する。なお、階調値１、２、４、８に対応した表示期間を１つの区間で図示しているが、実際には各階調値に対して表示期間が設けられる。

左図に示すように、明環境において全階調値０～２５５を用いて表示が行われるので、階調値２５５のとき全表示期間において発光素子が発光する。この状態が、明環境における最大輝度となる。右図に示すように、暗環境の最大輝度が明環境の最大輝度の１／８に調整されたとする。明環境の最大輝度の１／８は階調値３１に相当するので、階調値０～３１を用いて表示が行われることになり、暗環境において良好な階調表示を維持できない。

以上のように、従来のアナログ駆動とデジタル駆動において、環境の明るさに合わせた表示輝度の調整と、良好な階調表示とを両立できないという課題がある。

２．電気光学装置と表示システムの第１構成例
図３は、本実施形態の電気光学装置１５と表示システム１０の第１構成例である。表示システム１０は、表示コントローラー６０と電気光学装置１５とを含む。電気光学装置１５は、回路装置１００と画素アレイ２０とを含む。

表示コントローラー６０は、回路装置１００に対して表示データの出力及び表示タイミング制御を行う。表示コントローラー６０は、表示用信号供給回路６１とＶＲＡＭ回路６２とを含む。

ＶＲＡＭ回路６２は、画素アレイ２０に表示される表示データを記憶する。例えばＶＲＡＭ回路６２が画像１枚分の画像データを記憶する場合、画素アレイ２０の各画素に対応して１つずつ表示データを記憶している。

表示用信号供給回路６１は、表示タイミングを制御するための制御信号を生成する。制御信号は、例えば垂直同期信号、水平同期信号、及びクロック信号等である。表示用信号供給回路６１は、表示タイミングに従ってＶＲＡＭ回路６２から表示データを読み出し、その表示データと制御信号を回路装置１００に出力する。また表示用信号供給回路６１は、環境の輝度情報に基づいてアナログデータ電圧ＶＡＤＴを回路装置１００に出力する。センサー７０は環境の輝度情報を検出するセンサーであり、例えばフォトダイオード又はイメージセンサーである。表示用信号供給回路６１は、環境の輝度が低いほど駆動電流の電流値を小さくするように、アナログデータ電圧ＶＡＤＴを制御する。なお、ここでは表示用信号供給回路６１がアナログデータ電圧ＶＡＤＴを出力する例を説明したが、電気光学装置１５を搭載する電子機器に内蔵された電圧生成回路等がアナログデータ電圧ＶＡＤＴを出力してもよい。

電気光学装置１５は、例えば有機ＥＬ表示素子又はマイクロＬＥＤ表示素子である。電気光学装置１５は、電気光学素子、表示素子、電気光学パネル、表示パネル、電気光学デバイス、又は表示デバイスとも呼ばれる。電気光学装置１５は、不図示の半導体基板を含み、その半導体基板上に、画素アレイ２０と回路装置１００が形成される。なお、画素アレイ２０がガラス基板上に形成され、回路装置１００が集積回路装置により構成されてもよい。

回路装置１００は、表示コントローラー６０からの表示データと制御信号に基づいて画素アレイ２０を駆動し、画素アレイ２０に画像を表示させる。回路装置１００は、走査線駆動回路１１０とデジタル信号線駆動回路１２０と制御線駆動回路１３０とアナログ信号線駆動回路１４０とを含む。なお、画素回路３０がしきい値補償を行う場合には、図９に示すようにアナログ信号線駆動回路１４０が省略されてもよい。

画素アレイ２０は、ｋ行ｍ列のマトリックス状に配置された複数の画素回路３０を含む。ｋ、ｍは２以上の整数である。また画素アレイ２０は、アナログ走査線ＬＡＳＣ１～ＬＡＳＣｋとアナログ反転走査線ＬＸＡＳＣ１～ＬＸＡＳＣｋとデジタル走査線ＬＤＳＣ１～ＬＤＳＣｋとイネーブル信号線ＬＥＮ１～ＬＥＮｋとアナログ信号線ＬＡＤＴ１～ＬＡＤＴｍとデジタル信号線ＬＤＤＴ１～ＬＤＤＴｍと電源線ＬＶＤとグランド線ＬＶＳ１、ＬＶＳ２とを含む。

アナログ走査線ＬＡＳＣ１、アナログ反転走査線ＬＸＡＳＣ１、デジタル走査線ＬＤＳＣ１及びイネーブル信号線ＬＥＮ１は、第１行の画素回路３０に接続される。走査線駆動回路１１０は、アナログ選択信号ＡＳＣ１をアナログ走査線ＬＡＳＣ１に出力し、アナログ選択信号ＡＳＣ１の論理反転信号であるアナログ反転選択信号ＸＡＳＣ１をアナログ反転走査線ＬＸＡＳＣ１に出力し、デジタル選択信号ＤＳＣ１をデジタル走査線ＬＤＳＣ１に出力する。制御線駆動回路１３０は、イネーブル信号ＥＮ１をイネーブル信号線ＬＥＮ１に出力する。同様に、アナログ走査線ＬＡＳＣ２～ＬＡＳＣｋ、アナログ反転走査線ＬＸＡＳＣ２～ＬＸＡＳＣｋ、デジタル走査線ＬＤＳＣ２～ＬＤＳＣｋ及びイネーブル信号線ＬＥＮ２～ＬＥＮｋは、第２～第ｋ行の画素回路３０に接続される。走査線駆動回路１１０は、アナログ選択信号ＡＳＣ２～ＡＳＣｋをアナログ走査線ＬＡＳＣ２～ＬＡＳＣｋに出力し、アナログ選択信号ＡＳＣ２～ＡＳＣｋの論理反転信号であるアナログ反転選択信号ＸＡＳＣ２～ＸＡＳＣｋをアナログ反転走査線ＬＸＡＳＣ２～ＬＸＡＳＣｋに出力し、デジタル選択信号ＤＳＣ２～ＤＳＣｋをデジタル走査線ＬＤＳＣ２～ＬＤＳＣｋに出力する。制御線駆動回路１３０は、イネーブル信号ＥＮ２～ＥＮｋをイネーブル信号線ＬＥＮ２～ＬＥＮｋに出力する。

アナログ信号線ＬＡＤＴ１及びデジタル信号線ＬＤＤＴ１は、第１列の画素回路３０に接続される。アナログ信号線駆動回路１４０は、しきい値補償されたアナログデータ電圧ＡＤＴ１をアナログデータ電圧ＶＡＤＴから生成し、そのアナログデータ電圧ＡＤＴ１をアナログ信号線ＬＡＤＴ１に出力する。デジタル信号線駆動回路１２０は、デジタルデータ信号ＤＤＴ１をデジタル信号線ＬＤＤＴ１に出力する。デジタルデータ信号ＤＤＴ１は、表示データのｎビットのうち、いずれか１ビットの信号である。同様に、アナログ信号線ＬＡＤＴ２～ＬＡＤＴｍ及びデジタル信号線ＬＤＤＴ２～ＬＤＤＴｍは、第２～第ｍ列の画素回路３０に接続される。アナログ信号線駆動回路１４０は、しきい値補償されたアナログデータ電圧ＡＤＴ２～ＡＤＴｍをアナログデータ電圧ＶＡＤＴから生成し、そのアナログデータ電圧ＡＤＴ２～ＡＤＴｍをアナログ信号線ＬＡＤＴ２～ＬＡＤＴｍに出力する。デジタル信号線駆動回路１２０は、デジタルデータ信号ＤＤＴ２～ＤＴｍをデジタル信号線ＬＤＤＴ２～ＬＤＤＴｍに出力する。

ここで、しきい値補償とは、発光素子の駆動電流を生成するトランジスターのしきい値ばらつきを補償することで、駆動電流のばらつきを補償することである。アナログ信号線駆動回路１４０は、ｋ行ｍ列の画素回路３０に対応してｋ×ｍ個の補償値を記憶しており、選択されたアナログ走査線に接続されたｍ個の画素回路３０に対応するｍ個の補償値によりアナログデータ電圧ＶＡＤＴを補償することで、アナログデータ電圧ＡＤＴ１～ＡＤＴｍを生成する。

電源線ＬＶＤ及びグランド線ＬＶＳ１、ＬＶＳ２は、全ての画素回路３０に接続される。電源線ＬＶＤには、不図示の電源回路から電源電圧ＶＤＤが供給される。第１グランド線ＬＶＳ１には、不図示の電源回路から第１グランド電圧ＶＳＳ１が供給され、第２グランド線ＬＶＳ２には、不図示の電源回路から第２グランド電圧ＶＳＳ２が供給される。なお、グランド線ＬＶＳ１、ＬＶＳ２は共通の１本のグランド線であってもよい。

図４は、画素回路３０の構成例である。画素回路３０は、アナログ駆動回路３５とデジタル駆動回路３６と発光素子３１とを含む。なお、図４において、ＡＳＣ１～ＡＳＣｋ、ＤＳＣ１～ＤＳＣｋ、ＡＤＴ１～ＡＤＴｍ、ＤＤＴ１～ＤＤＴｍ等における１～ｋ、１～ｍを省略している。例えば、ＡＳＣは、ＡＳＣ１～ＡＳＣｋのうち任意の１つである。

以下では、電源からグランドの方向にアナログ駆動回路３５、デジタル駆動回路３６、発光素子３１の順に並んで接続される例を説明する。但し、電源からグランドの方向に発光素子３１、デジタル駆動回路３６、アナログ駆動回路３５の順に並んで接続されてもよい。

アナログ駆動回路３５は、アナログ走査線ＬＡＳＣとアナログ反転走査線ＬＸＡＳＣが選択されたときアナログデータ電圧ＡＤＴを取り込み、そのアナログデータ電圧ＡＤＴを保持する。アナログ駆動回路３５は、保持したアナログデータ電圧ＡＤＴにより指定される電流値の駆動電流を電源線ＬＶＤからノードＮＡＱに流す。以下では、この駆動電流を設定する動作をアナログ電流設定と呼ぶ。

デジタル駆動回路３６は、デジタル走査線ＬＤＳＣが選択されたときデジタルデータ信号ＤＤＴを取り込み、そのデジタルデータ信号ＤＤＴを記憶する。デジタル駆動回路３６は、デジタルデータ信号ＤＤＴがアクティブであるとき駆動電流をノードＮＡＱからノードＮＤＱに流し、デジタルデータ信号ＤＤＴが非アクティブであるとき駆動電流を遮断する。なお以下では、アクティブがビット「０」又はローレベルであり、非アクティブがビット「１」又はハイレベルであるとする。

発光素子３１は、例えばＯＬＥＤ又はマイクロＬＥＤである。ＯＬＥＤは、Organic Light Emitting Diodeの略であり、ＬＥＤは、Light Emitting Diodeの略である。マイクロＬＥＤは、基板上に集積された無機ＬＥＤである。発光素子３１のアノードはノードＮＤＱに接続され、カソードは第２グランド線ＬＶＳ２に接続される。デジタル駆動回路３６が記憶したデジタルデータ信号ＤＤＴが「０」であるとき駆動電流が発光素子３１に流れ、発光素子３１は、駆動電流の電流値に応じた輝度で発光する。デジタル駆動回路３６が記憶したデジタルデータ信号ＤＤＴが「１」であるとき、発光素子３１は消灯する。なお以下では、発光素子３１が発光状態であることを「オン」とも呼び、発光素子３１が消灯状態であることを「オフ」とも呼ぶ。

図５は、本実施形態における表示輝度調整を説明する図である。図２で説明したデジタル駆動と同様に、画素回路３０は、１フレームのうち、階調値に応じた長さの表示期間において発光素子３１を発光させる。階調値を示す数字の意味、点線で区画された１区間が表示期間を示すこと、及び表示期間の長さが２の累乗で重み付けされていることも、図２と同様である。但し、本実施形態では、アナログ駆動回路３５がアナログ電流設定により駆動電流を制御することで、発光素子３１の発光輝度を制御する。

左図に示すように、明環境において最大電流値ＩＤｍａｘに対応したアナログデータ電圧ＡＤＴがアナログ駆動回路３５に書き込まれ、アナログ駆動回路３５は最大電流値ＩＤｍａｘの駆動電流を出力する。右図に示すように、暗環境において例えば電流値ＩＤｍａｘ／８に対応したアナログデータ電圧ＡＤＴがアナログ駆動回路３５に書き込まれ、アナログ駆動回路３５は電流値ＩＤｍａｘ／８の駆動電流を出力する。これにより、暗環境における発光輝度が、明環境における発光輝度の１／８となる。なお、発光輝度が電流値に比例するとしたが、発光輝度が電流値に対して線形でない場合には、それに応じてアナログデータ電圧ＡＤＴが設定されればよい。

本実施形態によれば、発光素子３１がオンであるときの発光輝度が調整されるので、暗環境においても全階調０～２５５を用いることが可能であり、環境の明るさに合わせた表示輝度の調整と、良好な階調表示とを両立できる。また、暗環境における発光輝度を、明環境における発光輝度の数百分の１にしたとしても、図１で説明した従来のアナログ駆動における１階調程度の駆動電流が確保されるので、安定的に発光素子３１が発光できる。

図６は、アナログ駆動回路３５の第１構成例である。アナログ駆動回路３５は、Ｐ型トランジスターＴＥ１、ＴＦとＮ型トランジスターＴＥ２とキャパシターＣＦとを含む。なお、図６において、ＡＳＣ１～ＡＳＣｋ、ＡＤＴ１～ＡＤＴｍ等における１～ｋ、１～ｍを省略している。例えば、ＡＳＣは、ＡＳＣ１～ＡＳＣｋのうち任意の１つである。

Ｐ型トランジスターＴＥ１とＮ型トランジスターＴＥ２は、アナログ信号線ＬＡＤＴとキャパシターＣＦの一端との間に設けられるスイッチ回路である。具体的には、Ｐ型トランジスターＴＥ１とＮ型トランジスターＴＥ２のソース又はドレインの一方はアナログ信号線ＬＡＤＴに接続され、他方はＰ型トランジスターＴＦのゲートに接続される。Ｐ型トランジスターＴＥ１のゲートはアナログ走査線ＬＡＳＣに接続され、Ｎ型トランジスターＴＥ２のゲートはアナログ反転走査線ＬＸＡＳＣに接続される。Ｐ型トランジスターＴＦのソースは電源線ＬＶＤに接続され、ドレインはノードＮＡＱに接続される。キャパシターＣＦの一端はＰ型トランジスターＴＦのゲートに接続され、他端はＰ型トランジスターＴＦのソースに接続される。

キャパシターＣＦは、アナログ信号線ＬＡＤＴから入力されるアナログデータ電圧ＡＤＴを保持する。Ｐ型トランジスターＴＦは電流供給トランジスターであり、キャパシターＣＦに保持されたアナログデータ電圧ＡＤＴに応じた駆動電流をデジタル駆動回路３６に供給する。より詳細な動作については図８で説明する。

図７は、デジタル駆動回路３６の構成例である。デジタル駆動回路３６は、記憶回路３３とＰ型トランジスターＴＡ、ＴＢ１、ＴＢ２とを含む。なお、図７において、ＤＳＣ１～ＤＳＣｋ、ＤＤＴ１～ＤＤＴｍ等における１～ｋ、１～ｍを省略している。例えば、ＤＳＣは、ＤＳＣ１～ＤＳＣｋのうち任意の１つである。

Ｐ型トランジスターＴＡのソース又はドレインの一方はデジタル信号線ＬＤＤＴに接続され、ソース又はドレインの他方は記憶回路３３の入力ノードＮＩに接続され、ゲートはデジタル走査線ＬＤＳＣに接続される。

Ｐ型トランジスターＴＢ２のソースはノードＮＡＱに接続され、ドレインはＰ型トランジスターＴＢ１のソースに接続され、ゲートはイネーブル信号線ＬＥＮに接続される。Ｐ型トランジスターＴＢ１のドレインはノードＮＤＱに接続され、ゲートは記憶回路３３の出力ノードＮＱに接続される。Ｐ型トランジスターＴＢ１は駆動トランジスターであり、記憶回路３３からの出力信号ＭＣＱに基づいてオン又はオフされ、オンのときに駆動電流を発光素子３１に供給する。

記憶回路３３は、１ビットのデータを記憶するメモリーセルである。記憶回路３３は、Ｐ型トランジスターＴＡがオンのときにデジタル信号線ＬＤＤＴから入力ノードＮＩに入力されるデジタルデータ信号ＤＤＴを記憶し、その記憶した信号を出力信号ＭＣＱとして出力ノードＮＱに出力する。記憶回路３３は、Ｐ型トランジスターＴＣ１、ＴＣ３とＮ型トランジスターＴＣ２、ＴＣ４、ＴＣ５とを含む。

Ｐ型トランジスターＴＣ１とＮ型トランジスターＴＣ２は第１インバーターを構成し、Ｐ型トランジスターＴＣ３とＮ型トランジスターＴＣ４は第２インバーターを構成する。第１インバーターと第２インバーターには、電源電圧ＶＤＤと第１グランド電圧ＶＳＳ１が供給される。第１インバーターの入力ノードは記憶回路３３の入力ノードＮＩに接続され、第１インバーターの出力ノードＮＣは第２インバーターの入力ノードに接続され、第２インバーターの出力ノードは記憶回路３３の出力ノードＮＱに接続される。Ｎ型トランジスターＴＣ５のソース又はドレインの一方は入力ノードＮＩに接続され、ソース又はドレインの他方は出力ノードＮＱに接続される。

記憶回路３３に「０」が書き込まれたとき出力信号ＭＣＱはローレベルであり、「１」が書き込まれたとき出力信号ＭＣＱはハイレベルである。記憶回路３３の出力信号ＭＣＱ及びイネーブル信号ＥＮがローレベルであるとき、Ｐ型トランジスターＴＢ１、ＴＢ２がオンであり、発光素子３１に駆動電流ＩＤが流れ、発光素子３１が発光する。記憶回路３３の出力信号ＭＣＱ又はイネーブル信号ＥＮの少なくとも一方がハイレベルであるとき、Ｐ型トランジスターＴＢ１又はＴＢ２の少なくとも一方がオフであり、発光素子３１に駆動電流ＩＤが流れず、発光素子３１が非発光となる。

なお、デジタル駆動回路３６の構成は図７に限定されない。例えば、記憶回路３３に変えてキャパシターを設け、そのキャパシターがデジタルデータ信号ＤＤＴを保持してもよい。或いは、記憶回路３３のＮ型トランジスターＴＣ５を省略し、第１インバーターの入力ノードＮＩと第２インバーターの出力ノードＮＱとが直接に接続されてもよい。或いは、グランド線ＬＶＳ１、ＬＶＳ２を共通のグランド線とし、その共通のグランド線から発光素子３１及び記憶回路３３にグランド電圧を供給してもよい。

図８は、アナログ駆動回路３５の第１構成例を用いる場合における画素回路３０の動作を説明する図である。図８では、駆動電流ＩＤの電流値がＩＤＡ＜ＩＤｍａｘに設定される例を説明する。

１フレームは、アナログ電流設定が行われる電流設定期間ＴＡＤと、アナログ電流設定により設定された駆動電流でデジタル駆動が行われるデジタル駆動期間ＴＤＤと、を含む。

電流設定期間ＴＡＤにおいて、アナログ駆動回路３５は、電流値ＩＤＡに対応したアナログデータ電圧ＡＤＴ＝ＶＡを出力する。また、走査線駆動回路１１０は、ローレベルのアナログ選択信号ＡＳＣと、ハイレベルのアナログ反転選択信号ＸＡＳＣとを出力する。このとき、アナログ駆動回路３５のＰ型トランジスターＴＥ１とＮ型トランジスターＴＥ２はオンであり、キャパシターＣＦの一端の電圧ＡＱがアナログデータ電圧ＡＤＴ＝ＶＡとなる。電流設定期間ＴＡＤの終了時において、走査線駆動回路１１０は、アナログ選択信号ＡＳＣをハイレベルにし、アナログ反転選択信号ＸＡＳＣをローレベルにする。このとき、Ｐ型トランジスターＴＥ１とＮ型トランジスターＴＥ２がオフになり、キャパシターＣＦの一端に電圧ＡＱ＝ＶＡが保持される。電流設定期間ＴＡＤにおいて、制御線駆動回路１３０はハイレベルのイネーブル信号ＥＮを出力する。これにより、Ｐ型トランジスターＴＢ２はオフなので、発光素子３１はオフである。

電流設定期間ＴＡＤに続くデジタル駆動期間ＴＤＤにおいて、デジタル駆動回路３６がデジタル駆動を行う。ここでは、表示データの第１ビットがＤＤＴ［０］＝１であり、第２ビットがＤＤＴ［１］＝０であり、第３ビットがＤＤＴ［２］＝１であり、第４ビットがＤＤＴ［３］＝０である場合を例に説明する。

走査線選択期間ＴＳ１において、デジタル選択信号ＤＳＣはローレベルである。このとき、デジタル駆動回路３６のＰ型トランジスターＴＡはオンであり、Ｎ型トランジスターＴＣ５はオフである。これにより、記憶回路３３に第１ビットＤＤＴ［０］＝１が入力され、記憶回路３３はハイレベルの出力信号ＭＣＱを出力する。イネーブル信号ＥＮはハイレベルである。以上より、Ｐ型トランジスターＴＢ１、ＴＢ２はオフなので、発光素子３１はオフである。

表示期間ＴＤ１において、デジタル選択信号ＤＳＣはハイレベルである。このとき、Ｐ型トランジスターＴＡはオフであり、Ｎ型トランジスターＴＣ５はオンである。これにより、記憶回路３３は第１ビットＤＤＴ［０］＝１を保持し、出力信号ＭＣＱをハイレベルに保持する。イネーブル信号ＥＮはローレベルである。以上より、Ｐ型トランジスターＴＢ１はオフであり、Ｐ型トランジスターＴＢ２はオンなので、発光素子３１はオフである。

走査線選択期間ＴＳ２と表示期間ＴＤ２においても、上記と同様に画素回路３０は動作するが、ＤＤＴ［１］＝０であるため、表示期間ＴＤ２において発光素子３１はオンであり、発光素子３１に駆動電流ＩＤ＝ＩＤＡが流れる。同様に、ＤＤＴ［２］＝１、ＤＤＴ［３］＝０であるため、表示期間ＴＤ３、ＴＤ４において発光素子３１はオフ、オンであり、表示期間ＴＤ４において発光素子３１に駆動電流ＩＤ＝ＩＤＡが流れる。

表示期間ＴＤ２の長さは、表示期間ＴＤ１の長さの２倍になっている。同様に、表示期間ＴＤ３、ＴＤ４に長さは、表示期間ＴＤ２、ＴＤ３の長さの２倍になっている。即ち、表示期間ＴＤ１、ＴＤ２、ＴＤ３、ＴＤ４は、第１、第２、第３、第４ビットの階調値１、２、４、８に比例した長さとなっている。

以上に説明した本実施形態では、電気光学装置１５は、複数のデジタル走査線ＬＤＳＣ１～ＬＤＳＣｋと、複数のアナログ走査線ＬＡＳＣ１～ＬＡＳＣｋと、デジタル信号線ＬＤＤＴと、アナログ信号線ＬＡＤＴと、複数の画素回路３０とを含む。デジタル信号線ＬＤＤＴはＬＤＤＴ１～ＬＤＤＴｋのいずれかであり、アナログ信号線ＬＡＤＴはＬＡＤＴ１～ＬＡＤＴｍのいずれかである。各画素回路３０は、複数のデジタル走査線ＬＤＳＣ１～ＬＤＳＣｋに含まれるデジタル走査線ＬＤＳＣ、複数のアナログ走査線ＬＡＳＣ１～ＬＡＳＣｋに含まれるアナログ走査線ＬＡＳＣ、デジタル信号線ＬＤＤＴ及びアナログ信号線ＬＡＤＴに接続される。デジタル走査線ＬＤＳＣはＬＤＳＣ１～ＬＤＳＣｋのいずれかであり、アナログ走査線ＬＡＳＣはＬＡＳＣ１～ＬＡＳＣｋのいずれかである。

各画素回路３０は、発光素子３１とデジタル駆動回路３６とアナログ駆動回路３５とを含む。デジタル駆動回路３６は、デジタル走査線ＬＤＳＣにより選択されたときにデジタル信号線ＬＤＤＴから表示データが書き込まれ、その表示データの階調値に応じた長さのオン期間において駆動電流ＩＤを発光素子３１に供給する。これをデジタル駆動と呼ぶ。アナログ駆動回路３５は、アナログ走査線ＬＡＳＣにより選択されたときにアナログ信号線ＬＡＤＴからアナログデータ電圧ＡＤＴが書き込まれ、そのアナログデータ電圧ＡＤＴに基づいて駆動電流ＩＤの電流値を可変に設定する。これをアナログ電流設定と呼ぶ。

複数の画素回路３０のうち、第ｓデジタル走査線ＬＤＳＣｓと第ｓアナログ走査線ＬＡＳＣｓに接続される画素回路３０を、第ｓ画素回路とする。複数の画素回路３０のうち、第ｔデジタル走査線ＬＤＳＣｔと第ｔアナログ走査線ＬＡＳＣｔに接続される画素回路３０を、第ｔ画素回路とする。ｓ、ｔは１以上の整数であり、ｔはｓと異なる。第ｓ画素回路がアナログ電流設定を行う期間において、第ｔ画素回路がデジタル駆動を行う。

例えば、後述する図１２において、ハッチングを付したＡはアナログ電流設定を意味し、数字１、２、４、８はデジタル駆動を意味する。ｓ＝１とすると、選択順１～４において第１走査線の画素回路がアナログ電流設定を行い、第２～第１７走査線の画素回路がデジタル駆動を行う。ｔは２～１７のいずれであってもよい。

本実施形態によれば、アナログ駆動回路３５が駆動電流ＩＤを可変に調整し、その駆動電流ＩＤによりデジタル駆動回路３６が発光素子３１のデジタル駆動を行う。これにより、発光素子３１がオンであるときの発光輝度が調整されるので、暗環境においても全階調０～２５５を用いることが可能であり、環境の明るさに合わせた表示輝度の調整と、良好な階調表示とを両立できる。また、図５で説明したように、暗環境においても安定的に発光素子３１が発光できる。

また本実施形態によれば、アナログ駆動回路３５に対してアナログ走査線ＬＡＳＣとアナログ信号線ＬＡＤＴが設けられ、デジタル駆動回路３６に対してデジタル走査線ＬＤＳＣとデジタル信号線ＬＤＤＴが設けられる。これにより、アナログ電流設定とデジタル駆動を独立に制御することが可能となり、ある走査線においてアナログ電流設定を行っているときに、他の走査線においてデジタル駆動を行うことができる。アナログ電流設定とデジタル駆動を独立に制御できない場合には、例えば走査線を１本ずつ順次にアナログ電流設定していき、その間はデジタル駆動が行われず、全走査線についてアナログ電流設定が終了した後にデジタル駆動が行われる。１フレームの長さはフレームレートで決まっていることから、１フレームにおけるデジタル駆動期間が短くなり、その分だけ走査線駆動周波数が高くなる。本実施形態によれば、アナログ電流設定とデジタル駆動を分ける必要がないので、１フレーム全体においてデジタル駆動を行うことが可能であり、走査線駆動周波数を下げることが可能である。

また本実施形態では、電気光学装置１５は、複数のデジタル走査線ＬＤＳＣ１～ＬＤＳＣｋと複数のアナログ走査線ＬＡＳＣ１～ＬＡＳＣｋを駆動する走査線駆動回路１１０を含む。１枚の画像を構成するフィールドは、アナログ電流設定が行われる電流設定期間ＴＡＤと、デジタル駆動が行われるデジタル駆動期間ＴＤＤとを含む。デジタル駆動期間は、表示データの第１～第ｎビットが画素回路３０に書き込まれる第１～第ｎ走査線選択期間と、画素回路３０に書き込まれた第１～第ｎビットにより発光素子３１がオン又はオフとなる第１～第ｎ表示期間と、を含む。ｎは２以上の整数である。上記オン期間は、第１～第ｎ表示期間のうち発光素子３１がオンである表示期間である。

図８の例では、ｎ＝４であり、ＴＳ１～ＴＳ４が第１～第４の走査線選択期間に相当し、ＴＤ１～ＴＤ４が第１～第４の表示期間に相当する。発光素子３１がオンである第２表示期間ＴＤ２と第４表示期間ＴＤ４が、表示データの階調値に応じた長さのオン期間となっている。

本実施形態によれば、デジタル駆動期間ＴＤＤにおいて、表示データの階調値に応じた長さのオン期間において発光素子３１が発光する。１フレームにおいて時間平均した発光輝度は、１フレームに占めるオン期間の割合で決まることから、最大輝度を階調値で刻んだ輝度となる。電流設定期間ＴＡＤにおいて発光素子３１の駆動電流ＩＤが調整されることで、発光素子３１の最大輝度が決まるので、表示階調を減らすことなく表示輝度調整が可能となる。

また本実施形態では、デジタル駆動回路３６は、電流設定期間ＴＡＤにおいて発光素子３１をオフする。

上述したように、本実施形態では、ある走査線がアナログ電流設定を行うとき、他の走査線がデジタル駆動を行うことができる。即ち、アナログ電流設定を行う走査線は発光素子がオフであるが、他の走査線においてはデジタル駆動による表示が可能である。アナログ電流設定とデジタル駆動を独立に制御できない場合には、ある走査線がアナログ電流設定を行うとき、その走査線の発光素子がオフであると共に、他の走査線もデジタル駆動が行えないため表示オフとなる。このため、１フレームにおいて画面全体が表示オフとなる期間が存在し、表示のちらつき等の原因となる。本実施形態によれば、画面全体が表示オフとなる期間がないので、表示のちらつき等を低減できる。

また本実施形態では、第ｓアナログ走査線ＬＡＳＣｓに接続された第ｓ画素回路における電流設定期間ＴＡＤと、第ｔデジタル走査線ＬＤＳＣｔに接続された第ｔ画素回路における第１～第ｎ走査線選択期間のいずれかと、が重なる。

例えば、後述する図１２において、数字１、２、４、８が点線で囲まれた部分が、第１走査線選択期間、第２走査線選択期間、第３走査線選択期間、第４走査線選択期間を示す。ｓ＝１とすると、選択順１～４において第１走査線が電流設定期間ＴＡＤに設定され、選択順１、２、３、４において第１７走査線、第１６走査線、第１４走査線、第１０走査線が第１走査線選択期間、第２走査線選択期間、第３走査線選択期間、第４走査線選択期間に設定される。ｔは１７、１６、１４、１０のいずれであってもよい。

走査線選択期間は、デジタル駆動回路３６の記憶回路３３に表示データのビットが書き込まれる期間である。本実施形態によれば、アナログ駆動回路３５に対してアナログ走査線ＬＡＳＣとアナログ信号線ＬＡＤＴが設けられ、デジタル駆動回路３６に対してデジタル走査線ＬＤＳＣとデジタル信号線ＬＤＤＴが設けられていることで、走査線選択期間と電流設定期間ＴＡＤを重複させることが可能となっている。

３．電気光学装置と表示システムの第２構成例
図９は、電気光学装置１５と表示システム１０の第２構成例である。第２構成例では、画素回路３０がしきい値補償を行い、アナログ駆動回路３５が省略される。以下、第１構成例と異なる部分を主に説明し、第１構成例と同様な部分については適宜に説明を省略する。

画素アレイ２０は、ｋ行ｍ列の画素回路３０と補償制御信号線ＬＤＳ１～ＬＤＳｋ、ＬＡＺ１～ＬＡＺｋと基準電圧線ＬＶＲＦ１～ＬＶＲＦｍとアナログ走査線ＬＡＳＣ１～ＬＡＳＣｋとデジタル走査線ＬＤＳＣ１～ＬＤＳＣｋとイネーブル信号線ＬＥＮ１～ＬＥＮｋとアナログ信号線ＬＡＤＴ１～ＬＡＤＴｍとデジタル信号線ＬＤＤＴ１～ＬＤＤＴｍと電源線ＬＶＤとグランド線ＬＶＳ１、ＬＶＳ２とを含む。

アナログ信号線ＬＡＤＴ１～ＬＡＤＴｍの一端は、アナログデータ電圧ＶＡＤＴのノードに共通接続される。即ち、アナログ信号線ＬＡＤＴ１～ＬＡＤＴｍには共通のアナログデータ電圧ＶＡＤＴが印加される。

補償制御信号線ＬＤＳ１、ＬＡＺ１は第１行の画素回路３０に接続され、制御線駆動回路１３０は補償制御信号線ＬＤＳ１に補償制御信号ＤＳ１を出力し、補償制御信号線ＬＡＺ１に補償制御信号ＡＺ１を出力する。同様に、補償制御信号線ＬＤＳ２～ＬＤＳｋ、ＬＡＺ２～ＬＡＺｋは第２～第ｋ行の画素回路３０に接続され、制御線駆動回路１３０は補償制御信号線ＬＤＳ２～ＬＤＳｋに補償制御信号ＤＳ２～ＤＳｋを出力し、補償制御信号線ＬＡＺ２～ＬＡＺｋに補償制御信号ＡＺ２～ＡＺｋを出力する。

基準電圧線ＬＶＲＦ１は第１列の画素回路３０に接続される。同様に、基準電圧線ＬＶＲＦ２～ＬＶＲＦｍは第２～第ｍ列の画素回路３０に接続される。表示用信号供給回路６１は、基準電圧ＶＦＲを出力する。基準電圧線ＬＶＲＦ１～ＬＶＲＦｍの一端は、基準電圧ＶＦＲのノードに共通接続され、基準電圧線ＬＶＲＦ１～ＬＶＲＦｍには共通の基準電圧ＶＦＲが印加される。なお、アナログデータ電圧ＶＡＤＴと同様に、不図示の電圧生成回路等が基準電圧ＶＲＦを出力してもよい。

画素回路３０はアナログ駆動回路３５とデジタル駆動回路３６と発光素子３１とを含む。デジタル駆動回路３６の構成は図７と同じである。第２構成例では、アナログ駆動回路３５の構成が異なる。

図１０は、アナログ駆動回路３５の第２構成例である。アナログ駆動回路３５は、Ｐ型トランジスターＴＧ１、ＴＧ２、ＴＨ１、ＴＨ２とキャパシターＣＨ１、ＣＨ２とを含む。なお、図１０において、ＡＳＣ１～ＡＳＣｋ、ＡＤＴ１～ＡＤＴｍ等における１～ｋ、１～ｍを省略している。例えば、ＡＳＣは、ＡＳＣ１～ＡＳＣｋのうち任意の１つである。

Ｐ型トランジスターＴＧ１は、アナログ信号線ＬＡＤＴとキャパシターＣＨ２の一端との間に設けられるスイッチ回路である。具体的には、Ｐ型トランジスターＴＧ１のソース又はドレインの一方はアナログ信号線ＬＡＤＴに接続され、他方はＰ型トランジスターＴＨ２のゲートとキャパシターＣＨ２の一端に接続される。Ｐ型トランジスターＴＧ１のゲートはアナログ走査線ＬＡＳＣに接続される。

Ｐ型トランジスターＴＧ２のソース又はドレインの一方は基準電圧線ＬＶＲＦに接続され、他方はノードＮＡＱに接続される。Ｐ型トランジスターＴＧ１のゲートは補償制御信号線ＬＡＺに接続される。

Ｐ型トランジスターＴＨ１のソースは電源線ＬＶＤに接続され、ドレインはＰ型トランジスターＴＨ２のソースとキャパシターＣＨ２の他端に接続される。キャパシターＣＨ１の一端はＰ型トランジスターＴＨ１のドレインとキャパシターＣＨ２の他端に接続され、他端は電源線ＬＶＤに接続される。Ｐ型トランジスターＴＨ２のドレインはノードＮＡＱに接続される。

キャパシターＣＨ２は、アナログデータ電圧ＶＡＤＴを保持する。Ｐ型トランジスターＴＨ２は電流供給トランジスターであり、キャパシターＣＨ２に保持されたアナログデータ電圧ＶＡＤＴに応じた駆動電流をデジタル駆動回路３６に供給する。なお、より詳細な動作については図１１で説明する。

図１１は、アナログ駆動回路３５の第２構成例を用いる場合における画素回路３０の動作を説明する図である。図１１では、駆動電流ＩＤの電流値がＩＤＡ＜ＩＤｍａｘに設定される例を説明する。

１フレームは、アナログ電流設定が行われる電流設定期間ＴＡＤと、アナログ電流設定により設定された駆動電流でデジタル駆動が行われるデジタル駆動期間ＴＤＤと、を含む。デジタル駆動期間ＴＤＤにおける動作は、図８と同じである。

電流設定期間ＴＡＤにおいて、制御線駆動回路１３０はローレベルの補償制御信号ＡＺを出力する。これにより、Ｐ型トランジスターＴＧ２はオンであり、ノードＮＡＱには基準電圧ＶＦＲが印加される。

電流設定期間ＴＡＤは、しきい値補償期間ＴＣと、その後の書き込み期間ＴＷとに分割される。しきい値補償期間ＴＣにおいて、まず、アナログデータ電圧ＶＡＤＴがオフセット電圧Ｖｏｆｓに設定される。このとき制御線駆動回路１３０はローレベルの補償制御信号ＤＳを出力する。これにより、Ｐ型トランジスターＴＨ１がオンであり、キャパシターＣＨ２の他端に電源電圧ＶＤＤが印加される。この状態で、走査線駆動回路１１０はアナログ選択信号ＡＳＣをハイレベルからローレベルにする。Ｐ型トランジスターＴＧ１はオフからオンになり、キャパシターＣＨ２の一端にオフセット電圧Ｖｏｆｓが印加される。走査線駆動回路１１０はアナログ選択信号ＡＳＣをローレベルからハイレベルにし、Ｐ型トランジスターＴＧ１はオンからオフとなり、キャパシターＣＨ２がＶＤＤ－Ｖｏｆｓの電位差を保持する。この後、制御線駆動回路１３０は補償制御信号ＤＳをローレベルからハイレベルにする。これにより、Ｐ型トランジスターＴＨ１がオンからオフになる。Ｐ型トランジスターＴＨ２のゲートにはオフセット電圧Ｖｏｆｓが印加されているので、Ｐ型トランジスターＴＨ２に電流が流れ、Ｐ型トランジスターＴＨ２のソース電圧が下がり、キャパシターＣＨ２によりカップリングされるゲートの電圧も下がる。このとき、キャパシターＣＨ１、ＣＨ２には、Ｐ型トランジスターＴＨ２のしきい値電圧を反映した電荷が保持される。

書き込み期間ＴＷにおいて、アナログデータ電圧ＶＡＤＴがＶＡに設定される。走査線駆動回路１１０はアナログ選択信号ＡＳＣをハイレベルからローレベルにする。Ｐ型トランジスターＴＧ１はオフからオンになり、キャパシターＣＨ２の一端にアナログデータ電圧ＶＡＤＴ＝ＶＡが印加される。走査線駆動回路１１０はアナログ選択信号ＡＳＣをローレベルからハイレベルにし、Ｐ型トランジスターＴＧ１はオンからオフとなる。この後、制御線駆動回路１３０は補償制御信号ＤＳをハイレベルからローレベルにする。これにより、Ｐ型トランジスターＴＨ１がオフからオンになる。この過程において、キャパシターＣＨ１、ＣＨ２には、Ｐ型トランジスターＴＨ２のしきい値電圧を反映した電荷が保持されており、それによって、Ｐ型トランジスターＴＨ２のゲート電圧が、しきい値補償されたアナログデータ電圧となる。

電流設定期間ＴＡＤにおいて、制御線駆動回路１３０はハイレベルのイネーブル信号ＥＮを出力する。これにより、Ｐ型トランジスターＴＢ２はオフなので、発光素子３１はオフである。電流設定期間ＴＡＤの終了時において、制御線駆動回路１３０は補償制御信号ＡＺをローレベルからハイレベルにする。これにより、Ｐ型トランジスターＴＧ２がオンからオフになる。

４．走査線選択順の第１例
以上では、主に１つの画素回路の構成と動作を説明したが、以下では、ｋ行ｍ列の画素アレイ２０を駆動する手法について説明する。なお、以下に説明する複数の例は、適宜に組み合わせて実施可能である。

図１２は、本実施形態における走査線選択順の第１例である。ここでは、画素アレイ２０に含まれる走査線の総数がｋ＝１７であり、表示データのビット数がｎ＝４である場合を例に説明する。表示データのＬＳＢ側から第１～第４ビットとする。なお、単に第１～第１７走査線と言う場合には、画素アレイにおける第１～第１７行の画素回路を指す。そして、第１～第１７行の画素回路に接続されるデジタル走査線、アナログ走査線を、第１～第１７デジタル走査線、第１～第１７アナログ走査線とする。

図１２において表の横軸は選択順であり、選択順の１回は１本のデジタル走査線の選択に対応している。即ち、選択順の１回は１水平走査期間に対応している。表の縦軸は走査線の番号を示しており、垂直走査方向に順に１～１７となっている。表の各マスに記載された数字は、表示データの各ビットの階調値を示している。即ち、１、２、４、８は、第１ビット、第２ビット、第３ビット、第４ビットを意味している。点線で囲まれたマスは、デジタル駆動における走査線選択期間を意味する。即ち、点線で囲まれた数字は、選択されたデジタル走査線に接続された画素回路に、その数字に対応したビットが書き込まれることを意味している。点線で囲まれないマスは、デジタル駆動における表示期間を意味する。また、ハッチングが施され且つＡと記載されたマスは、アナログ電流設定が行われる電流設定期間であることを意味している。

まず、１本の走査線に着目したときの動作について、第１走査線を例に説明する。選択順１～４において第１走査線のアナログ駆動回路がアナログ電流設定を行う。続く選択順５～６８においてデジタル駆動が行われる。選択順５において第１デジタル走査線が選択され、デジタル駆動回路に第１ビットが書き込まれる。続く選択順６～９において、デジタル駆動期間に保持される第１ビットに基づいて発光素子がオン又はオフとなる。同様に、選択順１０、１９、３６において第１デジタル走査線が選択され、デジタル駆動回路に第２ビット、第３ビット、第４ビットが書き込まれる。続く選択順１１～１８、２０～３５、３７～６８において、デジタル駆動回路に保持される第２ビット、第３ビット、第４ビットに基づいて発光素子がオン又はオフとなる。なお、電流設定期間である選択順１～４の長さは、後述するサブフィールドの１個分の長さに相当する。デジタル駆動期間である選択順５～６８の長さは、後述するサブフィールドの１６個分の長さに相当する。

上記では、１フィールド内のデジタル駆動期間において、第１～第４ビットに対応して第１～第４走査線選択期間と第１～第４表示期間が設けられている。第１走査線においては、第１～第４走査線選択期間は、選択順５、１０、１９、３６に対応した期間であり、第１～第４表示期間は、選択順６～９、１１～１８、２０～３５、３７～６８に対応した期間である。第１～第４表示期間の長さは、４ｈ、８ｈ、１６ｈ、３２ｈである。いずれの選択順が走査線選択期間と表示期間に対応するのかは各走査線で異なるが、各走査線に対して第１～第４走査線選択期間と第１～第４表示期間が設けられることは、同様である。

次に、１７本の走査線を走査するときの動作について説明する。ＦＲはフィールドであり、１フィールドで１フレームが構成されるものとする。即ち、フィールドＦＲは、１つの画像を構成する期間であり、１つの画像に対応した表示データを全画素に書き込むために必要な期間である。なお、いずれか１本の走査線における選択順を基準に、全ての走査線について同じフィールドＦＲを定義する。例えば図１２では、第１走査線における選択順を基準にフィールドＦＲを定義している。このため、フィールドＦＲにおいて画素アレイ２０に書き込まれる画像データは、ちょうど１画像の区切りの良い画像データにはならないが、画像データの量としては画像１枚分に相当する。このような意味で、フィールドＦＲは、１つの画像を構成する期間である。

フィールドＦＲは、走査線数１７に対応したサブフィールドＳＦ１～ＳＦ１７を含む。走査線選択期間の長さをｈとしたとき、各サブフィールドの長さは、表示データのビット数４に対応した４ｈである。

まずアナログ電流設定について説明する。走査線駆動回路１１０は、各サブフィールドにおいて１本のアナログ走査線を選択し、その選択されたアナログ走査線に接続される画素回路がアナログ電流設定を行う。１つの選択順においては、１本の走査線のみがアナログ電流設定を行う。但し、しきい値補償が行われる場合には１つの選択順において複数の走査線がアナログ電流設定を行ってもよい。この点については、第２例等において後述する。

次にデジタル駆動について説明する。アナログ電流設定とデジタル駆動は独立に行うことが可能なので、１つの選択順において、ある走査線がアナログ電流設定を行い、他の走査線がデジタル駆動を行うことが可能である。

走査線駆動回路１１０は、各サブフィールドにおいて、第１～第１７デジタル走査線のうち選択対象となる走査線群を選択する。図１２において、走査線群は、表示データのビット数４と同じ４本のデジタル走査線である。その４本のデジタル走査線のうち１本のデジタル走査線に接続される画素回路には第１ビットが書き込まれ、もう１本のデジタル走査線に接続される画素回路には第２ビットが書き込まれ、更にもう１本のデジタル走査線に接続される画素回路には第３ビットが書き込まれ、更にもう１本のデジタル走査線に接続される画素回路には第４ビットが書き込まれる。例えば、サブフィールドＳＦ１において、第１７デジタル走査線、第１６デジタル走査線、第１４デジタル走査線及び第１０デジタル走査線が走査線群であり、それらに接続される画素回路には、それぞれ第１ビット、第２ビット、第３ビット及び第４ビットが書き込まれる。

走査線群に属する４本のデジタル走査線は、それぞれ異なる選択順において選択される。図１２のサブフィールドＳＦ１において、走査線群に属する第１７デジタル走査線、第１６デジタル走査線、第１４デジタル走査線及び第１０デジタル走査線は、それぞれ選択順１、２、３、４において選択される。

サブフィールドが１つ進むと、走査線群に属するデジタル走査線の番号が１つ大きくなる。即ち、サブフィールドにおける選択順パターンが、画面下方向に走査線１本分だけ移動する。このパターンの移動は巡回的に行われる。即ち、あるサブフィールドにおける第１７走査線の選択順パターンは、次のサブフィールドにおいて第１走査線の選択パターンとなる。例えば、サブフィールドＳＦ２において、第１デジタル走査線、第１７デジタル走査線、第１５デジタル走査線及び第１１デジタル走査線が走査線群であり、それらに接続される画素回路には、それぞれ第１ビット、第２ビット、第３ビット及び第４ビットが書き込まれる。これは、サブフィールドＳＦ１における選択順パターンが巡回的に走査線１本分下に移動したものである。

サブフィールドＳＦ１において、第１～第４ビットは、第１７走査線、第１６走査線、第１４走査線、第１０走査線に書き込まれる。走査線の間隔で考えれば、第１６走査線は、第１７走査線の１本前、第１４走査線は、第１６走査線の２本前、第１０走査線は、第１４走査線の４本前である。次のサブフィールドＳＦ２では第１走査線に第１ビットが書き込まれるが、これは第１０走査線の８＋１本前である。これにより、階調値に比例した長さの第１～第４表示期間となる。具体的には、第１７走査線における表示期間に着目して説明する。まず選択順２において第１６走査線に第２ビットが書き込まれるが、この選択順パターンは１サブフィールド後に第１７走査線に移動する。サブフィールドの長さは４ｈであり、第１７走査線の第１表示期間は選択順２から始まっているので、第１表示期間の長さは１×４ｈとなる。次に選択順７において第１５走査線に第３ビットが書き込まれるが、この選択順パターンは２サブフィールド後に第１７走査線に移動する。第１７走査線の第２表示期間は選択順７から始まっているので、第２表示期間の長さは２×４ｈ＝８ｈとなる。同様に、第３表示期間の長さは４×４ｈとなる。第４表示期間の長さは、（８＋１）×４ｈから、電流設定期間の長さ１×４ｈを引いた８×４ｈとなる。

走査線の総数は１７本であり、１本の走査線につき４ビットの書き込みが必要なので、１フィールドにおける総走査線選択回数は、１７×４＝６８となる。図１２では、選択順１～６８で１フィールドが構成されており、その選択順パターンと同じ選択順パターンが次のフィールドの選択順６９～１３６において繰り返される。選択順１３７以降においても、各フィールドにおいて同様の選択順パターンが繰り返される。なお、総走査線選択回数の正確な公式については後述する。

以上に説明した本実施形態では、フィールドＦＲは複数のサブフィールドＳＦ１～ＳＦ１７を含む。走査線駆動回路１１０は、複数のサブフィールドＳＦ１～ＳＦ１７に含まれるサブフィールドにおいて、複数のデジタル走査線ＬＤＳＣ１～ＬＤＳＣｋのうち選択対象となる走査線群を１回選択する。走査線群は、サブフィールドにおいて第ｉビットが書き込まれる画素回路３０に接続されたデジタル走査線と、サブフィールドにおいて第ｊビットが書き込まれる画素回路３０に接続されたデジタル走査線と、を含む。ｉは１以上ｎ以下の整数であり、ｊは１以上ｎ以下でｉと異なる整数である。

例えばｉ＝１、ｊ＝２とすると、図１２のサブフィールドＳＦ１において、第１７走査線に対して第１ビットが書き込まれ、第１６走査線に対して第２ビットが書き込まれる。即ち、サブフィールドＳＦ１において走査線群は第１７走査線と第１６走査線とを含む。

上述した特許文献１、２では、複数の走査線を上から順に１本ずつ選択していきながら、各走査線に接続された画素に、あるビットを書き込んだ後、次のビットの書き込みを開始するまでの間に走査線を選択しない期間が発生する。１フレームの長さはフレームレートによって決まっているので、走査線を選択しない期間があることで走査線駆動周波数が高くなるという課題がある。本実施形態によれば、１サブフィールドにおいて１つの走査線に第ｉビットを書き込み、それとは別の走査線に第ｊビットを書き込む。これにより、走査線を選択しない非走査期間を減らすことが可能となり、従来手法に比べて走査線駆動周波数を下げることができる。走査線駆動周波数が下がることで、走査線駆動における消費電力の低減、或いは画素回路への確実なデータの書き込みが可能となる。或いは、従来手法と同じ走査線駆動周波数で考えれば、１フレームにおいて、より多くの走査線を選択できる。即ち、従来手法に比べて走査線駆動周波数を上げることなく、より高精細な電気光学装置を駆動できる。

ここで、複数のサブフィールドＳＦ１～ＳＦ１７は、フィールドＦＲに含まれたサブフィールドであり、具体的には、フィールドＦＲを複数の期間に分割したものが複数のサブフィールドである。また、複数のデジタル走査線は、走査線選択順パターンを構成するためのデジタル走査線であり、その本数は、実際に電気光学装置に存在する走査線数に限定されない。図１２では１７本の走査線により走査線選択順パターンが構成される。このとき、実際に電気光学装置に存在する走査線は１７本であってもよいし、１７本より少なくてもよい。例えば、実際に電気光学装置に存在する走査線が１４本である場合、回路装置１００の内部処理として第１～第１７走査線の選択順パターンが存在しているが、第１５～第１７走査線については実際には駆動されない。また、サブフィールドにおいて走査線群を１回選択するとは、サブフィールドにおいて、走査線群に属するデジタル走査線を１本につき１回ずつ選択する、ということである。このとき、同じ選択順では１本の走査線を選択し、２本以上の走査線を同時に選択しない。

また本実施形態では、複数のサブフィールドＳＦ１～ＳＦ１７の各サブフィールドは、同じ長さの期間である。走査線駆動回路１１０は、サブフィールドにおいて、第１ビットが書き込まれる画素回路３０に接続されたデジタル走査線から、第ｎビットが書き込まれる画素回路３０に接続されたデジタル走査線までのｎ本のデジタル走査線を、走査線群として選択する。走査線駆動回路１１０は、そのサブフィールドにおいて、上記ｎ本のデジタル走査線とは異なるデジタル走査線に接続された画素回路３０のアナログ走査線を選択する。

例えば図１２のサブフィールドＳＦ１において、第１７走査線、第１６走査線、第１４走査線、第１０走査線に対して第１ビット、第２ビット、第３ビット、第４ビットが書き込まれる。即ち、サブフィールドＳＦ１において走査線群は、第１７走査線、第１６走査線、第１４走査線、第１０走査線であり、４本の走査線である。そして、この４本の走査線とは異なる第１走査線に対してアナログ電流設定が行われる。

各サブフィールドが同じ長さの期間であるということは、各サブフィールドにおいて選択される走査線群の走査線本数が同じということである。そして、表示データのビット数と同数の走査線がサブフィールド毎にずれて選択されていき、１巡することによって、１フレームにおいて全ての走査線に第１～第ｎビットが書き込まれる。図１２では、各サブフィールドにおいて４本の走査線が選択され、そのパターンがサブフィールド毎に走査線１本ずつずれていき、１７サブフィールドで１巡することで、１フレームにおいて１７本の走査線に第１～第４ビットが書き込まれる。そして、各サブフィールドにおいて走査線群とは異なる走査線にアナログ電流設定が行われることで、１フレームにおいて１７サブフィールドで１７本の走査線にアナログ電流設定が行われる。なお、後述する第４例のように、１サブフィールドにおいてアナログ電流設定が行われる走査線は２以上であってもよい。

また本実施形態では、電流設定期間ＴＡＤの長さは、１又は複数サブフィールドの長さである。図１２では電流設定期間ＴＡＤの長さは１サブフィールドであるが、後述する第４例のように電流設定期間ＴＡＤの長さは２サブフィールド以上であってもよい。

本実施形態によれば、電流設定期間ＴＡＤの長さを自在に設定できるので、表示パネルの高画素化等に対応して、アナログデータ電圧の書き込み時間を十分に確保できる。上述したように、本実施形態では、ある走査線がアナログ電流設定を行うときに、他の走査線がデジタル駆動を行うことができる。このため、電流設定期間ＴＡＤが長くなっても表示に対する影響が小さく、またデジタル駆動の走査線選択周波数もほぼ変化しない。

また本実施形態では、フィールドＦＲにおいて、走査線駆動回路１１０が複数のデジタル走査線ＬＤＳＣ１～ＬＤＳＣｋの各走査線をｎ回ずつ選択することで、各画素回路に表示データの第１～第ｎビットが書き込まれる。

具体的には、走査線駆動回路１１０がデジタル走査線をｎ回選択したとき、その各回の選択においてデジタル信号線駆動回路１２０が第１～第ｎビットのうち１ビットを、選択されたデジタル走査線に接続される画素回路に書き込む。このとき、デジタル信号線駆動回路１２０は、ｎ回の選択において、第１～第ｎビットが重複しないように書き込む。図１２において、例えば第１走査線は、選択順５、１０、１９、３６の４回選択され、それぞれ第１、第２、第３、第４ビットが書き込まれる。

上述したように、１本の走査線に着目すると１フィールドにおいて第１～第ｎ走査線選択期間と第１～第ｎ表示期間が必要である。本実施形態によれば、各走査線がｎ回ずつ選択され、その走査線に第１～第ｎビットが書き込まれることで、１フィールドにおいて全ての走査線に対して第１～第ｎ走査線選択期間と第１～第ｎ表示期間が実現されている。

５．走査線選択順の第２例
図１３は、本実施形態における走査線選択順の第２例である。第１例では、デジタル駆動期間においてアナログ電流設定が行われないが、第２例では、デジタル駆動期間の一部においてもアナログ電流設定が行われる。

第１走査線を例にとると、選択順１～５が電流設定期間となっている。そのうち選択順１～４ではアナログ電流設定のみが行われ、選択順５ではアナログ電流設定とデジタル駆動における第１ビットの書き込みとが行われる。選択順５はデジタル駆動の第１走査線選択期間に相当している。図１３では、この重複を１（Ａ）と記載して示している。

図１１で説明したように、しきい値補償が行われる場合の電流設定期間ＴＡＤは、しきい値補償期間ＴＣと書き込み期間ＴＷとを含む。１つの選択順において、１本の走査線のみが書き込み期間ＴＷに設定されていれば、複数の走査線が電流設定期間ＴＡＤに設定されてもよい。例えば、選択順５において第１走査線と第２走査線が電流設定期間に設定されている。この選択順５において、第１走査線が書き込み期間ＴＷに設定され、第２走査線がしきい値補償期間ＴＣに設定される。第２例において電流設定期間の長さは５ｈであるが、例えば最初の３ｈをしきい値補償期間ＴＣとし、次の２ｈを書き込み期間ＴＷとしておけば、１つの選択順において１本の走査線のみが書き込み期間ＴＷに設定される。

以上に説明した本実施形態では、電流設定期間が第１走査線選択期間を含む。第１走査線選択期間においては、アナログ駆動回路３５がアナログ電流設定を行うと共に、デジタル駆動回路３６に表示データの第１ビットが書き込まれる。

本実施形態によれば、アナログ電流設定とデジタル駆動を独立に制御できるので、電流設定期間を第１走査線選択期間まで延長できる。第１表示期間からは、アナログ電流設定で設定された駆動電流で発光するため、電流設定期間の延長は第１走査線選択期間までが適切である。電流設定期間が延長されることで、アナログデータ電圧の書き込み時間を延長できる。

６．走査線選択順の第３例
図１４は、本実施形態における走査線選択順の第３例である。第１例では、デジタル駆動における第１ビットの表示期間が、１サブフィールドに相当する４ｈであるが、第３例では、デジタル駆動における第１ビットの表示期間が、２サブフィールドに相当する２×４ｈである。

第３例では、走査線は３２本となり、フィールドＦＲにおける総走査線選択数は３２本×４ビット＝１２８回となる。以下、総走査線選択数をＮｆｒとし、そのＮｆｒを求める公式について説明する。

第１ビットの表示期間の長さをサブフィールドの長さで割った数を、倍数ａとする。ａは１以上の整数である。第１例と第２例ではａ＝１であり、第３例ではａ＝２である。１フレームにおいてデジタル駆動期間以外の期間を非デジタル駆動期間とする。非デジタル駆動期間は電流設定期間を含む。後述する第５例等のように、非デジタル駆動期間は、電流設定期間以外に更に消灯期間を含んでもよい。非デジタル駆動期間の長さをサブフィールドの長さで割った数を、ｂとする。第１～第３例ではｂ＝１である。表示データのビット数をｎとする。第１～第３例ではｎ＝４である。このとき、下式（１）が成り立つ。
Ｎｆｒ＝（（２^ｎ－１）×ａ＋１）×ｎ＋ｂ×ｎ ・・・（１）

また、走査線の本数ｋは、下式（２）となる。
ｋ＝Ｎｆｒ／ｎ＝（（２^ｎ－１）×ａ＋１）＋ｂ ・・・（２）

第３例におけるｎ＝４、ａ＝２、ｂ＝１を当てはめると、Ｎｆｒ＝（（２^４－１）×２＋１）×４＋１×４＝１２８、ｋ＝１２８／４＝３２となり、図１４に一致している。また、第１例と第２例では、Ｎｆｒ＝（（２^４－１）×１＋１）×４＋１×４＝６８、ｋ＝６８／４＝１７となり、図１２と図１３に一致している。

本実施形態によれば、走査線の本数ｋを整数にできる範囲において、表示データのビット数ｎ、第１ビットの表示期間の長さを示す倍数ａ、及び非デジタル駆動期間の長さを示す変数ｂを、自在に調整可能である。これにより、様々な画素数の表示パネルに対応することが可能となる。また、変数ｂが可変であることから、電流設定期間の長さを自在に調整可能であり、高精細な表示パネル等においてもアナログデータ電圧の書き込み時間を十分に確保できる。

７．走査線選択順の第４例
図１５は、本実施形態における走査線選択順の第４例である。第３例では電流設定期間の長さが１サブフィールドの長さであるが、第４例では電流設定期間の長さが４サブフィールドの長さである。

第４例では、ｎ＝４、ａ＝２、ｂ＝４であり、上式（１）と（２）を用いると、総走査線選択数Ｎｆｒ＝（（２^４－１）×２＋１）×４＋４×４＝１４０、走査線の本数ｋ＝１４０／４＝３５となる。

１サブフィールドにおいて４本の走査線においてアナログ電流設定が行われるが、その内１本の走査線のみが図１１の書き込み期間ＴＷに設定される。第４例では電流設定期間は４サブフィールドであるが、例えば、４サブフィールドのうち最初の３サブフィールドがしきい値補償期間ＴＣに設定され、その後の１サブフィールドが書き込み期間ＴＷに設定されればよい。

８．走査線選択順の第５例と第６例
第１例では非デジタル駆動期間は電流設定期間のみであるが、第５例と第６例では非デジタル駆動期間は電流設定期間と消灯期間を含む。

図１６は、本実施形態における走査線選択順の第５例である。第５例では、第４ビットの表示期間である第４表示期間が、８ａと記載した第１の第４表示期間と、８ｂと記載した第２の第４表示期間とに分割される。そして、その間に、ハッチングと共に０と記載した消灯期間が設けられる。なお、点線で囲まれた８ａは第４走査線選択期間を示す。制御線駆動回路１３０は、第１の第４表示期間と第２の第４表示期間とにおいてイネーブル信号ＥＮをローレベルにし、発光素子３１をオンする。制御線駆動回路１３０は、消灯期間においてイネーブル信号ＥＮをハイレベルにし、発光素子３１をオフする。消灯期間において、デジタル駆動回路３６の記憶回路３３は第４ビットを保持している。

なお、第５例では第４表示期間に消灯期間を設けたが、第１～第４表示期間のいずれに消灯期間を設けてもよい。また、２以上の表示期間に消灯期間を設けてもよい。

第５例では、ｎ＝４、ａ＝１、ｂ＝２であり、上式（１）と（２）を用いると、総走査線選択数Ｎｆｒ＝（（２^４－１）×１＋１）×４＋２×４＝７２、走査線の本数ｋ＝７２／４＝１８となる。

以上に説明した本実施形態では、フィールドＦＲは、デジタル駆動期間と電流設定期間と消灯期間とを含む。第１～第ｎ表示期間の第β表示期間が第１の第β表示期間と第２の第β表示期間とに分割される。βは１以上ｎ以下の整数である。図１６の例では、ｎ＝４、β＝４である。消灯期間は、第１の第β表示期間と第２の第β表示期間との間に設けられる。デジタル駆動回路３６は、消灯期間において発光素子３１をオフする。

フレーム内において長時間、発光素子がオンの状態が続くと、画面に映る映像を見た時にちらつく可能性がある。本実施形態によれば、相対的に長い表示期間を２つの表示期間に分割できるので、映像のちらつきを減らすことができる。

図１７は、本実施形態における走査線選択順の第６例である。第６例では、第３ビットの表示期間である第３表示期間と、第４ビットの走査線選択期間である第４走査線選択期間との間に、ハッチングと共に０と記載した消灯期間が設けられる。制御線駆動回路１３０は、消灯期間においてイネーブル信号ＥＮをハイレベルにし、発光素子３１をオフする。

なお、第６例では第３表示期間と第４走査線選択期間との間に消灯期間を設けたが、第１表示期間と第２走査線選択期間との間、又は第２表示期間と第３走査線選択期間との間に消灯期間を設けてもよい。また、これら３箇所のうち、２以上の箇所に消灯期間を設けてもよい。

第６例では、ｎ＝４、ａ＝１、ｂ＝２であり、上式（１）と（２）を用いると、総走査線選択数Ｎｆｒ＝（（２^４－１）×１＋１）×４＋２×４＝７２、走査線の本数ｋ＝７２／４＝１８となる。

以上に説明した本実施形態では、フィールドＦＲは、デジタル駆動期間と電流設定期間と消灯期間とを含む。消灯期間は、第１～第ｎ表示期間の第α表示期間と、第１～第ｎ走査線選択期間の第α＋１走査線選択期間との間に設けられる。αは１以上ｎ－１以下の整数である。図１７の例ではｎ＝４、α＝３である。デジタル駆動回路３６は、消灯期間において発光素子３１をオフする。

隣り合う２つの表示期間において連続して発光素子がオンである場合、フレーム内において長時間、発光素子がオンの状態が続くことになる。本実施形態によれば、隣り合う２つの表示期間の間に消灯期間が設けられるので、連続して発光素子がオンになる時間を短くできる。これにより、映像のちらつきを減らすことができる。

９．走査線選択順の第７例
第７例では、本実施形態をフルハイビジョンに適用した例を説明する。上式（１）（２）において、例えばｎ＝５、ａ＝３５、ｂ＝３とすると、総走査線選択数Ｎｆｒ＝（（２^５－１）×３５＋１）×５＋３×５＝５４４５、走査線の本数ｋ＝５４４５／５＝１０８９となる。フルハイビジョンの走査線数は１０８０なので、９本はダミー走査線となる。

フレームレートを６０Ｈｚとした場合、１選択期間はｈ＝１／６０／５４４５＝３μｓｅｃであり、電流設定期間は１５ｈ＝４６μｓｅｃである。ｎ＝５であるから、１サブフィールドの長さは５ｈ＝１５μｓｅｃとなり、通常のアナログ駆動における水平走査期間１／６０／１０８０＝１５μｓｅｃと等しくなる。即ち、本実施形態における電流設定期間は、従来のアナログ駆動における水平走査期間と等しくなり、従来のアナログ駆動と同様にアナログデータ電圧の書き込み時間確保することが可能となる。これは、変数ｂによって電流設定期間を設定できることによる。表示パネルの画素数が多くなる、或いは表示フレームレートが高くなると、より書き込み時間が不足するが、本実施形態では電流設定期間を自在に設定できるので、十分な書き込み時間を確保できる。

１０．電子機器
図１８は、電気光学装置１５ａ、１５ｂを含む電子機器３００の構成例である。電気光学装置１５ａ、１５ｂの各々は、図３又は図９の電気光学装置１５に対応する。ここでは電子機器がヘッドマウントディスプレイである場合を例に説明するが、これに限定されず、電子機器として、電気光学装置を用いて映像を表示する様々な機器を想定できる。例えば、電子機器は、電子ビューファインダー、プロジェクター、ヘッドアップディスプレイ、携帯情報端末、テレビジョン装置、又は車載ディスプレイ等であってもよい。

ヘッドマウントディスプレイは眼鏡のような外観を有し、ヘッドマウントディスプレイを装着したユーザーに対して映像光を外界光に重ねて視認させる。ヘッドマウントディスプレイである電子機器３００は、透視部材３０３ａ、３０３ｂとフレーム３０２と投影装置３０５ａ、３０５ｂとセンサー７０とを含む。

フレーム３０２は、透視部材３０３ａ、３０３ｂ及び投影装置３０５ａ、３０５ｂを支持する。フレーム３０２がユーザーの頭部に装着されることで、ヘッドマウントディスプレイがユーザーの頭部に装着される。フレーム３０２の右眼部分には透視部材３０３ａが設けられ、フレーム３０２の左目部分には透視部材３０３ｂが設けられる。透視部材３０３ａ、３０３ｂが外界光を透過することで、ユーザーに外界光が視認される。フレーム３０２の右テンプル部から右眼部分にかけて投影装置３０５ａが設けられ、フレーム３０２の左テンプル部から左目部分にかけて投影装置３０５ｂが設けられる。投影装置３０５ａ、３０５ｂがユーザーの目に映像光を入射することで、外界光に重なる映像光がユーザーに視認される。

投影装置３０５ａは電気光学装置１５ａを含む。図３で説明したように、電気光学装置１５ａは回路装置１００と画素アレイ２０とを含む。投影装置３０５ａは、画素アレイ２０に表示される映像をユーザーの目に入射させる不図示の光学系を含む。光学系は、例えば、レンズと、内面で映像光を反射する導光部材と、を含む。レンズによる屈折と、導光部材の反射面の湾曲によって、映像光が結像されるように構成されている。同様に、投影装置３０５ｂは、電気光学装置１５ｂと、不図示の光学系とを含む。

センサー７０は、環境の輝度情報を測定する。センサー７０は、例えばフレーム３０２の右眼部分と左目部分を接続する接続部に設けられる。センサー７０は、例えばフォトダイオードであるが、撮影用に設けられたイメージセンサーをセンサー７０として兼用してもよい。その場合、イメージセンサーにより撮像された画像から輝度情報が取得される。

以上に説明した本実施形態の電気光学装置は、複数のデジタル走査線と、複数のアナログ走査線と、デジタル信号線と、アナログ信号線と、複数の画素回路とを含む。各画素回路は、複数のデジタル走査線に含まれるデジタル走査線、複数のアナログ走査線に含まれるアナログ走査線、デジタル信号線及びアナログ信号線に接続される。各画素回路は、発光素子と、デジタル駆動回路と、アナログ駆動回路とを含む。デジタル駆動回路は、デジタル走査線により選択されたときにデジタル信号線から表示データが書き込まれ、表示データの階調値に応じた長さのオン期間において駆動電流を発光素子に供給するデジタル駆動を行う。アナログ駆動回路は、アナログ走査線により選択されたときにアナログ信号線からアナログデータ電圧が書き込まれ、アナログデータ電圧に基づいて駆動電流の電流値を可変に設定するアナログ電流設定を行う。複数の画素回路のうち第ｓデジタル走査線と第ｓアナログ走査線に接続される第ｓ画素回路がアナログ電流設定を行う期間において、複数の画素回路のうち第ｔデジタル走査線と第ｔアナログ走査線に接続される第ｔ画素回路がデジタル駆動を行う。ｓは１以上の整数であり、ｔは１以上且つｓと異なる整数である。

本実施形態によれば、アナログ駆動回路が駆動電流を可変に調整し、その駆動電流によりデジタル駆動回路が発光素子のデジタル駆動を行う。これにより、発光素子がオンであるときの発光輝度が調整されるので、暗環境においても全階調を用いることが可能であり、環境の明るさに合わせた表示輝度の調整と、良好な階調表示とを両立できる。また本実施形態によれば、アナログ駆動回路に対してアナログ走査線とアナログ信号線が設けられ、デジタル駆動回路に対してデジタル走査線とデジタル信号線が設けられる。これにより、アナログ電流設定とデジタル駆動を独立に制御することが可能となり、ある走査線においてアナログ電流設定を行っているときに、他の走査線においてデジタル駆動を行うことができる。これにより、アナログ電流設定とデジタル駆動を分ける必要がないので、１フレーム全体においてデジタル駆動を行うことが可能であり、走査線駆動周波数を下げることが可能である。

また本実施形態では、電気光学装置は、複数のデジタル走査線と複数のアナログ走査線を駆動する走査線駆動回路を含んでもよい。１枚の画像を構成するフィールドは、アナログ電流設定が行われる電流設定期間と、デジタル駆動が行われるデジタル駆動期間とを含んでもよい。デジタル駆動期間は、表示データの第１～第ｎビットが画素回路に書き込まれる第１～第ｎ走査線選択期間と、画素回路に書き込まれた第１～第ｎビットにより発光素子がオン又はオフとなる第１～第ｎ表示期間と、を含んでもよい。ｎは２以上の整数である。オン期間は、第１～第ｎ表示期間のうち発光素子がオンである表示期間であってもよい。

本実施形態によれば、デジタル駆動期間において、表示データの階調値に応じた長さのオン期間において発光素子が発光する。１フレームにおいて時間平均した発光輝度は、１フレームに占めるオン期間の割合で決まることから、最大輝度を階調値で刻んだ輝度となる。電流設定期間において発光素子の駆動電流が調整されることで、発光素子の最大輝度が決まるので、表示階調を減らすことなく表示輝度調整が可能となる。

また本実施形態では、デジタル駆動回路は、電流設定期間において発光素子をオフしてもよい。

上述したように、本実施形態では、ある走査線がアナログ電流設定を行うとき、他の走査線がデジタル駆動を行うことができる。即ち、アナログ電流設定を行う走査線は発光素子がオフであるが、他の走査線においてはデジタル駆動による表示が可能である。これにより、画面全体が表示オフとなる期間がないので、表示のちらつき等を低減できる。

また本実施形態では、第ｓアナログ走査線に接続された第ｓ画素回路における電流設定期間と、第ｔデジタル走査線に接続された第ｔ画素回路における第１～第ｎ走査線選択期間のいずれかと、が重なってもよい。

走査線選択期間は、デジタル駆動回路に表示データのビットが書き込まれる期間である。本実施形態によれば、アナログ駆動回路に対してアナログ走査線とアナログ信号線が設けられ、デジタル駆動回路に対してデジタル走査線とデジタル信号線が設けられていることで、走査線選択期間と電流設定期間を重複させることが可能となっている。

また本実施形態では、フィールドは、複数のサブフィールドを含んでもよい。走査線駆動回路は、複数のサブフィールドに含まれるサブフィールドにおいて、複数のデジタル走査線のうち選択対象となる走査線群を１回選択してもよい。走査線群は、サブフィールドにおいて表示データの第１～第ｎビットのうちの第ｉビットが書き込まれる画素回路に接続されたデジタル走査線と、サブフィールドにおいて表示データの第１～第ｎビットのうちの第ｊビットが書き込まれる画素回路に接続されたデジタル走査線と、を含んでもよい。ｉは１以上ｎ以下の整数であり、ｊは１以上ｎ以下でｉと異なる整数である。

本実施形態によれば、１サブフィールドにおいて１つの走査線に第ｉビットを書き込み、それとは別の走査線に第ｊビットを書き込む。これにより、走査線を選択しない非走査期間を減らすことが可能となり、従来手法に比べて走査線駆動周波数を下げることができる。

また本実施形態では、複数のサブフィールドの各サブフィールドは、同じ長さの期間であってもよい。

また本実施形態では、走査線駆動回路は、サブフィールドにおいて、第１ビットが書き込まれる画素回路に接続されたデジタル走査線から、第ｎビットが書き込まれる画素回路に接続されたデジタル走査線までのｎ本のデジタル走査線を、走査線群として選択すると共に、ｎ本のデジタル走査線とは異なるデジタル走査線に接続された画素回路のアナログ走査線を選択してもよい。

各サブフィールドが同じ長さの期間であるということは、各サブフィールドにおいて選択される走査線群の走査線本数が同じということである。そして、表示データのビット数と同数の走査線がサブフィールド毎にずれて選択されていき、１巡することによって、１フレームにおいて全ての走査線に第１～第ｎビットが書き込まれる。そして、各サブフィールドにおいて走査線群とは異なる走査線にアナログ電流設定が行われることで、１フレームにおいて全ての走査線にアナログ電流設定が行われる。

また本実施形態では、電流設定期間の長さは、１又は複数サブフィールドの長さであってもよい。

本実施形態によれば、電流設定期間の長さを自在に設定できるので、表示パネルの高画素化等に対応して、アナログデータ電圧の書き込み時間を十分に確保できる。上述したように、本実施形態では、ある走査線がアナログ電流設定を行うときに、他の走査線がデジタル駆動を行うことができる。このため、電流設定期間が長くなっても表示に対する影響が小さく、またデジタル駆動の走査線選択周波数もほぼ変化しない。

また本実施形態では、第１表示期間の長さは、サブフィールドの長さのａ倍であってもよい。ａは１以上の整数である。フィールドは非デジタル駆動期間を含んでもよい。非デジタル駆動期間は、サブフィールドの長さのｂ倍の長さを有し、デジタル駆動期間以外の期間であり且つ電流設定期間を含んでもよい。ｂは１以上の整数である。１フレームにおける走査線選択の回数をＮｆｒとし、表示データのビット数をｎとする。ｎは２以上の整数である。このとき、Ｎｆｒ＝（（２ｎ－１）×ａ＋１）×ｎ＋ｂ×ｎであってもよい。

本実施形態によれば、走査線の本数ｋを整数にできる範囲において、表示データのビット数ｎ、第１ビットの表示期間の長さを示す倍数ａ、及び非デジタル駆動期間の長さを示す変数ｂを、自在に調整可能である。これにより、様々な画素数の表示パネルに対応することが可能となる。また、変数ｂが可変であることから、電流設定期間の長さを自在に調整可能であり、高精細な表示パネル等においてもアナログデータ電圧の書き込み時間を十分に確保できる。

また本実施形態では、電流設定期間が第１走査線選択期間を含んでもよい。第１走査線選択期間においては、アナログ駆動回路がアナログ電流設定を行うと共に、デジタル駆動回路に表示データの第１ビットが書き込まれてもよい。

本実施形態によれば、アナログ電流設定とデジタル駆動を独立に制御できるので、電流設定期間を第１走査線選択期間まで延長できる。第１表示期間からは、アナログ電流設定で設定された駆動電流で発光するため、電流設定期間の延長は第１走査線選択期間までが適切である。電流設定期間が延長されることで、アナログデータ電圧の書き込み時間を延長できる。

また本実施形態では、フィールドは、デジタル駆動期間と電流設定期間と消灯期間とを含んでもよい。消灯期間は、第１～第ｎ表示期間の第α表示期間と、第１～第ｎ走査線選択期間の第α＋１走査線選択期間との間に設けられてもよい。αは１以上ｎ－１以下の整数である。デジタル駆動回路は、消灯期間において発光素子をオフしてもよい。

隣り合う２つの表示期間において連続して発光素子がオンである場合、フレーム内において長時間、発光素子がオンの状態が続くことになる。本実施形態によれば、隣り合う２つの表示期間の間に消灯期間が設けられるので、連続して発光素子がオンになる時間を短くできる。これにより、映像のちらつきを減らすことができる。

また本実施形態では、フィールドは、デジタル駆動期間と電流設定期間と消灯期間とを含んでもよい。第１～第ｎ表示期間の第β表示期間が第１の第β表示期間と第２の第β表示期間とに分割されてもよい。βは１以上ｎ以下の整数である。消灯期間は、第１の第β表示期間と第２の第β表示期間との間に設けられてもよい。デジタル駆動回路は、消灯期間において発光素子をオフしてもよい。

フレーム内において長時間、発光素子がオンの状態が続くと、画面に映る映像を見た時にちらつく可能性がある。本実施形態によれば、相対的に長い表示期間を２つの表示期間に分割できるので、映像のちらつきを減らすことができる。

また本実施形態では、フィールドにおいて、走査線駆動回路が複数のデジタル走査線の各デジタル走査線をｎ回ずつ選択することで、各画素回路に表示データの第１～第ｎビットが書き込まれてもよい。

１本の走査線に着目すると１フィールドにおいて第１～第ｎ走査線選択期間と第１～第ｎ表示期間が必要である。本実施形態によれば、各走査線がｎ回ずつ選択され、その走査線に第１～第ｎビットが書き込まれることで、１フィールドにおいて全ての走査線に対して第１～第ｎ走査線選択期間と第１～第ｎ表示期間が実現されている。

また本実施形態では、アナログ駆動回路は、アナログデータ電圧を保持するキャパシターと、アナログ信号線とキャパシターの一端との間に設けられるスイッチ回路と、キャパシターに保持されたアナログデータ電圧に応じた駆動電流をデジタル駆動回路に供給する電流供給トランジスターと、を含んでもよい。

本実施形態によれば、スイッチ回路を介してアナログ信号線からアナログデータ電圧がキャパシターの一端に印加され、そのアナログデータ電圧がキャパシターに保持される。これにより、アナログ駆動回路は、キャパシターに保持されたアナログデータ電圧に応じた駆動電流をデジタル駆動回路に供給できる。

また本実施形態では、デジタル駆動回路は、表示データを記憶する記憶回路と、記憶回路からの出力信号に基づいてオン又はオフされ、オンのときに駆動電流を発光素子に供給する駆動トランジスターと、を含んでもよい。

本実施形態によれば、デジタル信号線からの表示データが記憶回路に記憶され、その記憶回路からの出力信号に基づいて駆動トランジスターがオン又はオフされる。これにより、駆動トランジスターがオンのときに、デジタル駆動回路は、アナログデータ電圧に基づいて設定された駆動電流を発光素子に供給できる。

また本実施形態では、アナログ信号線には、環境の輝度情報に基づく電圧であって、環境の輝度が低いほど駆動電流の電流値を小さくするアナログデータ電圧が、入力されてもよい。

これにより、環境の輝度情報に基づいて表示輝度が調整される。即ち、環境の輝度が低いほど発光素子の駆動電流が小さくなるので、発光素子の発光輝度が低くなる。

また本実施形態の電子機器は、上記のいずれかに記載の電気光学装置を含む。

また本実施形態の電子機器は、上記のいずれかに記載の電気光学装置と、輝度情報を測定するセンサーと、を含んでもよい。

なお、上記のように本実施形態について詳細に説明したが、本開示の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本開示の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本開示の範囲に含まれる。また回路装置、画素アレイ、表示コントローラー、表示システム、センサー、電気光学装置及び電子機器の構成及び動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

１０…表示システム、１５，１５ａ，１５ｂ…電気光学装置、２０…画素アレイ、３０…画素回路、３１…発光素子、３３…記憶回路、３５…アナログ駆動回路、３６…デジタル駆動回路、６０…表示コントローラー、６１…表示用信号供給回路、６２…ＶＲＡＭ回路、７０…センサー、１００…回路装置、１１０…走査線駆動回路、１２０…デジタル信号線駆動回路、１３０…制御線駆動回路、１４０…アナログ信号線駆動回路、３００…電子機器、３０２…フレーム、３０３ａ，３０３ｂ…透視部材、３０５ａ，３０５ｂ…投影装置、ＡＤＴ１～ＡＤＴｍ，ＡＤＴ…アナログデータ電圧、ＡＳＣ１～ＡＳＣｋ，ＡＳＣ…アナログ選択信号、ＤＤＴ１～ＤＤＴｍ，ＤＤＴ…デジタルデータ信号、ＤＳＣ１～ＤＳＣｋ，ＤＳＣ…デジタル選択信号、ＥＮ１～ＥＮｋ，ＥＮ…イネーブル信号、ＦＲ…フィールド、ＬＡＤＴ１～ＬＡＤＴｍ，ＬＡＤＴ…アナログ信号線、ＬＡＳＣ１～ＬＡＳＣｋ，ＬＡＳＣ…アナログ走査線、ＬＤＤＴ１～ＬＤＤＴｍ，ＬＤＤＴ…デジタル信号線、ＬＤＳＣ１～ＬＤＳＣｋ，ＬＤＳＣ…デジタル走査線、ＬＥＮ１～ＬＥＮｋ，ＬＥＮ…イネーブル信号線、ＳＦ１～ＳＦ３５…サブフィールド、ＴＡＤ…電流設定期間、ＴＤ１～ＴＤ４…表示期間、ＴＤＤ…デジタル駆動期間、ＴＳ１～ＴＳ４…走査線選択期間、ＶＡＤＴ…アナログデータ電圧

Claims (18)

1. 複数のデジタル走査線と、
   複数のアナログ走査線と、
   デジタル信号線と、
   アナログ信号線と、
   各画素回路が、前記複数のデジタル走査線に含まれるデジタル走査線、前記複数のアナログ走査線に含まれるアナログ走査線、前記デジタル信号線及び前記アナログ信号線に接続される複数の画素回路と、
   を含み、
   前記各画素回路は、
   発光素子と、
   前記デジタル走査線により選択されたときに前記デジタル信号線から表示データが書き込まれ、前記表示データの階調値に応じた長さのオン期間において駆動電流を前記発光素子に供給するデジタル駆動を行うデジタル駆動回路と、
   前記アナログ走査線により選択されたときに前記アナログ信号線からアナログデータ電圧が書き込まれ、前記アナログデータ電圧に基づいて前記駆動電流の電流値を可変に設定するアナログ電流設定を行うアナログ駆動回路と、
   を含み、
   前記複数の画素回路のうち第ｓデジタル走査線と第ｓアナログ走査線（ｓは１以上の整数）に接続される第ｓ画素回路が前記アナログ電流設定を行う期間において、前記複数の画素回路のうち第ｔデジタル走査線と第ｔアナログ走査線（ｔは１以上且つｓと異なる整数）に接続される第ｔ画素回路が前記デジタル駆動を行うことを特徴とする電気光学装置。
2. 請求項１に記載の電気光学装置において、
   前記複数のデジタル走査線と前記複数のアナログ走査線を駆動する走査線駆動回路を含み、
   １枚の画像を構成するフィールドは、
   前記アナログ電流設定が行われる電流設定期間と、前記デジタル駆動が行われるデジタル駆動期間とを含み、
   前記デジタル駆動期間は、
   前記表示データの第１～第ｎビット（ｎは２以上の整数）が画素回路に書き込まれる第１～第ｎ走査線選択期間と、前記画素回路に書き込まれた前記第１～第ｎビットにより前記発光素子がオン又はオフとなる第１～第ｎ表示期間と、を含み、
   前記オン期間は、
   前記第１～第ｎ表示期間のうち前記発光素子がオンである表示期間であることを特徴とする電気光学装置。
3. 請求項２に記載の電気光学装置において、
   前記デジタル駆動回路は、
   前記電流設定期間において前記発光素子をオフすることを特徴とする電気光学装置。
4. 請求項２又は３に記載の電気光学装置において、
   前記第ｓアナログ走査線に接続された前記第ｓ画素回路における前記電流設定期間と、前記第ｔデジタル走査線に接続された前記第ｔ画素回路における前記第１～第ｎ走査線選択期間のいずれかと、が重なることを特徴とする電気光学装置。
5. 請求項２に記載の電気光学装置において、
   前記フィールドは、複数のサブフィールドを含み、
   前記走査線駆動回路は、
   前記複数のサブフィールドに含まれるサブフィールドにおいて、前記複数のデジタル走査線のうち選択対象となる走査線群を１回選択し、
   前記走査線群は、
   前記サブフィールドにおいて前記表示データの前記第１～第ｎビットのうちの第ｉビット（ｉは１以上ｎ以下の整数）が書き込まれる画素回路に接続されたデジタル走査線と、前記サブフィールドにおいて前記表示データの前記第１～第ｎビットのうちの第ｊビット（ｊは１以上ｎ以下でｉと異なる整数）が書き込まれる画素回路に接続されたデジタル走査線と、を含むことを特徴とする電気光学装置。
6. 請求項５に記載の電気光学装置において、
   前記複数のサブフィールドの各サブフィールドは、
   同じ長さの期間であることを特徴とする電気光学装置。
7. 請求項５又は６に記載の電気光学装置において、
   前記走査線駆動回路は、
   前記サブフィールドにおいて、前記第１ビットが書き込まれる画素回路に接続されたデジタル走査線から、前記第ｎビットが書き込まれる画素回路に接続されたデジタル走査線までのｎ本のデジタル走査線を、前記走査線群として選択すると共に、前記ｎ本のデジタル走査線とは異なるデジタル走査線に接続された画素回路のアナログ走査線を選択することを特徴とする電気光学装置。
8. 請求項５乃至７のいずれか一項に記載の電気光学装置において、
   前記電流設定期間の長さは、１又は複数サブフィールドの長さであることを特徴とする電気光学装置。
9. 請求項５乃至８のいずれか一項に記載の電気光学装置において、
   前記第１表示期間の長さは、前記サブフィールドの長さのａ倍（ａは１以上の整数）であり、
   前記フィールドは、
   前記サブフィールドの長さのｂ倍（ｂは１以上の整数）の長さを有し、前記デジタル駆動期間以外の期間であり且つ前記電流設定期間を含む非デジタル駆動期間を含み、
   前記フィールドにおける走査線選択の回数をＮｆｒとし、前記表示データのビット数をｎ（ｎは２以上の整数）としたとき、
   Ｎｆｒ＝（（２^ｎ－１）×ａ＋１）×ｎ＋ｂ×ｎ
   であることを特徴とする電気光学装置。
10. 請求項５乃至９のいずれか一項に記載の電気光学装置において、
    前記電流設定期間が前記第１走査線選択期間を含み、
    前記第１走査線選択期間においては、前記アナログ駆動回路が前記アナログ電流設定を行うと共に、前記デジタル駆動回路に前記表示データの第１ビットが書き込まれることを特徴とする電気光学装置。
11. 請求項５乃至１０のいずれか一項に記載の電気光学装置において、
    前記フィールドは、
    前記デジタル駆動期間と前記電流設定期間と消灯期間とを含み、
    前記消灯期間は、
    前記第１～第ｎ表示期間の第α表示期間と、前記第１～第ｎ走査線選択期間の第α＋１走査線選択期間との間に設けられ（αは１以上ｎ－１以下の整数）、
    前記デジタル駆動回路は、
    前記消灯期間において前記発光素子をオフすることを特徴とする電気光学装置。
12. 請求項５乃至１０のいずれか一項に記載の電気光学装置において、
    前記フィールドは、
    前記デジタル駆動期間と前記電流設定期間と消灯期間とを含み、
    前記第１～第ｎ表示期間の第β表示期間（βは１以上ｎ以下の整数）が第１の第β表示期間と第２の第β表示期間とに分割され、
    前記消灯期間は、
    前記第１の第β表示期間と前記第２の第β表示期間との間に設けられ、
    前記デジタル駆動回路は、
    前記消灯期間において前記発光素子をオフすることを特徴とする電気光学装置。
13. 請求項５乃至１２のいずれか一項に記載の電気光学装置において、
    前記フィールドにおいて、前記走査線駆動回路が前記複数のデジタル走査線の各デジタル走査線をｎ回ずつ選択することで、前記各画素回路に前記表示データの前記第１～第ｎビットが書き込まれることを特徴とする電気光学装置。
14. 請求項１乃至１３のいずれか一項に記載の電気光学装置において、
    前記アナログ駆動回路は、
    前記アナログデータ電圧を保持するキャパシターと、
    前記アナログ信号線と前記キャパシターの一端との間に設けられるスイッチ回路と、
    前記キャパシターに保持された前記アナログデータ電圧に応じた前記駆動電流を前記デジタル駆動回路に供給する電流供給トランジスターと、
    を含むことを特徴とする電気光学装置。
15. 請求項１乃至１４のいずれか一項に記載の電気光学装置において、
    前記デジタル駆動回路は、
    前記表示データを記憶する記憶回路と、
    前記記憶回路からの出力信号に基づいてオン又はオフされ、オンのときに前記駆動電流を前記発光素子に供給する駆動トランジスターと、
    を含むことを特徴とする電気光学装置。
16. 請求項１乃至１５のいずれか一項に記載の電気光学装置において、
    前記アナログ信号線には、環境の輝度情報に基づく電圧であって、前記環境の輝度が低いほど前記駆動電流の前記電流値を小さくする前記アナログデータ電圧が、入力されることを特徴とする電気光学装置。
17. 請求項１乃至１６のいずれか一項に記載の電気光学装置を含むことを特徴とする電子機器。
18. 請求項１６に記載の電気光学装置と、
    前記輝度情報を測定するセンサーと、
    を含むことを特徴とする電子機器。

Images