KR20230103737A - 화소 구동 회로를 포함하는 표시 장치 - Google Patents

화소 구동 회로를 포함하는 표시 장치 Download PDF

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KR20230103737A
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Abstract

본 명세서의 실시예에 따른 표시 장치는 발광 소자 및 발광 소자에 연결되고 제1 내지 제4 노드를 갖는 화소 구동 회로를 포함하고, 화소 구동 회로는, 제1 내지 제3 노드에 연결된 구동 트랜지스터, 복수의 스위칭 트랜지스터, 스토리지 커패시터, 복수의 신호 및 전압 라인들을 포함하며, 복수의 신호 및 전압 라인들 중 초기화 라인을 통해 인가되는 초기화 전압은 데이터 전압에 기반하여 가변될 수 있다.

Description

화소 구동 회로를 포함하는 표시 장치{display device COMPRISING PIXEL DRIVING CIRCUIT}
본 명세서는 화소 구동 회로를 포함하는 표시 장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보 간의 연결 매체인 표시 장치의 시장이 커지고 있다. 사용자 간에 문자 중심의 정보 전달을 넘어 다양한 형태의 커뮤니케이션이 활발하다. 정보의 유형이 변함에 따라 정보를 표시해주는 표시 장치의 성능도 발전하고 있다. 이에 따라, 유기발광 표시 장치, 마이크로 엘이디 표시 장치, 액정 표시 장치, 및 양자점 표시 장치 등과 같은 다양한 형태의 표시 장치에 대한 사용이 증가하고 있고, 정보의 선명도를 높이기 위한 고화질의 표시 장치가 활발히 연구되고 있다.
표시 장치는 복수의 서브화소를 포함하는 표시 패널, 표시 패널을 구동시키기 위한 신호를 공급하는 구동 회로, 및 표시 패널에 전원을 공급하는 전원 공급부 등이 포함된다. 구동 회로에는 표시 패널에 게이트 신호를 공급하는 게이트 구동 회로 및 표시 패널에 데이터 신호를 공급하는 데이터 구동 회로 등이 포함된다.
예를 들어, 표시 장치는 서브화소에 게이트 신호 및 데이터 신호 등이 공급되면, 선택된 서브화소의 발광소자가 빛을 발광하게 됨으로써 영상을 표시할 수 있다. 발광소자는 유기물 또는 무기물을 기반으로 구현될 수 있다.
표시 장치는 서브화소 내의 발광소자로부터 생성된 빛을 기반으로 영상을 표시하므로 다양한 장점을 지니고 있으나, 영상의 질을 향상시키기 위해서는 서브화소의 발광을 제어하는 화소 구동 회로의 정확도 향상이 필요하다. 예를 들어, 화소 구동 회로에 포함된 구동 트랜지스터의 문턱전압을 보상함으로써 화소 구동 회로의 정확도를 향상시킬 수 있다.
이상 설명한 배경기술의 내용은 본 명세서의 발명자가 본 명세서의 도출을 위해 보유하고 있었거나, 본 명세서의 도출 과정에서 습득한 기술 정보로서, 반드시 본 명세서의 명세서 전에 일반 공중에게 공개된 공지기술이라 할 수는 없다.
표시 장치의 해상도가 증가하고 소비전력이 증가함에 따라 표시 장치의 소비전력을 감소시키기 위한 구동 기술이 개발되고 있다. 소비전력을 감소시키기 위해서 특성기간 동안에는 프레임 레이트(frame rate)를 낮추어 화소들을 저속 구동할 수 있다. 예를 들어, 모바일(mobile) 모델의 경우 실사용 모드에서는 60Hz, 120Hz 등의 주파수로 정상 구동을하고 대기 모드에서는 1Hz 등의 주파수로 저속 구동을 함으로써 소비전력을 감소시킬 수 있다.
화소 구동 회로는 구동 트랜지스터의 이력현상(Hystresis)을 완화시키고, 초기 프레임 응답(first frame response) 특성을 개선하기 위해서, 구동 트랜지스터의 문턱전압을 샘플링하기 이전에 구동 트랜지스터의 소스 및 게이트 단자를 소정의 데이터 전압으로 바이어스하는 온 바이어스 스트레스(on bias stress; OBS) 단계를 수행하고 있으나, 온 바이어스 스트레스 단계를 위해 인가되는 데이터 전압이 높아질 경우, 초기 프레임 응답 특성의 개선 효과를 얻을 수 있겠지만 구동 트랜지스터에 인가된 데이터 전압이 발광 단계에까지 영향을 주게되어 블랙 휘도가 상승하는 문제가 발생할 수 있다.
본 명세서의 발명자들은 위에서 언급한 문제를 개선하기 위해서, 온 바이어스 스트레스 단계 이전에 초기화 단계를 먼저 수행하게 되면, 온 바이어스 스트레스 동작에 필요한 데이터 전압을 충분히 낮출 수 있고, 이에 따라 블랙 휘도 상승 문제가 개선되는 것을 확인하였으나, 초기화 단계 직후의 온 바이어스 스트레스 동작에 따른 구동 트랜지스터의 게이트-소스 전압(Vgs)에 의해 문턱전압 변동(ΔVth)이 크게 발생하며, 후속 온 바이어스 스트레스 단계에 의한 문턱전압 변동(ΔVth)과의 편차를 줄이는 것이 플리커 특성 개선을 위한 주요한 요인임을 인식하고, 온 바이어스 스트레스 동작에 의한 구동 트랜지스터의 게이트-소스 전압(Vgs)과 무관하게 문턱전압의 편차를 줄일 수 있으면서 저계조에서 플리커 특성을 향상시킬 수 있는 화소 구동 회로 및 이를 포함하는 표시 장치를 발명하였다.
본 명세서는 온 바이어스 스트레스 동작에 의한 구동 트랜지스터의 게이트-소스 전압(Vgs)과 무관하게 문턱전압의 편차를 줄일 수 있으면서 저계조에서 플리커 특성을 향상시킬 수 있는 화소 구동 회로를 포함하는 표시 장치를 제공하는 것을 과제로 한다.
위에서 언급된 본 명세서의 과제 외에도, 본 명세서의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 명세서의 기술적 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 실시예에 따른 표시 장치는, 발광 소자 및 발광 소자에 연결되고 제1 내지 제4 노드를 갖는 화소 구동 회로를 포함한다. 화소 구동 회로는 제1 내지 제3 노드에 연결된 구동 트랜지스터, 제1 제어 신호 라인에 연결되고 제1 노드와 제3 노드에 연결된 제1 트랜지스터, 제2 제어 신호 라인에 연결되고 제2 노드와 데이터 라인 사이에 연결된 제2 트랜지스터, 발광 제어 신호 라인에 연결되고 제2 노드와 제1 구동 전압 라인 사이에 연결된 제3 트랜지스터, 발광 제어 신호 라인에 연결되고 제3 노드와 제4 노드 사이에 연결된 제4 트랜지스터, 제3 제어 신호 라인에 연결되고 제3 노드와 제1 초기화 전압 라인 사이에 연결된 제5 트랜지스터, 제3 제어 신호 라인에 연결되고 제4 노드와 제2 초기화 전압 라인 사이에 연결된 제6 트랜지스터, 및 제1 구동 전압 라인과 제1 노드 사이에 배치된 스토리지 커패시터를 포함하고, 제1 초기화 전압 라인을 통해 인가되는 초기화 전압은 데이터 라인을 통해 인가되는 데이터 전압에 기반하여 가변될 수 있다.
본 명세서에 따른 화소 구동 회로를 포함하는 표시 장치는 영상 데이터에 따른 계조별 최적의 초기화 전압을 사용하고, 온 바이어스 스트레스의 동작 시점을 최적화하는 것을 통해 온 바이어스 스트레스 동작에 의한 구동 트랜지스터의 게이트-소스 전압(Vgs)과 무관하게 문턱전압의 편차를 줄일 수 있으면서 저계조에서 플리커 특성을 향상시킬 수 있는 효과가 있다.
위에서 언급된 본 명세서의 효과 외에도, 본 명세서의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 명세서의 실시예에 따른 표시 장치의 블록도이다.
도 2는 본 명세서의 실시예에 따른 화소 구동 회로 및 발광 소자의 회로도이다.
도 3은 본 명세서의 실시예에 따른 화소 구동 회로의 게이트 신호들 및 인가 전압에 대한 파형도이다.
도 4a 내지 도 4c는 본 명세서의 실시예에 따른 화소 구동 회로의 신호 전압에 대해 설명하는 도면이다.
도 5는 본 명세서의 실시예에 따른 화소 구동 회로의 게이트 신호들 및 인가 전압에 대한 파형도이다.
도 6은 본 명세서의 실시예에 따른 화소 구동 회로의 게이트 신호들 및 인가 전압에 대한 파형도이다.
도 7 본 명세서의 실시예에 따른 화소 구동 회로의 게이트 신호들에 대한 파형도이다.
도 8은 본 명세서의 실시예에 따른 화소 구동 회로의 게이트 신호들에 대한 파형도이다.
도 9는 본 명세서의 실시예에 따른 화소 구동 회로의 게이트 신호들에 대한 파형도이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 다양한 예들을 참조하면 명확해질 것이다. 그러나 본 명세서는 이하에서 개시되는 다양한 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 명세서의 다양한 예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서의 기술적 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 명세서의 기술적 사상의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서의 예는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 다양한 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서의 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서의 예를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제 1, 제 2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성요소는 본 명세서의 기술적 사상 내에서 제 2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 명세서의 여러 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 본 명세서의 실시예에 따른 화소 구동 회로 및 이를 포함하는 표시 장치의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 그리고, 첨부된 도면에 도시된 구성요소들의 스케일은 설명의 편의를 위해 실제와 다른 스케일을 가지므로, 도면에 도시된 스케일에 한정되지 않는다.
본 명세서에서 표시패널의 기판 상에 형성되는 화소 구동 회로와 게이트 구동 회로는 N타입 또는 P타입의 트랜지스터로 구현될 수 있다. 예를 들어, 트랜지스터는 N타입 또는 P타입의 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 트랜지스터로 구현될 수 있다. 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 포함한 3전극 소자이다. 트랜지스터의 소스 전극과 드레인 전극은 고정된 것이 아니고, 트랜지스터의 소스 전극과 드레인 전극은 인가 전압에 따라 변경될 수 있다. 예를 들어, 소스 전극 또는 드레인 전극 중 하나는 제1 소스/드레인 전극이라는 용어로 표현될 수 있고, 다른 하나는 제2 소스/드레인 전극이라는 용어로 표현될 수 있으나, 본 명세서의 실시예들은 이에 한정되지 않는다.
스위칭 소자들로 이용되는 트랜지스터의 게이트 신호는 게이트 온 전압(Gate On Voltage)과 게이트 오프 전압(Gate Off Voltage) 사이에서 스윙할 수 있다. 게이트 온 전압은 트랜지스터가 턴온(turn on)되는 전압으로 설정되며, 게이트 오프 전압은 트랜지스터가 턴오프(turn off)되는 전압으로 설정된다. N타입 트랜지스터의 경우에, 게이트 온 전압은 제1 전압 레벨을 가지는 게이트 하이 전압(Gate High Voltage, VGH)이고, 게이트 오프 전압은 게이트 하이 전압(VGH)보다 낮은 제2 전압 레벨을 가지는 게이트 로우 전압(Gate Low Voltage, VGL)일 수 있다. P타입 트랜지스터의 경우에, 게이트 온 전압은 제2 전압 레벨을 가지는 게이트 로우 전압(VGL)이고, 게이트 오프 전압은 제1 전압 레벨을 가지는 게이트 하이 전압(VGH)일 수 있다.
도 1은 본 명세서의 실시예에 따른 표시 장치의 블록도이다.
도 1을 참조하면, 본 명세서의 실시예에 따른 표시 장치(100)는, 복수의 데이터 라인(DL) 및 복수의 게이트 라인(GL)이 배치되고 복수의 데이터 라인(DL) 및 복수의 게이트 라인(GL)과 연결된 복수의 화소(PX)가 배열된 표시패널(110)과, 표시패널(110)에 구동 신호를 제공하는 구동 회로들을 포함할 수 있다.
복수의 화소(PX)는 매트릭스 형태로 배치되어 화소 어레이를 구성하는 것으로 도시하였지만, 이에 한정되지 않고 다양한 형태로 배치될 수 있다.
구동 회로는 복수의 데이터 라인(DL)에 데이터 신호를 제공하는 데이터 구동 회로(120), 복수의 게이트 라인(GL)에 게이트 신호를 제공하는 게이트 구동 회로(GD), 데이터 구동 회로(120) 및 게이트 구동 회로(GD)를 제어하는 컨트롤러(130)(또는 타이밍 컨트롤러) 등을 포함할 수 있다.
표시패널(110)은 영상이 표시되는 표시 영역(DA)과 표시 영역(DA) 주변에 배치된 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)에는 복수의 화소(PX) 및 복수의 화소(PX)에 데이터 신호를 제공하는 데이터 라인(DL) 및 게이트 신호를 제공하는 게이트 라인(GL)이 배치될 수 있다.
표시 영역(DA)에 배치된 복수의 게이트 라인(GL)은 비표시 영역(NDA)까지 연장되어, 게이트 구동 회로(GD)와 전기적으로 연결될 수 있다. 게이트 라인(GL)은 제1 방향(또는 행방향)으로 배치된 복수의 화소(PX)와 게이트 구동 회로(GD)를 전기적으로 연결시킨다. 추가적으로, 비표시 영역(NDA)에는 게이트 구동 회로(GD)가 다양한 게이트 신호들을 생성하거나 복수의 화소(PX)를 구동시키는데 필요한 게이트 구동 관련 배선들이 배치될 수 있다. 예를 들어, 게이트 구동 관련 배선들은 하이 레벨 게이트 전압을 게이트 구동 회로(GD)에 공급하는 하나 이상의 하이 레벨 게이트 전압 배선과, 로우 레벨 게이트 전압을 게이트 구동 회로(GD)에 공급하는 하나 이상의 로우 레벨 게이트 전압 배선과, 복수의 클럭 신호를 게이트 구동 회로(GD)에 공급하는 복수의 클럭 배선과, 하나 이상의 스타트 신호를 게이트 구동 회로(GD)에 공급하는 하나 이상의 스타트 배선 등을 포함할 수 있다.
표시 영역(DA)에 배치된 복수의 데이터 라인(DL)은 비표시 영역(NDA)까지 연장되어, 데이터 구동 회로(120)와 전기적으로 연결될 수 있다. 데이터 라인(DL)은 제1 방향을 가로지르는 제2 방향(또는 열방향)으로 배치된 복수의 화소(PX)와 데이터 구동 회로(120)를 전기적으로 연결시키며, 단일 배선으로 구현될 수도 있고, 또는 링크 배선을 이용하여 복수의 배선들을 컨택홀을 통해 연결시킴으로써 구현될 수도 있다.
표시패널(110)에서 복수의 데이터 라인(DL) 및 복수의 게이트 라인(GL)은 화소 어레이와 함께 배치된다. 앞서 설명한 바와 같이, 복수의 데이터 라인(DL) 및 복수의 게이트 라인(GL)은 각각 행 또는 열로 배치될 수 있는데, 설명의 편의를 위해 복수의 데이터 라인(DL)은 열로 배치되고, 복수의 게이트 라인(GL)은 행으로 배치되는 것으로 가정하지만, 이에 한정되는 것은 아니다.
컨트롤러(130)(또는 타이밍 컨트롤러)는 각 프레임에서 구현하는 타이밍에 따라 데이터 신호 스캔을 시작하고, 외부에서 입력되는 입력 영상 데이터를 데이터 구동 회로(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동 회로(120)를 제어할 수 있다.
컨트롤러(130)는 입력 영상 데이터와 함께 수직 동기 신호, 수평 동기 신호, 입력 데이터 인에이블 신호, 클럭 신호 등을 포함하는 타이밍 신호들을 외부로부터 수신할 수 있다. 타이밍 신호들을 수신한 컨트롤러(130)는 데이터 구동 회로(120) 및 게이트 구동 회로(GD)를 제어하기 위한 제어 신호들을 생성하고 출력할 수 있다.
예를 들어, 컨트롤러(130)는 데이터 구동 회로(120)를 제어하기 위하여 소스 스타트 펄스, 소스 샘플링 클럭, 소스 출력 인에이블 신호 등을 포함하는 각종 데이터 제어 신호를 출력할 수 있다. 소스 스타트 펄스는 데이터 구동 회로(120)를 구성하는 하나 이상의 데이터 신호 생성 회로의 데이터 샘플링 시작 타이밍을 제어할 수 있다. 소스 샘플링 클럭은 데이터 신호 생성 회로 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호는 데이터 구동 회로(120)의 출력 타이밍을 제어할 수 있다.
또한, 컨트롤러(130)는 게이트 구동 회로(GD)를 제어하기 위하여, 게이트 스타트 펄스, 게이트 쉬프트 클럭, 게이트 출력 인에이블 신호 등을 포함하는 게이트 제어 신호를 출력할 수 있다. 게이트 스타트 펄스는 게이트 구동 회로(GD)를 구성하는 하나 이상의 게이트 신호 생성 회로의 동작 스타트 타이밍을 제어할 수 있다. 게이트 쉬프트 클럭은 하나 이상의 게이트 신호 생성 회로에 공통으로 입력되는 클럭 신호로서, 스캔 신호의 쉬프트 타이밍을 제어할 수 있다. 게이트 출력 인에이블 신호는 하나 이상의 게이트 신호 생성 회로의 타이밍 정보를 지정하고 있다.
컨트롤러(130)는 통상의 표시 장치 기술에서 이용되는 타이밍 컨트롤러이거나, 타이밍 컨트롤러를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어장치일 수 있다.
컨트롤러(130)는 데이터 구동 회로(120)와 별도의 부품으로 구현될 수 있고, 데이터 구동 회로(120)와 함께 통합되어 하나의 집적회로로 구현될 수도 있다.
데이터 구동 회로(120)는 하나 이상의 데이터 신호 생성 회로를 포함하여 구현될 수 있다. 데이터 신호 생성 회로는 쉬프트 레지스터, 래치 회로, 디지털 아날로그 컨버터, 출력 버퍼 등을 포함할 수 있다. 데이터 신호 생성 회로는 경우에 따라 아날로그 디지털 컨버터를 더 포함할 수 있다.
데이터 신호 생성 회로는 테이프 오토메티드 본딩(TAB, Tape automated bonding) 방식, 칩 온 글래스(COG, Chip on glass) 방식, 또는 칩 온 패널(COP, Chip on panel) 방식으로 표시패널(110)의 본딩 패드에 연결되거나, 표시패널(110)에 직접 배치될 수도 있으며, 표시패널(110)에 집적화되어 배치될 수도 있다. 또한, 복수의 데이터 신호 생성 회로는 표시패널(110)에 연결된 소스-회로 필름 상에 실장되는 칩 온 필름(COF, Chip on film) 방식으로 구현될 수도 있다.
게이트 구동 회로(GD)는 복수의 게이트 라인(GL)으로 게이트 신호를 순차적으로 공급함으로써, 복수의 게이트 라인(GL)에 연결된 복수의 화소(PX)를 구동시킨다. 게이트 구동 회로(GD)는 쉬프트 레지스터, 레벨 쉬프터 등을 포함할 수 있다.
게이트 구동 회로(GD)는 테이프 오토메티드 본딩(TAB, Tape automated bonding) 방식, 칩 온 글래스(COG, Chip on glass) 방식, 또는 칩 온 패널(COP, Chip on panel) 방식으로 표시패널(110)의 본딩 패드에 연결되거나, GIP(Gate in Panel) 타입으로 구현되어 표시패널(110)에 직접 배치될 수 있다. 또한, 복수의 게이트 신호 생성 회로는 표시패널(110)에 연결된 게이트-회로 필름 상에 실장되어 칩 온 필름(COF, Chip on Film) 방식으로 구현될 수도 있다. 게이트 구동 회로(GD)는 복수의 게이트 신호 생성 회로를 포함하고, 복수의 게이트 신호 생성 회로는 GIP 타입으로 구현되어 표시패널(110)의 비표시 영역(NDA)에 배치될 수 있다.
게이트 구동 회로(GD)는 컨트롤러(130)의 제어에 따라, 트랜지스터를 턴온 또는 턴오프시키는 제1 전압 레벨을 가지는 게이트 하이 전압(VGH) 또는 트랜지스터를 턴온 또는 턴오프시키는 제2 전압 레벨을 가지는 게이트 로우 전압(VGL)의 게이트 신호를 복수의 게이트 라인(GL)에 순차적으로 공급할 수 있다. 데이터 구동 회로(120)는 게이트 구동 회로(GD)에 의해 특정 게이트 라인에 신호가 제공되면, 컨트롤러(130)로부터 수신한 영상 데이터를 아날로그 형태의 데이터 신호로 변환하여 복수의 데이터 라인(DL)으로 공급할 수 있다.
데이터 구동 회로(120)는 표시패널(110)의 일 측에 위치할 수 있다. 예를 들어, 표시패널(110)의 상측, 하측, 좌측 또는 우측일 수 있다. 또한, 데이터 구동 회로(120)는 구동 방식, 패널 설계 방식 등에 따라 표시패널(110)의 양측에 모두 위치할 수도 있다. 예를 들어, 표시패널(110)의 상측과 하측 또는 좌측과 우측일 수 있다.
게이트 구동 회로(GD)는 표시패널(110)의 일 측에 위치할 수 있다. 예를 들어, 표시패널(110)의 상측, 하측, 좌측 또는 우측일 수 있다. 또한, 게이트 구동 회로(GD)는 구동 방식, 패널 설계 방식 등에 따라 표시패널(110)의 양측에 모두 위치할 수도 있다. 예를 들어, 표시패널(110)의 상측과 하측 또는 좌측과 우측일 수 있다. 게이트 구동 회로(GD)는 화소(PX)의 박막 트랜지스의 제조 공정과 함께 기판의 좌측 및/또는 우측 비표시 영역(NDA)에 형성되고, 싱글 피딩(single feeding) 방식에 따라 동작하여 복수의 게이트 라인(GL) 각각에 게이트 신호를 공급할 수 있다. 또는, 게이트 구동 회로(GD)는 기판의 좌측 및 우측 비표시 영역(NDA)에 각각 형성되고, 더블 피딩(double feeding) 방식에 따라 동작하여 복수의 게이트 라인(GL) 각각에 게이트 신호를 공급할 수 있다. 또는, 게이트 구동 회로(GD)는 기판의 좌측 및 우측 비표시 영역(NDA)에 각각 형성되고, 더블 피딩 방식의 인터레이싱(interlacing) 방식에 따라 동작하여 복수의 게이트 라인(GL) 각각에 게이트 신호를 공급할 수 있다.
표시패널(110)에 배치된 복수의 게이트 라인(GL)이 제1 방향(또는 행방향)으로 배치되고, 복수의 데이터 라인(DL)이 제1 방향을 가로지르는 제2 방향(또는 열방향)으로 배치되는 것을 예로 들어 설명하고 있으므로, 데이터 구동 회로(120)는 표시패널(110)의 상측에 위치하고, 게이트 구동 회로(GD)는 표시패널(110)의 좌측과 우측에 모두 위치하는 것으로 가정하여 설명한다.
표시패널(110)에 배치된 복수의 게이트 라인(GL)은 복수의 제1 게이트 제어 라인, 복수의 제2 게이트 제어 라인 및 복수의 제3 게이트 제어 라인 등을 포함할 수 있다. 제1 게이트 제어 라인, 제2 게이트 제어 라인 및 제3 게이트 제어 라인은 서로 다른 트랜지스터들의 게이트 전극으로 서로 다른 종류의 게이트 신호를 전달하는 배선들이다. 예를 들어, 제1 게이트 제어 라인은 제1 발광 제어 신호를 전달하는 배선이고, 제2 게이트 제어 라인은 제2 발광 제어 신호를 전달하는 배선이고, 제3 게이트 제어 라인은 스캔 신호를 전달하는 배선일 수 있다.
따라서, 게이트 구동 회로(GD)는 게이트 라인(GL)의 제1 게이트 제어 라인으로 제1 발광 제어 신호들을 출력하는 복수의 제1 발광 제어 구동 회로와, 제2 게이트 제어 라인으로 제2 발광 제어 신호들을 출력하는 복수의 제2 발광 제어 구동 회로와, 제3 게이트 제어 라인으로 스캔 신호들을 출력하는 복수의 스캔 구동 회로를 포함할 수 있다.
표시 영역(DA)에 제2 방향(또는 열방향)으로 나열된 모든 화소(PX)들에 제1 및 제2 발광 제어 신호와 스캔 신호를 포함하는 게이트 신호와 데이터 신호가 한번씩 인가되는 기간을 1 프레임 기간이라고 할 수 있다. 1 프레임 기간은 화소(PX)들에 연결된 게이트 라인들(GL) 각각에서 화소(PX)들에 데이터가 주사되어 화소(PX)들 각각에 입력 영상의 데이터가 기입되는 스캔 기간과, 스캔 기간 이후 제1 및 제2 발광 제어 신호에 따라 화소(PX)들이 점등하는 발광 기간으로 나누어질 수 있다. 발광 기간에서 화소(PX)들은 점등 및 소등을 반복할 수도 있다. 스캔 기간은 초기화 기간, 샘플링 기간 등을 포함할 수 있다. 그리고 샘플링 기간은 프로그래밍 기간을 포함할 수 있다. 스캔 기간 동안 화소 구동 회로에 포함된 노드들의 초기화, 구동 트랜지스터의 문턱전압 보상 및 데이터 전압 충전이 행해지고, 발광 기간 동안 발광 동작이 행해진다. 스캔 기간은 대략 수 수평 주사 기간에 불과하고, 1 프레임 기간의 대부분은 발광 기간이 차지할 수 있다.
도 2는 본 명세서의 실시예에 따른 화소 구동 회로 및 발광 소자의 회로도이다.
도 2를 참조하면, 본 명세서의 실시예에 따른 화소 구동 회로는, 발광소자(ED), 복수의 트랜지스터들, 및 커패시터를 포함할 수 있다.
도 2에 도시된 바와 같이, 화소 구동 회로는 7T1C로 구성될 수 있으나, 본 명세서가 이에 한정되지는 않는다. 화소 구동 회로에 배치된 트랜지스터는 P타입의 트랜지스터일 수 있으나, 본 명세서가 이에 한정되지 않으며, N타입의 트랜지스터 또는 P타입 및 N타입 조합의 트랜지스터로 화소 구동 회로가 구성될 수도 있다.
화소 구동 회로는 발광 소자(ED)에 구동 전류를 공급하기 위한 구동 트랜지스터(DR), 제1 내지 제6 트랜지스터(T1, T2, T3, T4, T5, T6) 및 스토리지 커패시터(C)를 포함할 수 있다.
발광소자(ED)는 제1 전극(애노드 전극 또는 픽셀 전극)과 제2 전극(캐소드 전극 또는 공통 전극)을 포함할 수 있다. 제1 전극은 제4 노드(N4)와 대응되거나 제4 노드(N4)에 연결될 수 있다. 제2 전극에는 저전위 전압인 제2 구동 전압(EVSS)(또는 공통 전압)이 인가될 수 있다. 예를 들어, 발광소자(ED)는 제4 노드(N4)와 제2 구동 전압(EVSS)이 인가되는 라인 사이에 배치되어 전기적으로 연결될 수 있다. 예를 들면, 발광소자(ED)는 유기발광 소자(OLED; organic light emitting diode), 발광 다이오드(LED: light emitting diode) 또는 양자점 발광 다이오드(QLED: Quantum dot light emitting diode) 등일 수 있다.
구동 트랜지스터(DR)는 제1 노드(N1), 제3 노드(N3) 및 제2 노드(N2)에 연결되며, 제2 노드(N2)의 전압에 따라 제어될 수 있다. 구동 트랜지스터(DR)는 게이트 전극, 제1 소스/드레인 전극 및 제2 소스/드레인 전극을 포함할 수 있다. 구동 트랜지스터(DR)의 게이트 전극(또는 게이트 노드)은 제1 노드(N1)에 연결되고, 제1 소스/드레인 전극은 제2 노드(N2)에 연결되며, 제2 소스/드레인 전극은 제3 노드(N3)에 연결될 수 있다. 예를 들어, 구동 트랜지스터(DR)의 제1 소스/드레인 전극에는 고전위 전압인 제1 구동 전압(EVDD)이 인가될 수 있다. 구동 트랜지스터(DR)의 제2 소스/드레인 전극은 발광소자(ED)의 제1 전극(또는 애노드 전극)과 전기적으로 연결될 수 있다. 구동 트랜지스터(DR)은 P타입의 박막 트랜지스터일 수 있다.
제1 트랜지스터(T1)는 제1 제어 신호(SN)에 의해 제어되며, 제1 노드(N12)와 제3 노드(N3) 사이에 연결될 수 있다. 제1 트랜지스터(T1)는 제1 제어 신호(SN(n))가 인가되면, 제1 노드(N1)와 제3 노드(N3) 사이를 전기적으로 연결할 수 있다. 제1 트랜지스터(T1)은 N타입의 박막 트랜지스터일 수 있다.
제2 트랜지스터(T2)는 제2 제어 신호(SP1)에 의해 제어되며, 제2 노드(N2)와 데이터전압(Vdata)이 인가되는 라인 사이에 연결될 수 있다. 제2 트랜지스터(T2)는 제2 제어 신호(SP1)이 인가되면, 제2 노드(N2)에 데이터전압(Vdata)을 인가할 수 있다. 제2 트랜지스터(T2)는 P타입의 박막 트랜지스터일 수 있다.
제3 트랜지스터(T3)는 발광 제어 신호(EM)에 의해 제어되며, 제1 구동 전압(EVDD)이 인가되는 라인과 제2 노드(N2) 사이에 연결될 수 있다. 제3 트랜지스터(T3)는 발광 제어 신호(EM)가 인가되면, 제2 노드(N2)에 제1 구동 전압(EVDD)을 인가할 수 있다. 제3 트랜지스터(T3)는 P타입의 박막 트랜지스터일 수 있다.
제4 트랜지스터(T4)는 발광 제어 신호(EM(n))에 의해 제어되며, 제3 노드(N3)와 제4 노드(N4) 사이에 연결될 수 있다. 제4 트랜지스터(T4)는 발광 제어 신호(EM)가 인가되면, 제3 노드(N3)와 제4 노드(N4) 사이를 연결할 수 있다. 제4 트랜지스터(T4)는 P타입의 박막 트랜지스터일 수 있다.
제5 트랜지스터(T5)는 제3 제어 신호(SP2)에 의해 제어되며, 제3 노드(N3)와 초기화 전압(D-Vini)이 인가되는 라인 사이에 연결될 수 있다. 제5 트랜지스터(T5)는 제3 제어 신호(SP2)가 인가되면, 제3 노드(N3)에 초기화 전압(D-Vini)을 인가할 수 있다. 제5 트랜지스터(T5)는 P타입의 박막 트랜지스터일 수 있다.
제6 트랜지스터(T6)는 제3 제어 신호(SP2)에 의해 제어되며, 제4 노드(N4)와 애노드 리셋 전압(D-Var)이 인가되는 라인 사이에 연결될 수 있다. 제6 트랜지스터(T6)는 제3 제어 신호(SP2)가 인가되면, 제4 노드(N4)에 애노드 리셋 전압(D-Var)을 인가할 수 있다. 제6 트랜지스터(T6)는 P타입의 박막 트랜지스터일 수 있다.
스토리지 커패시터(C)는 제2 노드(N2)와 제1 구동 전압(EVDD)이 인가되는 라인 사이에 연결될 수 있다. 스토리지 커패시터(C)는 한 프레임 동안 데이터전압(Vdata)를 저장하여 유지할 수 있다.
도 3은 본 명세서의 실시예에 따른 화소 구동 회로의 게이트 신호들 및 인가 전압에 대한 파형도이고, 도 4a 내지 도 4c는 본 명세서의 실시예에 따른 화소 구동 회로의 신호 전압에 대해 설명하는 도면이다.
도 3을 도 2에 결부하여 참조하면, 본 명세서의 실시예에 따른 화소 구동 회로는 초기화 구간(T1), 샘플링 구간(T2), 발광 구간(T3)을 포함할 수 있다. 또한, 어느 하나의 프레임 동안 적어도 하나의 온-바이어스 스트레스 구간(이하, OBS로 통칭함)을 더 포함할 수 있다.
화소 구동 회로에 입력되는 게이트 신호들은 제1 제어 신호(SN), 제2 제어 신호(SP1), 제3 제어 신호(SP2) 및 발광 제어 신호(EM)를 포함할 수 있다.
제1 제어 신호(SN)는 초기화 구간(T1) 및 샘플링 구간(T2)에서 제1 전압 레벨을 가질 수 있다. 제1 제어 신호(SN)는 N타입의 박막 트랜지스터인 제1 트랜지스터(T1)에 신호를 인가하므로, 제1 제어 신호(SN)는 제1 전압 레벨을 가질 때 게이트 온 전압일 수 있다.
제2 제어 신호(SP1)는 샘플링 구간(T2)에서 제1 전압 레벨보다 낮은 제2 전압 레벨을 가질 수 있다. 제2 제어 신호(SP1)는 P타입의 박막 트랜지스터인 제2 트랜지스터(T2)에 신호를 인가하므로, 제2 제어 신호(SP1)는 전압 레벨이 제2 전압 레벨을 가질 때 게이트 온 전압일 수 있다.
제3 제어 신호(SP2)는 초기화 구간(T1)과 적어도 하나의 OBS 구간에서 제2 전압 레벨을 가질 수 있다. 제3 제어 신호(SP2)는 P타입의 박막 트랜지스터인 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)에 신호를 인가하므로, 제3 제어 신호(SP2)는 전압 레벨이 제2 전압 레벨을 가질 때 게이트 온 전압일 수 있다.
발광 제어 신호(EM)은 발광 구간(T3)에서 제2 전압 레벨을 가질 수 있다. 발광 제어 신호(EM)는 P타입인 박막 트랜지스터인 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)에 신호를 인가하므로, 발광 제어 신호(EM)는 전압 레벨이 제2 전압 레벨을 가질 때 게이트 온 전압일 수 있다.
초기화 구간(T1) 동안 제1 제어 신호(SN)는 제1 전압 레벨로 변경되고, 제3 제어 신호(SP2)는 제2 전압 레벨로 전환될 수 있다. 이때, 제2 제어 신호(SP1), 발광 제어 신호(EM)은 제1 전압 레벨의 상태를 유지할 수 있다. 이에 따라, 제1 제어 신호(SN)에 의해 제어되는 제1 트랜지스터(T1)이 턴온될 수 있다. 또한, 제3 제어 신호(SP2)에 의해 제어되는 제5 트래지스터(T5) 및 제6 트랜지스터(T6)가 턴온될 수 있다. 제1 트랜지스터(T1) 및 제5 트랜지스터(T5)를 통해 제1 노드(N1)에 초기화 전압(D-Vini)을 인가할 수 있고, 제6 트랜지스터(T6)에 의해 제4 노드(N4)에 애노드 리셋 전압(D-Var)이 인가될 수 있다.
본 명세서의 실시예에 따르면, 초기화 구간(T1)에서 인가되는 초기화 전압(D-Vini)을 가변하여 공급할 수 있다. 초기화 전압은 입력되는 영상 데이터를 분석하는 영상 분석 알고리즘을 통해 설정될 수 있다.
예를 들어, 영상 데이터의 계조가 450nit일 경우, 초기화 전압은 -4.5V로 설정될 수 있다. 영상 데이터의 계조가 200nit일 경우, 초기화 전압은 -4V로 설정될 수 있다. 영상 데이터의 계조가 20nit일 경우, 초기화 전압은 -3.4V로 설정될 수 있다. 영상 데이터의 계조가 0.5nit일 경우, 초기화 전압은 -1.5V로 설정될 수 있다. 하지만, 본 명세서가 이러한 특정 값으로 한정되는 것은 아니며, 표시 장치의 스펙에 따라 다양하게 설정될 수 있다.
본 명세서의 실시예에 따르면, 초기화 구간(T1)에 인가되는 초기화 전압을 영상 데이터의 계조에 따라 가변함으로써, 저계조로 화면을 구현할 때의 플리커 현상을 개선할 수 있다. 구체적으로, 휘도별 OGS 전압을 동일하게 사용하게 되면 구동 트랜지스터(DR)의 게이트-소스 전압(VGS)의 편차가 발생하게 되므로 플리커 현상이 발생할 수 있다. 구동 트랜지스터(DR)의 게이트-소스 전압(VGS)의 편차를 줄이기 위해 저계조로 갈수록 초기화 전압(Vini)을 높게 쓰도록 가변할 수 있다. 플리커 현상은 저계조로 갈수록 민감한 특성이다. 따라서, 저계조로 갈수록 초기화 전압(Vini)을 높게 변동시킴으로써 휘도별 구동 트랜지스터(DR)의 게이트-소스 전압(VGS)의 편차를 줄이고 플리커 특성을 개선할 수 있다.
예를 들어, 도 4a에 도시된 바와 같이, 영상 데이터의 계조가 200nit 이상일 때, 초기화 전압은 -4.5V로 설정될 수 있고, 이에 따라 구동 트랜지스터(DR)의 게이트-소스 전압(VGS)가 커지게 되어, 플리커 특성을 개선할 수 있다.
예를 들어, 도 4b에 도시된 바와 같이, 영상 데이터의 계조가 20nit인 경우 초기화 전압은 -3.5V로 설정될 수 있고, 이에 따라 구동 트랜지스터(DR)의 게이트-소스 전압(VGS)가 커지게 되어, 플리커 특성을 개선할 수 있다.
예를 들어, 도 4c에 도시된 바와 같이, 영상 데이터의 계조가 0.5nit인 경우, 초기화 전압은 -1.5V로 설정될 수 있다. 이에 따라 구동 트랜지스터(DR)의 게이트-소스 전압(VGS)가 커지게 되어, 플리커 특성을 개선할 수 있다.
본 명세서의 실시예에 따르면, 영상 데이터의 계조에 따라 초기화 전압을 가변할 수 있으므로써, 구동 트랜지스터(DR)의 게이트-소스 전압(VGS)과 무관하게 영상의 계조별로 최적의 구동 트랜지스터(DR)의 문턱전압(Vth)으로 구동될 수 있으므로, 플리커 특성을 개선할 수 있는 적절한 게이트-소스 전압(VGS)을 유지할 수 있다.
제1 OBS 구간(OBS1)은 초기화 구간(T1)이 수행된 후에 후속하여 진행될 수 있다. OBS1 구간 동안 제3 제어 신호(SP2)가 제2 전압 레벨로 전환될 수 있다. 이에 따라, 제3 제어 신호(SP2)에 의해 제어되는 제5 트랜지스터(T5)가 턴온되면서 제2 노드(N2) 측으로 OBS 전압을 인가할 수 있다. 제5 트랜지스터(T5)의 소스 노드에는 초기화 전압과 OBS 전압이 구동 기간에 따라 가변되어 인가된다.
화소 구동 회로의 동작시 영상 데이터가 고계조인 경우, 구동 트랜지스터(DR)의 게이트-소스 전압(VGS)가 상승하게 되고, 구동 트랜지스터(DR)의 문턱전압(Vth)도 상승할 수 있다. 이에 반해, 영상 데이터가 저계조인 경우, 구동 트랜지스터(DR)의 문턱전압(Vth)은 고계조에 비해 상대적으로 낮은 값으로 설정될 수 있다.
본 명세서의 실시예에 따르면, OBS 구간이 초기화 구간(T1) 이후에 수행되는데, 초기화 구간(T1)에서 고정된 초기화 전압이 인가되면, 영상 데이터가 고계조인 경우, 큰 영향을 받지 않겠지만, 영상 데이터가 저계조인 경우, 구동 트랜지스터(DR)의 게이트-소스 전압(VGS)가 큰 상태로, 저계조 구현에 악영향을 줄 수 있다.
본 명세서의 실시예에 따르면, 화소 구동 회로는 OBS 구간 전에 수행되는 초기화 구간(T1)에서 인가되는 초기화 전압을 영상 데이터의 계조에 따라 설정된 값으로 가변하여 인가함으로써, 저계조에서의 플리커 특성을 개선할 수 있다.
샘플링 구간(T2) 동안 제2 제어 신호(SP1)가 제2 전압 레벨로 전환되고, 제1 제어 신호(SN)가 제1 전압 레벨로 전환될 수 있다. 이에 따라, 제1 제어 신호(SN) 및 제2 제어 신호(SP1)에 의해 제어되는 제1 트랜지스터(T1)와 제2 트랜지스터(T2)가 턴온되면서 데이터 전압(Vdata)가 제1 노드(N1)에 인가될 수 있다.
샘플링 구간(T2)이 수행된 이후, 구동 트랜지스터(DR)의 이력현상을 완화시키기 위해, 제2 OBS 구간(OBS2)이 수행될 수 있다. 제2 OBS 구간(OBS2) 동안, 제3 제어 신호(SP2)가 제2 전압 레벨로 전환될 수 있다. 이에 따라, 제5 트랜지스터(T5)가 턴온되면서 제2 노드(N2)에 OBS 전압을 인가할 수 있다.
이후, 발광 구간(T3)를 통해 발광 제어 신호(EM)가 제2 전압 레벨로 전환될 수 있다. 이에 따라, 발광 제어 신호(EM)에 의해 제어되는 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)가 턴온되고, 구동 트랜지스터(DR)에 의해 제어된 구동 전류가 발광 소자(ED)에 공급되면서 발광 소자(ED)가 발광될 수 있다.
도 5는 본 명세서의 실시예에 따른 화소 구동 회로의 게이트 신호들 및 인가 전압에 대한 파형도이다.
도 5를 참조하면, 본 명세서의 일 예에 따라 화소 구동 회로의 샘플링 구간(T2) 이후에 제1 프레임(F1)에서의 제2 OBS 구간(OBS2)과 제2 프레임(F2)에서의 제3 OBS 구간(OBS3) 간의 동기화가 수행되지 않을 경우, 발광 구간(T3)이 시작되는 시점에서 구동 트랜지스터(DR)의 문턱전압(Vth)의 차이가 발생할 수 있다.
도 6은 본 명세서의 실시예에 따른 화소 구동 회로의 게이트 신호들 및 인가 전압에 대한 파형도이고, 도 7은 본 명세서의 실시예에 따른 화소 구동 회로의 게이트 신호들에 대한 파형도이고, 도 8은 본 명세서의 실시예에 따른 화소 구동 회로의 게이트 신호들에 대한 파형도이고, 도 9는 본 명세서의 실시예에 따른 화소 구동 회로의 게이트 신호들에 대한 파형도이다.
도 6을 참조하면, 본 명세서의 실시예에 따른 화소 구동 회로는 제1 프레임(F1)에서의 제2 OBS 구간(OBS2)과 제2 프레임(F2)에서의 제3 OBS 구간(OBS3)을 동기화시키는 것을 통해 발광 구간(T3)이 시작되는 시점에서 구동 트랜지스터(DR)의 문턱전압(Vth)의 차이를 줄일 수 있다.
본 명세서의 다른 실시예에 따르면, 화소 구동 회로의 OBS 구간을 구동 트랜지스터(DR)의 문턱전압(Vth)을 고려하여 설정할 수 있다.
화소 구동 회로는 제1 프레임(F1)에서의 OBS 구간(OBS2)과 제2 프레임(F2)에서의 OBS 구간(OBS3)을 다양한 방식으로 동기화하여 수행할 수 있다. 예를 들어, 도 7에 도시된 바와 같이, 제1 프레임(F1)의 제2 OBS 구간(OBS2)과 제3 OBS 구간(OBS3)을 시점만을 동기화 하여 수행할 수 있다. 예를 들어, 도 8에 도시된 바와 같이, 제1 프레임(F1)의 제2 OBS 구간(OBS2)과 제3 OBS 구간(OBS3)의 시작 시점을 동기화 시키고, 제2 OBS 구간(OBS2) 및 제3 OBS 구간(OBS3)을 4H로 뒤로 지연시켜 수행할 수 있다. 예를 들어, 도 9에 도시된 바와 같이, 제1 프레임(F1)의 제2 OBS 구간(OBS2)과 제3 OBS 구간(OBS3)의 시작 시점을 동기화 시키고, 제2 OBS 구간(OBS2) 및 제3 OBS 구간(OBS3)을 8H로 뒤로 지연시켜 수행할 수 있다. 하지만, 본 명세서가 반드시 이에 한정되는 것은 아니며, 박막 트랜지스터(DR)의 문턱전압을 고려하여, 제2 OBS 구간과 제3 OBS 구간을 다양한 방식으로 변경시켜 수행할 수 있다. 이에 따라, OBS 시점의 적절한 설정에 의해서 구동 트랜지스터(DR)의 게이트-소스 전압(VGS)의 변화에 무관하게 문턱전압의 편차를 줄일 수 있다.
본 명세서의 실시예에 따른 표시 장치는 아래와 같이 설명될 수 있다.
본 명세서의 실시예에 따른 표시 장치는, 발광 소자 및 발광 소자에 연결되고 제1 내지 제4 노드를 갖는 화소 구동 회로를 포함한다. 화소 구동 회로는, 제1 내지 제3 노드에 연결된 구동 트랜지스터, 제1 제어 신호 라인에 연결되고, 제1 노드와 제3 노드에 연결된 제1 트랜지스터, 제2 제어 신호 라인에 연결되고, 제2 노드와 데이터 라인 사이에 연결된 제2 트랜지스터, 발광 제어 신호 라인에 연결되고, 제2 노드와 제1 구동 전압 라인 사이에 연결된 제3 트랜지스터, 발광 제어 신호 라인에 연결되고, 제3 노드와 제4 노드 사이에 연결된 제4 트랜지스터, 제3 제어 신호 라인에 연결되고, 제3 노드와 제1 초기화 전압 라인 사이에 연결된 제5 트랜지스터, 제3 제어 신호 라인에 연결되고, 제4 노드와 제2 초기화 전압 라인 사이에 연결된 제6 트랜지스터, 및 제1 구동 전압 라인과 제1 노드 사이에 배치된 스토리지 커패시터를 포함하고, 제1 초기화 전압 라인을 통해 인가되는 초기화 전압은 데이터 라인을 통해 인가되는 데이터 전압에 기반하여 가변될 수 있다.
본 명세서의 실시예에 따른 표시 장치에 따르면, 데이터 전압은 실제 영상에 기반하여 생성된 전압일 수 있다.
본 명세서의 실시예에 따른 표시 장치에 따르면, 데이터 전압은 실제 영상의 계조에 따라 설정된 전압일 수 있다.
본 명세서의 실시예에 따른 표시 장치에 따르면, 초기화 전압은 데이터 전압이 저계조 일수록 높아질 수 있다.
본 명세서의 실시예에 따른 표시 장치에 따르면, 제1 내지 제 6 트랜지스터 및 구동 트랜지스터 중 적어도 하나는 다른 트랜지스터들과 상이한 타입을 가질 수 있다.
본 명세서의 실시예에 따른 표시 장치에 따르면, 제1 트랜지스터는 N타입 트랜지스터일 수 있다.
본 명세서의 실시예에 따른 표시 장치에 따르면, 제2 내지 제6 트랜지스터 및 구동 트랜지스터는 P타입 트랜지스터일 수 있다.
본 명세서의 실시예에 따른 표시 장치에 따르면, 화소 구동 회로는 초기화 구간, 샘플링 구간 및 발광 구간으로 구동되며, 초기화 구간에서, 제1 제어 신호는 제1 전압 레벨을 가지고, 제3 제어 신호는 제1 전압 레벨보다 낮은 제2 전압 레벨을 가질 수 있다.
본 명세서의 실시예에 따른 표시 장치에 따르면, 초기화 구간에서, 초기화 전압은 제1 노드에 인가될 수 있다.
본 명세서의 실시예에 따른 표시 장치에 따르면, 초기화 구간 이후, 제2 노드에 초기화 전압을 인가하는 온-바이어스 스트레스 구간이 수행될 수 있다.
본 명세서의 실시예에 따른 표시 장치에 따르면, 온-바이어스 스트레스 구간에서 인가되는 초기화 전압은 영상 데이터 분석에 기반하여 가변될 수 있다.
본 명세서의 실시예에 따른 표시 장치에 따르면, 화소 구동 회로는 하나의 프레임 기간 내에, 적어도 하나의 온-바이어스 스트레스 구간을 포함할 수 있다.
본 명세서의 실시예에 따른 표시 장치에 따르면, 온-바이어스 스트레스 구간은 샘플링 구간 이후에 수행될 수 있다.
본 명세서의 실시예에 따른 표시 장치에 따르면, 적어도 하나의 온-바이어스 스트레스 구간은, 초기화 구간 이후에 수행되는 제1 온-바이어스 스트레스 구간 및 샘플링 구간 이후에 수행되는 제2 온-바이어스 스트레스 구간을 포함할 수 있다.
본 명세서의 실시예에 따른 표시 장치에 따르면, 제2 온-바이어스 스트레스 구간은 샘플링 구간과 발광 구간 사이에서 수행 시점이 가변될 수 있다.
본 명세서의 실시예에 따른 표시 장치에 따르면, 제2 온-바이어스 스트레스 구간은 구동 트랜지스터의 문턱전압에 기반하여 설정될 수 있다.
본 명세서의 실시예에 따른 표시 장치에 따르면, 하나의 프레임 기간에 인접한 다음 프레임 기간에서 수행되는 제3 온-바이어스 스트레스 구간을 더 포함할 수 있다.
본 명세서의 실시예에 따른 표시 장치에 따르면, 제3 온-바이어스 스트레스 구간은 이전 프레임의 제2 온-바이어스 스트레스 구간의 시점에 동기될 수 있다.
본 명세서의 실시예에 따른 표시 장치에 따르면, 제3 온-바이어스 스트레스 구간은 제2 온-바이어스 스트레스 구간의 변경에 기반하여 시점이 동기될 수 있다.
이상에서 설명한 본 명세서는 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 명세서의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 명세서의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 명세서의 범위에 포함되는 것으로 해석되어야 한다.
100: 표시 장치 110: 표시패널
120: 데이터 구동 회로 130: 컨트롤러
GD: 게이트 구동 회로

Claims (19)

  1. 발광 소자; 및
    발광 소자에 연결되고 제1 내지 제4 노드를 갖는 화소 구동 회로를 포함하며,
    상기 화소 구동 회로는,
    상기 제1 내지 제3 노드에 연결된 구동 트랜지스터;
    제1 제어 신호 라인에 연결되고, 상기 제1 노드와 상기 제3 노드에 연결된 제1 트랜지스터;
    제2 제어 신호 라인에 연결되고, 상기 제2 노드와 데이터 라인 사이에 연결된 제2 트랜지스터;
    발광 제어 신호 라인에 연결되고, 상기 제2 노드와 제1 구동 전압 라인 사이에 연결된 제3 트랜지스터;
    상기 발광 제어 신호 라인에 연결되고, 상기 제3 노드와 상기 제4 노드 사이에 연결된 제4 트랜지스터;
    제3 제어 신호 라인에 연결되고, 상기 제3 노드와 제1 초기화 전압 라인 사이에 연결된 제5 트랜지스터;
    상기 제3 제어 신호 라인에 연결되고, 상기 제4 노드와 제2 초기화 전압 라인 사이에 연결된 제6 트랜지스터; 및
    상기 제1 구동 전압 라인과 상기 제1 노드 사이에 배치된 스토리지 커패시터를 포함하고,
    상기 제1 초기화 전압 라인을 통해 인가되는 초기화 전압은 상기 데이터 라인을 통해 인가되는 데이터 전압에 기반하여 가변되는, 표시 장치.
  2. 제1항에 있어서,
    상기 데이터 전압은 실제 영상에 기반하여 생성된 전압인, 표시 장치.
  3. 제2항에 있어서,
    상기 데이터 전압은 실제 영상의 계조에 따라 설정된 전압인, 표시 장치.
  4. 제1항에 있어서,
    상기 초기화 전압은 상기 데이터 전압이 저계조 일수록 높아지는, 표시 장치.
  5. 제1항에 있어서,
    상기 제1 내지 제 6 트랜지스터 및 상기 구동 트랜지스터 중 적어도 하나는 다른 트랜지스터들과 상이한 타입을 갖는, 표시 장치.
  6. 제5항에 있어서,
    상기 제1 트랜지스터는 N타입 트랜지스터인, 표시 장치.
  7. 제5항에 있어서,
    상기 제2 내지 제6 트랜지스터 및 상기 구동 트랜지스터는 P타입 트랜지스터인, 표시 장치.
  8. 제1항에 있어서,
    상기 화소 구동 회로는 초기화 구간, 샘플링 구간 및 발광 구간으로 구동되며,
    상기 초기화 구간에서, 상기 제1 제어 신호는 제1 전압 레벨을 가지고, 상기 제3 제어 신호는 상기 제1 전압 레벨보다 낮은 제2 전압 레벨을 가지는, 표시 장치.
  9. 제8항에 있어서,
    상기 초기화 구간에서, 상기 초기화 전압은 상기 제1 노드에 인가되는, 표시 장치.
  10. 제8항에 있어서,
    상기 초기화 구간 이후, 상기 제2 노드에 상기 초기화 전압을 인가하는 온-바이어스 스트레스 구간이 수행되는, 표시 장치.
  11. 제10항에 있어서,
    상기 온-바이어스 스트레스 구간에서 인가되는 초기화 전압은 영상 데이터 분석에 기반하여 가변되는, 표시 장치.
  12. 제8항에 있어서,
    상기 화소 구동 회로는 하나의 프레임 기간 내에, 적어도 하나의 온-바이어스 스트레스 구간을 포함하는, 표시 장치.
  13. 제12항에 있어서,
    상기 온-바이어스 스트레스 구간은 상기 샘플링 구간 이후에 수행되는, 표시 장치.
  14. 제12항에 있어서,
    상기 적어도 하나의 온-바이어스 스트레스 구간은,
    상기 초기화 구간 이후에 수행되는 제1 온-바이어스 스트레스 구간; 및
    상기 샘플링 구간 이후에 수행되는 제2 온-바이어스 스트레스 구간을 포함하는, 표시 장치.
  15. 제14항에 있어서,
    상기 제2 온-바이어스 스트레스 구간은 상기 샘플링 구간과 상기 발광 구간 사이에서 수행 시점이 가변되는, 표시 장치.
  16. 제15항에 있어서,
    상기 제2 온-바이어스 스트레스 구간은 구동 트랜지스터의 문턱전압에 기반하여 설정되는, 표시 장치.
  17. 제14항에 있어서,
    상기 하나의 프레임 기간에 인접한 다음 프레임 기간에서 수행되는 제3 온-바이어스 스트레스 구간을 더 포함하는, 표시 장치.
  18. 제17항에 있어서,
    상기 제3 온-바이어스 스트레스 구간은 이전 프레임의 제2 온-바이어스 스트레스 구간의 시점에 동기되는, 표시 장치.
  19. 제16항에 있어서,
    상기 제3 온-바이어스 스트레스 구간은 상기 제2 온-바이어스 스트레스 구간의 변경에 기반하여 시점이 동기되는, 표시 장치.
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