KR20210077087A - 발광 구동부 및 이를 포함하는 표시장치 - Google Patents

발광 구동부 및 이를 포함하는 표시장치 Download PDF

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Abstract

발광 구동부 및 이를 포함하는 표시장치가 제공된다. 상기 표시장치는, 복수의 화소들을 포함하는 표시장치에 있어서, 상기 각 화소는, 제1 전극, 제2 전극, 및 제1 게이트 전극을 포함하는 구동 트랜지스터, 상기 구동 트랜지스터의 제1 전극에 연결되는 제3 전극, 제4 전극, 및 제2 게이트 전극을 포함하는 제1 발광 트랜지스터, 및 상기 구동 트랜지스터의 제2 전극에 연결되는 제5 전극, 제6 전극, 및 제3 게이트 전극을 포함하는 제2 발광 트랜지스터를 포함하되, 상기 제2 게이트 전극과 상기 제3 게이트 전극에 상기 화소의 외부에서 동일한 발광 신호가 제공되고, 상기 발광 신호가 제공되면, 상기 제1 발광 트랜지스터는 턴-온 되되, 상기 제2 발광 트랜지스터는 턴-오프 된다.

Description

발광 구동부 및 이를 포함하는 표시장치{LIGHT EMISSION DRIVER AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 발광 구동부 및 이를 포함하는 표시장치에 관한 것이다.
전계 발광 표시장치는 발광층의 재료에 따라 무기발광 표시장치와 유기발광 표시장치로 대별된다. 액티브 매트릭스 타입(active matrix type)의 유기발광 표시장치는 스스로 발광하는 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다.
평판 표시장치의 구동 회로는 데이터 신호를 데이터 라인들에 공급하는 데이터 구동회로, 주사 신호(또는 스캔 신호)를 게이트 라인들(또는 스캔 라인들)에 공급하는 주사 구동회로, 발광 신호(또는 발광 제어 신호)를 공급하는 발광 구동회로 등을 포함한다. 발광 구동회로는 화면을 구성하는 액티브 영역의 회로 소자들과 함께 동일 기판 상에 직접 형성될 수 있다. 액티브 영역의 회로 소자들은 화소 어레이의 데이터 라인들과 발광 구동회로들에 의해 매트릭스 형태로 정의된 화소들 각각에 형성된 화소 회로를 구성한다. 액티브 영역의 회로 소자들과 발광 구동회로 각각은 다수의 트랜지스터들을 포함한다.
표시장치의 소비전력을 저감하기 위해, 복수의 주파수로 구동하는 방법이 연구되고 있으며, 특정 주파수로 구동하는 경우 잔상이 시인되기도 한다. 따라서, 잔상의 시인을 최소화하기 위해, 데이터 신호를 이용하여 발광 전 화소 회로 내 구동 트랜지스터를 온 바이어스 상태로 만들어주고 있다.
본 발명이 해결하려는 과제는, 복수의 주파수로 구동하면서 잔상의 시인이 최소화된 표시장치를 제공하고자 하는 것이다.
본 발명이 해결하려는 다른 과제는, 전원 전압을 이용해 구동 트랜지스터를 온 바이어스 상태가 될 수 있도록 하는 발광 구동부를 포함하는 표시장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시장치는, 복수의 화소들을 포함하는 표시장치에 있어서, 상기 각 화소는, 제1 전극, 제2 전극, 및 제1 게이트 전극을 포함하는 구동 트랜지스터, 상기 구동 트랜지스터의 제1 전극에 연결되는 제3 전극, 제4 전극, 및 제2 게이트 전극을 포함하는 제1 발광 트랜지스터, 및 상기 구동 트랜지스터의 제2 전극에 연결되는 제5 전극, 제6 전극, 및 제3 게이트 전극을 포함하는 제2 발광 트랜지스터를 포함하되, 상기 제2 게이트 전극과 상기 제3 게이트 전극에 상기 화소의 외부에서 동일한 발광 신호가 제공되고, 상기 발광 신호가 제공되면, 상기 제1 발광 트랜지스터는 턴-온 되되, 상기 제2 발광 트랜지스터는 턴-오프 된다.
상기 제1 발광 트랜지스터의 상기 제2 게이트 전극 및 상기 제2 발광 트랜지스터의 상기 제3 게이트 전극은 전기적으로 연결될 수 있다.
상기 표시장치는, 상기 발광 신호를 상기 제1 발광 트랜지스터의 상기 제2 게이트 전극 및 상기 제2 발광 트랜지스터의 상기 제3 게이트 전극에 제공하는 발광 구동부를 더 포함할 수 있다.
상기 발광 구동부는 상기 화소로 제1 전압의 발광 신호, 제2 전압의 발광 신호, 및 상기 제1 전압과 상기 제2 전압 사이의 전압 레벨을 갖는 미들 전압의 발광 신호를 제공할 수 있다.
상기 미들 전압의 발광 신호가 상기 화소로 제공되면, 상기 제1 발광 트랜지스터는 턴-온 되되, 상기 제2 발광 트랜지스터는 턴-오프 될 수 있다.
상기 제1 전압의 발광 신호가 상기 화소로 제공되면, 상기 제1 발광 트랜지스터, 및 상기 제2 발광 트랜지스터는 턴-오프 되고, 상기 제2 전압의 발광 신호가 상기 화소로 제공되면, 상기 제1 발광 트랜지스터, 및 상기 제2 발광 트랜지스터는 턴-온 될 수 있다.
상기 구동 트랜지스터, 상기 제1 발광 트랜지스터, 및 상기 제2 발광 트랜지스터는 PMOS 트랜지스터일 수 있다.
상기 미들 전압의 발광 신호가 상기 화소로 제공되면, 상기 구동 트랜지스터는 온 바이어스 상태가 될 수 있다.
상기 미들 전압은 7.5V 내지 8.5V일 수 있다.
상기 제6 전극은 발광 다이오드의 애노드(anode)에 연결될 수 있다.
상기 제3 전극은 전원이 공급되는 제1 전원 라인에 연결되고, 상기 발광 다이오드의 캐소드(cathod)는 상기 제1 전원 라인보다 낮은 레벨의 전원이 공급되는 제2 전원 라인에 연결될 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 발광 구동부는, 복수의 스테이지 회로를 포함하는 발광 구동부에 있어서, 상기 각 스테이지 회로는, 제1 전압, 및 제2 전압을 제공받아 제1 출력 신호를 생성하는 캐리 제어부, 및 상기 제2 전압, 및 상기 제1 전압과 상기 제2 전압 사이의 전압 레벨을 갖는 미들 전압을 제공받아 상기 제2 전압 및 상기 미들 전압을 선택적으로 출력하는 제2 출력 신호를 생성하는 출력 버퍼부를 포함한다.
상기 출력 버퍼부는 상기 캐리 제어부로부터 제공되는 제어 신호에 의해 상기 제2 전압 및 상기 미들 전압을 선택할 수 있다.
상기 발광 구동부는, 개시 신호를 제공받아 작동하는 제1 스테이지 회로, 상기 제1 스테이지 회로의 제1 출력 신호를 제공받아 작동하는 제2 스테이지 회로를 포함하되, 상기 제1 스테이지 회로의 제1 출력 신호는 상기 제2 스테이지의 캐리 제어부에 제공될 수 있다.
상기 발광 구동부는, 제3 스테이지 회로를 더 포함하되, 상기 제1 스테이지 회로의 출력 버퍼부는 상기 미들 전압을 공급받는 제1 미들 전압 라인에 연결되고, 상기 제2 스테이지 회로의 출력 버퍼부는 상기 미들 전압을 공급받는 제1 미들 전압 라인에 연결되고, 상기 제3 스테이지 회로의 출력 버퍼부는 상기 미들 전압을 공급받는 제2 미들 전압 라인에 연결될 수 있다.
상기 과제를 해결하기 위한 본 발명의 또 다른 실시예에 따른 표시장치는, 동일한 발광 라인에 연결되는 복수의 화소들이 정의하는 화소행을 복수개 포함하는 표시부, 상기 각 화소에 주사 신호를 제공하는 주사 구동부, 상기 각 화소에 데이터 신호를 제공하는 데이터 구동부, 및 상기 각 화소행에 상기 발광 라인으로 발광 신호를 제공하는 발광 구동부를 포함하되, 상기 발광 신호는 제1 전압, 제2 전압, 제1 전압과 상기 제2 전압 사이의 전압 레벨을 갖는 미들 전압을 가진다.
상기 발광 구동부는 상기 표시부의 일측 및 타측에 배치될 수 있다.
상기 표시부는 제1 내지 제k 화소행, 및 제k+1 내지 제n 화소행을 포함하되, 상기 제k+1 내지 제n 화소행에 상기 제1 전압의 상기 발광 신호가 공급되는 구간 내 상기 제1 내지 제k 화소행 중 적어도 일부 화소행에 상기 미들 전압의 상기 발광 신호가 공급될 수 있다.
상기 제1 전압은 상기 제2 전압 보다 전압 레벨이 높을 수 있다.
상기 제1 내지 제k 화소행은 상기 미들 전압이 제공되는 제1 미들 전압 라인에 연결되고, 상기 제k+1 내지 제n 화소행은 상기 미들 전압이 제공되는 제2 미들 전압 라인에 연결될 수 있다. (여기서, 상기 k와 상기 n은 자연수이되, 상기 k는 1보다 크고, 상기 n보다 작다.)
상기 제1 미들 전압 라인과 상기 제2 미들 전압 라인은 절연되어 교차할 수 있다.
상기 k는 상기 n과의 관계에서, k=[n/2] 또는 k=[n/2]+1의 관계가 성립할 수 있다.
상기 각 화소는 일 프레임 마다, 상기 데이터 신호가 기입되고 발광하는 데이터 프로그래밍 구간, 및 상기 미들 신호가 제공되고 발광하는 홀딩 구간을 포함할 수 있다.
상기 각 화소는 제1 주파수, 및 제1 주파수 보다 낮은 주파수인 제2 주파수로 구동할 수 있다.
상기 각 화소는 상기 제2 주파로 구동할 때, 상기 일 프레임 마다, 수평 방향으로 평행하게 배치된 각 화소들을 동기화하는 포치(porch) 구간을 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면, 표시장치 내 화소들이 하나의 발광 라인에 연결되면서도 전원 전압을 이용해 구동 트랜지스터를 온 바이어스 상태가 될 수 있다.
또한, 표시장치는 복수의 주파수로 구동하면서도 잔상의 시인이 최소화될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시장치를 개략적으로 나타낸 블록도이다.
도 3은 도 2의 표시장치 내 일 화소의 등가회로도이다.
도 4는 본 발명의 일 실시예에 따른 표시장치에서 게이트 온 바이어스 상태와 게이트 오프 바이어스 상태에서 구동 트랜지스터의 게이트-소스 간 전압 차에 따른 구동 트랜지스터의 드레인-소스 간 전류를 보여주는 그래프이다.
도 5는 본 발명의 일 실시예에 의한 발광 구동부와 표시부의 관계를 나타낸 블록도이다.
도 6은 본 발명의 일 실시예에 의한 발광 구동부를 좀 더 자세히 나타낸 블록도이다.
도 7은 도 6의 스테이지 회로의 등가회로도이다.
도 8 및 도 9는 각각 본 발명의 일 실시예에 따른 표시장치의 구동 방법을 나타낸 타이밍도이다.
도 10은 본 발명의 다른 실시예에 따른 표시장치 내 발광 구동부와 표시부의 관계를 나타낸 블록도이다.
도 11은 본 발명의 또 다른 실시예에 따른 표시장치 내 발광 구동부와 표시부의 관계를 나타낸 블록도이다.
도 12는 본 발명의 또 다른 실시예에 따른 표시장치 내 발광 구동부와 표시부의 관계를 나타낸 블록도이다.
도 13은 본 발명의 또 다른 실시예에 따른 발광 구동부 내 일 스테이지 회로의 등가회로도이다.
도 14는 본 발명의 또 다른 실시예에 따른 표시장치를 개략적으로 나타낸 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성 요소에 대해서는 동일하거나 유사한 참조 부호를 사용한다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 사시도이다.
표시장치(1)는 텔레비전, 모니터 등과 같은 대형 전자장치를 비롯하여, 휴대 전화, 태블릿, 자동차 네비게이션, 게임기, 스마트 워치 등과 같은 중소형 전자장치 등으로 사용될 수 있다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시장치(1)는 영상을 표시하는 표시면(IS)을 포함한다. 영상(IM)이 표시되는 표시면(IS)은 제1 방향(DR1)과 제2 방향(DR2)이 정의하는 면과 평행하다. 표시면(IS)의 법선 방향, 즉 표시장치(1)의 두께 방향은 제3 방향(DR3)이 지시한다.
본 명세서에서, 설명의 편의상 표시장치(1)의 세로방향을 제1 방향(DR1)으로 정의하고, 제1 방향(DR1)과 교차하는 방향을 제2 방향(DR2)으로 정의하기로 한다. 즉, 제2 방향(DR2)은 표시장치(1)의 가로방향을 나타낼 수 있다. 표시장치(1)의 두께 방향을 제1 방향(DR1) 및 제2 방향(DR2)과 모두 교차하는 방향을 제3 방향(DR3)으로 정의하기로 한다. 다만, 실시예는 언급한 방향에 한정되지 않고, 제1 방향(DR1), 제2 방향(DR2) 및 제3 방향(DR3)은 상호 교차하는 상대적인 방향을 지칭하는 것으로 이해되어야 한다.
일 실시예로, 표시장치(1)의 표시면(IS)은 복수 개의 영역들을 포함할 수 있다. 표시장치(1)의 표시면(IS)에는 영상(IM)이 표시되는 표시 영역(DA) 및 표시 영역(DA)에 인접한 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 화상을 표시하는 영역으로 정의된다. 또한, 표시 영역(DA)은 외부 환경을 검출하기 위한 검출 부재로도 사용될 수 있다. 즉, 표시 영역(DA)은 영상을 표시하거나, 또는 사용자의 지문이나 터치를 인식하는 영역으로 사용될 수 있다. 표시 영역(DA)은 일 실시예로 평평한 형상을 가질 수 있다. 다만, 이에 제한되는 것은 아니며, 표시 영역(DA)의 적어도 일부 영역은 구부러질 수도 있다.
비표시 영역(NDA)은 영상이 표시되지 않는 영역일 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 에워싸는 형상일 수 있다. 다만, 이에 제한되지 않고, 표시 영역(DA)의 형상과 비표시 영역(NDA)의 형상은 상대적으로 변경될 수 있다.
도 1에서는 영상(IM)의 일 예로 표시장치(1)에서 동영상 재생 어플리케이션이 실행된 모습을 도시하였다.
일 실시예로, 표시장치(1)는 복수 개의 주파수로 구동할 수 있다. 예를 들어, 표시장치(1)는 표시장치(1)의 표시 영역(DA)이 사용자에 의해 스크롤링 되거나, 움직이는 영상을 표시하는 경우, 고주파수인 제1 주파수로 구동될 수 있다. 표시장치(1)는 표시 영역(DA)이 정지된 이미지를 표시하는 경우, 저주파수인 제2 주파수로 구동될 수 있다. 표시장치(1)는 제1 주파수 및 제2 주파수로 가변 구동하는 경우, 제1 주파수로만 구동하는 경우 대비 소비전력을 줄일 수 있다.
다른 실시예로, 표시장치(1)는 표시 영역(DA) 내 영역별 다른 주파수로 구동할 수 있다. 예를 들어, 움직이는 영상을 표시하는 표시 영역(DA) 내 일부 영역에서 고주파수인 제1 주파수로 구동될 수 있고, 정지된 이미지를 표시하는 표시 영역(DA) 내 다른 일부 영역에서 저주파수인 제1 주파수로 구동될 수 있다. 마찬가지로, 표시장치(1)는 표시 영역(DA) 내 영역을 나누어 복수의 주파수로 구동하는 경우, 모든 영역에서 제1 주파수로만 구동하는 경우 대비 소비전력을 줄일 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시장치를 개략적으로 나타낸 블록도이다. 도 3은 도 2의 표시장치 내 일 화소의 등가회로도이다.
도 2를 참조하면, 표시장치(1)는 타이밍 제어부(10), 데이터 구동부(20), 주사 구동부(30), 발광 구동부(40), 표시부(50) 및 전원 제공부(60)를 포함한다.
타이밍 제어부(10)는 외부 프로세서로부터 영상 프레임에 대한 외부 입력 신호를 수신하여 표시장치(1)에 필요한 신호들을 생성할 수 있다. 예를 들어, 타이밍 제어부(10)는 계조 값들 및 제어 신호들을 데이터 구동부(20)에 제공할 수 있다. 또한, 타이밍 제어부(10)는 클록 신호, 주사 시작 신호 등을 주사 구동부(30)에 제공할 수 있다. 또한, 타이밍 제어부(10)는 클록 신호, 발광 중지 신호 등을 발광 구동부(40)에 제공할 수 있다.
데이터 구동부(20)는 타이밍 제어부(10)로부터 수신한 계조 값들 및 제어 신호들을 이용하여 데이터 라인들(DL1, DL2, DLm)로 제공할 데이터 전압들을 생성할 수 있다. 예를 들어, 데이터 구동부(20)는 클록 신호를 이용하여 계조 값들을 샘플링하고, 계조 값들에 대응하는 데이터 전압들을 화소 행(예를 들어, 동일한 주사 라인에 연결된 화소들) 단위로 데이터 라인들(DL1, DL2, DLm)에 인가할 수 있다. 여기서 m은 자연수일 수 있다.
주사 구동부(30)는 타이밍 제어부(10)로부터 클록 신호, 주사 시작 신호 등을 수신하여 주사 라인들(GIL1, GWL1, GBL1, GILn, GWLn, GBLn)에 제공할 주사 신호들을 생성할 수 있다. 여기서 n은 자연수일 수 있다.
도시하진 않았지만, 주사 구동부(30)는 복수의 서브 주사 구동부들을 포함할 수 있다. 예를 들어, 제1 서브 주사 구동부는 제1 주사 라인들(GIL1, GILn)에 대한 주사 신호들을 제공하고, 제2 서브 주사 구동부는 제2 주사 라인들(GWL1, GWLn)에 대한 주사 신호들을 제공하고, 제3 서브 주사 구동부는 제3 주사 라인들(GBL1, GBLn)에 대한 주사 신호들을 제공할 수 있다. 각각의 서브 주사 구동부들은 시프트 레지스터 형태로 연결된 복수의 주사 스테이지 회로들을 포함할 수 있다. 예를 들어, 주사 시작 라인으로 공급되는 주사 시작 신호의 턴-온 레벨의 펄스를 다음 주사 스테이지 회로로 순차적으로 전달하는 방식으로 주사 신호들을 생성할 수 있다.
발광 구동부(40)는 타이밍 제어부(10)로부터 클록 신호, 발광 중지 신호 등을 수신하여 발광 라인들(EL1, EL2, ELn)에 제공할 발광 신호들을 생성할 수 있다. 예를 들어, 발광 구동부(40)는 발광 라인들(EL1, EL2, ELn)에 순차적으로 턴-오프 레벨의 펄스를 갖는 발광 신호들을 제공할 수 있다. 예를 들어, 발광 구동부(40)는 시프트 레지스터 형태로 구성될 수 있고, 클록 신호의 제어에 따라 발광 중지 신호의 턴-오프 레벨의 펄스를 다음 발광 스테이지 회로(이하, 스테이지 회로)로 순차적으로 전달하는 방식으로 발광 신호들을 생성할 수 있다.
표시부(50)는 화소(PXij)들을 포함한다. 예를 들어, 화소(PXij)는 대응하는 일 데이터 라인(DLi), 복수의 주사 라인들(GILj, GWLj, GBLj) 및 일 발광 라인(ELj)에 연결될 수 있다. 다만, 화소(PXij)가 대응하는 일 데이터 라인(DLi), 주사 라인들(GILj, GWLj, GBLj) 및 발광 라인(ELj)의 개수는 도시된 것에 한정되는 것은 아니다.
복수의 화소(PXij)들은 복수의 색을 발광하는 발광 영역을 정의할 수 있다. 예를 들어, 복수의 화소(PXij)는 적색, 녹색, 청색을 발광하는 발광 영역을 정의할 수 있다. 일 실시예로, 화소(PXij)는 복수의 트랜지스터 및 적어도 하나의 커패시터를 포함한다.
표시부(50)는 화소(PXij)들이 정의하는 복수의 색을 발광하는 발광 영역을 포함하는 표시 영역(DA, 도 1 참조)을 정의할 수 있다.
일 실시예로, 화소(PXij)들은 행렬 형태로 배치될 수 있다. 예를 들어, 화소(PXij)들 중 행방향으로 배치된 화소(PXij)들은 동일한 제2 주사 라인들(GWL1, GWLn), 제2 주사 라인들(GWL1, GWLn), 제3 주사 라인들(GBL1, GBLn) 및 발광 라인들(EL1, EL2, ELn)에 연결될 수 있다. 행방향은 상술한 제2 방향(DR2)에 대응될 수 있다. 동일한 제2 주사 라인들(GWL1, GWLn), 제2 주사 라인들(GWL1, GWLn), 제3 주사 라인들(GBL1, GBLn) 및 발광 라인들(EL1, EL2, ELn)에 연결된 행방향으로 배치된 화소들은 화소행을 정의할 수 있다.
전원 제공부(60)는 외부 입력 전압을 수신하고, 외부 입력 전압을 변환함으로써 전원 전압을 출력단에 제공할 수 있다. 예를 들어, 전원 제공부(60)는 외부 입력 전압에 기초하여 고전원 전압(ELVDD) 및 저전원 전압(ELVSS)을 발생한다. 본 명세서에서 고전원 전압(ELVDD) 및 저전원 전압(ELVSS)은 서로 상대적인 전압 레벨을 갖는 전원일 수 있다. 전원 제공부(60)는 화소(PXij)마다 구동 트랜지스터의 게이트 전극을 초기화 하는 제1 초기화 전압(VINT1) 및 발광 다이오드(LD, 도 3 참조)의 애노드(anode)를 초기화 하는 제2 초기화 전압(VINT2)을 제공할 수 있다.
전원 제공부(60)는 배터리 등으로부터 외부 입력 전압을 수신하고, 외부 입력 전압을 부스팅(boosting)하여 외부 입력 전압보다 더 높은 전압인 전원 전압을 생성할 수 있다. 예를 들어, 전원 제공부(60)는 PMIC(power management integrated chip)로 구성될 수 있다. 예를 들어, 전원 제공부(60)는 외부(external) DC/DC IC로 구성될 수 있다.
전원 제공부(60)는 초기화 전압 생성부(61)를 포함할 수 있다. 초기화 전압 생성부(61)는 화소(PXij)마다 제공되는 초기화 전압들(VINT1, VINT2)의 제공 기간을 제어할 수 있다. 즉, 초기화 전압 생성부(61)는 각 화소(PXij)에 제공되는 초기화 전압들(VINT1, VINT2)이 제공되는 기간이 독립적이도록 제어할 수 있다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 화소(PXij)는 복수의 트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 일 스토리지 커패시터(Cst) 및 일 발광 다이오드(LD)를 포함한다.
제1 트랜지스터(T1)는 제1 전극이 제2 트랜지스터(T2)의 제1 전극 및 제5 트랜지스터(T5)의 제2 전극에 연결되고, 제2 전극이 제3 트랜지스터(T3)의 제1 전극 및 제6 트랜지스터(T6)의 제1 전극에 연결되고, 게이트 전극이 제3 트랜지스터(T3)의 제2 전극에 연결될 수 있다. 제1 트랜지스터(T1)는 구동 트랜지스터로 명명될 수도 있다. 본 명세서에서, 각 트랜지스터의 제1 전극 및 제2 전극 중 어느 하나는 소스 전극이고 나머지 하나는 드레인 전극에 해당한다.
제2 트랜지스터(T2)는 제1 전극이 트랜지스터(T1)의 제1 전극에 연결되고, 제2 전극이 데이터 라인(DLi)에 연결되고, 게이트 전극이 제2 주사 라인(GWLj)에 연결될 수 있다. 제2 트랜지스터(T2)는 스캔 트랜지스터로 명명될 수도 있다.
제3 트랜지스터들(T3)은 복수의 트랜지스터가 직렬로 연결된 형태일 수 있다. 제3 트랜지스터들(T3) 중 일측 트랜지스터의 제1 전극이 제1 트랜지스터(T1)의 제2 전극에 연결되고, 타측 트랜지스터의 제2 전극이 제1 트랜지스터(T1)의 각 게이트 전극에 연결되고, 제3 트랜지스터들(T3)의 게이트 전극이 제2 주사 라인(GWLj)에 연결될 수 있다. 제3 트랜지스터들(T3)은 다이오드 연결 트랜지스터로 명명될 수도 있다.
제4 트랜지스터들(T4)은 복수의 트랜지스터가 직렬로 연결된 형태일 수 있다. 제4 트랜지스터들(T4) 중 일측 트랜지스터의 제1 전극이 스토리지 커패시터(Cst)의 제2 전극에 연결되고, 타측 트랜지스터의 제2 전극이 제1 초기화 전압(VINT1)이 제공되는 제1 초기화 라인에 연결되고, 제4 트랜지스터들(T4)의 각 게이트 전극이 제1 주사 라인(GILj)에 연결될 수 있다. 제4 트랜지스터들(T4)은 게이트 초기화 트랜지스터로 명명될 수 있다.
제3 트랜지스터들(T3) 및 제4 트랜지스터들(T4)이 각각 복수의 트랜지스터가 직렬로 연결된 형태로 구성되어 전류의 누설(leakage)을 최소화할 수 있다.
제5 트랜지스터(T5)는 제1 전극이 고전원 라인(ELVDDL)에 연결되고, 제2 전극이 제1 트랜지스터(T1)의 제1 전극에 연결되고, 게이트 전극이 발광 라인(ELj)에 연결될 수 있다. 제5 트랜지스터(T5)는 제1 발광 트랜지스터로 명명될 수 있다.
제6 트랜지스터(T6)는 제1 전극이 제1 트랜지스터(T1)의 제2 전극에 연결되고, 제2 전극이 발광 다이오드(LD)의 애노드(anode)에 연결되고, 게이트 전극이 발광 라인(ELj)에 연결될 수 있다. 제6 트랜지스터(T6)는 제2 발광 트랜지스터로 명명될 수 있다.
일 실시예로, 제5 트랜지스터(T5)와 제6 트랜지스터(T6)의 각 문턱전압은 미세하게 다를 수 있다. 예를 들어, 제6 트랜지스터(T6)의 문턱전압이 제5 트랜지스터(T5)의 문턱전압보다 미세하게 클 수 있다. 즉, 제5 트랜지스터(T5)와 제6 트랜지스터(T6)의 각 게이트-소스 간 전압이 특정 전압 레벨일 경우, 제5 트랜지스터(T5)는 턴-온 상태가 되나, 제6 트랜지스터(T6)는 턴-오프 상태를 유지할 수 있다. 상기 특정 전압 레벨은 약 7.5V 내지 8.5V일 수 있으나, 상술한 전압 레벨 범위에 제한되는 것은 아니다.
일 실시예로, 제5 트랜지스터(T5)의 게이트 전극과 제6 트랜지스터(T6)의 게이트 전극은 동일한 발광 라인(ELj)에 연결될 수 있다. 즉, 제5 트랜지스터(T5)의 게이트 전극과 제6 트랜지스터(T6)의 게이트 전극은 전기적으로 연결될 수 있다.
제7 트랜지스터(T7)는 제1 전극이 발광 다이오드(LD)의 애노드에 연결되고, 제2 전극이 제2 초기화 전압(VINT2)이 제공되는 제2 초기화 라인에 연결되고, 게이트 전극이 제3 주사 라인(GBLj)에 연결될 수 있다. 제7 트랜지스터(T7)는 애노드 초기화 트랜지스터로 명명될 수 있다.
제1 트랜지스터(T1)의 게이트 전극을 제1 초기화 라인에 전기적으로 연결하고, 발광 다이오드(LD)의 애노드를 제2 초기화 라인에 전기적으로 연결함에 따라, 제1 트랜지스터(T1)의 게이트 전극과 발광 다이오드(LD)의 애노드의 초기화 전압을 다르게 설정할 수 있다. 이에 따라, 제1 트랜지스터(T1)의 게이트 전극과 발광 다이오드(LD)의 애노드에 가해지는 초기화 전압에 기한 스트레스를 줄일 수 있다.
스토리지 커패시터(Cst)는 제1 전극이 고전원 라인(ELVDDL)에 연결되고, 제2 전극이 제1 트랜지스터(T1)의 게이트 전극에 연결될 수 있다.
발광 다이오드(LD)는 애노드가 제6 트랜지스터(T6)의 제2 전극에 연결되고, 캐소드가 저전원 라인(ELVSSL)에 연결될 수 있다. 저전원 라인(ELVSSL)에 인가된 전압은 고전원 라인(ELVDDL)에 인가된 전압보다 낮게 설정될 수 있다. 발광 다이오드(LD)는 유기 발광 다이오드(organic light emitting diode), 무기 발광 다이오드(inorganic light emitting diode), 퀀텀 닷 발광 다이오드(quantum dot light emitting diode) 등일 수 있다.
발광 다이오드(LD)는 자체 커패시턴스(Cel)를 가질 수 있다. 예를 들어, 발광 다이오드(LD)의 캐소드는 애노드, 제6 트랜지스터(T6)의 제2 전극 및 제7 트랜지스터(T7)의 제1 전극과 관계에서 커패시턴스(Cel)가 형성될 수 있다.
발광 다이오드(LD)는 고전원 라인(ELVDDL)으로부터 공급되는 구동 전류(Ids)의 전류 레벨에 의해 발광량이 결정될 수 있다. 구동 전류(Ids)는 제1 트랜지스터(T1)의 드레인-소스 간 전류(Ids)일 수 있다. 구동 전류(Ids)의 전류 레벨은 고전원 라인(ELVDDL)과 저전원 라인(ELVSSL) 사이에 연결된 트랜지스터들에 직접 영향받을 수 있다. 예를 들어, 본 실시예에서 고전원 라인(ELVDDL)과 저전원 라인(ELVSSL) 사이에 연결된 트랜지스터들은 제1 트랜지스터(T1), 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)에 해당한다. 본 명세서에서 구동 전류(Ids)와 제1 트랜지스터(T1)의 드레인-소스 간 전류(Ids)는 실질적으로 동일한 전류이므로 동일한 도면부호를 사용하였다.
일 실시예로, 각 트랜지스터들(T1~T7)은 P형(PMOS) 트랜지스터일 수 있다. 트랜지스터들(T1~T7)의 채널들은 폴리 실리콘(poly silicon)으로 구성될 수도 있다. 폴리 실리콘 트랜지스터는 LTPS(low temperature poly silicon) 트랜지스터일 수도 있다. 폴리 실리콘 트랜지스터는 높은 전자 이동도를 가지며, 이에 따른 빠른 구동 특성을 갖는다.
다른 실시예에서, 트랜지스터들(T1~T7)은 N형(NMOS) 트랜지스터들일 수 있다. 이때, 트랜지스터들(T1~T7)의 채널들은 산화물 반도체(oxide semiconductor)로 구성될 수도 있다. 산화물 반도체 트랜지스터는 저온 공정이 가능하며, 폴리 실리콘에 비하여 낮은 전하 이동도를 갖는다. 따라서, 산화물 반도체 트랜지스터들은 턴-오프 상태에서 발생하는 누설 전류 량이 폴리 실리콘 트랜지스터들에 비해 작다.
또 다른 실시예에서 일부 트랜지스터(예, T1, T2, T5, T6, T7)는 P형 트랜지스터이고, 나머지 트랜지스터(예, T3, T4)는 N형 트랜지스터일 수도 있다.
한편, 제2 트랜지스터(T2)가 턴-온 되어 데이터 신호가 공급되는 기간 동안, 제3 트랜지스터(T3)도 턴-온 되어 제1 트랜지스터(T1)의 게이트 전극과 제2 전극이 전기적으로 접속되므로, 게이트 전극과 제2 전극은 실질적으로 동등한 전위를 갖는다. 제1 트랜지스터(T1)의 게이트-소스 간 전압 차(예, Vgs)가 문턱전압보다 큰 경우, 제1 트랜지스터(T1)는 게이트 전극과 제1 전극 간의 전압 차가 제1 트랜지스터(T1)의 문턱전압에 도달할 때까지 전류 패스를 형성하며, 그에 따라 게이트 전극과 제2 전극의 전압은 충전된다. 즉, 제1 트랜지스터(T1)의 제1 전극에 데이터 신호가 공급된 경우, 제1 트랜지스터(T1)의 게이트 전극과 제2 전극의 전압은 데이터 신호와 문턱전압 간의 차전압까지 상승한다. 이로 인해, 제1 트랜지스터(T1)는 다이오드 접속될 수 있고, 문턱전압이 보상될 수 있다.
도 4는 본 발명의 일 실시예에 따른 표시장치에서 게이트 온 바이어스 상태와 게이트 오프 바이어스 상태에서 구동 트랜지스터의 게이트-소스 간 전압 차에 따른 구동 트랜지스터의 드레인-소스 간 전류를 보여주는 그래프이다.
게이트 온 바이어스 상태(이하, 온 바이어스 상태)는 제1 트랜지스터(T1)의 게이트 전극에 피크 화이트 계조 전압(peak white grayscale voltage)(dW)이 인가되어 제1 트랜지스터(T1)의 드레인-소스 간 전류(Ids)가 풀-화이트(full-white) 계조에 대응되는 상태를 의미한다. 예를 들어, 풀-화이트(full-white) 계조에 대응되는 드레인-소스 간 전류(Ids)는 가장 높은 레벨을 갖는 전류일 수 있다.
게이트 오프 바이어스 상태(이하, 오프 바이어스 상태)는 구동 트랜지스터의 게이트 전극에 피크 블랙 계조 전압(peak black grayscale voltage)(dB)이 인가되어 제1 트랜지스터(T1)의 드레인-소스 간 전류(Ids)가 풀-블랙(full-black) 계조에 대응되는 상태를 의미한다. 예를 들어, 풀-블랙(full-black) 계조에 대응되는 드레인-소스 간 전류(Ids)는 가장 낮은 레벨을 갖는 전류일 수 있다.
피크 화이트 계조 전압(dW)은 발광 다이오드가 피크 화이트 계조로 발광하기 위해 제1 트랜지스터(T1)의 게이트 전극에 인가되는 전압을 의미하며, 피크 블랙 계조 전압(dB)은 발광 다이오드가 피크 블랙 계조로 발광하기 위해 제1 트랜지스터(T1)의 게이트 전극에 인가되는 전압을 의미한다. 예를 들어, 계조값이 8 비트의 디지털 값으로 표현되는 경우, 피크 블랙 계조는 최소값인 "0"을 의미하고, 피크 화이트 계조는 최대값인 "255"를 의미할 수 있다.
다만, 도 4를 참조하면, P형의 제1 트랜지스터에서 온 바이어스 상태와 오프 바이어스 상태의 스윕(sweep) 곡선에서 차이가 있어, 동일 계조에서 제1 트랜지스터(T1)의 드레인-소스 간 전류(Ids) 값의 차이가 나타날 수 있다.
즉, 그레이 표현에서 구동 트랜지스터의 게이트-소스 간 전압 차에 따른 구동 트랜지스터의 드레인-소스 간 전류 특성의 온 바이어스 상태와 오프 바이어스 상태의 스윕(sweep) 곡선의 차를 히스테리시스(hysteresis) 현상이라 하며, 이는 잔상의 원인이 될 수 있다.
또한, 이러한 드레인-소스 간 전류(Ids) 값의 차이는 P형 트랜지스터를 유기 발광 표시 장치의 구동 박막 트랜지스터로 이용 시, 구동 전류(Ids)를 기반으로 구동이 이루어지는 발광 다이오드의 구동 특성을 안정화하지 못해 휘도 차이를 일으킬 수 있다.
특히, 표시장치(1)가 고주파수인 제1 주파수로 구동 하다 제2 주파수로 구동 주파수를 변경해 구동할 때, 히스테리시스(hysteresis) 현상에 기한 잔상이 쉽게 시인될 수 있다. 따라서, 표시장치(1)가 제2 주파수로 구동할 때 히스테리시스(hysteresis) 현상에 기한 잔상의 시인을 최소화하기 위해, 발광 구간이 시작되기 전 구동 트랜지스터를 온 바이어스 상태로 설정해줄 필요가 있다.
본 실시예에서, 고전원 전압(ELVDD)을 이용해, 구동 트랜지스터를 온 바이어스 상태로 설정할 수 있다. 즉, 제5 트랜지스터(T5)를 턴-온 시켜 제1 트랜지스터(T1)의 제1 전극에 고전원 전압(ELVDD)을 인가해, 제1 트랜지스터(T1)를 온 바이어스 상태로 설정할 수 있다. 이때, 제6 트랜지스터(T6)는 턴-오프 상태가 유지되어야 한다. 이는, 발광 구동부(40)를 제어하여 제6 트랜지스터(T6)는 턴-오프 상태가 유지하면서 제5 트랜지스터(T5)를 턴-온 시킬 수 있다. 이하, 발광 구동부(40)에 대해 자세하게 설명한다.
도 5는 본 발명의 일 실시예에 의한 발광 구동부와 표시부의 관계를 나타낸 블록도이다.
도 5를 참조하면, 발광 구동부(40)는 복수의 스테이지 회로들(ST1~STk, STk+1~STn)을 포함할 수 있다. 여기서 k는 1보다 크고 n보다 작은 자연수일 수 있다. 복수의 스테이지 회로들(ST1~STn)은 표시부(50)의 화소행(PXL1~PKLk) 마다 대응될 수 있다.
스테이지 회로들(ST1~STk, STk+1~STn)은 각각 발광 라인들(EL1~ELk, ELk+1~ELn)의 일단에 연결되고, 상기 각각 발광 라인들(EL1~ELk, ELk+1~ELn)로 대응되는 각 화소행(PXL1~PKLk)의 모든 화소에 발광 신호를 공급할 수 있다.
스테이지 회로들(ST1~STk, STk+1~STn)은 타이밍 제어부(10)로부터 공급되는 클럭 신호들(CLK1, CLK2)에 응답하여 제1 전압(VGH, 도 7 참조) 또는 제2 전압(VGL, 도 7 참조)에 대응하는 제1 출력 신호를 출력할 수 있다.
스테이지 회로들(ST1~STk, STk+1~STn)은 각 스테이지 회로(ST1~STk, STk+1~STn) 내 제1 제어 신호 및 제2 제어 신호에 응답하여, 제1 출력 신호, 제1 미들 전압(VGM1) 또는 제2 미들 전압(VGM2)에 대응하는 제2 출력 신호를 출력할 수 있다.
스테이지 회로들(ST1~STk, STk+1~STn) 중 제1 내지 제k 화소행(PXL1~PKLk)에 대응하는 제1 내지 제k 스테이지 회로들(ST1~STk)은 제1 미들 전압(VGM1)이 공급될 수 있다. 스테이지 회로들(ST1~STk, STk+1~STn) 중 제k+1 내지 제n 화소행(PXLk~PKLn)에 대응하는 제k+1 내지 제n 스테이지 회로들(STk+1~STn)은 제2 미들 전압(VGM2)이 공급될 수 있다.
표시부(50) 내 제1 내지 제k 화소행(PXL1~PKLk)을 포함하는 제1 화소부(50a)와 제k+1 내지 제n 화소행(PXLk~PKLn)을 포함하는 제2 화소부(50b)가 정의될 수 있다. 즉, 제1 화소부(50a)는 발광 구동부(40)로부터 제1 내지 제k 발광 라인들(EL1~Elk)을 통해 제1 미들 전압(VGM1)을 공급받고, 제2 화소부(50b)는 발광 구동부(40)로부터 제k+1 내지 제n 발광 라인들(Elk+1~Eln)을 통해 제2 출력 신호로서 제2 미들 전압(VGM2)을 공급받는 것으로 서로 구분될 수 있다.
일 실시예로, 제k+1 내지 제n 스테이지 회로들(STk+1~STn)에 인접한 영역에서, 제1 미들 전압(VGM1)이 공급되는 제1 미들 전압(VGM1) 라인과 제2 미들 전압(VGM2)이 공급되는 제2 미들 전압(VGM2)라인은 서로 절연되어 교차할 수 있다. 제1 내지 제k 스테이지 회로들(ST1~STk)에 인접한 영역에서, 제1 미들 전압(VGM1) 라인과 제2 미들 전압(VGM2) 라인은 교차하지 않을 수 있으나, 이에 제한되는 것은 아니다.
일 실시예로, 상기 k와 상기 n은 k=[n/2]의 관계일 수 있다. 여기서, '[x]'는 x보다 크지 않은 최대 정수를 의미하는 가우스 기호에 해당한다. 다만, 몇몇 실시예에서, n이 홀수인 경우, k=[n/2]+1의 관계일 수도 있다.
도 6은 본 발명의 일 실시예에 의한 발광 구동부를 좀 더 자세히 나타낸 블록도이다. 도 7은 도 6의 스테이지 회로의 등가회로도이다.
도 7에서 제1 스테이지 회로(ST1) 및 제2 스테이지 회로(ST2)를 예시적으로 도시하였다. 도 6의 다른 스테이지 회로들도 도 7과 유사하게 구성될 수 있으므로, 중복된 설명은 생략한다.
도 6 및 도 7을 참조하면, 각 스테이지 회로들(ST1~STk, STk+1~STn)은 캐리 제어부(111) 및 출력 버퍼부(121, 122)를 포함한다.
각 스테이지 회로들(ST1~STk, STk+1~STn)의 캐리 제어부(111)는 개시 신호(FLM) 또는 이전 스테이지 회로의 제1 출력 신호(OS1)를 제공받아 작동이 개시될 수 있다. 각 스테이지 회로들(ST1~STk, STk+1~STn)의 캐리 제어부(111)는 제1 출력 신호(OS1)를 출력할 수 있다.
예를 들어, 첫번째 스테이지 회로(ST1)에 포함된 캐리 제어부(111)는 개시 신호(FLM)를 공급받고, 나머지 스테이지 회로들(ST2~STn)에 포함된 캐리 제어부(111)들은 이전 스테이지 회로에 포함된 캐리 제어부(111)의 제1 출력 신호(OS1)를 공급받을 수 있다.
명확히 도시되진 않았지만 각 스테이지 회로들(ST1~STk, STk+1~STn) 내 캐리 제어부(111)에 제1 전압(VGH) 및 제2 전압(VGL)이 제공될 수 있다. 각 스테이지 회로들(ST1~STk, STk+1~STn) 내 캐리 제어부(111)는 상기 제1 전압(VGH) 또는 상기 제2 전압(VGL)을 제1 출력 신호(OS1)로서 선택할 수 있다. 상술한 동작에 따라, 캐리 제어부(111)들은 순차적으로 제1 출력 신호(OS1)들을 출력할 수 있다.
각각의 출력 버퍼부(121, 122)는 제1 미들 전압(VGM1)이 제공되는 제1 미들 전압 라인 또는 제2 미들 전압(VGM2)이 제공되는 제2 미들 전압 라인에 연결될 수 있다. 각각의 출력 버퍼부(121, 122)는 캐리 제어부(111)들로부터 공급되는 제1 출력 신호(OS1) 및 미들 전압(VGM1 또는 VGM2) 중 선택하여 제2 출력 신호(OS2)로서 발광 신호로 생성할 수 있고, 생성된 발광 신호를 발광 라인들(EL1~ELn)로 출력할 수 있다.
출력 버퍼부(121, 122)는 제2 출력 신호(OS2)로서 제1 출력 신호(OS1) 및 미들 전압(VGM1 또는 VGM2)를 선택할 수 있다. 상술한 선택은 캐리 제어부(111)에 의해 제어될 수 있다. 이에 따라, 제1 출력 신호(OS1) 및 미들 전압(VGM1 또는 VGM2)이 출력 버퍼부(121, 122)에서 발광 라인들(EL1~ELn)로 출력되는 시간은 비중첩될 수 있다. 출력 버퍼부(121, 122)는 제1 미들 전압 라인에 연결된 출력 버퍼부(121)와 제2 미들 전압 라인에 연결된 출력 버퍼부(122)로 구분될 수 있다.
출력 버퍼부(121, 122)는 캐리 제어부(111)와 제어 라인들(CL1, CL2)로 연결되며, 출력 버퍼부(121, 122) 내 트랜지스터들(M13, M14)의 온, 오프가 캐리 제어부(111)에 의해 제어될 수 있다.
각 스테이지 회로들(ST1~STk, STk+1~STn)은 복수개의 트랜지스터(M1~M14)를 포함할 수 있다. 이하에서, 각 스테이지 회로 내 트랜지스터들(M1~M14)은 p형 트랜지스터(예를 들어, PMOS)임을 가정하여 설명하지만, 당업자라면 트랜지스터들(M1~M14)의 일부 또는 전부를 n형 트랜지스터(예를 들어, NMOS)로 대체하여 스테이지 회로를 구성할 수 있을 것이다.
이하, 제1 스테이지 회로(ST1)를 중심으로 설명한다.
캐리 제어부(111)는 제1 내지 제12 트랜지스터들(M1~M12) 및 제1 내지 제3 커패시터(C1~C3)를 포함할 수 있다. 출력 버퍼부(121)는 제13 및 제14 트랜지스터들(M13, M14)을 포함할 수 있다.
제1 트랜지스터(M1)의 제1 전극은 개시 신호(FLM)를 제공받고, 게이트 전극은 제1 클럭 신호(CLK1)를 제공받고, 제2 전극은 제3 트랜지스터(M3) 및 제12 트랜지스터(M12)의 각 제1 전극, 제4 트랜지스터(M4) 및 제8 트랜지스터(M8)의 각 게이트 전극에 연결될 수 있다.
제2 트랜지스터(M2)의 제1 전극은 제3 트랜지스터(M3)의 제2 전극에 연결되고, 제2 전극은 제8 트랜지스터(M8)의 제2 전극에 연결되고, 제2 전압(VGL)을 제공받고, 게이트 전극은 제4 트랜지스터(M4)의 제2 전극, 제11 트랜지스터(M11)의 제1 전극에 연결될 수 있다.
제3 트랜지스터(M3)의 게이트 전극은 제2 클럭 신호(CLK2)를 제공받고, 제1 전극은 제1 트랜지스터(M1)의 제2 전극에 연결되고, 제2 전극은 제2 트랜지스터(M2)의 제1 전극에 연결될 수 있다.
제4 트랜지스터들(M4)은 복수의 트랜지스터가 직렬로 연결된 형태일 수 있다. 제4 트랜지스터들(M4) 중 일측 트랜지스터의 제1 전극은 제1 클럭 신호(CLK1)를 제공받고, 제4 트랜지스터들(M4) 중 타측 트랜지스터의 제2 전극은 제2 트랜지스터(M2)의 게이트 전극에 연결되고, 각 게이트 전극은 제1 트랜지스터(M1)의 제2 전극에 연결될 수 있다.
제5 트랜지스터(M5)의 제1 전극은 제2 전압(VGL)을 제공받고, 제2 전극은 제2 트랜지스터(M2)의 게이트 전극 및 제11 트랜지스터(M11)의 제1 전극에 연결되고, 게이트 전극은 제1 클럭 신호(CLK1)를 제공받을 수 있다.
제6 트랜지스터(M6)의 제1 전극은 제7 트랜지스터(M7)의 제2 전극에 연결되고, 제2 전극은 제9 트랜지스터(M9) 및 제13 트랜지스터(M13)의 각 게이트 전극에 연결되고, 게이트 전극은 제2 클럭 신호(CLK2)를 제공받을 수 있다.
제7 트랜지스터(M7)의 제1 전극은 제2 클럭 신호(CLK2)를 제공받고, 제2 전극은 제6 트랜지스터(M6)의 제1 전극에 연결되고, 게이트 전극은 제11 트랜지스터(M11)의 제2 전극에 연결될 수 있다.
제8 트랜지스터(M8)의 제1 전극은 제6 트랜지스터의 제2 전극에 연결되고, 제2 전극은 제1 전압(VGH)을 제공받고, 게이트 전극은 제1 트랜지스터(M1)의 제2 전극 및 제12 트랜지스터(M12)의 제1 전극에 연결될 수 있다.
제9 트랜지스터(M9)의 제1 전극은 제1 출력 신호(OS1)를 제공하는 캐리 아웃 단자에 연결되고, 제2 전극은 제1 전압(VGH)을 제공받고, 게이트 전극은 제6 트랜지스터(M6)의 제2 전극에 연결될 수 있다.
제10 트랜지스터(M10)의 제1 전극은 제2 전압(VGL)을 제공받고, 제2 전극은 제1 출력 신호(OS1)를 제공하는 캐리 아웃 단자에 연결되고, 게이트 전극은 제12 트랜지스터(M12)의 제2 전극에 연결될 수 있다.
제9 트랜지스터(M9)와 제10 트랜지스터(M10)에서 언급한 캐리 아웃 단자는 다음 스테이지 회로(예를들어, 제2 스테이지 회로(ST2)) 내 제1 트랜지스터의 제1 전극에 연결될 수 있다.
제11 트랜지스터(M11)의 제1 전극은 제4 트랜지스터(M4) 및 제5 트랜지스터(M5)의 각 제2 전극에 연결되고, 제2 전극은 제7 트랜지스터(M7)의 게이트 전극에 연결되고, 게이트 전극은 제2 전압(VGL)을 제공받을 수 있다.
제12 트랜지스터(M12)의 제1 전극은 제1 트랜지스터(M1)의 제2 전극과 연결되고, 제2 전극은 제10 트랜지스터(M10) 및 제14 트랜지스터(M14)의 각 게이트 전극에 연결되고, 게이트 전극은 제2 전압(VGL)을 제공받을 수 있다.
제1 커패시터(C1)는 제1 전압(VGH)이 제공되는 노드와 제6 트랜지스터의 제2 전극, 제9 트랜지스터(M9)의 게이트 전극, 제13 트랜지스터(M13)의 게이트 전극을 전기적으로 커플링시킬 수 있다.
제2 커패시터(C2)는 제7 트랜지스터(M7)의 게이트 전극, 제11 트랜지스터(M11)의 제2 전극과 제6 트랜지스터(M6)의 제1 전극, 제7 트랜지스터(M7)의 제2 전극을 전기적으로 커플링시킬 수 있다.
제3 커패시터(C3)는 제2 클럭 신호(CLK2)를 제12 트랜지스터(M12)의 제2 전극, 제10 트랜지스터(M10)의 게이트 전극, 제14 트랜지스터(M14)의 게이트 전극에 전기적으로 커플링시킬 수 있다.
제13 트랜지스터(M13)의 제1 전극은 발광 라인에 연결되고, 제2 전극은 제1 미들 전압(VGM1)을 제공받고, 게이트 전극은 제6 트랜지스터(M6)의 제2 전극에 연결될 수 있다. 제13 트랜지스터(M13)의 게이트 전극은 캐리 제어부(111)로부터 연장된 제1 제어 라인에 연결될 수 있다. 제1 제어 라인은 제6 트랜지스터(M6)의 제2 전극과 동일한 노드에 전기적으로 연결될 수 있다.
제14 트랜지스터(M14)의 제1 전극은 제2 전압(VGL)을 제공받고, 제2 전극은 발광 라인에 연결되고, 게이트 전극은 제12 트랜지스터(M12)의 제2 전극에 연결될 수 있다. 제14 트랜지스터(M14)의 게이트 전극은 캐리 제어부(111)로부터 연장된 제2 제어 라인에 연결될 수 있다. 제2 제어 라인은 제12 트랜지스터(M12)의 제2 전극과 동일한 노드에 전기적으로 연결될 수 있다.
도시하진 않았지만, 상술한 것과 유사하게, 제k+1 내지 제n 스테이지 회로들(STk+1~STn)의 각 제13 트랜지스터(M13)의 제2 전극은 제2 미들 전압(VGM2)을 제공받을 수 있다.
제2 스테이지 회로(ST2)는 제1 스테이지 회로(ST1)에서 제1 클럭 신호(CLK1)를 제공받는 단자에 대응되는 단자에서 제2 클럭 신호(CLK2)를 제공받고, 제2 클럭 신호(CLK2)를 제공받는 단자에 대응되는 단자에서 제1 클럭 신호(CLK1)를 제공받을 수 있다.
즉, 홀수 번째 스테이지 회로들(ST1, ST3, ??)에서 제1 클럭 신호(CLK1)에 의해 제어되는 단자는 짝수 번째 스테이지 회로들(ST2, ST4, ??)에 대응되는 단자는 제2 클럭 신호(CLK2)에 의해 제어되고, 홀수 번째 스테이지 회로들(ST1, ST3, ??)에서 제2 클럭 신호(CLK2)에 의해 제어되는 단자는 짝수 번째 스테이지 회로들(ST2, ST4, ??)에 대응되는 단자는 제1 클럭 신호(CLK1)에 의해 제어될 수 있다.
제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)는 동일한 주파수를 가질 수 있다. 즉, 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)는 동일한 주기를 갖는다. 제2 클럭 신호(CLK2)는 제1 클럭 신호(CLK1)의 주기의 반주기만큼 제1 클럭 신호(CLK1)가 시프트 된 신호이다.
개시 신호(FLM)는 제1 스테이지 회로(ST1)에만 제공될 수 있다. 개시 신호(FLM)는 제1 클럭 신호(CLK1)가 하이 레벨에서 로우 레벨로 천이될 때 로우 레벨에서 하이 레벨로 천이될 수 있다. 개시 신호(FLM)는 로우 레벨에서 하이 레벨로 천이된 후 일부 구간 동안 하이 레벨을 유지한다. 즉, 개시 신호(FLM)는 제1 클럭 신호(CLK1)가 하이 레벨에서 로우 레벨로 천이될 때 활성화되고, 활성화된 구간은 일부 구간 동안 유지된다.
이하, 각 신호의 하이 레벨은 제1 레벨로 정의되고, 하이 레벨보다 낮은 로우 레벨은 제2 레벨로 정의된다. 또한, 제2 전압(VGL)은 제2 레벨을 가질 수 있고, 제1 전압(VGH)은 제1 레벨을 가질 수 있다. 여기서, 제1 미들 전압(VGM1) 및 제2 미들 전압(VGM2)은 제2 전압(VGL)과 제1 전압(VGH) 사이의 전압 레벨을 가질 수 있다. 제1 미들 전압(VGM1) 및 제2 미들 전압(VGM2)의 전압 레벨은 제3 레벨로 정의된다.
일 실시예로, 상기 제1 레벨은 14.5V 내지 15.5V, 상기 제2 레벨은 1.5V 내지 2.5V, 제3 레벨은 약 7.5V 내지 8.5V일 수 있다. 다만, 실시예가 상술한 전압 레벨 범위에 제한되는 것은 아니다.
일 실시예로, 제1 미들 전압(VGM1) 및 제2 미들 전압(VGM2)의 각 전압 레벨을 동일할 수 있으나, 이에 제한되는 것은 아니다.
각 스테이지 회로들(ST1~STk, STk+1~STn)의 캐리 제어부(111)는 출력 버퍼부(121, 122)의 트랜지스터들(M13, M14)을 제어하여, 제2 출력 신호(OS2)로서 제1 출력 신호(OS1) 및 미들 전압(VGM1 또는 VGM2)를 선택적으로 출력할 수 있다. 출력 버퍼부(121, 122)는 캐리 제어부(111)로부터 제1 제어 라인(CL1)으로 제1 제어 신호를 제공받고, 제2 제어 라인(CL2)으로 제2 제어 신호를 제공받을 수 있다. 예를 들어, 각 스테이지 회로들(ST1~STk, STk+1~STn)은 제13 트랜지스터(M13)를 턴-오프 시키고 제14 트랜지스터(M14)를 턴-온 시켜 제2 전압(VGL)의 전압 레벨에 대응되는 제1 출력 신호(OS1)를 제2 출력 신호(OS2)로서 발광 라인(EL1~ELn)으로 출력할 수 있다. 또한, 각 스테이지 회로들(ST1~STk, STk+1~STn)은 제13 트랜지스터(M13)를 턴-온 시키고 제14 트랜지스터(M14)를 턴-오프 시켜 제1 미들 전압(VGM1) 또는 제2 미들 전압(VGM2)의 전압 레벨에 대응되는 신호를 제2 출력 신호(OS2)로서 발광 라인(EL1~ELn)으로 출력할 수 있다.
도 8 및 도 9는 각각 본 발명의 일 실시예에 따른 표시장치의 구동 방법을 나타낸 타이밍도이다. 도 8은 표시장치(1)가 고주파수인 제1 주파수로 구동하는 경우를 도시했고, 도 9는 표시장치(1)가 저주파수인 제2 주파수로 구동하는 경우를 도시했다.
예를 들어, 제1 주파수는 표시장치(1)가 구동 가능한 범위 내 가장 높은 주파수일 수 있다.
도 8을 참조하면, 각 화소행(PXL1~PXLn)에서 발광 신호(EM[1]~EM[n])가 하이 레벨을 갖는 경우, 각 화소의 제5 트랜지스터(T5)와 제6 트랜지스터(T6)가 턴-오프 상태를 유지하고, 발광 신호(EM[1]~EM[n])가 로우 레벨을 갖는 경우, 제5 트랜지스터(T5)와 제6 트랜지스터(T6)가 턴-온 상태를 유지할 수 있다. 이에 따라, 각 화소행(PXL1~PXLn)에서 발광 신호(EM[1]~EM[n])가 하이 레벨을 갖는 경우, 비발광 구간으로 정의되고, 발광 신호(EM[1]~EM[n])가 로우 레벨을 갖는 경우, 발광 구간으로 정의될 수 있다.
일 실시예로, 표시장치(1)가 제1 주파수로 구동하는 경우, 일 프레임 구간은 데이터 프로그래밍 구간만으로 이루어질 수 있다. 상기 데이터 프로그래밍 구간은 비발광 구간 동안 구동 트랜지스터의 문턱전압 보상, 애노드의 초기화, 데이터 신호를 기입하고, 발광 구간동안 발광 다이오드(LD)가 발광할 수 있다. 예를 들어, 비발광 구간에서 제2 트랜지스터(T2)를 턴-온 시킬 수 있는 로우 레벨의 주사 신호(GW[1]~GW[n])가 화소로 제공될 수 있다.
일 실시예로, 표시장치(1)가 제1 주파수로 구동하는 경우, 발광 구동부(40)는 제1 레벨과 제2 레벨의 발광 신호(EM[1]~EM[n])만을 출력하도록 제어될 수 있다.
일 실시예로, 표시장치(1)가 제2 주파수로 구동하는 경우, 일 프레임 구간은 데이터 프로그래밍 구간 및 홀딩 구간을 포함할 수 있다. 또한, 일 프레임 구간 내 적어도 일부 구간에서 포치(porch) 구간을 포함할 수 있다. 예를 들어, 각 화소행(PXL1~PXLn) 별로 포치 구간은 홀딩 구간 내 포함될 수 있다. 제n 화소행(PXL1~PXLn)의 데이터 프로그래밍 구간 내 비발광 구간이 종료되는 시점 내지 제1 화소행(PXL1~PXLn)의 비발광 구간이 시작되는 시점이 포치 구간으로 정의될 수 있다.
포치 구간은 제2 주파수로 구동 시 수평 동기화 신호가 턴-온 되어 수평 방향으로 평행하게 배치된 각각의 화소를 동기화하는 구간이다.
일 실시예로, 각 화소행(PXL1~PXLn) 별로 데이터 프로그래밍 구간은 비발광 구간 내 구동 트랜지스터의 문턱전압 보상하는 구간, 애노드를 초기화하는 구간, 데이터 신호를 기입하는 구간을 포함하고, 발광 구간 내 발광 다이오드(LD)가 발광하는 구간을 포함할 수 있다.
일 실시예로, 각 화소행(PXL1~PXLn) 별로 홀딩 구간은 구동 트랜지스터를 온 바이어스 상태로 설정하는 구간을 포함할 수 있다.
구동 트랜지스터를 온 바이어스 상태로 설정하는 구간에서, 제1 내지 제k 스테이지 회로들(ST1~STk)은 제3 레벨의 발광 신호(EM[1]~EM[n])를 발광 라인으로 출력할 수 있다. 마찬가지로, 제k+1 내지 제n 스테이지 회로들(STk+1~STn)은 제3 레벨의 발광 신호(EM[1]~EM[n])를 발광 라인으로 출력할 수 있다.
제1 내지 제k 스테이지 회로들(ST1~STk)은 제3 레벨의 발광 신호(EM[1]~EM[n])는 제1 미들 전압(VGM1)의 전압 레벨에 대응되고, 제k+1 내지 제n 스테이지 회로들(STk+1~STn)은 제3 레벨의 발광 신호(EM[1]~EM[n]는 제1 미들 전압(VGM1)의 전압 레벨에 대응될 수 있다.
각 화소의 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)의 각 게이트 전극에 제3 레벨의 발광 신호가 제공되면, 제6 트랜지스터(T6)는 턴-오프 상태를 유지하고, 제5 트랜지스터(T5)는 턴-온 상태를 유지할 수 있다.
제6 트랜지스터(T6)는 턴-오프 상태를 유지하고, 제5 트랜지스터(T5)는 턴-온 상태를 유지되는 동안 제1 트랜지스터(T1)의 제1 전극으로 고전원 전압(ELVDD)이 제공될 수 있다. 이에 따라, 제1 트랜지스터(T1)는 온 바이어스 상태가 될 수 있다.
일 실시예로, 홀딩 구간은 구동 트랜지스터를 온 바이어스 상태로 설정하는 구간 이후, 발광 구간을 포함할 수 있다. 각 스테이지 회로들(ST1~STk, STk+1~STn)은 구동 트랜지스터를 온 바이어스 상태로 설정하는 구간 이후, 제2 전압(VGL)을 발광 라인으로 출력할 수 있다. 각 화소의 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)의 각 게이트 전극에 제2 전압(VGL)이 제공되면, 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 턴-온 상태를 유지할 수 있고, 발광 다이오드(LD)가 발광할 수 있다.
이와 같이, 본 실시예는 하나의 발광 라인으로 제3 레벨의 발광 신호를 제공하여 화소 내 제1 발광 트랜지스터를 턴-온 시키고 제2 발광 트랜지스터를 턴-오프 시켜 구동 트랜지스터를 온 바이어스 상태가 되도록 설정할 수 있다.
다음으로, 다른 실시예에 따른 표시장치에 대해 설명하기로 한다. 이하, 도 1 내지 도 9와 도면상의 동일한 구성 요소에 대해서는 설명을 생략하고, 동일하거나 유사한 참조 부호를 사용하였다.
도 10은 본 발명의 다른 실시예에 따른 표시장치 내 발광 구동부와 표시부의 관계를 나타낸 블록도이다.
도 10을 참조하면, 본 실시예는 도 5의 실시예 대비, 발광 구동부(40, 41)가 복수 개 있는 점에서 그 차이가 있다.
일 실시예로, 표시부(50)의 일측에 제1 발광 구동부(40)가 배치되고 타측에 제2 발광 구동부(41)가 배치될 수 있다.
제1 발광 구동부(40) 및 제2 발광 구동부(41)는 각각 제1 내지 제n 스테이지 회로들(ST1~STk, STk+1~STn)을 포함할 수 있다. 제1 발광 구동부(40) 및 제2 발광 구동부(41) 내 대응하는 각 스테이지 회로(ST1~STk, STk+1~STn)는 동일한 화소행(PXL1~PKLk)에 동일한 발광 신호를 제공할 수 있다. 즉, 제1 발광 구동부(40) 및 제2 발광 구동부(41) 내 대응하는 각 스테이지 회로들(ST1~STk, STk+1~STn)에 연결된 각 발광 라인들(EL1~ELn)은 동일한 화소행(PXL1~PKLk)에 연결되고, 서로간 전기적으로 연결될 수 있다.
제1 발광 구동부(40) 및 제2 발광 구동부(41)는 각각 도 5의 발광 구동부(40)와 동일한 기능을 수행하므로 중복된 설명은 생략하기로 한다.
표시부(50)의 일측 및 타측에 각각 제1 발광 구동부(40) 및 제2 발광 구동부(41)를 구비함으로써, 각 화소행(PXL1~PKLk) 내 화소들에 발광 신호를 실질적으로 동일한 시간에 제공할 수 있다.
도 11은 본 발명의 또 다른 실시예에 따른 표시장치 내 발광 구동부와 표시부의 관계를 나타낸 블록도이다.
도 11을 참조하면, 본 실시예는 도 5의 실시예 대비, 발광 구동부(40_1) 내 각 스테이지 회로들(ST1~STk, STk+1~STn)이 인터레이스(interlace) 방식으로 연결된 점에서 그 차이가 있다. 본 실시예에서 n은 짝수인 것을 예로서 설명한다.
일 실시예로, 제1 스테이지 회로(ST1)의 제1 출력 신호는 제3 스테이지 회로(ST3)로 제공될 수 있다. 또한, 명확히 도시되진 않았지만, 제3 스테이지 회로(ST3)의 제1 출력 신호는 제5 스테이지 회로(ST5)로 제공될 수 있다. 이와 같은 방식으로, 홀수 번째 스테이지 회로 간 제1 출력 신호가 전송되고, 마지막 홀수 번째 스테이지 회로인 제n-1 스테이지 회로(STn-1)까지 제1 출력 신호가 전송될 수 있다.
이후, 제n-1 스테이지 회로(STn-1)의 제1 출력 신호는 제2 스테이지 회로(ST2)에 제공될 수 있다. 제2 스테이지 회로(ST2)의 제1 출력 신호는 제4 스테이지 회로(ST4)에 제공될 수 있다. 이와 같은 방식으로, 짝수 번째 스테이지 회로 간 제1 출력 신호가 전송되고, 마지막 짝수 번째 스테이지 회로인 제n 스테이지 회로(STn)까지 제1 출력 신호가 전송될 수 있다.
발광 구동부(40_1)가 인터레이스 방식으로 작동함에 따라, 인접한 화소행들(PXL1~PXLn) 간 전기적 커플링 현상을 줄일 수 있어, 표시장치의 소비전력이 감소될 수 있다.
도 12는 본 발명의 또 다른 실시예에 따른 표시장치 내 발광 구동부와 표시부의 관계를 나타낸 블록도이다.
도 12를 참조하면, 본 실시예는 도 5의 실시예 대비, 발광 구동부(40_2)에 연결된 제1 미들 전압 라인과 제2 미들 전압 라인이 서로 교차하지 않는 점에서 그 차이가 있다.
일 실시예로, 제1 미들 전압(VGM1_1)이 제공되는 제1 미들 전압 라인은 표시장치의 일측에서 연장하여 제1 내지 제k 스테이지 회로들(ST1~STk)에 연결될 수 있다. 제2 미들 전압(VGM2_1)이 제공되는 제2 미들 전압 라인은 표시장치의 타측에서 연장하여 제k+1 내지 제n 스테이지 회로들(STk+1~STn)에 연결될 수 있다. 즉, 제1 미들 전압 라인과 제2 미들 전압 라인의 연장방향은 서로 대향할 수 있다.
도 13은 본 발명의 또 다른 실시예에 따른 발광 구동부 내 일 스테이지 회로의 등가회로도이다.
도 13을 참조하면, 본 실시예에 따른 제1 스테이지 회로(ST1_1)는 도 7의 실시예 대비, 캐리 제어부(111_1)의 등가 회로가 서로 다른 점에 그 차이가 있다.
제1 트랜지스터(M1)의 제1 전극은 개시 신호(FLM)를 제공받고, 게이트 전극은 제2 클럭 신호(CLK2)를 제공받고, 제2 전극은 12 트랜지스터(M12)의 제1 전극, 제4 트랜지스터(M4), 제8 트랜지스터(M8) 및 제10 트랜지스터(M10)의 각 게이트 전극에 연결될 수 있다.
제2 트랜지스터(M2)의 제1 전극은 제3 트랜지스터(M3)의 제2 전극에 연결되고, 제2 전극은 제8 트랜지스터(M8)의 제2 전극에 연결되고, 제2 전압(VGL)을 제공받고, 게이트 전극은 제4 트랜지스터(M4)의 제2 전극, 제11 트랜지스터(M11)의 제1 전극에 연결될 수 있다.
제3 트랜지스터(M3)의 게이트 전극은 제12 트랜지스터(M12)의 제2 전극에 연결되고, 제1 전극은 클럭 신호(CLK1)를 제공받고, 제2 전극은 제2 트랜지스터(M2)의 제1 전극에 연결될 수 있다.
제4 트랜지스터들(M4)은 복수의 트랜지스터가 직렬로 연결된 형태일 수 있다. 제4 트랜지스터들(M4) 중 일측 트랜지스터의 제1 전극은 제1 클럭 신호(CLK2)를 제공받고, 제4 트랜지스터들(M4) 중 타측 트랜지스터의 제2 전극은 제2 트랜지스터(M2)의 게이트 전극에 연결되고, 각 게이트 전극은 제1 트랜지스터(M1)의 제2 전극에 연결될 수 있다.
제5 트랜지스터(M5)의 제1 전극은 제2 전압(VGL)을 제공받고, 제2 전극은 제2 트랜지스터(M2)의 게이트 전극 및 제11 트랜지스터(M11)의 제1 전극에 연결되고, 게이트 전극은 제2 클럭 신호(CLK2)를 제공받을 수 있다.
제6 트랜지스터(M6)의 제1 전극은 제7 트랜지스터(M7)의 제2 전극에 연결되고, 제2 전극은 제9 트랜지스터(M9) 및 제13 트랜지스터(M13)의 각 게이트 전극과 제8 트랜지스터(M8)의 제1 전극에 연결되고, 게이트 전극은 제1 클럭 신호(CLK1)를 제공받을 수 있다.
제7 트랜지스터(M7)의 제1 전극은 제1 클럭 신호(CLK1)를 제공받고, 제2 전극은 제6 트랜지스터(M6)의 제1 전극에 연결되고, 게이트 전극은 제11 트랜지스터(M11)의 제2 전극에 연결될 수 있다.
제8 트랜지스터(M8)의 제1 전극은 제6 트랜지스터의 제2 전극 및 9 트랜지스터(M9) 및 제13 트랜지스터(M13)의 각 게이트 전극에 연결되고, 제2 전극은 제1 전압(VGH)을 제공받고, 게이트 전극은 제1 트랜지스터(M1)의 제2 전극 및 제12 트랜지스터(M12)의 제1 전극에 연결될 수 있다.
제9 트랜지스터(M9)의 제1 전극은 제1 출력 신호(OS1)를 제공하는 캐리 아웃 단자에 연결되고, 제2 전극은 제1 전압(VGH)을 제공받고, 게이트 전극은 제6 트랜지스터(M6)의 제2 전극 및 제8 트랜지스터의 제1 전극에 연결될 수 있다.
제10 트랜지스터(M10)의 제1 전극은 제2 전압(VGL)을 제공받고, 제2 전극은 제1 출력 신호(OS1)를 제공하는 캐리 아웃 단자에 연결되고, 게이트 전극은 제12 트랜지스터(M12)의 제2 전극에 연결될 수 있다.
제9 트랜지스터(M9)와 제10 트랜지스터(M10)에서 언급한 캐리 아웃 단자는 다음 스테이지 회로(예를들어, 제2 스테이지 회로(ST2)) 내 제1 트랜지스터의 제1 전극에 연결될 수 있다.
제11 트랜지스터(M11)의 제1 전극은 제4 트랜지스터(M4) 및 제5 트랜지스터(M5)의 각 제2 전극에 연결되고, 제2 전극은 제7 트랜지스터(M7)의 게이트 전극에 연결되고, 게이트 전극은 제2 전압(VGL)을 제공받을 수 있다.
제12 트랜지스터(M12)의 제1 전극은 제1 트랜지스터(M1)의 제2 전극과 연결되고, 제2 전극은 제10 트랜지스터(M10) 및 제14 트랜지스터(M14)의 각 게이트 전극에 연결되고, 게이트 전극은 제2 전압(VGL)을 제공받을 수 있다.
제1 커패시터(C1)는 제1 전압(VGH)이 제공되는 노드와 제6 트랜지스터의 제2 전극, 제9 트랜지스터(M9)의 게이트 전극, 제13 트랜지스터(M13)의 게이트 전극을 전기적으로 커플링시킬 수 있다.
제2 커패시터(C2)는 제7 트랜지스터(M7)의 게이트 전극, 제11 트랜지스터(M11)의 제2 전극과 제6 트랜지스터(M6)의 제1 전극, 제7 트랜지스터(M7)의 제2 전극을 전기적으로 커플링시킬 수 있다.
제3 커패시터(C3)는 제3 트랜지스터(M3)의 제2 전극, 제2 트랜지스터(M2)의 제1 전극과 제10 트랜지스터(M10) 및 제14 트랜지스터(M14)의 각 게이트 전극을 전기적으로 커플링시킬 수 있다.
다만, 캐리 제어부(111_1)의 회로는 이에 제한되지 않고, 다양한 공지의 것들이 적용될 수도 있다.
도 14는 본 발명의 또 다른 실시예에 따른 표시장치를 개략적으로 나타낸 블록도이다.
도 14를 참조하면, 본 실시예에 따른 데이터 구동부(21)는 도 2의 실시예 대비, 타이밍 제어부를 내장하고 있는 점에서 그 차이가 있다.
도 2의 실시예에서 설명한 데이터 구동부(20)와 타이밍 제어부(10)는 일체화될 수 있다. 일 실시예로, 데이터 구동부(21)는 타이밍 제어부를 포함할 수 있다. 예를 들어, 데이터 구동부(21)는 타이밍 제어부 내장 드라이버 집적 회로(timing controller embedded driver integrated circuits: TEDs)와 같은 형태로 제공될 수 있다.
도면으로 도시하진 않았지만, 타이밍 제어부 내장 드라이버 집적 회로는 도 2의 타이밍 제어부(10), 데이터 구동부(20), 주사 구동부(30) 및 발광 구동부(40)가 일체화된 형태일 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 표시장치 10: 타이밍 제어부
111: 캐리 제어부 121, 122: 출력 버퍼부
20: 데이터 구동부 30: 주사 구동부
40: 발광 구동부 50: 표시부
50a: 제1 화소부 50b: 제2 화소부
60: 전원 제공부 61: 초기화 전압 생성부
C1: 제1 커패시터 C2: 제2 커패시터
C3: 제3 커패시터 CL1: 제1 제어 라인
CL2: 제2 제어 라인 CLK1, CLK2: 클럭 신호들
Cst: 스토리지 커패시터 DL1, DL2, DLm: 데이터 라인들
EL1, EL2, ELn: 발광 라인들
GIL1, GWL1, GBL1, GILn, GWLn, GBLn: 주사 라인들
Ids: 구동 전류 LD: 발광 다이오드
M1~M14: 제1 내지 14 트랜지스터
OS1: 제1 출력 신호 OS2: 제2 출력 신호
ST1: 제1 스테이지 회로 ST2: 제2 스테이지 회로
T1, T2, T3, T4, T5, T6, T7: 제1 내지 제7 트랜지스터들
VGH: 제1 전압 VGL: 제2 전압
VGM1, VGM2: 미들 전압

Claims (25)

  1. 복수의 화소들을 포함하는 표시장치에 있어서,
    상기 각 화소는,
    제1 전극, 제2 전극, 및 제1 게이트 전극을 포함하는 구동 트랜지스터;
    상기 구동 트랜지스터의 제1 전극에 연결되는 제3 전극, 제4 전극, 및 제2 게이트 전극을 포함하는 제1 발광 트랜지스터; 및
    상기 구동 트랜지스터의 제2 전극에 연결되는 제5 전극, 제6 전극, 및 제3 게이트 전극을 포함하는 제2 발광 트랜지스터를 포함하되,
    상기 제2 게이트 전극과 상기 제3 게이트 전극에 상기 화소의 외부에서 동일한 발광 신호가 제공되고,
    상기 발광 신호가 제공되면, 상기 제1 발광 트랜지스터는 턴-온 되되, 상기 제2 발광 트랜지스터는 턴-오프 되는 표시장치.
  2. 제1 항에 있어서,
    상기 제1 발광 트랜지스터의 상기 제2 게이트 전극 및 상기 제2 발광 트랜지스터의 상기 제3 게이트 전극은 전기적으로 연결되는 표시장치.
  3. 제1 항에 있어서,
    상기 발광 신호를 상기 제1 발광 트랜지스터의 상기 제2 게이트 전극 및 상기 제2 발광 트랜지스터의 상기 제3 게이트 전극에 제공하는 발광 구동부를 더 포함하는 표시장치.
  4. 제3 항에 있어서,
    상기 발광 구동부는 상기 화소로 제1 전압의 발광 신호, 제2 전압의 발광 신호, 및 상기 제1 전압과 상기 제2 전압 사이의 전압 레벨을 갖는 미들 전압의 발광 신호를 제공하는 표시장치.
  5. 제4 항에 있어서,
    상기 미들 전압의 발광 신호가 상기 화소로 제공되면, 상기 제1 발광 트랜지스터는 턴-온 되되, 상기 제2 발광 트랜지스터는 턴-오프 되는 표시장치.
  6. 제5 항에 있어서,
    상기 제1 전압의 발광 신호가 상기 화소로 제공되면, 상기 제1 발광 트랜지스터, 및 상기 제2 발광 트랜지스터는 턴-오프 되고,
    상기 제2 전압의 발광 신호가 상기 화소로 제공되면, 상기 제1 발광 트랜지스터, 및 상기 제2 발광 트랜지스터는 턴-온 되는 표시장치.
  7. 제6 항에 있어서,
    상기 구동 트랜지스터, 상기 제1 발광 트랜지스터, 및 상기 제2 발광 트랜지스터는 PMOS 트랜지스터인 표시장치.
  8. 제5 항에 있어서,
    상기 미들 전압의 발광 신호가 상기 화소로 제공되면, 상기 구동 트랜지스터는 온 바이어스 상태가 되는 표시장치.
  9. 제5 항에 있어서,
    상기 미들 전압은 7.5V 내지 8.5V인 표시장치.
  10. 제1 항에 있어서,
    상기 제6 전극은 발광 다이오드의 애노드(anode)에 연결되는 표시장치.
  11. 제10 항에 있어서,
    상기 제3 전극은 전원이 공급되는 제1 전원 라인에 연결되고,
    상기 발광 다이오드의 캐소드(cathod)는 상기 제1 전원 라인보다 낮은 레벨의 전원이 공급되는 제2 전원 라인에 연결되는 표시장치.
  12. 복수의 스테이지 회로를 포함하는 발광 구동부에 있어서,
    상기 각 스테이지 회로는,
    제1 전압, 및 제2 전압을 제공받아 제1 출력 신호를 생성하는 캐리 제어부; 및
    상기 제2 전압, 및 상기 제1 전압과 상기 제2 전압 사이의 전압 레벨을 갖는 미들 전압을 제공받아 상기 제2 전압 및 상기 미들 전압을 선택적으로 출력하는 제2 출력 신호를 생성하는 출력 버퍼부를 포함하는 발광 구동부.
  13. 제12 항에 있어서,
    상기 출력 버퍼부는 상기 캐리 제어부로부터 제공되는 제어 신호에 의해 상기 제2 전압 및 상기 미들 전압을 선택하는 발광 구동부.
  14. 제12 항에 있어서,
    상기 발광 구동부는,
    개시 신호를 제공받아 작동하는 제1 스테이지 회로;
    상기 제1 스테이지 회로의 제1 출력 신호를 제공받아 작동하는 제2 스테이지 회로를 포함하되,
    상기 제1 스테이지 회로의 제1 출력 신호는 상기 제2 스테이지의 캐리 제어부에 제공되는 발광 구동부.
  15. 제14 항에 있어서,
    제3 스테이지 회로를 더 포함하되,
    상기 제1 스테이지 회로의 출력 버퍼부는 상기 미들 전압을 공급받는 제1 미들 전압 라인에 연결되고,
    상기 제2 스테이지 회로의 출력 버퍼부는 상기 미들 전압을 공급받는 제1 미들 전압 라인에 연결되고,
    상기 제3 스테이지 회로의 출력 버퍼부는 상기 미들 전압을 공급받는 제2 미들 전압 라인에 연결되는 발광 구동부.
  16. 동일한 발광 라인에 연결되는 복수의 화소들이 정의하는 화소행을 복수개 포함하는 표시부;
    상기 각 화소에 주사 신호를 제공하는 주사 구동부;
    상기 각 화소에 데이터 신호를 제공하는 데이터 구동부; 및
    상기 각 화소행에 상기 발광 라인으로 발광 신호를 제공하는 발광 구동부를 포함하되,
    상기 발광 신호는 제1 전압, 제2 전압, 제1 전압과 상기 제2 전압 사이의 전압 레벨을 갖는 미들 전압을 갖는 표시장치.
  17. 제16 항에 있어서,
    상기 발광 구동부는 상기 표시부의 일측 및 타측에 배치되는 표시장치.
  18. 제16 항에 있어서,
    상기 표시부는 제1 내지 제k 화소행, 및 제k+1 내지 제n 화소행을 포함하되,
    상기 제k+1 내지 제n 화소행에 상기 제1 전압의 상기 발광 신호가 공급되는 구간 내 상기 제1 내지 제k 화소행 중 적어도 일부 화소행에 상기 미들 전압의 상기 발광 신호가 공급되는 표시장치.
  19. 제18 항에 있어서,
    상기 제1 전압은 상기 제2 전압 보다 전압 레벨이 높은 표시장치.
  20. 제18 항에 있어서,
    상기 제1 내지 제k 화소행은 상기 미들 전압이 제공되는 제1 미들 전압 라인에 연결되고,
    상기 제k+1 내지 제n 화소행은 상기 미들 전압이 제공되는 제2 미들 전압 라인에 연결되는 표시장치.
    (여기서, 상기 k와 상기 n은 자연수이되, 상기 k는 1보다 크고, 상기 n보다 작다.)
  21. 제20 항에 있어서,
    상기 제1 미들 전압 라인과 상기 제2 미들 전압 라인은 절연되어 교차하는 표시장치.
  22. 제18 항에 있어서,
    상기 k는 상기 n과의 관계에서, k=[n/2] 또는 k=[n/2]+1의 관계가 성립하는 표시장치.
  23. 제16 항에 있어서,
    상기 각 화소는 일 프레임 마다,
    상기 데이터 신호가 기입되고 발광하는 데이터 프로그래밍 구간; 및
    상기 미들 신호가 제공되고 발광하는 홀딩 구간을 포함하는 표시장치.
  24. 제23 항에 있어서,
    상기 각 화소는 제1 주파수, 및 제1 주파수 보다 낮은 주파수인 제2 주파수로 구동하는 표시장치.
  25. 제24 항에 있어서,
    상기 각 화소는 상기 제2 주파로 구동할 때, 상기 일 프레임 마다, 수평 방향으로 평행하게 배치된 각 화소들을 동기화하는 포치(porch) 구간을 포함하는 표시장치.
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